WO1999024906A1 - Processeur de donnees et systeme de traitement de donnees - Google Patents

Processeur de donnees et systeme de traitement de donnees Download PDF

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WO1999024906A1
WO1999024906A1 PCT/JP1998/005002 JP9805002W WO9924906A1 WO 1999024906 A1 WO1999024906 A1 WO 1999024906A1 JP 9805002 W JP9805002 W JP 9805002W WO 9924906 A1 WO9924906 A1 WO 9924906A1
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WO
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address
data processing
external device
control information
output means
Prior art date
Application number
PCT/JP1998/005002
Other languages
English (en)
French (fr)
Inventor
Makoto Toda
Junich Nishimoto
Masayuki Ito
Yutaka Yoshida
Jun Hasegawa
Original Assignee
Hitachi, Ltd.
Hitachi Ulsi Systems Co., Ltd.
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G—PHYSICS
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]

Definitions

  • the present invention relates to a data processing device such as a microprocessor and a microcomputer, and more particularly to a data processing device that efficiently controls an external device to be connected.
  • the aim is to improve performance by increasing the frequency.However, in reality, the frequency of the system bus connecting the data processing devices has not been able to catch up, and the performance has improved There is no present. In addition, the types of external devices connected to the system bus are becoming more and more diverse, which complicates control, which is one of the reasons why performance is not improved.
  • PCMCIA is an interface specification such as an IC memory card standardized by the PC Memory Card International Association (PCMCIA), a standardization organization for IC memory cards, and is used for inputting modems and LANs. It is also applied to output specifications.
  • PCMCIA PC Memory Card International Association
  • the wait-to-bus width setting can be changed dynamically for each small area, so that it is easy to take the optimal configuration for the system.
  • conventional data processing devices do not fully support the function of dynamically changing the PCMCIA entry and bus width settings. The fact is that it is.
  • TLB address translation buffer
  • the TLB not only uses this address conversion information to generate an external memory address, but also determines access rights and sometimes selects the cache access mode of the internal cache memory.
  • the access right defines the access permitted for each load / store according to the internal mode determined by the mode register built into the data processing device. The device raises an exception.
  • cache access modes such as write-through access and copy-back access, and this access mode is switched for each TLB used for address conversion.
  • the TLB in the conventional data processing device performs address conversion as described above, and controls the data processing device during the address conversion.However, the TLB controls external devices connected to the data processing device.
  • the adoption of a TLB that has been considered in the past has not been even conscious at all.
  • An object of the present invention is to provide a data processing apparatus and an external device having an interface such as PCMCIA capable of dynamically changing an access method, which can easily use this change function during actual operation. It is to provide a data processing system.
  • the present invention provides an external device control information for designating an access method of an external device having an interface such as PCMCIA to a TLB provided in the data processing device.
  • This information is stored for each piece of address conversion information so that when the logical address used for accessing an external device is converted via the TLB, the control information can be extracted from the TLB.
  • the control information is read from the TLB at the same time when the virtual address is converted. If the virtual address is not converted using the TLB, a circuit that uses a default value for controlling external devices, which is held in the internal register, etc., is built in.
  • a method of accessing an external device having an interface such as PCMCIA is registered as a part of TLB address conversion information. This makes it possible to use information that specifies the access method of the external device for each page converted from the virtual address to the physical address when performing address conversion via the TLB. Even if address conversion is not performed using the address conversion information of the TLB from the virtual address, the access method of the external device can be specified by using the default value of the internal register.
  • FIG. 1 is a diagram showing a configuration of a data processing device according to an embodiment of the present invention, in which a data processing device and an external device are connected.
  • FIG. 2 is a diagram illustrating an example of a configuration of an instruction TLB provided in a data processing device according to an embodiment of the present invention.
  • FIG. 3 is a diagram illustrating an example of a configuration of a data TLB provided in a data processing device according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating an example of a configuration of an external bus controller provided in a data processing device according to an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating an example of a configuration of an external path controller provided in a data processing device according to an embodiment of the present invention.
  • FIG. 1 is a diagram showing a configuration of a data processing device according to an embodiment of the present invention, in which a data processing device and an external device are connected.
  • FIG. 2 is a diagram illustrating an example of a configuration of an
  • FIG. 6 is a diagram showing a processing flow of PCMCIA access.
  • the reference numerals used in each drawing are as follows.
  • FIG. 7 is a diagram in which an IC memory card is connected to the PCMCIA interface of FIG. 1 which is an embodiment of the present invention.
  • the numbers described in the drawings correspond to the following.
  • 1 0 0 Data processor, 1 0 1 "0 ⁇ , 1 0 2 '.. Instruction 118, 1 0 3 ...
  • Instruction cache, 1 04 Data overnight TLB
  • 1 05 Data cache
  • 106 External bus controller, 107 : • R0M > 108.
  • FIG. 1 shows a configuration of a data processing system in which a data processing apparatus according to one embodiment of the present invention is connected to an external device via a system bus.
  • the data processing device (100) mainly consists of the CPU (101), instruction TLB (102), instruction cache (103), data TLB (104), and data cache (105).
  • an external bus controller (106) and the data processing device (100) is connected to a ROM (107), SRAM (108) as an external device via a system bus.
  • PCMCIA (109) and SDRAM (110) are connected.
  • FIG. 1 mainly shows only functions related to the present invention.
  • the instruction cache (103) and the instruction TLB (102) are the central processing unit CPU
  • the instruction TLB (102) which has received the instruction Fetch request, receives the instruction fetch address output from the CPU (101) to the signal line (120), converts the address, and converts the signal line (1 The converted address is sent to the instruction cache (103) via 22).
  • control information to the PCMCIA (109) is also output from the signal lines (124, 125), selected by the selector (137), and sent to the signal lines (138, 139). )) To the external path controller (106).
  • the signal line (124) is a timing control signal for PCMCIA access
  • the signal line (125) is memory attribute information for PCMCIA access.
  • the information is not limited to the information or any other information that specifies the access method of the external device.
  • the instruction cache (103) receives the address converted by the instruction TLB (102) via the signal line (122), and reads the instruction code from the cache memory using the address. The instruction code is returned to the CPU (101) via the signal line (123).
  • the address converted by the instruction TLB (102) is put on the signal line (126), and the address is sent to the external bus controller (106) via the address bus.
  • the external bus controller (106) When the external bus controller (106) receives this address, if the external bus controller (106) has access to the PCMCIA (109), the external bus controller (106) can use the PCMCIA of the signal line (138, 139). Using the control information, the access method of PCMCIA (109) is determined, PCMCIA is accessed, and the instruction is returned to the cache memory. In the case of access to any of the ROM (107), SRAM (108), and SDRAM (110) shown in the figure as other external memory, the system starts from the external memory. Read the instruction via the bus, put it on the signal line (127), and return the instruction to the cache memory.
  • the CPU (101) receiving the instruction code decodes the code and executes the instruction.
  • the CPU (101) When the instruction performs a read Z-write access to an external device, using the read access, the CPU (101) connects the signal line (129) to the data TLB (104). Via the virtual address to access the external device.
  • the data TLB (104) receiving the virtual address performs address conversion and sends the converted physical address to the data cache (105) via the signal line (133).
  • control information of PCMCIA (109) is also selected by the selector (137) from the signal lines (130, 131) to the external path controller, and the signal lines (138, 139) are selected. ) Sent through.
  • an exception signal is sent to the CPU (101) via the signal line (132).
  • the data cache (105) reads data from the data cache memory using the physical address converted by the data TLB (104) and returns it to the CPU (101). If no data exists in the cache memory, data must be read from an external device. In this case, the address converted by the data TLB (104) is put on the signal line (133) and sent to the external bus controller (106) via the address bus.
  • the external path controller (106) receiving this address uses the PCMCIA control information on the signal lines (138, 1339) if the access capability is PCMCIA access or PCMCIA access.
  • the access method of 09) is determined, PCMCIA is accessed, data is returned to the cache memory, and the data is returned to the CPU (101) via the data line (136).
  • the access is to any of the external memory, ROM (107), SRAM (108), and SDRAM (110), the data is read from the external memory via the system bus, and the signal line (13) and return to the cache memory.
  • the virtual address before conversion is It consists of 32 bits ⁇ 64 bits, and the converted external memory address is converted so that it fits in the external address space supported by the data processing device.
  • this address space is generally 28 bits to 32 bits, but the present invention is not particularly limited to this.
  • the range of the virtual address space converted by the TLB varies depending on the data processing device, such as 1 Kbyte, 4 Kbyte, 64 Kbyte, 1 Mbyte, etc., but can be converted for each such area. It has a configuration.
  • FIG. 2 shows an example of the basic configuration of the instruction TLBC102) in FIG.
  • an instruction TLB (102) including four address conversion buffers having address conversion information of VPN, V, SZ, SA, and TC.
  • the instruction TLB (102) has information for address conversion in each of the address conversion buffers (200) for converting the instruction fetch address from the signal line (120), and has the address.
  • For writing to the conversion buffer a signal whose write position is specified is input from the CPU from the signal line (120), and the write data is input from the signal line (128).
  • the information VPN to be written to the address conversion buffer (200) is the address of the virtual address space that is set in a wider range than the external memory space
  • V is the validity Z of the conversion information
  • SZ Is the range of the virtual address space of the VPN (1 KB, IT, 4 KB, 64 KB, 1 MB)
  • PPN is the address of the external memory space to be translated
  • SA Is PCMCIA memory attribute information
  • TC is PCMCIA timing control information.
  • changed values can be set for different PPNs.
  • the comparator (201) compares the four address conversion information VPNs corresponding to the instruction fetch address of the signal line (120) at a time with the comparator (201). The range of the address space to be converted is masked, and the determination is made based on the valid / invalid information V of the conversion information. If the address conversion fails according to the judgment result, an exception signal is sent to the CPU. When succeeding, the address conversion information PPN to be converted is read, and the physical address is generated by the address generation circuit (202). cache When used, the generated physical address is selected. When the cache is not used, the address of the signal line (120) is selected through the selector (203).
  • the PCMCI A's timing control control signal TC and memory attribute selection signal SA are read.
  • the signal line (120) is decoded using the address decoder (204), and the decoded signal is used to determine whether the address conversion buffer is used or not. Select using (205).
  • the address conversion buffer (200) is not used, the value of the internal register (206) in which PCMCAIA control information is set is used.
  • the TC and SA of the address conversion buffer are used. Output to external bus controller.
  • FIG. 3 shows an example of the basic configuration of the data TLB (104).
  • a description will be given using a data TLB (104) composed of 64 address conversion buffers having address conversion information of VPN, V, SZ, SA, and TC.
  • the data TLB (104) converts each address of each address buffer (300) from a virtual address for accessing an external device from the signal line (129) to a physical address.
  • a signal whose write position is specified from the CPU (101) is input from the signal line (129), and the write data is transferred to the signal line. From (136), it is input and written.
  • the address conversion information to be written is the address conversion information of the instruction TLB (102) in Fig. 2. Is the same as
  • PCMCI A setting data is input from the CPU (101) to the signal line (136) and written.
  • the comparator (301) compares the 64 address conversion information VPN corresponding to the virtual address of the signal line (129) with the comparator (310) once. Then, the range of the address space to be converted is masked, and the determination is made based on the valid / invalid information V of the conversion information. If the address conversion fails as a result of the judgment, an exception signal is sent to the CPU. If successful, the address conversion information PPN to be converted is read, and the physical address is generated by the address generating circuit (302). When the cache is used, the generated physical address ⁇ , and when the cache is not used, the address of the signal line (129) is selected through the selector (303).
  • the PCMCI A's timing control control signal TC and memory attribute selection signal SA are read.
  • the signal line (129) is decoded using the address decoder (304), and the decoded signal is used to determine whether the address conversion buffer is used or not. 0 5) to select.
  • the address conversion buffer (300) is not used, the value of the internal register (306) in which PCMCAIA control information is set is used.
  • the address conversion buffer (3) is used. 0) TC and SA are output to the external path controller.
  • FIG. 4 is a diagram showing an example of the internal configuration of the external bus controller (106). The figure mainly shows only the functional units that control PCMCIA.
  • the external bus controller (106) uses the memory attribute selection signal from the memory attribute selection signal line (138) to connect the PCMCIA memory space and bus. Select a width. A specific example of the attribute of the memory controlled by the memory attribute signal (138) and the bus width will be described below.
  • the memory attribute selection signal (138) is 3-bit information
  • 010 is 8-bit IZO space
  • 011 is 16-bit I / 0 space
  • 101 is divided into a 16-bit shared memory space
  • 110 is divided into an 8-bit memory attribute space
  • 111 is divided into a 16-bit memory attribute space.
  • Timing for outputting control signals (402) such as address, data and other write enable to PCMCIA is performed by using a timing control signal of a signal line (139).
  • the roll width is determined by the roll control unit (400), and the PCMCIA access timing is controlled.
  • the timing control circuit (400) uses the wait value sent to the bus width and memory attribute determination circuit (410).
  • FIG. 5 is a diagram showing an example of the internal configuration of the external bus controller (106), showing a PCMCIA access function unit using an internal register for controlling the timing of the external bus controller.
  • the built-in register 1 (500) and built-in register 2 (501) of the external bus controller (106) select either of them according to the evening control signal of the signal line (139). And process. Although only two internal registers are shown here, the number of register registers is not particularly limited in accordance with the bit width of the timing control signal of the signal line (139).
  • FIG. 6 shows a processing flow of access to PCMCIA.
  • the PCMCIA access from the instruction TLB (102) and the PCMCIA access from the data TLB show a common operation flow.
  • PCMCIA Access Request (600)
  • it is determined whether address conversion is possible (601). If address conversion information is not registered, re-registration is performed (602). The re-registration may be performed automatically by the data processing device, which is performed by the exception handling routine in the software program.
  • the address can be converted, it is converted to a physical address using the conversion information (603), and at the same time, PCMCIA control information is output (604).
  • the external bus controller (106) determines whether the physical address is, or not, a PCMCIA access area (605). If it is not the PCMCIA access area, memory access other than PCMCIA is performed (606). If it is a PCMCIA access area, a PCMCIA access method is determined using PCMCIA control information (607).
  • FIG. 7 is a diagram showing a form in which specific devices are connected to the PCMCIA interface of FIG.
  • an example in which an IC memory card (111) is connected is shown, but the device connected to the PCMCIA interface is not limited to this embodiment, and it is possible to connect another device such as a modem. It is also possible.
  • I0IS16 which indicates a signal that switches between 8 bits and 16 bits during operation
  • the PCMCIA interface has the power to control the devices connected to it, and its method depends on the program.

Description

明 細 データ処理装置およびデータ処理システム 技術分野
本発明はマイクロプロセッサゃマイクロコンピュー夕等のデータ処理 装置に関するものであり、 特に、 接続する外部デバイスを効率よく制御 するデータ処理装置に関する。 背景技術
マイクロプロセッサ等のデータ処理装置においては、 周波数の向上に より性能の向上を目指しているが、 現実にはデータ処理装置を繋ぐシス テムバスの周波数の向上が追いつかないため思うように性能が向上して いないのが現状である。 またシステムバスに繋がる各種外部デバィスの 種類も多種多様になってきているため制御が複雑になり、 これも性能が 向上しない理由の 1つとなっている。
このシステムバスに繋がる外部デバイスィ ンタフエースの 1つとして、 昨今注目されている物として PCMCIAィンタフヱ一スが挙げられる。ここ で、 PCMCIAとは、 I Cメモリ力一ドの標準化団体である PCMCIA(PC Memory Card International Association ) により、 標準ィ匕された I Cメモリ力 一ドなどのィンタフヱース仕様であり、 モデムや L A Nなどの入出力仕 様にも適用されている。
PCMCIAにおいては、 小さな領域ごとにウェイ トゃバス幅の設定がダイ ナミ ックに変更可能であるため、 システムに最適な構成を取りやすい。 ただし、 従来のデータ処理装置においては、 PCMCIAのゥヱイ 卜やバス幅 の設定をダイナミ ックに切り替えられる機能に十分に対応し切れていな いのが実状である。
一方、 従来高性能なマイクロプロセッサにおいては、 外部デバイスを アクセスする仮想ァ ドレスをァドレス変換バッファ （TLB) を用いて外部 メモリア ドレスに変換する技術が採用されている。 TLBはこのア ドレス 変換情報を使って外部メモリア ドレスを生成するだけでなく、 アクセス 権の判定をしたり、 内蔵するキヤッシュメモリのキヤッシュアクセスモ — ドを選択することもある。 アクセス権とは、 データ処理装置に内蔵さ れたモードレジスタにより決定された内部モー ドによりロード · ストァ 別に許可するアクセスを規定するものであり、 このアクセス権に違反す るアクセスを起こすとデータ処理装置は例外を発生させる。 キャッシュ のアクセスモー ドにはライ 卜スルーアクセスゃコピ一バックアクセスな どの種類があり、このアクセスモー ドをァ ドレス変換の際に使用する TLB ごとに切り替える方法である。 従来のデータ処理装置における TLBは、 このようにァドレス変換を行い、 またァドレス変換の際にデータ処理装 置内の制御を行うものであるが、 データ処理装置と接続される外部デバ イスの制御を考慮した TLBを採用することは、 従来は全く意識すらされ ていなかった。
上述のように、 従来のデータ処理装置においては、 データ処理装置に システムバスを介して PCMCIA等のィンタフヱ一スを有する外部デバィ スを接続する場合においても、 PCMCIAへのアクセスにおけるバス幅ゃゥ エイ トは固定的に扱うことしかできず、 PCMCIAのウェイ トゃバス幅の設 定をダイナミ ックに切り替えられる機能に十分に対応できないという問 題があった。 PCMCIAへのアクセスにおけるバス幅ゃゥヱイ トなどの制御 情報を、 たとえデータ処理装置内の制御レジスタ等に保持する構成をと つたとしても、 これらのバス幅やウェイ トなどの設定を変更する必要が 生じた場合は、 その都度制御レジスタなどの設定を変更する必要が生じ る。 これではいくつかの設定を同時に使用したい場合に性能が向上しな い。
本発明の目的は、アクセス方法をダイナミ ックに変更できる PCMCIA等 のィンタフヱ一スを有する外部デバイスに対して、 実動作中にこの変更 機能を容易に使用することを可能とするデータ処理装置およびデータ処 理システムを提供することである。
本発明の前記並びにその他の目的と新規な特徴は、 本明細書の記述お よび添付図面から明らかになるであろう。
発明の開示
(手段）
本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば以下の通りである。
すなわち、 上記目的を達成するために、 本願発明は、 データ処理装置 内に設けられた TLBに、 PCMC I Aなどのィンタフヱ一スを有する外部デバ イスのアクセス方法等を指定する外部デバイス制御情報をア ドレス変換 情報ごとに格納しておき、 外部デバイスのアクセスに用いる論理ァドレ スを TLBを介して変換する際に、 当該制御情報を TLBから取り出せるよ うにする。 制御情報は仮想ァドレスを変換する際に TLBから同時に読み 出される。 仮想ア ドレスを TLBを用いて変換しない場合は、 内蔵レジス 夕等に保持されている外部デバイス制御のための既定値を用いる回路を 内蔵する。
(効果）
本発明によれば、 PCMCIAなどのィン夕フヱ一スを有する外部デバイスを アクセスする方法を TLBのァ ドレス変換情報の一部として、 登録してお くことにより、 TLBを介して、 アドレス変換を行う際に、 仮想アドレス から物理ァドレスに変換されたページ単位毎に外部デバイスのアクセス 方法を指定した情報を用いることが可能となる。 また仮想ァ ドレスから TLBのァ ドレス変換情報を用いて、 ァ ドレス変換を行わない場合でも内 蔵レジス夕の既定値を使用することで、 外部デバイスのアクセス方法を 指定可能となる。 図面の簡単な説明
第 1図は、 本発明の一実施例であるデータ処理装置と外部デバイスを 接続したデータ処理装置の構成を表す図である。 第 2図は、 本発明の一 実施例であるデータ処理装置に設けられた命令 TLBの構成の例を表す図 である。 第 3図は、 本発明の一実施例であるデータ処理装置に設けられ たデータ TLBの構成の例を表す図である。 第 4図は、 本発明の一実施例 であるデータ処理装置に設けられた外部バスコン 卜ローラの構成の例を 表す図である。 第 5図は、 本発明の一実施例であるデータ処理装置に設 けられた外部パスコン 卜ローラの構成の例を表す図である。 第 6図は、 PCMCIAァクセスの処理フローを示す図である。 それぞれの図面で使用さ れている符号は次の通りである。 第 7図は、 本発明の一実施例である第 1図の PCMCIAィンタフヱ一スに ICメモリ力一 ドを接続させた図である。 尚、 図面に記載された番号は以下に対応する。 1 0 0…データ処理装置、 1 0 1 "· 0Ρυ, 1 0 2 '..命令118、 1 0 3 ···命令キャ ッシュ、 1 0 4…デ 一夕 TLB、 1 0 5…データキャ ッシュ、 1 0 6…外部バスコントロ一ラ、 1 0 7•••R0M> 1 0 8 . SRAMヽ 1 0 9 ·' · Ρ。Μ(:ΐ Αヽ 1 1 0 --- SDRAM, 1 3 7 …命令 LTB変換情報 Zデ一夕 TLB変換情報セレクタ、 2 0 0…命令 TLB ア ドレス変換バッファ、 2 0 1…命令 TLB比較器、 2 0 2…命令 TLBァ ドレス生成回路、 2 0 3…命令 TLB仮想ァドレス Z物理ァ ドレスセレク 夕、 2 0 4…命令 TLBァ ドレスデコーダ、 2 0 5…命令 TLB制御情報セ レクタ、 2 0 6…命令 TLB制御情報格納レジスタ、 3 0 0…データ TLB ァドレス変換バッファ、 3 0 1…データ TLB比較器、 3 0 2…データ TLB 了ドレス生成回路、 3 0 3…データ TLB仮想ァドレスノ物理ァドレスセ レクタ、 3 0 4…データ TLB了ドレスデコーダ 3 0 5…デ一夕 TLB制御 情報セレクタ、 3 0 6…データ TLB制御情報格納レジス、 4 0 0…タイ ミ ングコン トロール制御回路、 4 0 1…バス幅 ' メモリ属性判定回路、 5 0 0…タイ ミ ングコントロール制御情報格納レジスタ、 5 0 1…タイ ミ ングコン ト口一ル制御情報格納レジスタ。
発明を実施するための最良の形態
第 1図に、 本発明の一実施例であるデータ処理装置がシステムバスを 介して外部デバイスと接続されているデータ処理システムの構成を示す。 データ処理装置（ 1 0 0 )は、主に CPU ( 1 0 1 ) と命令 TLB ( 1 0 2 )、 命令キャ ッシュ （ 1 0 3 ) 、 データ TLB ( 1 0 4 ) 、 データキャッシュ ( 1 0 5 ) 、 外部バスコン トロ一ラ （ 1 0 6 ) から構成され、 データ処 理装置 （ 1 0 0 ) は、 システムバスを介して、 外部デバィスとして、 ROM ( 1 0 7 ) 、 SRAM ( 1 0 8 ) 、 PCMCIA ( 1 0 9 ) 、 SDRAM ( 1 1 0 ) が接 続されている。
ここで、 データ処理装置 （ 1 0 0 ) に接続される外部デバイスは、 特 にこれらに限定されるものではない。 第 1図では、 主として本発明に関 わる機能のみを図に示してある。
命令キャッシュ （ 1 0 3 ) と命令 TLB ( 1 0 2 ) は、 中央演算装置 CPU
( 1 0 1 )から命令フエツチ要求を受ける。命令フニツチ要求を受けた、 命令 TLB ( 1 0 2 ) は、 CPU ( 1 0 1 ) から信号線 （ 1 2 0 ) に出力され た命令フェッチア ドレスを受け取り、 ア ドレス変換を行い、 信号線 （ 1 2 2 ) を介して、 その変換されたァドレスを命令キヤッシュ （ 1 0 3 ) に送る。 それと同時に PCMCIA ( 1 0 9 ) への制御情報も信号線 （ 1 2 4、 1 2 5 ) から出力され、 セレクタ （ 1 3 7 ) でセレク 卜されて、 信号線 ( 1 3 8、 1 3 9 ) を介して外部パスコントロ一ラ （ 1 0 6 ) へ送られ る。
ここで、 信号線 （ 1 24 ) は、 PCMCIAアクセスのためのタイ ミ ングコ ントロール信号、 信号線 （ 1 2 5 ) は、 PCMCIAアクセスのためのメモリ 属性情報とするが、特に PCMCIAアクセスのための制御情報、 またはその 他の外部デバイスのアクセス方法を指定する情報であれば、 これらに限 定しない。
命令 TLB ( 1 0 2 ) がァドレス変換を失敗したときは、 信号線 （ 1 2 1 ) を介して、 例外信号を CPU ( 1 0 1 ) へ送る。
命令キヤッシュ （ 1 0 3 ) は、 命令 TLB ( 1 0 2 ) により変換された 了ドレスを信号線 （ 1 2 2 ) を介して受け取り、 そのア ドレスを用いて、 キャッシュメモリから命令コー ドを読み出し、 信号線 （ 1 2 3 ) を介し て、 その命令コ一 ドを CPU ( 1 0 1 ) へ返す。
キャッシュメモリ内に命令が存在しない場合は、 外部デバィスから命 令を読み出す必要が生じる。 この場合、 命令 TLB ( 1 0 2 ) により変換 されたァドレスを信号線 （ 1 2 6 ) に乗せ、 ァドレスはァドレスバスを 介して外部バスコントローラ （ 1 0 6 ) へ送られる。
このァ ドレスを受け取った外部バスコン トロ一ラ （ 1 0 6 ) は、 その 了ドレス力、 PCMCIA ( 1 0 9 ) へのアクセスである場合、 信号線 （ 1 3 8、 1 3 9 ) の PCMCIAの制御情報を用いて、 PCMCIA ( 1 0 9 ) のァクセ ス方法を判別して、 PCMCIAをアクセスし、 キャッシュメモリへ命令を返 す。 その他の外部メモリ として図に示す ROM ( 1 0 7 ) 、 SRAM ( 1 0 8 ) 、 SDRAM ( 1 1 0 ) 何れかのアクセスの場合は、 その外部メモリからシステ ムバスを介して命令を読み取り、 信号線 （ 1 2 7 ) に乗せ、 その命令を キャ ッシュメモリへ返す。
命令コー ドを受け取った CPU ( 1 0 1 ) は、 そのコ一 ドを解読して、 命令を実行する
その命令が外部デバイスへのリード Zライ トアクセスを行う場合、 リ ― ドアクセスを用いて説明すると、 CPU ( 1 0 1 ) は、 データ TLB ( 1 0 4 ) へ信号線 （ 1 2 9 ) を介して、 外部デバイスをアクセスするための 仮想ァ ドレスを送る。 その仮想ァドレスを受け取ったデータ TLB ( 1 0 4 ) は、 ァドレス変換を行い、 信号線 （ 1 3 3 ) を介して、 その変換さ れた物理ァドレスをデータキヤッシュ （ 1 0 5 ) に送る。 それと同時に PCMCIA ( 1 0 9 ) の制御情報も外部パスコン卜ローラへ信号線 （ 1 3 0、 1 3 1 ) からセレクタ （ 1 3 7 ) によりセレク 卜され、 信号線 （ 1 3 8、 1 3 9 ) を介して送られる。 命令 TLB ( 1 0 2 ) と同様にァ ドレス変換 に失敗した時は、 信号線 （ 1 3 2 ) を介して、 例外信号を CPU ( 1 0 1 ) へ送る。 データキャッシュ （ 1 0 5 ) は、 データ TLB ( 1 0 4 ) により 変換された物理ァドレスを用いて、 データキヤッシュメモリからデータ を読み出し、 CPU ( 1 0 1 ) へ返す。 キャ ッシュメモリ内にデ一夕が存在 しなかった場合は、 外部デバィスからデータを読み出す必要が生じる。 この場合、 デ一夕 TLB ( 1 04 ) により変換されたァドレスを信号線（ 1 3 3 ) に乗せ、 ァ ドレスバスを介して、 外部バスコン トローラ （ 1 0 6 ) へ送られる。
このァドレスを受け取った外部パスコントローラ （ 1 0 6 ) は、 その 了 ドレス力、 PCMCIAアクセスである場合は、 信号線 （ 1 3 8、 1 3 9 ) の PCMCIAの制御情報を用いて、 PCMCIA ( 1 0 9 ) のアクセス方法を判別 して、 PCMCIAをアクセスし、 キャッシュメモリへデータを返し、 データ 線 （ 1 3 6 ) を介して、 CPU ( 1 0 1 ) へそのデータを返す。 その他の外 部メモリ、 ROM ( 1 0 7 ) 、 SRAM ( 1 0 8 ) 、 SDRAM ( 1 1 0 ) の何れか のアクセスである場合は、 その外部メモリからシステムバスを介してデ —夕を読み取り、 信号線 （ 1 3 5 ) に乗せ、 キャ ッシュメモリへデ一夕 を返す。
外部デバイスへのリー ドアクセスを用いて、 説明したが、 ライ 卜ァク セスの場合は、 CPU ( 1 0 1 ) の命令実行から外部デバイスをアクセスす るまでの一連の動作に違いはなく、 外部デバイスへデータを書き込む。 また、 キャッシュのアクセスモー ドにより、 キャ ッシュにのみデータ を書き込み、 外部デバィスへの書き込みを行わない場合もある。
高性能なマイク口プロセッサにおいては外部デバイスをアクセスする 仮想ァドレスが命令 TLB ( 1 0 2 ) 、 またはデータ TLB ( 1 0 4 ) を用い て外部メモリァ ドレスに変換されるとき、 変換前の仮想ァドレスは 3 2 ビッ トゃ 6 4 ビッ 卜で構成され、 変換後の外部メモリア ドレスはデータ 処理装置がサポー 卜する外部ァドレス空間に収まるように変換される。 通常このァドレス空間は 2 8 ビッ ト〜 3 2 ビッ 卜が一般的であるが、 本 発明は特にこれに限定されない。 TLBにより変換される仮想ァドレス空 間の範囲は 1 Kバイ ト、 4 Kバイ ト、 6 4 Kバイ ト、 1 Mバイ トなどデ —タ処理装置によっても異なるがこのような領域毎に変換出来る構成に なっている。 この変換の情報は TLBに複数個登録されており、 対応する ァドレス変換情報を使ってデータ処理装置が自動的にァドレス変換を行 う。 TLBに登録できるァドレス変換情報の数はデータ処理装置によって も異なるが 6 4〜 2 5 6の範囲が一般的である。 対応するァドレス変換 情報が TLBに存在しない場合、 データ処理装置は一般的に例外を発生す るが、 ソフ トゥヱァが例外処理ルーチンの中で、 再度ア ドレス変換情報 を TLBに登録する。 またこの処理をデータ処理装置が自動的に行う場合 ¾める。 第 2図は、 第 1図の命令 TLBC102)の基本構成の一例を示したものであ る。
本実施例では、 VPN、 V、 SZ、 SA、 TCのァ ドレス変換情報を持った 4つ のァドレス変換バッファからなる命令 TLB ( 1 0 2 ) を用いて説明する。 命令 TLB ( 1 0 2 ) は、 信号線 （ 1 2 0 ) からの命令フヱツチ了ドレ スを変換するァドレス変換バッファ （ 2 0 0 ) のおのおのにァドレス変 換するための情報を有し、 そのァドレス変換バッファへの書き込みは、 CPUから書き込み位置の指定された信号が信号線 （ 1 2 0 ) から入力さ れ、 また、 その書き込みデータを信号線 （ 1 2 8 ) より、 入力される。 ここで、 ア ドレス変換バッファ （ 2 0 0 ) に書き込む情報 VPNは、 外 部メモリ空間よりも広い範囲で設定される仮想ァドレス空間のァドレス、 Vは、 その変換情報の有効 Z無効を示し、 SZは、 VPNの仮想アドレス空 間の範囲 （ 1 Kノく、イ ト、 4 Kバイ ト、 6 4 Kバイ ト、 1 Mバイ ト） 、 PPN は、 変換されるべき外部メモリ空間のァドレス、 SAは、 PCMCIAのメモリ 属性情報、 TCは、 PCMCIAのタイミ ングコントロール情報である。 SAお よび TCは、 異なる PPNごとに変更した値が設定可能である。 ア ドレス変 換バッファを使用しない場合に用いられる内蔵レジスタ （ 2 0 6 ) への 書き込みは、 CPU ( 1 0 1 ) より信号線 （ 1 2 8 ) へ PCMCIAの設定デー 夕が入力され書き込まれる。
CPU ( 1 0 1 ) から命令フヱツチ要求を受けると、 信号線 （ 1 2 0 ) の 命令フェッチアドレスに対応する 4個のァドレス変換情報 VPNとを比較 器 （ 2 0 1 ) により一度に比較し、 変換するァドレス空間の範囲をマス ク処理し、 その変換情報の有効/無効情報 Vにより判定する。 判定結果 により、 ア ドレス変換に失敗した場合は、 CPUに例外信号を送る。 成功 したときは、 その変換されるべきア ドレス変換情報 PPNを読み出し、 ァ ドレス生成回路 （ 2 0 2 ) により物理ァ ドレスを生成する。 キャッシュ 使用時には、 その生成された物理ァドレスが、キヤッシュ未使用時には、 信号線 （ 1 2 0 ) のァドレスがセレクタ （ 2 0 3 ) を通して選ばれる。 これと同時に、 PCMCI Aのタイ ミ ングコントロール制御信号 TCとメモ リ属性選択信号 SAを読み出す。 このとき、 信号線 （ 1 2 0 ) をァドレス デコーダ （ 2 0 4 ) を用いてデコ一ドし、 そのデコ一 ドされた信号によ り、 ァドレス変換バッファを使用する場合と使用いない場合をセレクタ ( 2 0 5 ) を用いて選択する。 ァドレス変換バッファ （ 2 0 0 ) を使用 しない場合は、 PCMCAIA制御情報を設定した内蔵レジスタ （ 2 0 6 ) の 値を、 ア ドレス変換バッファを使用した場合は、 ア ドレス変換バッファ の TCと SAを外部バスコン トローラへ出力する。
この実施例によると PCMCIAをアクセスする情報をァドレス変換バッ ファに登録しておくことにより、 アドレス変換を行う際、 変換されたァ ドレスのぺージ単位毎に PCMCIAのアクセスを指定した情報を用いるこ とが可能となる。 また、 ア ドレス変換を行わない場合でも、 内蔵レジス 夕の既定値を用いることで PCMCI Aのアクセスが指定可能となる。
第 3図に、 データ TLB ( 1 0 4 ) の基本構成の例を示す。
本実施例では、 VPN、 V、 SZ、 SA、 TCのァドレス変換情報を持った 6 4 個のァドレス変換バッファからなるデ一夕 TLB ( 1 0 4 ) を用いて説明 する。
データ TLB ( 1 0 4 ) は、 信号線 （ 1 2 9 ) からの外部デバイスをァ クセスするための仮想ァドレスを物理ァドレスに変換するァドレス変換 ノくッファ （ 3 0 0 ) のおのおのにアドレス変換するための情報を有し、 そのァドレス変換バッファへの書き込みは、 CPU ( 1 0 1 ) から書き込み 位置の指定された信号が信号線 （ 1 2 9 ) から入力され、 またその書き 込みデータを信号線 （ 1 3 6 ) より、 入力され書き込まれる。 書き込む 了ドレス変換情報は、 第 2図の命令 TLB ( 1 0 2 ) のァドレス変換情報 と同じである。
ァドレス変換バッファを使用しない場合に用いられる内蔵レジスタ
( 3 0 6 )への書き込みは、 CPU ( 1 0 1 )より信号線（ 1 3 6 )へ PCMCI A の設定データが入力され書き込まれる。
CPU ( 1 0 1 ) からの外部デバィスへのアクセス要求を受けると、 信号 線 （ 1 2 9 ) の仮想ァドレスに対応する 6 4個のァドレス変換情報 VPN とを比較器 （ 3 0 1 ) により一度に比較し、 変換するァドレス空間の範 囲をマスク処理し、 その変換情報の有効/無効情報 Vにより判定する。 判定結果により、 ア ドレス変換に失敗した場合は、 CPUに例外信号を送 る。 成功したときは、 その変換されるべきア ドレス変換情報 PPNを読み 出し、 ァ ドレス生成回路 （ 3 0 2 ) により物理ァドレスを生成する。 キャッシュ使用時には、 その生成された物理アドレス力 <、 キャッシュ 未使用時には、 信号線 （ 1 2 9 ) のァドレスがセレクタ （ 3 0 3 ) を通 して選ばれる。
これらと同時に、 PCMCI Aのタイ ミ ングコントロール制御信号 TCとメ モリ属性選択信号 SAを読み出す。 このとき、 信号線 （ 1 2 9 ) をァドレ スデコーダ （ 3 0 4 ) を用いてデコー ドし、 そのデコー ドされた信号に より、 ァドレス変換バッファを使用する場合と使用いない場合をセレク タ （ 3 0 5 ) を用いて選択する。 了ドレス変換バッファ （ 3 0 0 ) を使 用しない場合は、 PCMCAIA制御情報を設定した内蔵レジスタ （ 3 0 6 ) の値を、 ア ドレス変換バッファを使用した場合は、 ア ドレス変換バッフ ァ （ 3 0 0 ) の TCと SAを外部パスコントロ一ラへ出力する。
第 4図は、 外部バスコントローラ （ 1 0 6 ) の内部構成の一例を示す 図である。 図は主として PCMCIAを制御する機能部のみを示している。 外部バスコントロ一ラ （ 1 0 6 ) は、 メモリ属性選択信号線 （ 1 3 8 ) からメモリ属性選択信号により、 PCMCIAのアクセスするメモリ空間とバ ス幅を選択する。 以下メモリ属性信号 （ 1 3 8 ) により制御するメモリ の属性およびバス幅の具体例を説明する。 例えば、 メモリ属性選択信号 ( 1 3 8 )が 3ビッ 卜の情報とすれば、 0 1 0は、 8ビッ ト I ZO空間、 0 1 1は、 1 6ビッ ト I /0空間、 1 0 0は、 8ビッ ト共用メモリ空間、 1 0 1は、 1 6ビッ ト共用メモリ空間、 1 1 0は、 8ビッ トメモリ属性 空間、 1 1 1は、 1 6ビッ トメモリ属性空間などに振り分けられる。
PCMCIAにアドレス、 デ一夕とその他ライ トイネーブルなどの制御信号 ( 4 0 2 ) を出力するタイ ミ ングは、 信号線 （ 1 3 9 ) のタイ ミ ングコ ントロール信号を用いて、 タイ ミ ングコン 卜ロール制御部 （ 4 00 ) に よりゥヱイ ト幅を決め、 PCMCIAアクセスのタイ ミ ングをコン卜ロールす る。 例えば、 タイ ミ ングをコント口一ルするには、 タイ ミ ングコン ト口 ール制御回路 （ 4 0 0 ) により、 バス幅、 メモリ属性判定回路 （4 0 1 ) に送られた、 ウェイ ト値をカウンタに設定し、 そのカウンタが 0になつ るまで、 システムバスへの入出力を行わないようにする方法がある。 第 5図は、 外部バスコン トローラ （ 1 06 ) の内部構成の一例を示す 図であり、 外部バスコン トローラのタイ ミ ングコン トロール制御用の内 蔵レジス夕を用いた PCMCIAアクセス機能部を示している。
外部バスコントロ一ラ （ 1 0 6 ) の内蔵レジスタ 1 ( 5 00 ) と内蔵 レジスタ 2 ( 50 1 ) を用いて、 信号線 （ 1 3 9 ) の夕イ ミ ングコント ロール信号により、 どちらかを選択して、 処理する。 ここでは、 内蔵レ ジス夕を 2つしか示していないが、 信号線 （ 1 3 9 ) のタイ ミ ングコン トロール信号のビッ ト幅に合わせて、 レジス夕の数は、 特に制限されな い。
第 6図は、 PCMCIAへのアクセスの処理フローを示している。 命令 TLB ( 1 0 2 ) からの PCMCIAアクセス、 データ TLBからの PCMCIAアクセス ともに共通の動作フローを示している。 PCMCIAアクセス要求 （ 600 ) に対し、 ァドレス変換可能かを判定する （ 6 0 1 ) 、 ァドレス変換情報 が登録されていない場合、 再登録を行う （ 6 0 2 ) 。 再登録には、 ソフ 卜プログラム上の例外処理ルーチンで行う力、 '、 データ処理装置が自動で 行ってもよい。 ア ドレス変換可能であった場合は、 変換情報を用いて、 物理ァドレスに変換され （ 6 0 3 ) 、 同時に PCMCIA制御情報を出力する ( 6 0 4 ) 。 外部バスコン トローラ （ 1 0 6 ) により、 物理ァドレス力、'、 PCMCIAアクセス領域か判定される （ 6 0 5 ) 。 PCMCIAアクセス領域でな ければ、 PCMCIA以外のメモリアクセスを行う （ 6 0 6 ) 。 PCMCIAァクセ ス領域であれば、 PCMCIAの制御情報を用いて、 PCMCIAのアクセス方法を 決定する （ 6 0 7 ) 。
第 7図は、第 1図の PCMCIAィンタフヱ一スに具体的なデバイスを接続 した形態を示す図面である。 ここでは、 ICメモリカード （ 1 1 1 ) を接 続した例を示しているが、 PCMCIAィンタフヱ一スに接続されるデバイス は本実施例に限定されること無く、 モデム等の他のデバイスの接続も可 能である。
尚、 PCMCIAィンタフヱ一スの規格について示すと、 PCMCIAインタフエ —スには 6つの空間属性が存在する。 具体的には、 動作中に 8 ビッ 卜/ 1 6 ビッ 卜の切り替えを行う信号を示す I0IS16、 モデム等によって使用 される 8 ビッ 卜と 1 6ビッ 卜の 2つの I / O空間、 メモリカード等によつ て使用される 8ビッ トと 1 6 ビッ トの 2つのメモリ空間及び PCMCIAィ ンタフエースに接続されるデバイスの仕様を読み出すためのメモリ属性 空間である。 上記空間を如何にして動作させるかについてはプログラム によって規定することとなるが、 以下にその 1実施例を示す。 まず、 PCMCIAへアクセスする際、 初めに上記のメモリ属性空間へのアクセスを 行い、 イ ンタフェースには何が接続されているか、 接続されているデバ イスの仕様はどう力、、 及び上記 I /O空間或いはメモリ空間の何れを使用 するか等の情報を読み出す。 次に、 読みとつた情報を基に、 指定された 空間を使用するに動作を開始する。 このように、 PCMCIAインタフヱ一ス は、 それに接続されたデバイスの制御を行う力 その方法についてはプ 口グラムに依存するものである。

Claims

請 求 の 範 囲
1 . 第 1のア ドレスを出力する CPUと、
前記第 1のァ ドレスを入力して前記第 1のァ ドレスを第 2のァ ドレ スへと変換して、 前記第 2のァ ドレスを出力するァドレス変換手段と、 前記第 2のァ ドレスを入力して前記第 2のァ ドレスを外部デバイスに出 力するア ドレス出力手段とを有するデータ処理装置において、
前記ァドレス変換手段は、前記外部デバイスを制御するための外部デ バイス制御情報を前記第 1のァ ドレス或いは前記第 2のァ ドレスの少な く ともどちらか一方に対応付けて記憶させており、 前記外部デバイス制 御情報を前記ァドレス出力手段を介して前記外部デバイスに出力するこ とを特徴とするデータ処理装置。
2 . 前記外部デバイスは、 PCMCIAインタフヱ一スを有するデバイスで あり、 前記外部デバィス制御情報は、 前記 PCMCIAィンタフニースを有す るデバイスのアクセスタイ ミ ング、 メモリ属性或いはバス幅の内の少な く とも 1つを規定する情報であることを特徴とする請求の範囲 1記載の データ処理装置。
3 . 前記ァドレス出力手段は、 タイ ミ ングコン トロール制御回路とバス 幅及びメモリ属性判定手段とを有することを特徴とする請求の範囲 2記 載のデータ処理装置。
4 . 前記 CPU と、 前記ァ ドレス変換手段と、 前記ァ ドレス出力手段と、 前記外部デバィスのうち PCMCIAィンタフヱースとが同一の半導体基板 上に形成されていることを特徴とする請求の範囲 2又は 3記載のデータ 処理装置。
δ . 前記ァ ドレス出力手段から出力される前記第 2のァ ドレスは、 キヤ ッシュメモリ とバスを介して前記ァドレス出力手段に入力されることを 特徴とする請求の範囲 1乃至 4記載のデータ処理装置。
6 . 前記第 1のアドレスには、 ァ ドレス以外の制御情報が含まれていな いことを特徴とする請求の範囲 1乃至 5の何れかに記載のデータ処理装 置
7 . CPUから出力される第 1のアドレスと、
前記第 1のァ ドレスを第 2のァ ドレスへと変換するァ ドレス変換手 段と、
第 1の外部デバイスと第 2の外部デバイスとにァドレスを出力する ァドレス出力手段とを有するデータ処理システムにおいて、
前記ァ ドレス出力手段を介して前記第 1の外部デバイスに前記第 1 のア ドレスを出力する際は、 前記ア ドレス出力手段は前記ア ドレス出力 手段内に前記第 1のァドレスに対応付けて記憶されている第 1の外部デ バイス制御情報を前記第 1のァドレスと共に前記第 1の外部デバイスに 出力し、
前記ァ ドレス出力手段を介して前記第 2の外部デバイスに前記第 2 のア ドレスを出力する際は、 前記ア ドレス出力手段は前記ア ドレス変換 手段内に前記第 1のァドレス或いは前記第 2のァドレスに対応付けて記 憶されている第 2の外部デバイス制御情報を前記第 2のア ドレスと共に 前記第 2の外部デバイスに出力することを特徴とする前記データ処理シ ステム。
8 . 前記第 2の外部デバイスは、 PCMCIAインタフヱースを有するデバ イスでることを特徴とする請求の範囲 7記載のデータ処理システム。
9 . 前記第 2の外部デバイス制御情報は、 前記デバイスのアクセスタイ ミ ング、 メモリ属性及びバス幅の少なく とも 1つを規定する情報を含む ことを特徴とする請求の範囲 8記載のデータ処理システム。
1 0 . 前記ア ドレス変換手段は前記第 2のア ドレスを出力し、
前記第 2のァドレスは、キャッシュメモリ とバスとを経由して前記ァ ドレス出力手段へと入力されることを特徴とする請求の範囲 8又は 9記 載のデータ処理システム。
1 1 . 前記第 2の外部デバイスはメモリ又はモデムを有し、前記メモリ 又は前記モデムは前記第 2の外部デバィス制御情報によって制御される 前記 PCMCIAィンタフエースによって制御されることを特徴とする請求 の範囲 8乃至 1 0の何れかに記載のデータ処理システム。
1 2 . 前記 CPU、 前記ァ ドレス変換手段、 前記ァ ドレス出力手段及び前 記第 2の外部デバィスの内の PCMCIAィンタフヱ一ス部分が同一の半導 体基板上に形成されていることを特徴とする請求の範囲 8乃至 1 1の何 れかに記載のデータ処理システム。
1 3 . PCMCI Aインタフヱースを有するデバイスにバスを介して接続さ れたデータ処理装置において、 前記データ処理装置内に設けられた TLB に前記デバイスの制御情報を格納したデータ処理装置。
1 4 . システムバスを介して接続されるデータ処理装置と PCMCIAインタ フヱ一スを有するデバイスとを有するデータ処理システムにおいて、 前記データ処理装置は、 その内部に設けたァドレス変換バッファ に前記デバイスの制御情報を保持し、 前記デバイスをアクセスする際に アクセスに必要なァドレスを前記ァドレス変換バッファによって変換す るとともに、 前記ァドレス変換バッファに保持された前記制御情報によ つて前記デバイスを制御することを特徴とするデータ処理システム。
1 5 . 第 1のア ドレスを出力する CPUと、
前記第 1のァ ドレスを入力して前記第 1のァ ドレスを第 2のァ ドレ スへと変換して、 前記第 2のァドレスを出力するァドレス変換手段と、 前記第 2のァドレスを入力して前記第 2のァドレスを PCMCIAィンタフ ニースを有する外部デバイスに出力するァドレス出力手段とを有するデ —タ処理装置において、 前記ァ ドレス変換手段は、前記外部デバイスを制御するための外部デ バイス制御情報を前記第 1のァ ドレス或いは前記第 2のァ ドレスの少な く ともどちらか一方に対応付けて記憶させており、
前記第 1 のァ ドレスが前記ァドレス変換手段へ入力された際、前記第 1のァドレス或いは前記第 1のァドレスを基に変換された前記第 2のァ ドレスに基づき、 前記ァドレス変換手段は前記外部デバイス制御情報を 前記ァドレス出力手段へと出力し、
前記ァドレス出力手段は、前記外部デバイス制御情報を前記外部デバ ィスへと出力することを特徴とする前記データ処理装置。
1 6 . 前記外部デバイス制御情報は、 前記 PCMCI Aインタフヱースを有す るデバイスのアクセスタイ ミ ング、 メモリ属性或いはバス幅の内の少な く とも 1つを規定する情報であることを特徴とする請求の範囲 1 5記載 のデータ処理装置。
1 7 . 前記 CPUと前記外部デバイスのうちの PCMCIAィンタフヱ一スとが 同一の半導体基板上に形成されていることを特徴とする請求の範囲 1 5 又は 1 6記載のデータ処理装置。
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