WO1999038213A1 - Dispositif memoire et procede de fabrication correspondant, et circuit integre et procede de fabrication correspondant - Google Patents

Dispositif memoire et procede de fabrication correspondant, et circuit integre et procede de fabrication correspondant Download PDF

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WO1999038213A1
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impurity
film
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Dharam Pal Gosain
Kazumasa Nomoto
Jonathan Westwater
Miyako Nakagoe
Setsuo Usui
Takashi Noguchi
Yoshifumi Mori
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Sony Corporation
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    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Definitions

  • the present invention relates to a memory element and a method of manufacturing the same, and an integrated circuit and a method of manufacturing a semiconductor device.
  • the present invention relates to a memory element for retaining information by accumulating charges transferred from a conduction region in an accumulation region, a method for manufacturing the same, and an integrated circuit and a method for manufacturing a semiconductor device in which the memory elements are integrated.
  • the present invention relates to a memory element in which a storage region is composed of a plurality of fine particles (quantum dots) and a method of manufacturing the same, and a method of manufacturing an integrated circuit and a semiconductor device.
  • a storage region is formed via an insulating film on a conductive region formed on the surface of a single crystal silicon substrate, and the storage region is formed in the storage region.
  • the information is retained by storing the transition charge by tunneling from the conduction region to the insulation film.
  • this accumulation region is formed of a continuous semiconductor film having a two-dimensional spread.
  • a thermally oxidized silicon thermal oxide film is used as an insulating film between the conductive region and the storage region in order to retain the charge stored in the storage region for a long time. Was used.
  • This thermal oxide film is formed by raising the temperature of the single-crystal silicon substrate to a high temperature of 800 to 100 ° C. in an oxygen atmosphere.
  • the silicon substrate does not deform or melt at such a temperature.
  • the thermal oxide film formed on the single crystal silicon substrate has extremely excellent insulating properties, charges are stably retained without leaking from the two-dimensionally continuous accumulation region.
  • the substrate temperature must be raised to 800 to 100 ° C. I got it.
  • the substrate is made of glass or plastic (plastic) instead of single crystal silicon, such high temperature heat treatment is not possible.
  • the deformation temperature of a glass substrate is 500 ° C. The temperature is at most 200, even when formed by a refractory material. C. Therefore, when the substrate is formed of glass or plastic, the insulating film between the conductive region and the storage region must be formed at a low temperature of 500 ° C. or less.
  • the conduction region on the oxide film is a polycrystalline silicon, there are irregularities on the surface I do. Due to the unevenness of the polycrystalline silicon, electric field concentration occurs in the insulating film thereon, and the electric charge in the two-dimensionally continuous accumulation region leaks from that location. Disclosure of the invention
  • the present invention has been made in view of such a problem, and an object of the present invention is to be able to manufacture information on a glass or plastic substrate at a low temperature and to retain information for a long time.
  • An object of the present invention is to provide a memory element and a method for manufacturing the same, and a method for manufacturing an integrated circuit and a semiconductor device.
  • a memory element includes a conductive region formed of a semiconductor, a first impurity region provided adjacent to the conductive region, and a first impurity region separated from the first impurity region and adjacent to the conductive region.
  • a second impurity region provided, a plurality of dispersed fine particles, and a storage region for storing charges transitioned from the conduction region; and a charge provided between the storage region and the conduction region is capable of transition.
  • Another memory element includes a conductive region made of a semiconductor, a first impurity region provided adjacent to the conductive region, and a first impurity region separated from the first impurity region and adjacent to the conductive region.
  • a second impurity region provided, a plurality of dispersed fine particles, and a storage region for storing charges transitioned from the conduction region; and a charge provided between the storage region and the conduction region.
  • a tunnel insulating film capable of transition a control electrode for controlling a charge amount of the storage region and a conductivity of the conduction region, respectively, and a control insulating film provided between the control electrode and the storage region.
  • the number of fine particles in the accumulation area is 5 or more.
  • Still another memory element includes a conductive region formed of a semiconductor, a first impurity region provided adjacent to the conductive region, and a first impurity region separated from the first impurity region and adjacent to the conductive region.
  • a second impurity region provided as a semiconductor, a storage region including a plurality of dispersed fine particles, and storing a charge transitioned from the conductive region; and a charge provided between the storage region and the conductive region.
  • a control electrode for controlling the amount of charge in the storage region and the conductivity of the memory conduction region, respectively, and a control insulation provided between the control electrode and the storage region.
  • the conductive region is formed by a polycrystalline silicon film having a surface roughness of at least 0.11 ⁇ 1 and not more than 100 nm, and the number of fine particles in the storage region is reduced by the crystal in the conductive region. It is configured to have more than the number of grains It is.
  • An integrated circuit includes a plurality of memory elements, each memory element having a conduction region formed of a semiconductor, a source region provided adjacent to the conduction region, and being separated from the source region; A drain region provided adjacent to the conductive region, a storage region including a plurality of dispersed fine particles, and storing the charge transitioned from the conductive region; and a storage region provided between the storage region and the conductive region.
  • a tunnel insulating film capable of transitioning charges; a control electrode for controlling a charge amount of the storage region and a conductivity of the conduction region; and a control insulating film provided between the control electrode and the storage region.
  • the surface density of the fine particles in the storage region is larger than the surface density of the structural holes (pinholes) generated in the tunnel insulating film, and the control electrode of each memory element has a work electrode. And a source / drain path of each memory element is connected between the bit line and the source line.
  • a method of manufacturing a memory element includes the steps of: forming a conductive region made of a semiconductor film on a base portion made of an insulator; forming a tunnel insulating film on the conductive region; Forming a storage region comprising a plurality of fine particles dispersed in a region, and having a surface density of the fine particles larger than a surface density of a structural hole (pinhole) of the tunnel insulating film; Forming a control electrode on the control insulating film; forming a control electrode on the control insulating film; separating the control electrode from the first impurity region and the first impurity region adjacent to the conductive region; Forming a second impurity region adjacent to the region.
  • Another method for manufacturing a memory element according to the present invention includes a step of forming a conductive region made of a semiconductor film on a base portion made of an insulator; a step of forming a tunnel insulating film on the conductive region; A step of forming an accumulation region composed of five or more fine particles dispersed on the insulating film, a step of forming a control insulating film on the accumulation region, and a step of controlling on the control insulating film
  • the method includes a step of forming an electrode, and a step of forming a first impurity region adjacent to the conductive region and a second impurity region separated from the first impurity region and adjacent to the conductive region.
  • a conductive region formed of a polycrystalline silicon film having a surface roughness of 0.1111 to 100 nm is formed on a base portion made of an insulator.
  • Still another method of manufacturing a memory element according to the present invention includes the steps of: forming a control electrode on a base portion made of an insulator; forming a control insulating film on the control electrode; Forming a storage region on the film, the storage region being composed of a plurality of dispersed fine particles, and having a surface density of the fine particles greater than a surface density of structural holes (pinholes) of the tunnel insulating film; Forming a tunnel insulating film on the semiconductor substrate; forming a conductive region made of a semiconductor on the tunnel insulating film; Forming a first impurity region and a second impurity region separated from the first impurity region and adjacent to the conductive region.
  • Still another method of manufacturing a memory element according to the present invention includes the steps of: forming a control electrode on a base portion made of an insulator; forming a control insulating film on the control electrode; Forming a storage region consisting of five or more fine particles dispersed on the film, forming a tunnel insulating film on the storage region, and forming a conductive region made of semiconductor on the tunnel insulating film. Forming the first impurity region and the first impurity region adjacent to the conductive region, and forming a second impurity region adjacent to the conductive region.
  • Still another method of manufacturing a memory element according to the present invention includes the steps of: forming a control electrode on a base portion made of an insulator; forming a control insulating film on the control electrode; Forming a storage region composed of a plurality of dispersed fine particles on the film, forming a tunnel insulating film on the storage region, and forming a conductive region composed of a semiconductor on the tunnel insulating film And forming a first impurity region adjacent to the conductive region and a second impurity region adjacent to the conductive region, the first impurity region being separated from the first impurity region and the first impurity region. It is formed of a polycrystalline silicon film having a surface roughness of 0.1 nm or more and 100 nm or less, and the number of fine particles in the accumulation region is larger than the number of crystal grains in the conduction region.
  • a method of manufacturing a semiconductor device includes, after forming a semiconductor film on a substrate, forming a film for forming a storage region having a non-stoichiometric composition containing an excessive amount of a semiconductor element on the semiconductor film; Performing a heat treatment to disperse semiconductor fine particles in the accumulation region forming film to form an accumulation region.
  • the “non-stoichiometric composition” refers to a composition having a component ratio deviating from the stoichiometric composition, and in the present invention, the component ratio is set so as to include a semiconductor in excess as compared with the case of the stoichiometric composition. Is off.
  • the fine particles forming the accumulation region are fine particles having a size in the range of l nm to l On m, and examples thereof include silicon (Si) and germanium (Ge).
  • the areal density of the fine particles in the storage region is larger than the areal density of the structural holes (pinholes) generated in the tunnel insulating film.
  • the number of particles in the accumulation region is larger than the number of crystal grains in the conduction region, charges accumulated in some particles leak due to defects such as pinholes in the tunnel insulating film.
  • the charge accumulated in the fine particles formed in the region where no defect exists does not leak. Therefore, information is accumulated for a long time.
  • a heat treatment such as energy beam irradiation is performed on the film for forming a storage region having a non-stoichiometric composition containing an excessive amount of semiconductor, thereby forming The semiconductor particles are dispersed therein, forming an accumulation region.
  • FIG. 1 is a cross-sectional view illustrating a configuration of a memory element according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a configuration of a memory element according to a second embodiment of the present invention.
  • FIG. 3 is a circuit diagram for explaining an example of a first integration method of a memory element of the present invention.
  • FIG. 4 is a circuit diagram for explaining another example of the first integration method of the memory element of the present invention.
  • FIG. 5 is a circuit diagram for explaining a second integration method of the memory element of the present invention.
  • 6A and 6B are a cross-sectional view and a plan view for explaining the first method for manufacturing the memory element according to the first embodiment.
  • 7A and 7B are a cross-sectional view and a plan view for explaining a step following the steps in FIGS. 6A and 6B.
  • 8A and 8B are a cross-sectional view and a plan view for explaining a step following the steps in FIGS. 7A and 7B.
  • 9A and 9B are a cross-sectional view and a plan view for explaining a step following the steps in FIGS. 8A and 8B.
  • FIG. 10A and FIG. 10B are a cross-sectional view and a plan view for explaining a step following FIG. 9A and FIG. 9B.
  • FIGS. 11A and 11B are a cross-sectional view and a plan view for explaining a second method for manufacturing the memory element according to the first embodiment of the present invention.
  • FIG. 12A and FIG. 12B are a cross-sectional view and a plan view for explaining a step following FIG. 11A and FIG. 11B.
  • FIG. 13A and FIG. 13B are a cross-sectional view and a plan view for explaining a step following FIG. 12A and FIG. 12B.
  • FIG. 14A and FIG. 14B are a cross-sectional view and a plan view for explaining a step following FIG. 13A and FIG. 13B.
  • FIG. 15 is a characteristic diagram showing a relationship between a gate voltage and a drain current of the memory element according to the first embodiment.
  • FIG. 16A and FIG. 16B are a cross-sectional view and a plan view for explaining the third manufacturing method of the memory element according to the first embodiment.
  • FIG. 17A and FIG. 17B are a cross-sectional view and a plan view for explaining a step following FIG. 16A and FIG. 16B.
  • FIG. 18A and FIG. 18B are a cross-sectional view and a plan view for explaining a step following FIG. 17A and FIG. 17B.
  • FIG. 19A and FIG. 19B are a cross-sectional view and a plan view for explaining a step following FIG. 18A and FIG. 18B.
  • FIG. 20A and FIG. 20B are a cross-sectional view and a plan view for explaining a step following FIG. 19A and FIG. 19B.
  • FIG. 21A and FIG. 21B are a cross-sectional view and a plan view for explaining a manufacturing process of the memory element according to the second embodiment of the present invention.
  • FIG. 22A and FIG. 22B are a cross-sectional view and a plan view for explaining a step following FIG. 21A and FIG. 21B.
  • Figures 23A and 23B illustrate the steps following Figure 22A and Figure 22B. It is sectional drawing and a top view for clarity.
  • FIG. 24A and FIG. 24B are a cross-sectional view and a plan view for explaining a step following FIG. 23A and FIG. 23B.
  • FIG. 25A and FIG. 25B are a cross-sectional view and a plan view for explaining a step following FIG. 24A and FIG. 24B.
  • FIG. 26 is a plan view showing the configuration of a memory device according to the third embodiment of the present invention.
  • FIG. 27 is a plan view of FIG. It is sectional drawing along the? Line.
  • FIG. 28 is a sectional view of the memory device according to the fourth embodiment of the present invention.
  • FIG. 29 is a plan view illustrating a configuration of a memory device according to a fifth embodiment of the present invention.
  • FIG. 30 is a cross-sectional view of FIG. 29 taken along the line —.
  • FIG. 31 is a cross-sectional view of a memory device including an element having a bottom gate structure.
  • FIG. 32 is a plan view illustrating a configuration of a memory device according to a sixth embodiment of the present invention.
  • FIG. 33 is a cross-sectional view taken along line 1-1 of FIG.
  • FIG. 34 is a cross-sectional view of a memory device including an element having a bottom gate structure.
  • FIG. 35 is a cross-sectional view for explaining a manufacturing step of the memory device according to the seventh embodiment of the present invention.
  • FIG. 36 is a cross-sectional view for explaining a step following FIG. 35.
  • FIG. 37 is a cross-sectional view for explaining a step following FIG.
  • FIG. 38 is a cross-sectional view for explaining a step following FIG. 37.
  • FIG. 39 is a cross-sectional view for explaining a step following FIG.
  • FIG. 40 is a cross-sectional view for explaining a manufacturing step of the memory device according to the eighth embodiment of the present invention.
  • FIG. 41 is a cross-sectional view for explaining a step following FIG. 40.
  • FIG. 42 is a cross-sectional view for explaining a step following FIG. 41.
  • FIG. 43 is a cross-sectional view for explaining a step following FIG. 42.
  • FIG. 44 is a cross-sectional view for explaining a step following FIG. 43.
  • FIG. 45 is a cross-sectional view for explaining a step following FIG.
  • FIG. 46 is a cross-sectional view for explaining a manufacturing step of the memory device according to the ninth embodiment of the present invention.
  • FIG. 47 is a cross-sectional view for explaining a step following FIG. 46.
  • FIG. 48 is a cross-sectional view for explaining a step following FIG. 47.
  • FIG. 49 is a cross-sectional view for explaining a step following FIG. 48.
  • FIG. 50 is a cross-sectional view for explaining a step following FIG. 49.
  • FIG. 51 is a cross-sectional view for explaining a step following FIG. 50.
  • FIG. 52 is a cross-sectional view for explaining a step following FIG. 51.
  • FIG. 53A to FIG. 53C are cross-sectional views for each step for explaining an experimental example of the present invention.
  • FIG. 54 is an SEM photograph for explaining the formation state of silicon dots (particles).
  • FIG. 55A to FIG. 55D are cross-sectional views for each step for explaining the manufacturing process of the silicon dot memory.
  • FIG. 56A and FIG. 56B are cross-sectional views for each step following FIG. 55D.
  • FIG. 1 shows a basic configuration of a memory device according to a first embodiment of the present invention.
  • a case where electrons are used as charges will be described as an example.
  • holes are used as charges, the signs of potentials may be reversed.
  • the memory element according to the present embodiment includes a conductive region 13 c on a buffer layer 12 formed on a substrate 11 made of a non-silicon material such as quartz, glass, plastic, or the like. It has a configuration including a first impurity region 13a and a second impurity region 13b formed adjacent to both sides of 13c, respectively.
  • Buffer layer 1 2 is constituted by an insulating film such as S i 0 2 or S i 3 N 4.
  • the first impurity region 13a, the second impurity region 13b, and the conduction region 13c are each formed of, for example, a polycrystalline silicon layer 13 having a thickness of about several tens nm.
  • the first impurity region 13 a and the second impurity region 13 b are respectively formed in the polycrystalline silicon layer 13 by, for example, a group V element such as phosphorus (P) or n-type impurity as an n-type impurity. It is composed by adding a group III element such as boron (B) as a type impurity.
  • the first impurity region 13a, the second impurity region 13b, and the conduction region 13c may be semiconductors (non-single-crystal semiconductors) other than a single-crystal semiconductor.
  • An insulating film 14 is provided at a position directly above the conduction region 13c.
  • the insulating film 14 is composed of a tunnel insulating film 14a and a control insulating film 14b laminated on the tunnel insulating film 14a. These tunnel insulating film 1 4 a and the control insulating film 1 4 b is formed by a respective S i 0 2, S i 3 N 4 or S i N k O i (k , 1 ⁇ 0). Between the tunnel insulating film 14a and the control insulating film 14b, an accumulation region 15 for holding electric charges (here, electrons) is provided.
  • the thickness of the tunnel insulating film 14a is large (for example, less than 5 nm) such that electrons can transit through the tunnel insulating film 14a to the accumulation region 15 by the quantum mechanical tunnel effect.
  • the accumulation region 15 is composed of a plurality of fine particles (quantum dots) 15a arranged discretely.
  • the particles 1 5 a is, S i y G e y ( 0 ⁇ y ⁇ 1), S i F e 2, II one VI, semiconductor particles such as group III-V compound, A u, S b, S n , etc.
  • the number (area density) of the fine particles 15a is determined by a tunnel in the manufacturing process.
  • the surface density of the structural holes (pinholes) generated in the insulating film 14a is larger than the specific density, specifically, five or more.
  • control electrode 16 is formed on the insulating film 14, that is, at a position opposite to the conduction region 13 c with the storage region 15 as the center.
  • the control electrode 16 is made of, for example, a metal such as aluminum (A 1) or a low-resistance polycrystalline silicon layer doped with impurities.
  • the thickness of the control insulating film 14 b between the control electrode 16 and the storage region 15 is such that electrons cannot transition through the control insulating film 14 b due to the quantum mechanical tunneling effect. (For example, 50 nm or more).
  • the second impurity region 13b is made the same as the first impurity region 13a.
  • a potential (0 V) or a potential higher than the second impurity region 13 a eg, 10 V
  • the potential of the first impurity region 13 a is applied to the control electrode 16.
  • a high potential for example, 20 V
  • the charge (electrons) in the conduction region 13c transitions through the tunnel insulating film 14a between the conduction region and the storage region by quantum mechanical tunneling.
  • the particles are accumulated in the dispersed fine particles 15 a in the accumulation region 15. As a result, information is written.
  • the second impurity region 13b has the same potential as the first impurity region 13a (0 V) or a potential lower than the first impurity region 13a (eg, ⁇ 10 V) is applied to the control electrode 16 as well as the potential of the first impurity region 13a.
  • a low potential for example, ⁇ 20 V
  • the charges (holes) in the conduction region 13 c transit through the tunnel insulating film 14 a between the conduction region and the storage region by quantum mechanical tunnel effect.
  • the particles are accumulated in the plurality of fine particles 15a dispersed in the accumulation region 15.
  • information is written.
  • the information written in this way sets the potentials of all the electrodes to the same potential or Is held in a floating state.
  • the accumulation region 15 is composed of five or more dispersed fine particles 15a, the structural defect existing in the tunnel insulating film 14a causes Even if the charges accumulated in some of the fine particles 15a leak, the charges accumulated in the fine particles 15a formed in the region where no defect exists in the tunnel insulating film 14a do not leak. Therefore, in the present embodiment, the information stored in the storage area 15 is held for a long time. This is because the surface roughness of the polycrystalline silicon layer 13 is in the range of 0.111111 or more and 10 Onm or less, and the number of fine particles 15a in the accumulation region 15 is smaller than that of the conduction region 1. The same applies to the case where the number is larger than the number of crystal grains in 3c.
  • the tunnel insulating film can be formed by a low-temperature process, and an inexpensive material such as glass or plastic can be used as the substrate.
  • the written information indicates that the second impurity region 13 b is the first impurity region 13 a
  • a potential for example, ⁇ 20 V
  • the potential held in the storage region 15 is maintained.
  • the charge (electrons) transitions through the tunnel insulating film 14a between the conduction region and the storage region, is pulled out to the conduction region 13c, and is erased.
  • the second impurity region 13b has the same potential as the first impurity region 13a.
  • a potential for example, 20 V
  • the charges (holes) retained in the fine particles 15a of the storage region 15 transition through the tunnel insulating film 14a between the conduction region and the storage region and are drawn out to the conduction region 13c. The information will be erased.
  • the written information is read out by measuring the conductivity or the current value of the conductive region 13c with respect to the potential of the control electrode 16 to detect the change in the amount of charge in the storage region 15 and reading it out.
  • FIG. 2 shows a configuration of a memory device according to a second embodiment of the present invention.
  • the memory element 2 0, for example, on the substrate 2 1 of quartz, S i 0 2 or S i 3 N 4 or the like made of an insulating film buffer layer 2 2 through the control electrode (control electrode) 2 It has six.
  • the insulating film 24 is composed of a control insulating film 24b and a tunnel insulating film 24a laminated on the control insulating film 24b. Between the tunnel insulating film 24a and the control insulating film 24b, a storage region 25 made up of a plurality of discretely arranged fine particles 25a is provided. On the insulating film 24, a conductive region 23c and a first impurity region 23a and a second impurity region 2 provided adjacent to both sides of the conductive region 23a, respectively. 3b is provided. These first impurity region 23 a, second impurity region 23 b and conduction region 23 c are formed in polycrystalline silicon layer 23.
  • the memory device of this embodiment has the other configuration and operation (information writing method) except that the memory device of the first embodiment is a so-called top gate type while a memory device of the first embodiment is a bottom gate type. And the erasing method, and the information holding method and the reading method) and the effects are substantially the same as those of the first embodiment, and the description thereof is omitted.
  • FIG. 3 and FIG. 4 are circuit diagrams for explaining a first integration method of the memory element.
  • a gate electrode of each memory element is connected to a ground line
  • a source-drain path is connected between a bit line and a source line
  • a plurality of these memory elements are arranged in parallel. Is what you do.
  • FIG. 5 shows a circuit configuration when the above-mentioned memory element is similarly integrated by the second method.
  • a gate electrode of each memory element is connected to a word line, and a source-drain path is connected between a bit line and a source line, respectively, and a plurality of these memory elements are arranged in series. The operation of the memory device integrated by these methods will be described later.
  • FIG. B shows a plan view
  • FIG. A shows a cross-sectional view taken along line ⁇ - ⁇ of FIG.
  • a CVD (Chemical Vapor Deposition) method is applied on an insulating substrate, for example, a substrate 11 made of quartz, glass, plastic, or the like.
  • a buffer layer 12 composed of, for example, an Si 3 N 4 layer or an SiO 2 layer having a thickness of about 100 nm is formed by a sputtering method.
  • the substrate temperature is set to 600 to 700 ° C.
  • a polycrystalline silicon layer 13 having a thickness of about several 10 nm is formed by, for example, a CVD method or a sputtering method, and then the elements are separated by etching. I do.
  • a defect composed of a hole (pinhole) 10 usually occurs in the polycrystalline silicon layer 13.
  • the substrate surface is oxidized by exposing the substrate surface to an oxygen ionized gas generated by a thermal oxidation method or by introducing oxygen into an AC electromagnetic field.
  • the surface of the polycrystalline silicon layer 13 (conductive region Ch i) is oxidized by a thickness of about 10 nm to form a tunnel insulating film 14a.
  • a large number of holes (pinholes) are generated in the tunnel insulating film 14a due to the holes 10 in the polycrystalline silicon layer 13 as described above.
  • a gas containing a silicon atom such as SiH 4 (silane) and Si 2 H 6 (disilane) and N 20 (nitrous oxide), O 2 (oxygen) by chemical vapor deposition using a gas containing oxygen atoms, or N 2 0, 0 2
  • the control insulating film 14b having a thickness of about 100 nm is formed by sputtering silicon in an ionized gas atmosphere of a gas containing oxygen atoms.
  • the conduction region 13 c (polycrystalline silicon layer 1) on the control insulating film 14 b is made of polycrystalline silicon or a metal such as A 1 (aluminum), Cu (copper), or W (tungsten).
  • a control electrode (gate electrode) 16 is formed at a position opposite to the above. Then, using the control electrode 16 as a mask, RIE (Reactive Ion) using a mixed gas of CF 4 (carbon tetrafluoride) and H 2 (hydrogen) up to the surface of the conduction region (polycrystalline silicon layer 13). Selective etching of the control insulating film 14b was performed by etching (reactive ion etching).
  • Ion implantation involves ion implantation of group V atoms, such as phosphorus (P) atoms, if the conduction charge is converted into electrons, and group III atoms, such as boron (B) atoms, if the conduction charge is converted into holes.
  • group V atoms such as phosphorus (P) atoms
  • group III atoms such as boron (B) atoms
  • ionized gas containing a mule group V atoms Do for conduction charges in electronic, for example an ionized gas of PH 3, ionized gas containing if group III atoms to the conducting charge to the hole, for example, ionization of B 2 H 6
  • the first impurity region 13a and the second impurity region 13b can be formed by irradiating the polycrystalline silicon layer 13 with a gas using the control electrode 16 as a mask. Thereafter, the element is heated using an electric furnace or an excimer laser to activate the implanted impurities. Thereafter, although not shown, for example, the surface of the memory element thus formed is formed on the surface of the memory element thus formed by a CVD method or a sputtering method. i 3 N 4 or to form a coercive Mamorumaku consisting S i 0 2.
  • FIG. B shows a plan view
  • FIG. A shows a cross-sectional view taken along line 5--B of FIG.
  • the buffer layer 12 composed of, for example, a Si 3 N 4 layer or a SiO 2 layer having a thickness of about 100 nm is formed by CVD or sputtering. Subsequently, the amorphous silicon layer 13 'having a film thickness of about 10 nm is reduced by plasma CVD (Plasma Enhanced Chemical Vapor Deposition; PEC VD) or sputtering to such an extent that the substrate 11 is not deformed. After forming at a temperature, element isolation is performed by etching. Next, as shown in FIGS.
  • the surface of the amorphous silicon layer 13 ' is oxidized by the plasma oxidation method, and the film thickness of 10 forming a tunnel insulating film 1 4 a of 3 10 31 layers of 11111 (X twice as), then Ri by the X e C 1 excimer laser to irradiate 1 5 0-3 about 0 Om J / cm 2 Then, the amorphous silicon layer 13 ′ is crystallized to form a polycrystalline silicon layer 13. This and can, excess silicon is deposited in S i O sigma, the accumulation area 1 5 consisting of a large number of fine particles 1 5 a is formed.
  • a gas containing a silicon atom such as silane or disilane and a germanium atom such as germane are used.
  • the accumulation region 15 may be formed so that the coverage is less than 1 by a chemical vapor deposition method using a gas containing the material or a sputtering method using silicon, germanium, or a metal as a material.
  • a chemical vapor deposition method using a gas containing silicon atoms such as silane and disilane and a gas containing oxygen atoms such as N 20 and O 2 a control insulating film 14b having a thickness of about 100 nm is formed by sputtering silicon in an ionized gas atmosphere of a gas containing an oxygen atom such as N 20 or O 2 .
  • a control electrode 1 is formed of polycrystalline silicon or a metal such as A1, Cu, W, etc., at a position on the control insulating film 14b opposite to the conductive region 13c of the polycrystalline silicon layer 13c.
  • the control insulating film 14 b is selectively etched by RIE using a mixed gas of CF 4 and H 2 up to the surface of the conduction region (polycrystalline silicon layer 13). .
  • ion implantation is performed using the control electrode 16 as a mask, and the first impurity region 13 a and the like are formed in the polycrystalline silicon layer 13. Yo And a second impurity region 13b.
  • ion implantation is performed using a group V atom such as a phosphorus (P) atom if the conductive charge is an electron, and a group III atom such as boron (B) if the conductive charge is a hole. Atoms are ion-implanted.
  • ionized gas containing if if group V atoms to the heat conductive charge in electronic for example an ionized gas of PH 3, ionized gas containing if if the group III atoms to the conducting charge to the hole, for example, electrodeposition of B 2 H 6
  • the first impurity region 13a and the second impurity region 13b can also be formed by irradiating the polycrystalline silicon layer 13 with the separated gas using the control electrode 16 as a mask. Then, the element is heated using an electric furnace or an excimer laser to activate the implanted impurities. Thereafter, although not shown, for example, CVD or sputtering ring method, S i 3 N 4 or the surface of the thus memory element formed to form a protective film made of S i 0 2.
  • FIG. 15 shows the gate voltage-drain current characteristics (memory effect) of the memory device manufactured according to the above embodiment.
  • the drain voltage is 5 V.
  • a Si Oo. 5 layer is formed by a PE CVD method, and then irradiated with a Xe C 1 excimer laser having an energy density of 26 OmJZcm 2 to form a Si 0.
  • a storage region consisting of a dot is formed.
  • phosphorus (P) ions are implanted by plasma irradiation of PH 3 to form a first impurity region and a second impurity region. Annealing was performed using a 1 excimer laser (21 Om J / cm 2 ) to activate the implanted impurities.
  • FIG. B shows a plan view
  • FIG. A shows a cross-sectional view taken along line 7 of FIG.
  • a Si 3 N 4 layer having a thickness of about 100 nm is formed on a substrate 11 made of quartz or the like by CVD or sputtering. or by forming a buffer layer 1 2 consisting of S i 0 2 layers.
  • an amorphous silicon layer having a thickness of about 10 nm doped with an n-type or p-type impurity by PEC VD or sputtering is heated to a temperature at which the substrate 11 is not deformed.
  • the amorphous silicon layer is selectively removed by etching to form a first impurity region 13a and a second impurity region 13b.
  • the surface of the polycrystalline silicon layer 13 was oxidized by a plasma oxidation method, and a film thickness of 310] 1-layer tunnel insulating film to form a 1 4 a consisting of (X rather 2), then, X e C 1 excimer irradiation 1 5 0 ⁇ 3 0 OmJ / cm 2 about an tHE.
  • X e C 1 excimer irradiation 1 5 0 ⁇ 3 0 OmJ / cm 2 about an tHE.
  • excess silicon in S i 0 ⁇ is deposited, and an accumulation region 15 composed of many fine particles 15 a is formed.
  • the silane a gas that contains a gel Maniumu atoms such as gas and germane containing silicon atoms such as disilane as a raw material chemical
  • the accumulation region 15 having a coverage of less than 1 may be formed by a vapor deposition method or a sputtering method using silicon, germanium, or a metal as a raw material.
  • a control electrode is formed at a position facing the conduction region 13 c (polycrystalline silicon layer 13) on the control insulating film 14 b by using polycrystalline silicon or a metal such as A 1, Cu, or W.
  • the control insulating film 14 b is selectively etched by RIE using a mixed gas of CF 4 and H 2 up to the surface of the conduction region (polycrystalline silicon layer 13). .
  • the element is heated using an electric furnace or an excimer laser to activate the injected impurities.
  • a protective film consisting of S ia N 4 or S i 0 2 on the surface of the memory element formed as described above.
  • FIG. B shows a plan view
  • FIG. A shows a cross-sectional view taken along line f-B of FIG.
  • a substrate 21 made of quartz, glass or plastic is formed on a substrate 21 made of quartz, glass or plastic by a CVD or sputtering method, for example, with a film thickness of about 100 nm.
  • the buffer layer 22 composed of the i 3 N 4 layer, the S i 0 2 layer, or the S i N k 0, (k, 1 ⁇ 0) layer is formed.
  • a metal film made of W (tungsten), Ta (tantalum), Mo (molybdenum), or the like is formed by, for example, an electron beam evaporation method, and the control electrode 26 is formed by patterning. .
  • control insulating film 24 b composed of a SiO 2 layer having a thickness of about 100 nm was formed by the CVD method or the sputtering method.
  • a 10-nm thick tunnel insulating film 24a composed of a Si0, (x ⁇ 2) layer and a 10-nm-thick amorphous silicon layer 23 'with no impurity added are formed in this order.
  • the polycrystalline silicon layer 23 and the tunnel insulating film 24a are selectively removed by, for example, RIE to perform element isolation. Do.
  • the polycrystalline silicon layer on the 2 3, photoresists in a region facing the control electrode 2 6 or S i 0 2 consists mask Form 2 7
  • ion implantation is performed using the mask 27 to form a first impurity region 23 a and a second impurity region 23 b in the polycrystalline silicon layer 23.
  • a group V atom for example, a phosphorus (P) atom if the conduction charge is converted into an electron
  • a group III for example, boron (B) atom if the conduction charge is converted into a hole.
  • ionized gas containing if if group V atoms to conduction charges in electronic ionized gas of PH 3
  • an ionized gas containing the group III atoms if the conducting charge to the hole for example, ionization of B 2 H e
  • the first impurity region 23a and the second impurity region 23b can be formed by irradiating the polycrystalline silicon layer 23 with a gas using the mask 27. Thereafter, the element is heated using an electric furnace or an excimer laser to activate the implanted impurities. Thereafter, although not shown, for example, CVD or sputtering method to form a protective film made of S i 3 N 4 or S i 0 2 on the surface of the memory element formed in this way.
  • FIGS. 26 and 27 show a configuration example of a memory device in which the top-gate type memory element shown in the first or second embodiment is integrated.
  • FIG. 26 is a plan view of an example in which the circuit diagram shown in FIG. 3 is applied to an actual device
  • FIG. 27 is a diagram of FIG. Each cross-sectional view is shown along a line.
  • the source lines S i, S 2 , the bit lines B i, B 2 , and the word lines Wi, W 2 are each a polycrystalline silicon layer into which a metal such as Al, Cu or the like has been implanted. Is formed. Although only a 2 ⁇ 2 memory array is shown here, it goes without saying that in general, nxm (n, m> 1). This is the same in the following embodiments.
  • the first method of memory device integration is as shown in FIG. 3 or FIG.
  • the control electrodes (G) of the memory elements are connected to word lines, W 2 , and the source-drain paths are connected between bit lines and source lines. .
  • Writing, erasing, holding, and reading of information from / to each memory element is performed, as described above, using the source, bit, and word lines in the first impurity region, gate region, and second impurity region of each memory element. What is necessary is just to apply an electric potential.
  • the second method of memory device integration is to connect the control electrode of the memory device to a word line, and connect the source-drain paths between the bit line and the source line, respectively.
  • FIG. 28 shows a configuration example of a memory device in which bottom-gate type memory elements according to a fourth embodiment of the present invention are integrated.
  • the plan configuration is the same as that of FIG. 26, and FIG. 28 also corresponds to the cross-sectional configuration along the line 17 in FIG.
  • the method of fabricating each element is as described above, and the detailed description is omitted because it can be easily diverted even when integrated.
  • FIG. 29 and FIG. 30 show configuration examples of a memory device using a top gate type memory element according to the fifth embodiment of the present invention.
  • FIG. 29 is a plan view of an example in which the circuit diagram shown in FIG. 3 is applied to an actual device
  • FIG. 30 is a cross-sectional view taken along the line —- ⁇ in FIG. .
  • the source line, S 2 , bit line, B 2 , word line, W 2 are formed of a polycrystalline silicon layer into which a metal such as A 1 or Cu or an impurity is implanted.
  • FIG. 31 shows an example in which the bottom gate type memory element according to the second embodiment is integrated.
  • 0 V is applied to the word lines to W n — excluding the source line S m and the word line W n
  • the potential V P is applied to the word line W n (for example, 10 0 V)
  • a potential V d (for example, 5 V) is applied to the bit line B m .
  • a potential of V P / 2 is applied to the source line S i and the bit line B i (i ⁇ m) so that information in other memory elements around the memory element C nm is not erroneously erased.
  • the potentials of all electrodes are set to the same potential or a floating state.
  • FIGS. 32 and 33 show a configuration example of a memory device using a top gate type memory element according to the sixth embodiment of the present invention.
  • FIG. 32 is a plan view of an example in which the circuit diagram shown in FIG. 5 is applied to an actual device
  • FIG. 33 is a cross-sectional view taken along line 11 of FIG. .
  • the source line Si, bit line B, Wa one word line W, W 2, W 3, W 4, ⁇ , W n is a metal, such as A 1, C u or impurity injection, Formed by the polycrystalline silicon layer.
  • FIG. 34 shows an example in which the bottom-gate type memory element according to the second embodiment is integrated. As in FIG. 33, along the line 1-1 in FIG. Corresponding to the cross-sectional view.
  • the memory device M nm when writing information, all source lines while the 0 V, the potential V P (e.g. 1 0 V) to the word line W m, the word line W m except for word lines V P / 2 (e.g., 5 V), 0 V to the bit line B n, a memory element connected one lead wire Wa other than bit line B n ⁇ ⁇ "> the gate one me V / 2 (for example, 5 V) is applied to the bit line of the memory element array including the memory cell.
  • V P e.g. 1 0 V
  • V P / 2 e.g., 5 V
  • peripheral circuits such as a control circuit are simultaneously manufactured together with the memory element according to the first embodiment (FIG. 1) on the same substrate. The method will be described.
  • a substrate made of quartz, glass, plastic, etc.
  • a Si 3 N 4 and SiO 2 layer having a thickness of about 100 nm as a buffer layer 12 by CVD or sputtering
  • a thickness of about 10 nm is formed on the surface of the buffer layer 12.
  • element isolation is performed by etching.
  • the film thickness number 1 0 nm S i O ⁇ (x ⁇ 2) layer is formed. Then, X e C 1 excimer irradiation 1 50 ⁇ 3 0 0mJZcm 2 about an THE. As a result, as shown in FIG. 36, the amorphous silicon layer 13 ′ is crystallized into a polycrystalline silicon layer 13, and excess silicon in S i 0 x is precipitated, and a large number of An accumulation region 15 composed of the fine particles 15a is formed.
  • control insulating film 14b having a thickness of about 100 nm is formed by sputtering silicon in an ionized gas atmosphere of a gas containing atoms.
  • a control electrode 16 (G m , G) is formed on the control insulating film 14 b with a polycrystalline silicon layer or a metal such as A 1, Cu, W, and the like.
  • (G m , G) as a mask, the surface of the polycrystalline silicon layer 13 is etched by RIE using a mixed gas of CF 4 and H 2 .
  • ionized gas containing group V atoms such as PH 3 Irradiate ionized gas containing group III atoms such as B 2 He to form the first impurity region 13 a (S m , S) and the second impurity region 13 b (D m , D) I do.
  • the device is heated using an electric furnace or an excimer laser to activate the implanted impurities.
  • FIGS. 40 to 45 a description will be given of a method for simultaneously manufacturing a peripheral circuit together with the memory element according to the second embodiment (FIG. 2) on the same substrate.
  • the substrate 2 1 such as quartz, CVD method, or by a spa Ttaringu method, for example, S ia N 4 and consisting of S i 0 2 film thickness 1 00 nm Bas Ffa layer
  • a film of tungsten, tantalum, molybdenum, or the like is formed by electron beam evaporation or sputtering, and is patterned to form the control electrodes 26 (G m , G).
  • the thickness A few lO nm0SiC (x2) layers 27 are formed.
  • the memory element side (left side in the figure) is covered with a photo resist film 28, and the surrounding area is subjected to RIE using SF 8 or a mixed gas of CF 4 and H 2.
  • the SiO 2 layer 27 formed on the circuit side (right side in the figure) is selectively removed. After that, the photoresist film 28 is removed.
  • the amorphous silicon layer 2 3 ′ is crystallized and converted into the polycrystalline silicon layer 23, and at the same time, the accumulation region 25 composed of a large number of fine particles 25 a is formed. Next, etching for element isolation is performed. Subsequently, as shown in FIG. 45, the control electrode 26 on the polycrystalline silicon layer 23
  • a mask 29 is formed of a photoresist film or a SiO 2 film in a region corresponding to (G m , G). Then, using a mask 29, if the conduction charge is to be an electron, a group V ion such as phosphorus is implanted, and if the conduction charge is to be a hole, a group III ion such as boron is implanted. Region 23 a (S m , S) and second impurity region 23 b
  • the first impurity region 23a ( Sm , S) and the second impurity region 23b ( Dm , D) may be formed by irradiating ionized gas. After that, the device is heated using an electric furnace or an excimer laser to activate the implanted impurities. Then, after forming the wiring required, by a CVD method or spa Ttaringu method, a protective film made of S ia N 4, S i 0 2 on the surface of the memory device
  • the surface of the cleaned silicon single crystal substrate 31 is selectively oxidized by a LOCOS (Local Oxidation of Silicon) method to form a field oxide film 32 for element isolation. Then, a gate oxide film 33 is formed by a thermal oxidation method.
  • LOCOS Local Oxidation of Silicon
  • a control electrode 34 made of a polycrystalline silicon layer or a metal such as A1, W, Cu is formed by a CVD method or a sputtering method. Ion implantation is performed using the control electrode 34 as a mask to form n-type LDD lightly doped drain (Drain) regions 35a and 35b. Subsequently, after a gate side wall (side wall) 34a made of, for example, SiO 2 is formed on the side wall of the control electrode 34, ion implantation is performed using the gate side wall 34a and the control electrode 34 as a mask. Then, an n ++ type source region 36a and a drain region 36b are formed.
  • An interlayer insulating film 37 is formed by using O 2 , S i (0C 2 H 5 ) 4 (TE 0 S), or SOG (Spin On Glass). After that, the surface of the interlayer insulating film 37 is flattened by CMP (Chemical and Mechanical Polishing). After that, a memory element is formed in the same manner as described above. That is, as shown in FIG. 49, a tunnel insulating film 14a is formed on the interlayer insulating film 37, and a storage region 15 including a large number of fine particles 15a is formed thereon. Next, as shown in FIG.
  • a control insulating film 14b is formed, and a control electrode 16 (G m ) is formed on the control insulating film 14b.
  • the first An impurity region 13a ( Sm ) and a second impurity region 13b ( Dm ) are formed.
  • the wiring required by a CVD method or a sputtering method to form a protective film on the surface of the memory device consisting of S i 3 N 4, S i 0 2 ( not shown).
  • FIG. 52 shows an example in which the memory element of the above embodiment has a laminated structure (here, a two-layer structure). That is, on the semiconductor substrate 4 1, after forming the buffer layer 42 made of S i 3 N 4, S i 0 2, to produce a memory device according to the above embodiment, then, using the C VD or sputtering Te to form S i 0 2 and S i (0C 2 H 5) 4 (T EOS) and the like or SO G (Spin On Glass) by an interlayer insulating film 4 3,.
  • a laminated structure here, a two-layer structure
  • S i 0 2 film 52 having a film thickness of 2 0 0 nm by PEC VD method on the glass substrate 5 1.
  • a plastic substrate such as polyether sulfone (PES) —polymethyl methacrylate (PMMA) or polyethylene terephthalate (PET), or silicon substrate or the like may be used.
  • PES polyether sulfone
  • PMMA polymethyl methacrylate
  • PET polyethylene terephthalate
  • silicon substrate or the like silicon substrate or the like.
  • a 30 nm thick Si film 53 was formed on the SiO 2 film 52 by PEC VD method.
  • the Si film 53 may be in an amorphous state or a microcrystalline state.
  • a laser beam having a pulse width of 10 to 50 nsec and 28 OmJ / cm 2 is formed on the surface of the glass substrate 51 on which the SiO x film 54 is formed. 15 were irradiated.
  • Excimer lasers such as KrF (resonance wavelength 248 nm), ArF (resonance wavelength 193 nm), and XeC1 (resonance wavelength 308 nm) can be used as the laser.
  • an XeC1 excimer laser was used.
  • S i Ox film 54 is decomposed into S i 0 2 and S i stoichiometry. In other words, a state in which fine particles 5 b are formed of S i in S i 0 2 film 54 a.
  • the size of the fine particles 54b ranges from 1 nm to 1 m.
  • Fig. 54 shows the result of a scanning electron microscope (SEM) photograph after the irradiation of the energy beam. It can be seen that white bright dots are dotted in the black area. Furthermore, micro-AE S; by (Auger Electron Spe ctroscopy O one di We electron spectroscopy), the results of examining the differences between S i 0 2 and possible dark areas and diffusion was S i and possible bright areas, dark It was found that Si was concentrated in an area brighter than the area. On the Si film 53 thus formed on the glass substrate 51, a Si Ox film 54 containing excess Si is formed. Subsequently, the laser beam 55 Irradiation and heat treatment resulted in formation of an accumulation region composed of a large number of fine particles 54b.
  • SEM scanning electron microscope
  • a SiO 2 film 62 having a thickness of 200 nm was formed on a glass substrate 61 by PE CVD.
  • an Si film 63 for a memory channel having a thickness of 30 nm was formed on the SiO 2 film 62.
  • the S i 0 2 film 64 having a thickness of 1 nm ⁇ 1 0 nm was formed by PECVD, on the S i 0 2 film 64, the flow rate 2 0 SCCM of S i H was form form the S i Ox (x twice as) film 6 5 S i over the PEC VD method using 4 gas and the flow rate 2 0 SCCM N 2 0 gas.
  • the surface of the glass substrate 61 on which the SiO 2 film 65 was formed was irradiated with an excimer laser beam 66 of 28 OmJ / cm 2 as shown in FIG. 55B.
  • S i O x film 6 5 As shown in 5 5 C diagram, S i 0 2 film 65 a Toko of S i 0 2 film 65 S dispersed in a Decomposed into fine particles 65b of i.
  • the SiO 2 film 65 a in which the fine particles 65 b are dispersed serves as a floating gate.
  • S i 0 2 film 6 7 After forming the fine particles 6 5 b, as shown in 5 5 D view, on S i 0 2 film 6 5 a, form S i 0 2 film 6 7 having a thickness of 1 00 nm by PE CVD method did. Subsequently, the formation of the S i 0 2 film control gate one DOO 68 consisting of thickness 1 0 01 ⁇ 1 Ding a (tantalum) on the 6 7. That is, a tantalum film is formed on the SiO 2 film 67 by, for example, a sputtering method, and then a gate pattern photo resist film is formed on the indium film, and the photoresist film is formed.
  • the tantalum film was etched as a mask, and the control gate 68 was formed by removing the photoresist film.
  • 5 6 A diagram, for example, by plasma etching using a mixed gas containing CF 4 and H 2, the control gate Ichito 6 8 as a mask, S i 0 2 Film 6 7 were sequentially selectively removed S i 0 2 film 6 5 a and S i 0 2 film 6 4 containing fine particles 6 5 b.
  • n-type impurities phosphorus (P)
  • P phosphorus
  • the first impurity region 63 b and the second impurity region 63 c are formed in a self-alignment manner on both sides of the conduction region 63 a below the control gate 68.
  • the substrate surface was irradiated with an excimer laser beam (wavelength: 308 nm) to activate the impurities in the first impurity region 63b and the second impurity region 63c.
  • a Si 3 N 4 film 69 as a protective film is formed on the substrate surface by, for example, the PECVD method, and the source and the gate are formed on the Si 3 N 4 film 69.
  • aluminum (A 1) is deposited by, for example, a sputtering method, and then patterned to form a source electrode 70 a, a gate electrode 70 b, and the like. Drain electrodes 70c were formed respectively.
  • a non-volatile memory element having a floating gate (accumulation area) containing Si fine particles could be manufactured.
  • the current flows between the first impurity region 63b and the second impurity region 63c, and the conduction region 6b is connected to the gate electrode 70b.
  • a large positive bias is applied to 3a, electrons tunneling through the insulating film accumulate in the Si dot 65b, resulting in a change in the IV characteristics.
  • a negative bias is applied to the gate electrode 60b, electrons accumulated in the Si dot 65b are tunneled through the insulating film and released to the conduction region 63a, and as a result, the original I-V Return to properties.
  • Si dots 65b in the gate insulating film By forming the Si dots 65b in the gate insulating film in this manner, charges can be accumulated or released to have a memory effect.
  • This structure has the same effect as a so-called flash memory having a continuous Si floating gate, but since it is a dot-shaped floating gate, the charges accumulated in each dot leak and dissipate. A memory device with a small ratio and good holding power is obtained.
  • the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments.
  • the present invention is suitable for manufacturing a silicon dot memory.
  • the device can be applied to the manufacture of various other devices as long as the device uses silicon fine particles (dots).
  • dots silicon fine particles
  • a silicon substrate is used as the substrate, it can be applied to a flash memory having a floating gate.
  • a dot made of another semiconductor may be formed.
  • other Group IV elements G e germanium
  • S i F e 2 can have use of S i F e 2
  • S i G e as group IV compound semiconductor may, furthermore, II- VI group compound semiconductor or III-V group
  • a dot of a compound semiconductor or a dot of a metal Au, Sb, Sn may be formed.
  • Zn 0 doped with Se is irradiated with laser to form a ZnSe dot.
  • Te tellurium
  • an example of the dot formation using a group III-V compound semiconductor is to irradiate a laser beam to Si Nx (or a stacked structure of Si 3 N 4 / Ga N / Sia N 4 ) to which Ga is added.
  • Example of forming GaN dots in i 3 N 4 Further, irradiating a laser to the stacked structure of AlGaAsZInAs An example of forming a dot is given.
  • the storage region is constituted by a large number of dispersed fine particles (dots), and the surface density of the fine particles in the storage region is reduced. Structural holes in the tunnel insulating film
  • the number of fine particles in the accumulation region should be 5 or more, or the conduction region should have a surface roughness of 0.1 nm or more and 100 nm or less.
  • the number of fine particles in the accumulation region is greater than the number of crystal grains in the conduction region. Can be manufactured. In addition, even if defects such as pinholes occur in the tunnel insulating film and the charges accumulated in some of the fine particles leak, the charges accumulated in the fine particles formed in the region where no defect exists may leak. There is no. Therefore, keeping the information for a long time Can be.
  • the film for forming a storage region having a non-stoichiometric composition containing an excessive amount of semiconductor is subjected to a heat treatment such as energy beam irradiation.
  • a heat treatment such as energy beam irradiation.
  • An accumulation region composed of a large number of dispersed fine particles can be easily formed on a glass or plastic substrate.
  • the memory element according to the present invention can manufacture a tunnel insulating film on a glass or plastic substrate at a low temperature and can hold information for a long time, It is suitable for use in storage devices and data processing devices.

Description

明細書
メモリ素子およびその製造方法、 並びに集積回路および半導体装置の製造方法 技術分野
本発明は、 伝導領域から遷移された電荷を蓄積領域に蓄積することにより情報 を保持するメモリ素子、 およびその製造方法、 並びに、 メモリ素子を集積化した 集積回路および半導体装置の製造方法に係り、 特に、 蓄積領域が複数の微粒子 （ 量子ドッ ト） からなるメモリ素子およびその製造方法、 並びに集積回路および半 導体装置の製造方法に関する。 背景技術
E E P R O M (Electric Erasable- Programable Read Only Memory) に代表さ れる不揮発性メモリにおいては、 単結晶シリコン基板の表面に形成した伝導領域 上に絶縁膜を介して蓄積領域が形成されており、 この蓄積領域に伝導領域から絶 縁膜をトンネルして遷移した電荷を蓄積することによつて情報を保持するように なっている。 従来、 この蓄積領域は二次元的な広がりを有する連続半導体膜によ り形成されている。 また、 従来の不揮発性メモリでは、 この蓄積領域に蓄積され た電荷を長時間保持するために、 伝導領域と蓄積領域との間の絶縁膜として、 絶 縁性に優れたシリコンの熱酸化膜を用いていた。 この熱酸化膜は、 酸素雰囲気中 において、 単結晶シリコン基板の温度を 8 0 0〜1 0 0 0 ° Cの高温に上げるこ とにより形成される。 なお、 シリコン基板はこの程度の温度では変形や溶解する ことはない。 また、 単結晶シリコン基板上に形成した熱酸化膜の絶縁性は極めて 優れているため、 二次元的に連続した蓄積領域からは電荷がリークすることなく 安定して保持される。
上述のように、 従来のメモリ素子では、 伝導領域と蓄積領域との間に熱酸化膜 を用いる場合には、 基板温度を 8 0 0〜1 0 0 0 ° Cの高温に上げざるを得なか つた。 しかしながら、 基板が単結晶シリコンではなく、 ガラスあるいはプラスチ ック （可塑性物質） 製である場合には、 このような高温の熱処理はできない。 例 えばガラス基板の変形温度は 5 0 0 ° Cであり、 また、 プラスチック基板の変形 温度は、 耐熱性のある材料によって形成された場合でも、 せいぜい 2 0 0。 Cで ある。 従って、 基板がガラスやプラスチックにより形成されている場合には、 伝 導領域と蓄積領域との間の絶縁膜は 5 0 0 ° C以下の低温の条件で形成せざるを 得ない。
しかしながら、 5 0 0 ° C以下の低温で酸化膜を形成した場合には、 この酸化 膜中には欠陥すなわち多数の構造的な孔 （ピンホール） が発生する。 そのために 、 二次元的な広がりを有する蓄積領域に蓄積された電荷は、 短時間のうちに伝導 領域へリークしてしまい、 情報を長時間保持することができないという問題があ つた。
また、 例え、 シリコン基板上のシリコン酸化膜 （S i 0 2 ) のように高温での 耐熱性があっても、 酸化膜上の伝導領域は多結晶シリコンであり、 その表面には 凹凸が存在する。 この多結晶シリコンの凹凸により、 その上の絶縁膜中に電界集 中が生じ、 二次元的に連続した蓄積領域中の電荷は、 その場所からもリークして しまうという問題があった。 発明の開示
本発明はかかる問題点に鑑みてなされたもので、 その目的は、 ガラスやプラス チック製の基板上に、 低温で作製することができると共に、 情報を長時間に渡つ て保持することができるメモリ素子およびその製造方法、 並びに集積回路および 半導体装置の製造方法を提供することにある。
本発明によるメモリ素子は、 半導体よりなる伝導領域と、 この伝導領域に隣接 して設けられた第 1の不純物領域と、 この第 1の不純物領域と離間し、 且つ、 伝 導領域に隣接して設けられた第 2の不純物領域と、 分散された複数の微粒子より なり、 伝導領域から遷移された電荷を蓄積する蓄積領域と、 この蓄積領域と伝導 領域との間に設けられた電荷が遷移可能なトンネル絶縁膜と、 蓄積領域の電荷量 および伝導領域の伝導度をそれぞれ制御するための制御用電極と、 この制御用電 極と蓄積領域との間に設けられた制御用絶縁膜とを備え、 蓄積領域における微粒 子の面密度が、 トンネル絶縁膜に生じた構造的な孔 （ピンホール） の面密度より も大きくなるように構成したものである。 本発明による他のメモリ素子は、 半導体よりなる伝導領域と、 この伝導領域に 隣接して設けられた第 1の不純物領域と、 この第 1の不純物領域と離間し、 かつ 伝導領域に隣接して設けられた第 2の不純物領域と、 分散された複数の微粒子よ りなり、 伝導領域から遷移された電荷を蓄積する蓄積領域と、 この蓄積領域と伝 導領域との間に設けられた電荷が遷移可能なトンネル絶縁膜と、 蓄積領域の電荷 量および伝導領域の伝導度をそれぞれ制御するための制御用電極と、 この制御用 電極と蓄積領域との間に設けられた制御用絶縁膜とを備え、 蓄積領域における微 粒子の数が 5個以上であるように構成したものである。
本発明による更に他のメモリ素子は、 半導体よりなる伝導領域と、 この伝導領 域に隣接して設けられた第 1の不純物領域と、 この第 1の不純物領域と離間し、 かつ伝導領域に隣接して設けられた第 2の不純物領域と、 分散された複数の微粒 子よりなり、 伝導領域から遷移された電荷を蓄積する蓄積領域と、 この蓄積領域 と伝導領域との間に設けられた電荷が遷移可能なトンネル絶縁膜と、 蓄積領域の 電荷量およびメモリ用伝導領域の伝導度をそれぞれ制御するための制御用電極と 、 この制御用電極と蓄積領域との間に設けられた制御用絶縁膜とを備え、 伝導領 域が、 表面の粗さが 0 . 1 1^1以上1 0 0 n m以下の多結晶シリコン膜により形 成されると共に、 蓄積領域の微粒子の数が伝導領域における結晶粒数よりも多い ように構成したものである。
本発明による集積回路は、 複数のメモリ素子を備え、 各メモリ素子は、 半導体 よりなる伝導領域と、 この伝導領域に隣接して設けられたソース領域と、 このソ —ス領域と離間し、 かつ伝導領域に隣接して設けられたドレイン領域と、 分散さ れた複数の微粒子よりなり、 伝導領域から遷移された電荷を蓄積する蓄積領域と 、 この蓄積領域と伝導領域との間に設けられた電荷が遷移可能なトンネル絶縁膜 と、 蓄積領域の電荷量および伝導領域の伝導度をそれぞれ制御するための制御用 電極と、 この制御用電極と蓄積領域との間に設けられた制御用絶縁膜とを備え、 蓄積領域における微粒子の面密度は、 トンネル絶縁膜に生じた構造的な孔 （ピン ホール） の面密度よりも大きい構成を有し、 且つ、 各メモリ素子の制御用電極が ワード線に接続されると共に、 各メモリ素子のソース · ドレイン経路がそれぞれ ビッ ト線とソース線との間に接続されている構成を有している。 本発明によるメモリ素子の製造方法は、 絶縁体よりなる下地部の上に半導体膜 よりなる伝導領域を形成する工程と、 伝導領域の上にトンネル絶縁膜を形成する 工程と、 トンネル絶縁膜の上に分散された複数の微粒子よりなり、 且つ、 この微 粒子の面密度がトンネル絶縁膜の構造的な孔 （ピンホール） の面密度よりも大き な蓄積領域を形成する工程と、 蓄積領域の上に制御用絶縁膜を形成する工程と、 制御用絶縁膜の上に制御用電極を形成する工程と、 伝導領域に隣接する第 1の不 純物領域および第 1の不純物領域と離間し、 伝導領域に隣接する第 2の不純物領 域をそれぞれ形成する工程とを含むものである。
本発明による他のメモリ素子の製造方法は、 絶縁体よりなる下地部の上に半導 体膜よりなる伝導領域を形成する工程と、 伝導領域の上にトンネル絶縁膜を形成 する工程と、 トンネル絶縁膜の上に分散された 5個以上の数の微粒子よりなる蓄 積領域を形成する工程と、 蓄積領域の上に制御用絶縁膜を形成する工程と、 制御 用絶縁膜の上に制御用電極を形成する工程と、 伝導領域に隣接する第 1の不純物 領域および第 1の不純物領域と離間し、 伝導領域に隣接する第 2の不純物領域を それぞれ形成する工程とを含むものである。
本発明による更に他のメモリ素子の製造方法は、 絶縁体よりなる下地部の上に 、 表面の粗さが 0 . 1 1 111以上1 0 0 n m以下の多結晶シリコン膜よりなる伝導 領域を形成する工程と、 伝導領域の上にトンネル絶縁膜を形成する工程と、 トン ネル絶縁膜の上に、 伝導領域の結晶粒数よりも多く分散された微粒子からなる蓄 積領域を形成する工程と、 蓄積領域の上に制御用絶縁膜を形成する工程と、 制御 用絶縁膜の上に制御用電極を形成する工程と、 伝導領域に隣接する第 1の不純物 領域および第 1の不純物領域と離間し、 伝導領域に隣接する第 2の不純物領域を それぞれ形成する工程とを含むものである。
本発明による更に他のメモリ素子の製造方法は、 絶縁体よりなる下地部の上に 制御用電極を形成する工程と、 制御用電極の上に制御用絶縁膜を形成する工程と 、 制御用絶縁膜の上に、 分散された複数の微粒子よりなり、 且つ、 この微粒子の 面密度がトンネル絶縁膜の構造的な孔 （ピンホール） の面密度よりも大きな蓄積 領域を形成する工程と、 蓄積領域の上にトンネル絶縁膜を形成する工程と、 トン ネル絶縁膜の上に半導体よりなる伝導領域を形成する工程と、 伝導領域に隣接す る第 1の不純物領域および第 1の不純物領域と離間し、 伝導領域に隣接する第 2 の不純物領域をそれぞれ形成する工程とを含むものである。
本発明による更に他のメモリ素子の製造方法は、 絶縁体よりなる下地部の上に 制御用電極を形成する工程と、 制御用電極の上に制御用絶縁膜を形成する工程と 、 制御用絶縁膜の上に分散された 5個以上の数の微粒子よりなる蓄積領域を形成 する工程と、 蓄積領域の上にトンネル絶縁膜を形成する工程と、 トンネル絶縁膜 の上に半導体よりなる伝導領域を形成する工程と、 伝導領域に隣接する第 1の不 純物領域および第 1の不純物領域と離間し、 伝導領域に隣接する第 2の不純物領 域をそれぞれ形成する工程とを含むものである。
本発明による更に他のメモリ素子の製造方法は、 絶縁体よりなる下地部の上に 制御用電極を形成する工程と、 制御用電極の上に制御用絶縁膜を形成する工程と 、 制御用絶縁膜の上に、 分散された複数の微粒子よりなる蓄積領域を形成するェ 程と、 蓄積領域の上にトンネル絶縁膜を形成する工程と、 トンネル絶縁膜の上に 半導体よりなる伝導領域を形成する工程と、 伝導領域に隣接する第 1の不純物領 域および第 1の不純物領域と離間し、 伝導領域に隣接する第 2の不純物領域をそ れぞれ形成する工程とを含み、 伝導領域を、 表面の粗さが 0 . 1 n m以上 1 0 0 n m以下の多結晶シリコン膜により形成すると共に、 蓄積領域の微粒子の数を、 伝導領域における結晶粒数よりも多くするものである。
本発明による半導体装置の製造方法は、 基板上に半導体膜を形成した後、 この 半導体膜上に、 半導体元素を過剰に含む非化学量論的組成の蓄積領域形成用膜を 形成する工程と、 加熱処理を施すことにより、 蓄積領域形成用膜中に半導体の微 粒子を分散させて蓄積領域を形成する工程とを含むものである。 なお、 「非化学 量論的組成」 とは、 化学量論的組成から外れた成分比の組成をいい、 本発明では 、 化学量論的組成の場合よりも半導体を過剰に含むように成分比が外れている場 合をいう。 蓄積領域を構成する微粒子は、 大きさが l n m〜l O n mの範囲の微 粒子であり、 一例としてシリコン （S i ) またはゲルマニウム （G e ) などが挙 げられる。
本発明によるメモリ素子およびその製造方法では、 蓄積領域における微粒子の 面密度が、 トンネル絶縁膜に生じた構造的な孔 （ピンホール） の面密度よりも大 きい構成、 あるいは、 蓄積領域における微粒子の数が 5個以上の構成、 あるいは 、 伝導領域が、 表面の粗さが 0 . 1 n m以上 1 0 0 n m以下の多結晶シリ コン膜 により形成されると共に、 蓄積領域の微粒子の数が伝導領域における結晶粒数よ りも多い構成を有しているため、 トンネル絶縁膜に存在するピンホール等の欠陥 によって一部の微粒子に蓄積された電荷がリークしても、 欠陥が存在しない領域 に形成された微粒子に蓄積された電荷はリークすることがない。 そのため、 長時 間に渡って情報が蓄積される。
また、 本発明による半導体装置の製造方法では、 半導体を過剰に含む非化学量 論的組成の蓄積領域形成用膜に対してエネルギービーム照射等の加熱処理が施さ れることにより、 蓄積領域形成用膜中に半導体の微粒子が分散し、 蓄積領域が形 成される。 図面の簡単な説明
第 1図は、 本発明の第 1の実施例に係るメモリ素子の構成を表す断面図である 第 2図は、 本発明の第 2の実施例に係るメモリ素子の構成を表す断面図である 第 3図は、 本発明のメモリ素子の第 1の集積化方法の一例を説明するための回 路図である。
第 4図は、 本発明のメモリ素子の第 1の集積化方法の他の例を説明するための 回路図である。
第 5図は、 本発明のメモリ素子の第 2の集積化方法を説明するための回路図で ある。
第 6 A図および第 6 B図は、 第 1の実施例に係るメモリ素子の第 1の製造方法 を説明するための断面図および平面図である。
第 7 A図および第 7 B図は、 第 6 A図および第 6 B図に続く工程を説明するた めの断面図および平面図である。
第 8 A図および第 8 B図は、 第 7 A図および第 7 B図に続く工程を説明するた めの断面図および平面図である。 第 9 A図および第 9 B図は、 第 8 A図および第 8 B図に続く工程を説明するた めの断面図および平面図である。
第 1 0 A図および第 1 0 B図は、 第 9 A図および第 9 B図に続く工程を説明す るための断面図および平面図である。
第 1 1 A図および第 1 1 B図は、 本発明の第 1の実施例に係るメモリ素子の第 2の製造方法を説明するための断面図および平面図である。
第 1 2 A図および第 1 2 B図は、 第 1 1 A図および第 1 1 B図に続く工程を説 明するための断面図および平面図である。
第 1 3 A図および第 1 3 B図は、 第 1 2 A図および第 1 2 B図に続く工程を説 明するための断面図および平面図である。
第 1 4 A図および第 1 4 B図は、 第 1 3 A図および第 1 3 B図に続く工程を説 明するための断面図および平面図である。
第 1 5図は、 第 1の実施例に係るメモリ素子のゲ一ト電圧とドレイン電流との 関係を表す特性図である。
第 1 6 A図および第 1 6 B図は、 第 1の実施例に係るメモリ素子の第 3の製造 方法を説明するための断面図および平面図である。
第 1 7 A図および第 1 7 B図は、 第 1 6 A図および第 1 6 B図に続く工程を説 明するための断面図および平面図である。
第 1 8 A図および第 1 8 B図は、 第 1 7 A図および第 1 7 B図に続く工程を説 明するための断面図および平面図である。
第 1 9 A図および第 1 9 B図は、 第 1 8 A図および第 1 8 B図に続く工程を説 明するための断面図および平面図である。
第 2 0 A図および第 2 0 B図は、 第 1 9 A図および第 1 9 B図に続く工程を説 明するための断面図および平面図である。
第 2 1 A図および第 2 1 B図は、 本発明の第 2の実施例に係るメモリ素子の製 造工程を説明するための断面図および平面図である。
第 2 2 A図および第 2 2 B図は、 第 2 1 A図および第 2 1 B図に続く工程を説 明するための断面図および平面図である。
第 2 3 A図および第 2 3 B図は、 第 2 2 A図および第 2 2 B図に続く工程を説 明するための断面図および平面図である。
第 2 4 A図および第 2 4 B図は、 第 2 3 A図および第 2 3 B図に続く工程を説 明するための断面図および平面図である。
第 2 5 A図および第 2 5 B図は、 第 2 4 A図および第 2 4 B図に続く工程を説 明するための断面図および平面図である。
第 2 6図は、 本発明の第 3の実施例に係るメモリ装置の構成を表す平面図であ 第 2 7図は、 第 2 6図のり一？?線に沿った断面図である。
第 2 8図は、 本発明の第 4の実施例に係るメモリ装置の断面図である。
第 2 9図は、 本発明の第 5の実施例に係るメモリ装置の構成を表す平面図であ る。
第 3 0図は、 第 2 9図の/ — 線に沿った断面図である。
第 3 1図は、 ボトムゲート構造の素子からなるメモリ装置の断面図である。 第 3 2図は、 本発明の第 6の実施例に係るメモリ装置の構成を表す平面図であ る。
第 3 3図は、 第 3 2図の 1 — 1線に沿った断面図である。
第 3 4図は、 ボトムゲート構造の素子からなるメモリ装置の断面図である。 第 3 5図は、 本発明の第 7の実施例に係るメモリ装置の製造工程を説明するた めの断面図である。
第 3 6図は、 第 3 5図に続く工程を説明するための断面図である。
第 3 7図は、 第 3 6図に続く工程を説明するための断面図である。
第 3 8図は、 第 3 7図に続く工程を説明するための断面図である。
第 3 9図は、 第 3 8図に続く工程を説明するための断面図である。
第 4 0図は、 本発明の第 8の実施例に係るメモリ装置の製造工程を説明するた めの断面図である。
第 4 1図は、 第 4 0図に続く工程を説明するための断面図である。
第 4 2図は、 第 4 1図に続く工程を説明するための断面図である。
第 4 3図は、 第 4 2図に続く工程を説明するための断面図である。
第 4 4図は、 第 4 3図に続く工程を説明するための断面図である。 第 4 5図は、 第 4 4図に続く工程を説明するための断面図である。
第 4 6図は、 本発明の第 9の実施例に係るメモリ装置の製造工程を説明するた めの断面図である。
第 4 7図は、 第 4 6図に続く工程を説明するための断面図である。
第 4 8図は、 第 4 7図に続く工程を説明するための断面図である。
第 4 9図は、 第 4 8図に続く工程を説明するための断面図である。
第 5 0図は、 第 4 9図に続く工程を説明するための断面図である。
第 5 1図は、 第 5 0図に続く工程を説明するための断面図である。
第 5 2図は、 第 5 1図に続く工程を説明するための断面図である。
第 5 3 A図乃至第 5 3 C図は、 本発明の実験例を説明するための工程毎の断面 図である。
第 5 4図は、 シリコンドッ ト （微粒子） の形成状態を説明するための S E M写 真である。
第 5 5 A図乃至第 5 5 D図は、 シリコンドッ トメモリの製造プロセスを説明す るための工程毎の断面図である。
第 5 6 A図および第 5 6 B図は、 第 5 5 D図に続く工程毎の断面図である。 発明を実施するための最良の形態
以下、 本発明の実施例について図面を参照して詳細に説明する。
〔第 1の実施例〕
第 1図は、 本発明の第 1の実施例に係るメモリ素子の基本的な構成を表すもの である。 なお、 以下の説明では、 例として電荷として電子を用いる場合について 説明する。 電荷として正孔を用いる場合には、 電位の符号を逆にして考えればよ い。
本実施例に係るメモリ素子は、 例えば石英， ガラス， プラスチック等の非シリ コン材料からなる基板 1 1の上に形成されたバッファ層 1 2の上に、 伝導領域 1 3 cと、 この伝導領域 1 3 cの両側にそれぞれ隣接して形成された第 1の不純物 領域 1 3 aおよび第 2の不純物領域 1 3 bとを備えた構成を有している。 バッフ ァ層 1 2は S i 0 2 あるいは S i 3 N 4 等の絶縁膜により構成されている。 第 1の不純物領域 1 3 a、 第 2の不純物領域 1 3 bおよび伝導領域 1 3 cは、 それぞれ、 例えば膜厚数十 nm程度の多結晶シリコン層 1 3により構成されてい る。 第 1の不純物領域 1 3 aおよび第 2の不純物領域 1 3 bは、 それぞれ、 多結 晶シリコン層 1 3に、 例えば、 n型不純物として燐 （P) などの V族元素、 ある いは P型不純物としてホウ素 （B) などの I I I族元素を添加することにより構 成されている。 なお、 これら第 1の不純物領域 1 3 a、 第 2の不純物領域 1 3 b および伝導領域 13 cは、 単結晶半導体以外の半導体 （非単結晶半導体） であれ ばよく、 例えば非晶質 S i x G e ι-χ (0≤x≤ 1) または多結晶 S G e !- x (0≤x≤ 1) により構成することができる。
伝導領域 1 3 cの真上に対応する位置には、 絶縁膜 1 4が設けられている。 絶 縁膜 1 4は、 トンネル絶縁膜 1 4 aと、 このトンネル絶縁膜 1 4 aの上に積層さ れた制御用絶縁膜 1 4 bとにより構成されている。 これらトンネル絶縁膜 1 4 a および制御用絶縁膜 1 4 bは、 それぞれ S i 02 ， S i 3 N4 または S i Nk O i (k, 1≠ 0) などにより形成されている。 トンネル絶縁膜 1 4 aと制御用絶 緣膜 1 4 bとの間には、 電荷 （ここでは電子） を保持するための蓄積領域 1 5が 設けられている。 トンネル絶縁膜 1 4 aの膜厚は、 量子力学的トンネル効果によ り電子がトンネル絶縁膜 1 4 a中を蓄積領域 1 5へ遷移できる大きさ （例えば 5 nm未満） となっている。
蓄積領域 1 5は、 離散的に配置された複数の微粒子 （量子ドッ ト） 1 5 aによ り構成されている。 この微粒子 1 5 aは、 S i y G e y (0≤ y≤ 1 ) 、 S i F e2 ， I I一 V I, I I I—V族化合物などの半導体粒子、 A u， S b， S n などの金属微粒子、 または S i N , ( z≠ 0 ) などの絶縁体粒子により形成され 本実施例の蓄積領域 1 5では、 微粒子 1 5 aの数 （面密度） は、 製造過程にお いてトンネル絶縁膜 1 4 aに生じた構造的な孔 （ピンホール） の面密度よりも大 きくなつており、 具体的には、 5個以上である。 なお、 通常、 多結晶シリコン層 1 3の表面には凹凸があるが、 本実施例では、 その粗さは 0. 1 nm以上 1 0 0 nm以下の範囲であり、 かつ、 蓄積領域 1 5における微粒子 1 5 aの数は、 伝導 領域 1 3 c中の結晶粒数に比べて多くなつていることが望ましい。 絶縁膜 1 4の上、 すなわち、 蓄積領域 1 5を中心として伝導領域 1 3 cの反対 側の位置には、 制御用電極 （制御用電極） 1 6が形成されている。 制御用電極 1 6は、 例えばアルミニウム （A 1 ) 等の金属、 または不純物がド一プされた低抵 杭の多結晶シリコン層により構成されている。 この制御用電極 1 6により伝導領 域 1 3 cと蓄積領域 1 5との間に電場が印加され、 伝導領域 1 3 cの伝導度およ び蓄積領域 1 5内の電子の数が制御されるようになっている。 制御用電極 1 6と 蓄積領域 1 5 との間の制御用絶縁膜 1 4 bの膜厚は、 量子力学的卜ンネル効果に より電子が制御用絶縁膜 1 4 b中を電子が遷移できない程度の大きさ （例えば 5 0 n m以上） となっている。
次に、 このような構成を有するメモリ素子の作用、 すなわち、 情報 （データ） の書き込み法および消去法、 並びに情報の保持法および読み出し法についてそれ ぞれ説明する。 なお、 以下の説明において、 第 1の不純物領域 1 3 aは接地 （電 位 = 0 V ) されているものとする。
このメモリ素子では、 第 1の不純物領域 1 3 aおよび第 2の不純物領域 1 3 b が n型の場合には、 第 2の不純物領域 1 3 bを、 第 1の不純物領域 1 3 aと同電 位 （0 V ) とする、 または第 2の不純物領域 1 3 aよりも高い電位 （例えば 1 0 V ) を印加すると共に、 制御用電極 1 6に第 1の不純物領域 1 3 aの電位よりも 高い電位 （例えば 2 0 V ) を印加することにより、 伝導領域 1 3 cの電荷 （電子 ) が伝導領域 -蓄積領域間のトンネル絶縁膜 1 4 aを量子力学的トンネル効果に より遷移し、 蓄積領域 1 5の分散された複数の微粒子 1 5 aに蓄積される。 これ により情報が書き込まれる。
なお、 第 1の不純物領域 1 3 aおよび第 2の不純物領域 1 3 bが p型の場合に は、 第 2の不純物領域 1 3 bを、 第 1の不純物領域 1 3 aと同電位 （0 V ) とす る、 または第 1の不純物領域 1 3 aよりも低い （例えば— 1 0 V ) 電位を印加す る共に、 制御用電極 1 6に第 1の不純物領域 1 3 aの電位よりも低い電位 （例え ば— 2 0 V ) を印加することにより、 伝導領域 1 3 cの電荷 （正孔） が伝導領域 -蓄積領域間のトンネル絶縁膜 1 4 aを量子力学的トンネル効果により遷移し、 蓄積領域 1 5の分散された複数の微粒子 1 5 aに蓄積される。 これにより情報が 書き込まれる。 このように書き込まれた情報は、 全ての電極の電位を同電位また は浮遊状態とすることにより保持される。
このように、 本実施例のメモリ素子では、 蓄積領域 1 5が分散された 5個以上 の微粒子 1 5 aにより構成されているので、 トンネル絶縁膜 1 4 aに存在する構 造的な欠陥によって一部の微粒子 1 5 aに蓄積された電荷がリークしても、 トン ネル絶縁膜 1 4 aのうち欠陥が存在しない領域に形成された微粒子 1 5 aに蓄積 された電荷はリークしない。 従って、 本実施例では、 蓄積領域 1 5に蓄積された 情報は長時間に渡って保持される。 これは、 多結晶シリコン層 1 3の表面の粗さ が 0 . 1 11 111以上1 0 O n m以下の範囲であり、 かつ、 蓄積領域 1 5における微 粒子 1 5 aの数が、 伝導領域 1 3 c中の結晶粒数に比べて多くなつている場合も 同様である。 すなわち、 多結晶シリコン層 1 3の凹凸部分に電界が集中しても、 それ以外の領域にも微粒子 1 5 aが存在するため、 電荷がリークすることなく、 長時間、 電荷を保持することができる。 従って、 本実施例では、 低温プロセスに より トンネル絶縁膜を形成することができ、 基板として、 ガラスやプラスチック などの安価な材質のものを使用することが可能になる。
また、 書き込まれた情報は、 第 1の不純物領域 1 3 aおよび第 2の不純物領域 1 3 bが n型の場合には、 第 2の不純物領域 1 3 bを第 1の不純物領域 1 3 aと 同電位とすると共に、 制御用電極 1 6に第 1の不純物領域 1 3 aの電位よりも低 い電位 （例えば— 2 0 V ) を印加することにより、 蓄積領域 1 5に保持された電 荷 （電子） が伝導領域 -蓄積領域間のトンネル絶縁膜 1 4 aを遷移して伝導領域 1 3 cへ引き抜かれ、 消去される。
なお、 第 1の不純物領域 1 3 aおよび第 2の不純物領域 1 3 bが p型半導体の 場合には、 第 2の不純物領域 1 3 bを第 1の不純物領域 1 3 aと同電位とすると 共に、 制御用電極 1 6に第 1の不純物領域 1 3 aの電位よりも高い電位 （例えば 2 0 V ) を印加する。 これにより、 蓄積領域 1 5の微粒子 1 5 aに保持された電 荷 （正孔） が、 伝導領域 -蓄積領域間のトンネル絶縁膜 1 4 aを遷移して伝導領 域 1 3 cへ引き抜かれ、 情報が消去される。
更に、 書き込まれた情報は、 制御用電極 1 6の電位に対する伝導領域 1 3 cの 伝導度または電流値を測定することにより、 蓄積領域 1 5内の電荷量の変化が検 出され、 読み出される。 〔第 2の実施の形態〕
第 2図は、 本発明の第 2の実施例に係るメモリ素子の構成を表すものである。 このメモリ素子 2 0は、 例えば石英からなる基板 2 1の上に、 S i 0 2 あるいは S i 3 N 4 等の絶縁膜からなるバッファ層 2 2を介して制御用電極 （制御用電極 ) 2 6を備えている。
バッファ層 2 2および制御用電極 2 6の上には絶縁膜 2 が形成されている。 絶縁膜 2 4は、 制御用絶縁膜 2 4 bと、 この制御用絶縁膜 2 4 bの上に積層され たトンネル絶縁膜 2 4 aとにより構成されている。 トンネル絶縁膜 2 4 aと制御 用絶縁膜 2 4 bとの間には、 複数の離散的に配置された微粒子 2 5 aからなる蓄 積領域 2 5が設けられている。 絶縁膜 2 4の上には、 伝導領域 2 3 cと、 この伝 導領域 2 3 aの両側にそれぞれ隣接して設けられた第 1の不純物領域 2 3 aおよ び第 2の不純物領域 2 3 bが設けられている。 これら第 1の不純物領域 2 3 a、 第 2の不純物領域 2 3 bおよび伝導領域 2 3 cは多結晶シリコン層 2 3内に形成 されている。 - 本実施例のメ乇リ素子は、 第 1の実施例のメモリ素子が所謂トップゲート型で あるのに対してボトムゲート型であることを除き、 その他の構成、 および作用 （ 情報の書き込み法および消去法、 並びに情報の保持法および読み出し法） および 効果は、 実質的に第 1の実施例と同様であるので、 その説明は省略する。
第 3図および第 4図はそれぞれ上記メモリ素子の第 1の集積化方法を説明する ための回路構成図である。 この第 1の方法は、 各メモリ素子のゲート電極をヮ一 ド線と接続すると共に、 ソース—ドレイン経路をそれぞれビッ ト線とソース線と の間に接続し、 これらメモリ素子を複数並列に配列するものである。 また、 第 5 図は、 同じく上記メモリ素子を第 2の方法により集積化した場合の回路構成を表 すものである。 第 2の方法では、 各メモリ素子のゲート電極をワード線と接続す ると共に、 ソース— ドレイン経路をそれぞれビッ ト線とソース線との間に接続し 、 これらメモリ素子を複数直列に配列する。 なお、 これらの方法により集積化さ れたメモリ装置の作用についての説明は後述する。
〔第 1の実施例に係る製造方法〕
次に、 第 6 A図， 第 6 B図乃至図第 1 O A図， 第 1 0 B図を参照して、 上記第 1の実施例のメモリ素子の第 1の製造方法について説明する。 ここで、 各図にお いて B図は平面図を表し、 A図は B図の α— α線に沿った断面図を表している。
(第 1の方法）
まず、 第 6 Α図および第 6 Β図に示したように、 絶縁基板、 例えば石英， ガラ ス， プラスチック等の基板 1 1上に、 例えば CVD (Chemical Vapor Depositio n:化学的気相成長 ）法またはスパッタリング法により、 例えば 1 0 0 nm程度の 厚さの S i 3 N4 層または S i 02 層からなるバッファ層 1 2を形成する。 その 後、 基板温度を 6 0 0〜 7 0 0 °Cとし、 例えば C V D法またはスパッタリング法 により、 数 1 0 nm程度の膜厚の多結晶シリコン層 1 3を形成した後、 エツチン グにより素子分離を行う。 なお、 このとき多結晶シリコン層 1 3には、 通常、 孔 (ピンホール） 1 0からなる欠陥が発生する。
続いて、 第 7 A図および第 7 B図に示したように、 熱酸化法により、 あるいは 交流電磁場中に酸素を導入することによつて生成した酸素電離気体に、 基板表面 を曝して酸化する方法によって、 多結晶シリコン層 13 (伝導領域 Ch i) の表 面を 1 0 nm前後の厚さだけ酸化し、 トンネル絶縁膜 1 4 aを形成する。 このと き、 図示しないが、 トンネル絶縁膜 1 4 aには、 多結晶シリコン層 1 3中の孔 1 0に起因して前述のように多数の孔 （ピンホ一ル） が発生する。
次に、 第 8 A図および第 8 B図に示したように、 シラン、 ジシランなどシリコ ン原子を含むガスと、 ゲルマンなどゲルマニウム原子を含むガスを原料とした化 学気相成長法、 あるいはシリコンまたはゲルマニウムまたは金属を原料としたス パッタリング法により、 S i x G e ! χ (0≤χ≤ 1) をトンネル絶縁膜 1 4 a 上に成膜し、 多数の微粒子 1 5 aからなる蓄積領域 1 5を形成する。 このとき微 粒子 1 5 aの数は、 トンネル絶縁膜 14 aの表面の被覆率が 1より小さくなるよ うにする。 また、 この微粒子の数は、 トンネル絶縁膜 1 4 aに生じた欠陥よりも 面密度が大きく、 その数は、 5以上とする。
次に、 第 9 A図および第 9 B図に示したように、 S i H4 (シラン） 、 S i 2 H6 (ジシラン） などシリコン原子を含むガスおよび N2 0 (亜酸化窒素） 、 0 2 (酸素） など酸素原子を含むガスによる化学気相成長法、 または N2 0、 02 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングによ り、 膜厚約 1 0 0 n mの制御用絶縁膜 1 4 bを形成する。 続いて、 多結晶シリコ ンまたは A 1 (アルミニウム） ， C u (銅） ， W (タングステン） などの金属に より、 制御用絶縁膜 1 4 b上の伝導領域 1 3 c (多結晶シリコン層 1 3 ) に対向 する位置に、 制御用電極 （ゲ—ト電極） 1 6を形成する。 その後、 制御用電極 1 6をマスクにして、 伝導領域 （多結晶シリコン層 1 3 ) の表面まで C F 4 (四フ ッ化炭素） および H 2 (水素） の混合ガスを用いた R I E (Reactive Ion Etchi ng ：反応性イオンエッチング） により制御用絶縁膜 1 4 bの選択エッチングを行 ラ。
次に、 第 1 0 A図および第 1 0 B図に示したように、 制御用電極 1 6をマスク にしてイオン注入を行い、 多結晶シリコン層 1 3に第 1の不純物領域 1 3 aおよ び第 2の不純物領域 1 3 bを形成する。 イオン注入は、 伝導電荷を電子にするな らば V族原子、 例えばリ ン （P ) 原子、 伝導電荷を正孔にするならば I I I族、 例えばホウ素 （B ) 原子をイオン注入する。 あるいは、 伝導電荷を電子にするな らば V族原子を含む電離気体、 例えば P H 3 の電離気体、 伝導電荷を正孔にする ならば I I I族原子を含む電離気体、 例えば B 2 H 6 の電離気体を制御用電極 1 6をマスクにして多結晶シリコン層 1 3に照射することにより第 1の不純物領域 1 3 aおよび第 2の不純物領域 1 3 bを形成することもできる。 その後、 電気炉 あるいはエキシマレ一ザを用いて素子を加熱し、 注入した不純物を活性化させる その後、 図示しないが、 例えば C V D法またはスパッタリング法により、 この ようにして形成されたメモリ素子の表面に S i 3 N 4 または S i 0 2 からなる保 護膜を形成する。
(第 2の方法）
次に、 第 1 1 A図， 第 1 1 B図乃至第 1 4 A図， 第 1 4 B図を参照して、 上記 第 1の実施例のメモリ素子の第 2の製造方法について説明する。 ここで、 各図に おいて、 B図は平面図、 A図は B図の 5— 線に沿った断面図をそれぞれ表して いる。
まず、 第 1 1 A図および第 1 1 B図に示したように、 石英等の基板 1 1の上に 、 C V Dまたはスパッタリング法により、 例えば膜厚 1 0 0 n m程度の S i 3 N 4 層または S i 02 層からなるバッファ層 12を形成する。 続いて、 プラズマ C VD (Plasma Enhanced Chemical Vapor Deposition; P E C VD) 法またはスパ ッタリング法により、 膜厚数 1 0 nm程度の非晶質シリコン層 1 3' を基板 1 1 に変形が生じない程度の温度で形成した後、 エッチングにより素子分離を行う。 次に、 第 1 2 A図および第 1 2 B図に示したように、 プラズマ酸化法により非 晶質シリコン層 1 3' の表面を酸化し、 その上部に P E C VD法により膜厚数 1 0 11111の3 1031 層 （Xく 2) からなるトンネル絶縁膜 1 4 aを形成し、 その後 、 X e C 1エキシマレーザを 1 5 0〜3 0 Om J/cm2 程度照射することによ り、 非晶質シリコン層 1 3' を結晶化し、 多結晶シリコン層 1 3とする。 このと き、 S i O∑ 中の過剰なシリコンが析出し、 多数の微粒子 1 5 aからなる蓄積領 域 1 5が形成される。 なお、 S i Ox 層 （Xく 2) からなるトンネル絶縁膜 1 4 aを形成する代わりに、 第 1の方法と同様に、 シラン、 ジシランなどシリコン原 子を含むガスとゲルマンなどゲルマニウム原子を含むガスを原料とした化学気相 成長法、 あるいはシリコンまたはゲルマニウムまたは金属を原料としたスパッタ リング法により、 被覆率が 1より少なくなるようにして蓄積領域 1 5を形成して もよい。
次に、 第 1 3 A図および第 1 3 B図に示したように、 シラン、 ジシランなどシ リコン原子を含むガスおよび N2 0、 02 など酸素原子を含むガスによる化学気 相成長法、 または N2 0、 02 など酸素原子を含むガスの電離気体雰囲気中での シリコンのスパッタリングにより、膜厚約 1 00 n mの制御用絶縁膜 1 4 bを形 成する。 続いて、 多結晶シリコンまたは A 1， C u, Wなどの金属により、 制御 用絶縁膜 1 4 b上の多結晶シリコン層 1 3の伝導領域 1 3 cに対向する位置に、 制御用電極 1 6を形成する。 その後、 制御用電極 1 6をマスクにして、 伝導領域 (多結晶シリコン層 1 3) の表面まで CF 4 および H2 の混合ガスを用いた R I Eにより制御用絶縁膜 1 4 bの選択エッチングを行う。
次に、 第 1 4 A図および第 1 4 B図に示したように、 制御用電極 1 6をマスク にしてイオン注入を行い、 多結晶シリコン層 1 3に第 1の不純物領域 1 3 aおよ び第 2の不純物領域 1 3 bを形成する。 イオン注入は、 第 1の方法と同様に、 伝 導電荷を電子にするならば V族原子、 例えばリ ン （P) 原子、 伝導電荷を正孔に するならば I I I族、 例えばホウ素 （B) 原子をイオン注入する。 あるいは、 伝 導電荷を電子にするならば V族原子を含む電離気体、 例えば PH3 の電離気体、 伝導電荷を正孔にするならば I I I族原子を含む電離気体、 例えば B2 H6 の電 離気体を制御用電極 1 6をマスクにして多結晶シリコン層 1 3に照射することに より第 1の不純物領域 1 3 aおよび第 2の不純物領域 1 3 bを形成することもで きる。 その後、 電気炉あるいはエキシマレ一ザを用いて素子を加熱し、 注入した 不純物を活性化させる。 その後、 図示しないが、 例えば CVD法またはスパッタ リング法により、 このようにして形成されたメモリ素子の表面に S i 3 N4 また は S i 02 からなる保護膜を形成する。
第 1 5図は、 上記実施例により作製したメモリ素子の、 ゲート電圧一ドレイン 電流特性 （メモリ効果） を示している。 なお、 ドレイン電圧は 5 Vである。 この メモリ素子は、 PE CVD法により S i Oo.5 層を形成し、 その後、 エネルギー 密度 2 6 OmJZcm2 の Xe C 1エキシマレ一ザを照射することにより S i 0 0. 5 層中に S i ドッ 卜からなる蓄積領域を形成し、 続いて、 PH3 のプラズマ照 射により、 燐 （P) のイオン注入を行い、 第 1の不純物領域および第 2の不純物 領域を形成し、 更に、 Xe C 1エキシマレ一ザ （2 1 Om J/cm2 ) によるァ ニールを行い、 注入した不純物の活性化を行ったものである。
(第 3の方法）
次に、 第 1 6 A図， 第 1 6 B図乃至第 2 0 A図， 第 2 0 B図を参照して、 上記 第 1の実施例のメモリ素子の第 3の製造方法について説明する。 ここでも、 各図 において、 B図は平面図、 A図は B図のァ— 7線に沿った断面図をそれぞれ表し ている。
まず、 第 1 6 A図および第 1 6 B図に示したように、 石英等の基板 1 1上に、 C VDまたはスパッタリング法により、 例えば膜厚 1 0 0 nm程度の S i 3 N4 層または S i 02 層からなるバッファ層 1 2を形成する。 続いて、 P E C VD法 またはスパッタリング法により、 n型あるいは p型不純物がドーピングされた、 膜厚数 1 0 nm程度の非晶質シリコン層を、 基板 1 1に変形が生じない程度の温 度で形成した後、 エッチングにより、 この非晶質シリコン層を選択的に除去して 第 1の不純物領域 1 3 aおよび第 2の不純物領域 1 3 bを形成する。
次に、 第 1 7 A図および第 1 7 B図に示したように、 PECVD法またはスパ ッタリング法により、 基板 1 1の表面に不純物を含まない非晶質シリコン層 1 3 ' を形成した後、 エッチングにより、 伝導領域 1 3 cとなる部分と、 第 1の不純 物領域 1 3 aおよび第 2の不純物領域 1 3 bに対応する領域以外の領域を選択的 に除去する。
次に、 第 1 8 A図および第 1 8 B図に示したように、 非晶質シリコン層 1 3' に Xe C 1エキシマレ一ザを 1 5 0〜3 0 0 m J /c m2 の範囲で照射して結晶 化し、 多結晶シリコン層 1 3とする。
次に、 第 1 9 A図および第 1 9 B図に示したように、 プラズマ酸化法により多 結晶シリコン層 1 3の表面を酸化し、 その上部に PE CVD法により膜厚数 1 0 11111の310]1 層 （Xく 2) からなるトンネル絶縁膜 1 4 aを形成し、 その後、 X e C 1エキシマレ一ザを 1 5 0〜3 0 OmJ/cm2 程度照射する。 これによ り S i 0∑ 中の過剰なシリコンが析出し、 多数の微粒子 1 5 aからなる蓄積領域 1 5が形成される。 なお、 S i 0∑ 層 （Xく 2) を形成する代わりに、 第 1の方 法と同様に、 シラン、 ジシランなどシリコン原子を含むガスとゲルマンなどゲル マニウム原子を含むガスを原料とした化学気相成長法、 あるいはシリコンまたは ゲルマニウムまたは金属を原料としたスパッタリング法により、 被覆率が 1より 少ない蓄積領域 1 5を形成してもよい。
次に、 第 2 OA図および第 20 B図に示したように、 シラン、 ジシランなどシ リコン原子を含むガスおよび N2 0、 02 など酸素原子を含むガスによる化学気 相成長法、 または N2 0、 02 など酸素原子を含むガスの電離気体雰囲気中での シリコンのスパッタリングにより、 例えば膜厚約 1 0 0 n mの制御用絶縁膜 1 4 bを形成する。 続いて、 多結晶シリコンまたは A 1， C u， Wなどの金属により 、 制御用絶縁膜 1 4 b上の伝導領域 1 3 c (多結晶シリコン層 1 3 ) に対向する 位置に、 制御用電極 1 6を形成する。 その後、 制御用電極 1 6をマスクにして、 伝導領域 （多結晶シリコン層 1 3) の表面まで CF 4 および H2 の混合ガスを用 いた R I Eにより制御用絶縁膜 1 4 bの選択エッチングを行う。 その後、 電気炉あるいはエキシマレ一ザを用いて素子を加熱し、 注入した不純 物を活性化させる。 その後、 図示しないが、 例えば CVD法またはスパッタリン グ法により、 上記のようにして形成されたメモリ素子の表面に S i a N4 または S i 02 からなる保護膜を形成する。
〔第 2の実施例に係る製造方法〕
次に、 第 2 1 A図， 第 2 1 B図乃至第 2 5 A図， 第 2 5 B図を参照して、 上記 第 2の実施例のメモリ素子の製造方法について説明する。 ここで、 各図において 、 B図は平面図、 A図は B図の f ー 線に沿った断面図をそれぞれ表している。
(第 1の方法）
まず、 第 2 1 A図および第 2 1 B図に示したように、 石英， ガラスあるいはプ ラスチックからなる基板 2 1上に、 C VDまたはスパッタリング法により、 例え ば膜厚 1 00 nm程度の S i 3 N4 層または S i 02 層あるいは S i Nk 0 , ( k， 1≠ 0 ) 層からなるバッファ層 22を形成する。 続いて、 例えば電子ビーム 蒸着法により、 W (タングステン） ， Ta (タンタル） ， Mo (モリブデン） な どからなる金属膜を形成して、 バタ一ニングすることにより制御用電極 2 6を形 成する。
次に、 第 22 A図および第 22 B図に示したように、 CVD法またはスパッタ リング法により、 膜厚約 1 00 nmの S i 02 層からなる制御用絶縁膜 24 b、 膜厚数 1 0 nmの S i 0, (x< 2) 層からなるトンネル用絶縁膜 24 a、 膜厚 数 1 0 nmの不純物が添加されていない非晶質シリコン層 23' をこの順で形成 する。
次に、 第 23 A図および第 23 B図に示したように、 X e C 1エキシマレ一ザ を 1 50〜3 0 Om J/cm2 程度照射することにより、 非晶質シリコン層 2 3 ' を結晶化し、 多結晶シリコン層 23とする。 このとき、 S i CU 中の過剰なシ リコンが析出し、 トンネル用絶縁膜 24 a中に多数の微粒子 2 5 aからなる蓄積 領域 2 5が形成される。
次に、 第 24 A図および第 24 B図に示したように、 例えば R I Eにより多結 晶シリコン層 23およびトンネル用絶縁膜 24 aを選択的に除去して素子分離を 行う。
次に、 第 2 5 A図および第 2 5 B図に示したように、 多結晶シリコン層 2 3上 の、 制御用電極 2 6に対向する領域にフォ トレジストまたは S i 0 2 からなるマ スク 2 7を形成する。 続いて、 マスク 2 7を用いてイオン注入を行い、 多結晶シ リコン層 2 3に第 1の不純物領域 2 3 aおよび第 2の不純物領域 2 3 bを形成す る。 イオン注入は、 伝導電荷を電子にするならば V族原子、 例えばリン （P ) 原 子、 伝導電荷を正孔にするならば I I I族、 例えばホウ素 （B ) 原子をイオン注 入する。 あるいは、 伝導電荷を電子にするならば V族原子を含む電離気体、 例え ば P H 3 の電離気体、 伝導電荷を正孔にするならば I I I族原子を含む電離気体 、 例えば B 2 H e の電離気体をマスク 2 7を用いて多結晶シリコン層 2 3に照射 することにより第 1の不純物領域 2 3 aおよび第 2の不純物領域 2 3 bを形成す ることもできる。 その後、 電気炉あるいはエキシマレ一ザを用いて素子を加熱し 、 注入した不純物を活性化させる。 その後、 図示しないが、 例えば C V D法また はスパッタリング法により、 このようにして形成されたメモリ素子の表面に S i 3 N 4 または S i 0 2 からなる保護膜を形成する。
〔第 3の実施例〕
次に、 第 2 6図および第 2 7図を参照して本発明の第 3の実施例について説明 する。 本実施例は、 第 1または第 2の実施例に示したトップゲート型のメモリ素 子を集積化したメモリ装置の構成例を表すものである。 第 2 6図は、 第 3図に示 した回路図を実際のデバイスに適用した例の平面図、 第 2 7図は第 2 6図の；？一 線に沿った断面図をそれぞれ表している。
このメモリ装置において、 ソース線 S i ， S 2 、 ビッ ト線 B i , B 2 、 ワード 線 Wi , W2 は、 それぞれ、 A l， C uなどの金属または不純物が注入された多 結晶シリコン層により形成されている。 ここでは、 2 X 2のメモリアレイしか示 していないが、 一般には n x m ( n , m > 1 ) であることは言うまでもない。 こ れは以下の実施例においても同様である。
(集積化方法）
次に、 上記メモリ素子の集積化方法について説明する。
メモリ素子の集積化の第 1の方法は、 第 3図または第 4図に示したように、 メ モリ素子の制御用電極 （G ) をワード線 ， W 2 …と接続し、 ソース—ドレイ ン経路をそれぞれビッ 卜線とソース線の間に接続したメモリ素子を複数個並列に 配列する方法である。 各メモリ素子への情報の書き込み、 消去、 保持および読み 出しは、 前述のように各メモリ素子の第 1の不純物領域、 ゲート領域および第 2 の不純物領域にソース線、 ビッ ト線およびワード線の電位を加えればよい。 メモリ素子の集積化の第 2の方法は、 第 5図に示したように、 メモリ素子の制 御用電極をワード線と接続し、 ソース一 ドレイン経路をそれぞれビッ ト線とソ一 ス線の間に接続したメモリ素子を複数直列に配線する方法である。 各メモリ素子 への情報の書き込み， 消去， 保持および読み出しは、 前述のように各メモリ素子 の第 1の不純物領域、 ゲート領域および第 2の不純物領域にソース線、 ビッ ト線 およびヮ一ド線に電位を加えればよい。
〔第 4の実施例〕
第 2 8図は、 本発明の第 4の実施例に係るボトムゲ一ト型のメモリ素子を集積 化したメモリ装置の構成例を表している。 なお、 平面構成は第 2 6図と同様であ り、 第 2 8図もこの第 2 6図の 一 7?線に沿った断面構成に対応している。 それ ぞれの素子の作製法は前述の通りであり、 集積化した場合も容易に転用できるの で、 その具体的な説明は省略する。
〔第 5の実施例〕
第 2 9図および第 3 0図は、 本発明の第 5の実施例に係るトップゲート型のメ モリ素子を用いたメモリ装置の構成例を表している。 第 2 9図は、 第 3図に示し た回路図を実際のデバイスに適用した例の平面図、 第 3 0図は第 2 9図の/ — Λ 線に沿った断面図をそれぞれ示している。 ソース線 ， S 2 、 ビッ ト線 , B 2 、 ワード線 , W2 は、 A 1， C uなどの金属または不純物が注入された 多結晶シリコン層により形成されている。
なお、 第 3 1図は、 第 2の実施例に係るボトムゲート型のメモリ素子を集積化 した例を表している。
次に、 本実施例に係るメモリ装置の複数のメモリ素子のうち、 特定の素子、 例 えば第 3図のメモリ素子 C nmに対して、 情報の書き込みおよび消去、 並びに情報 の保持および読み出しを行う場合についてそれぞれ具体的に説明する。 なお、 以 下の説明において、 メモリ素子としては n型の伝導性を持つものと仮定している 。 メモリ素子として P型の伝導性を持つものを用いる場合は、 以下の説明におい て電位の符号を逆にすればよい。
まず、 メモリ素子 Cnmに対して情報を書き込む場合には、 ソース線 Sm 、 およ びワード線 Wn を除くワード線 〜Wn— に 0 V、 ワード線 Wn に電位 VP ( 例えば 1 0 V) 、 ビッ ト線 Bm に電位 Vd (例えば 5 V) をそれぞれ印加する。 このとき、 誤って、 メモリ素子 Cnmの周囲の他のメモリ素子における情報を消去 しないように、 好ましくはソース線 S i およびビッ ト線 B i ( i ≠m) に VP / 2だけ電位を与えておく。
次に、 このようにしてメモリ素子 CnJこ書き込まれた情報を消去する場合には
、 ソース線 Sm 、 およびワード線 Wn を除くワード線に 0 V、 ワード線 Wn に電 位— VP (例えば一 1 0 V) 、 ビッ ト線 Bm に電位— Vd (例えば一 5 V) をそ れぞれ印加する。 このとき、 メモリ素子 Cnmの周囲の他のメモリ素子に誤って情 報を書き込まないように、 好ましくはソース線 Sm およびビッ ト線 Bm を除く ビ ッ ト線に— VP Z 2だけ電位を与えておく。
また、 メモリ素子 Cnmに書き込まれた情報を保持する場合には、 全ての電極の 電位を同電位または浮遊状態とする。
次に、 メモリ素子 Cnmから情報を読み出す場合には、 全てのソース線、 および ビッ ト線 Bm を除くビッ ト線に 0 V、 ヮ一ド線 Wn を除くヮ一ド線に 0 V、 ヮ一 ド線 Wn に電位 Vr (例えば 5 V) 、 ビッ ト線 Bm に電位 Vd (例えば 5 V) を それぞれ印加し、 ビッ ト線 Bm を流れる電流の大小を測定する。 これによりメモ リ素子 C nmの書き込み状態の測定が行われ、 情報の読み出しが行われる。
〔第 6の実施例〕
第 3 2図および第 3 3図は、 本発明の第 6の実施例に係る卜ップゲ一ト型のメ モリ素子を用いたメモリ装置の構成例を表している。 第 3 2図は、 第 5図に示し た回路図を実際のデバイスに適用した例の平面図、 第 3 3図は第 3 2図の 1 一 1 線に沿った断面図をそれぞれ示している。 本実施例においても、 ソース線 Si 、 ビッ ト線 B 、 ヮ一ド線 W ， W2 ， W3 ， W4 ， ···, Wn は A 1， C uなどの 金属、 または不純物が注入された多結晶シリコン層により形成されている。 第 3 4図は、 第 2の実施例に係るボトムゲ一ト型のメモリ素子を集積化した例 を表すものであり、 第 3 3図と同様に、 第 3 2図の 1 — 1線に沿った断面図に対 応している。
次に、 本実施例におけるメモリ装置の特定のメモリ素子 Mnm (第 5図参照） に 対して、 情報の書き込みおよび消去、 並びに情報の保持および読み出しを行う場 合の作用について説明する。 なお、 以下の説明においても、 メモリ素子としては n型の伝導性を持つものと仮定しており、 p型の伝導性を持つ場合については、 その説明は省略する。
まず、 メモリ素子 Mnmに対して、 情報を書き込む場合には、 全てのソース線を 0 Vにすると共に、 ワード線 Wm に電位 VP (例えば 1 0 V) 、 ワード線 Wm 以 外のワード線に VP / 2 (例えば 5 V) 、 ビッ ト線 Bn には 0 V、 ビッ ト線 Bn 以外のヮ一ド線\¥„> をゲ一卜に接続されているメモリ素子を含むメモリ素子列の ビッ ト線に V /2 (例えば 5 V) を与える。
メモリ素子 Μηι„に書き込まれた情報を消去する場合には、 全てのソース線を 0 Vにし、 ヮ一ド線；?^ に電位— VP (例えば一 1 0 V) 、 ヮ一ド線 Wm 以外のヮ —ド線に VP / 2 (例えば 5 V) 、 ビッ ト線 Bn には 0 V、 ビッ ト線 Bn 以外の ワード線 Wm をゲートに接続されているメモリ素子を含むメモリ素子列のビッ ト 線に— VP /2 (例えば— 5 V) を与える。
また、 メモリ素子 Μη»に書き込まれた情報を保持する場合には、 全ての電極の 電位を同電位または浮遊状態にする。
情報を読み出す場合には、 全てのソース線およびビッ ト線 Βη を除く ビッ ト線 に 0 V、 ヮ一ド線^¥„> を除くヮ一ド線に 0 V、 ヮ一ド線 Wn に 0 V、 ビッ ト線 B m に電位 Vd (例えば 5 V) を印加し、 ビッ ト線 Bra を流れる電流の大小を測定 する。 これによりメモリ素子 Mnmに書き込まれた情報が読み出される。
〔第 7の実施例〕
次に、 第 3 5図乃至第 3 9図を参照して、 同一基板上に、 第 1の実施例 （第 1 図） によるメモリ素子と共に、 例えば制御回路などの周辺回路を同時に作製する 場合の方法について説明する。
まず、 第 3 5図に示したように、 石英， ガラス， プラスチックなどの基板 1 1 上にバッファ層 1 2として 1 0 0 nm程度の厚さの S i 3 N4 および S i 02 層 を C V Dまたはスパッタリング法により形成した後、 バッファ層 1 2の表面に数 1 0 nm程度の非晶質シリコン層 1 3 ' を P E C VD法またはスパッタリング法 により、 基板変形の生じない温度で形成した後、 エッチングにより素子分離を行 次に、 第 36図に示したように、 プラズマ酸化法により非晶質シリコン層 1 3 ' の表面を酸化してトンネル絶縁膜 1 4 aを形成した後、 PECVD法により、 トンネル絶縁膜 1 4 aの上部に、 膜厚数 1 0 nmの S i O∑ (x < 2 ) 層を形成 する。 その後、 X e C 1エキシマレ一ザを 1 50~3 0 0mJZcm2 程度照射 する。 これにより、 第 3 6図に示したように、 非晶質シリコン層 1 3' が結晶化 され多結晶シリコン層 1 3となると共に、 S i 0 x 中の過剰なシリコンが析出し 、 多数の微粒子 1 5 aからなる蓄積領域 1 5が形成される。
次に、 第 3 7図に示したように、 メモリ素子側 （図の左半分） をフォ トレジス ト膜 1 7で覆い、 周辺回路側 （図の右半分） に形成された蓄積領域を SFe また は CF4 および H2 の混合ガスを用いた R I Eにより選択的に除去する。 その後 、 フォ トレジスト膜 1 7を取り除く。
次に、 第 3 8図に示したように、 シラン、 ジシランなどシリコン原子を含むガ スおよび N2 0、 02 など酸素原子を含むガスによる CVD法により、 または N 2 0、 02 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタ リングにより、 膜厚約 1 0 0 nmの制御用絶縁膜 1 4 bを形成する。 続いて、 制 御用絶縁膜 1 4 b上に制御用電極 1 6 (Gm , G) を、 多結晶シリコン層または A 1 , C u， Wなどの金属で形成した後、 制御用電極 1 6 (Gm ， G) をマスク にして多結晶シリコン層 1 3の表面まで CF 4 および H2 の混合ガスを用いた R I Eによりエッチングを行う。
次に、 第 3 9図に示したように、 制御用電極 1 6 (Gm ， G) をマスクにして 、 伝導電荷を電子にするならば燐等の V族原子、 伝導電荷を正孔にするならばホ ゥ素等の I I I族原子のイオン注入を行い、 第 1の不純物領域 1 3 a (Sm ， S ) および第 2の不純物領域 1 3 b (Dm ， D) を形成する。 伝導電荷を電子にす るならば、 PH3 などの V族原子を含む電離気体、 伝導電荷を正孔にするならば 、 例えば B2 He などの I I I族原子を含む電離気体を照射し、 第 1の不純物領 域 1 3 a (Sm , S) および第 2の不純物領域 1 3 b (Dm ， D) を形成する。 その後、 電気炉あるいはエキシマレ一ザを用いて素子を加熱し、 注入した不純物 を活性化する。 その後、 必要な配線を行い、 基板の表面を S i 3 N4 または S i 02 を CVD法またはスパッタリング法で覆い保護膜を形成する。
〔第 8の実施例〕
次に、 第 4 0図乃至第 4 5図を参照して、 同一基板上に、 第 2の実施例 （第 2 図） によるメモリ素子と共に周辺回路を同時に作製する場合の方法について説明 する。
まず、 第 4 0図に示したように、 石英等の基板 2 1上に、 CVD法またはスパ ッタリング法により、 例えば S i a N4 や S i 02 からなる膜厚 1 00 nmのバ ッファ層 2 2を形成した後、 電子ビーム蒸着法またはスパッタリ ング法により、 タングステン， タンタル， モリブデンなどの膜を形成しパターニングして制御用 電極 2 6 (Gm , G) を形成する。 - 次に、 第 4 1図に示したように、 CVD法またはスパッタリング法を用いて、 膜厚約 1 0 O nmの S i 02 からなる制御用絶縁膜 24 bを形成した後、 膜厚数 l O nm0S i C (xく 2 ) 層 2 7を形成する。
次に、 第 4 2図に示したように、 メモリ素子側 （図において左側） をフオ トレ ジスト膜 2 8で覆い、 SF8 、 または CF4 および H2 の混合ガスを用いた R I Eにより、 周辺回路側 （図において右側） に形成された S i Ox 層 2 7を選択的 に除去する。 その後、 フォトレジスト膜 2 8を除去する。
次に、 第 43図に示したように、 S i 0∑ 層 2 7の表面にプラズマ酸化法によ り トンネル絶縁膜 24 aを形成する。 その後、 CVD法またはスパッタリ ング法 または PE C VD法により、 トンネル絶縁膜 24 aおよび制御用絶縁膜 2 4 b上 に膜厚数 1 0 nmの非晶質シリコン層 23' を形成する。 次に、 第 44図に示し たように、 1 5 0〜30 Om J/cm2 の Xe C 1エキシマレ一ザを範囲で照射 する。 これにより、 非晶質シリコン層 2 3 ' が結晶化して多結晶シリコン層 2 3 に変換されると共に多数の微粒子 2 5 aからなる蓄積領域 25が形成される。 次 いで、 素子分離のためのエッチングを行う。 続いて、 第 4 5図に示したように、 多結晶シリコン層 2 3上の制御用電極 2 6
(Gm , G) に対応する領域にフォ トレジスト膜または S i 02 膜によりマスク 2 9を形成する。 続いて、 マスク 2 9を用いて、 伝導電荷を電子にするならば、 燐等の V族原子、 伝導電荷を正孔にするならばホウ素等の I I I族のイオン注入 を行い、 第 1の不純物領域 23 a (Sm , S) 、 および第 2の不純物領域 23 b
(Dm ， D) をそれぞれ形成する。 あるいは、 イオン注入の代わりに、 伝導電荷 を電子にするならば、 PH3 等の V族原子を含む電離気体、 伝導電荷を正孔にす るならば、 B2 He 等の I I I族原子を含む電離気体を照射して、 第 1の不純物 領域 23 a (Sm , S) および第 2の不純物領域 2 3 b (Dm ， D) を形成して もよい。 その後、 電気炉あるいはエキシマレ一ザを用いて素子を加熱し、 注入し た不純物を活性化する。 その後、 必要な配線を形成した後、 CVD法またはスパ ッタリング法により、 メモリ装置の表面に S i a N4 , S i 02 からなる保護膜
(図示せず） を形成する。
〔第 9の実施例〕
次に、 第 46図乃至第 5 1図を参照して、 半導体基板上に作製された周辺回路 の上に第 1の実施例のメモリ素子を積層した構造を有するメモリ装置の作製方法 について説明する。
まず、 第 4 6図に示したように、 洗浄されたシリコン単結晶基板 3 1の表面を 、 LOCOS (Local Oxidation of Silicon)法により選択的に酸化し、 素子分離 のためのフィールド酸化膜 32を形成し、 次いで熱酸化法によりゲート酸化膜 3 3を形成する。
次に、 第 4 7図に示したように、 CVD法またはスパッタリング法を用いて、 多結晶シリコン層または A 1， W, C uなどの金属からなる制御用電極 3 4を形 成し、 その制御用電極 34をマスクにしてイオン注入を行い、 n型の LDD Lig htly Doped Drain) 領域 3 5 a, 3 5 bを形成する。 続いて、 制御用電極 3 4の 側壁に例えば S i 02 からなるゲ一ト側壁 （サイ ドウオール） 34 aを形成した 後、 このゲート側壁 34 aおよび制御用電極 34をマスクにしてイオン注入を行 い、 n++型のソース領域 3 6 aおよびドレイン領域 3 6 bを形成する。
次に、 第 4 8図に示したように、 C VD法やスパッタリング法を用いて、 S i 02 や S i (0C2 H5 ) 4 (TE 0 S) などまたは S OG (Spin On Glass ) により層間絶縁膜 3 7を形成する。 その後、 CMP (Chemical and Mechanical Polishing ： 化学的機械研磨） 法により層間絶縁膜 3 7の表面の平坦化を行う。 その後、 前述の方法と同様に、 メモリ素子を形成する。 すなわち、 第 4 9図に 示したように、 層間絶縁膜 3 7上にトンネル絶縁膜 1 4 aを形成し、 その上に多 数の微粒子 1 5 aからなる蓄積領域 1 5を形成する。 次いで、 第 5 0図に示した ように制御用絶縁膜 1 4 bを形成し、 この制御用絶縁膜 1 4 b上に制御用電極 1 6 (Gm ) を形成する。 その後、 制御用電極 1 6 (Gm ) をマスクにして制御用 絶縁膜 14 bおよびトンネル絶縁膜 14 aを多結晶シリコン層 1 3の表面までェ ツチングした後、 イオン注入を行い、 第 1の不純物領域 1 3 a (Sm ) および第 2の不純物領域 1 3 b (Dm ) を形成する。 その後、 必要な配線を形成した後、 CVD法またはスパッタリング法により、 メモリ装置の表面に S i 3 N4 , S i 02 からなる保護膜 （図示せず） を形成する。
続いて、 メモリ素子と周辺回路の間で配線が必要な場合は、 第 5 1図に示した ように、 CH4 と H2 との混合ガスあるいは C2 H6 を用いた R I Eにより層間 絶縁膜 3 7にコンタク ト孔 3 8を形成し、 A 1， C u， Wなどの金属により配線 3 9を形成する。 その後、 CVD法またはスパッタリング法によって、 表面に S i 3 N4 または S i 02 からなる保護膜 （図示せず） を形成する。
第 52図は、 上記実施例のメモリ素子を積層構造 （ここでは 2層構造） にした 場合の例を示している。 すなわち、 半導体基板 4 1上に、 S i 3 N4 ， S i 02 からなるバッファ層 42を形成した後、 上記実施の形態によるメモリ素子を作製 し、 その後、 C VD法やスパッタリング法を用いて、 S i 02 や S i (0C2 H 5 ) 4 (T EOS) など、 または SO G (Spin On Glass ) により層間絶縁膜 4 3を形成する。 その後、 CMP法により層間絶縁膜 43の表面の平坦化を行った 後、 2層目のメモリ素子を作製すると共に、 層間絶縁膜 43にコンタク ト孔 44 を形成し、 A l， C u, Wなどの金属膜を形成することにより配線 45を形成し たものである。 このような多層構造により、 容量の大きなメモリ装置を作製する ことができる。 〔実験例 1〕
次に、 本発明の具体的な実験例について説明する。
まず、 第 5 3A図に示したように、 ガラス基板 5 1上に P E C VD法により膜 厚 2 0 0 nmの S i 02 膜 52を形成した。 なお、 S i 02 膜の代わりに S i X Nx (x= 0-4/3) 膜を形成してもよい。 また、 基板としては、 ガラスの 他、 例えばポリエーテルスルホン （PE S ； Polyether Sulfone ) ゃポリメチル メタクリレート （PMMA) , ポリエチレンテレフタレ一ト （P ET) などのプ ラスチック基板、 あるいはシリコンゥヱハ等でもよい。 続いて、 この S i 02 膜 52上に PE C VD法により膜厚 3 0 nmの S i膜 5 3を形成した。 なお、 この S i膜 5 3は非晶質状態でもよく、 微結晶状態であつてもよい。
次に、 この S i膜 53上に、 流量 2 0SCCMの S i H4 ガスおよび流量 2 0 SCCM の N2 0ガスを用いた P E C VD法により S i過剰の非化学量論的組成の S i 0 X (x< 2) (シリコン窒化） 膜 54を形成した。
次に、 この S i Ox 膜 54が形成されたガラス基板 5 1の表面に、 第 53 B図 に示したように、 パルス幅 1 0〜5 0 n s e c， 2 8 OmJ/cm2 のレーザビ —ム 1 5を照射した。 レーザとしては、 例えば K r F (共振波長 24 8 nm) , A r F (共振波長 1 93 n m) , X e C 1 (共振波長 3 0 8 n m) などのエキシ マレーザを用いることができるが、 ここでは X e C 1エキシマレーザを用いた。 このエネルギービームの照射によって、 第 53 C図に示したように、 S i Ox 膜 54は化学量論組成の S i 02 と S iとに分解される。 すなわち、 S i 02 膜 54 a中に S iの微粒子 5 bが形成された状態となる。 この微粒子 54 bの大 きさは 1 nm〜 1 mの範囲である。
第 54図はエネルギービーム照射後の S EM (Scanning Electron Microscope ；走査型電子顕微鏡） 写真の結果を表すものであり、 黒い領域中に白く明るいド ッ 卜が点在していることがわかる。 更に、 マイクロ AE S (Auger Electron Spe ctroscopy;ォ一ジヱ電子分光） 法によって、 S i 02 と考えられる暗い領域と拡 散した S iと考えられる明るい領域との相違を調べた結果、 暗い領域よりも明る い領域に S iが集中していることが判明した。 このようにガラス基板 5 1の上に形成した S i膜 53上に、 S iを過剰に含む S i Ox膜 54を形成し、 続いて、 この S i Ox膜 54に対してレーザビーム 5 5を照射して加熱処理を施すことにより多数の微粒子 5 4 bからなる蓄積領域を 形成することができた。
〔実験例 2 )
次に、 第 5 5 A図〜図 5 6 B図を参照して、 具体的にメモリ素子を製造した例 について説明する。
まず、 第 5 5 A図に示したように、 ガラス基板 6 1上に PE CVD法により膜 厚 2 00 nmの S i 02 膜 62を形成した。 続いて、 この S i 02 膜 62上に膜 厚 3 0 nmのメモリのチャネル用の S i膜 63を形成した。 次に、 この S i膜 6 3上に、 PECVD法により膜厚 1 nm~ 1 0 nmの S i 02 膜 64を形成し、 この S i 02 膜 64上に、 流量 2 0SCCMの S i H4 ガスおよび流量 2 0SCCMの N 2 0ガスを用いた P E C VD法により S i過剰の S i Ox ( xく 2 ) 膜 6 5を形 成した。
次に、 この S i Ox 膜 6 5が形成されたガラス基板 6 1の表面に、 第 5 5 B図 に示したように、 2 8 Om J/cm2 のエキシマレ一ザビーム 6 6を照射した。 このレーザビーム 2 6の照射によって、 S i Ox 膜 6 5は、 第 5 5 C図に示した ように、 S i 02 膜 65 aとこの S i 02 膜 65 a中に分散した S iの微粒子 6 5 bとに分解される。 この微粒子 65 bが分散した S i 02 膜 6 5 aがフローテ ィ ングゲ一トとなる。
微粒子 6 5 bを形成したのち、 第 5 5 D図に示したように、 S i 02 膜 6 5 a 上に、 PE CVD法により膜厚 1 00 nmの S i 02 膜 6 7を形成した。 続いて 、 この S i 02 膜 6 7上に膜厚 1 0 01^1の丁 a (タンタル） からなる制御ゲ一 ト 68を形成した。 すなわち、 S i 02 膜 6 7上に例えばスパッタリング法によ りタンタル膜を成膜し、 その後、 この夕ンタル膜上にゲ一トパターンのフォ トレ ジスト膜を形成し、 このフォ トレジスト膜をマスクとしてタンタル膜のエツチン グを行い、 フォ トレジスト膜を剝がすことにより制御ゲート 6 8を形成した。 次に、 第 5 6 A図に示したように、 例えば、 CF4 および H2 を含む混合ガス を用いたプラズマエッチングによって、 制御ゲ一ト 6 8をマスクとし、 S i 02 膜 6 7， 微粒子 6 5 bを含む S i 0 2 膜 6 5 aおよび S i 0 2 膜 6 4を順次選択 的に除去した。 続いて、 制御ゲ一ト 6 8をマスクとして、 9 0 °Cの低温で P H 3 のプラズマを用いたプラズマドーピングにより n型不純物 （燐 （P ) ) を S i膜 6 3に導入した。 これにより制御ゲート 6 8の下の伝導領域 6 3 aの両側に第 1 の不純物領域 6 3 bおよび第 2の不純物領域 6 3 cが自己整合的に形成された。 続いて、 基板表面に向けてエキシマレ一ザビーム （波長 3 0 8 n m) を照射し、 第 1の不純物領域 6 3 bおよび第 2の不純物領域 6 3 c中の不純物を活性化させ た。
次いで、 第 5 6 B図に示したように、 基板表面に例えば P E C V D法により保 護膜としての S i 3 N 4 膜 6 9を形成し、 この S i 3 N 4 膜 6 9にソース， ゲ一 トおよびドレイン用のコンタク トホ一ルを形成した後、 例えばスパッタリング法 によりアルミニウム （A 1 ) を堆積し、 そののちパターニングすることによりソ —ス電極 7 0 a , ゲ一ト電極 7 0 bおよびドレイン電極 7 0 cをそれぞれ形成し た。
以上の方法によって、 S iの微粒子が含まれるフローティ ングゲート （蓄積領 域） を備えた不揮発性のメモリ素子を作製することができた。 なお、 このメモリ 素子では、 第 1の不純物領域 6 3 bと第 2の不純物領域 6 3 cとの間に電流が流 れている伏態で、 ゲ一ト電極 7 0 bに、 伝導領域 6 3 aに対して大きな正のバイ ァスをかけると、 絶縁膜をトンネルした電子が S i ドッ ト 6 5 bに蓄積され、 そ の結果 I—V特性が変わる。 また、 ゲート電極 6 0 bに負のバイアスをかけると 、 S i ドッ ト 6 5 bに蓄積された電子は絶縁膜をトンネルして伝導領域 6 3 aに 放出され、 その結果元の I—V特性に戻る。 このようにゲート絶縁膜中に S i ド ッ ト 6 5 bを形成することにより、 電荷の蓄積または放出を行ってメモリ効果を 持たせることができる。 この構造は、 連続した S iフローティ ングゲートを持つ 所謂フラッシュメモリと同じ作用を示すが、 ドッ 卜状のフローティ ングゲ一卜で あるために、 各ドッ 卜に蓄積された電荷は、 リークして散逸する割合が少なく、 保持力のよいメモリ装置となる。
以上実施例を挙げて本発明を説明したが、 本発明は上記実施例に限定されるも のではない。 例えば上記実施例では、 本発明をシリコンドッ トメモリの製造に適 用した例について説明したが、 シリコンの微粒子 （ドッ ト） を用いるものであれ ば、 その他の各種デバイスの製造にも適用することができる。 例えば、 基板とし てシリコン基板を用いれば、 フローティ ングゲ一トを持つフラッシュメモリに適 用することも可能である。
また、 上記実施例では、 S i ドッ トを形成する例について説明したが、 その他 の半導体によるドッ トを形成するようにしてもよい。 例えば、 他の I V族元素の G e (ゲルマニウム） 、 I V族化合物半導体としての S i F e 2 、 S i G eを用 いても良く、 更には、 I I— V I族化合物半導体あるいは I I I— V族化合物半 導体によるドッ ト、 あるいは金属 （Au， S b， S n) などのドッ トを形成する ようにしてもよい。
I I一 V I族化合物半導体によるドッ ト形成例としては、 S eを添加した Zn 0 (あるいは Z n 0/Z n S e /Z n 0の積層構造） にレーザを照射して Z n S e ドッ トを形成する例や、 この例の S eの代わりに T e (テルル） を用いて Z n Te ドッ トを形成する例が挙げられる。 また、 I I I一 V族化合物半導体による ドッ ト形成例は、 G aを添加した S i Nx (あるいは S i 3 N4 /G a N/S i a N4 の積層構造） にレーザを照射して S i 3 N4 中に G a Nドッ トを形成する 例、 更には、 A l GaA sZI nA sノ A l GaAsの積層構造にレーザを照射 して A 1 G a A s中に I n A s ドッ トを形成する例が挙げられる。
以上説明したように本発明に係るメモリ素子若しくはその製造方法または集積 回路によれば、 蓄積領域を、 分散された多数の微粒子 （ドッ ト） により構成する と共に、 蓄積領域における微粒子の面密度を卜ンネル絶縁膜に生じた構造的な孔
(ピンホール） の面密度よりも大きくする、 あるいは、 蓄積領域における微粒子 の数を 5個以上とする、 または、 伝導領域を、 表面の粗さが 0. 1 nm以上 1 0 0 n m以下の多結晶シリコン膜により形成すると共に、 蓄積領域の微粒子の数が 伝導領域における結晶粒数よりも多くなるような構成とするようにしたので、 ガ ラスやプラスチック製の基板上に、 低温でトンネル絶縁膜を製造することができ る。 また、 トンネル絶縁膜にピンホール等の欠陥が発生し、 一部の微粒子に蓄積 された電荷がリークしても、 欠陥が存在しない領域に形成された微粒子に蓄積さ れた電荷はリークすることはない。 従って、 長時間に渡って情報を保持すること ができる。
また、 本発明に係る半導体装置の製造方法によれば、 半導体を過剰に含む非化 学量論的組成の蓄積領域形成用膜に対してエネルギービーム照射等の加熱処理を 施すようにしたので、 ガラスやプラスチック製の基板上にも、 分散された多数の 微粒子からなる蓄積領域を容易に形成することができる。 産業上の利用可能性
以上のように本発明に係るメモリ素子は、 ガラスやプラスチック製の基板上に 、 低温でトンネル絶縁膜を製造することができると共に長時間に渡って情報を保 持することができるので、 不揮発性の記憶装置や、 データ処理装置に用いて好適 である。

Claims

請求の範囲
1. 半導体よりなる伝導領域と、
この伝導領域に隣接して設けられた第 1の不純物領域と、
この第 1の不純物領域と離間し、 かつ前記伝導領域に隣接して設けられた第 2 の不純物領域と、
分散された複数の微粒子よりなり、 前記伝導領域から遷移された電荷を蓄積す る蓄積領域と、
この蓄積領域と前記伝導領域との間に設けられた電荷が遷移可能なトンネル絶 縁膜と、
前記蓄積領域の電荷量および前記伝導領域の伝導度をそれぞれ制御するための 制御用電極と、
この制御用電極と前記蓄積領域との間に設けられた制御用絶縁膜とを備え、 前記蓄積領域における微粒子の面密度は、 前記トンネル絶縁膜に生じた構造的 な孔 （ピンホール） の面密度よりも大きい
ことを特徴とするメモリ素子。
2. 前記伝導領域、 第 1の不純物領域および第 2の不純物領域がそれぞれ、 非 単結晶半導体よりなることを特徴とする請求の範囲第 1項記載のメモリ素子。
3. 前記伝導領域、 第 1の不純物領域および第 2の不純物領域がそれぞれ、 非 単結晶 S i∑ G e i-x (0≤ x≤ 1 ) よりなることを特徴とする請求の範囲第 2 項記載のメモリ素子。
4. 前記伝導領域、 第 1の不純物領域および第 2の不純物領域がそれぞれ、 多 結晶 S i x G eい ( 0≤ x≤ 1 ) よりなることを特徴とする請求の範囲第 3項 記載のメモリ素子。
5. 前記伝導領域、 第 1の不純物領域および第 2の不純物領域がそれぞれ、 非 晶質 S i x G eい (0≤ x≤ 1 ) よりなることを特徴とする請求の範囲第 3項 記載のメモリ素子。
6. 下地部として絶縁基板を有し、 前記伝導領域、 第 1の不純物領域および第 2の不純物領域がそれぞれ前記絶縁基板の一面に設けられていることを特徴とす る請求の範囲第 1項記載のメモリ素子。
7. 下地部として絶縁基板を有し、 前記制御用電極が前記絶縁基板の一面に設 けられていることを特徴とする請求の範囲第 1項記載のメモリ素子。
8. 前記絶縁基板は、 石英、 ガラスまたはプラスチックのいずれかにより形成 されていることを特徵とする請求の範囲第 6項記載のメモリ素子。
9. 更に、 前記絶縁基板と、 前記前記伝導領域、 第 1の不純物領域および第 2 の不純物領域それぞれとの間に、 バッファ層として S i Nx膜、 S i 02 膜もし くは S i Nx と S i 02 の積層膜、 または S i NK 0! (k, 1≠ 0) 膜が形成 されていることを特徴とする請求の範囲第 7項記載のメモリ素子。
1 0. 前記蓄積領域が、 S i 7 G e i— y (0≤y≤ 1) 微粒子の集合体または 金属微粒子の集合体により構成されていることを特徴とする請求の範囲第 1項記 載のメモリ素子。
1 1. 前記制御用電極が、 不純物を含む非多結晶 S iまたは金属よりなること を特徴とする請求の範囲第 1項記載のメモリ素子。
1 2. 前記制御用絶縁膜が、 S i 02 、 S i 3 N4 または S i Nk 0, (k, 1≠ 0) よりなることを特徴とする請求の範囲第 1項記載のメモリ素子。
1 3. 前記伝導領域を構成する材質の膜厚が 0. 1 /zm以下であることを特徴 とする請求の範囲第 1項記載のメモリ素子。
1 4. 半導体よりなる伝導領域と、
この伝導領域に隣接して設けられた第 1の不純物領域と、
この第 1の不純物領域と離間し、 かつ前記伝導領域に隣接して設けられた第 2 の不純物領域と、
分散された複数の微粒子よりなり、 前記伝導領域から遷移された電荷を蓄積す る蓄積領域と、
この蓄積領域と前記伝導領域との間に設けられた電荷が遷移可能なトンネル絶 縁膜と、
前記蓄積領域の電荷量および前記伝導領域の伝導度をそれぞれ制御するための 制御用電極と、
この制御用電極と前記蓄積領域との間に設けられた制御用絶縁膜とを備え、 前記蓄積領域における微粒子の数が 5個以上である ことを特徴とするメモリ素子。
1 5 . 半導体よりなる伝導領域と、
この伝導領域に隣接して設けられた第 1の不純物領域と、
この第 1の不純物領域と離間し、 かつ前記伝導領域に隣接して設けられた第 2 の不純物領域と、
分散された複数の微粒子よりなり、 前記伝導領域から遷移された電荷を蓄積す る蓄積領域と、
この蓄積領域と前記伝導領域との間に設けられた電荷が遷移可能なトンネル絶 縁膜と、
前記蓄積領域の電荷量および前記メモリ用伝導領域の伝導度をそれぞれ制御す るための制御用電極と、
この制御用電極と前記蓄積領域との間に設けられた制御用絶縁膜とを備え、 前記伝導領域が、 表面の粗さが 0 . I n m以上 1 0 0 n m以下の多結晶シリコ ン膜により形成されると共に、 前記蓄積領域の微粒子の数が前記伝導領域におけ る結晶粒数よりも多い
ことを特徴とするメモリ素子。
1 6 . 前記制御用電極に前記第 1の不純物領域の電位よりも高い電位が印加さ れることにより情報が書き込まれると共に、 前記制御用電極に前記第 1の不純物 領域の電位よりも低い電位が印加されることにより情報が消去され、 また、 前記 制御用電極、 第 1の不純物領域および第 2の不純物領域の全ての電極の電位が同 電位または浮遊状態とされることにより、 情報が保持されることを特徴とする請 求の範囲第 1項記載のメモリ素子。
1 7 . 前記情報の書き込みにより生じた前記蓄積領域内の電荷量の変化を、 前 記制御用電極の電位に対する伝導領域の伝導度または電流値の変化によって検出 することにより情報の読み出しが行われることを特徴とする請求の範囲第 1 6項 記載のメモリ素子。
1 8 . 前記制御用電極に前記第 1の不純物領域の電位よりも低い電位が印加さ れることにより情報が書き込まれると共に、 前記制御用電極に前記第 1の不純物 領域の電位よりも高い電位が印加されることにより情報が消去され、 また、 前記 制御用電極、 第 1の不純物領域および第 2の不純物領域の全ての電極の電位が同 電位または浮遊状態とされることにより、 情報が保持されることを特徴とする請 求の範囲第 1項記載のメモリ素子。
1 9 . 前記情報の書き込みにより生じた前記蓄積領域内の電荷量の変化を、 前 記制御用電極の電位に対する伝導領域の伝導度または電流値の変化によって検出 することにより情報の読み出しが行われることを特徴とする請求の範囲第 1 8項 記載のメモリ素子。
2 0 . 複数のメモリ素子が集積された集積回路であって、
前記各メモリ素子は、 半導体よりなる伝導領域と、 この伝導領域に隣接して設 けられたソース領域と、 このソース領域と離間し、 かつ前記伝導領域に隣接して 設けられたドレイン領域と、 分散された複数の微粒子よりなり、 前記伝導領域か ら遷移された電荷を蓄積する蓄積領域と、 この蓄積領域と前記伝導領域との間に 設けられた電荷が遷移可能なトンネル絶縁膜と、 前記蓄積領域の電荷量および前 記伝導領域の伝導度をそれぞれ制御するための制御用電極と、 この制御用電極と 前記蓄積領域との間に設けられた制御用絶縁膜とを備え、 前記蓄積領域における 微粒子の面密度は、 前記トンネル絶縁膜に生じた構造的な孔 （ピンホール） の面 密度よりも大きい構成を有し、 且つ、 前記各メモリ素子の制御用電極がワード線 に接続されると共に、 各メモリ素子のソース ' ドレイン経路がそれぞれビッ ト線 とソース線の間に接続されていることを特徴とする集積回路。
2 1 . 絶縁体よりなる下地部の上に半導体膜よりなる伝導領域を形成する工程 と、
前記伝導領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に分散された複数の微粒子よりなり、 且つ、 この微粒 子の面密度が前記トンネル絶縁膜の構造的な孔 （ピンホール） の面密度よりも大 きな蓄積領域を形成する工程と、
前記蓄積領域の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に制御用電極を形成する工程と、
前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
2 2 . 前記伝導領域の表面を酸素原子 （0 ) および窒素原子 （N ) の少なくと も一方を含む電離気体に曝すことによって、 前記トンネル絶縁膜を形成すること を特徴とする請求の範囲第 2 1項記載のメモリ素子の製造方法。
2 3 . 更に、 前記トンネル絶縁膜を形成した後、 前記伝導領域の表面を加熱す ることを特徴とする請求の範囲第 2 2項記載のメモリ素子の製造方法。
2 4 . エネルギービームを照射することにより伝導領域の表面を加熱すること を特徴とする請求の範囲第 2 3項記載のメモリ素子の製造方法。
2 5 . 気相成長法、 スパッタリング法あるいは蒸着法により トンネル絶縁膜の 表面を 1よりも小さい被覆率で覆うようにして蓄積領域を形成することを特徴と する請求の範囲第 2 1項記載のメモリ素子の製造方法。
2 6 . 前記伝導領域の上に半導体元素を過剰に含む非化学量論的組成の蓄積領 域形成用膜を形成し、 この蓄積領域形成用膜を加熱することにより トンネル絶縁 膜および蓄積領域をそれぞれ形成することを特徴とする請求の範囲第 2 1項記載 のメモリ素子の製造方法。
2 7 . エネルギービームを照射することにより蓄積領域形成用膜を加熱するこ とを特徴とする請求の範囲第 2 6項記載のメモリ素子の製造方法。
2 8 . 絶縁体よりなる下地部の上に半導体膜よりなる伝導領域を形成する工程 と、
前記伝導領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に分散された 5個以上の数の微粒子よりなる蓄積領域 を形成する工程と、
前記蓄積領域の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に制御用電極を形成する工程と、
前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
2 9 . 絶縁体よりなる下地部の上に、 表面の粗さが 0 . 1 n m以上 1 0 0 n m 以下の多結晶シリコン膜よりなる伝導領域を形成する工程と、 前記伝導領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に、 前記伝導領域の結晶粒数よりも多く分散された微 粒子からなる蓄積領域を形成する工程と、
前記蓄積領域の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に制御用電極を形成する工程と、
前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
3 0 . 絶縁体よりなる下地部の上に制御用電極を形成する工程と、
前記制御用電極の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に、 分散された複数の微粒子よりなり、 且つ、 この微粒 子の面密度が前記トンネル絶縁膜の構造的な孔 （ピンホール） の面密度よりも大 きな蓄積領域を形成する工程と、
前記蓄積領域の上にトンネル絶縁膜を形成する工程と、
前記卜ンネル絶縁膜の上に半導体よりなる伝導領域を形成する工程と、 前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
3 1 . 絶縁体よりなる下地部の上に制御用電極を形成する工程と、
前記制御用電極の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に分散された 5個以上の数の微粒子よりなる蓄積領域を 形成する工程と、
前記蓄積領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に半導体よりなる伝導領域を形成する工程と、 前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
3 2 . 絶縁体よりなる下地部の上に制御用電極を形成する工程と、
前記制御用電極の上に制御用絶縁膜を形成する工程と、 前記制御用絶縁膜の上に、 分散された複数の微粒子よりなる蓄積領域を形成す る工程と、
前記蓄積領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に半導体よりなる伝導領域を形成する工程と、 前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程とを含み 前記伝導領域を、 表面の粗さが 0 . 1 n m以上 1 0 0 n m以下の多結晶シリコ ン膜により形成すると共に、 前記蓄積領域の微粒子の数を、 前記伝導領域におけ る結晶粒数よりも多くすることを特徴とするメモリ素子の製造方法。
3 3 . 基板上に半導体膜を形成した後、 この半導体膜上に、 半導体元素を過剰 に含む非化学量論的組成の蓄積領域形成用膜を形成する工程と、
加熱処理を施すことにより、 前記蓄積領域形成用膜中に半導体の微粒子を分散 させて蓄積領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
3 4 . 前記蓄積領域形成用膜は、 半導体過剰の酸化膜または窒化膜であること を特徴とする請求の範囲第 3 3項記載の半導体装置の製造方法。
3 5 . 半導体は、 S i， G e、 S i F e 2 , S i G e、 I I 一 V I族化合物半 導体および I I I—V族化合物半導体のうちのいずれかであることを特徴とする 請求の範囲第 3 3項記載の半導体装置の製造方法。
3 6 . エネルギービームを照射することにより加熱処理を施すことを特徵とす る請求の範囲第 3 3項記載の半導体装置の製造方法。
3 7 . エキシマレーザによりエネルギービームを照射することを特徴とする請 求の範囲第 3 6項記載の半導体装置の製造方法。
3 8 . 前記基板と半導体膜との間に絶縁膜を形成することを特徴とする請求の 範囲第 3 3項記載の半導体装置の製造方法。 O 99/38213 補正書の請求の範囲 PCT/JP99/00313
[1 999年 6月 29日 （29. 06. 99 ) 国際事務局受理：出願当初の請 求の範囲 14， 28及び 31は補正された；他の請求の範囲は変更なし。（3頁）]
7. 下地部として絶縁基板を有し、 前記制御用電極が前記絶縁基板の一面に設 けられていることを特徴とする請求の範囲第 1項記載のメモリ素子。
8. 前記絶縁基板は、 石英、 ガラスまたはプラスチックのいずれかにより形成 されていることを特徴とする請求の範囲第 6項記載のメモリ素子。
9. 更に、 前記絶縁基板と、 前記前記伝導領域、 第 1の不純物領域および第 2 の不純物領域それぞれとの間に、 バッファ層として S i Nx膜、 S i 02 膜もし くは S i Nx と S i 02 の積層膜、 または S i NK d (k， 1≠ 0 ) 膜が形成 されていることを特徴とする請求の範囲第 7項記載のメモリ素子。
1 0. 前記蓄積領域が、 S i 7 G eい y (0≤y≤ 1) 微粒子の集合体または 金属微粒子の集合体により構成されていることを特徴とする請求の範囲第 1項記 載のメモリ素子。
1 1. 前記制御用電極が、 不純物を含む非多結晶 S iまたは金属よりなること を特徴とする請求の範囲第 1項記載のメモリ素子。
12. 前記制御用絶縁膜が、 S i 02 、 S i 3 N4 または S i Nk 0, (k， 1≠ 0) よりなることを特徴とする請求の範囲第 1項記載のメモリ素子。
13. 前記伝導領域を構成する材質の膜厚が 0. 1 / m以下であることを特徴 とする請求の範囲第 1項記載のメモリ素子。
14. (補正後） 多結晶半導体よりなる伝導領域と、
この伝導領域に隣接して設けられた第 1の不純物領域と、
この第 1の不純物領域と離間し、 かつ前記伝導領域に隣接して設けられた第 2 の不純物領域と、
分散された複数の微粒子よりなり、 前記伝導領域から遷移された電荷を蓄積す る蓄積領域と、
この蓄積領域と前記伝導領域との間に設けられた電荷が遷移可能な卜ンネル絶 縁膜と、
前記蓄積領域の電荷量および前記伝導領域の伝導度をそれぞれ制御するための 制御用電極と、
この制御用電極と前記蓄積領域との間に設けられた制御用絶縁膜とを備え、 前記蓄積領域における微粒子の数が 5個以上である
補正された用紙 （条約第 19条） を含むことを特徴とするメモリ素子の製造方法。
2 2 . 前記伝導領域の表面を酸素原子 （0 ) および窒素原子 （N ) の少なくと も一方を含む電離気体に曝すことによって、 前記トンネル絶縁膜を形成すること を特徴とする請求の範囲第 2 1項記載のメモリ素子の製造方法。
2 3 . 更に、 前記トンネル絶縁膜を形成した後、 前記伝導領域の表面を加熱す ることを特徴とする請求の範囲第 2 2項記載のメモリ素子の製造方法。
2 4 . エネルギービームを照射することにより伝導領域の表面を加熱すること を特徴とする請求の範囲第 2 3項記載のメモリ素子の製造方法。
2 5 . 気相成長法、 スパッタリング法あるいは蒸着法により トンネル絶縁膜の 表面を 1よりも小さい被覆率で覆うようにして蓄積領域を形成することを特徴と する請求の範囲第 2 1項記載のメモリ素子の製造方法。
2 6 . 前記伝導領域の上に半導体元素を過剰に含む非化学量論的組成の蓄積領 域形成用膜を形成し、 この蓄積領域形成用膜を加熱することにより トンネル絶縁 膜および蓄積領域をそれぞれ形成することを特徴とする請求の範囲第 2 1項記載 のメモリ素子の製造方法。
2 7 . エネルギービームを照射することにより蓄積領域形成用膜を加熱するこ とを特徴とする請求の範囲第 2 6項記載のメモリ素子の製造方法。
2 8 . (補正後） 絶縁体よりなる下地部の上に多結晶半導体膜よりなる伝導領 域を形成する工程と、
前記伝導領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に分散された 5個以上の数の微粒子よりなる蓄積領域 を形成する工程と、
前記蓄積領域の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に制御用電極を形成する工程と、
前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
2 9 . 絶縁体よりなる下地部の上に、 表面の粗さが 0 . 1 11 11以上1 0 0 11 111 以下の多結晶シリコン膜よりなる伝導領域を形成する工程と、 補正きれた ¾紙 (条約第 19条） 前記伝導領域の上に卜ンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に、 前記伝導領域の結晶粒数よりも多く分散された微 粒子からなる蓄積領域を形成する工程と、
前記蓄積領域の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に制御用電極を形成する工程と、
前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
3 0 . 絶縁体よりなる下地部の上に制御用電極を形成する工程と、
前記制御用電極の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に、 分散された複数の微粒子よりなり、 且つ、 この微粒 子の面密度が前記トンネル絶縁膜の構造的な孔 （ピンホール） の面密度よりも大 きな蓄積領域を形成する工程と、
前記蓄積領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に半導体よりなる伝導領域を形成する工程と、 前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
3 1 . (捕正後） 絶縁体よりなる下地部の上に制御用電極を形成する工程と、 前記制御用電極の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に分散された 5個以上の数の微粒子よりなる蓄積領域を 形成する工程と、
前記蓄積領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に多結晶半導体よりなる伝導領域を形成する工程と、 前記伝導領域に隣接する第 1の不純物領域および前記第 1の不純物領域と離間 し、 前記伝導領域に隣接する第 2の不純物領域をそれぞれ形成する工程と を含むことを特徴とするメモリ素子の製造方法。
3 2 . 絶縁体よりなる下地部の上に制御用電極を形成する工程と、
前記制御用電極の上に制御用絶縁膜を形成する工程と、 補正きれた用紙 (条約第 19条）
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