WO1999054937A1 - Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur - Google Patents

Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur Download PDF

Info

Publication number
WO1999054937A1
WO1999054937A1 PCT/JP1999/000586 JP9900586W WO9954937A1 WO 1999054937 A1 WO1999054937 A1 WO 1999054937A1 JP 9900586 W JP9900586 W JP 9900586W WO 9954937 A1 WO9954937 A1 WO 9954937A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
cell
semiconductor chip
circuit
output
Prior art date
Application number
PCT/JP1999/000586
Other languages
English (en)
French (fr)
Inventor
Akira Yamamoto
Shirou Sakiyama
Hiroyuki Nakahira
Masayoshi Kinoshita
Katsuji Satomi
Jun Kajiwara
Shinichi Yamamoto
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US09/446,722 priority Critical patent/US6460168B1/en
Priority to KR1019997012194A priority patent/KR100351019B1/ko
Priority to EP99903908A priority patent/EP0997945A4/en
Priority to AU24399/99A priority patent/AU2439999A/en
Publication of WO1999054937A1 publication Critical patent/WO1999054937A1/ja

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • H01L27/11803Masterslice integrated circuits using field effect technology
    • H01L27/11807CMOS gate arrays
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/02Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1588Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06Power analysis or power optimisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02BCLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a power supply circuit and a method for designing a semiconductor integrated circuit (semiconductor chip).
  • a DCZDC conversion circuit is mounted on a semiconductor chip, the user (designer) does not need to provide a dedicated line on the board to supply an extra power supply voltage, but it has the following two problems.
  • the DCZDC conversion circuit when using the macro cell of the DCZDC conversion circuit, even if the macrocell is a high-performance macrocell, the DCZDC conversion circuit is placed in an area other than the area where the various IZ cells are arranged (that is, the internal circuit area). If this happens, the distance between the DCZDC conversion circuit and the power supply pad becomes longer, which leads to an increase in wiring resistance. This results in a DCD converter circuit with low conversion efficiency.
  • a DCZDC conversion circuit When a DCZDC conversion circuit is mounted on a chip, a flexible design that meets the requirements of multiple functional blocks that make up the system LSI is required. For example, when performing optimal power management for multiple function blocks (IP) according to the operation state of each function block using a power management circuit PMC (Power Management Circuit), It is necessary to mount DCZD C conversion circuits on the chip as many as the number of function blocks. In this case, the problem is where to place the DCZDC conversion circuit for the functional block. As described above, the conversion efficiency of the DCZDC conversion circuit may be reduced depending on the position on the chip where the DCZDC conversion circuit is arranged. It is difficult to easily determine the appropriate position on the chip where the DCZDC conversion circuit should be placed without increasing the number of design steps.
  • IP function blocks
  • PMC Power Management Circuit
  • the present inventors considered the above problem as follows. Create a DCZDC power supply circuit cell with DCZDC conversion function as a kind of IZO cell, When determining the position of the source circuit cell on the semiconductor chip, the DC ZDC power supply circuit cell can be handled in the same way as other I ⁇ cells.
  • an I / O cell refers to a cell that exchanges signals with a functional block provided as an internal circuit of a semiconductor chip. From the viewpoint of conversion efficiency and noise, it is preferable to create a DC ZDC power supply circuit cell having a high-performance DC / DC conversion function in advance.
  • An object of the present invention is to provide a highly efficient DCZDC converter.
  • Another object of the present invention is to provide a method of designing a semiconductor chip according to a request for an internal configuration of a semiconductor chip without unnecessarily burdening a designer. Disclosure of the invention
  • a power supply circuit is a power supply circuit formed on a semiconductor chip, comprising: an output transistor for outputting a power supply voltage; and a control circuit for controlling the output transistor. Is arranged near the external input / output terminal of the semiconductor chip.
  • the output transistor section may have a surge protection function.
  • the output transistor section may include a mesh transistor.
  • the power supply circuit may be arranged in a peripheral part except for four corners of the semiconductor chip.
  • the power supply circuit includes, as the external input / output terminals, an output terminal for outputting the power supply voltage, a power supply terminal for inputting a power supply voltage to the output transistor unit, and a ground voltage input to the output transistor unit. And the power supply terminal and the ground terminal may be arranged near the output terminal.
  • the power supply circuit includes, as the external input / output terminal, a plurality of output terminals for outputting the power supply voltage, a plurality of power supply terminals for inputting a power supply voltage to the output transistor unit, and a ground for the output transistor unit.
  • a plurality of ground terminals for inputting a voltage may be provided, and the plurality of output terminals, the plurality of power terminals, and the plurality of ground terminals may be covered with a common metal.
  • the semiconductor chip may be arranged such that a length of a bonding wire connecting the output transistor unit and a package sealing the semiconductor chip is the shortest.
  • the output transistor section and the control circuit may be arranged in an I-cell arrangement area.
  • the method for designing a semiconductor chip according to the present invention is characterized in that at least one first I-cell having a power supply voltage conversion function of converting a first power supply voltage to a second power supply voltage and the first I-cell are Determining a position on the semiconductor chip where the plurality of I cells are arranged, including at least one second I cell having a different function, based on the determined position on the semiconductor chip; Arranging the plurality of I-cells, whereby the object is achieved.
  • the at least one second I ⁇ cell includes an input power supply pad cell for inputting a power supply voltage, and the second power supply voltage output from the first I ⁇ cell is external to the semiconductor chip.
  • the power supply voltage smoothed by the provided smoothing circuit and generated by the smoothing circuit may be input to the semiconductor chip via the input power supply pad cell.
  • the input power supply pad cell may be arranged near a functional block to which a power supply voltage generated by the smoothing circuit is supplied.
  • the first I-cell may have a control terminal for inputting a control signal specifying one power supply voltage to be generated among a plurality of power supply voltages.
  • the first I-cell controls the execution / stop of the power supply voltage conversion function.
  • a control terminal for inputting a signal may be provided.
  • the method of designing a semiconductor chip further includes a step of arranging at least one function block as an internal circuit of the semiconductor chip, the at least one function block includes a power management circuit, and the power management circuit includes:
  • the mode of the power supply voltage conversion function of the first I / O cell corresponding to the predetermined function block may be changed according to the operation state of the predetermined function block.
  • the first I / ⁇ cell may include an output transistor for converting the first power supply voltage to the second power supply voltage, and a control unit for controlling the output transistor unit.
  • the output transistor section of the first I / O cell may have a surge protection function.
  • the output transistor section of the first IZO cell may include a mesh-type transistor.
  • FIG. 1 is a diagram showing a configuration of a system LSI equipped with a DCZDC power supply circuit cell of the present invention.
  • FIG. 2 is a diagram showing a configuration of a circuit block of the DCZDC power supply circuit cell of the present invention.
  • FIG. 3 is a diagram showing an arrangement of circuit blocks of the DCZDC power supply circuit cell of the present invention.
  • FIG. 4 is a diagram showing a recommended example of an LSI layout in which the DCZDC power supply circuit cell of the present invention is mounted.
  • FIG. 5 is a circuit block diagram showing a case where the DC / DC power supply circuit cell of the present invention is applied to a PRM L read channel LSI.
  • FIG. 6 is a flowchart for determining the arrangement position of various I-cells.
  • FIG. 7 is a diagram showing an internal circuit arrangement region and an IZO cell arrangement region.
  • FIG. 8A is a circuit diagram of a first type IZ ⁇ cell.
  • FIG. 8B is a circuit diagram of a second type of IZO cell.
  • FIG. 9 is a diagram clearly showing the wiring resistance in the I-cell on the first evening shown in FIG. 8A.
  • FIG. 10 is a diagram showing a configuration example of the layout of the output transistor portion of the second type I-node cell.
  • Fig. 11 is a diagram showing another configuration example of the layout of the output transistor section of the second type IZ ⁇ cell.
  • FIGS. 12A and 12B are diagrams showing a modification of the second type I-cell shown in FIG. 8B.
  • FIGS. 13A and 13B are diagrams showing another modification of the second type of IZO cell shown in FIG. 8B.
  • FIG. 14 is a diagram showing a method of disposing a semiconductor integrated circuit (chip) at a position shifted from the center of the package.
  • Fig. 15 shows a DCZDC conversion circuit applied to a three-terminal reguille overnight type.
  • DC / DC power supply circuit cells are a kind of IO cell.
  • the IZ ⁇ cell refers to a cell that exchanges signals with a function block provided as an internal circuit of a semiconductor chip.
  • the position on the semiconductor chip where the DCZDC power supply circuit cell is placed is determined in the same manner as other I-cells. This makes it possible to place DCZDC power supply circuit cells on a semiconductor chip using a commercially available I-cell automatic placement tool.
  • FIG. 1 shows the configuration of the system LSI 1.
  • the system LSI 1 is formed on a single semiconductor chip 10.
  • the system LSI 1 includes DCZDC power supply circuit cells 11 to 14.
  • These DCZDC power supply circuit cells 11 to 14 are embodiments of the power supply circuit of the present invention.
  • the DC / DC power supply circuit cells 11 to 14 are described as “DCZDC”.
  • the system LSI 1 further includes, as internal circuits, a power management circuit PMC (PowerManagementCircuit) 21 and IPs (internal IP cores) 31 to 35.
  • PMC 21 is a functional block that executes a function of controlling power consumption in system LSI 1.
  • IPs 31 to 35 are functional blocks that execute a predetermined function.
  • a power of 3.3 V is supplied to the PMC 21 from outside the semiconductor chip 10 via an input power supply pad cell 41.
  • the PMC 21 can set the power supply voltage output from the DCZDC conversion circuits mounted on the power supply cells 11 to 13 to 2.53 V or 1.65 V.
  • the power supply voltage output from the DCZDC conversion circuit is supplied to the functional blocks IP 31 to 33 via input power supply pad cells 42 to 44, respectively.
  • the PMC 21 outputs a control signal Dcon, a control signal VoREQ, and a control signal SYNC to each of the 0/0 power supply circuit cells 11 to 13. It should be noted that the control signal SYNC is not shown to simplify FIG.
  • the control signal D con is a power supply voltage converting operation (D CZD C power circuit cell)
  • CZDC operation is used to control whether to execute or stop.
  • the level of the control signal Dcon is at the H level, the DCZDC power supply circuit cell enters a state in which the DCZDC operation is executed (active state).
  • the level of the control signal Dcon is at the L level, the DC / DC power supply circuit cell enters a state in which the DCZDC operation is stopped (inactive state).
  • the control signal Vo REQ is converted to the DCZDC converted by the DCZDC power supply circuit cell. It is used to select the power supply voltage output from the circuit from multiple types (here, two types). When the level of the control signal VoREQ is L level, the output voltage is 2.53 V. When the level of the control signal Vo REQ is H level, the output voltage is 1.65 V.
  • the PMC 21 outputs the control signal Dcon (H level) and the control signal Vo REQ (L level) to the DCZDC power supply circuit cell 11. This is to instruct the DCZDC power supply circuit cell 11 to output 2.53 V as the power supply voltage for the functional block IP31.
  • the PMC 21 outputs the control signal Dcon (H level) and the control signal Vo REQ (H level) to the DCZDC power supply circuit cells 12 and 13. This instructs the DCZDC power supply circuit cell 12 to output 1.65 V as the power supply voltage for the function block IP 32, and the DCZDC power supply circuit to output 1.65 V as the power supply voltage for the function block IP 33. This is for instructing cell 13.
  • the PMC 21 changes the logical value of the control signal Vo REQ according to the temperature and the operating frequency of each of the function blocks IP 31 to 33, so that the power supply voltage adapted to the temperature and the operating frequency is sent to the function blocks IP 31 to 33.
  • the power supply voltage corresponding to the logical value of the control signal V o REQ is output from each DC / DC conversion circuit mounted on the DC ZDC power supply circuit cells 11 to 13 to each of the function blocks IP 31 to 33. This is because that.
  • the PMC21 controls the DCZDC operation so that the power supply voltage output from the DCZDC converter increases when the operating frequency of the functional block IP is high, and the DCZDC converter when the operating frequency of the functional block IP is low.
  • DCZD C operation is controlled so that the power supply voltage output from is reduced.
  • the operating voltage of the functional block IP can be minimized. Can be.
  • the power consumption of the entire system LSI can be reduced.
  • the PMC 21 sets the level of the control signal D con to the L level so that Power supply can be cut.
  • Such control is particularly effective when the threshold value of the MOS transistor used in the specific function block IP is low. This is because by cutting the power supply, it is possible to cut the quiescent leakage current that is likely to occur in a MOS transistor having a low threshold value. .
  • the functional blocks IP 34 and 35 shown in FIG. 1 are not controlled by the PMC 21.
  • a DCZDC power supply circuit cell 14 is provided so as to correspond to the functional blocks IP 34 and 35.
  • the power supply voltage of 1.65 V is supplied to the functional block IP 34 from the DCZ DC conversion circuit mounted on the DCZDC power supply circuit cell 14 via the input power supply pad cell 45.
  • the power supply voltage of 1.65 V is supplied to the functional block IP 35 from the DCZDC conversion circuit mounted on the power supply circuit cell 14 via the input power supply pad cell 46.
  • the DCZDC power supply circuit cell can be shared for the plurality of functional blocks.
  • the DC / DC power supply circuit cell 14 can have the same configuration as the configuration of the DCZDC power supply circuit cells 11 to 13 described above. However, since the function blocks IP 34 and 35 are not placed under the control of the PMC 21, the levels of the control signal Dcon, the control signal VoREQ, and the control signal S YNC input to the DCZDC power supply circuit cell 14 are at predetermined levels. You can fix it to the level. In the example shown in FIG. 1, the DCZDC power supply circuit control cell 51 is used to fix the level of the control signal D con to the H level, and to fix the level of the control signal V o REQ to the H level. D CZD C power supply circuit control cell 52 is used.
  • the DCZDC power supply circuit control cells 51 and 52 are a kind of IZO cell.
  • the I ⁇ cells for transmitting and receiving signals to and from a function block provided as an internal circuit of the semiconductor chip include the DCZDC power supply circuit cells 11 to 14, the input power supply pad cells 41 to 46, and the DC power supply control cell 5 1 , 52 as well as an input signal pad cell 61 and an output signal pad cell 71.
  • the input signal pad cell 61 is an I cell for inputting a signal to a functional block.
  • the output signal pad cell 71 is an I cell for outputting a signal from a functional block.
  • the DCC conversion circuit is mounted on the DCZDC power supply circuit cell.
  • the DCCDC power supply circuit cell When placing a DCC power supply circuit cell on a semiconductor chip, the DCCDC power supply circuit cell is treated as an I ⁇ cell. Therefore, the position of the DC ZDC power supply circuit cell on the semiconductor chip is determined in the same way as other various 1 ⁇ cells (eg, input power supply pad cells 41 to 46, input signal pad cells 61, output signal pad cells 71, etc.). Is done. This makes it possible to arrange the DC / DC power supply circuit cells on the semiconductor chip using a commercially available IZO cell automatic arrangement tool in the same manner as the I-cell.
  • the IZ ⁇ cell can be arranged at any position in the 1-cell arrangement region including the four corners of the periphery of the semiconductor chip.
  • a DCZDC power supply circuit cell is a type of I ⁇ cell. Therefore, it becomes possible to arrange the DCZDC power supply circuit cell at an appropriate position in the I-cell arrangement area in accordance with the requirement regarding the operating power supply voltage from the functional block included in the internal circuit of the system LSI.
  • the request for the operating power supply voltage from the functional block may be a request for supplying an optimal operating power supply voltage according to the operating state of the functional block, or may be a predetermined operation.
  • the power supply voltage may be required to be supplied.
  • a plurality of function blocks are included in the internal circuit of the system LSI
  • a plurality of DCZDC power supply circuit cells are arranged in the IZ ⁇ cell arrangement area so as to correspond to each of the plurality of function blocks. Is also good.
  • DCZ When arranging various IZO cells such as DCZDC power supply circuit cells and input power supply pad cells to supply operating voltage to functional blocks (IP blocks), DCZ
  • the output voltage from the DC power supply circuit cell is output to the outside of the semiconductor chip, and is input again to the semiconductor chip from the input power supply pad cell via the LC circuit (smoothing circuit) provided outside the semiconductor chip.
  • the output voltage from the DZDC power supply circuit cell is smoothed by the LC circuit (smoothing circuit).
  • the LC circuit smoothing circuit
  • FIG. 2 shows a configuration of a circuit block of the DCZDC power supply circuit cell 11 shown in FIG.
  • the DCZDC power supply circuit cells 12 to 14 shown in FIG. 1 also have the same configuration as the DC / DC power supply circuit cell 11.
  • the power supply cell 11 has a power supply voltage conversion function of converting a certain power supply voltage into another power supply voltage.
  • a PWM clock synchronous self-excited oscillation method is used as a power supply voltage conversion method.
  • the present invention is not limited to the power supply voltage conversion method.
  • the power supply circuit cell 11 may have a power supply voltage conversion function according to an arbitrary power supply voltage conversion method.
  • the DCZDC power supply circuit cell 11 includes a voltage conversion unit 110 and a trimming unit 112.
  • the voltage conversion section 110 is connected to the internal signal pin 114 and the external pad 116.
  • the voltage conversion unit 110 includes a reference voltage generation circuit (BGR: B and Gap Reference) 110 a, a control unit 110 b that controls a mode of power supply voltage conversion, and a surge (ESD: Electrostatic D). ischare) Includes output transients 110c with protection.
  • BGR B and Gap Reference
  • ESD Electrostatic D
  • the trimming section 1 1 2 uses the reference voltage (V ref, V ref — out) are provided to suppress fluctuations.
  • the DC power supply circuit cell 11 includes, as internal signal pins 114, a pin 114a for inputting a control signal Dcon, a pin 114t for inputting a control signal VoREQ, and control And a pin 114c for inputting a signal SYNC.
  • DCZDC power supply circuit cell 1 1 is used as control signal V o R E as external pad 1 16
  • Pad 1 16 a for outputting the power supply voltage LX according to the logical value of Q
  • pad 1 16 b for inputting the DCZD C switch power supply Vd d—dc (3.3 V)
  • DCZDC ground And a pad 1 16 c for inputting a power supply V ss — dc (0 V).
  • the DCZDC power supply circuit cell 11 further has, as an external pad 116, a pad 116d for inputting an analog power supply Vd dH (3.3 V). This pad is connected to BGR 110a as a power supply pin for BGR110a.
  • the BGR 110a changes the reference voltage Vref output from the BGR110a according to the logical value of the control signal VOREQU.
  • the control unit 11 Ob changes the value of the power supply voltage LX output from the output transistor unit 110c in response to the reference signal Vref.
  • the power supply voltage LX is output to the outside of the DCZDC power supply circuit cell 11 via the external pad 116.
  • FIG. 3 shows an arrangement of circuit blocks of the DCZDC power supply circuit cell 11.
  • Three pads are used as pads 116a for outputting the power supply voltage LX. Similarly, three pads are used as pad 116b and pad ⁇ 16c, respectively. The three pads used for the same voltage are covered with a common metal. This minimizes the resistance components of the three pads used for the same voltage. Similar effects can be obtained by using two or more pads for the same voltage (signal).
  • Figure 4 shows the recommended layout of LSI 2 with DCZDC power supply circuit cell 11
  • the power supply circuit cell 11 is arranged on the semiconductor chip 10a.
  • the power supply voltage LX output from the DCZDC power supply circuit cell 11 via the pad 116a is supplied to the path 118 via the LC circuit 117 as the power supply voltage Vout.
  • the LC circuit 117 and the bus 118 are provided outside the semiconductor chip 10a.
  • the power supply voltage Vout is input again to the semiconductor chip 10a through the input power supply pad cells 121 to 124 as the power supply voltage Vin.
  • the power supply voltage V IN is input to the semiconductor chip 10a via the plurality of input power supply pad cells 122 to 124 for mainly two reasons.
  • the first reason is to minimize the distance from the input power supply pad cell to the functional block of the internal circuit to which the power supply voltage V in is supplied.
  • the resistance component of the metal wiring for connecting the input power supply pad cell to the function block of the internal circuit increases.
  • the voltage drop due to the current flowing through the metal wiring increases.
  • the voltage drop due to the bus 118 is so small as to be negligible compared to the voltage drop due to the metal wiring formed inside the semiconductor chip 10a. Therefore, in order to minimize the voltage drop of the power supply voltage V in, it is preferable to minimize the length of the metal wiring formed inside the semiconductor chip 10a.
  • the second reason is to prevent the output current of the input power supply pad cell from exceeding the upper limit.
  • the upper limit value of the output current of the input power supply pad cell is predetermined for the input power supply pad cell from the viewpoint of reliability such as preventing a reduction in wiring life due to EM (Electro Migration).
  • EM Electro Migration
  • the example shown in Figure 4 is When each of the four input power supply pad cells 121 to 124 can output a current of up to 8 OmA, and the function block of the internal circuit to which the power supply voltage Vin is supplied requires, for example, a current of 300 mA Is assumed.
  • FIG. 5 shows a configuration of the PRML read channel LSI 3 when the DC ZDC power supply circuit cells 211 to 215 of the embodiment of the present invention are applied to the PRML read channel LSI3.
  • the PRML read channel LSI 3 is formed on a single semiconductor chip 10b.
  • the DCZDC power supply circuit cells 211 to 215 shown in FIG. 5 have higher functions than the DCZDC power supply circuit cells 11 to 14 shown in FIG. That is, the power supply circuit cells 211 to 215 have a function of outputting one of the 13 power supply voltages in response to the 4-bit control signal Vo REQ.
  • the three types of power supply voltages are, for example, in increments of 0.1 V from 1.8 V to 3.0 V.
  • a reproduced waveform signal obtained from a recording medium such as a magnetic disk is used as an input signal pad cell.
  • a VGA Very Gain Amplifier
  • LPF Low Pass 1 1 6) :
  • PREQ Partial Resp on se Equalizer
  • the data is encoded before being written to a recording medium such as a magnetic disk.
  • LEVEL SH I FTER 287 is the level of the signal output from DECQDER 286. To convert. This is because the signal output from the DECODER 286 is 1.8 V, whereas the signal output outside the semiconductor chip 10 b is 3.3 V. The signal whose level has been converted by the LEVEL SH IFTER 287 is output to the outside of the semiconductor chip 10b as reproduction data via the output signal pad cell 271.
  • a PLL (Phase Lock Lo) 288 extracts a clock signal from the output signal of the ADC 283 or the output signal of the PREQ 284.
  • LMS (LeastMeanSquare) 289 adaptively updates the tap coefficient of the FIR filter included in PREQ284.
  • the VGA 281, LPF 282 and ADC 283 are analog blocks (functional blocks) that process analog signals. An operating voltage of 3.0 V is supplied to these analog blocks. This operating voltage (3.0 V) is obtained by converting a power supply voltage (3.3 V) supplied from outside the semiconductor chip 10b using the DC / DC power supply circuit cell 211. The power supply voltage converted by the DC / DC conversion circuit mounted on the DCZDC power supply circuit cell 2 1 1 is output once to the outside of the semiconductor chip 10 b, and the LC circuit 2 provided outside the semiconductor chip 10 b. Smoothed by 17a. The smoothed power supply voltage is again input to the semiconductor chip 10 b via the input power supply pad cell 241, and then supplied to the VGA 281, LPF 282, and ADC 283.
  • the PLL 288 is also an analog block (functional block).
  • the operating voltage of 3.0 V is supplied to the PLL 288.
  • This operating voltage (3.0 V) is obtained by converting the power supply voltage (3.3 V) supplied from outside the semiconductor chip 10 b using the DC / DC power supply circuit cell 212.
  • PREQ284 and VITERB I 285 are digital This is a functional block that needs to operate at high speed in the total block.
  • the PREQ 284 and VITERB I 285 are supplied with a variable operating voltage in the range of 2.0V to 2.5V. This is because it is desired to reduce the power consumption in P REQ 284 and VI TERBI 285 as much as possible.
  • the DC / DC power supply circuit cell 214 executes a DCZDC operation according to the control signal Vo REQ output from the 290.
  • the PMC 290 detects the lowest voltage at which the PREQ 284 and VITERB I 285 can operate, and controls the DCZDC power supply circuit cell 214 to output the lowest voltage.
  • DECODER 286 is a function block that operates relatively slowly in a digital block.
  • the DECORDER 286 is supplied with an operating voltage of 1.8 V.
  • This operating voltage (1.8 V) is obtained by converting a power supply voltage (3.3 V) supplied from outside the semiconductor chip 10 b using the DCZDC power supply circuit cell 215.
  • the LEVEL SH ITER 287 by its nature, requires two types of operating voltages, 1.8V and 3.3V.
  • the operating voltage of 1.8 V is supplied from the DC / DC power supply circuit cell 215.
  • the operating voltage of 3.3 V is supplied from outside the semiconductor chip 10b.
  • LMS 289 is a functional block that operates relatively slowly. LMS 289 has
  • This operating voltage (1.8 V) is obtained by converting a power supply voltage (3.3 V) supplied from outside the semiconductor chip 10 b using the DCZDC power supply circuit cell 213.
  • the LMS 289 sets the level of the control signal DCon to L level. As a result, the power supply by the DCZDC power supply circuit cell 213 is stopped, and the LMS 289 Power consumption can be reduced.
  • the PRML read channel LSI 3 was taken as the system LSI, but the PRML read channel LSI3 was taken as one IP and another system LSI.
  • Figure 6 shows a flow chart that determines the locations on the semiconductor chip where the various I / ⁇ cells are located.
  • step ST1 positions on the semiconductor chip where a plurality of functional blocks mounted on the system LSI are arranged are determined.
  • P RML read channel L S I 3 VGA281, LPF 282, ADC 283, P REQ 284, V I TE
  • the positions on the semiconductor chip 10b where the various functional blocks called the PLL 288, LMS 289 and PMC 290 are arranged are determined.
  • step ST2 among the multiple functional blocks mounted on the system LSI,
  • One function block is selected. For example, the function block of PLL 288 is selected.
  • step ST3 it is determined whether or not the selected function block requires a voltage other than the external power supply voltages (Vdd, Vss). If the determination is "Yes”, the process proceeds to step ST4; if the determination is "No”, the process proceeds to step ST5. In the case of the PLL 288 function block, it is determined that a voltage of 3.0 V is required as a voltage other than the external power supply voltage (Vdd, Vss).
  • step ST4 the position on the semiconductor chip where the DCZDC power supply circuit cell and the input power supply pad cell and the like are arranged is determined.
  • a DC ZDC power supply circuit cell 212 and an input power supply pad cell 242 are required to supply a voltage of 3.0 V to the PLL 288. Therefore,
  • step ST4 the position on the semiconductor chip 10b where the DC / DC power supply circuit cell 212 and the input power supply pad cell 242 are arranged is determined.
  • the input power supply pad cell 242 is arranged as close as possible to the PLL 288.
  • step ST5 it is determined whether all the functional blocks mounted on the system LSI have been selected. If the determination is "Yes”, the process proceeds to step ST6; if the determination is "No”, the process returns to step ST2. In this way, the processing of step ST2 and step ST3 (and step ST4 if necessary) is executed for all functional blocks mounted on the system LSI.
  • step ST6 the position on the semiconductor chip where the input power supply pad cell for the external power supply voltage (Vdd, Vss) is to be arranged is determined.
  • the position on the semiconductor chip where the input power supply pad cell 246 for a power supply voltage of 3.0 V is determined.
  • step ST7 positions on the semiconductor chip where input signal pad cells for input signals and output signal pad cells for output signals are arranged are determined.
  • the input signal includes, for example, a clock signal.
  • the PRML read channel LSI 3 for example, the positions on the semiconductor chip where the input signal pad cells 261 for inputting a reproduced waveform signal and the output signal pad cells 271 for outputting reproduced data are determined. .
  • the flow shown in FIG. 6 may be executed by a human or by a specific machine (or computer). It is preferable that the flow shown in FIG. 6 be executed interactively by the interaction between the human (operator) and the specific machine (or computer).
  • the commercially available automatic Using the placement and routing tool, the layout of functional blocks and IZO cells (layout by automatic IZ ⁇ array generation) is performed, and wiring between functional blocks and between functional blocks and IZO cells is performed.
  • the DCZDC power supply circuit cell when the position of the DCZDC power supply circuit cell on the semiconductor chip is determined, the DCZDC power supply circuit cell is treated as an I / O cell. If there is a function block that requires a voltage other than the external power supply voltage (Vdd, Vss) among the multiple function blocks mounted on the system LSI, DCZDC for supplying voltage to that function block
  • Vdd, Vss external power supply voltage
  • DCZDC for supplying voltage to that function block
  • the DCZDC power supply circuit cell and the input power supply pad cell are arranged and wired on a semiconductor chip by using a commercially available IZ ⁇ cell automatic arrangement and wiring tool. In this way, the DCZDC conversion circuit can be mounted on the system LSI.
  • the DCZDC conversion area is placed in an area other than the I-cell arrangement area (that is, the internal circuit arrangement area). If a conversion circuit is placed, DCZDC The distance between the conversion circuit and the input power supply pad is longer than when the DCZDC power supply circuit cell of the present invention is used, which leads to an increase in wiring resistance. As a result, the conversion efficiency is reduced as compared with the DCZDC power supply circuit cell of the present invention.
  • Fig. 7 shows the internal circuit layout area 320 where the PMC 21 shown in Fig. 1, the function block IP31, etc. are placed, and a set of DC ZDC power supply circuit cells for supplying the power supply voltage to the function block IP31.
  • 11 shows an I-node cell arrangement area 310 in which 1 and an input power supply pad cell 42 are arranged.
  • the height H2 of the DCZDC power supply circuit cell 11 is set lower than the height H1 of the other IZ ⁇ cells (for example, the input power supply pad cell 42). That is, H2 ⁇ H1.
  • the design man-hour for SI can be reduced.
  • a set of D CZD C power supply circuit cells and an input power supply pad cell for supplying a power supply voltage to the function block should be placed at any position in the I ⁇ cell placement area including the four corners of the semiconductor chip. Can be. Therefore, a plurality of sets of DCZDC power supply circuit cells and input power supply pad cells can be arranged according to the requirements of the internal circuit of the semiconductor chip.
  • IZ ⁇ cells having a power supply voltage conversion function of converting a certain power supply voltage to another power supply voltage as described below.
  • the first type of IZ cell is an I cell that includes a surge protection diode and an output transistor.
  • the second type of I ⁇ cell This is an Iz ⁇ cell that includes an outgoing transistor with a protective function.
  • a D CZD C power supply circuit cell that can realize a high-efficiency, low-noise on-chip D CZD C converter is ideal, but the above-mentioned first and second types of IZ ⁇ cells are the semiconductor chips of the present invention. As long as the design method is used, the effects described above can be obtained.
  • FIG. 8A is a circuit diagram of the first type 1 1cell 105a.
  • the output transistor section 102a does not have a surge protection function. Such an outgoing transient evening section 102a is common.
  • the first type I ⁇ cell 105a is composed of a control circuit 101 for controlling the mode of converting the power supply voltage, an output transistor 102a for outputting the power supply voltage, and a semiconductor integrated circuit from static electricity and other surges. Includes surge protection diode 106 for protecting internal circuit of chip (chip) and external input / output terminal pad.
  • the control circuit 101 is configured to include, for example, the BGR 110a, the control unit 110b, and the trimming unit 112 shown in FIG.
  • the control circuit 101 outputs a control signal pCtrl and a control signal nCtrl.
  • the control signal Pctr1 is used to control on / off of the Pch output transistor ptr included in the output transistor section 102a.
  • the control signal nctr1 is used to control on / off of the Nch output transistor ntr included in the output transistor section 102a.
  • the input voltage V in is shoved by the output transistor section 102 a and then smoothed by the LC circuit 107. As a result, an output voltage Vout is obtained.
  • the IZ ⁇ cell 105a of the first type functions as a DC / DC conversion circuit that converts the input voltage V in to the output voltage Vout.
  • the first type of 1-cell 105a functions as a switching regulator overnight type DCZDC conversion circuit.
  • Switching voltage is a circuit that converts the input voltage Vin (eg, 3.3 V) to an output voltage Vout (eg, 2.5 V) different from the input voltage Vin.
  • Control circuit 101 is positive phase
  • the control signal Pctr 1 having the pulse waveform of N is output to the gate of the output transistor ptr of Pch, and the control signal Nctr1 having the pulse waveform of the opposite phase is output to the gate of the output transistor ntr of Nch.
  • the input voltage Vin is jibbed.
  • the input voltage Vin that has been shoved is smoothed by the LC circuit 107.
  • an output voltage V out is obtained.
  • the duty ratio of the pulse waveform is 50
  • the output voltage Vout is half the input voltage Vin.
  • the output voltage Vout can be changed by changing the duty ratio of the pulse waveform.
  • the Nch output transistor ntr When the Pch output transistor ptr is on, the Nch output transistor ntr is off. In this case, the current is connected from the input terminal for inputting the input voltage Vin to the output terminal for outputting the capacitance C and the output voltage Vout via the Pch output transistor ptr and the inductor L. To an internal circuit (not shown).
  • the Nch output transistor ntr is on.
  • the current flows from the ground terminal to the internal circuit (not shown) connected to the output terminal for outputting the capacitance C and the output voltage Vout via the Nch output transistor ntr and the inductor L.
  • the inductor L and the capacitor C are provided outside the first type IO cell 105a as external components.
  • the aluminum wiring resistance is a large value of about 0.1 ⁇ square. Therefore, in the DCZDC converter built in the semiconductor integrated circuit, the aluminum wiring resistance is a factor of performance degradation.
  • FIG. 9 is present in the circuit of the 1st cell 105a of the first type shown in FIG. 8A.
  • the wiring resistance is explicitly shown.
  • the current is output from the input terminal for inputting the input voltage Vin to output the output voltage It flows to the output terminal. From the input terminal to the output terminal, the current flows through the bonding wire 600, pad 103 (external input / output terminal pad ⁇ aluminum wiring on surge protection diode 106), output transistor Part 102 a (aluminum wiring 601 to Pch output transistor ptr ⁇ aluminum wiring 601), pad part 103 (aluminum wiring 602—external I / O terminal ad), bonding wire 600, induct Evening Via L.
  • the total wiring resistance in the current path from the input terminal to the output terminal is as high as 2.55 ⁇ .
  • the breakdown of the wiring resistance is as follows: the resistance of the bonding wire 600 is about 0.1 ⁇ , the resistance of the aluminum wiring 602 on the surge protection diode 106 is about 0.5 ⁇ , and the output transistor The resistance of the aluminum wiring 6 ⁇ 1 in the evening section 102a is about 0.6 ⁇ , and the on-resistance of the Pch output transistor ptr is about 0.15 ⁇ . The wiring resistance of Inductor L is ignored.
  • the maximum currents I max of the three-terminal linear regulator and the switching regulator can be obtained by (Equation 1).
  • Ro is a wiring resistance from an input terminal for inputting the input voltage V in to an output terminal for outputting the output voltage V ⁇ ut. Since Imax needs to be sufficiently larger than the current required by the load, Ro must be sufficiently small. In particular, when the value of the input voltage V in is close to the value of the output voltage V out, the influence of Ro becomes large.
  • the power loss P 1 os s over the switching leg can be represented by (Equation 2).
  • the efficiency of the DC / DC conversion circuit is only 90.7% at the maximum. If the value of the wiring resistance Ro can be reduced by about half to 1.2 ⁇ , the maximum efficiency will be 95.4%, and if it can be further halved to 0.6 ⁇ , it will be 97.7%.
  • the surge protection diode 106 is arranged near the external input / output terminal pad, so that the wiring resistance is lower than that of the second type IZO cell 105b described later. Inevitably, it is impossible to achieve efficient DC-ZDC conversion.
  • FIG. 8B is a circuit diagram of the second type I-noise cell 105b.
  • the second type I-cell 105b realizes DCZ DC conversion with higher efficiency than the first type I-cell 105a.
  • the second type IZ ⁇ cell 105b includes a control circuit 101 for controlling the output transistor section 102b, an output transistor section 102b having a surge protection function, and an external input / output terminal Pad.
  • the output transistor portion 102b is arranged near the external input / output terminal pad of the semiconductor chip. This is because the second type IZO cell 105b does not need to provide a surge protection diode between the output transistor section 102b and the external input / output terminal pad. This is because, in comparison, the output transistor section 102b can be arranged near the external input / output terminal pad.
  • FIG. 10 shows an example of a layout configuration of the output type evening part 102b of the second type.
  • ptr and ntr have surge protection function.
  • h Shows the output transistor.
  • the control signal Pctr1 is connected to the gate of the Pch output transistor ptr, and the control signal nctr1 is connected to the gate of the Nch output transistor ntr.
  • the input voltage Vin is connected to the source of the Pch output transistor Ptr, and the ground GND is connected to the source of the Nch output transistor ntr.
  • the drain of Pch output transistor ptr and the drain of Nch output transistor ntr are connected to output voltage Vout.
  • a folded transistor configured by folding the gate of the output transistor section 102b is used, a large output transistor section 102b of a large size can be generated while suppressing an increase in area.
  • High-current rupture is the destruction of the junction (FN junction) caused by the current density (current per unit gate width) flowing through a transistor exceeding the upper limit.
  • High-voltage breakdown is a breakdown in which a strong electric field is mainly applied to the gate and the gate and substrate are short-circuited. Therefore, it is important to combine the output transistor with the surge protection function by (a) enhancing the capacity of the transistor diffusion region against high voltage breakdown, and (b) using the power supply and surge charge against large current breakdown. This is the strengthening of the current path to escape to ground.
  • the output transistor section 102 b of the present invention supplies current of an internal circuit via an external circuit such as an LC circuit, the output transistor section 102 b is more than a conventional surge protection diode. It has a large size in minutes. Therefore, when the output transistor portion 102b of the present invention is used, enhancement of the diffusion capacitance value does not pose a problem.
  • the gate width of the transistor it is effective to increase the gate width of the transistor or to insert a resistor between the drain of the transistor and the channel under the gate to reduce the current value.
  • a resistor As a specific method of adding a resistor, it is conceivable to increase the distance between the gate and the contact.
  • the distance between the gate and the contact CW is equivalent to that of the protection diode. Measures for distance were taken.
  • the output transistor 102b of the present invention could also have a surge protection function.
  • the wiring from the input terminal for inputting the input voltage Vin to the output terminal for outputting the output voltage Vout is performed.
  • the resistance Ro was 2.55 ⁇ .
  • the output transistor section 102b having the function of the surge protection diode the aluminum wiring 107 can be omitted.
  • the wiring resistance Ro is reduced from 2.55 to 1.55 ⁇ . Therefore, the maximum current I max in the second type I-noise cell 105b is approximately 1.65 times the maximum current I max in the first type IZO cell 105a from (Equation 1).
  • the efficiency 7 is improved from 90.7% of the first type IZO cell 105a to 94.4% from (Equation 3). You. As described above, the effect of the output transistor portion 102b having the surge protection diode function on the improvement of the DCZDC conversion performance is significant.
  • the surge protection diode is removed and the output transistor 102b having the surge protection function is used. You. This makes it possible to eliminate the aluminum wiring resistance on the surge protection diode. As a result, highly efficient DC ZDC conversion is realized.
  • FIG. 11 shows another example of the layout of the output transistor section 102b of the second type 1 @ cell 105b.
  • the distance between the gate and the contact CW must be sufficiently large, and in the case of a 0.35 m process, the distance is about 7 times the minimum distance in the design rule. It will be doubled. Therefore, the area of the output transistor section 102b, which also has a surge protection function, is about four times as large as the area laid out with the minimum distance according to the design rules.
  • a mesh gate transistor as shown in Fig. 11 was adopted to suppress the increase in the area of the output transistor 102b, which also has a surge protection function. While the transistor shown in FIG. 10 has a structure in which the gates are arranged in parallel on the diffusion region, when the gate is formed in a lattice shape as shown in FIG. A transistor having the same gate width as the conventional one can be realized. The size of the outgoing transistor evening section 102b is large, so the effect of the mesh gate to reduce the area is enormous. Further, the output transistor section 102 b further extends the lattice-shaped gate shown in FIG. 11 and, as each diffusion region separated by the lattice-shaped gate, a drain region near four of the source region. Four neighboring areas of the drain region can be used as the source region. In this case, a large-sized output transistor portion 102b can be generated while suppressing an increase in area.
  • an output transistor having a surge protection diode function only in an area where a protection diode is conventionally arranged is provided. If they are arranged, the increase in area can be suppressed. If a mesh gate output transistor is used, an output transistor having a surge protection diode function can be easily arranged only in the protection diode region. Therefore, in existing semiconductor integrated circuits, the voltage of only the internal circuit is reduced while maintaining the compatibility of the external interface voltage. If desired, the use of the DCZDC conversion circuit of the present invention makes it possible to easily lower the voltage without increasing the area.
  • a capacitance and a resistance exist between the diffusion region and the substrate, and power is lost due to the substrate resistance every time the potential of the source region and the drain region changes.
  • this power loss is proportional to the area of the diffusion region, the power loss caused by the capacitance of the diffusion region can be halved by reducing the area by the mesh gate.
  • the mesh gate transistor shown in FIG. 11 has the effect of reducing power loss as well as area reduction.
  • FIG. 12A and 12B show a modification of the second type I-cell 105b shown in FIG. 8B.
  • the output terminal for outputting the output voltage Vout ', the input terminal for inputting the input voltage Vin, and the terminal connected to the ground GND are separated from each other. Resistance exists.
  • the input terminal for inputting the input voltage Vin and the ground GND are connected near the output terminal for outputting the output voltage Vout '.
  • a method of arranging terminals is also effective.
  • FIG. 13A shows another modification of the I-noise cell 105b of the second evening shown in FIG. 8B.
  • 500 is a metal covering a plurality of input terminals for inputting the input voltage Vin
  • 501 is a metal covering a plurality of output terminals for outputting the output voltage Vo ut '
  • 502 Is a metal that covers multiple terminals connected to the ground GND.
  • it is effective to cover multiple terminals with a common metal as shown in FIG. 13A.
  • the wiring resistance of the bonding wire is reduced.
  • FIG. 13B shows how much the wiring resistance can be reduced by the configuration shown in FIG. 13A as compared with the wiring resistance of the first type I-cell 105a (FIG. 9). Is specifically shown.
  • the wiring resistance of the bonding wire 600 can be reduced as compared with the case where the input voltage Vin is input through a single bonding wire. .
  • three terminals are provided for each of the input voltage Vin, the output voltage Vout ', and the ground GND. Therefore, the wiring resistance of the bonding wire 600 is reduced from the conventional 0.1 ⁇ to 0.03 ⁇ .
  • the resistance of the plurality of terminals is reduced to 0.03 ⁇ .
  • the aluminum wiring 602 on the surge protection diode 106 with a resistance of 0.5 ⁇ that was present in the first type IZ ⁇ cell 105a shown in FIG. 9 is the second type IZO cell shown in FIG. 13B. It is removed at 105b. Therefore, the resistance due to such aluminum wiring is not shown in FIG. 13B.
  • the resistance due to the aluminum wiring of the output transistor section 10 2b can be reduced by providing multiple terminals for a common voltage and arranging the power supply terminal and the ground terminal so as to be adjacent to the output terminal. From 0.6 ⁇ at 1 ⁇ cell 105a, it was able to be changed to 0.2 ⁇ (resistance of aluminum wiring 601) and 0.1 ⁇ (resistance of aluminum wiring 603).
  • the wiring resistance Ro from the input terminal for inputting the input voltage Vin to the output terminal for outputting the output voltage Vout is 2.55 for the first type IZ ⁇ cell 105a. In contrast to ⁇ , it can be reduced to 0.57 ⁇ in the second type IZO cell 105b.
  • the maximum current I max is about 4.5 times the conventional value from (Equation 1), and the maximum efficiency is as follows under the condition that the output voltage Vout is 2.5 V and the load current Io is 100 mA. From (Equation 3), it is improved from 90.7% of the first type IZO cell 105a to about 98%. As described above, the second type IZ ⁇ cell 105b shown in FIGS. 13A and 13B greatly contributes to the improvement of the performance of DCZDC conversion.
  • Fig. 14 shows the structure of a semiconductor integrated circuit (semiconductor chip) after package sealing.
  • the wiring resistance of the DC ZD C conversion circuit includes not only the aluminum wiring resistance but also the bonding wire wiring resistance, not only minimizing the aluminum wiring resistance but also minimizing the bonding wire resistance will result in DC ZD C conversion.
  • the performance of the circuit is further improved.
  • the bonding wire 600 is a package for sealing the semiconductor integrated circuit 100 from an external input / output terminal pad connected to the source / drain of the output transistor area 102 b around the semiconductor integrated circuit.
  • the length of the wire is usually the longest for the bonding wire 600 connected from the external input / output terminals at the four corners of the semiconductor integrated circuit to the package 700, and is within the length of one side of the semiconductor integrated circuit. Bonding wire 600 from point is shortest. Therefore, when the IZO cell 105b is arranged in the peripheral portion except for the four corners in the semiconductor integrated circuit, the resistance of the bonding wire 600 is reduced, and the performance of DCZDC conversion is improved. Normally, the semiconductor integrated circuit is placed at the center of the package.
  • the external input of the I-cell 105b is required. It is also effective to arrange the semiconductor integrated circuit (chip) at a position shifted from the center of the package so that the length of the bonding wire 600 connecting the output terminal pad and the package 700 is the shortest. is there.
  • the control circuit 101 It is also possible to configure these IZ ⁇ cells so as not to include Although the first type IZ ⁇ cell 105 a and the second type IZ ⁇ cell 105 b are both described as including the external input / output terminal pad, they also include the external input / output terminal pad. It is also possible to configure these I / ⁇ cells so that they do not. If the IZ cell has a format that includes the external input / output terminal pad, it is advantageous in that the external input / output terminal pad and the DC / DC conversion circuit can be handled simultaneously. Further, although the I-noise cell arrangement region is set at the outer peripheral portion of the chip, it may be provided at the center portion or the like of the chip.
  • the DC-DC converter of the first type I-no cell 105a and the second type I-cell 105b has been described as an example of a switching regulator type. It can also be applied to the three-terminal reguille overnight type shown in Fig. 15.
  • the three-terminal regulator is a circuit that converts the input voltage V in to a different output voltage V out.
  • the voltage Vr obtained by dividing the reference voltage and the output voltage Vout by the resistor R is compared by a voltage comparator.If Vr is higher than the reference voltage, the output transistor ptr is turned off and the output voltage V out is lowered, and if it is low, the output transistor ptr is turned on and the output voltage V out is raised. By this operation, the output voltage Vout becomes a desired voltage. Also, by changing the division ratio by the resistor R, the output voltage Vout can be changed.
  • the output transistor ptr When the output transistor ptr is on, the current flows from the input terminal for inputting the input voltage V in to the capacitor C and the internal circuit 104 via the output transistor ptr.
  • the capacitance C is added to keep the fluctuation of the output voltage Vout within a range that the internal circuit 104 allows. Because the capacitance C has a large capacitance value, it is often used as an external component. Industrial applicability
  • wiring resistance in the power supply circuit is minimized by disposing the output transistor portion near the external input / output terminal of the semiconductor chip. This improves the performance of DCZDC conversion by the power supply circuit.
  • the area in which the protection diode was formed was eliminated, and the area of the semiconductor chip on which the power supply circuit was formed was reduced by configuring the output transistor section with mesh-type transistors.
  • the semiconductor chip has a power supply voltage conversion function.
  • the DCZDC power circuit cell can be treated like any other IZ ⁇ cell, and the position on the semiconductor chip where the DC / DC power circuit cell is located can be determined. This makes it possible to create a high-performance DCZDC conversion circuit that does not depend on the designer's design ability. In addition, it is possible to create a flexible and high-performance DCZDC conversion circuit that meets the needs of the internal configuration of the system LSI without placing a burden on the designer.

Description

明 細 書 電源回路および半導体チップの設計方法 技術分野
本発明は、 電源回路および半導体集積回路 (半導体チップ) の設計方法に関す る。 背景技術
近年、 半導体集積回路 (半導体チップ) の低消費電力化のニーズが高まってい る。 低消費電力化のためには低電圧化が有効であるが、 外部イン夕フェースの互 換性を保っために、 半導体集積回路全体を低電圧化するのではなく、 内部回路の みを低電圧化するアプローチが採られている。 そのためには、 外部インタフエ一 ス用電源と内部回路用電源という複数の電源が必要となるが、 複数の電源を用意 するとコストがかかる。 このコストを削減するためには、 外部インタフェース用 の電圧を入力とし、 内部回路用の電圧を出力とする電源回路 (以下、 DCZDC 変換回路と称す) を半導体集積回路に内蔵するオンチップ電源化方法が有効であ る。 DCZDC変換回路としては、 3端子レギユレ一夕やスイッチングレギユレ 一夕等が知られている。
半導体チップに DCZDC変換回路を搭載すれば、 ユーザ (設計者) は余分な 電源電圧を供給するための専用線をボード上に設ける必要がなくなるが、 以下の 2つの課題を有する。
1) 設計者の設計能力に依存しない、 高性能な DC ZD C変換回路を作成する こと。
半導体チップに DCZDC変換回路を搭載するに当たり、 設計者が新たに DC ノ DC変換回路を設計する場合、 半導体集積回路内の配線抵抗が大きく、 電力変 換の高効率が困難であり、 また、 スイッチングレギユレ一夕では構造的にスイツ チングノイズが大きく、 チップの内部回路に影響するなど、 変換効率及びノイズ の観点で高性能な DCZDC変換回路を常時作成できるとは限らない。
また D CZD C変換回路のマクロセルを活用する場合、 仮に高性能なマクロセ ルであっても、 各種 I Z〇セルの配置領域以外の領域 (つまり内部回路配置領 域) に、 その DCZDC変換回路を配置すれば、 DCZDC変換回路と電源パッ ドの距離が長くなり、 その分配線抵抗の増加を招く。 このことにより、 変換効率 の低い D C D C変換回路となる。
何れにしても高性能な D CZD C変換回路をチップ上に搭載するには、 設計者 の設計能力に強く依存する。 従って、 設計者の設計能力に依存することなく (例 えば、 設計者のオンチップ電源に関する知識の有無にかかわらず) 、 常に高性能 な D C Z D C変換回路を作成することを保証することが困難である。
2) 設計者に負担をかけることなく、 システム L S Iの内部構成の要請に応じ た柔軟かつ、 高性能な D CZD C変換回路を作成すること。
DCZDC変換回路をチップ上に搭載する場合、 システム L S Iを構成する複 数の機能ブロックの要請に対応した柔軟な設計が求められる。 例えば、 パワーマ ネ一ジメント回路 P M C (P owe r Ma n a g eme n t C i r c u i t ) を用いて複数の機能ブロック (I P) に対して、 各機能ブロックの動作状態 に応じて最適なパワーマネジメントをする場合、 機能ブロックの数だけ DCZD C変換回路をチップ上に搭載する必要がある。 この場合、 機能ブロックに対して DCZDC変換回路をどこに配置するかが問題となる。 上述したように、 DCZ DC変換回路が配置されるチップ上の位置により、 DCZDC変換回路の変換効 率を低下させる場合がある。 設計工数を増やすことなく、 DCZDC変換回路が 配置されるべきチップ上の適切な位置を簡便に決定することが困難である。 本発明者等は、 上記課題に対して以下のように考えた。 DCZDC変換機能を 有する DCZDC電源回路セルを I ZOセルの一種として作成し、 DCZDC電 源回路セルが配置される半導体チップ上の位置を決定する際に D C ZD C電源回 路セルを他の I 〇セルと同様に取り扱えるようにする。 ここで、 I /Oセルと は、 半導体チップの内部回路として設けられる機能ブロックと信号の授受を行う セルをいう。 変換効率およびノィズの観点から高性能な D C / D C変換機能を有 する D C ZD C電源回路セルを予め作成しておくことが好ましい。 D C ZD C電 源回路セルが配置される半導体チップ上の位置を他の I ZOセルと同様に決定し た後、 I ZOセル自動配置ツールを用いて D C ZD C電源回路セルを含む各種の Iノ〇セルを半導体チップ上に配置する。 これにより、 上述した課題 (1 ) およ び (2 ) が解決される。
本発明の目的は、 高効率の D C ZD C変換回路を提供することにある。
本発明の他の目的は、 設計者に負担を必要以上にかけることなく、 半導体チッ プの内部構成の要請に応じた半導体チップの設計方法を提供することにある。 発明の開示
本発明の電源回路は、 半導体チップ上に形成される電源回路であって、 電源電 圧を出力する出カトランジス夕部と、 前記出力トランジスタ部を制御する制御回 路とを備え, 前記出力トランジスタ部は、 前記半導体チップの外部入出力端子の 近傍に配置されている。 これにより、 上記目的が達成される。
前記出力トランジスタ部は、 サージ保護機能を有していてもよい。
前記出力トランジスタ部は、 メッシュ型のトランジスタを含んでいてもよい。 前記電源回路は、 前記半導体チップの 4隅を除く周辺部に配置されてもよい。 前記電源回路は、 前記外部入出力端子として、 前記電源電圧を出力するための 出力端子と、 前記出力トランジスタ部に電源電圧を入力するための電源端子と、 前記出カトランジス夕部にグランド電圧を入力するためのグランド端子とを備え ており、 前記電源端子と前記グランド端子とは前記出力端子の近傍に配置されて いてもよい。 前記電源回路は、 前記外部入出力端子として、 前記電源電圧を出力するための 複数の出力端子と、 前記出力トランジスタ部に電源電圧を入力するための複数の 電源端子と、 前記出力トランジスタ部にグランド電圧を入力するための複数のグ ランド端子とを備えており、 前記複数の出力端子、 前記複数の電源端子および前 記複数のグランド端子は、 それぞれ共通のメタルで覆われていてもよい。
前記半導体チップは、 前記出力トランジスタ部と前記半導体チップを封止した パッケージとを接続するボンディングワイヤの長さが最短となるように配置され てもよい。
前記出力トランジスタ部と前記制御回路とは、 I ΖΟセル配置領域に配置され てもよい。
本発明の半導体チップの設計方法は、 第 1の電源電圧を第 2の電源電圧に変換 する電源電圧変換機能を有する少なくとも 1つの第 1の Iノ〇セルと前記第 1の I 〇セルとは異なる機能を有する少なくとも 1つの第 2の I ΖΟセルとを含む 複数の I ΖΟセルが配置される半導体チップ上の位置を決定するステップと、 前 記決定された半導体チップ上の位置に基づいて、 前記複数の I Ζ〇セルを配置す るステップとを包含し、 これにより、 上記目的が達成される。
前記少なくとも 1つの第 2の I 〇セルは電源電圧を入力する入力電源パッド セルを含んでおり、 前記第 1の I Ζ〇セルから出力された前記第 2の電源電圧は 前記半導体チップの外部に設けられた平滑回路によつて平滑化され、 前記平滑回 路によって生成される電源電圧は前記入力電源パッドセルを介して前記半導体チ ップに入力されてもよい。
前記入力電源パッドセルは、 前記平滑回路によって生成される電源電圧が供給 される機能プロックの近傍に配置されてもよい。
前記第 1の I Ζ〇セルは、 複数の電源電圧のうち生成されるべき 1つの電源電 圧を指定する制御信号を入力する制御端子を有していてもよい。
前記第 1の Iノ〇セルは、 前記電源電圧変換機能の実行 Ζ停止を制御する制御 信号を入力する制御端子を有していてもよい。
前記半導体チップの設計方法は、 前記半導体チップの内部回路として少なくと も 1つの機能ブロックを配置するステップをさらに含み、 前記少なくとも 1つの 機能ブロックはパワーマネージメント回路を含み、 前記パワーマネージメント回 路は、 所定の機能ブロックの動作状態に応じて前記所定の機能ブロックに対応す る前記第 1の Iノ Oセルの前記電源電圧変換機能の態様を変化させてもよい。 前記第 1の I /〇セルは、 前記第 1の電源電圧を前記第 2の電源電圧に変換す る出カトランジス夕部と、 前記出力トランジスタ部を制御する制御部とを含んで いてもよい。
前記第 1の I /Oセルの前記出力トランジスタ部は、 サージ保護機能を有して いてもよい。
前記第 1の I ZOセルの前記出力トランジスタ部は、 メッシュ型のトランジス 夕を含んでいてもよい。 図面の簡単な説明
図 1は、 本発明の D C ZD C電源回路セルを搭載したシステム L S Iの構成を 示す図である。
図 2は、 本発明の D C ZD C電源回路セルの回路プロックの構成を示す図であ る。
図 3は、 本発明の D C ZD C電源回路セルの回路ブロックの配置を示す図であ る。
図 4は、 本発明の D C ZD C電源回路セルを搭載した L S Iのレイアウトの推 奨例を示す図である。
図 5は、 本発明の D C/D C電源回路セルを、 P RM Lリードチャネル L S I に適用した場合を示す回路ブロック図である。
図 6は、 各種 I 〇セルの配置位置を決定するフローである。 図 7は、 内部回路配置領域と I ZOセル配置領域とを示す図である。
図 8 Aは、 第 1タイプの IZ〇セルの回路図である。
図 8Bは、 第 2タイプの I ZOセルの回路図である。
図 9は、 図 8 Aに示される第 1夕イブの I 〇セルにおける配線抵抗を明示し た図である。
図 10は、 第 2タイプの Iノ〇セルの出カトランジス夕部のレイアウトの構成 例を示す図である。
図 1 1は, 第 2タイプ I Z〇セルの出力トランジスタ部のレイアウトの他の構 成例を示す図である。
図 12 Aおよび図 12 Bは、 図 8 Bに示される第 2タイプの I 〇セルの変形 例を示す図である。
図 13 Aおよび図 13Bは、 図 8 Bに示される第 2タイプの I ZOセルの他の 変形例を示す図である。
図 14は、 半導体集積回路 (チップ) をパッケージの中心部からずらした位置 に配置する方法を示す図である。
図 15は、 DCZDC変換回路として 3端子レギユレ一夕タイプに適用した図 である。 発明を実施するための最良の形態
以下、 電源電圧変換機能を有する DCZDC電源回路セルを半導体チップ上に 配置する方法を説明する。 DC/DC電源回路セルは、 一種の I Oセルである。 ここで、 IZ〇セルとは、 半導体チップの内部回路として設けられた機能ブロッ クと信号の授受を行うセルをいう。 DCZDC電源回路セルが配置される半導体 チップ上の位置は、 他の I 〇セルと同様に決定される。 これにより、 市販の I Ζ〇セル自動配置ツールを用いて、 DCZDC電源回路セルを半導体チップ上に 配置することが可能になる。 図 1は、 システム LS I 1の構成を示す。 システム LS I 1は、 単一の半導体 チップ 10上に形成されている。 システム LS I 1は、 DCZDC電源回路セル 1 1〜14を含む。 これらの DCZDC電源回路セル 1 1〜14は、 本発明の電 源回路の実施形態である。 なお、 図 1では、 DC/DC電源回路セル 1 1〜14 は、 「DCZDC」 と表記されている。
システム LS I 1は、 内部回路として、 パワーメネージメント回路 PMC (P owe r Man a g eme n t C i r c u i t) 21と、 I P (内部 I Pコ ァ) 3 1〜 35とをさらに含んでいる。 PMC 2 1は、 システム LS I 1内の消 費電力を制御する機能を実行する機能ブロックである。 I P 31〜35は、 所定 の機能を実行する機能ブロックである。
PMC 21には、 半導体チップ 10の外部から 3. 3Vの電源が入力電源パッ ドセル 41を介して供給される。 PMC 21は、 0じノ0〇電源回路セル1 1〜 13に搭載される DCZDC変換回路から出力される電源電圧を 2. 53Vまた は 1. 65 Vに設定することができる。 DCZDC変換回路から出力される電源 電圧は、 入力電源パッドセル 42〜44を介して機能ブロック I P 31〜 33に それぞれ供給される。
PMC 2 1は、 0 /0じ電源回路セル1 1〜13のそれぞれに、 制御信号 D c o n、 制御信号 Vo REQおよび制御信号 SYNCを出力する。 なお、 図 1を 簡略化するため制御信号 SYNCの図示は省略されている。
制御信号 D c o nは、 D CZD C電源回路セルにおける電源電圧変換動作 (D
CZDC動作) を実行するか停止するかを制御するために使用される。 制御信号 D c o nのレベルが Hレベルである場合には、 DCZDC電源回路セルは、 DC ZDC動作を実行する状態 (a c t i v e状態) となる。 制御信号 Dc o nのレ ベルが Lレベルである場合には、 DC/DC電源回路セルは、 DCZDC動作を 停止する状態 ( i n a c t i v e状態) となる。
制御信号 Vo REQは、 DCZDC電源回路セルに搭載される DCZDC変換 回路から出力される電源電圧を複数種類 (ここでは 2種類) の電源電圧から選択 するために使用される。 制御信号 V o R E Qのレベルが Lレベルである場合には、 出力電圧は 2. 53 Vとなる。 制御信号 Vo REQのレベルが Hレベルである場 合には、 出力電圧は 1. 65 Vとなる。
PMC 2 1は、 制御信号 Dc o n (Hレベル) と制御信号 Vo REQ (Lレ ベル) とを DCZDC電源回路セル 1 1に出力する。 これは、 機能ブロック I P 31に対する電源電圧として 2. 53 Vを出力するように DCZDC電源回路セ ル 1 1に指示するためである。
PMC 21は、 制御信号 Dc on (Hレベル) と制御信号 Vo REQ (Hレべ ル) とを DCZDC電源回路セル 12、 13に出力する。 これは、 機能ブロック I P 32に対する電源電圧として 1. 65 Vを出力するように DCZDC電源回 路セル 12に指示し、 機能ブロック I P 33に対する電源電圧として 1. 65 V を出力するように DCZDC電源回路セル 13に指示するためである。
PMC 21は、 機能ブロック I P 31〜33のそれぞれの温度や動作周波数に 応じて制御信号 Vo REQの論理値を変化させることにより、 温度や動作周波数 に適応する電源電圧を機能ブロック I P 31〜33に供給することを可能にする。 これは、 制御信号 V o R E Qの論理値に対応する電源電圧が D C ZD C電源回路 セル 1 1〜13に搭載される各 DC/DC変換回路から機能ブロック I P 3 1~ 33のそれぞれに出力されるからである。 例えば、 PMC21は、 機能ブロック I Pの動作周波数が高い場合には DCZDC変換回路から出力される電源電圧が 高くなるように DCZDC動作を制御し、 機能ブロック I Pの動作周波数が低い 場合には DCZDC変換回路から出力される電源電圧が低くなるように DCZD C動作を制御する。 このように、 機能ブロック I Pの実行状態 (例えば、 温度、 動作周波数) に適応してその機能ブロック I Pの動作電圧を最適化することによ り、 機能ブロック I Pごとの動作電圧を最小にすることができる。 その結果、 シ ステム LS I全体の消費電力を低減することができる。 また、 特定の機能ブロック I Pの機能が使用されない場合 (例えば、 スリープ モード時) には、 PMC 2 1は、 制御信号 D c o nのレベルを Lレベルにするこ とにより、 その特定の機能ブロック I Pに対する電源をカツ卜することができる。 このような制御は、 その特定の機能ブロック I Pにおいて使用される MOSトラ ンジス夕のしきい値が低い場合に特に有効である。 電源をカットすることにより、 低いしきい値を有する MOSトランジスタにおいて発生しやすい静止リーク電流 をカットすることができるからである。 .
図 1に示される機能ブロック I P 34、 35は、 PMC 2 1からの制御を受け ない。 機能ブロック I P 34、 35に対応するように、 DCZDC電源回路セル 14が設けられている。
機能ブロック I P 34には、 DCZDC電源回路セル 14に搭載される DCZ DC変換回路から入力電源パッドセル 45を介して 1. 65 Vの電源電圧が供給 される。 機能ブロック I P 35には、 0 0じ電源回路セル14に搭載される DCZDC変換回路から入力電源パッドセル 46を介して 1. 65 Vの電源電圧 が供給される。 このように、 複数の機能ブロックに対して共通の電源電圧を供給 する場合には、 複数の機能ブロックに対して D C Z D C電源回路セルを共通化す ることができる。
DC/DC電源回路セル 14は、 上述した DCZDC電源回路セル 1 1〜: 1 3 の構成と同様の構成を有し得る。 ただし、 機能ブロック I P 34、 35は PMC 21の制御下には置かれないので、 DCZDC電源回路セル 14に入力される 制御信号 Dc on、 制御信号 V o REQおよび制御信号 S YNCのレベルは所定 のレベルに固定してかまわない。 図 1に示される例では、 制御信号 D c o nのレ ベルを Hレベルに固定するために DCZDC電源回路制御用セル 5 1が使用され、 制御信号 V o R E Qのレベルを Hレベルに固定するために D CZD C電源回路制 御用セル 52が使用されている。 DCZDC電源回路制御用セル 5 1 , 52は、 I ZOセルの一種である。 半導体チップの内部回路として設けられた機能プロックと信号の授受を行う I 〇セルは、 上述した DCZDC電源回路セル 1 1〜14、 入力電源パッドセル 41〜 46および D Cダ D C電源回路制御用セル 5 1、 52の他に、 入力信号パ ッドセル 61や出力信号パッドセル 71などを含む。 入力信号パッドセル 61は、 機能ブロックに信号を入力するための I 〇セルである。 出力信号パッドセル 7 1は、 機能ブロックからの信号を出力するための I 〇セルである。
本発明では、 D C D C変換回路が D CZD C電源回路セルに搭載されている。 D C D C電源回路セルを半導体チップ上に配置する際には、 D CZD C電源回 路セルは I Ζ〇セルとして取り扱われる。 従って、 半導体チップ上の DC ZD C 電源回路セルの位置は、 他の各種の 1 〇セル (例えば、 入力電源パッドセル 4 1〜46、 入力信号パッドセル 61、 出力信号パッドセル 71など) と同様に決 定される。 これにより、 DC/DC電源回路セルを I 〇セルと同様に市販の I ZOセル自動配置ツールを用いて半導体チップ上に配置することが可能になる。
I Z〇セルは、 半導体チップの周辺部の 4隅含む 1ノ〇セル配置領域の任意の 位置に配置され得る。 DCZDC電源回路セルは、 I 〇セルの一種である。 従 つて、 システム LS Iの内部回路に含まれる機能ブロックからの動作電源電圧に 関する要求に合わせて、 DCZDC電源回路セルを I 〇セル配置領域の適切な 位置に配置することが可能になる。 ここで、 機能ブロックからの動作電源電圧に 関する要求とは、 その機能ブロックの動作状態に応じた最適な動作電源電圧が供 給されることを要求するものであってもよいし、 所定の動作電源電圧が供給され ることを要求するものであってもよい。 なお、 システム L S Iの内部回路に複数 の機能プロックが含まれる場合には、 その複数の機能プロックにそれぞれ対応す るように複数の DCZDC電源回路セルを I Z〇セル配置領域に配置するように してもよい。
機能ブロック (I Pブロック) に動作電圧を供給するための DCZDC電源回 路セルや入力電源パッドセルなどの各種 I ZOセルを配置する場合には、 DCZ D C電源回路セルからの出力電圧はいつたん半導体チップの外部に出力され、 半 導体チップの外部に設けられている L C回路 (平滑回路) を経由して入力電源パ ッドセルから半導体チップに再度入力される。 LC回路 (平滑回路) によって D ZD C電源回路セルからの出力電圧が平滑化される。 なお、 図 1では、 LC回路 (平滑回路) は 「LC」 と表記されている。
ここで, 重要なことは、 入力電源パッドセルを動作電圧を供給する機能ブロッ クの近傍に配置する点である。 これにより、 入力電源パッドセルと対応する機能 ブロックとの間のメタル配線抵抗による電力損失を最小限に抑えることができる。 図 2は、 図 1に示される DCZDC電源回路セル 1 1の回路ブロックの構成を 示す。 図 1に示される DCZDC電源回路セル 1 2〜14も、 DC/DC電源回 路セル 1 1と同様の構成を有している。
0〇ノ0〇電源回路セル1 1は、 ある電源電圧を他の電源電圧に変換する電源 電圧変換機能を有する。 なお、 図 2に示される例では、 電源電圧変換の方式とし て PWMクロック同期型自励発振方式が採用されている。 しかし、 本発明は電源 電圧変換の方式には限定されない。 0じノ0じ電源回路セル1 1は、 任意の電源 電圧変換方式に従った電源電圧変換機能を有し得る。
DCZDC電源回路セル 1 1は、 電圧変換部 1 10と、 卜リミング部 1 12と を含む。 電圧変換部 1 10は、 内部信号ピン 1 14と外部パッド 1 16とに接続 されている。
電圧変換部 1 10は、 基準電圧発生回路 (BGR: B a n d Ga p R e f e r e nc e) 1 10 aと、 電源電圧変換の態様を制御する制御部 1 10 bと、 サージ (ESD : E l e c t r o s t a t i c D i s c h a r e) 保護機能 を有する出カトランジス夕部 1 10 cとを含む。
BGR 1 10 aから出力される基準電圧 (V r e f 、 V r e f_o u t ) は、 プロセスバラツキの絶対精度バラツキに影響されやすいため、 基準電圧 (V r e f、 V r e f _o u t ) が変動しやすい。 トリミング部 1 1 2は、 基準電圧 (V r e f 、 V r e f— ou t) の変動を抑制するために設けられている。
D Cノ DC電源回路セル 1 1は、 内部信号ピン 1 14として、 制御信号 D c o nを入力するためのピン 1 14 aと、 制御信号 V o REQを入力するためのピン 1 14 t)と、 制御信号 SYNCを入力するためのピン 1 14 cとを有している。
DCZDC電源回路セル 1 1は、 外部パッド 1 16として、 制御信号 V o R E
Qの論理値に応じた電源電圧 LXを出力するためのパッド 1 1 6 aと、 DCZD Cスィッチ用電源 Vd d— d c (3. 3 V) を入力するためのパッド 1 16 bと、 DCZDCグランド用電源 V s s— d c (0 V) を入力するためのパッド 1 1 6 cとを有している。 これらのパッドは、 出力トランジスタ部 1 1 0 cに接続され ている。 DCZDC電源回路セル 1 1は、 外部パッド 1 16として、 アナログ系 電源 Vd dH (3. 3 V) を入力するためのパッド 1 16 dをさらに有している。 このパッドは、 B GR 1 10 aに対する電源ピンとして B G R 1 10 aに接続さ れている。
BGR 1 10 aは、 制御信号 V o R E Qの論理値に応じて B G R 1 10 aから 出力される基準電圧 V r e f を変更する。 制御部 1 1 O bは、 基準信号 V r e f に応答して、 出力トランジスタ部 1 10 cから出力される電源電圧 LXの値を変 更する。 電源電圧 LXは、 外部パッド 1 16を介して DCZDC電源回路セル 1 1の外部に出力される。
図 3は、 DCZDC電源回路セル 1 1の回路ブロックの配置を示す。
電源電圧 LXを出力するためのパッド 1 16 aとして 3つのパッドが使用され ている。 同様に、 パッド 1 16 bおよびパッド Γ 16 cとしてそれぞれ 3つのパ ッドが使用されている。 同一の電圧に対して使用される 3つのパッドは、 共通の メタルで覆われている。 これにより、 同一の電圧に対して使用される 3つのパッ ドの抵抗成分を最小限にすることができる。 なお、 同一の電圧 (信号) に対して 2以上の任意の数のパッドを使用することにより、 同様の効果が得られる。
図 4は、 DCZDC電源回路セル 1 1を搭載した L S I 2のレイァゥ卜の推奨 例を示す。 図 4に示される例では、 0〇 0じ電源回路セル1 1は半導体チップ 10 a上に配置されている。 パッド 1 16 aを介して DCZDC電源回路セル 1 1から出力される電源電圧 LXは、 L C回路 1 1 7を経由してパス 1 18に電源 電圧 Vo u tとして供給される。 LC回路 1 1 7およびバス 1 18は、 半導体チ ップ 1 0 aの外部に設けられている。 電源電圧 Vou tは、 電源電圧 V i nとし て、 入力電源パッドセル 1 21〜124を介して半導体チップ 10 aに再び入力 される。
複数の入力電源パッドセル 1 2 1〜 1 24を介して電源電圧 V I Nが半導体チ ップ 1 0 aに入力される理由は、 主として 2つある。
1つ目の理由は、 入力電源パッドセルから電源電圧 V i nが供給される内部回 路の機能ブロックまでの距離をできるだけ短くするためである。 入力電源パッド セルから電源電圧 V i nが供給される内部回路の機能ブロックまでの距離に比例 して、 入力電源パッドセルと内部回路の機能ブロックとを接続するためのメタル 配線の抵抗成分が増加する。 メタル配線の抵抗成分が増大するとそのメタル配線 に流れる電流による電圧降下が大きくなる。 この電圧降下を抑制するためには、 電源電圧 V i nが供給される内部回路の機能ブロックのできるだけ近傍に入力電 源パッドセルを配置することが好ましい。 このために、 複数の入力電源パッドセ ルが設けられているのである。 なお、 バス 1 18による電圧降下は、 半導体チッ プ 10 aの内部に形成されるメタル配線による電圧降下に比較すると無視できる ほど小さい。 従って、 電源電圧 V i nの電圧降下を最小限にするためには、 半導 体チップ 10 aの内部に形成されるメタル配線の長さを最小限にすることが好ま しい。
2つ目の理由は、 入力電源パッドセルの出力電流の上限値を越えないようにす るためである。 入力電源パッドセルの出力電流の上限値は、 EM (E 1 e c t r o M i g r a t i on) による配線寿命の低下を防ぐなどの信頼性の観点から 入力電源パッドセルに対して予め定められている。 例えば、 図 4に示される例は、 4個の入力電源パッドセル 121〜124のそれぞれが 8 OmAまでの電流を出 力することができ、 電源電圧 V i nが供給される内部回路の機能ブロックが、 例 えば 300mAの電流を必要とする場合を想定している。
図 5は、 本発明の実施の形態の DC ZD C電源回路セル 21 1〜21 5を PR MLリードチャネル L S I 3に適用した場合における、 PRMLリードチャネル L S I 3の構成を示す。 PRMLリードチャネル LS I 3は、 単一の半導体チッ プ 10 b上に形成されている。
図 5に示される DCZDC電源回路セル 21 1〜21 5は、 図 1に示される D CZDC電源回路セル 1 1〜 14に比較して高い機能を有している。 すなわち、 0〇ノ0じ電源回路セル21 1〜2 1 5は、 4ビットの制御信号 Vo REQに応 じて、 13種類の電源電圧のうちの 1つを出力する機能を有している。 1 3種類 の電源電圧は、 例えば、 1. 8V〜3. 0Vの 0. I V刻みである。
図 5を参照して、 PRMLリードチャネル LS I 3における信号の流れを説明 する。
磁気ディスクなどの記録媒体から得られる再生波形信号が入力信号パッドセル
261から半導体チップ 10 bに入力される。 VGA (Va r i a b l e G a i n Amp 1 i f i e r ) 28 1は、 入力された再生波形信号を増幅する。 L P F (Low P a s s 1 1 6 ]:) 282は、 0八28 1の出カから高 周波成分をカツ卜する。 ADC (An a l o g D i g i t a l Co nve r セ 61 283は、 LPF 282の出力 (アナログ信号) をデジタル信号に変換 する。 PREQ (P a r t i a l Re s p on s e Eq u a l i z e r) 2 84は、 八0じ 283の出カを1、 0、 — 1に等化する。 V I TERB I 285 は、 PREQ284の出力を最尤復号する。 磁気ディスクなどの記録媒体に書き 込まれる前にデ一夕はエンコードされている。 DECODER 286は, 元のデ 一夕を復元するために V I TERB I 285の出力をデコードする。 LEVEL SH I FTER287は、 DECQDER286から出力される信号のレベル を変換する。 これは、 DECODER 286から出力される信号は 1. 8 Vであ るのに対し、 半導体チップ 10 bの外部に出力される信号は 3. 3 Vであるから である。 LEVEL SH I FTER 287によってレベル変換された信号は、 出力信号パッドセル 271を介して再生データとして半導体チップ 10 bの外部 に出力される。
PLL (Ph a s e Lo c k Lo o ) 288は、 ADC 283の出力信 号または P REQ 284の出力信号からクロック信号を抽出する。 LMS (L e a s t Me a n S q u a r e) 289は、 P R E Q 284に含まれる F I R フィル夕のタップ係数を適応的に更新する。
次に、 PRMLリードチャネル LS I 3の電源電圧をどのように制御するかに ついて説明する。
VGA 281 , LPF 282および A DC 283は、 アナログ信号を処理する アナログブロック (機能ブロック) である。 これらのアナログブロックには、 3. 0 Vの動作電圧が供給される。 この動作電圧 (3. 0 V) は、 半導体チップ 1 0 bの外部から供給される電源電圧 (3. 3 V) を DC/DC電源回路セル 2 1 1 を用いて変換することによって得られる。 DCZDC電源回路セル 2 1 1に搭載 されている DC DC変換回路によって変換された電源電圧は、 半導体チップ 1 0 bの外部にいったん出力され、 半導体チップ 10 bの外部に設けられている L C回路 2 17 aによって平滑化される。 平滑化された電源電圧は、 入力電源パッ ドセル 241を介して半導体チップ 10 bに再び入力され、 その後、 VGA28 1、 L P F 282および ADC 283に供給される。
PLL 288も、 アナログブロック (機能ブロック) である。 PLL 288に は、 3. 0 Vの動作電圧が供給される。 この動作電圧 (3. 0V) は、 半導体チ ップ 10 bの外部から供給される電源電圧 (3. 3 V) を DC/DC電源回路セ ル 212を用いて変換することによって得られる。
PREQ284および V I TERB I 285は、 デジタル信号を処理するデジ タルブロックの中で高速に動作することを必要とする機能ブロックである。 P R EQ 284および V I TERB I 285には、 2. 0V〜2. 5 Vの範囲で可変 の動作電圧が供給される。 これは、 P REQ 284および V I TERB I 285 における消費電力をできるだけ低減したいからである。 P REQ 284および V I TERB I 285に供給される動作電圧 (2. 0 V〜 2. 5 V) は、 PMC
(Powe r Ma n a g eme n t C i r c u i t) 290から出力される 制御信号 Vo REQに応じた DCZDC動作を DC/DC電源回路セル 214が 実行することにより得られる。 PMC 290は、 PREQ284および V I TE RB I 285が動作可能な最低電圧を検出し、 その最低電圧を出力するように D CZDC電源回路セル 2 14を制御する。
DECODER 286は、 デジタルブロックの中では比較的動作が遅い機能ブ ロックである。 DECORDER 286には、 1. 8 Vの動作電圧が供給される。 この動作電圧 (1. 8V) は、 半導体チップ 10 bの外部から供給される電源電 圧 (3. 3 V) を DCZDC電源回路セル 215を用いて変換することによって 得られる。
LEVEL SH I FTER 287は、 その性質上、 1. 8Vと 3. 3Vとい う 2種類の動作電圧を必要とする。 1. 8 Vの動作電圧は、 DC/DC電源回路 セル 21 5から供給される。 3. 3 Vの動作電圧は、 半導体チップ 10 bの外部 から供給される。
LMS 289は、 比較的動作が遅い機能ブロックである。 LMS 289には、
1. 8 Vの動作電圧が供給される。 この動作電圧 (1. 8V) は、 半導体チップ 10 bの外部から供給される電源電圧 (3. 3 V) を DCZDC電源回路セル 2 13を用いて変換することによって得られる。 なお、 F I Rフィル夕のタップ係 数が収束し、 そのタップ係数を適応的に更新する必要がなくなった場合は、 LM S 289は、 制御信号 DC o nのレベルを Lレベルに設定する。 これにより、 D CZDC電源回路セル 213による電力供給が停止されるため、 LMS 289に おける消費電力を低減することができる。
以上のように、 P RMLリードチャネル L S I 3をシステム L S Iとして取り 极つたが、 PRMLリードチャネル L S I 3を 1つの I Pとして別のシステム L
S Iに適用することも可能である。
図 6は、 各種の I /〇セルが配置される半導体チップ上の位置を決定するフロ
—である。 以下、 図 6を参照して、 図 5に示される P RMLリードチャネル L S
I 3の場合を例にとり、 各種の I ZOセルが配置される半導体チップ上の位置が どのように決定されるかを説明する。
ステップ ST 1では、 システム LS Iに搭載される複数の機能ブロックが配置 される半導体チップ上の位置が決定される。 P RMLリードチャネル L S I 3の 場合、 VGA281、 LPF 282, ADC 283, P REQ 284 , V I TE
RB I 285、 DE CORDER 286 , LEVEL SH I FTER287,
PLL 288、 LMS 289および PMC 290という各種の機能ブロックが配 置される半導体チップ 1 0 b上の位置が決定される。
ステップ ST2では、 システム L S Iに搭載される複数の機能ブロックのうち
1つの機能プロックが選択される。 例えば、 P L L 288の機能プロックが選択 される。
ステップ ST 3では、 選択された機能ブロックが外部電源電圧 (Vd d、 V s s) 以外の電圧を必要とするか否かが判定される。 判定結果が 「Ye s」 であれ ば処理はステップ ST 4に進み、 判定結果が 「No」 であれば処理はステップ S T5に進む。 PLL 288の機能ブロックの場合、 外部電源電圧 (Vd d、 V s s) 以外の電圧として 3. 0 Vの電圧を必要とすると判定される。
ステップ ST4では、 DCZDC電源回路セルと入力電源パッドセル等とを組 として、 それらが配置される半導体チップ上の位置が決定される。 PLL 288 の機能ブロックの場合、 PLL 288に 3. 0 Vの電圧を供給するために、 DC ZD C電源回路セル 212と入力電源パッドセル 242とが必要になる。 従って、 ステップ ST 4では、 DC /DC電源回路セル 212と入力電源パッドセル 24 2とが配置される半導体チップ 10 b上の位置が決定される。 ここで、 入力電源 パッドセル 242は, PLL 288にできるだけ近い位置に配置されることが好 ましい。 その理由は、 入力電源パッドセル 242と P LL 288との距離が短い ほど余分な内部電源線を用いる必要がないため、 その内部電源線に基づく電圧降 下を抑制することができるからである。 - ステップ ST 5では、 システム LS Iに搭載されるすべての機能ブロックが選 択されたか否かが判定される。 判定結果が 「Ye s」 であれば処理はステップ S T6に進み、 判定結果が 「No」 であれば処理はステップ ST 2に戻る。 このよ うにして、 システム L S Iに搭載されるすべての機能ブロックについてステップ ST2およびステップ ST3 (必要であればさらにステップ ST 4) の処理が実 行される。
ステップ ST6では、 外部電源電圧 (Vd d、 V s s) 用の入力電源パッドセ ルが配置される半導体チップ上の位置が決定される。 P RMLリードチャネル L S 1 3の場合、 例えば、 3. 0 Vの電源電圧用の入力電源パッドセル 246が配 置される半導体チップ上の位置が決定される。
ステップ ST 7では、 入力信号用の入力信号パッドセルと出力信号用の出力信 号パッドセルとが配置される半導体チップ上の位置が決定される。 入力信号は、 例えば、 クロック信号を含む。 PRMLリードチャネル L S I 3の場合、 例えば、 再生波形信号を入力するための入力信号パッドセル 26 1と再生データを出力す るための出力信号パッドセル 271とが配置される半導体チップ上の位置が決定 される。
なお、 図 6に示されるフロ一は、 人間によって実行されてもよいし、 特定の機 械 (あるいはコンピュータ) によって実行されてもよい。 人間 (オペレータ) と その特定の機械 (あるいはコンピュータ) とが対話することによりイン夕ラクテ ィブに図 6に示されるフローが実行されることが好ましい。 以上のように、 機能ブロックと Iノ〇セルとが配置される半導体チップ上の位 置が決定された後 (すなわち、 いわゆるフロアプラン (F l o o r P l an) が完了した後) 、 市販の自動配置配線ツールを用いて、 機能ブロックと IZOセ ルとの配置 (自動 I Z〇アレイ生成によるレイアウト) が行われ、 機能ブロック 間や機能プロックと I ZOセルとの間の配線が行われる。
以上のように、 本発明の半導体チップの設計方法によれば、 DCZDC電源回 路セルの半導体チップ上の位置が決定される際に、 DCZDC電源回路セルは I ノ Oセルとして取り扱われる。 システム LS Iに搭載される複数の機能ブロック のうち、 外部電源電圧 (Vd d、 V s s) 以外の電圧を必要とする機能ブロック がある場合には、 その機能ブロックに電圧を供給するための DCZDC電源回路 セルと入力電源パッドセルとを I Z〇セルと同様に取り扱うことにより、 DCZ D C電源回路セルと入力電源パッドセルとが配置される半導体チップ上の位置が 決定される。 従って、 DCZDC電源回路セルと入力電源パッドセルとは、 市販 の I Z〇セル自動配置配線ツールを用いて、 半導体チップ上に配置され、 配線さ れる。 このようにして、 DCZDC変換回路をシステム L S Iに搭載することが 可能になる。
本発明の半導体チップの設計方法によれば、 以下の (1) 〜 (5) の効果が得 られ得る。
(1) 設計者による DCZDC変換回路の性能の違いが生じない。 DCZDC 変換回路を含む D C ZD C電源回路セルの半導体チップ上の位置が決定される際 に、 DCZDC電源回路セルは I 〇セルとして取り扱われる。 これにより、 設 計工数を増やすことなく、 オンチップ電源の知識の有無にかかわらず常に一定の DC D C変換回路の性能を保証することができる。
(2) 設計者が新たに DCZDC変換回路を設計した場合、 又は DCZDC変 換回路のマクロセルを活用した場合、 各種 I 〇セルの配置領域以外の領域 (つ まり内部回路配置領域) に、 その DCZDC変換回路を配置すれば、 DCZDC 変換回路と入力電源パッドとの距離が、 本発明の DCZDC電源回路セルを使用 する場合に比べて長くなり、 その分配線抵抗の増加を招く。 このことにより、 本 発明の D CZD C電源回路セルに比べて変換効率の低下となる。
(3) DC/DC電源回路セルを他の I ZOセルの高さ以下に設計する場合に は、 アクティブエリアの面積が減少しない。 従って、 内部回路のレイアウトを変 更する必要は全ぐ生じない。 図 7は、 図 1に示される PMC 2 1、 機能ブロック I P 31などが配置される内部回路配置領域 320と、 機能ブロック I P 31に 電源電圧を供給するための 1組の DC ZD C電源回路セル 1 1と入力電源パッド セル 42とが配置される Iノ〇セル配置領域 3 10とを示す。 ここで、 DCZD C電源回路セル 1 1の高さ H2は、 他の IZ〇セル (例えば、 入力電源パッドセ ル 42) の高さ H 1より低く設定されている。 すなわち、 H2<H 1である。 D C DC電源回路セルの高さ H2を他の I Z〇セルの高さ H 1以下に設定するこ とにより、 内部回路配置領域 310に配置される機能ブロックのレイアウトを変 更しなくて済む。
(4) 本発明の DCZDC電源回路セルを用いるかぎり、 システム LS I設計 時に DCZDC変換回路を新たに設計する必要がない。 これにより、 システムし
S Iの設計工数を低減することができる。
(5) 半導体チップの 4隅を含む I 〇セル配置領域内の任意の位置に、 機能 ブロックに電源電圧を供給するための 1組の D CZD C電源回路セルと入力電源 パッドセルとを配置することができる。 従って、 半導体チップの内部回路の要請 に応じて複数の組の D C ZD C電源回路セルと入力電源パッドセルとを配置する ことができる。
上述した本発明の半導体チップの設計方法において、 ある電源電圧を他の電源 電圧に変換する電源電圧変換機能を有する I Z〇セルには、 以下に説明する 2種 類のタイプがある。 第 1タイプの I Z〇セルは、 サージ保護ダイオードと出力ト ランジス夕部とを含む I 〇セルである。 第 2タイプの I 〇セルは、 サージ保 護機能を有する出カトランジス夕部を含む I z〇セルである。 高効率、 低ノイズ のオンチップ D CZD C変換器を実現できる D CZD C電源回路セルが理想であ るが、 上記した第 1タイプおよび第 2タイプの I Z〇セルは本発明の半導体チッ プの設計方法を用いている限り、 上述した効果を奏することができる。
図 8 Aは, 第 1タイプの 1 〇セル 1 05 aの回路図である。 第 1タイプの I 〇セル 1 05 aにおいては、 出カトランジス夕部 1 02 aはサージ保護機能を 兼備していない。 このような出カトランジス夕部 1 02 aは一般的である。
第 1タイプの I 〇セル 1 05 aは、 電源電圧を変換する態様を制御する制御 回路 1 0 1と、 電源電圧を出力する出カトランジス夕部 1 02 aと、 静電気など のサージから半導体集積回路 (チップ) の内部回路を保護するためのサージ保護 ダイオード 1 06と、 外部入出力端子 p a dとを含む。 制御回路 1 0 1は、 例え ば、 図 2に示される BGR 1 1 0 a, 制御部 1 1 0 bおよびトリミング部 1 1 2 を含むように構成される。
制御回路 1 0 1は、 制御信号 p C t r l と制御信号 n C t r l とを出力する。 制御信号 P c t r 1は、 出力トランジスタ部 1 02 aに含まれる P c h出力トラ ンジス夕 p t rのオン/オフを制御するために使用される。 制御信号 n c t r 1 は、 出力トランジスタ部 1 02 aに含まれる N c h出カトランジス夕 n t rのォ ン Zオフを制御するために使用される。 入力電圧 V i nは出力トランジスタ部 1 02 aによってチヨッビングされた後、 LC回路 1 0 7によって平滑化される。 その結果、 出力電圧 V o u tが得られる。
このように、 第 1夕ィプの I Z〇セル 1 05 aは、 入力電圧 V i nを出力電圧 Vou tに変換する DC/DC変換回路として機能する。
より詳細に説明すると、 第 1タイプの 1ノ〇セル 1 0 5 aは、 スイッチングレ ギユレ一夕タイプの DCZDC変換回路として機能する。 スィツチングレギユレ —夕は、 入力電圧 V i n (例えば 3. 3 V) を入力電圧 V i nとは異なる出力電 圧 Vou t (例えば 2. 5 V) に変換する回路である。 制御回路 1 0 1は、 正相 のパルス波形を有する制御信号 P c t r 1を P c h出カトランジス夕 p t rのゲ —卜に出力し、 逆相のパルス波形を有する制御信号 N c t r 1を N c h出力トラ ンジス夕 n t rのゲートに出力することにより、 入力電圧 V i nをチヨッビング する。 チヨッビングされた入力電圧 V i nは L C回路 1 0 7によって平滑化され る。 その結果、 出力電圧 V o u tが得られる。 理想的には、 パルス波形のデュー ティ比が 5 0である場合に出力電圧 V o u tは入力電圧 V i nの半分となる。 パ ルス波形のデューティ比を変化させることにより出力電圧 V o u tを変化させる ことができる。
P c h出力トランジスタ p t rがオン状態である場合には、 N c h出カトラン ジス夕 n t rはオフ状態である。 この場合には、 電流は入力電圧 V i nを入力す るための入力端子から P c h出力トランジスタ p t rとインダクタ Lとを経由し て容量 Cおよび出力電圧 V o u tを出力するための出力端子に接続された内部回 路 (図示せず) に流れる。
一方、 P c h出力トランジスタ p t rがオフ状態である場合には, N c h出力 トランジスタ n t rはオン状態である。 この場合、 電流はグランド端子から N c h出カトランジス夕 n t rとィンダクタ Lとを経由して容量 Cおよび出力電圧 V o u tを出力するための出力端子に接続された内部回路 (図示せず) に流れる。 なお、 インダク夕 Lと容量 Cとは、 外付け部品として第 1タイプの I Oセル 1 0 5 aの外部に設けられている。
以下に、 第 1タイプの 1 〇セルではアルミ配線抵抗の増大が避けられないた め、 高効率な D C ZD C変換回路を得るのは困難であることを説明する。
0 . 3 5 / mプロセス以降で製造された半導体集積回路では、 アルミ配線抵抗 が約 0 . 1 ΩΖ口という大きな値である。 そのため、 半導体集積回路に内蔵され た D C ZD C変換回路においては、 アルミ配線抵抗が性能劣化の要因となってい る。
図 9は、 図 8 Aに示される第 1タイプの 1 〇セル1 0 5 aの回路に存在する 配線抵抗を明示的に示したものである。
P c h出力トランジスタ p t rがオン状態であり、 N c h出カトランジス夕 n t rがオフ状態である場合には、 電流は、 入力電圧 V i nを入力するための入力 端子から出力電圧 Vo u tを出力するための出力端子に流れる。 入力端子から出 力端子に至るまでに、 その電流は、 ボンディングワイヤ 6 0 0、 パッド部 1 0 3 (外部入出力端子 p a d→サージ保護ダイォード 1 0 6上のアルミ配線 6 0 2) 、 出力トランジスタ部 1 0 2 a (アルミ配線 6 0 1~ P c h出力トランジスタ p t r→アルミ配線 6 0 1 ) 、 パッド部 1 0 3 (アルミ配線 6 0 2—外部入出力端子 a d) , ボンディングワイヤ 6 00、 インダク夕 Lを経由する。 入力端子から 出力端子に至る電流経路に存在する配線抵抗の合計は、 2. 5 5 Ωにもなる。 こ こで、 その配線抵抗の内訳は、 ボンディングワイヤ 6 0 0の抵抗が約 0. 1 Ω、 サージ保護ダイオード 1 0 6上のアルミ配線 6 0 2の抵抗が約 0. 5 Ω、 出力ト ランジス夕部 1 0 2 aのアルミ配線 6 ϋ 1の抵抗が約 0. 6 Ω、 P c h出力トラ ンジス夕 p t rのオン抵抗が約 0. 1 5 Ωである。 なお、 インダク夕 Lの配線抵 抗は無視している。
3端子リニアレギユレ一夕およびスィツチングレギユレ一夕の最大電流 I ma Xは、 (式 1 ) によって求めることができる。
I ma x= (V i n-Vo u t ) /R o · · · (式 1)
ここで、 R oは、 入力電圧 V i nを入力するための入力端子から出力電圧 V〇 u tを出力するための出力端子までの配線抵抗である。 I ma xは負荷が必要と する電流よりも十分大きくする必要があるため、 Roを十分小さくしなければな らない。 特に、 入力電圧 V i nと出力電圧 Vo u tの値が近いときには、 R oの 影響は大きくなる。
さらに、 スイッチングレギユレ一夕の電力損失 P 1 o s sは、 (式 2) で表す ことができる。
P l o s s =Ro * I o " 2 · · · (式 2) ここで I oは負荷電流である。
また、 DCZDC変換回路の効率 7?は、 (式 3) で表すことができる。
t * I o/' (P l o s s +Vou t * I o) · · · (式 3) DCZDC変換回路の効率を上げるためには P 1 o s sを小さくするしかなく、 P 1 o s sを小さくするためには配線抵抗 Roを小さくするしかない。
出力電圧 Vo tが 2. 5V、 負荷電流 I oが 1 0 OmA、 配線抵抗 Roが 2. 55 Ωとすると、 DC /DC変換回路の効率は最大でも 90. 7%にしかならな い。 配線抵抗 Roの値を約半分の 1. 2 Ωにできれば最大効率は 95. 4%にも なり、 さらに半分の 0. 6 Ωにできれば 97. 7 %にもなる。 以上のように、 第 1タイプの IZOセル 105 aは外部入出力端子 p a dの近傍にサージ保護ダイ オード 106を配置しているので、 後述する第 2タイプの I ZOセル 105 bに 比べて配線抵抗の増大は避けられず、 髙効率な DC ZD C変換を実現することが できない。
図 8 Bは、 第 2タイプの Iノ〇セル 105 bの回路図である。 第 2タイプの I 〇セル 105 bは、 第 1タイプの I 〇セル 105 aに比べて高効率な DCZ DC変換を実現する。
第 2タイプの I Z〇セル 105 bは、 出力トランジスタ部 102 bを制御する 制御回路 10 1と、 サージ保護機能を有する出力卜ランジス夕部 102 bと、 外 部入出力端子 P a dとを含む。 第 2タイプの I ZOセル 105 bでは、 出力トラ ンジス夕部 102 bが半導体チップの外部入出力端子 p adの近傍に配置されて いる。 これは、 第 2のタイプの I ZOセル 105 bでは、 サージ保護ダイオード を出力トランジスタ部 102 bと外部入出力端子 p a dとの間に設ける必要がな いため、 第 1タイプの IZOセル 1 05 aに比較して、 出力トランジスタ部 1 0 2 bを外部入出力端子 p a dの近くに配置することができるからである。
図 10は、 第 2タイプの出カトランジス夕部 102 bのレイアウトの構成例を 示す。 p t rと n t rはサージ保護機能を有する P c h出カトランジス夕と N c h出力トランジスタを示す。 制御信号 P c t r 1が P c h出力トランジスタ p t rのゲートに接続されており、 制御信号 n c t r 1が N c h出力卜ランジス夕 n t rのゲートに接続されている。 また、 入力電圧 V i nは P c h出カトランジス 夕 P t rのソースに接続されており、 グランド G N Dは N c h出力トランジスタ n t rのソースに接続されている。 P c h出カトランジス夕 p t rのドレインと N c h出力トランジスタ n t rのドレインとは出力電圧 V o u t, に接続されて レ る。
なお、 出カトランジス夕部 I 0 2 bのゲートを折り返して構成される折り返し タイプのトランジスタを採用すれば、 面積の増大を抑えつつ、 大きなサイズの出 カトランジス夕部 1 0 2 bを生成できる。
以下、 出カトランジス夕部 1 0 2 b力 サージ保護機能を兼備することができ る理由について説明する。
サージ保護には、 大電流破壊防止と高電圧破壊防止の 2つの目的がある。 大電 流破壌とは、 トランジスタに流れる電流密度 (単位ゲート幅あたりの電流量) が 上限を超えることによって生じる、 ジャンクション部分 (F N接合部分) の破壊 である。 高電圧破壊とは、 主にゲート部分に強電界がかかって、 ゲートと基板が ショートする破壞である。 従って、 出力トランジスタにサージ保護機能を兼備さ せるために重要な点は、 (a ) 高電圧破壊に対するトランジスタの拡散領域の容 量値の強化と、 (b ) 大電流破壊に対するサージ電荷を電源およびグランドに逃 がすための電流パスの強化である。
( a ) 拡散容量値の強化について
サージ保護用トランジスタのゲート幅を大きくし、 ドレインの拡散容量を大き くすると、 サージ電荷が印加されたときに、 内部回路のトランジスタのゲート部 分にかかる電圧を小さくすることができるため、 高電圧破壊防止には有効である。 本発明の出力トランジスタ部 1 0 2 bは, L C回路などの外付け回路を経由して、 内部回路の電流を供給するために、 従来のサージ保護ダイォードと比較しても十 分に大きなサイズをもっている。 従って、 本発明の出カトランジス夕部 1 02 b を使用する場合には、 拡散容量値の強化は問題とならない。
(b) 電流パスの強化について
電流密度を下げるには、 トランジスタのゲ一ト幅を大きくするという方法や、 トランジスタのドレインとゲ一ト下のチャネル間に抵抗を入れて電流値を下げる という方法が有効である。 抵抗を入れるための具体的な方法としては、 ゲートと コンタクトの距離を大きくすることが考えられる。 本実施の形態では、 ゲートと コンタクト CW (拡散領域と 1層メタルとのコンタクト) と間の抵抗値を所望の 値以上に設定するために、 ゲートとコンタクト CWとの距離を保護ダイオードと 同等の距離とする対策を施した。
これらのことから、 本発明の出カトランジス夕部 1 02 bにサージ保護機能を 兼備させることができた。
第 1タイプの I /〇セル 105 aでは, 図 9を参照して既に説明したように、 入力電圧 V i nを入力するための入力端子から出力電圧 Vo u tを出力するため の出力端子までの配線抵抗 R oは 2. 55 Ωであった。 サージ保護ダイオード機 能を兼備した出力トランジスタ部 102 bを用いることにより、 アルミ配線 10 7を削除することができる。 その結果、 配線抵抗 Roは 2. 55 から 1. 55 Ωに低減される。 したがって、 第 2のタイプの Iノ〇セル 105 bにおける最大 電流 I maxは、 (式 1) から, 第 1タイプの IZOセル 105 aにおける最大 電流 I maxの約 1. 65倍となる。
また、 DCZDC変換回路としてスィツチングレギユレ一夕を用いた場合には、 効率 7;は、 (式 3) から、 第 1タイプ IZOセル 105 aの 90. 7%から 94. 4%に改善される。 このように、 サージ保護ダイオード機能を兼備した出力トラ ンジス夕部 102 bが DCZDC変換の性能向上に与える効果は大きい。
以上のように、 第 2タイプの I 〇セル 1 05 bでは、 サージ保護ダイオード が除去され、 サージ保護機能を兼備した出カトランジス夕部 102 bが使用され る。 これにより、 サージ保護ダイオード上のアルミ配線抵抗を除去することが可 能となる。 その結果、 高効率な D C ZD C変換が実現される。
図 1 1は、 第 2タイプ 1 〇セル 1 0 5 bの出カトランジス夕部 1 0 2 bのレ ィアウトの他の構成例を示す。 電流パスを強^:するためには、 ゲートとコンタク ト C Wとの距離を十分に離さなければならず、 その距離は、 0 . 3 5 mプロセ スの場合、 デザインルールにおける最小距離の約 7倍にもなる。 そのため、 サ一 ジ保護機能を兼備した出力トランジスタ部 1 0 2 bの面積は、 デザインルールの 最小距離でレイアウトしたときと比較して、 約 4倍にもなつてしまう。
サージ保護機能を兼備した出カトランジス夕 1 0 2 bの面積増大を抑えるため に、 図 1 1に示すようなメッシュゲートトランジスタを採用した。 図 1 0に示さ れるトランジスタは、 拡散領域上にゲートを平行に並べる構造を有しているのに 対し、 図 1 1に示すようにゲ一トを格子状にすると、 従来の半分の面積で従来と 同じゲート幅のトランジスタを実現することができる。 出カトランジス夕部 1 0 2 bはサイズが大きいため、 メッシュゲートによる面積削減の効果は絶大である。 また、 出力トランジスタ部 1 0 2 bは、 図 1 1に示す格子状のゲートをさらに 延長させ、 この格子状のゲートによって分離された各拡散領域として、 ソース領 域の四近傍をドレイン領域とし、 このドレイン領域の四近傍をソース領域とする こともできる。 この場合、 特に面積の増大を抑えつつ、 大きなサイズの出力トラ ンジス夕部 1 0 2 bを生成することができる。
本発明の D C ZD C変換回路を既存の半導体集積回路 (半導体チップ) に融合 させる場合において、 従来保護ダイォ一ドが配置されていた領域のみにサージ保 護ダイオード機能を兼備した出カトランジス夕部を配置するようにすれば、 面積 の増加を抑えることができる。 メッシュゲートの出力トランジスタを使用すれば、 サージ保護ダイオード機能を兼備した出力卜ランジス夕部を保護ダイオード領域 のみに容易に配置することができる。 したがって、 既存の半導体集積回路におい て、 外部イン夕フェース電圧の互換性を維持したまま内部回路だけを低電圧化し たい場合には、 本発明の DCZDC変換回路を用いれば、 面積の増加を招くこと なく容易に低電圧化することができる。
また、 拡散領域と基板との間には容量と抵抗とが存在し、 ソース領域およびド レイン領域の電位が変化するたびに、 基板抵抗によって電力が損失してしまう。 この電力損失は拡散領域の面積に比例するが、 メッシュゲートによる面積削減に よって、 拡散領域の容量によって生じる電力損失も半減させることができる。 図 1 1に示されるメッシュゲートトランジスタは、 面積削減だけでなく電力損失を 低減させるという効果を持つ。
図 12 Aおよび図 12 Bは、 図 8 Bに示される第 2タイプの I 〇セル 105 bの変形例を示す。 図 12 Aでは、 出力電圧 Vo u t ' を出力するための出力端 子と入力電圧 V i nを入力するための入力端子とグランド GNDに接続されてい る端子とが互いに離れているため, アルミ配線 400の抵抗が存在している。 こ の抵抗を削減するため、 図 12Bに示すように、 出力電圧 Vou t ' を出力する ための出力端子の近傍に入力電圧 V i nを入力するための入力端子とグランド G NDに接続されている端子とを配置する方法も有効である。
図 1 3 Aは、 図 8 Bに示される第 2夕イブの Iノ〇セル 105 bの他の変形例 を示す。 図 13 Aにおいて、 500は入力電圧 V i nを入力するための複数の入 力端子を覆うメタルであり、 501は出力電圧 Vo u t ' を出力するための複数 の出力端子を覆うメタルであり、 502はグランド GNDに接続されている複数 の端子を覆うメタルである。 第 2タイプの IZ〇セル 105 bにおける配線抵抗 をさらに最小化するためには、 図 13 Aのように複数の端子を共通のメタルで覆 う方法も有効である。 また、 入力電圧 V i n、 出力電圧 Vou t ' およびグラン ド GNDのそれぞれに対して複数個の端子を設けることにより、 ボンディングヮ ィャの配線抵抗を小さくしている。
図 13Bは、 図 13 Aに示される構成により、 第 1タイプの Iノ〇セル 105 a (図 9) における配線抵抗に比べて配線抵抗をどの程度低減することができる かを具体的に示す。 複数のボンディングワイヤを介して入力電圧 V i nを入力す ることにより、 1本のボンディングワイヤを介して入力電圧 V i nを入力する場 合に比べてボンディングワイヤ 600の配線抵抗を低減することができる。 図 1 3 Bに示される例では、 入力電圧 V i n、 出力電圧 Vou t ' 、 グランド GND のそれぞれに対して 3個の端子が設けられている。 従って, ボンディングワイヤ 600の配線抵抗は従来の 0. 1 Ωから 0. 03 Ωに低減される。 さらに、 共通 の電圧に対応する複数の端子を共通のメタルで覆うことによって、 複数の端子部 分の抵抗が 0. 03Ωに低減される。
図 9に示される第 1タイプの I Z〇セル 1 05 aにおいて存在した抵抗値 0. 5 Ωのサージ保護ダイオード 106上のアルミ配線 602は、 図 1 3Bに示され る第 2タイプの I ZOセル 105 bにおいては除去される。 従って、 そのような アルミ配線による抵抗は図 1 3 Bには示されていない。 出カトランジス夕部 10 2 bのアルミ配線による抵抗は、 共通の電圧に対して複数の端子を設け、 電源端 子およびグランド端子を出力端子と隣接するように配置することにより、 第 1夕 イブの 1 〇セル 105 aにおける 0. 6 Ωから 0. 2Ω (アルミ配線 601の 抵抗) と 0. 1 Ω (アルミ配線 603の抵抗) にすることができた。
以上をまとめると、 入力電圧 V i nを入力するための入力端子から出力電圧 V o u tを出力するための出力端子までの配線抵抗 R oは、 第 1タイプの I Z〇セ ル 105 aでは 2. 55 Ωであったのに対し、 第 2タイプの IZOセル 105 b では 0. 57 Ωにまで低減することが可能である。
従って、 最大電流 I maxは、 (式 1) から、 従来の約 4. 5倍にもなり、 最 大効率は、 出力電圧 Vou tが 2. 5V、 負荷電流 I oが 100mAという条件 下では、 (式 3) から、 第 1タイプの I ZOセル 105 aの 90. 7%から約 9 8%に改善される。 このように、 図 13 Aおよび図 13 Bに示される第 2タイプ の I Z〇セル 1 05 bは DCZDC変換の性能向上に大きく寄与する。
さらに、 図 14は、 半導体集積回路 (半導体チップ) のパッケージ封止後の構 成図である。
D C ZD C変換回路の配線抵抗にはアルミ配線抵抗だけでなく、 ボンディング ワイヤ配線抵抗も存在するため、 アルミ配線抵抗を最小化するだけでなく、 ボン ディングワイヤ抵抗も最小化すると、 D C ZD C変換回路の性能はさらに向上す る。
ボンディングワイヤ 6 0 0は、 半導体集積回路周辺部の出カトランジス夕部 1 0 2 bのソース · ドレインに接続される外部入出力端子 p a dから半導体集積回 路 1 0 0を封止するパッケージ 7 0 0への配線であり、 その配線長は、 通常、 半 導体集積回路の四隅の外部入出力端子からパッケージ 7 0 0に接続されるボンデ イングワイヤ 6 0 0が最も長く、 半導体集積回路の一辺の中点からのボンディン グワイヤ 6 0 0が最も短い。 したがって、 I ZOセル 1 0 5 bを半導体集積回路 内の四隅を除く周辺部に配置すると、 ボンディングワイヤ 6 0 0の抵抗が小さく なり、 D C ZD C変換の性能が向上する。 通常、 半導体集積回路はパッケージの 中心部に配置されるが、 ボンディングワイヤ 6 0 0の抵抗をさらに小さくするた めには、 図 1 4に示すように、 I 〇セル 1 0 5 bの外部入出力端子 p a dとパ ッケージ 7 0 0とを接続するボンディングワイヤ 6 0 0の長さが最も短くなるよ うに、 半導体集積回路 (チップ) をパッケージの中心部からずらした位置に配置 する方法も有効である。
なお、 上述した第 1タイプの I Z〇セル 1 0 5 aおよび第 2タイプの Iノ〇セ ル 1 0 5 bは、 いずれも制御回路 1 0 1を含むとして説明したが、 制御回路 1 0 1を含まないようにこれらの I Z〇セルを構成することも可能である。 また、 上 述した第 1タイプの I Z〇セル 1 0 5 aおよび第 2タイプの I Z〇セル 1 0 5 b はいずれも外部入出力端子 p a dを含むとして説明したが、 外部入出力端子 p a dを含まないようにこれらの I /〇セルを構成することも可能である。 I Z〇セ ルが外部入出力端子 p a dを含む形式である場合には、 外部入出力端子 p a dと D C /D C変換回路とを同時に扱える点で有利である。 また、 Iノ〇セル配置領域をチップ外周部としたが、 チップの中央部等に設け てもよい。
なお、 上述した第 1タイプの Iノ Oセル 1 0 5 aおよび第 2タイプの I 〇セ ル 1 0 5 bの D C ZD C変換回路としてスイッチングレギユレ一夕タイプを例に とり説明したが、 図 1 5に示す 3端子レギユレ一夕タイプにも適用できる。 3端 子レギユレ一夕は、 入力電圧 V i nを値の異なる出力電圧 V o u tに電圧変換す る回路である。 基準電圧と出力電圧 V o u tとを抵抗 Rによって分割して得られ る電圧 V rを電圧比較器によって比較し、 V rが基準電圧よりも高ければ、 出力 トランジスタ p t rをオフ状態にして出力電圧 V o u tを低くし、 逆に低ければ 出カトランジス夕 p t rをオン状態にして出力電圧 V o u tを高くする。 この動 作によって、 出力電圧 V o u tは所望の電圧となる。 また、 抵抗 Rによる分割比 を変化させることにより、 出力電圧 V o u tを変化させることできる。
出カトランジス夕 p t rがオン状態である場合には、 電流は、 入力電圧 V i n を入力するための入力端子から出カトランジス夕 p t rを経由して容量 Cおよび 内部回路 1 0 4に流れる。 容量 Cは、 出力電圧 V o u tの変動を内部回路 1 0 4 が許容する範囲におさめるために付加されている。 容量 Cは大きな容量値を有す るため、 外付け部品とされることが多い。 産業上の利用可能性
本発明の電源回路によれば、 出カトランジス夕部を半導体チップの外部入出力 端子の近傍に配置することにより、 電源回路における配線抵抗を最小化している。 これにより、 電源回路による D C ZD C変換の性能を向上させている。
さらに、 保護ダイオードが形成されていた面積を削除し、 出力トランジスタ部 をメッシュ型のトランジスタで構成することにより、 電源回路が形成される半導 体チップの面積を低減した。
また、 本発明の半導体チップの設計方法によれば、 電源電圧変換機能を有する DCZDC電源回路セルを他の I Z〇セルと同様に取り扱い、 DC/DC電源回 路セルが配置される半導体チップ上の位置を決定することができる。 これにより、 設計者の設計能力に依存しない、 高性能な DCZDC変換回路を作成することが 可能になる。 また、 設計者に負担をかけることなく、 システム LS Iの内部構成 の要請に応じた柔軟かつ、 高性能な DCZDC変換回路を作成することが可能に なる。

Claims

請求の範囲
1 . 半導体チップ上に形成される電源回路であって、
電源電圧を出力する出カトランジス夕部と、
前記出力トランジスタ部を制御する制御回路とを備え、
前記出力トランジスタ部は、 前記半導体チップの外部入出力端子の近傍に配置 されている、 電源回路。
2 . 前記出力トランジスタ部は、 サージ保護機能を有している、 請求項 1に記載 の電源回路。
3 . 前記出力トランジスタ部は、 メッシュ型のトランジスタを含む、 請求項 1ま たは請求項 2に記載の電源回路。
4 . 前記電源回路は、 前記半導体チップの 4隅を除く周辺部に配置される、 請求 項 1に記載の電源回路。
5 . 前記電源回路は、 前記外部入出力端子として、 前記電源電圧を出力するため の出力端子と、 前記出カトランジス夕部に電源電圧を入力するための電源端子と、 前記出力トランジスタ部にグランド電圧を入力するためのグランド端子とを備え ており、 前記電源端子と前記グランド端子とは前記出力端子の近傍に配置されて いる、 請求項 1に記載の電源回路。
6 . 前記電源回路は、 前記外部入出力端子として、 前記電源電圧を出力するため の複数の出力端子と、 前記出力トランジスタ部に電源電圧を入力するための複数 の電源端子と、 前記出力トランジスタ部にグランド電圧を入力するための複数の グランド端子とを備えており、 前記複数の出力端子、 前記複数の電源端子および 前記複数のグランド端子は、 それぞれ共通のメタルで覆われている、 請求項 1に 記載の電源回路。
7 . 前記半導体チップは、 前記出力トランジスタ部と前記半導体チップを封止し たパッケージとを接続するボンディングワイヤの長さが最短となるように配置さ れる、 請求項 1に記載の電源回路。
8 . 前記出力トランジスタ部と前記制御回路とは、 I /〇セル配置領域に配置さ れる、 請求項 1に記載の電源回路。
9 . 第 1の電源電圧を第 2の電源電圧に変換する電源電圧変換機能を有する少な くとも 1つの第 1の Iノ〇セルと前記第 1の Iノ〇セルとは異なる機能を有する 少なくとも 1つの第 2の I Z〇セルとを含む複数の I ZOセルが配置される半導 体チップ上の位置を決定するステップと、
前記決定された半導体チップ上の位置に基づいて、 前記複数の Iノ Oセルを配 置するステップと
を包含する半導体チップの設計方法。
1 0 . 前記少なくとも 1つの第 2の I Z Oセルは電源電圧を入力する入力電源パ ッドセルを含んでおり、 前記第 1の I 〇セルから出力された前記第 2の電源電 圧は前記半導体チップの外部に設けられた平滑回路によつて平滑化され、 前記平 滑回路によって生成される電源電圧は前記入力電源パッドセルを介して前記半導 体チップに入力される、 請求項 9に記載の半導体チップの設計方法。
1 1 · 前記入力電源パッドセルは、 前記平滑回路によって生成される電源電圧が o
WO 99/54937 PCT/JP99/00586
供給される機能ブロックの近傍に配置される、 請求項 9に記載の半導体チップの Χ Ρ '十Ι方法。
1 2 . 前記第 1の 1 〇セルは、 複数の電源電圧のうち生成されるべき 1つの電 源電圧を指定する制御信号を入力する制御端子を有している、 請求項 9に記載の 半導体チップの設計方法。
1 3 . 前記第 1の Ι ΖΟセルは、 前記電源電圧変換機能の実行 停止を制御する 制御信号を入力する制御端子を有している、 請求項 9に記載の半導体チップの設 計方法。
1 4 . 前記半導体チップの設計方法は、 前記半導体チップの内部回路として少な くとも 1つの機能ブロックを配置するステップをさらに含み、
前記少なくとも 1つの機能ブロックはパワーマネージメント回路を含み、 前記5 パワーマネージメント回路は、 所定の機能ブロックの動作状態に応じて前記所定 の機能プロックに対応する前記第 1の I ΖΟセルの前記電源電圧変換機能の態様 を変化させる、 請求項 9に記載の半導体チップの設計方法。
1 5 . 前記第 1の I 〇セルは、 前記第 1の電源電圧を前記第 2の電源電圧に変 換する出カトランジス夕部と、 前記出カトランジス夕部を制御する制御部とを含 む、 請求項 9に記載の半導体チップの設計方法。
1 6 . 前記第 1の I Ζ〇セルの前記出力トランジスタ部は、 サージ保護機能を有 している、 請求項 1 5に記載の半導体チップの設計方法。
5
1 7 . 前記第 1の Ι ΖΟセルの前記出力卜ランジス夕部は、 メッシュ型の卜ラン ジス夕を含む、 請求項 1 5または請求項 1 6に記載の半導体チップの設計方法。
PCT/JP1999/000586 1998-04-23 1999-02-10 Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur WO1999054937A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US09/446,722 US6460168B1 (en) 1998-04-23 1999-02-10 Method of designing power supply circuit and semiconductor chip
KR1019997012194A KR100351019B1 (ko) 1998-04-23 1999-02-10 전원 공급 회로 및 반도체 칩 설계 방법
EP99903908A EP0997945A4 (en) 1998-04-23 1999-02-10 METHOD FOR DESIGNING A CIRCUIT FOR VOLTAGE SUPPLY AND SEMICONDUCTOR CHIP
AU24399/99A AU2439999A (en) 1998-04-23 1999-02-10 Method of designing power supply circuit and semiconductor chip

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10/113142 1998-04-23
JP11314298 1998-04-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US10/012,731 Division US6684378B2 (en) 1998-04-23 2001-11-05 Method for designing power supply circuit and semiconductor chip

Publications (1)

Publication Number Publication Date
WO1999054937A1 true WO1999054937A1 (fr) 1999-10-28

Family

ID=14604642

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/000586 WO1999054937A1 (fr) 1998-04-23 1999-02-10 Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur

Country Status (7)

Country Link
US (2) US6460168B1 (ja)
EP (1) EP0997945A4 (ja)
KR (1) KR100351019B1 (ja)
CN (1) CN1272961A (ja)
AU (1) AU2439999A (ja)
TW (1) TW439367B (ja)
WO (1) WO1999054937A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083872A (ja) * 2000-06-22 2002-03-22 Hitachi Ltd 半導体集積回路
EP1111522A3 (en) * 1999-12-21 2003-05-21 NEC Electronics Corporation Computer-aided design supporting system in which cells can be arranged independently
JP2007335427A (ja) * 2006-06-12 2007-12-27 Hitachi Ltd 半導体装置
US7579669B2 (en) 2003-12-18 2009-08-25 Kabushiki Kaisha Toshiba Semiconductor device including power MOS field-effect transistor and driver circuit driving thereof
JP2012222280A (ja) * 2011-04-13 2012-11-12 Toshiba Corp 半導体装置及びdc−dcコンバータ
JP2017163159A (ja) * 2016-06-15 2017-09-14 ラピスセミコンダクタ株式会社 半導体チップ
US10020674B2 (en) 2010-11-30 2018-07-10 Lapis Semiconductor Co., Ltd. Semiconductor chip and solar system

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3888070B2 (ja) * 2001-02-23 2007-02-28 株式会社ルネサステクノロジ 消費電力制御インタフェースを有する論理回路モジュール及び該モジュールを記憶した記憶媒体
JP3847147B2 (ja) * 2001-11-22 2006-11-15 富士通株式会社 マルチスレショールド電圧mis集積回路装置及びその回路設計方法
JP2003197750A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体装置
US6809678B2 (en) * 2002-10-16 2004-10-26 Perkinelmer Inc. Data processor controlled DC to DC converter system and method of operation
JP4499985B2 (ja) * 2002-12-13 2010-07-14 株式会社リコー 電源用ic及びその電源用icを使用した通信装置
US7076757B2 (en) * 2003-02-27 2006-07-11 Nec Electronics Corporation Semiconductor integrated device and apparatus for designing the same
JP2005086662A (ja) * 2003-09-10 2005-03-31 Seiko Epson Corp 半導体装置
JP2005086931A (ja) * 2003-09-10 2005-03-31 Renesas Technology Corp スイッチング電源装置とそれに用いられる半導体集積回路
DE102004017313A1 (de) * 2004-04-06 2005-07-28 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte
JP4662235B2 (ja) * 2004-07-14 2011-03-30 株式会社リコー 論理シミュレーション装置およびその方法
JP4408082B2 (ja) * 2005-01-14 2010-02-03 シャープ株式会社 集積回路パッケージの設計方法および製造方法
JP4787592B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 システムlsi
US7635956B2 (en) * 2006-01-06 2009-12-22 Active-Semi, Inc. Primary side constant output voltage controller
US7365584B2 (en) * 2006-06-02 2008-04-29 Freescale Semiconductor, Inc. Slew-rate control apparatus and methods for a power transistor to reduce voltage transients during inductive flyback
US20080203998A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation On-chip power supply monitor using latch delay sensor
KR100894254B1 (ko) * 2007-11-06 2009-04-21 주식회사 실리콘웍스 전압강하가 최소화된 전원공급라인을 구비하는 반도체 칩
JP2009200308A (ja) * 2008-02-22 2009-09-03 Oki Semiconductor Co Ltd 半導体パッケージ
JP5297104B2 (ja) * 2008-07-01 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置
US8225260B2 (en) * 2009-01-30 2012-07-17 Active-Semi, Inc. Programmable analog tile placement tool
US9003340B2 (en) 2009-01-30 2015-04-07 Active-Semi, Inc. Communicating configuration information across a programmable analog tile to another tile
US8169088B2 (en) * 2009-07-02 2012-05-01 Monolithic Power Systems, Inc. Power converter integrated circuit floor plan and package
US8392650B2 (en) 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
US9111675B1 (en) 2010-04-07 2015-08-18 Xilinx, Inc. Stacked inductor structure
US8484410B2 (en) 2010-04-12 2013-07-09 Intel Corporation Method to stagger self refreshes
US8717723B2 (en) 2012-01-10 2014-05-06 Xilinx, Inc. Driver circuit and method of generating an output signal
US8756546B2 (en) 2012-07-25 2014-06-17 International Business Machines Corporation Elastic modulus mapping of a chip carrier in a flip chip package
US8650512B1 (en) * 2012-11-15 2014-02-11 International Business Machines Corporation Elastic modulus mapping of an integrated circuit chip in a chip/device package
US9048017B2 (en) 2013-03-14 2015-06-02 Xilinx, Inc. Circuits for and methods of implementing a gain stage in an integrated circuit
CN103595372B (zh) * 2013-11-23 2015-12-30 大连尚能科技发展有限公司 一种脉冲发生装置
JP2016004347A (ja) * 2014-06-16 2016-01-12 ローム株式会社 半導体集積回路および電源装置
US9335775B2 (en) * 2014-06-23 2016-05-10 International Business Machines Corporation Integrated circuit having regulated voltage island power system
CN105811759B (zh) 2014-12-29 2019-04-02 登丰微电子股份有限公司 电源供应装置
TWI739796B (zh) * 2016-02-12 2021-09-21 日商半導體能源硏究所股份有限公司 半導體裝置及電子裝置及半導體晶圓
CN207603443U (zh) * 2017-09-21 2018-07-10 北京比特大陆科技有限公司 算力板功率级电路、封装电源装置和算力板
US11017146B2 (en) 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
US11397455B2 (en) 2018-09-10 2022-07-26 Microsoft Technology Licensing, Llc Managing DC power
CN112953499B (zh) * 2021-05-14 2021-07-27 上海芯龙半导体技术股份有限公司南京分公司 用于通讯芯片的内置编码电路和通讯芯片

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03212955A (ja) * 1990-01-18 1991-09-18 Kawasaki Steel Corp 半導体装置
JPH04267542A (ja) * 1991-02-22 1992-09-24 Fujitsu Ltd 半導体集積回路のレイアウト方法および装置
JPH05259289A (ja) * 1992-03-13 1993-10-08 Fujitsu Ltd 半導体装置
JPH0653321A (ja) * 1992-07-28 1994-02-25 Nec Corp 半導体集積回路装置
JPH07321293A (ja) * 1994-03-28 1995-12-08 Matsushita Electric Ind Co Ltd 電源選択回路
JPH08153390A (ja) * 1994-11-30 1996-06-11 Matsushita Electron Corp 半導体集積回路
JPH09162294A (ja) * 1995-12-11 1997-06-20 Toshiba Microelectron Corp 半導体装置

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612618A (en) * 1983-06-10 1986-09-16 Rca Corporation Hierarchical, computerized design of integrated circuits
JPS6235716A (ja) * 1985-08-09 1987-02-16 Hitachi Ltd 半導体集積回路装置
JPS63104443A (ja) 1986-10-22 1988-05-09 Hitachi Ltd 大規模集積回路
JPS641325A (en) * 1987-06-23 1989-01-05 Mitsubishi Electric Corp Semiconductor device
JPH01255317A (ja) * 1988-04-05 1989-10-12 Seiko Epson Corp 半導体集積回路装置
JPH0734653B2 (ja) 1989-09-05 1995-04-12 九州大学長 電源装置
JPH03145744A (ja) * 1989-10-31 1991-06-20 Nec Corp マスタースライス方式の半導体装置
US5119158A (en) * 1989-11-21 1992-06-02 Nec Corporation Gate array semiconductor integrated circuit device
JPH03272166A (ja) 1990-03-22 1991-12-03 Hitachi Ltd 半導体集積回路
JPH03278579A (ja) 1990-03-28 1991-12-10 Nec Corp 半導体装置
JPH04165678A (ja) * 1990-10-30 1992-06-11 Nippon Motoroola Kk メッシュゲート型mosトランジスタ
JP3253389B2 (ja) * 1992-03-31 2002-02-04 株式会社東芝 半導体集積回路装置
JPH0613588A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp マスタスライス方式の半導体装置
JP3219535B2 (ja) 1992-07-01 2001-10-15 株式会社資生堂 洗浄剤組成物
JP3351440B2 (ja) 1992-07-24 2002-11-25 川崎マイクロエレクトロニクス株式会社 半導体集積回路
JP2766138B2 (ja) 1992-09-07 1998-06-18 株式会社日立製作所 半導体集積回路の検査方法
JPH06112314A (ja) 1992-09-29 1994-04-22 Toshiba Corp アナログ集積回路
US5422523A (en) * 1992-11-09 1995-06-06 Intel Corporation Apparatus for translating logic signal levels from 3.3 volts to 5 volts
JP2851757B2 (ja) * 1992-12-18 1999-01-27 三菱電機株式会社 半導体装置および半導体記憶装置
US5452229A (en) * 1992-12-18 1995-09-19 Lattice Semiconductor Corporation Programmable integrated-circuit switch
US5461301A (en) 1993-01-19 1995-10-24 Qualidyne Systems Dual slope soft start for pulse width modulator controllers used in power converters
US5300835A (en) * 1993-02-10 1994-04-05 Cirrus Logic, Inc. CMOS low power mixed voltage bidirectional I/O buffer
US5440244A (en) 1993-02-10 1995-08-08 Cirrus Logic, Inc. Method and apparatus for controlling a mixed voltage interface in a multivoltage system
JP3142414B2 (ja) 1993-05-06 2001-03-07 株式会社東芝 消費電流削減機能を有する半導体集積回路
JPH0785652A (ja) 1993-09-13 1995-03-31 Hitachi Commun Syst Inc Ramの制御方式
JPH0794587A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd 半導体装置、半導体設計方法及びその設計装置
JP3105718B2 (ja) 1993-11-19 2000-11-06 日本電気株式会社 個別選択呼出受信機
DE69434903T2 (de) * 1993-11-29 2007-04-26 Fujitsu Ltd., Kawasaki Elektronisches System zum Abschluss von Busleitungen
US5521531A (en) * 1993-12-13 1996-05-28 Nec Corporation CMOS bidirectional transceiver/translator operating between two power supplies of different voltages
JP2922424B2 (ja) * 1994-07-13 1999-07-26 松下電器産業株式会社 出力回路
JP3272166B2 (ja) 1994-10-07 2002-04-08 松下電器産業株式会社 液晶表示装置の製造方法
US5510731A (en) * 1994-12-16 1996-04-23 Thomson Consumer Electronics, S.A. Level translator with a voltage shifting element
JPH0956150A (ja) * 1995-08-11 1997-02-25 Nippon Steel Corp スイッチング電源装置
US6046896A (en) 1995-08-11 2000-04-04 Fijitsu Limited DC-to-DC converter capable of preventing overvoltage
JP3405871B2 (ja) 1995-11-28 2003-05-12 富士通株式会社 直流−直流変換制御回路および直流−直流変換装置
US5623198A (en) * 1995-12-21 1997-04-22 Intel Corporation Apparatus and method for providing a programmable DC voltage
US6147511A (en) * 1996-05-28 2000-11-14 Altera Corporation Overvoltage-tolerant interface for integrated circuits
US6175952B1 (en) * 1997-05-27 2001-01-16 Altera Corporation Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions
JP3278579B2 (ja) 1996-09-19 2002-04-30 沖電気工業株式会社 ウェーブレット変換符号化のためのスキャン方法
US5825206A (en) * 1996-08-14 1998-10-20 Intel Corporation Five volt safe output buffer circuit that controls the substrate and gates of the pull-up devices
US5825815A (en) 1996-09-11 1998-10-20 Winbond Electronics Corp. Dual UART device with a reduced package pin number
US5889415A (en) * 1996-12-26 1999-03-30 Philips Electronics North America Corporation Internal voltage referenced output driver
JP3258923B2 (ja) 1997-02-26 2002-02-18 株式会社東芝 半導体集積回路装置
DE69716308T2 (de) * 1997-05-01 2003-03-06 Mitsubishi Electric Corp Ausgangspufferschaltung
US5966003A (en) 1997-05-15 1999-10-12 Fujitsu Limited DC-DC converter control circuit
US6104172A (en) * 1997-07-01 2000-08-15 Power-One Power factor corrector
US6005413A (en) * 1997-09-09 1999-12-21 Lsi Logic Corporation 5V tolerant PCI I/O buffer on 2.5V technology
US6120551A (en) * 1997-09-29 2000-09-19 Xilinx, Inc. Hardwire logic device emulating an FPGA
US6255850B1 (en) * 1997-10-28 2001-07-03 Altera Corporation Integrated circuit with both clamp protection and high impedance protection from input overshoot
JP3212955B2 (ja) 1997-12-10 2001-09-25 株式会社日本触媒 表面処理剤、埋設物、および接着防止方法
US6118303A (en) * 1998-04-17 2000-09-12 Lsi Logic Corporation Integrated circuit I/O buffer having pass gate protection with RC delay
JP2000069746A (ja) 1998-08-21 2000-03-03 Fujitsu Ltd Dc−dcコンバータの制御方法、dc−dcコンバータの制御回路、及び、dc−dcコンバータ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03212955A (ja) * 1990-01-18 1991-09-18 Kawasaki Steel Corp 半導体装置
JPH04267542A (ja) * 1991-02-22 1992-09-24 Fujitsu Ltd 半導体集積回路のレイアウト方法および装置
JPH05259289A (ja) * 1992-03-13 1993-10-08 Fujitsu Ltd 半導体装置
JPH0653321A (ja) * 1992-07-28 1994-02-25 Nec Corp 半導体集積回路装置
JPH07321293A (ja) * 1994-03-28 1995-12-08 Matsushita Electric Ind Co Ltd 電源選択回路
JPH08153390A (ja) * 1994-11-30 1996-06-11 Matsushita Electron Corp 半導体集積回路
JPH09162294A (ja) * 1995-12-11 1997-06-20 Toshiba Microelectron Corp 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0997945A4 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1111522A3 (en) * 1999-12-21 2003-05-21 NEC Electronics Corporation Computer-aided design supporting system in which cells can be arranged independently
US6643835B2 (en) 1999-12-21 2003-11-04 Nec Electronics Corporation Computer-aided design supporting system in which cells can be arranged independently
JP2002083872A (ja) * 2000-06-22 2002-03-22 Hitachi Ltd 半導体集積回路
US8139327B2 (en) 2000-06-22 2012-03-20 Renesas Electronics Corporation Semiconductor integrated circuit
US8634170B2 (en) 2000-06-22 2014-01-21 Renesas Electronics Corporation Semiconductor integrated circuit
US7579669B2 (en) 2003-12-18 2009-08-25 Kabushiki Kaisha Toshiba Semiconductor device including power MOS field-effect transistor and driver circuit driving thereof
JP2007335427A (ja) * 2006-06-12 2007-12-27 Hitachi Ltd 半導体装置
US10020674B2 (en) 2010-11-30 2018-07-10 Lapis Semiconductor Co., Ltd. Semiconductor chip and solar system
JP2012222280A (ja) * 2011-04-13 2012-11-12 Toshiba Corp 半導体装置及びdc−dcコンバータ
JP2017163159A (ja) * 2016-06-15 2017-09-14 ラピスセミコンダクタ株式会社 半導体チップ

Also Published As

Publication number Publication date
US6460168B1 (en) 2002-10-01
US6684378B2 (en) 2004-01-27
CN1272961A (zh) 2000-11-08
KR100351019B1 (ko) 2002-08-30
KR20010014135A (ko) 2001-02-26
AU2439999A (en) 1999-11-08
EP0997945A1 (en) 2000-05-03
EP0997945A4 (en) 2007-08-01
TW439367B (en) 2001-06-07
US20020042902A1 (en) 2002-04-11

Similar Documents

Publication Publication Date Title
WO1999054937A1 (fr) Procede de conception d&#39;un circuit d&#39;alimentation et d&#39;une microplaquette de semi-conducteur
US8634170B2 (en) Semiconductor integrated circuit
US11557962B2 (en) Chip embedded power converters
US7581198B2 (en) Method and system for the modular design and layout of integrated circuits
KR100979086B1 (ko) 집적 돌입 전류 제한기 회로 및 방법
US9018046B2 (en) Area-efficient distributed device structure for integrated voltage regulators
Yuk et al. PSR enhancement through super gain boosting and differential feed-forward noise cancellation in a 65-nm CMOS LDO regulator
TWI603174B (zh) 關於等效串聯電感消除之電路、電子裝置與方法
JP2001025239A (ja) Dc−dcコンバータ
JP5674171B2 (ja) 半導体集積回路及び半導体装置
CN113746318A (zh) 直流电源装置、电流稳定化电路及电源线的噪声抑制方法
US20080029846A1 (en) Semiconductor Device
JP2002093997A (ja) 集積回路
Controller CPU 5− Bit Synchronous

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 99801001.4

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): AL AM AT AU AZ BA BB BG BR BY CA CH CN CU CZ DE DK EE ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KR KZ LC LK LR LS LT LU LV MD MG MK MN MW MX NO NZ PL PT RO RU SD SE SG SI SK SL TJ TM TR TT UA UG US UZ VN YU ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW SD SZ UG ZW AM AZ BY KG KZ MD RU TJ TM AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE BF BJ CF CG CI CM GA GN GW ML MR NE SN TD TG

WWE Wipo information: entry into national phase

Ref document number: 1019997012194

Country of ref document: KR

Ref document number: 1999903908

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 09446722

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1999903908

Country of ref document: EP

REG Reference to national code

Ref country code: DE

Ref legal event code: 8642

WWP Wipo information: published in national office

Ref document number: 1019997012194

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1019997012194

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 1999903908

Country of ref document: EP