WO2000019302A1 - Spikefreie taktumschaltung - Google Patents

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Georg Zöller
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency

Definitions

  • the subject matter of the application relates to a circuit arrangement for switching from a first clock signal to a second clock signal, comprising the features of the preamble of claim 1.
  • the object of the application sets itself the task of specifying a circuit arrangement for switching over between clock signals which can be completely implemented as a digital circuit in an integrated circuit and which allows any phase position of the clock signals.
  • the circuit arrangement according to the application is purely digital, it does not require any discrete components, so that it can be ner integrated circuit, such as an ASIC (Application Specific Integrated Circuit) or an FPGA (Flash Program able Gate Array) can be implemented.
  • the circuit arrangement can be loaded with an asynchronous signal for switching between the clock signals.
  • the phase position of the clock signals is arbitrary.
  • FIG. 1 shows a block diagram of a circuit arrangement for switching over between clock signals
  • FIG. 2 shows a circuit diagram of a circuit arrangement according to the application for switching between clock signals at gate level
  • Figure 3 is a signal state diagram of possible states of individual signals when switching from one
  • Figure 4 is a state diagram of other possible states of individual signals when switching from one clock signal to another clock signal.
  • the clock selection circuit CS (for: Clock Selection), which is supplied on the input side with a clock selection signal CLKSEL, a first clock signal BOCLK, a second clock signal B1CLK, a first clock alarm signal BOCLKALA and a second clock alarm signal BICLKALA, outputs the output clock signal BS BCMCLK on the output side.
  • the clock selection circuit in FIG. 2 has two identical circuit parts, the first circuit part shown above being assigned to the first clock signal and the second circuit part shown below being assigned to the second clock signal.
  • the clock selection signal CLKSEL is inverted to the second circuit part as the second clock selection signal B1CLKSEL and, via an inverter INV, is fed to the first circuit part as the first clock selection signal BOCLKSEL.
  • a flip-flop FF 01 in the first circuit part is supplied with the first clock selection signal BOCLKSEL at its data input D and the first clock signal BOCLK at its clock input.
  • a second flip-flop FF02 in the first circuit part is supplied with the signal emitted by the first flip-flop at the output Q at its data input D and the clock signal BOCLK at its clock input CLK.
  • the first clock selection signal BOCLKSEL and the signal emitted at the output Q of the flip-flop FF02 are supplied on the input side to a logic AND gate ANDOl.
  • a flip-flop FF03 is at its input labeled D with the signal output by the AND gate ANDOl, at its inverting clock input CLK with the first clock signal
  • the signal emitted by the flip-flop FF3 at its output Q forms an enable signal B0EN for the first clock signal BOCLK.
  • the enable signal B ⁇ EN for the first clock signal BOCLK and the first clock signal BOCLK is supplied to a logic AND gate AND02 on the input side.
  • the second circuit part for the second clock signal is basically constructed in the same way as the first circuit part for the first clock signal.
  • a logic element VKG to the input side of which the signals emitted by the AND gate AND02 and the AND gate AND12 are supplied, outputs the selected clock signal BS BCMCLK at its output.
  • the clock changeover takes place in two phases. If the clock signals are switched, which is shown in FIGS. 3 and 4 in line BOCLKSEL by a change in the state of the clock selection signal from the logic high level (H) to the logic low level (L), the clock signal which has been switched through as the output clock signal (in FIG. 3 and FIG. 4 the first clock signal BOCLK) with the first falling edge of this clock signal.
  • the clock signal that has not been switched through as the output clock signal (the clock signal B1CLK in FIG. 3 and FIG. 4) is switched on during its logically low level.
  • the connection takes place with a delay which results in a clock gap of, as shown in FIG. 3, a minimum of one clock period and, as shown in FIG. 4, a maximum of three clock periods.
  • the first clock signal and the second clock signal can be given by mutually complementary clock signals.
  • the circuit arrangement ensures that if the clock alarm signal is active, it is not possible to switch to the associated clock signal.

Abstract

Eine Schaltungsanordnung bietet eine asynchrone Umschaltung zwischen zwei Taktsignalen gleicher Frequenz und beliebiger Phasenlage. Sie ist rein digital, in einem Integrierten Baustein IC vollständig implementierbar und vermeidet Spikes/Glitches bei der Umschaltung.

Description

Beschreibung
Spikefreie Taktumschaltung
Der Anmeldungsgegenstand betrifft eine Schaltungsanordnung zur Umschaltung von einem ersten Taktsignal auf ein zweites Taktsignal umfassend die Merkmale des Oberbegriffs des Anspruchs 1.
In Vermittlungssystemen, in denen Taktsignale aus Gründen der Redundanz gedoppelt vorgesehen sind, soll zwischen den beiden Taktsignalen gleicher Frequenz und beliebig unterschiedlicher Phasenlage umgeschaltet werden, ohne dass dabei Spikes/Glitches auftreten,
Diese Problemstellung wird herkömmlich durch Schaltungen gelöst, die eine Kombination von Monoflops mit diskreten Bauteilen - wie zum Beispiel Widerständen und Kondensatoren - aufweisen. Bei diesen Schaltungen macht es sich nachteilig bemerkbar, dass sie in einer integrierten Schaltung nicht vollständig implementierbar sind. Die genannte Aufgabenstellung kann auch durch rein digitale, vollständig integrierbare Schaltungen gelöst werden, die jedoch keine beliebige Phasenlage der Taktsignale gestatten.
Der Anmeldungsgegenstand stellt sich die Aufgabe, eine Schaltungsanordnung zur Umschaltung zwischen Taktsignalen anzugeben, die als digitale Schaltung vollständig in einen integrierten Schaltkreis implementierbar ist und die eine belie- bige Phasenlage der Taktsignale gestattet.
Das Problem wird bei einer Schaltungsanordnung mit den im Oberbegriff umfassten Merkmalen durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 gelöst.
Die anmeldüngsgemäße Schaltungsanordnung ist rein digital, sie benötigt keinerlei diskrete Bauelemente, womit sie in ei- ner Integrierten Schaltung, wie zum Beispiel einem ASIC (Application Specific Integrated Circuit) oder einem FPGA (Flash Program able Gate Array) implementierbar ist. Die Schaltungsanordnung ist mit einem asynchronen Signal zur Um- schaltung zwischen den Taktsignalen beaufschlagbar . Die Phasenlage der Taktsignale ist beliebig.
Der Anmeldungsgegenstand wird im Folgenden als Ausführungsbeispiel in einem zum Verständnis erforderlichem Umfang an- hand von Figuren näher beschrieben. Dabei zeigen:
Figur 1 ein Blockschaltbild einer Schaltungsanordnung zur Umschaltung zwischen Taktsignalen,
Figur 2 ein Schaltbild einer anmeldungsgemäßen Schaltungsanordnung zur Umschaltung zwischen Taktsignalen auf Gatterebene,
Figur 3 ein Signalzustandsdiagramm möglicher Zustände von einzelnen Signalen bei der Umschaltung von einem
Taktsignal auf ein anderes Taktsignal und
Figur 4 ein Zustandsdiagramm anderer möglicher Zustände von einzelnen Signalen bei der Umschaltung von einem Taktsignal auf ein anderes Taktsignal.
In den Figuren bezeichnen gleiche Bezeichnungen gleiche Elemente .
Die Taktauswahlschaltung CS (für: Clock Selection) , der ein- gangsseitig ein Taktauswahlsignal CLKSEL, ein erstes Taktsignal BOCLK, ein zweites Taktsignal B1CLK, ein erstes Taktalarmsignal BOCLKALA und ein zweites Taktalarmsignal BICLKALA zugeführt ist, gibt ausgangsseitig das Ausgangstaktsignal BS BCMCLK ab. Die Taktauswahlschaltung in Figur 2 weist zwei gleiche Schaltungsteile auf, wobei der oben dargestellte, erste Schaltungsteil dem ersten Taktsignal und der unten dargestellte, zweite Schaltungsteil dem zweiten Taktsignal zugeordnet sind. Das Taktauswahlsignal CLKSEL ist dem zweiten Schaltungsteil als zweites Taktauswahlsignal B1CLKSEL und über einen Inver- ter INV invertiert, dem ersten Schaltungsteil als erstes Taktauswahlsignal BOCLKSEL zugeführt. Einem Flip-Flop FF 01 im ersten Schaltungsteil ist an seinem Dateneingang D das er- ste Taktauswahlsignal BOCLKSEL und an seinem Takteingang das erste Taktsignal BOCLK zugeführt. Einem zweiten Flip-Flop FF02 im ersten Schaltungsteil ist an seinem Dateneingang D das von dem ersten Flip-Flop am Ausgang Q abgegebene Signal und an seinem Takteingang CLK das Taktsignal BOCLK zugeführt. Einem logisch UND-Gatter ANDOl ist eingangsseitig das erste Taktauswahlsignal BOCLKSEL und das am Ausgang Q des Flip- Flops FF02 abgegebene Signal eingangsseitig zugeführt. Ein Flip-Flop FF03 ist an seinem mit D bezeichnetem Eingang mit dem von dem UND-Gatter ANDOl abgegebenen Signal, an seinem invertierenden Takteingang CLK mit dem ersten Taktsignal
BOCLK und an seinem Rücksetzeingang RES mit dem ersten Alarmsignal BOCLKALA des ersten Taktsignales BOCLK beaufschlagt. Das von dem Flip-Flop FF3 an seinem Ausgang Q abgegebene Signal bildet ein Ermöglichungssignal B0EN für das erste Takt- signal BOCLK. Einem logisch UND-Gatter AND02 ist eingangsseitig das Ermöglichungssignal BÖEN für das erste Taktsignal BOCLK und das erste Taktsignal BOCLK zugeführt.
Der zweite Schaltungsteil für das zweite Taktsignal ist prin- zipiell gleichartig zu dem ersten Schaltungsteil für das erste Taktsignal aufgebaut.
Ein Verknüpfungsglied VKG, dem eingangsseitig die von dem UND-Gatter AND02 und dem UND-Gatter AND12 abgegebenen Signale zugeführt sind, gibt an seinem Ausgang das ausgewählte Taktsignal BS BCMCLK ab. Wie aus den Figuren 3 und 4 hervorgeht, erfolgt die Taktum- schaltung in zwei Phasen. Erfolgt eine Umschaltung der Taktsignale, was in Figur 3 und 4 in Zeile BOCLKSEL durch einen Zustandswechsel des Taktauswahlsignals vom logisch hohen Pe- gel (H) zum logisch niedrigen Pegel (L) dargestellt ist, wird das bislang als Ausgangstaktsignal durchgeschaltete Taktsignal (in Figur 3 und Figur 4 das erste Taktsignal BOCLK) mit der ersten fallenden Flanke dieses Taktsignals abgeschaltet. Bei der Umschaltung wird das bislang nicht als Ausgangstakt- signal durchgeschaltete Taktsignal (in Figur 3 und Figur 4 das Taktsignal B1CLK) während seines logisch niedrigen Pegels zugeschaltet. Die Zuschaltung erfolgt mit einer Verzögerung, die eine Taktlücke von, wie in Figur 3 dargestellt, minimal einer Taktperiode und maximal, wie in Figur 4 dargestellt, drei Taktperioden zur Folge hat.
Wie aus den Figuren 3 und 4 hervorgeht, können das erste Taktsignal und das zweite Taktsignal durch zueinander komplementäre Taktsignale gegeben sein. Bei der Schaltungsanordnung ist sichergestellt, dass bei einem aktiven Taktalarmsignal nicht auf das zugehörige Taktsignal umgeschaltet werden kann.

Claims

Patentansprüche
1. Schaltungsanordnung zur Umschaltung von einem ersten Taktsignal (BOCLK) auf ein zweites Taktsignal (BICLK) nach Maßga- be eines Taktauswahlsignals (CLKSEL) bei der
- für das erste Taktsignal ein erster Schaltungszweig mit einem ersten Flip-Flop (FF01), einem zweiten Flip-Flop
(FF02), einem ersten UND-Gatter (ANDOl), einem dritten Flip-Flop (FF03) und einem zweiten UND-Gatter (AND02) gege- ben ist,
- für das zweite Taktsignal ein zweiter Schaltungszweig mit einem elften Flip-Flop (FF11), einem zwölften Flip-Flop (FF12), einem elften UND-Gatter (AND11), einem dreizehnten Flip-Flop (FF13) und einem zwölften UND-Gatter (AND12) ge- geben ist,
- das invertierte Taktauswahlsignal (CLKSEL) als Auswahlsignal (BOCLKSEL) für das erste Taktsignal dem Dateneingang (D) des ersten Flip-Flops (FF01) und dem ersten Eingang des ersten UND-Gatters (ANDOl) zugeführt ist, - das erste Taktsignal (BOCLK) dem Takteingang (CLK) des ersten Flip-Flops (FF01), dem Takteingang (CLK) des zweiten Flip-Flops (FF02) , dem invertierenden Takteingang des dritten Flip-Flops (FF03) und dem ersten Eingang des zweiten UND-Gatters (AND02) zugeführt ist, - der Ausgang (Q) des ersten Flip-Flops (FF01) mit dem Dateneingang (D) des zweiten Flip-Flops (FF02) verbunden ist,
- der Ausgang (Q) des zweiten Flip-Flops (FF02) mit dem zweiten Eingang des ersten UND-Gatters (ANDOl) verbunden ist,
- der Ausgang des ersten UND-Gatters (ANDOl) mit dem Daten- eingang (D) des dritten Flip-Flops (FF03) verbunden ist,
- das dritte Flip-Flop (FF03) an seinem Rücksetzeingang (RES) mit einem dem ersten Taktsignal zugehörigen Alarmsignal
(B0_CLKALA) beaufschlagt ist,
- der Ausgang (Q) des dritten Flip-Flops (FF03) mit dem zwei- ten Eingang des zweiten UND-Gatters (AND02) verbunden ist,
- das Taktauswahlsignal (CLKSEL) als Auswahlsignal (B1CLKSEL) für das zweite Taktsignal dem Dateneingang (D) des elften Flip-Flops (FF11) und dem ersten Eingang des elften UND- Gatters (AND11) zugeführt ist,
- das zweite Taktsignal (BICLK) dem Takteingang (CLK) des elften Flip-Flops (FF11), dem Takteingang (CLK) des zwölf- ten Flip-Flops (FF12) , dem invertierenden Takteingang des dreizehnten Flip-Flops (FF13) und dem ersten Eingang des zwölften UND-Gatters (AND12) zugeführt ist,
- der Ausgang (Q) des elften Flip-Flops (FFll)mit dem Dateneingang (D) des zwölften Flip-Flops (FF12) verbunden ist, - der Ausgang (Q) des zwölften Flip-Flops (FF12) mit dem zweiten Eingang des elften UND-Gatters (AND11) verbunden ist,
- der Ausgang des elften UND-Gatters (AND11) mit dem Dateneingang (D) des dreizehnten Flip-Flops (FF13) verbunden ist,
- das dreizehnte Flip-Flop (FF13) an seinem Rücksetzeingang
(RES) mit einem dem zweiten Taktsignal (BICLK) zugehörigen Alarmsignal (B1_CLKALA) beaufschlagt ist,
- der Ausgang (Q) des dreizehnten Flip-Flops (FF13) mit dem zweiten Eingang des zwölften UND-Gatters (AND12) verbunden ist,
- ein Verknüpfungsglied (VKG) gegeben ist, dessem ersten Eingang das am Ausgang des zweiten UND-Gatters (AND02) abgegebene Signal und dessem zweiten Eingang das am Ausgang des zwölften UND-Gatters (AND12) abgegebene Signal zugeführt sind, wobei am Ausgang des Verknüpfungsgliedes das Ausgangstaktsignal (BS BCMCLK) anliegt.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689724B1 (ko) * 2000-01-28 2007-03-09 후지쯔 가부시끼가이샤 핫 플러그에 대응한 클록 전환 회로
US6960942B2 (en) * 2001-05-18 2005-11-01 Exar Corporation High speed phase selector
US6693477B2 (en) * 2001-10-22 2004-02-17 Research In Motion Limited Clock circuit for a microprocessor
CN1300972C (zh) * 2003-07-14 2007-02-14 松下电器产业株式会社 时钟信号切换装置、时钟信号切换方法、数据总线切换装置及数据总线切换方法
JP2005191877A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd クロック切り替え回路
CN101299159B (zh) * 2008-07-01 2010-06-09 深圳市远望谷信息技术股份有限公司 时钟切换电路
CN102012717B (zh) * 2010-11-16 2012-10-03 青岛海信信芯科技有限公司 一种时钟切换方法及时钟切换装置
CN116318071A (zh) * 2023-05-22 2023-06-23 合肥智芯半导体有限公司 时钟切换电路、时钟切换方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01150921A (ja) * 1987-12-08 1989-06-13 Ricoh Co Ltd Ｃｌｋ切替回路
US4970405A (en) * 1987-12-11 1990-11-13 Nec Corporation Clock selection circuit for selecting one of a plurality of clock pulse signals
US5652536A (en) * 1995-09-25 1997-07-29 Cirrus Logic, Inc. Non-glitch clock switching circuit
JPH10124167A (ja) * 1996-10-17 1998-05-15 Miyagi Oki Denki Kk システムクロック切り換え装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4282493A (en) * 1979-07-02 1981-08-04 Motorola, Inc. Redundant clock signal generating circuitry
GB8615399D0 (en) * 1986-06-24 1986-07-30 Int Computers Ltd Switching circuit
US4853653A (en) * 1988-04-25 1989-08-01 Rockwell International Corporation Multiple input clock selector
JP2739964B2 (ja) * 1988-09-28 1998-04-15 株式会社東芝 クロック切替回路
CA2015488C (en) * 1989-04-30 1997-07-08 Tomoyasu Tsuda Polyurethane, process for its production and polyester diol used for its production
US5155380A (en) * 1991-04-12 1992-10-13 Acer Incorporated Clock switching circuit and method for preventing glitch during switching
US5315181A (en) * 1993-07-07 1994-05-24 Maxtor Corporation Circuit for synchronous, glitch-free clock switching
JPH10154021A (ja) * 1996-09-30 1998-06-09 Toshiba Corp クロック切換装置およびクロック切換方法
US6107841A (en) * 1998-09-08 2000-08-22 International Business Machines Corporation Synchronous clock switching circuit for multiple asynchronous clock source

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01150921A (ja) * 1987-12-08 1989-06-13 Ricoh Co Ltd Ｃｌｋ切替回路
US4970405A (en) * 1987-12-11 1990-11-13 Nec Corporation Clock selection circuit for selecting one of a plurality of clock pulse signals
US5652536A (en) * 1995-09-25 1997-07-29 Cirrus Logic, Inc. Non-glitch clock switching circuit
JPH10124167A (ja) * 1996-10-17 1998-05-15 Miyagi Oki Denki Kk システムクロック切り換え装置
US5969558A (en) * 1996-10-17 1999-10-19 Oki Electric Industry Co., Ltd. Abnormal clock signal detector and switching device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
ANONYMOUS: "Method to Select One of Two Clocks While Avoiding Narrow Pulses.", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 32, no. 9B, 1 February 1990 (1990-02-01), New York, US, pages 82 - 84, XP000082242 *
PATENT ABSTRACTS OF JAPAN vol. 013, no. 412 (P - 932) 12 September 1989 (1989-09-12) *
PATENT ABSTRACTS OF JAPAN vol. 1998, no. 10 31 August 1998 (1998-08-31) *

Also Published As

Publication number Publication date
EP1118055B1 (de) 2003-01-08
CN1320233A (zh) 2001-10-31
DE19844671C1 (de) 1999-10-07
US6411134B1 (en) 2002-06-25
ES2191494T3 (es) 2003-09-01
EP1118055A1 (de) 2001-07-25

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