WO2000046858A1 - Transistor mos a tension de seuil dynamique equipe d'un limiteur de courant, et procede de realisation d'un tel transistor - Google Patents

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WO2000046858A1
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doped
gate
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conductivity
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Jean-Luc Pelloie
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Commissariat A L'energie Atomique
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    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Definitions

  • the present invention relates to an MOS transistor (insulated gate transistor) with dynamic threshold voltage equipped with an integrated current limiter.
  • This device is intended in particular to be produced on a SOI (silicon on insulator) type substrate, that is to say a substrate having a thin surface layer of silicon insulated by an underlying oxide layer.
  • SOI silicon on insulator
  • the invention also relates to a method for producing such a device in a particularly compact form for integration into a circuit.
  • CMOS circuits operating with very low supply voltages such as for example microprocessors or digital signal processors (DSP).
  • DSP digital signal processors
  • a common MOS transistor can be considered to be composed of two intrinsic elements.
  • the first element is the MOS transistor proper, in which the current, driven by the gate, flows between the drain and the source, and in which the substrate is subjected to a fixed polarization.
  • the second element is a parasitic bipolar transistor for which the drain and the source play the role of emitter and collector, and the substrate the role of the base.
  • Document (1) proposes to simultaneously activate the MOS element and the bipolar element in order to increase the total current supplied by the device, this by connecting the gate of the transistor to its substrate. Such a device is however little exploited in view of a significant increase in the static current linked to the operation of the bipolar element. Indeed, a minimum static current is generally required in CMOS circuits.
  • Document (2) proposes a hybrid mode of operation of the MOS and shows that, thanks to the connection between the gate and the substrate, the threshold voltage of the MOS can be lowered and the slope of the characteristic of the transistor below the threshold can ' be improved at low voltage, i.e. before the bipolar transistor is activated.
  • This operating principle gave birth to the dynamic threshold voltage transistor described in document (3) "Dynamic Threshold Voltage MOSFET” or "DTMOS”.
  • the transistor 10 comprises, like any MOS transistor, a drain terminal 12, connected to a source terminal 14 by a channel, and a gate terminal 16 for controlling the current passing through the channel.
  • an electrical connection 18 is established between the grid and the substrate.
  • a terminal of contact of the substrate to which the electrical connection 18 is connected is identified with the reference 11.
  • the threshold voltage V t of a MOS transistor depends on the voltage applied to its substrate.
  • V c can be expressed by the following relation.
  • V fb is the flat strip voltage
  • ⁇ f is the Fermi potential
  • ⁇ is the substrate effect coefficient
  • V b ⁇ is the potential difference applied between the substrate and the source of the transistor.
  • the voltage applied to the grid is also applied to the substrate.
  • the threshold voltage is then dependent on the voltage applied to the gate, which justifies the designation of "dynamic threshold voltage transistor".
  • the polarization applied to the gate is positive with respect to the source. It causes direct polarization of the junction between substrate and source, and possibly direct polarization of the junction between substrate and drain (depending on the polarization applied to the drain). If a high voltage is applied to the grid, the same voltage applied to the substrate causes a large current to flow through the junction. This contributes to the increase of the total static current in a circuit equipped with the DTMOS component.
  • the maximum acceptable voltage for a DTMOS in SOI technology is approximately 0.6 V, in order to limit this junction current to approximately 100 pA per micrometer in width of the transistor.
  • the use of a DTMOS at a higher supply voltage requires the insertion of a device making it possible to limit the junction current. Such a device is inserted between the grid and the substrate and is called a current limiter. We can refer to this subject in document (3).
  • the current limiter is a second MOS transistor of which different polarization configurations can be envisaged.
  • FIG. 2 shows the MOS transistor 10 of FIG. 1, which is equipped with a current limiter in the form of a second MOS transistor 20 inserted between the gate terminal 16 and the substrate terminal 11.
  • the gate 26 of the second transistor is biased at the supply voltage in the case of a MOS transistor and is biased to ground in the case of a PMOS transistor.
  • FIG. 3 Another possible polarization configuration of the second transistor is illustrated in Figure 3 attached. It differs from the configuration of FIG. 2 essentially by the fact that the gate 26 of the second transistor 20 is now connected to its source.
  • the second transistor 20 is a conventional transistor having no access to the substrate. Its substrate is floating.
  • the object of the present invention is to propose a DTMOS transistor device with current limiter, not presenting the above difficulties, and capable of being produced in the form of an integrated circuit.
  • An object is in particular to propose such a device making it possible to reduce the number and the extent of the necessary connections between the transistors, so as to allow a compact embodiment thereof.
  • Another aim is to propose a particularly economical method of producing the device.
  • the invention more specifically relates to a semiconductor device comprising, on a substrate:
  • a first MOS transistor with dynamic threshold voltage with a gate, and a channel of a first type of conductivity
  • the first MOS transistor is equipped with a first doped area of the first type of conductivity, connected to the channel, and the current limiting means comprises a second doped area of a second type of conductivity, disposed against the first doped zone and electrically connected to the first doped zone by an ohmic connection channel.
  • a ohmic connection is distinguished between the first and second doped zones from a simple connection by physical contact resulting from the juxtaposition of these regions.
  • the ohmic connection can be made, for example, by a layer of electrically conductive material, such as a layer of silicide, which connects the first and second doped zones together.
  • the current limiting means can be a second MOS transistor.
  • the second doped zone and a third doped zone of the same type of conductivity as the second doped zone can form the source and drain of said transistor.
  • the gate of the second transistor can be connected to a gate bias terminal or to the second doped zone, that is to say to the source of the second transistor.
  • a common connection terminal can be provided for both the gate and the second doped area.
  • the third doped zone that is to say here the drain of the second transistor, can be connected to the gate of the first transistor.
  • the current limiting means can also be a diode.
  • the third doped zone can be connected to the gate of the first MOS transistor.
  • the diode can be equipped with a grid extending above the fourth zone doped.
  • This grid does not really have an electrical function but can serve, as will appear in the description which follows, as a mask for implanting the second and third doped zones, to preserve the fourth doped zone.
  • the grid of the diode can be left floating or can be connected to one of the terminals of the diode, that is to say to one of the second and third doped zones.
  • the invention also relates to a method of manufacturing a device as described above.
  • the method comprises the following successive steps: a) preparation in an substrate of an active area, intended to receive the first and second transistors and having a first type of conductivity, b) formation of first and second gates above the active area, corresponding respectively to the first and second transistors, the gates being separated from the substrate by a gate insulator and covering regions channel of the first and second transistors respectively, c) formation of first and second source and drain regions of a second type of conductivity opposite to the first type of conductivity, corresponding respectively to the first and second transistors, by self-aligned ion implantation on the first and second grids, and formation of the first doped zone of the first type of conductivity, in cont act with the channel of the first transistor and adjacent to one of the source and drain regions of the second transistor, by self-aligned ion implantation on the gate of the first transistor, d) formation of a conductive layer in electrical contact with the first doped zone and the one of the
  • the process can be completed, after step d) by placing an insulator on the substrate, followed by the formation of contact points on the source, drain and gate regions of the transistors.
  • the method may further comprise the connection of the gate of the first transistor to a doped area separate from the first doped area and forming one of the source and drain of the second transistor, and the connection of the gate of the second transistor at the first doped zone.
  • the gate of the first MOS transistor is connected to the drain of the second transistor, that is to say to the third doped zone.
  • the method of manufacturing the device comprises the following successive steps: a) preparation in a substrate of a so-called active area having a first type of conductivity, intended to receive the first transistor and the diode, b) formation of a first and a second gate above the corresponding active area respectively to the first transistor and to the diode, the gates being separated from the substrate by a gate insulator, c) formation of the source and drain regions of the first transistor and of said second doped zone, formation of the first doped zone disposed between a channel of the first transistor and the second doped zone, and formation of the third doped zone separated from the first doped zone by the second doped zone, the source and drain regions and the first doped zone being formed by self-aligned implantations on the first grid, d) formation of a conductive layer in contact with the first doped zone and the second doped zone so as to connect them electrically.
  • the different regions or doped zones formed during step c) can be in any order.
  • the process can be completed, after step d), by the installation of an insulator on the substrate followed by the formation of contact points on the source and drain regions and on the third doped zone.
  • It may further comprise the interconnection of the third doped zone and the gate of the first transistor.
  • the device is preferably produced on an SOI type substrate, that is to say a substrate having a thin silicon surface layer, isolated by an oxide layer buried in a silicon block which acts as a support.
  • the components are in this case formed in the thin surface layer.
  • This layer is generally not doped initially.
  • the preparation step a) may include light doping of the first type of conductivity, of all or part of the thin surface layer.
  • the active region can be delimited by local oxidation of the thin surface layer to form blocks of field oxide. This surface isolation technique is usually referred to as "LOCOS" (Localized Oxidation of Silicon).
  • LOCS Localized Oxidation of Silicon
  • the active region can also be delimited by a trench isolation ("Shallow Trench Isolation")
  • the active area is thus completely isolated by the field oxide pavers and by the buried oxide layer.
  • - Figure 1 is an electrical diagram corresponding to a dynamic threshold voltage MOS transistor (DTMOS).
  • DTMOS dynamic threshold voltage MOS transistor
  • - Figure 2 is an electrical diagram of the transistor of Figure 1, equipped with a current limiter, according to a first configuration of polarization of the limiter.
  • - Figure 3 is an electrical diagram of the transistor of Figure 1, equipped with a current limiter, according to a second configuration of polarization of the limiter.
  • FIG. 4 shows a first layout diagram for the manufacture of a device according to the invention.
  • FIG. 5 is a schematic section of a device according to one invention according to a plane VV shown in Figure 4.
  • - Figure 6 shows a second layout diagram for the manufacture of a device according to the invention .
  • FIG. 7 is a schematic section of a device according to the invention according to a plane VII-VII shown in Figure 6.
  • FIG. 8 shows a third layout diagram for the manufacture of a device according to the invention.
  • FIG. 9 is a schematic section of a device according to the invention according to a plane IX-IX indicated in FIG. 8.
  • FIG. 13 is a fourth layout diagram for the manufacture of a device according to the invention, according to the electrical diagram in FIG. 10.
  • FIG. 14 is a diagrammatic section of a device according to the invention according to a plane XIV-XIV indicated in FIG. 13.
  • - Figure 15 is a fifth layout diagram for the manufacture of a device according to the invention, according to the electrical diagram of Figure 10.
  • - Figure 16 is a sixth layout diagram for the manufacture of a device according to the invention, according to the electrical diagram in FIG. 10.
  • FIG. 17 is a seventh layout diagram for the manufacture of a device according to the invention, according to the electrical diagram of FIG. 10.
  • the following description refers to the manufacture of the device in the silicon surface layer of an SOI type substrate.
  • the plane of Figure 4 corresponds to a top view of the device according to a first embodiment.
  • a solid line 100 in FIG. 4 represents the limit of the active area 102 defined on the surface layer of silicon. Outside the area defined by the line
  • the surface layer of silicon is oxidized in order to laterally isolate the active area.
  • the implanted doping impurities reaching the silicon oxide which surrounds the active zone are inoperative and do not modify the electrical insulating nature of the oxide.
  • At least a first P-type implantation is performed in two implantation areas 110, 120, which correspond in particular to the channels of a first and a second transistors 10 and 20 that it is desired to form. These areas are represented by a regular broken line in the figure and are defined, for example, by an opening in a layout mask which is not shown.
  • these transistors correspond to the DTMOS transistor and to the transistor of the current limiter within the meaning of the invention.
  • the first implantation is of type P insofar as the transistors 10 and 20 which it is desired to produce are NMOS transistors.
  • the device can however also be produced with PMOS transistors.
  • the first implantation is of type N.
  • the first implantation is followed by the formation of an insulating layer, for example of oxide, then of a layer of grid material, for example of polycrystalline silicon.
  • the layers are etched according to a pattern making it possible to fix the shape and the location of grids 116 and 126 of the first and second transistors respectively. It is observed that the gate 116 of the first transistor has a T-shape, at least one branch of which extends outside the active area.
  • the definition of the grids can be followed by the formation of lateral spacers on their sides. These spacers are not shown in FIG. 4 for reasons of clarity.
  • N + and P + are used to designate implantations or implanted regions of conductivity type N and P with a high concentration of doping impurities. It should be noted that the second implantation can also be of the P + type when the transistors formed are PMOS transistors.
  • the second implantation takes place in implantation areas 130, 140 extending on either side of at least part of each grid 116, 126.
  • the implantation areas 130, 140 are shown in phantom and are defined, for example, by openings in a not shown implantation mask.
  • the drain 112 and the source 114 of the first transistor are formed in the active zone as well as the drain 122 and the source 124 of the second transistor.
  • the source 124 and the drain 122 respectively correspond to the second and third doped zones mentioned in the first part of the description.
  • the N * type zones 112, 114, 122 and 124 do not extend, or only very little, under the grids.
  • the grids play the role of implantation mask during implantation, so that the N + type zones are self-aligned on the grids.
  • Under the gate 116 of the first transistor 10 is therefore a P-type area resulting from the first implantation. Part of this zone located between the source and drain 112, 114 constitutes the channel 111 of the first transistor 10.
  • the channel 121, of type P, of the second transistor 20 is located under the second gate 126 and between the source and drain 124 and 122 of the second transistor.
  • a third P "type implantation (or, as an N + alternative for PMOS transistors) is carried out in a range 150 defined, for example, by an implantation mask not shown.
  • the implantation range 150 indicated in double-mixed line overlaps a part of the gate 116 of the first transistor and coincides with a part of the active P-type zone and extends to the source 124 of the second transistor. .
  • Part of the gate 116 of the first transistor can thus be used as an implantation mask, so that the doped area 160 formed during the third implantation is self-aligned on this gate.
  • the doped area 160 of P + type corresponds to the first doped area mentioned above and is thus designated in the remainder of the text. It constitutes a substrate socket for the first transistor 10.
  • Self-aligned siliciding on the grids is then practiced. It makes it possible to form a layer of silicide on the active area and on the grids.
  • the main function of this layer of silicide is to form an electrical connection by ohmic contact between the first doped zone 160 and the source 124 of the second transistor.
  • the silicide layer for example of TiSi or
  • CoSi can be formed by depositing a layer of titanium or cobalt, followed by a heat treatment.
  • the electrical insulating material is for example a silicon oxide.
  • the electrical insulating material is then etched locally, according to a determined pattern, to form access passages to the components and make contact points on them.
  • conductive interconnection tracks connected to the contact sockets are formed on the surface of the electrical insulating material.
  • references 113, 115, 123, 117, 127 designate contact sockets connected respectively to the drain and to the source of the first transistor, to the drain of the second transistor, and to the gates of the first and second transistors.
  • the references 173, 175, 187 designate metallic interconnection tracks, for example in Al,
  • Reference 190 designates an interconnection track which connects the contact point 117 of the gate of the first transistor to the contact point 123 of the drain 122 of the second transistor. It can also be observed in FIG. 4 that the contact points 117, 127 on the grids are made outside the active area 102, that is to say above the silicon oxide which surrounds the active area .
  • FIG. 5 is a diagrammatic section of the device obtained according to the diagram in FIG. 4 and along the plane V-V indicated in FIG. 4.
  • the device is produced in an SOI type substrate comprising a solid part 1 of silicon, a buried layer 2 of silicon oxide and a thin surface layer 3 of silicon.
  • an active zone 102 is delimited by blocks of silicon oxide 103 which extend as far as the buried oxide layer. The active area is therefore electrically isolated from the solid part 1 of the substrate and possibly other active areas, not shown, defined in the same surface layer.
  • channel 111, of type P, of the first transistor 10 there are, in order, from left to right in the figure, channel 111, of type P, of the first transistor 10, the first doped zone 160 of type P + in contact with channel 111, the source 124 of the second transistor 11, of type N + , in contact with the first doped zone, the channel 121 of type P, of the second transistor 11, then the drain 122, of type N + of the second transistor 11.
  • the gates 116 and 126 of the first and second transistors are distinguished respectively.
  • the grids for example made of polycrystalline silicon, are separated from the surface layer of silicon 3 by a very thin layer of silicon oxide 4.
  • the presence of a layer of titanium silicide or of cobalt 180 is noted.
  • the layer of silicide in particular establishes an ohmic electrical contact between the first doped region 160 and source 124 of the second transistor.
  • insulating lateral spacers 181 are formed on the lateral flanks of the grids, by deposition of a layer of silicon oxide or nitride and then by anisotropic etching of this layer.
  • the lateral spacers 181 essentially have the function of avoiding a short circuit between the grids, the source regions, and the drain regions, during the formation of the silicide layer.
  • the lateral spacers can be formed before the implantation of the source regions and drain the transistors, and also serve, like the grids, as an implantation mask for these regions.
  • An insulation layer 183 is formed by deposition and then by planarization of a material such as silicon oxide. Layer 183, the flat surface of which coats the grids and covers the silicide layer
  • FIG. 5 also shows the contact point 123 which is in the form of a well passing through the insulation layer 183 to reach the silicide layer above the drain 122 of the second transistor.
  • the well is filled with an electrically conductive material such as W or Ti which makes it possible to electrically connect the drain to the interconnection track 190.
  • Figures 4 and 5 described above correspond to the embodiment of a dynamic threshold voltage transistor of the MOS type.
  • Such a PMOS type transistor can also be produced by respectively replacing the N + , P, P + type regions with P + , N and N + regions .
  • FIG. 6 is a top view of a layout diagram for producing a DTMOS transistor according to a variant corresponding to the electrical diagram of FIG. 3.
  • a large number of elements in FIG. 6 are identical to corresponding elements of FIG. 5. These elements have the same references and their detailed description is omitted here. Reference may be made to the description above.
  • a contact point 125 is formed in a region overlapping the first doped region 160 and the source region 124 of the second transistor. It is also connected to the contact point 127 of the gate of the second transistor by an interconnection track 185.
  • the contact point 125 essentially constitutes a contact point for the substrate or, more precisely, for the channel of the first transistor.
  • FIG. 7 is a section of a device manufactured in accordance with the layout diagram of FIG. 6, seen along the plane VII-VII indicated in this figure .
  • the contact point 125 substantially overlaps the first doped region 160 and the source region 124.
  • the position of the contact point is not, however, critical. Indeed, as a conductive link exists between the areas mentioned above, due to the silicide layer 180, it is sufficient for the contact point 125 to come into contact with the portion of silicide layer 180 which covers these areas.
  • a variant of the device corresponding to the same electrical diagram can also be produced according to the layout plan of FIG. 8.
  • This plan differs from that of FIG. 6 by the fact that a single contact socket 128 replaces the socket contact of the gate of the second transistor, the contact point connected to the source and to the first doped zone, as well as the interconnection track which connects them.
  • the contact point 128 partially overlaps the gate 126 and the source 124 of the second transistor.
  • the conductive material of the contact point 128 electrically connects the gate 126 and more precisely the portion of silicide layer which covers the gate, to the portion of silicide layer which covers the source area 124 and the first doped area 160.
  • the contact point 128 can optionally be capped with a metal terminal 189.
  • FIG. 10 is an electrical diagram corresponding to a second possible design of the device of the invention in which the second transistor is replaced by a diode 30.
  • the anode 32 of the diode 30 is connected to the gate 16 of the first transistor 10 and the cathode 34 of the diode is connected to the substrate of the transistor 10, more precisely to its channel.
  • the drain and source terminals of the transistor 10 are always marked with the references 12 and 14.
  • a terminal of the substrate, or more precisely of the channel of the transistor carries the reference 11 by analogy with FIGS. 1 to 3.
  • the diagram in FIG. 10 corresponds to that of a device constructed around an NMOS type transistor.
  • FIG. 11 gives by way of indication the electrical diagram provided for a PMOS transistor. It can be observed that in this case, the cathode 34 of the diode is connected to the gate of the transistor and the anode 32 to the substrate (channel).
  • the diode 30, the essential function of which is to limit the current passing through the substrate socket of the transistor, is connected in series with the "diodes" corresponding to the substrate-source and substrate-drain junctions of the transistor.
  • FIG. 12 For the device in FIG. 10, using an NMOS transistor, an equivalent electrical diagram is given in FIG. 12.
  • references 40 and 50 respectively indicate the "diode” substrate-drain and the "diode” substrate-source of the transistor.
  • the references 11, 12, 14 and 16 respectively indicate the substrate, drain, source and gate terminals of the transistor.
  • the letters V b , V d , V ⁇ and V g carried in the figure near the terminals of the electrical diagram are used in the rest of the text to designate the substrate, drain, source and gate voltages.
  • V is the voltage applied to the terminals of the diode
  • n its factor kT of ideality
  • U is the thermal potential
  • q the q charge of the electron
  • k the Boltzmann constant
  • T the temperature
  • I the current of darkness.
  • the current equation of the substrate-source "diode" 50 is:
  • I02. are respectively the dark currents of the diodes mentioned above.
  • the dark current of the limiting diode is assumed to be different from that of the substrate-source and substrate-drain junctions. Referring to Figure 11, we see that the current passing through the diode limit is equal to the sum of the currents passing through the substrate-drain and substrate-source diodes, ie: The resolution of this equation makes it possible to express the potential of substrate according to the potential of grid:
  • V bs obtained reported in equation (1) makes it possible to calculate the change in threshold voltage of the DTMOS transistor with the current limiting diode, as a function of the voltage applied to its gate.
  • V t V fb + 2 ⁇ f + ⁇ J2 ⁇ f - - -.
  • FIG. 13 shows a layout diagram for the manufacture of a device corresponding to the electrical diagrams of FIGS. 10 and 12.
  • the process for manufacturing the transistor 10 and the diode 30 is substantially the same as the process for manufacturing the first transistor 10 and the second transistor 11 in FIG. 4.
  • the current limiting means are a diode
  • the grid 126 is preserved.
  • This grid makes it possible to separate a second doped area 124a of N + type from a third doped area 122a of P + type.
  • the second and third doped zones correspond, by their location, to the source and drain zones of the transistor 20 visible in FIGS. 4, 6 and 8.
  • the second and third doped zones, of type N + and P + are respectively implanted in implantation areas 140a, 140b defined by implantation masks not shown. Zones of the same type of conductivity can be produced concomitantly. Thus, the second doped zone 124a can be implanted simultaneously with the source and drain zones
  • the implantation areas 140a and 140b partially overlap the second grid 126 which also serves as an implantation mask.
  • the second and third doped zones are thus self-aligned on the second grid 126.
  • a fourth doped zone 121 of P (or N) type which connects the second and third doped zones.
  • the fourth doped zone is of P (or N) type due to the initial preparation of the substrate. It is protected by the grid 126 during the implantations of the second and third doped zones.
  • the fourth doped zone extends the third doped zone 122a, also of type P + , but whose doping concentration is greater than that of the fourth zone.
  • the current limiting diode 30 is formed by the N + / P junction between the second doped zone (or P + / N) 124a and the third doped zone 122a extended by the fourth doped zone 121.
  • the second and third doped zones form the terminals of the diode.
  • FIG. 13 shows an interconnection line 185 which connects respectively a connection socket 127 in contact with the grid 126 and a connection socket 125 in contact with the first and second doped zones.
  • Figure 14 is a cross section of the device corresponding to Figure 13, along a section plane XIV-XIV also shown in Figure 13. Parts identical or similar to those of Figures 5, 7, 9 and 14 are marked with the same references. Reference may be made to their subject in the description above.
  • FIG. 14 shows that the first and second doped zones are covered by a portion of silicide layer 180 so that they are at the same electrical potential. The silicide layer in fact provides ohmic electrical contact between these zones.
  • the connection socket 125 in contact with the first and second doped zones which is shown in a position overlapping these zones, and which is in contact with the portion of the silicide layer which covers said zones, could be offset above only one of the first and second doped zones.
  • Figure 14 also highlights a particular role of the second grid 126 and its lateral spacers. This role is to isolate the portion of silicide layer 180 which covers the first and second doped areas 160, 124a from the portion of this layer which covers the third doped area 122a.
  • the references 123 and 190 indicate a contact point on the third doped area 122a and an interconnection track, also visible in FIG. 13, which connects this area to the gate of the transistor.
  • the device described above can also be produced according to a layout plan in accordance with FIG. 15.
  • FIG. 15 is distinguished from FIG. 13 by the fact that a contact socket 128 provided for the first and second doped zones is positioned so as to overlap the second doped zone and the grid
  • the conductive material of the contact point electrically connects the gate to the first and second doped zones.
  • FIG. 16 Another variant embodiment of the device is illustrated in FIG. 16.
  • the contact point 127 of the grid is connected to the contact point 123 of the third zone doped by an extension of the interconnection track 190.
  • FIG. 17 a last variant embodiment of the device, illustrated in FIG. 17 and substantially equivalent to the previous one, saves a specific contact for the grid and the extension of the interconnection track.
  • a contact 189 common to the gate 126 and to the third doped area 122a, is arranged so as to overlap these two parts and connect them electrically.
  • the contact socket 189 is also connected to the contact socket 117 of the grid of the transistor via an interconnection 190a.

Abstract

L'invention concerne un dispositif à semi-conducteur comportant sur un substrat: un premier transistor MOS (10) à tension de seuil dynamique, avec une grille (116), et un canal (111) d'un premier type de conductivité, et un moyen (20) limiteur de courant connecté entre la grille et le canal dudit premier transistor. Conformément à l'invention, ce premier transistor est équipé d'une première zone dopée (160) du premier type de conductivité, reliée au canal, et le moyen limiteur de courant comporte une deuxième zone dopée (124) d'un deuxième type de conductivité, disposée contre la première zone dopée et connectée électriquement à la première zone par une connexion ohmique. Application à la réalisation de circuits CMOS.

Description

TRANSISTOR MOS A TENSION DE SEUIL DYNAMIQUE EQUIPE D'UN LIMITEUR DE COURANT, ET PROCEDE DE REALISATION D'UN TEL
TRANSISTOR
Domaine technique
La présente invention concerne un transistor MOS (Transistor à grille isolée) à tension de seuil dynamique équipé d'un limiteur de courant intégré. Ce dispositif est destiné en particulier à être réalisé sur un substrat de type SOI (silicium sur isolant) , c'est-à-dire un substrat présentant une couche mince superficielle de silicium isolée par une couche d'oxyde sous-jacente . ' invention concerne également un procédé de réalisation d'un tel dispositif sous une forme particulièrement compacte en vue de son intégration dans un circuit.
L'invention trouve des applications notamment dans la réalisation de circuits CMOS fonctionnant avec de très faibles tensions d'alimentation telles que par exemple des microprocesseurs ou des processeurs de signal numérique (DSP) .
Etat de la technique antérieure L'état de la technique antérieure est illustrée notamment par les documents (1), (2), (3) et (4) évoqués ci-après et dont les références sont précisées à la fin de la présente description.
Un transistor MOS usuel peut être considéré comme étant composé de deux éléments intrinsèques. Le premier élément est le transistor MOS proprement dit, dans lequel le courant, piloté par la grille, circule entre le drain et la source, et dans lequel le substrat est soumis à une polarisation fixe. Le deuxième élément est un transistor bipolaire parasite pour lequel le drain et la source jouent le rôle d'émetteur et de collecteur, et le substrat le rôle de la base. Le document (1) propose d'activer simultanément l'élément MOS et l'élément bipolaire afin d'augmenter le courant total fourni par le dispositif, ceci en connectant la grille du transistor à son substrat. Un tel dispositif est cependant peu exploité compte tenu d'une augmentation importante du courant statique lié au fonctionnement de l'élément bipolaire. En effet, un courant statique minimal est généralement requis dans les circuits CMOS.
Le document (2) propose un mode hybride de fonctionnement du MOS et montre que, grâce à la connexion entre la grille et le substrat, la tension de seuil du MOS peut être abaissée et la pente de la caractéristique du transistor sous le seuil peut' être améliorée à basse tension, c'est-à-dire avant que le transistor bipolaire ne soit activé. Ce principe de fonctionnement a donné naissance au transistor à tension de seuil dynamique décrit dans le document (3) "Dynamic Threshold Voltage MOSFET" ou "DTMOS".
Le schéma électrique symbolique d'un transistor MOS à tension de seuil dynamique (DTMOS) est indiqué par la figure 1 annexée.
Le transistor 10 comporte, comme tout transistor MOS, une borne de drain 12, reliée à une borne de source 14 par un canal, et une borne de grille 16 pour piloter le courant traversant le canal.
De plus, une liaison électrique 18 est établie entre la grille et le substrat. Sur la figure une borne de contact du substrat à laquelle vient se connecter la liaison électrique 18 est repérée avec la référence 11.
La tension de seuil Vt d'un transistor MOS dépend de la tension appliquée sur son substrat.
Comme indiqué dans le document (4), la tension Vc peut être exprimée par la relation suivante.
Figure imgf000005_0001
Dans cette expression, Vfb est la tension de bandes plates, φf est le potentiel de Fermi, γ est le coefficient d'effet de substrat et VbΞ est la différence de potentiel appliquée entre le substrat et la source du transistor.
Lorsque la grille est connectée au substrat comme c'est le cas pour le DTMOS, la tension appliquée sur la grille est aussi appliquée sur le substrat. La tension de seuil est alors dépendante de la tension appliquée sur la grille, ce qui justifie l'appellation de "transistor à tension de seuil dynamique".
Lors d'un fonctionnement normal, pour un transistor MOS, pris ici à titre d'illustration, la polarisation appliquée à la grille est positive par rapport à la source. Elle entraîne la polarisation en direct de la jonction existant entre substrat et source, et éventuellement la polarisation en direct de la jonction entre substrat et drain (dépendant de la polarisation appliquée sur le drain) . Si une tension élevée est appliquée sur la grille, la même tension appliquée sur le substrat entraîne le passage d'un courant important dans la jonction. Ceci contribue à l'augmentation du courant statique total dans un circuit équipé du composant DTMOS.
La tension maximale acceptable pour un DTMOS en technologie SOI se situe à environ 0,6 V, afin de limiter ce courant de jonction approximativement à 100 pA par micromètre de largeur du transistor. L'utilisation d'un DTMOS à une tension d'alimentation plus élevée requiert l'insertion d'un dispositif permettant de limiter le courant de jonction. Un tel dispositif est inséré entre la grille et le substrat et est appelé limiteur de courant. On peut se reporter à ce sujet au document (3) .
Le limiteur de courant est un deuxième transistor MOS dont différentes configurations de polarisation peuvent être envisagées.
Une première configuration proposée est illustrée par la figure 2 annexée.
La figure 2 montre le transistor MOS 10 de la figure 1, qui est équipé d'un limiteur de courant sous la forme d'un deuxième transistor MOS 20 inséré entre la borne de grille 16 et la borne de substrat 11.
La grille 26 du deuxième transistor est polarisée à la tension d'alimentation dans le cas d'un transistor MOS et est polarisée à la masse dans le cas d'un transistor PMOS .
Une autre configuration de polarisation possible du deuxième transistor est illustrée par la figure 3 annexée. Elle se distingue de la configuration de la figure 2 essentiellement par le fait que la grille 26 du deuxième transistor 20 est désormais reliée à sa source .
Il convient de préciser que le deuxième transistor 20 est un transistor conventionnel ne présentant pas d'accès au substrat. Son substrat est flottant. Une difficulté essentielle liée à la fabrication d'un dispositif conforme aux schémas des figures 2 ou 3 , réside dans le fait que la réalisation du transistor limiteur et des connexions avec le premier transistor, est incompatible avec les exigences de réduction des dimensions des composants.
En effet, la recherche d'une densité d'intégration toujours plus grande des composants ne permet pas de transcrire directement dans une réalisation intégrée le schéma électrique des dispositifs mentionnés ci-dessus.
Exposé de 1 ' invention
La présente invention a pour but de proposer un dispositif de transistor DTMOS à limiteur de courant, ne présentant pas les difficultés ci-dessus, et susceptible d'être réalisé sous la forme de circuit intégré.
Un but est en particulier de proposer un tel dispositif permettant de réduire le nombre et l'étendue des connexions nécessaires entre les transistors, de façon à en permettre une réalisation compacte.
Un but est encore de proposer un procédé de réalisation particulièrement économique du dispositif. Pour atteindre ces buts, l'invention a plus précisément pour objet un dispositif à semi-conducteur comportant, sur un substrat :
- un premier transistor MOS à tension de seuil dynamique avec une grille, et un canal d'un premier type de conductivité, et
- un moyen limiteur de courant connecté entre la grille et le canal dudit premier transistor MOS. Conformément à l'invention, le premier transistor MOS est équipé d'une première zone dopée du premier type de conductivité, reliée au canal, et le moyen limiteur de courant comporte une deuxième zone dopée d'un deuxième type de conductivité, disposée contre la première zone dopée et connectée électriquement à la première zone dopée par une voie de connexion ohmique.
Au sens de l'invention, on distingue la connexion ohmique entre les première et deuxième zones dopées d'une simple connexion par contact physique résultant de la juxtaposition de ces régions.
La connexion ohmique peut être réalisée, par exemple, par une couche de matériau électriquement conducteur, telle qu'une couche de siliciure, qui relie entre elles les première et deuxième zones dopées .
Dans une réalisation particulière du dispositif de l'invention, le moyen limiteur de courant peut être un deuxième transistor MOS. Dans ce cas, la deuxième zone dopée et une troisième zone dopée du même type de conductivité que la deuxième zone dopée peuvent former les source et drain dudit transistor.
Entre la source et le drain du deuxième transistor, c'est-à-dire entre les deuxième et troisième zones dopées, se situe une région de canal d'un type de conductivité opposé, c'est-à-dire du premier type de conductivité. La concentration de dopage du canal est toutefois inférieure à celle des source et drain. Selon différentes configurations de polarisation, la grille du deuxième transistor peut être connectée à une borne de polarisation de grille ou à la deuxième zone dopée, c'est-à-dire à la source du deuxième transistor.
Dans ce deuxième cas, une borne de connexion commune peut être prévue à la fois pour la grille et la deuxième zone dopée.
La troisième zone dopée, c'est-à-dire ici le drain du deuxième transistor, peut être reliée à la grille du premier transistor.
Dans une autre réalisation particulière du dispositif de l'invention, le moyen limiteur de courant peut encore être une diode. La deuxième zone dopée et une troisième zone dopée, d'un type de conductivité opposé à celui de la deuxième zone dopée, forment alors les bornes de la diode. Tandis que les deuxième et troisième zones dopées présentent une concentration de dopage relativement élevée, elles peuvent être séparées par une quatrième zone dopée présentant une concentration de dopage plus faible. Alors que les deuxième et troisième zones dopées sont d'un type de conductivité opposé, la quatrième zone peut être soit du type de conductivité de la deuxième zone, soit de celui de la troisième zone. La quatrième zone a ainsi pour effet de prolonger l'une des deuxième ou troisième zones dopées de façon à former une jonction de type P+N ou N+P.
De même que dans la réalisation décrite précédemment, la troisième zone dopée peut être connectée à la grille du premier transistor MOS.
Par ailleurs, selon une réalisation particulière de la diode, celle-ci peut être équipée d'une grille s ' étendant au-dessus de la quatrième zone dopée. Cette grille n'a pas véritablement de fonction électrique mais peut servir, comme cela apparaîtra dans la description qui suit, en tant que masque d'implantation des deuxième et troisième zones dopées, pour préserver la quatrième zone dopée.
La grille de la diode peut être laissée flottante ou peut être connectée à l'une des bornes de la diode, c'est-à-dire à l'une des deuxième et troisième zones dopées. L'invention concerne également un procédé de fabrication d'un dispositif tel que décrit précédemment .
Dans le cas où le dispositif comporte un limiteur de courant sous la forme d'un transistor MOS, le procédé comporte les étapes successives suivantes : a) préparation dans un substrat d'une zone active, destinée à recevoir les premier et deuxième transistors et présentant un premier type de conductivité, b) formation d'une première et d'une deuxième grilles au-dessus de la zone active, correspondant respectivement aux premier et deuxième transistors, les grilles étant séparées du substrat par un isolant de grille et recouvrant des régions de canal respectivement des premier et deuxième transistors, c) formation de première et deuxième régions de source et de drain d'un deuxième type de conductivité opposé au premier type de conductivité, correspondant respectivement aux premier et deuxième transistors, par implantation ionique auto-alignée sur les première et deuxième grilles, et formation de la première zone dopée du premier type de conductivité, en contact avec le canal du premier transistor et adjacente à l'une des régions de source et de drain du deuxième transistor, par implantation ionique auto-alignée sur la grille du premier transistor, d) formation d'une couche conductrice en contact électrique avec la première zone dopée et l'une des régions de source et de drain du deuxième transistor adjacente à ladite première zone dopée, de façon à les connecter électriquement. On entend par implantation auto-alignée sur une grille une implantation lors de laquelle la grille est utilisée au moins en partie comme masque d'implantation ou comme une partie d'un masque d'implantation.
Le procédé peut être complété, après l'étape d) par la mise en place d'un isolant sur le substrat, suivie par la formation de prises de contact sur les régions de source, de drain et de grille des transistors .
Par ailleurs, le procédé peut comporter, en outre, la connexion de la grille du premier transistor à une zone dopée séparée de la première zone dopée et formant l'un des source et drain du deuxième transistor, et la connexion de la grille du deuxième transistor à la première zone dopée. Dans l'exemple considéré de la présente description, où la source du deuxième transistor est constituée par la deuxième zone dopée, la grille du premier transistor MOS est connectée au drain du deuxième transistor, c'est-à-dire à la troisième zone dopée.
Dans le cas où le moyen limiteur comporte une diode, le procédé de fabrication du dispositif comporte les étapes successives suivantes : a) préparation dans un substrat d'une zone dite active présentant un premier type de conductivité, destinée à recevoir le premier transistor et la diode, b) formation d'une première et d'une deuxième grille au-dessus de la zone active correspondant respectivement au premier transistor et à la diode, les grilles étant séparées du substrat par un isolant de grille, c) formation des régions de source et de drain du premier transistor et de ladite deuxième zone dopée, formation de la première zone dopée disposée entre un canal du premier transistor et la deuxième zone dopée, et formation de la troisième zone dopée séparée de la première zone dopée par la deuxième zone dopée, les régions de source et de drain et la première zone dopée étant formées par des implantations auto-alignées sur la première grille, d) formation d'une couche conductrice en contact avec la première zone dopée et la deuxième zone dopée de façon à les connecter électriquement.
Les différentes régions ou zones dopées formées lors de l'étape c) peuvent l'être dans un ordre indifférent .
Le procédé peut être complété, après l'étape d) , par la mise en place d'un isolant sur le substrat suivie par la formation de prises de contact sur les régions de source et de drain et sur la troisième zone dopée .
Il peut comporter en outre 1 ' interconnexion de la troisième zone dopée et de la grille du premier transistor .
La réalisation du dispositif a de préférence lieu sur un substrat de type SOI, c'est-à-dire un substrat présentant une couche superficielle de silicium mince, isolée par une couche d'oxyde enterrée dans un bloc de silicium qui joue un rôle de support.
Les composants sont dans ce cas formés dans la couche mince superficielle. Cette couche n'est généralement pas dopée initialement. Cependant, l'étape de préparation a) peut comporter un dopage léger du premier type de conductivité, de tout ou partie de la couche mince superficielle. En outre, la région active peut être délimitée par oxydation locale de la couche mince superficielle pour former des pavés d'oxyde de champ. Cette technique d'isolation en surface est désignée usuellement par "LOCOS" (Localized Oxidation of Silicon - oxydation locale du silicium) . La région active peut aussi être délimitée par une isolation par tranchées ("Shallow Trench Isolation")
La zone active est ainsi entièrement isolée par les pavés d'oxyde de champ et par la couche d'oxyde enterrée.
D'autres caractéristiques et avantages de la présente invention ressortiront mieux de la description qui va suivre, en référence aux figures des dessins annexés. Cette description est donnée à titre purement illustratif et non limitatif.
Brève description des figures - La figure 1, déjà décrite, est un schéma électrique correspondant à un transistor MOS à tension de seuil dynamique (DTMOS) . - La figure 2, déjà décrite, est un schéma électrique du transistor de la figure 1, équipé d'un limiteur de courant, selon une première configuration de polarisation du limiteur. - La figure 3, déjà décrite, est un schéma électrique du transistor de la figure 1, équipé d'un limiteur de courant, selon une deuxième configuration de polarisation du limiteur.
- La figure 4 montre un premier schéma d'implantation pour la fabrication d'un dispositif conforme à l'invention.
- La figure 5 est une coupe schématique d'un dispositif conforme à 1 ' invention selon un plan V-V indiqué sur la figure 4. - La figure 6 montre un deuxième schéma d'implantation pour la fabrication d'un dispositif conforme à l'invention.
- La figure 7 est une coupe schématique d'un dispositif conforme à 1 ' invention selon un plan VII-VII indiqué sur la figure 6.
- La figure 8 montre un troisième schéma d'implantation pour la fabrication d'un dispositif conforme à l'invention.
- La figure 9 est une coupe schématique d'un dispositif conforme à l'invention selon un plan IX-IX indiqué sur la figure 8.
- Les figures 10 et 11 sont des schémas électriques correspondant à une autre possibilité de réalisation du dispositif de l'invention. - La figure 12 est un schéma électrique équivalent à celui de la figure 10.
- La figure 13 est un quatrième schéma d'implantation pour la fabrication d'un dispositif conforme à l'invention, selon le schéma électrique de la figure 10.
- La figure 14 est une coupe schématique d'un dispositif conforme à l'invention selon un plan XIV-XIV indiqué sur la figure 13.
- La figure 15 est un cinquième schéma d'implantation pour la fabrication d'un dispositif conforme à l'invention, selon le schéma électrique de la figure 10. - La figure 16 est un sixième schéma d'implantation pour la fabrication d'un dispositif conforme à l'invention, selon le schéma électrique de la figure 10.
- La figure 17 est un septième schéma d'implantation pour la fabrication d'un dispositif conforme à l'invention, selon le schéma électrique de la figure 10.
Description détaillée de modes de mise en oeuyre de 1 ' invention
La description qui suit se réfère à la fabrication du dispositif dans la couche superficielle de silicium d'un substrat de type SOI.
Le plan de la figure 4 correspond à une vue de dessus du dispositif selon un premier mode de réalisation.
Une ligne continue 100 de la figure 4 représente la limite de la zone active 102 définie sur la couche superficielle de silicium. A l'extérieur de la zone définie par la ligne
100, la couche superficielle de silicium est oxydée afin d'isoler latéralement la zone active. Un certain nombre de plages d'implantation d'impuretés définies au-dessus de la zone active, et décrites plus en détail ci-après, chevauchent en partie le silicium oxydé, pour des raisons de conception des motifs d'implantation. Toutefois, il convient de noter que les impuretés dopantes implantées atteignant l'oxyde de silicium qui entoure la zone active, sont inopérantes et ne modifient pas le caractère isolant électrique de l'oxyde. Au moins une première implantation de type P est pratiquée dans deux plages d'implantation 110, 120, qui correspondent en particulier aux canaux d'un premier et d'un deuxième transistors 10 et 20 que l'on souhaite former. Ces plages sont représentées par un trait discontinu régulier sur la figure et sont définis, par exemple, par une ouverture dans un masque d'implantation non représenté.
Comme indiqué précédemment, ces transistors correspondent au transistor DTMOS et au transistor du limiteur de courant au sens de l'invention.
La première implantation est de type P dans la mesure où les transistors 10 et 20 que l'on souhaite réaliser sont des transistors NMOS . Le dispositif peut cependant être réalisé aussi avec des transistors PMOS . Dans ce cas, la première implantation est de type N.
La première implantation est suivie par la formation d'une couche d'isolant, par exemple d'oxyde, puis d'une couche de matériau de grille, par exemple de silicium polycristallin. Les couches sont gravées selon un motif permettant de fixer la forme et l'emplacement de grilles 116 et 126 respectivement des premier et deuxième transistors. On observe que la grille 116 du premier transistor présente une forme en T dont au moins une branche s'étend hors de la zone active.
La définition des grilles peut être suivie par la formation d' espaceurs latéraux sur leurs flancs. Ces espaceurs ne sont pas représentés sur la figure 4 pour des raisons de clarté.
Après la formation des grilles au moins une deuxième implantation de type N+ est effectuée avec une concentration supérieure à celle de la première implantation. Dans la suite du texte les symboles N+ et P+ sont utilisés pour désigner des implantations ou des régions implantées de type de conductivité N et P avec une forte concentration d'impuretés dopantes. II convient de préciser que la deuxième implantation peut également être de type P+ lorsque les transistors formés sont des transistors PMOS .
La deuxième implantation a lieu dans des plages d'implantation 130, 140 s ' étendant de part et d'autre d'au moins une partie de chaque grille 116, 126. Les plages d'implantation 130, 140 sont représentées en trait mixte et sont définies, par exemple, par des ouvertures dans un masque d'implantation non représenté . Lors de la deuxième implantation on forme, dans la zone active, le drain 112 et la source 114 du premier transistor de même que le drain 122 et la source 124 du deuxième transistor.
La source 124 et le drain 122 correspondent respectivement aux deuxième et troisième zones dopées mentionnées dans la première partie de la description. Les zones 112, 114, 122 et 124 de type N* ne s'étendent pas, ou seulement très peu, sous les grilles .
En effet, les grilles jouent, lors de l'implantation un rôle de masque d'implantation, de sorte que les zones de type N+ sont auto-alignées sur les grilles.
Sous la grille 116 du premier transistor 10 se trouve par conséquent une zone de type P résultant de la première implantation. Une partie de cette zone située entre les source et drain 112, 114 constitue le canal 111 du premier transistor 10.
De la même façon, le canal 121, de type P, du deuxième transistor 20, se situe sous la deuxième grille 126 et entre les source et drain 124 et 122 du deuxième transistor.
Une troisième implantation de type P" (ou, à titre d'alternative N+ pour des transistors PMOS) est effectuée dans une plage 150 définie, par exemple, par un masque d'implantation non représenté.
On observe que la plage d'implantation 150 indiquée en trait double-mixte chevauche une partie de la grille 116 du premier transistor et coïncide avec une partie de la zone active de type P et s'étend jusqu'à la source 124 du deuxième transistor.
Une partie de la grille 116 du premier transistor peut ainsi être utilisée comme masque d'implantation, de sorte que la zone dopée 160 formée lors de la troisième implantation soit auto-alignée sur cette grille.
La zone dopée 160 de type P+, correspond à la première zone dopée évoquée précédemment et est ainsi désignée dans la suite du texte. Elle constitue une prise de substrat pour le premier transistor 10.
Une siliciuration auto-alignée sur les grilles est ensuite pratiquée. Elle permet de former une couche de siliciure sur la zone active et sur les grilles. Cette couche de siliciure a pour fonction essentielle de former une connexion électrique par contact ohmique entre la première zone dopée 160 et la source 124 du deuxième transistor. La couche de siliciure, par exemple de TiSi ou
CoSi , non représentée sur la figure 4, peut être formée par dépôt d'une couche de titane ou de cobalt, suivi d'un traitement thermique.
Après la siliciuration, on effectue le dépôt et la planarisation d'un matériau isolant électrique permettant de protéger le dispositif. Le matériau isolant électrique est par exemple un oxyde de silicium.
Le matériau isolant électrique est ensuite gravé localement, selon un motif déterminé, pour former des passages d'accès aux composants et réaliser des prises de contact sur ceux-ci.
Enfin, après le remplissage des passages avec un matériau conducteur, tel que du métal, on forme, à la surface du matériau isolant électrique des pistes conductrices d'interconnexion reliées aux prises de contact .
Sur la figure 4, les références 113, 115, 123, 117, 127 désignent des prises de contact connectées respectivement au drain et à la source du premier transistor, au drain du deuxième transistor, et aux grilles des premier et deuxième transistors. Les références 173, 175, 187 désignent des pistes d'interconnexion métalliques, par exemple en Al,
Ti ou W, connectées aux prises de contact 113, 115 et
127, pour les relier éventuellement à d'autres composants non représentés.
La référence 190 désigne une piste d'interconnexion qui relie la prise de contact 117 de la grille du premier transistor à la prise de contact 123 du drain 122 du deuxième transistor. On peut observer également sur la figure 4 que les prises de contact 117, 127 sur les grilles sont réalisées en dehors de la zone active 102, c'est-à-dire au-dessus de l'oxyde de silicium qui entoure la zone active. La figure 5 est une coupe schématique du dispositif obtenu selon le schéma de la figure 4 et selon le plan V-V indiqué sur la figure 4.
Le dispositif est réalisé dans un substrat de type SOI comprenant une partie massive 1 de silicium, une couche enterrée 2 d'oxyde de silicium et une couche superficielle mince 3 de silicium. Pour des raisons de commodité, les échelles d'épaisseurs des différentes couches et parties du dispositif ne sont pas respectées . Dans la couche superficielle de silicium, une zone active 102 est délimitée par des pavés d'oxyde de silicium 103 qui s'étendent jusque sur la couche d'oxyde enterrée. La zone active se trouve donc électriquement isolée par rapport à la partie massive 1 du substrat et éventuellement d'autres zones actives non représentées, définies dans la même couche superficielle . Dans la zone active, on distingue, dans l'ordre, de gauche à droite sur la figure, le canal 111, de type P, du premier transistor 10, la première zone dopée 160 de type P+ en contact avec le canal 111, la source 124 du deuxième transistor 11, de type N+, en contact avec la première zone dopée, le canal 121 de type P, du deuxième transistor 11, puis le drain 122, de type N+ du deuxième transistor 11.
Au-dessus du canal 111 du premier transistor et au-dessus du canal 121 du deuxième transistor on distingue respectivement les grilles 116 et 126 des premier et deuxième transistors. Les grilles, par exemple en silicium polycristallin sont séparées de la couche superficielle de silicium 3 par une très mince couche d'oxyde de silicium 4.
Sur les parties de la zone active non recouvertes par les grilles, de même que sur les grilles, on note la présence d'une couche de siliciure de titane ou de cobalt 180. La couche de siliciure, établit notamment un contact électrique ohmique entre la première région dopée 160 et la source 124 du deuxième transistor.
Avant la siliciuration, des espaceurs latéraux isolants 181 sont formés sur les flancs latéraux des grilles, par dépôt d'une couche d'oxyde ou nitrure de silicium puis par gravure anisotrope de cette couche.
Les espaceurs latéraux 181 ont essentiellement pour fonction d'éviter un court-circuit entre les grilles, les régions de source, et les régions de drain, lors de la formation de la couche de siliciure
180.
Eventuellement, les espaceurs latéraux peuvent être formés avant 1 ' implantation des régions de source et de drain des transistors, et servir également, tout comme les grilles, de masque d'implantation pour ces régions .
Une couche d'isolation 183 est formée par dépôt puis par planarisation d'un matériau tel que de l'oxyde de silicium. La couche 183, dont la surface st plane enrobe les grilles et recouvre la couche de siliciure
180.
La figure 5 montre également la prise de contact 123 qui se présente sous la forme d'un puits traversant la couche d'isolation 183 pour atteindre la couche de siliciure au-dessus du drain 122 du deuxième transistor. Le puits est rempli d'un matériau conducteur électrique tel que W ou Ti qui permet de relier électriquement le drain à la piste d'interconnexion 190.
Les figures 4 et 5 décrites ci-avant correspondent à la réalisation d'un transistor à tension de seuil dynamique de type MOS . Un tel transistor de type PMOS peut également être réalisé en remplaçant respectivement les régions de type N+, P, P+ par des régions P+, N et N+ .
Par ailleurs, on observe que la réalisation du transistor selon les figures 4 et 5 correspond au schéma électrique de la figure 2 décrite précédemment.
La figure 6, est une vue de dessus d'un schéma d'implantation pour la réalisation d'un transistor DTMOS selon une variante correspondant au schéma électrique de la figure 3. Un grand nombre d'éléments de la figure 6 sont identiques à des éléments correspondants de la figure 5. Ces éléments portent les mêmes références et leur description détaillée est omise ici. On peut se reporter à la description qui précède.
On observe qu'une prise de contact 125 est formée dans une région chevauchant la première zone dopée 160 et la zone de source 124 du deuxième transistor. Elle est reliée par ailleurs à la prise de contact 127 de la grille du deuxième transistor par une piste d'interconnexion 185.
Il convient cependant de noter à ce sujet que la prise de contact 125 constitue essentiellement une prise de contact pour le substrat ou, plus précisément, pour le canal du premier transistor.
La prise de contact 125 et la piste d'interconnexion 185 sont également visibles sur la figure 7 qui est une coupe d'un dispositif fabriqué conformément au schéma d'implantation de la figure 6, vue selon le plan VII-VII indiqué sur cette figure.
La prise de contact 125 chevauche sensiblement à part égale la première zone dopée 160 et la région de source 124. La position de la prise de contact n'est cependant pas critique. En effet, comme un lien conducteur existe entre les zones mentionnées ci- dessus, en raison de la couche de siliciure 180, il suffit que la prise de contact 125 vienne en contact avec la portion de couche de siliciure 180 qui recouvre ces zones .
Une variante du dispositif correspondant au même schéma électrique peut être réalisée aussi selon le plan d'implantation de la figure 8. Ce plan se distingue de celui de la figure 6 par le fait qu'une prise de contact 128 unique, remplace la prise de contact de la grille du deuxième transistor, la prise de contact reliée à la source et à la première zone dopée, ainsi que la piste d'interconnexion qui les relie.
Comme le montre en coupe la figure 9, la prise de contact 128 chevauche en partie la grille 126 et la source 124 du deuxième transistor.
Le matériau conducteur de la prise de contact 128, relie électriquement la grille 126 et plus précisément la portion de couche de siliciure qui recouvre la grille, à la portion de couche de siliciure qui recouvre la zone de source 124 et la première zone dopée 160. La prise de contact 128 peut être éventuellement coiffée d'une borne métallique 189.
En comparant cette structure avec celle des figures 6 et 7 , on constate que la prise de contact 127 peut être omise, de même que la ligne d'interconnexion 185.
Le dispositif des figures 8 et 9 peut donc être réalisé de façon plus compacte que les dispositifs précédemment décrits . La figure 10 est un schéma électrique correspondant à une deuxième conception possible du dispositif de l'invention dans laquelle le deuxième transistor est remplacé par une diode 30.
L'anode 32 de la diode 30 est connectée à la grille 16 du premier transistor 10 et la cathode 34 de la diode est connectée au substrat du transistor 10, plus précisément à son canal. Les bornes de drain et source du transistor 10 sont toujours repérées avec les références 12 et 14. Une borne du substrat, ou plus précisément du canal du transistor porte la référence 11 par analogie avec les figures 1 à 3. Le schéma de la figure 10 correspond à celui d'un dispositif construit autour d'un transistor de type NMOS.
La figure 11 donne à titre indicatif le schéma électrique prévu pour un transistor PMOS . On peut observer que dans ce cas, la cathode 34 de la diode est reliée à la grille du transistor et l'anode 32 au substrat (canal) .
La diode 30 dont la fonction essentielle est de limiter le courant traversant la prise substrat du transistor, est connectée en série avec les "diodes" correspondant aux jonctions substrat-source et substrat-drain du transistor.
Pour le dispositif de la figure 10, utilisant un transistor NMOS, un schéma électrique équivalent est donné par la figure 12.
Sur cette figure, les références 40 et 50 indiquent respectivement la "diode" substrat-drain et la "diode" substrat-source du transistor. Les références 11, 12, 14 et 16 indiquent respectivement des bornes de substrat, de drain, de source et de grille du transistor. Les lettres Vb, Vd, VΞ et Vg portées sur la figure à proximité des bornes du schéma électrique sont utilisées dans la suite du texte pour désigner les tensions de substrat, de drain, de source et de grille.
On désigne également par Vc la tension de seuil du transistor. Elle peut être exprimée par la formule suivante : vt = Vfb + 2φf + γJ2Φf - Vbs (D où Vbs=Vb-Vs et où Vfb est la tension de bandes plates.
Pour déterminer la tension de seuil du DTMOS, lorsque le moyen limiteur de courant est une diode, il convient de calculer le potentiel de substrat Vb dans la structure proposée et de reporter son expression dans l'équation (1). L'équation de courant d'une diode (ou jonction) traversée par un courant I en régime de faible injection est:
Figure imgf000026_0001
Dans cette expression, V est la tension appliquée aux bornes de la diode, n son facteur kT d' idéalité, U = est le potentiel thermique, q la q charge de l'électron, k la constante de Boltzmann, T la température, I0 le courant d'obscurité.
L'équation de courant de la diode 30 servant de limiteur est ainsi :
Figure imgf000026_0002
L'équation de courant de la "diode" substrat- source 50 est :
Figure imgf000026_0003
et l'équation de courant de la "diode" substrat-drain 40 est :
Figure imgf000026_0004
loi I02. sont respectivement les courants d'obscurité des diodes mentionnées ci-dessus.
Le courant d'obscurité de la diode servant de limiteur est supposé différent de celui des jonctions substrat-source et substrat-drain. Se référant à la figure 11, on voit que le courant traversant la diode de limitation est égal à la somme des courants traversant les diodes substrat-drain et substrat-source soit :
Figure imgf000027_0001
La résolution de cette équation permet d'exprimer le potentiel de substrat en fonction du potentiel de grille :
Figure imgf000027_0002
Dans cette expression on note : Vgs=Vg-Vs et VdΞ=Vd-Vs.
L'expression de Vbs obtenue reportée dans l'équation (1) permet de calculer la variation de tension de seuil du transistor DTMOS avec la diode de limitation de courant, en fonction de la tension appliquée sur sa grille.
A titre d'exemple, si l'on dimensionne la diode de limitation de telle sorte que l'on ait :
Ioι=2Io2 le potentiel de substrat devient :
Figure imgf000027_0003
27
Lorsque la différence de potentiel Vds excède quelques fois U (cas de fonctionnement normal du transistor) , on obtient la relation simple :
V.gs
Vbs ≈ La tension de seuil du DTMOS avec limitation de courant par diode peut alors être approximée par :
Vt = Vfb + 2φf + γJ2φf - - - .
La figure 13 montre un schéma d'implantation pour la fabrication d'un dispositif correspondant aux schémas électriques des figures 10 et 12.
En raison d'un grand nombre de similarités avec les figures 4, 6 et 8, des éléments identiques ou équivalents sont repérés avec les mêmes références de sorte que l'on puisse se référer à la description qui précède .
Le procédé de fabrication du transistor 10 et de la diode 30 est sensiblement le même que le procédé de fabrication du premier transistor 10 et du deuxième transistor 11 de la figure 4.
En effet, bien que dans le cas de la présente réalisation, les moyens de limitation de courant soient une diode, la grille 126 est conservée.
Cette grille permet de séparer une deuxième zone dopée 124a de type N+ d'une troisième zone dopée 122a de type P+ .
On observe que les deuxième et troisième zones dopées correspondent, par leur emplacement, aux zones de source et de drain du transistor 20 visibles sur les figures 4, 6 et 8.
Les deuxième et troisième zones dopées, de type N+ et P+, sont respectivement implantées dans des plages d'implantation 140a, 140b définies par des masques d'implantation non représentés. Des zones de même type de conductivité peuvent être réalisées de manière concomitante. Ainsi, la deuxième zone dopée 124a peut être implantée simultanément aux zones de source et de drain
112, 144 du transistor 10 tandis que la troisième zone dopée 122a peut être implantée simultanément à la première zone dopée 160.
On observe que les plages d'implantation 140a et 140b chevauchent en partie la deuxième grille 126 qui sert également de masque d'implantation. Les deuxième et troisième zones dopées sont ainsi auto- alignées sur la deuxième grille 126.
Sous la grille 126 se trouve une quatrième zone dopée 121 de type P (ou N) qui relie les deuxième et troisième zones dopées.
La quatrième zone dopée est de type P (ou N) en raison de la préparation initiale du substrat. Elle est protégée par la grille 126 lors des implantations des deuxième et troisième zones dopées.
La quatrième zone dopée, de type P (ou N) , prolonge la troisième zone dopée 122a, également de type P+, mais dont la concentration de dopage est supérieure à celle de la quatrième zone.
Ainsi, la diode 30 de limitation de courant est formée par la jonction N+/P entre la deuxième zone dopée (ou P+/N) 124a et la troisième zone dopée 122a prolongée par la quatrième zone dopée 121.
Les deuxième et troisième zones dopées forment les bornes de la diode.
Bien que la grille 126 au-dessus de la quatrième zone dopée puisse être laissée à un potentiel flottant, la figure 13 montre une ligne d'interconnexion 185 qui relie respectivement une prise de connexion 127 en contact avec la grille 126 et une prise de connexion 125 en contact avec la première et deuxième zones dopées .
La figure 14 est une coupe transversale du dispositif correspondant à la figure 13, selon un plan de coupe XIV-XIV indiqué également sur la figure 13. Des parties identiques ou similaires à celles des figures 5, 7, 9 et 14 sont repérées avec les mêmes références. On pourra se reporter à leur sujet à la description qui précède. La figure 14 montre que les première et deuxième zones dopées sont recouvertes par une portion de couche de siliciure 180 de sorte qu'elles sont au même potentiel électrique. La couche de siliciure assure en effet un contact électrique ohmique entre ces zones. Ainsi, la prise de connexion 125 en contact avec les première et deuxième zones dopées, qui est représentée dans une position chevauchant ces zones, et qui est en contact avec la portion de la couche de siliciure qui recouvre lesdites zones, pourrait être décalée au-dessus de l'une seulement des première et deuxième zones dopées .
La figure 14 met aussi en évidence un rôle particulier de la deuxième grille 126 et de ses espaceurs latéraux. Ce rôle est d'isoler la portion de couche de siliciure 180 qui recouvre les première et deuxième zones dopées 160, 124a de la portion de cette couche qui recouvre la troisième zone dopée 122a.
Les références 123 et 190 indiquent une prise de contact sur la troisième zone dopée 122a et une piste d'interconnexion, également visible sur la figure 13, qui relie cette zone à la grille du transistor. Le dispositif décrit ci-avant peut également être réalisé selon un plan d'implantation conforme à la figure 15.
La figure 15 se distingue de la figure 13 par le fait qu'une prise de contact 128 prévue pour les première et deuxième zones dopées est positionnée de façon à chevaucher la deuxième zone dopée et la grille
126 de la diode.
Ainsi, le matériau conducteur de la prise de contact relie électriquement la grille aux première et deuxième zone dopées .
Un tel agencement, comparable à celui de la figure 8, permet d'omettre l'interconnexion 185 correspondante visible sur la figure 13, et rendre ainsi le dispositif plus compact.
Une autre variante de réalisation du dispositif est illustrée par la figure 16.
Sur cette figure on observe que la prise de contact 127 de la grille est connectée à la prise de contact 123 de la troisième zone dopée par un prolongement de la piste d'interconnexion 190.
Enfin, une dernière variante de réalisation du dispositif, illustrée par la figure 17 et sensiblement équivalente à la précédente, permet d'économiser une prise de contact spécifique pour la grille et le prolongement de la piste d'interconnexion.
En effet, une prise de contact 189, commune à la grille 126 et à la troisième zone dopée 122a, est disposée de manière à chevaucher ces deux parties et les connecter électriquement.
La prise de contact 189 est par ailleurs connectée à la prise de contact 117 de la grille du transistor par l'intermédiaire d'une interconnexion 190a.
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Claims

REVENDICATIONS
1. Dispositif à semi-conducteur comportant de façon intégrée sur un substrat :
- un premier transistor MOS (10) à tension de seuil dynamique, avec une grille (116) , et un canal (111) d'un premier type de conductivité, et
- un moyen (20, 30) limiteur de courant connecté entre la grille et le canal dudit premier transistor MOS, caractérisé en ce que ce premier transistor MOS est équipé d'une première zone dopée (160) du premier type de conductivité, reliée au canal, et en ce que le moyen limiteur de courant comporte une deuxième zone dopée (124, 124a) d'un deuxième type de conductivité, disposée contre la première zone dopée et connectée électriquement à la première zone dopée par une voie de connexion ohmique (180).
2. Dispositif selon la revendication 1, dans lequel le moyen limiteur de courant est un deuxième transistor MOS (20), la deuxième zone dopée (124) et une troisième zone dopée (122) du même type de conductivité que la deuxième zone dopée formant les source et drain dudit deuxième transistor.
3. Dispositif selon la revendication 2, dans lequel le deuxième transistor comprend une grille (126) connectée à une borne (127) de polarisation de grille.
4. Dispositif selon la revendication 2, dans lequel le deuxième transistor (20) présente une grille (126) connectée à ladite deuxième zone dopée (124).
5. Dispositif selon la revendication 4, comprenant une borne (128) en contact avec la grille
(126) et avec la deuxième zone dopée (124).
6. Dispositif selon la revendication 4, dans lequel la troisième région dopée (122) est connectée à la grille (116) du premier transistor MOS (10) .
7. Dispositif selon la revendication 1, dans lequel le moyen limiteur de courant est une diode (30) , la deuxième zone dopée (124a) et une troisième zone dopée (122a) , d'un type de conductivité opposé à celui de la deuxième zone dopée, formant des bornes de la diode.
8. Dispositif selon la revendication 7, comprenant une quatrième zone dopée (121) , disposée entre les deuxième et troisième zones dopées, présentant le même type de conductivité que l'une des deuxième et troisièmes zones, avec une concentration de dopage inférieure à celle de cette zone.
9. Dispositif selon la revendication 7, dans lequel la troisième zone dopée (122a) est connectée à la grille du premier transistor MOS.
10. Dispositif selon la revendication 8, dans lequel la diode comporte une grille (126) s ' étendant au-dessus de la quatrième zone dopée (121) .
11. Dispositif selon la revendication 10, dans lequel ladite grille (126) de la diode est connectée à l'une des bornes (122a, 124a) de la diode.
12. Procédé de fabrication d'un dispositif selon la revendication 2 , comportant les étapes successives suivantes : a) préparation dans un substrat d'une zone active
(102), destinée à recevoir les premier et deuxième transistors (10, 20) et présentant un premier type de conductivité, b) formation d'une première et d'une deuxième grilles (116, 126) au-dessus de la zone active, correspondant respectivement aux premier et deuxième transistors, les grilles étant séparées du substrat par un isolant de grille 104 et recouvrant des régions de canal (111, 121) respectivement des premier et deuxième transistors, c) formation des première et deuxième régions de source et de drain (112, 114, 122, 124) d'un deuxième type de conductivité opposé au premier type de conductivité, correspondant respectivement aux premier et deuxième transistors, par implantation ionique auto-alignée sur les première et deuxième grilles, et formation de la première zone dopée (160) du premier type de conductivité, en contact avec le canal (111) du premier transistor, et adjacente à l'une des régions de source et de drain du deuxième transistor, par implantation ionique auto-alignée sur la grille du premier transistor, d) formation d'une couche conductrice (180) en contact électrique avec la première zone dopée et l'une des régions de source et de drain du deuxième transistor adjacente à ladite première zone dopée, de façon à les connecter électriquement.
13. Procédé selon la revendication 12 , comprenant en outre, après l'étape d) la mise en place d'un isolant (183) sur le substrat, suivie par la formation de prises de contact sur les régions de source de drain et de grille des transistors.
14. Procédé selon la revendication 12, comprenant en outre la connexion de la grille (116) du premier transistor à une zone dopée (122) séparée de la première zone dopée (160) et formant l'une des source et drain du deuxième transistor, et la connexion de la grille (126) du deuxième transistor à la première zone dopée (160) .
15. Procédé de fabrication d'un dispositif selon la revendication 7, comprenant les étapes successives suivantes : a) préparation dans un substrat d'une zone (102) dite active présentant un premier type de conductivité, destinée à recevoir le premier transistor (101) et la diode (30) , b) formation d'une première et d'une deuxième grilles (116, 126) au-dessus de la zone active, correspondant respectivement au premier transistor et à la diode, les grilles étant séparées du substrat par un isolant de grille (104), c) formation d'une des régions (112, 114) de source et de drain du premier transistor et de ladite deuxième zone dopée (124a), formation de la première zone dopée (160) disposée entre un canal du premier transistor et la deuxième zone dopée, et formation de la troisième zone dopée (122a) séparée de la première zone dopée par la deuxième zone dopée, les régions de source et de drain et la première zone dopée étant formées par des implantations auto- alignées sur la première grille, d) formation d'une couche conductrice (180) en contact avec la première zone dopée et la deuxième zone dopée de façon à les connecter électriquement.
16. Procédé selon la revendication 15 comprenant en outre, après l'étape d) , la mise en place d'un isolant (183) sur le substrat suivie par la formation de prises de contact sur les régions de source et de drain et sur la troisième zone dopée.
17. Procédé selon la revendication 14, comprenant en outre l'interconnexion de la troisième zone dopée (122a) et de la grille (116) du premier transistor.
18. Procédé selon la revendication 14, comprenant en outre l'interconnexion de la grille (126) de la diode et de l'une des deuxième et troisième zones dopées .
19. Procédé selon l'une des revendications 12 et 15, dans lequel l'étape a) comporte :
- la délimitation de la zone active selon une technique d'oxydation de champ (LOCOS) ou d'isolation par tranchée, et
- le dopage de la région active pour lui conférer le premier type de conductivité.
20. Procédé selon l'une des revendications 12 et 15, dans lequel la formation de la couche conductrice (180) est précédée par la formation d' espaceurs latéraux (181) sur les grilles.
21. Procédé selon l'une des revendications 12 et 15, dans lequel la couche conductrice (180) est une couche de siliciure.
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