WO2000064158A1 - Circuit de traitement d'image - Google Patents

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WO2000064158A1
WO2000064158A1 PCT/JP2000/002565 JP0002565W WO0064158A1 WO 2000064158 A1 WO2000064158 A1 WO 2000064158A1 JP 0002565 W JP0002565 W JP 0002565W WO 0064158 A1 WO0064158 A1 WO 0064158A1
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PCT/JP2000/002565
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Yukio Koyanagi
Kazuo Toraichi
Original Assignee
Niigata Seimitsu Co., Ltd.
Fluency Research & Development Co., Ltd.
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    • G09G2340/00—Aspects of display data processing
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    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
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    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0421—Horizontal resolution change

Definitions

  • the present invention relates to an image processing circuit that increases the resolution by increasing the number of pixels constituting a display screen by interpolation processing. Background technique
  • the current video signal of the NTSSC system performs a 2: 1 interless scan, so that the vertical resolution is about 300 lines.
  • the number of CRT scanning lines used in a general television receiver is 525, and the resolution is reduced by interless scanning.
  • the number of pixels in the vertical direction is obtained by field interpolation using a field buffer. It is known to increase the resolution in the vertical direction by increasing scanning and making scanning non-interactive.
  • Some CRTs used in high-definition television receivers have a horizontal pixel count that is about twice as large as that of a normal television receiver CRT. It is known to increase the resolution in the horizontal direction by increasing the resolution twice by interpolation.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide an image processing circuit capable of increasing the processing speed and increasing the horizontal resolution and the vertical resolution with a simple circuit configuration. To provide.
  • the image processing circuit of the present invention performs the interpolation processing based on the pixel values of the pixels regularly arranged in the horizontal direction and the vertical direction, so that the number of pixels in the horizontal direction and the vertical direction can be substantially reduced.
  • Pixel value extraction means for extracting a total of nine pixel values of three pixels in each of the horizontal direction and the vertical direction in order to perform double conversion, and the nine pixels output from the pixel value extraction means On the straight line connecting the central pixel arranged at the center of the nine pixels and each of the four peripheral pixels arranged diagonally to the central pixel, based on the pixel value of Pixel value calculation means for calculating the pixel values of four new generated pixels corresponding to one-fourth of the distance to the four neighboring pixels.
  • the image processing circuit of the present invention converts the number of scanning lines corresponding to the input signal and the number of pixels in the scanning line direction to approximately twice, so that the pixel values of the pixels included in the scanning lines are used for the scanning.
  • the pixel values are input in a predetermined order corresponding to the scanning direction of the line, and 3 pixels in each of the horizontal direction along the scanning line and the vertical direction in which the adjacent scanning lines are arranged, a total of 9 pixel values, Pixel value extracting means for extracting from the pixel values of a plurality of pixels constituting the three scanning lines, and the nine pixel values based on the nine pixel values extracted by the pixel value extracting means.
  • a straight line connecting the central pixel arranged at the center and each of the four peripheral pixels arranged diagonally to the central pixel, and the distance between the central pixel and each of the four peripheral pixels is Corresponding to a quarter position Pixel value calculation means for calculating the pixel values of the four new generated pixels; and the plurality of generated pixels for which the pixel values have been calculated by the pixel value calculation means, for one scanning line corresponding to the input signal. And pixel value output means for sequentially arranging the pixel values of the generated pixels corresponding to each column in column units in two rows along the horizontal direction.
  • the image processing circuit of the present invention four new generated pixels are generated around the center pixel based on the pixel values of the nine pixels, and this generation processing is performed in order of the center pixel in the scanning direction.
  • This generation processing is performed in order of the center pixel in the scanning direction.
  • the number of pixels can be almost doubled.
  • the processing and the circuit scale for performing the processing can be simplified and the processing can be sped up.
  • the above-described pixel value extracting means may further include a pixel value of a first pixel input at a predetermined timing, and a pixel value of a second pixel delayed by one pixel with respect to the output timing of the first pixel.
  • the above-described pixel value calculation means sets a, b, c, d, e, f, g, h, i according to the input order of the pixel values of the nine pixels including the center pixel, and N is an integer of 3 or more. Then, the pixel values A1, A2, A3, A4 of the four generated pixels newly generated around the center pixel are
  • the pixel value of a pixel located at a position closer than the adjacent pixel interval is considered in the direction of addition. It is preferable that the pixel value of a pixel located at a position farther than that is considered in the direction of subtraction. Therefore, for 9 pixels arranged in 3 rows and 3 columns, let a to i be the pixel values of each pixel viewed from the upper left in the horizontal direction.For example, consider the pixel value of a new pixel generated at the upper left of the center pixel.
  • the pixel value e of the central pixel has the greatest influence, and the pixel values a, b, and d of the three pixels located next to the nearest pixel are considered on the plus side, and the pixel value c of the remaining five pixels , F, g, h, and i are considered on the negative side, so that the value of A 1 described above is obtained.
  • the pixel value extracting means described above calculates pixel values A 1, A 2, A 3, and A 4 of the four newly generated pixels when M is an integer of 2 or more.
  • Al ⁇ Me + (a + b + d)-(f + h + i) ⁇ / M,
  • A2 ⁇ Me + (b + c + f)-(d + g + h) ⁇ / M
  • A3 ⁇ Me + (d + g + h) one (b + c + f) ⁇ / M,
  • a 4 ⁇ Me + (f + h + i)-(a + b + d) ⁇ / M
  • the pixel value of any newly generated pixel is substantially perpendicular to this direction because the change in pixel value along the direction connecting this pixel and the above-mentioned center pixel is largely reflected. Even if the effect of the pixel values of the two pixels is ignored, it is considered that the effect is not so large. Therefore, for 9 pixels arranged in 3 rows and 3 columns, let the pixel values of each pixel seen from the upper left in the horizontal direction be a to i, for example, consider the pixel value of a new pixel generated at the upper left of the center pixel.
  • the pixel value e of the central pixel has the greatest influence, and the pixel values a, b, and d of the three pixels located next to the nearest pixel are considered on the plus side, and the pixel values of the other three pixels : f, h, i are considered on the negative side, and the pixel values c, g of the remaining two pixels are not considered. This is the value of A 1 described above.
  • the pixel value extracting means described above calculates pixel values A 1, A 2, A 3, and A 4 of the four newly generated pixels when L is an integer of 2 or more.
  • a 1 ⁇ Le + 2b + 2 d- (c + f + g + h) ⁇ / L,
  • a 2 ⁇ Le + 2 b + 2 f-(a + d + h + i) ⁇ / L
  • A3 ⁇ L e + 2 d + 2 h- (a + b + f + i) ⁇ / L,
  • A4 ⁇ L e + 2 f + 2 h- (b + c + d + g) ⁇ / L
  • the pixel value of any newly generated pixel is to be strictly determined using a sampling function, the pixel value of the pixel arranged at an integer multiple of the adjacent pixel interval of the nine pixels described above will be Can be considered to have little effect. Therefore, for 9 pixels arranged in 3 rows and 3 columns, let the pixel values of each pixel seen from the upper left in the horizontal direction be a to i.For example, consider the pixel value of a new pixel generated at the upper left of the center pixel. , The effect of the pixel values of the two pixels located at the upper left and lower right of the 9 pixels can be neglected, and the other pixels depend on the distance from the pixel to be generated to each pixel.
  • the predetermined weighting is performed, and the result is the value of A1 described above. In this way, it is possible to obtain a pixel value that reflects a strict operation result when the sampling function is used. It is desirable that the value of L is set to 10.
  • the weighting coefficient for each pixel value a to i is calculated by using the sampling function and N is a value close to 10, Negative values using the sampling function can be obtained by making such a setting. It is possible to obtain a pixel value that reflects the operation result.
  • the above-described pixel value output means may be arranged so that the one of the scans not including the center pixel First scanning line generating means for storing and outputting the pixel values of the two generated pixels corresponding to the pixels included in the line in the arrangement order along the scanning line, and the other scanning line generating means not including the center pixel
  • a second scanning line generating means for storing and outputting pixel values of two generated pixels corresponding to the pixels included in the scanning line in an arrangement order along the scanning line;
  • Output pixel value selection operation in which the first scanning line generating means and the second scanning line generating means alternately output the continuous pixel value for one scanning line by the second scanning line generating means.
  • each pixel value corresponding to each column is output.
  • the input signal can be stored in one scanning line.
  • two new scan lines can be generated, and the number of scan lines can be almost doubled.
  • FIG. 1 shows the relationship between each pixel included in three scanning lines to be processed in the image processing circuit of the first embodiment and four new pixels generated based on each of these pixels.
  • FIG. 2 is a diagram illustrating a configuration of an image processing circuit according to the first embodiment
  • FIG. 3 is a diagram showing a detailed configuration of a pixel value extraction unit included in the image processing circuit shown in FIG. 2,
  • FIG. 4 is a diagram showing a detailed configuration of a pixel value calculation unit included in the image processing circuit shown in FIG. 2,
  • FIG. 5 is a diagram showing a detailed configuration of a pixel value output unit included in the image processing circuit shown in FIG. 2,
  • FIG. 6 is a diagram illustrating a detailed configuration of a pixel value calculation unit according to the second embodiment.
  • FIG. 7 is an explanatory diagram of a sampling function used in the third embodiment
  • FIG. 8 is an explanatory diagram of a case where a pixel value of a newly generated pixel Q1 is subjected to a convolution operation using each pixel value of nine pixels P1 to P9
  • FIG. 9 is a diagram illustrating a detailed configuration of a pixel value calculation unit according to the third embodiment.
  • This image processing circuit is built in, for example, a television receiver, and reduces the number of scanning lines corresponding to input (received) NTSC signals and the number of pixels along each of these scanning lines. Perform processing to convert to 2 times.
  • FIG. 1 shows the relationship between each pixel included in three scanning lines to be processed in the image processing circuit of the first embodiment and four new pixels generated based on each of these pixels.
  • FIG. The horizontal direction shown in Fig. 1 is the direction along each scanning line corresponding to the input signal, and each scanning line of the interless scanning (interlaced scanning) performed in a terrestrial broadcasting television receiver or the like. Each pixel along is marked with “Hata”. Further, “ ⁇ ” indicates the arrangement of each pixel on the original scanning line and the pixel newly generated by the interpolation processing based on these pixel values.
  • a new pixel generated on a straight line connecting the central pixel P5 and the lower right pixel P1 at a quarter of the distance from the central pixel P5 to the pixel P1 is represented by Q 1.
  • a new pixel generated on a straight line connecting the central pixel P5 and the lower left pixel P3 at a quarter of the distance from the central pixel P5 to the pixel P3 is Q2
  • a new pixel generated on a straight line connecting the center pixel P5 and the pixel P7 on the upper right thereof and at a quarter of the distance from the center pixel P5 to the pixel P7 is Q3
  • the center pixel A new pixel generated on a straight line connecting P5 and the upper left pixel P9 at a quarter of the distance from the center pixel P5 to the pixel P9 is defined as Q4.
  • the pixel values of four pixels Q1, Q2, Q3, and Q4 newly generated near the center pixel P5 are most affected by the closest center pixel P5.
  • the interval between adjacent pixels for example, the interval between pixels P5 and P4 or the interval between pixels P3 and P2 is considered. It is preferable that the pixel value of a pixel located closer to the pixel is considered in the direction of addition, and the pixel value of a pixel located farther than the distance between adjacent pixels be considered in the direction of subtraction.
  • the pixel value A1 of the new pixel Q1 located at the lower right of the center pixel P5 has the largest effect, and the three pixels located next to each other
  • the pixel values &, b, and d of pixels P1, P2, and k4 are considered on the plus side, and the pixel values c, f of the remaining five pixels P3, P6, P7, P8, and P9 , G, h, and i are considered on the negative side. Therefore, the pixel value A 1 of the pixel Q 1 is as follows.
  • a 1 ⁇ 10 e + (a + b + d) — (c + f + g + h + i) ⁇ / 8 ... (1) If N is an integer of 3 or more, pixel value A1 of pixel Q1 Is
  • pixel values A 2, A 3, and A 4 of three newly generated pixels Q 2, Q 3, and Q 4 around the center pixel P 5 are:
  • a 2 ⁇ N e + (b + c + f)-(a + d + g + h + i) ⁇ / (N- 2)
  • A3 (N e + (d + g + h)-(a + b + c + f + i) ⁇ / (N— 2)
  • a 4 ⁇ N e + (f + h + i) — (a + b + c + d + g) ⁇ / (N— 2)
  • a 2 ⁇ 10 e + (b + c + f)-(a + d + g + h + i) ⁇ / 8...
  • a 3 ⁇ 10 e + (d + g + h) one (a + b + c + f + i) ⁇ / 8...
  • a 4 ⁇ 10 e + (f + h + i)-(a + b + c + d + g) ⁇ / 8... (4) An expression is obtained.
  • FIG. 2 is a diagram illustrating a configuration of the image processing circuit of the present embodiment. This embodiment shown in Fig. 2
  • the image processing circuit according to the embodiment includes a pixel value extracting unit 100, a pixel value calculating unit 200, and a pixel value output unit 300.
  • the pixel value extraction unit 100 extracts nine pixel values a to i shown in FIG. 1 from the pixel values of each pixel included in three adjacent scanning lines included in the input signal. For example, when an RGB signal is considered as an input signal, an image processing circuit shown in FIG. 2 is provided corresponding to each of the R, G, and B color components. Then, for the input R signal (or G signal or B signal), the pixel values of the nine pixels described above are extracted. Note that an input signal other than the RGB signal may be used, and the above-described pixel values of nine pixels may be extracted based on the input luminance signal.
  • the pixel value calculation unit 200 is configured to generate a new 4 pixel located around the central pixel P 5 shown in FIG. 1 based on the pixel values a to i of 9 pixels output from the pixel value extraction unit 100.
  • the pixel values A1 to A4 of the pixels Q1 to Q4 are calculated, and these four pixel values are output in parallel.
  • the pixel value output unit 300 receives the pixel values A1 to A4 of the four pixels Q1 to Q4 output from the pixel value calculation unit 200, and converts them into new values. Store and output for each scanning line. For example, as shown in FIG. 1, focusing on four pixels Q1 to Q4 generated around the pixel P5, the pixels Q1 and Q2 are newly generated in the first scan line. The pixels Q3 and Q4 are stored to correspond to the newly generated second scan line. By performing such processing on one scan line including the pixel P5, two new scan lines can be generated in correspondence with one scan line included in the input signal. Moreover, the number of pixels included in each of the two newly generated scanning lines is almost twice the number of pixels included in the original scanning line.
  • the above-described pixel value extraction unit 100 corresponds to pixel value extraction means
  • the pixel value calculation unit 200 corresponds to pixel value calculation means
  • the pixel value output unit 300 corresponds to pixel value output means.
  • FIG. 3 is a diagram showing a detailed configuration of a pixel value extracting unit 100 included in the image processing circuit shown in FIG.
  • the pixel value extraction unit 100 is composed of six D-type flip-flops (hereinafter referred to as “D-FF”) 110 to 115 and two line memories 120. , 1 2 1 and is comprised.
  • D-FF D-type flip-flops
  • the pixel value extraction unit 100 converts the pixel value of each pixel included in the scanning line corresponding to the input signal into a predetermined number of bits (pixel value data) as a clock corresponding to a predetermined sampling frequency. Input in synchronization with signal CK1.
  • the input pixel value data is divided into two cascade-connected D-FFs 110, 111, a cascade-connected line memory 120 and two D-FFs 112, 113. Entered.
  • the pixel value data of each pixel output from the line memory 120 is input to the cascade-connected line memory 121 and D-FFs 114 and 115.
  • Each of the line memories 120 and 121 is a first-in first-out memory that stores the pixel value of each pixel in the order of input corresponding to one scanning line of the input signal, and stores the pixel value data of each input pixel in one scanning line. Output at the timing delayed by minutes.
  • the pixel value data (pixel value h) of the pixel P8 input first is output from D-FF 110, and the pixel value data (pixel value g) of the pixel P7 input two pixels ahead is obtained.
  • the pixel value data (pixel value: f) of the pixel P6 input one scan line ahead is output from the line memory 120, and the pixel value data of the central pixel P5 input one scan line and one pixel ahead is output.
  • the pixel value data (pixel value e) is output from D-FF 1 12 and the pixel value data (pixel value d) of pixel P 4 input one scan line and two pixels ahead is output from D-FF 113. Is output. Further, the pixel value data (pixel value c) of the pixel P3 input two scan lines ahead is output from the line memory 121, and the pixel value of the pixel P2 input two scan lines ahead and one pixel ahead The data (pixel value b) is output from D-FF 1 14 and the pixel value data (pixel value a) of pixel P 1 input two scan lines and two pixels ahead is output from D-FF 1 15 . In this way, the pixel value extraction unit 100 outputs the pixel value data corresponding to the nine pixels P1 to P9 shown in FIG. 1 in parallel.
  • FIG. 4 is a diagram illustrating a detailed configuration of the pixel value calculation unit 200 included in the image processing circuit illustrated in FIG.
  • the pixel value calculation unit 200 includes 14 adders 130 to 143, 8 subtractors 150 to 157, a multiplier 160 for multiplying 10 times, and a divisor of 8 for the input value. Divide by four divided units 170-173 It is comprised including.
  • a pixel value calculation unit for calculating each of the pixel values A 1 to A 4 of the four pixels Q 1 to Q 4 using each of the expressions (1) to (4) described above.
  • the arithmetic processing of the pixel value A1 is performed by using adders 130, 132, 134, 137, 138, 142 and subtractors 150, 154. Specifically, two adders 1
  • the three pixel values a, b, and d are added by 30, and 34, and the three pixel values f, h, and i are added by the other two adders 1 32, 137, and the other one Adder for 1
  • the pixel value A 1 shown in the equation (1) is calculated, and the calculation result is output from the divider 1 ⁇ 0 c.
  • the calculation processing of the pixel value A 2 is performed by the adders 13 1, 13 3, This is performed using 1 35, 1 36, 1 39, 1 43 and subtractors 15 1, 15 5. Specifically, three pixel values b, c, and f are added by two adders 13 1 and 13 5, and 3 are added by the other two adders 13 3 and 1 36.
  • the pixel values d, g, and h are added, and the other one adder 143 adds the two pixel values a, i. Then, by inputting these three addition results to the two subtractors 15 1 and 15 5 respectively, the output value (b + c + f ) Is subtracted from the sum (a + d + g + h + i) of the addition results output from the adders 1336 and 143, and the result is output from the subsequent subtractor 1555.
  • the pixel value A2 shown in equation (2) is calculated, and this calculation result is output from the divider 1 ⁇ 1. Is done.
  • the arithmetic processing of the pixel value A3 is performed using adders 131, 133, 135, 136, 140, 143 and subtracters 152, 156. Specifically, three pixel values d, g, and h are added by two adders 133 and 136, and three pixel values are added by the other two adders 131 and 135. b, c, and f are added, and two pixel values a and i are added by another adder 143. Then, by inputting these three addition results to the two subtractors 152 and 156, respectively, the output value (d + g + h), which is the addition result output from the adder 136, is obtained.
  • the pixel value A3 shown in Expression (3) is calculated, and the calculation result is output from the divider 172.
  • the arithmetic processing of the pixel value A4 is performed using adders 130, 132, 134, 137, 141, 142 and subtracters 153, 157. Specifically, three pixel values f, h, and i are added by two adders 1 32 and 137, and three pixel values a and 3 are added by the other two adders 130 and 134. b and d are added, and two pixel values c and g are added by another adder 142.
  • the output value (f + h + i), which is the addition result output from the adder 137, is The result obtained by subtracting the value (a + b + c + d + g) obtained by adding the respective addition results output from the adders 134 and 142 is output from the subsequent-stage subtractor 157. Accordingly, by adding the multiplication result (10 e) of the multiplier 160 to the output value by the adder 141, the addition result ⁇ 10e + (f + h + i) — (a + b + c + d + g) ⁇ is output. Further, by performing a division process with a divisor of 8 by a divider 173 connected in the subsequent stage,
  • the pixel value A4 shown in the equation (4) is calculated, and the calculation result is output from the divider 173. As described above, except that the pixel value e of the center pixel P5 is multiplied by 10, the pixel value of each pixel is simply added or subtracted, so that the processing content can be simplified and the processing speed can be increased. And the circuit can be simplified.
  • the pixel value calculation unit 200 shown in FIG. 4 includes four dividers 170 to 173 to divide the sum output from the corresponding adder by a divisor of 8
  • these dividers 170 to 173 are wired by a 3-bit bit shift circuit, that is, the output lines of the adders 138 to 141 are shifted by 3 bits. It can be realized just by doing.
  • CTR cathode ray tube
  • the divider Since the operation equivalent to the division processing by 170 to 173 can be performed, the four dividers 170 to 173 are removed from the pixel value calculation unit 200 shown in FIG. You may do it.
  • FIG. 5 is a diagram showing a detailed configuration of a pixel value output unit 300 included in the image processing circuit shown in FIG.
  • the pixel value output unit 300 is composed of three selectors 210 to 212, two frequency dividers 220, 221, and two D-FFs. It is configured to include 230, 231, and three line memories 240 to 242. Selector 210, frequency divider 220, D—FF 230, line memory 240 is used as the first scan line generation means, selector 211, frequency divider 221, D-FF
  • the 23K line memories 24 1 and 24 2 correspond to the second scanning line generating means, and the selector 21 22 corresponds to the output pixel value selecting means.
  • the selector 210 alternately selects and outputs pixel value data corresponding to the pixel values A 1 and A 2 that are simultaneously input from the pixel value calculation unit 200.
  • the timing of this selection is set by a signal output from the frequency divider 220.
  • the frequency divider 220 has a clock signal CK 2 having a frequency twice as high as the clock signal CK 1 corresponding to the sampling frequency of each pixel data input to the pixel value extraction unit 100 shown in FIG. Is input and a signal obtained by dividing the frequency by 2 is output. Therefore, the selector 210, whose selection state is determined by the signal obtained by dividing the clock signal CK2 by two, sets the pixel value A to the pixel value extraction unit 100 at an interval of half the input interval of each pixel value data.
  • Each pixel value data of A2 is output alternately.
  • the pixel value data corresponding to the pixel value A1 and the pixel value data corresponding to the pixel value A2 which are alternately output are temporarily stored in the D-FF 230 and then input to the line memory 240.
  • the line memory 240 is a first-in first-out memory that stores pixel values for one scanning line corresponding to the first scanning line including the pixels Q1 and Q2 shown in FIG. 1 in the order of input, and is input from the D-FF 230.
  • the pixel value of each pixel is stored for one scanning line.
  • the line memory 240 performs a write operation of pixel value data in synchronization with the input of the write clock signal WCK, and performs a write operation of the pixel value data in synchronization with the input of the read clock signal RCK. Reading operation of value data is being performed.
  • the write clock signal WCK has the same frequency as the above-described clock signal CK2, and is input to the line memory 240 during the entire period in which the pixel value data is output from the D-: FF 230.
  • the lead clock signal RCK has the same frequency as the clock signal CK3 which has twice the frequency of the clock signal CK2, and the line memory 240 receives the read clock signal RCK.
  • the pixel value data is output at twice the reading speed of the pixel value data writing speed. Further, the read clock signal RCK is input only for about half the period during which the write clock signal WCK is input, so that the pixel value data stored in the line memory 240 does not underflow. ing.
  • the selector 2 11 alternately selects and outputs pixel value data corresponding to the pixel values A3 and A4 input simultaneously from the pixel value calculation unit 200.
  • the selection state of the selector 2 1 1 is set by a signal obtained by dividing the clock signal CK 2 by two, and the pixel values A 3 and A 3 are set at half the input interval of each pixel value data to the pixel value extraction unit 100.
  • Each pixel value of 4 is output alternately.
  • the pixel value data corresponding to the pixel value A 3 and the pixel value data corresponding to the pixel value A 4 which are alternately output are temporarily stored in the D-FF 231 and then input to the line memory 241. .
  • the line memory 241 is a first-in first-out memory that stores pixel values for one scanning line corresponding to the second scanning line including the pixels Q 3 and Q 4 shown in FIG.
  • the pixel value data of each input pixel is stored for one scanning line.
  • a line memory 242 having the same capacity is connected to a stage subsequent to the line memory 24 1.
  • the line memory 2 41 in the preceding stage is used to delay the input pixel data by one scanning line, and both the write clock signal WCK and the read clock signal RCK are the same as the clock signal CK 2.
  • the frequency is set.
  • the subsequent line memory 242 is used for the same purpose as the line memory 240 described above, and writes pixel values in synchronization with the write clock signal WCK having the same frequency as the clock signal CK2. Operation and the same frequency of the clock signal CK3 which has twice the frequency of the clock signal CK2, and the input period is about half of the write clock signal WCK. A read operation is being performed.
  • the input period of the read clock signal RCK to each of the line memory 240 corresponding to the first scanning line and the line memory 240 corresponding to the second scanning line is alternately performed for each scanning line.
  • the pixel value data corresponding to the second scanning line is output.
  • Each pixel value of the pixels Q 3 and Q 4 is output from the line memory 242 for one scanning line.
  • the selector 2 12 provided after the two line memories 24 0 and 24 2 switches the selection state every time the horizontal synchronizing signal H is input, and is output from the line memory 24 0
  • the output of the pixel value data for one scanning line and the output of the pixel value data for one scanning line output from the line memory 242 are alternately performed.
  • Pixel value output unit 300 input pixel value data for one scanning line to the pixel value extraction unit 100, the number of constituent pixels almost doubled. Pixel value data for two scanning lines corresponding to each of the new first scanning line and new scanning line can be output in the new scanning order. Also, for example, the positions of the pixels Q1 to Q4 newly generated using the pixel value data input corresponding to the odd fields in the case where the interlaced scanning is performed and the even fields correspond to the positions of the pixels Q1 to Q4.
  • nine pixels P are calculated in order to calculate the pixel values A 1 to A 4 of the four pixels Q 1 to Q 4 located around the center pixel P 5 shown in FIG.
  • the circuit value is eliminated by excluding the pixel values of the pixels that are considered to have a small effect when calculating the pixel values A 1 to A 4 Can be simplified.
  • Each of the pixel values A1 to A4 of the four newly generated pixels Q1 to Q4 has a large pixel value change along the direction connecting each of the pixels Q1 to Q4 and the central pixel P5. Therefore, even if the effect of the pixel values of the two pixels existing in a direction almost perpendicular to this direction is ignored, it is considered that the effect is not so large.
  • the pixel value A 1 of the pixel Q 1 when considering the pixel value A 1 of the pixel Q 1 located at the lower right of the central pixel P 5, the pixel value c of the pixel P 3 located at the lower left of the central pixel P 5 and the pixel value c located at the upper right
  • the pixel value g of the pixel P7 is excluded from the calculation. Therefore, the pixel value A 1 of the pixel Q 1 is as follows.
  • a l ⁇ 8 e + (a + b + d)-(f + h + i) ⁇ / 8-(5) If M is an integer of 2 or more, the pixel value A 1 of the pixel Q 1 is
  • pixel values A 2, A 3, and A 4 of three newly generated pixels Q 2, Q 3, and Q 4 around the center pixel P 5 are:
  • A4 ⁇ Me + (f + h + i) one (a + b + d) ⁇ / M
  • FIG. 6 is a diagram illustrating a detailed configuration of the pixel value calculation unit 200a of the present embodiment. Note that the pixel value extraction unit 100 connected before the pixel value calculation unit 200a and the pixel value output unit 300 connected after are the same as those included in the image processing circuit of the first embodiment. Therefore, only the pixel value calculation unit 200a will be described.
  • the pixel value calculator 200a of the present embodiment performs an eight-fold multiplication with 12 adders 130 to 141 and four subtracters 150 to 153. It is configured to include a multiplier 160a and four dividers 170 to 173 for performing a division process of dividing an input value by a divisor of 8. This pixel value calculation unit 200a is different from the pixel value calculation unit 200 shown in FIG.
  • the arithmetic processing of the pixel value A1 is performed using adders 130, 132, 134, 137, 138 and a subtractor 150. Specifically, three pixel values a, b, and d are added by two adders 130 and 134, and three pixel values are added by the other two adders 1 32 and 137. Values: f, h, i are added. Then, by inputting these two addition results to the subtractor 150, the output value (a + b + d), which is the addition result output from the adder 134, is output from the adder 137. The result of subtracting the output value (f + h + i) that is the result of the addition is output.
  • the calorie calculation result (8 e + (a + b + d) 1 (f + h + i) ⁇ is output, and
  • the pixel value A 1 shown in Expression (5) is calculated, and the calculation result is output from the divider 170.
  • the arithmetic processing of the pixel value A 2 is performed by the adders 13 1, 133, 135, 136, 1
  • the pixel value A 2 shown in the equation (6) is calculated, and the calculation result is output from the divider 17 1.
  • the arithmetic processing of the pixel value A 3 is performed by the adders 131, 133, 135, 136, 1
  • ⁇ 8 e + (d + g + h) 1 (b + c + f) ⁇ is output, and a divider 172 connected at the subsequent stage performs a division process with a divisor of 8 to obtain the equation (7).
  • the pixel value A3 is calculated, and the calculation result is output from the divider 172.
  • the arithmetic processing of the pixel value A4 is performed using the adders 130, 132, 134, 137, and 141 and the subtractor 153. Specifically, three pixel values f, h, and i are added by two adders 1 32 and 1 3 7, and three pixel values a and 3 are added by the other two adders 130 and 13 4. b and d are added. And the addition of these two By inputting the result to the subtractor 153, the output value (f + h + i) output from the adder 137 and the output value (a + b + d) The result of subtracting is output.
  • the pixel value A4 shown in Expression (8) is calculated, and the calculation result is output from the divider 173.
  • the pixel value e of the center pixel P5 is multiplied by 8
  • the pixel value of each pixel is simply added or subtracted, and the adder and the subtractor are different from the configuration shown in FIG. Since the number of devices can be reduced, the processing content can be simplified, and the processing can be further speeded up and the circuit can be simplified.
  • the pixel value e of the central pixel P5 is set to a weighting coefficient of 2 or more (10 in equation (1) and 8) in equation (5), and the pixel values of the other pixels are appropriately added or subtracted.
  • the degree of influence of each pixel value a to i of the nine pixels P 1 to P 9 may be calculated by using a sampling function to obtain an accurate coefficient value.
  • FIG. 7 is an explanatory diagram of a sampling function used in the present embodiment.
  • sampling function H (t) that satisfies the various conditions described above (sampling function, one-time differentiable, finite table), assuming that the third-order B-spline function is F (t),
  • H (t) -F (t + 1/2) / 4 + F (t)-F (t-1/2) / 4
  • F (t)-F (t-1/2) / 4 Can be defined as
  • FIG. 8 is an explanatory diagram of a case where a pixel value of a newly generated pixel Q1 is subjected to a convolution operation using each pixel value of nine pixels P1 to P9.
  • the interval between two adjacent pixels on the scanning line is normalized to be 1
  • the pixel value A 1 of the pixel Q 1 is as follows.
  • a 1 ⁇ Le + 2 b + 2 d- (c + f + g + h) ⁇ / L
  • the calculation may be performed using
  • pixel values A 2, A 3, and A 4 of three newly generated pixels Q 2, Q 3, and Q 4 around the center pixel P 5 are:
  • a 2 ⁇ Le + 2 b + 2 f-(a + d + h + i) ⁇ / L
  • a 3 ⁇ L e + 2 d + 2 h- (a + b + f + i) ⁇ / L
  • A4 ⁇ L e + 2 f + 2 h- (b + c + d + g) ⁇ / L
  • A2 ⁇ 10 e + 2 b + 2 f-(a + d + h + i) ⁇ / 10... (10)
  • A3 ⁇ 10 e + 2 d + 2h- (a + b + f + i) ⁇ / 10-(11)
  • FIG. 9 is a diagram illustrating a detailed configuration of the pixel value calculation unit 200b of the present embodiment. Note that the pixel value extraction unit 100 connected to the previous stage of the pixel value calculation unit 20 Ob and the pixel value output unit 300 connected to the subsequent stage are the same as those included in the first embodiment. Only the value calculation unit 200b will be described.
  • the pixel value calculation unit 200b of the present embodiment includes fourteen adders 330 to 343, four subtractors 350 to 353, and four multiplications that perform double multiplication. And a multiplier 364 for multiplying by a factor of 10, and four dividers 370 to 373 for performing a division process of dividing the input value by a divisor of 10.
  • the four multipliers 360 to 363 can be realized by shifting the wiring by one bit.
  • the pixel value calculation unit 200 b for calculating each pixel value A 1 to A 4 of the four pixels Q 1 to Q 4 by using each of the expressions (9) to (12) described above The operation of is described for each pixel.
  • the arithmetic processing of the pixel value A1 is performed using adders 331, 334, 335, 336, a subtractor 350, and a multiplier 360. Specifically, the two pixel values b and d are added by the adder 331, and the result of the addition is doubled by the multiplier 360. Further, by using the three adders 334, 335 and 336, four pixel values c, f g and h are added. Then, by inputting the multiplication result of the multiplier 360 and the addition result of the adder 336 to the subtractor 350, the output value (2b + 2d), which is the multiplication result output from the multiplier 360, is added.
  • the arithmetic processing of the pixel value A2 is performed using the adders 330, 332, 333, 337, the subtracter 351, and the multiplier 361.
  • adder 333 Therefore, the two pixel values b and f are added, and the result of the addition is doubled by the multiplier 361.
  • four pixel values a, d, h, and i are added.
  • the addition value is obtained from the output value (2 b + 2 f) which is the multiplication result output from the multiplier 361.
  • the result obtained by subtracting the output value (a + d + h + i) that is the addition result output from the unit 337 is output. Therefore, by adding the multiplication result (10 e) of the multiplier 364 to the output value by the adder 341, the addition result (10 e + 2b + 2 f _ (a + d + h + i) ⁇ Is output. Further, the pixel value A2 shown in the equation (10) is calculated by performing a division process with a divisor of 10 by a divider 371 connected at a subsequent stage, and the calculation result is output from the divider 371. You.
  • the arithmetic processing of the pixel value A3 is performed using the adders 330, 332, 333, 338, the subtractor 352, and the multiplier 362. Specifically, the two pixel values d and h are added by the adder 332, and the result of the addition is doubled by the multiplier 362. Also, four pixel values a, b, f, and i are added by using three adders 330, 333, and 338. Then, by inputting the multiplication result of the multiplier 362 and the addition result of the adder 338 to the subtractor 352, the output value (2d + 2h), which is the multiplication result output from the multiplier 362, is added.
  • the arithmetic processing of the pixel value A4 is performed using adders 331, 334, 335, 339, a subtractor 353, and a multiplier 363. Specifically, two pixel values are calculated by the adder 335:? , H are added, and the result of the addition is doubled by the multiplier 363. Also, four pixel values b, c, d, and g are added by using three adders 331, 334, and 339. Then, the multiplication result of the multiplier 363 and the adder 3 By inputting the result of addition by 39 to the subtractor 353, the output value (2f + 2h), which is the multiplication result output from the multiplier 363, is output from the adder 339.
  • the result of subtracting the output value (b + c + d + g) that is the result of the addition is output. Therefore, by adding the multiplication result (10 e) of the multiplier 36 4 to this output value by the adder 3 43, the addition result ⁇ 10 e + 2 f + 2 h— (b + c + d + g) ⁇ , and the divider 37 7 connected at the subsequent stage performs the division process with the divisor 10 to calculate the pixel value A 4 shown in the equation (1 2). The operation result is output from the divider 373.
  • the present invention four new generated pixels are generated around the central pixel based on the pixel values of the nine pixels. In this way, the number of pixels in the horizontal and vertical directions can be almost doubled. In particular, when generating four new pixels around the center pixel, only the pixel values of nine pixels including the center pixel are used, so the number of pixels to be processed is small, and the pixel generation ( Pixel value calculation) The processing and the circuit scale for performing the processing can be simplified and the processing can be sped up.

Description

明 細 書 画像処理回路 技術分野
本発明は、 表示画面を構成する画素数を補間処理によって増やすことにより解 像度を上げる画像処理回路に関する。 背景技
一般に、 テレビジョン画像の品質を向上させる手法として、 走査線の数を増や すとともに水平画素の数を増やす方法がある。 例えば、 現行の N T S C方式のビ デォ信号は、 2 ： 1のインタ一レス走査を行っているため、 垂直解像度は 3 0 0 本程度となる。 一般のテレビジョン受像機で用いられている C R Tの走査線は 5 2 5本であり、 インターレス走査によって解像度が低下しており、 フィールドバ ッファを用いたフィ一ルド補間によって垂直方向の画素数を増やして走査をノン •ィンタ一レス化することにより、 垂直方向の解像度を上げる手法が知られてい る
また、 高品位テレビジョン受像機に用いられている C R Tには、 水平画素数が 通常のテレビジョン受像機の C R Tに比べて 2倍程度に設定されたものがあり、 走査線方向の画素数を補間によって 2倍に増やすことにより、 水平方向の解像度 を上げる手法が知られている。
ところで、 上述したようにテレビジョン画像の品質を上げるために垂直画素数 を増やす場合には、 補間のために容量が大きなフィールドバッファが必要になり、 回路規模が大きくなるという問題がある。 特に、 水平方向の補間処理と垂直方向 の補間処理とを短時間内に、 例えば 1画面分の処理を 1 / 6 0秒以内に行う必要 があり、 プロセッサ等による演算処理を行わずに、 簡単な構成のハードウェアに よって高速に水平方向と垂直方向の補間処理を行うことができる画像処理回路が 望まれている。 発明の開示
本発明は、 このような点に鑑みて創作されたものであり、 その目的は、 処理の 高速化が可能であり、 簡単な回路構成によって水平解像度と垂直解像度を上げる ことができる画像処理回路を提供することにある。
本発明の画像処理回路は、 水平方向および垂直方向に規則的に配置された各画 素の画素値に基づいた補間処理を行うことにより、 水平方向および垂直方向のそ れそれの画素数をほぼ 2倍に変換するために、 水平方向および垂直方向のそれそ れについて 3画素、 合計で 9画素の画素値を抽出する画素値抽出手段と、 前記画 素値抽出手段から出力される前記 9画素の画素値に基づいて、 前記 9画素の中央 に配置された中心画素とこの中心画素の斜め方向に配置された 4個の周辺画素の それそれとを結ぶ直線上であって、 前記中心画素から前記 4個の周辺画素のそれ それまでの距離の 4分の 1の位置に対応する 4個の新たな生成画素の画素値を演 算する画素値演算手段とを備えている。 また、 本発明の画像処理回路は、 入力信 号に対応する走査線の数および走査線方向の画素数をほぼ 2倍に変換するために、 前記走査線に含まれる画素の画素値が前記走査線の走査方向に対応した所定の順 番で入力されて、 前記走査線に沿った水平方向および隣接する前記走査線が並ぶ 垂直方向のそれぞれについて 3画素、 合計で 9画素の画素値を、 隣接する 3本の 前記走査線を構成する複数の画素の画素値の中から抽出する画素値抽出手段と、 前記画素値抽出手段によって抽出された前記 9画素の画素値に基づいて、 前記 9 画素の中央に配置された中心画素とこの中心画素の斜め方向に配置された 4個の 周辺画素のそれぞれとを結ぶ直線上であって、 前記中心画素から前記 4個の周辺 画素のそれぞれまでの距離の 4分の 1の位置に対応する 4個の新たな生成画素の 画素値を演算する画素値演算手段と、 前記画素値算出手段によって画素値が算出 された複数の前記生成画素を、 前記入力信号に対応する 1本の走査線に対応させ て水平方向に沿って二列に配置し、 それぞれの列に対応する前記生成画素の画素 値を列単位で順番に出力する画素値出力手段とを備えている。
本発明の画像処理回路では、 9個の画素の画素値に基づいてその中心画素の周 囲に 4個の新たな生成画素が生成されており、 この生成処理を中心画素を走査方 向に順番にずらしながら行うことにより、 水平方向および垂直方向のそれそれの 画素数をほぼ 2倍に変換することができる。 特に、 中心画素の周囲に 4個の新た な画素を生成する際に、 この中心画素を含む 9個の画素の画素値のみを用いてい るため、 処理対象となる画素数が少なく、 画素生成 （画素値算出） 処理およびこ れを実施する回路規模の簡略化とともに処理の高速化が可能になる。
また、 上述した画素値抽出手段は、 所定のタイミングにおいて入力された第 1 の画素の画素値と、 前記第 1の画素の出力タイミングに対して 1画素分遅延させ た第 2の画素の画素値と、 前記第 1の画素の出力タイミングに対して 2画素分遅 延させた第 3の画素の画素値と、 前記第 1の画素の出力タイミングに対して 1走 査線分遅延させた第 4の画素の画素値と、 前記第 2の画素の出力タイミングに対 して 1走査線分遅延させた第 5の画素の画素値と、 前記第 3の画素の出力タイミ ングに対して 1走査線分遅延させた第 6の画素の画素値と、 前記第 1の画素の出 力タイミングに対して 2走査線分遅延させた第 7の画素の画素値と、 前記第 2の 画素の出力タイミングに対して 2走査線分遅延させた第 8の画素の画素値と、 前 記第 3の画素の出力タイミングに対して 2走査線分遅延させた第 9の画素の画素 値とを並行して出力することが望ましい。 このように、 走査順に入力される各画 素の画素値を出力するタイミングを所定時間遅延させるだけで画素値演算手段に 用いる 9個の画素の画素値を用意することができる。
また、 上述した画素値演算手段は、 前記中心画素を含む 9画素の画素値を入力 順にしたがって a、 b、 c、 d、 e、 f、 g、 h、 iとし、 Nを 3以上の整数と したときに、 前記中心画素の周辺に新たに生成される 4個の前記生成画素の画素 値 A 1、 A 2、 A3、 A 4を、
Al= {N e + (a + b + d) 一 (c + f + g + h+i) } / (N- 2 ) 、 A2 = {N e + (b + c + f ) 一 （a + d + g + h+i) } / (N— 2) 、 A3 = {N e + (d + g + h) 一 （a + b + c + f + i) } / (N - 2) 、 A4 = {N e + (f + h+i) - (a + b + c + d + g) } / (N- 2 ) に設定することが望ましい。 中心画素の近傍に新たに生成される画素の画素値は、 最も接近した中心画素の影響を最も多く受ける。 また、 標本化関数を用いた畳み 込み演算によって各画素の画素値を求める場合を考慮すると、 隣接する画素間隔 よりも近い位置にある画素の画素値は加算する方向で考慮し、 隣接する画素間隔 よりも遠い位置にある画素の画素値は減算する方向で考慮することが好ましい。 したがって、 3行 3列に並んだ 9画素について、 左上から水平方向に見た各画素 の画素値を a〜 iとし、 例えば中心画素の左上に生成される新たな画素の画素値 を考える場合に、 中心画素の画素値 eが最も影響が大きく、 次に近い位置に配置 された 3個の画素の画素値 a、 b、 dがプラス側で考慮され、 残りの 5個の画素 の画素値 c、 f、 g、 h、 iがマイナス側で考慮されるため、 上述した A 1の値 となる。 また、 それ以外の新たに生成される 3個の画素の画素値 A 2、 A3、 A 4についても同様であり、 上述したそれそれの値となる。 このようにして設定さ れる 4個の画素の画素値 A 1〜A4のそれそれは、 中心画素の画素値 eを除くと、 それぞれの画素値を単純に加算あるいは減算しているだけであるため、 処理内容 (演算内容） が簡略化されており、 処理の高速化および回路の簡略化が可能とな る。 また、 上述した Nの値は 10に設定することが望ましい。 本発明者による検 討の結果、 Nを 10近傍の値に設定することにより、 鮮明な拡大画像が得られる ことが確かめられている。
また、 上述した画素値抽出手段は、 Mを 2以上の整数としたときに、 新たに生 成される 4個の前記生成画素の画素値 A 1、 A 2、 A3、 A 4を、
Al = {Me + (a + b + d) - (f + h+i) } /M、
A2 = {Me + (b + c + f) - (d + g + h) } /M、
A3 = {Me + (d + g + h) 一 (b + c + f) } /M、
A 4 = {Me + (f + h+i) - (a + b + d) } /M
に設定するようにしてもよい。 新たに生成されるいずれかの画素の画素値は、 こ の画素と上述した中心画素とを結ぶ方向に沿った画素値の変化分が大きく反映さ れるため、 この方向とほぼ垂直方向に存在する 2個の画素の画素値の影響を無視 してもそれほど大きな影響はないと考えられる。 したがって、 3行 3列に並んだ 9画素について、 左上から水平方向に見た各画素の画素値を a〜iとし、 例えば 中心画素の左上に生成される新たな画素の画素値を考える場合に、 中心画素の画 素値 eが最も影響が大きく、 次に近い位置に配置された 3個の画素の画素値 a、 b、 dがプラス側で考慮され、 他の 3個の画素の画素値: f、 h、 iがマイナス側 で考慮され、 残りの 2個の画素の画素値 c、 gについては考慮されないため、 上 述した A 1の値となる。 このようにすると、 中心画素を挟んで配置される 2個の 画素の画素値 A 1と A4のそれそれにおいて、 同じ処理単位である （a + b + d) と （f + h+i) が共通に含まれるとともに、 残りの 2個の画素の画素値 A 2と A3のそれそれにおいて、 同じ処理単位である （b + c + f) と （d + g + h) が共通に含まれるようになるため、 これらの処理を共用化することにより回 路をさらに簡略化することができる。 また、 上述した Mの値は 8に設定すること が望ましい。 本発明者による検討の結果、 Mを 8近傍の値に設定することにより、 鮮明な拡大画像が得られることが確かめられている。
また、 上述した画素値抽出手段は、 Lを 2以上の整数としたときに、 新たに生 成される 4個の前記生成画素の画素値 A 1、 A2、 A3、 A4を、
A 1 = {Le + 2b + 2 d- (c + f + g + h) } /L、
A 2 = {Le + 2 b + 2 f - (a + d + h+i) } /L、
A3 = {L e + 2 d + 2 h- (a + b + f + i) } /L、
A4 = {L e + 2 f + 2 h- (b + c + d + g) } /L
に設定するようにしてもよい。 新たに生成されるいずれかの画素の画素値を標本 化関数を用いて厳密に求めようとすると、 上述した 9個の画素の隣接画素間隔の 整数倍の距離に配置された画素の画素値はほとんど影響を及ぼさないと考えるこ とができる。 したがって、 3行 3列に並んだ 9画素について、 左上から水平方向 に見た各画素の画素値を a〜 iとし、 例えば中心画素の左上に生成される新たな 画素の画素値を考える場合に、 9画素の中の左上と右下に配置された 2個の画素 の画素値の影響を無視することができ、 それ以外の画素については、 生成しょう とする画素から各画素までの距離に応じた所定の重み付けが行われ、 この結果上 述した A 1の値となる。 このようにすると、 標本化関数を用いた場合の厳密な演 算結果を反映した画素値を得ることができる。 また、 上述した Lの値は 10に設 定することが望ましい。 標本化関数を用いて計算を行って各画素値 a〜 iの重み 付け係数を求めると、 Nが 10近傍の値となるため、 このような設定を行うこと により、 標本化関数を用いた厳密な演算結果を反映した画素値を得ることができ る。
また、 上述した画素値出力手段は、 前記中心画素が含まれない一方の前記走査 線に含まれる前記画素に対応する 2個の前記生成画素の画素値をこの走査線に沿 つた配置順に格納して出力する第 1の走査線生成手段と、 前記中心画素が含まれ ない他方の前記走査線に含まれる前記画素に対応する 2個の前記生成画素の画素 値をこの走査線に沿った配置順に格納して出力する第 2の走査線生成手段とを備 えており、 前記第 1および第 2の走査線生成手段による 1走査線分の連続した画 素値の出力動作を、 前記第 1の走査線生成手段と第 2の走査線生成手段とにおい て交互に行う出力画素値選択手段とを備えることが望ましい。 上述した画素値演 算手段からは、 入力信号の 1本の走査線に対応して 2列に配置された生成画素の 画素値が順に出力されるため、 それそれの列に対応する各画素値を第 1および第 2の走査線生成手段に順に格納し、 これらの画素値の出力動作を第 1および第 2 の走査線生成手段において交互に行うことにより、 入力信号の 1本の走査線に対 応させて新たな 2本の走査線を生成することができ、 走査線の数をほぼ 2倍に変 換することができる。 図面の簡単な説明
図 1は、 第 1の実施形態の画像処理回路において処理対象となる 3本の走査線 に含まれる各画素と、 これらの各画素に基づいて生成される新たな 4個の画素と の関係を示す図、
図 2は、 第 1の実施形態の画像処理回路の構成を示す図、
図 3は、 図 2に示した画像処理回路に含まれる画素値抽出部の詳細な構成を示 す図、
図 4は、 図 2に示した画像処理回路に含まれる画素値演算部の詳細な構成を示 す図、
図 5は、 図 2に示した画像処理回路に含まれる画素値出力部の詳細な構成を示 す図、
図 6は、 第 2の実施形態の画素値演算部の詳細な構成を示す図、
図 7は、 第 3の実施形態において用いられる標本化関数の説明図、
図 8は、 新たに生成する画素 Q 1の画素値を 9個の画素 P 1〜P 9の各画素値 を用いて畳み込み演算する場合の説明図、 図 9は、 第 3の実施形態の画素値演算部の詳細な構成を示す図である。 発明を実施するための最良の形態
以下、 本発明を適応した一実施形態の画像処理回路について、 図面を参照しな がら説明する。 この画像処理回路は、 例えばテレビジョン受像器に内蔵されてお り、 入力される （受信される） N T S C方式の信号に対応する走査線の数および これらの各走査線に沿った画素数をほぼ 2倍に変換する処理を行う。
〔第 1の実施形態〕
図 1は、 第 1の実施形態の画像処理回路において処理対象となる 3本の走査線 に含まれる各画素と、 これらの各画素に基づいて生成される新たな 4個の画素と の関係を示す図である。 図 1に示す水平方向が、 入力信号に対応した各走査線に 沿った方向であり、 地上波放送用のテレビジョン受像器等において行われている インタ一レス走査 （飛び越し走査） の各走査線に沿った各画素が 「秦」 で示され ている。 また、 「〇」 は元の走査線上の各画素の配置およびこれらの画素値に基 づく補間処理によって新たに生成される画素を示している。
本実施形態では、 図 1に示すように、 隣接した 3本の走査線のそれそれに沿つ た 3個の画素、 すなわち水平方向および垂直方向のそれぞれについて 3画素、 合 計で 9個の画素の画素値に基づいて、 これら 9画素の中の中心画素の周囲に新た に 4個の画素が生成される。
走査線上に沿った 9個の画素を走査順に P 1、 P 2、 P 3、 P 4、 P 5、 P 6、 P 7、 P 8、 P 9とし、 それそれの画素値を a、 b、 c、 d、 e、 f、 g、 h、 iとする。 また、 中心画素 P 5とその右下の画素 P 1とを結ぶ直線上であって中 心画素 P 5から画素 P 1までの距離の 4分の 1の位置に生成される新たな画素を Q 1、 中心画素 P 5とその左下の画素 P 3とを結ぶ直線上であって中心画素 P 5 から画素 P 3までの距離の 4分の 1の位置に生成される新たな画素を Q 2、 中心 画素 P 5とその右上の画素 P 7とを結ぶ直線上であって中心画素 P 5から画素 P 7までの距離の 4分の 1の位置に生成される新たな画素を Q 3、 中心画素 P 5と その左上の画素 P 9とを結ぶ直線上であって中心画素 P 5から画素 P 9までの距 離の 4分の 1の位置に生成される新たな画素を Q 4とする。 一般に、 中心画素 P 5の近傍に新たに生成される 4個の画素 Q 1、 Q2、 Q3、 Q4の各画素値は、 最も接近した中心画素 P 5の影響を最も多く受ける。 また、 標本化関数を用いた畳み込み演算によって各画素の画素値を求める場合を考慮す ると、 隣接する画素間隔 （例えば画素 P 5と P 4との間隔や画素 P 3と P 2との 間隔） よりも近い位置にある画素の画素値は加算する方向で考慮し、 隣接する画 素間隔よりも遠い位置にある画素の画素値は減算する方向で考慮することが好ま しい。
中心画素 P 5の右下に位置する新たな画素 Q 1の画素値 A 1を考える場合に、 中心画素 P 5の画素値 eが最も影響が大きく、 次に近い位置に配置された 3個の 画素 P l、 P 2、 卩4の各画素値&、 b、 dがプラス側で考慮され、 残りの 5個 の画素 P3、 P 6、 P 7、 P8、 P 9の各画素値 c、 f、 g、 h、 iがマイナス 側で考慮される。 したがって、 画素 Q 1の画素値 A 1は以下のようになる。
A 1 = { 10 e + (a + b + d) — （c + f + g + h+ i) } /8 … （1) なお、 Nを 3以上の整数とすると、 画素 Q 1の画素値 A1は、
A 1 = {N e + (a + b + d) - (c + f + g + h+i) } / (N— 2) と表すことができるが、 本発明者による検討の結果、 Nを 10近傍の値に設定す ることにより、 鮮明な拡大画像が得られることが確かめられており、 N= 10と することにより上述した （1) 式が得られる。
同様に、 中心画素 P 5の周囲に新たに生成する 3個の画素 Q 2、 Q3、 Q4の 各画素値 A 2、 A3、 A 4は、
A 2 = {N e + (b + c + f ) - (a + d + g + h+i) } / (N— 2) 、 A3 = {N e + (d + g + h) - (a + b + c + f + i) } / (N— 2) 、 A 4 = {N e + (f + h+i) — (a + b + c + d + g) } / (N— 2) と表すことができ、 それそれの式に N= 10を代入することにより、
A 2 = { 10 e + (b + c + f ) - (a + d + g + h+ i) } /8 … （2) A 3 = { 10 e + (d + g + h) 一 (a + b + c + f + i) } /8 … (3) A 4 = { 10 e + (f + h+i ) - (a + b + c + d + g) } /8 … （4) の各式が得られる。
図 2は、 本実施形態の画像処理回路の構成を示す図である。 図 2示す本実施形 態の画像処理回路は、 画素値抽出部 1 0 0、 画素値演算部 2 0 0、 画素値出力部 3 0 0を含んで構成されている。
画素値抽出部 1 0 0は、 入力信号に含まれる隣接した 3本の走査線に含まれる 各画素の画素値の中から図 1に示した 9画素の画素値 a〜iを抽出する。 例えば、 入力信号として R G B信号を考えた場合には、 R、 G、 Bのそれそれの色成分に 対応させて図 2に示す画像処理回路が設けられており、 画素値抽出部 1 0 0は、 入力される R信号 （あるいは G信号や B信号） について上述した 9画素分の画素 値の抽出を行う。 なお、 R G B信号以外の入力信号を用いることもでき、 入力さ れる輝度信号に基づいて上述した 9画素分の画素値の抽出を行うようにしてもよ い。
画素値演算部 2 0 0は、 画素値抽出部 1 0 0から出力される 9画素分の画素値 a〜 iに基づいて、 図 1に示した中心画素 P 5の周辺に位置する新たな 4個の画 素 Q 1〜Q 4の各画素値 A 1〜A 4を演算し、 これら 4個の画素値を並行して出 力する。
画素値出力部 3 0 0は、 画素値演算部 2 0 0から出力される 4個の画素 Q 1〜 Q 4の画素値 A 1〜A 4が入力されており、 これらを変換後の新たな走査線毎に 格納して出力する。 例えば、 図 1に示すように、 画素 P 5の周辺に生成される 4 個の画素 Q 1〜Q 4に着目すると、 画素 Q 1と Q 2が新たに生成される第 1の走 査線に対応するように格納され、 画素 Q 3と Q 4が新たに生成される第 2の走査 線に対応するように格納される。 画素 P 5が含まれる 1本の走査線についてこの ような処理を行うことにより、 入力信号に含まれる 1本の走査線に対応させて新 たな 2本の走査線を生成することができ、 しかも新たに生成される 2本の走査線 のそれそれに含まれる画素数は元の走査線に含まれる画素数のほぼ 2倍となる。 上述した画素値抽出部 1 0 0が画素値抽出手段に、 画素値演算部 2 0 0が画素 値演算手段に、 画素値出力部 3 0 0が画素値出力手段にそれそれ対応する。
図 3は、 図 2に示した画像処理回路に含まれる画素値抽出部 1 0 0の詳細な構 成を示す図である。 図 3に示すように、 画素値抽出部 1 0 0は、 6個の D型フリ ヅプフロップ （以後、 「D— F F」 と称する） 1 1 0〜 1 1 5と 2個のラインメ モリ 1 2 0、 1 2 1とを含んで構成されている。 この画素値抽出部 100には、 入力信号に対応した走査線に含まれる各画素の 画素値が所定ビット数のデ一夕 （画素値デ一夕） として、 所定のサンプリング周 波数に対応したクロック信号 CK 1に同期して入力されている。 入力される各画 素値データは、 縦続接続された 2個の D— FF 1 10、 1 1 1と、 縦続接続され たラインメモリ 120および 2つの D— FF 1 12、 1 13とにそれそれ入力さ れる。 また、 ラインメモリ 120から出力される各画素の画素値デ一夕は、 縦続 接続されたラインメモリ 121および D— FF 1 14、 1 15に入力される。 ラ インメモリ 120、 12 1のそれぞれは、 入力信号の 1走査線に対応した数の各 画素の画素値を入力順に格納する先入れ先出しメモリであり、 入力される各画素 の画素値データを 1走査線分遅らせたタイミングで出力する。
したがって、 図 1において中心画素 P 5の左上に配置された画素 P 9に対応す る画素値デ一夕 （画素値 i) が画素値抽出部 100に入力された時点を考えると、 1画素分先に入力された画素 P 8の画素値デ一夕 （画素値 h) が D— FF 1 10 から出力され、 2画素分先に入力された画素 P 7の画素値データ （画素値 g) が D— FF 1 1 1から出力される。 また、 1走査線分先に入力された画素 P 6の画 素値データ （画素値： f) がラインメモリ 120から出力され、 1走査線と 1画素 分先に入力された中心画素 P 5の画素値データ （画素値 e) が D— FF 1 12か ら出力され、 1走査線と 2画素分先に入力された画素 P 4の画素値データ （画素 値 d) が D— FF 1 13から出力される。 さらに、 2走査線分先に入力された画 素 P 3の画素値データ （画素値 c) がラインメモリ 121から出力され、 2走査 線と 1画素分先に入力された画素 P 2の画素値データ （画素値 b) が D— FF 1 14から出力され、 2走査線と 2画素分先に入力された画素 P 1の画素値データ (画素値 a) が D— FF 1 15から出力される。 このようにして、 画素値抽出部 100からは、 図 1に示した 9個の画素 P 1〜P 9に対応した各画素値データが 並行して出力される。
図 4は、 図 2に示した画像処理回路に含まれる画素値演算部 200の詳細な構 成を示す図である。 図 4に示すように、 画素値演算部 200は、 14個の加算器 130〜143と、 8個の減算器 150〜157と、 10倍の乗算を行う乗算器 160と、 入力値を除数 8で割る除算処理を行う 4個の除算器 170〜 173と を含んで構成されている。 以下、 上述した （ 1 ) 式〜 （4) 式のそれそれを用い て、 4個の画素 Q 1〜Q 4の各画素値 A 1〜A 4を演算する場合の画素値演算部
200の動作を、 各画素毎に説明する。
画素値 A 1の演算処理は、 加算器 1 30、 1 3 2、 1 34、 1 3 7、 1 38、 142と減算器 1 5 0、 1 54を用いて行われる。 具体的には、 2個の加算器 1
30、 1 34によって 3個の画素値 a、 b、 dが加算され、 他の 2個の加算器 1 32、 1 37によって 3個の画素値 f、 h、 iが加算され、 他の 1個の加算器 1
42によって 2個の画素値 c、 gが加算される。 そして、 これら 3個の加算結果 を 2個の減算器 1 5 0、 1 54にそれぞれ入力することにより、 加算器 1 34か ら出力される加算結果である出力値 （a + b + d) から、 加算器 1 3 7、 1 42 から出力される各加算結果を合わせた値 （c + f + g + h+ i) を減算した結果 が後段の減算器 1 54から出力される。 したがって、 加算器 1 3 8によって、 こ の出力値に乗算器 1 6 0の乗算結果 （ 1 O e) を加算することにより、 加算結果
{1 0 e + (a + b + d) 一 (c + f + g + h+ i) } が出力され、 さらに後段 に接続された除算器 1 Ί 0によって除数 8で除算処理を行うことにより、 （ 1 ) 式に示した画素値 A 1が演算され、 この演算結果が除算器 1 Ί 0から出力される c また、 画素値 A 2の演算処理は、 加算器 1 3 1、 1 3 3、 1 3 5、 1 3 6、 1 39、 1 43と減算器 1 5 1、 1 5 5を用いて行われる。 具体的には、 2個の加 算器 1 3 1、 1 3 5によって 3個の画素値 b、 c、 f が加算され、 他の 2個の加 算器 1 3 3、 1 3 6によって 3個の画素値 d、 g、 hが加算され、 他の 1個の加 算器 143によって 2個の画素値 a、 iが加算される。 そして、 これら 3個の加 算結果を 2個の減算器 1 5 1、 1 5 5にそれそれ入力することにより、 加算器 1 35から出力される加算結果である出力値 （b + c + f ) から、 加算器 1 3 6、 143から出力される各加算結果を合わせた値 （a + d + g + h+ i) を減算し た結果が後段の減算器 1 5 5から出力される。 したがって、 加算器 1 3 9によつ て、 この出力値に乗算器 1 60の乗算結果 （ 1 0 e) を加算することにより、 加 算結果 { 1 0 e + (b + c + f ) 一 （a + d + g + h+ i) } が出力され、 さら に後段に接続された除算器 1 7 1によって除数 8で除算処理を行うことにより、
(2) 式に示した画素値 A2が演算され、 この演算結果が除算器 1 Ί 1から出力 される。
また、 画素値 A 3の演算処理は、 加算器 13 1、 133、 1 35、 1 36、 1 40、 143と減算器 1 52、 156を用いて行われる。 具体的には、 2個の加 算器 1 33、 1 36によって 3個の画素値 d、 g、 hが加算され、 他の 2個の加 算器 13 1、 1 35によって 3個の画素値 b、 c、 f が加算され、 他の 1個の加 算器 143によって 2個の画素値 a、 iが加算される。 そして、 これら 3個の加 算結果を 2個の減算器 1 52、 1 56にそれそれ入力することにより、 加算器 1 36から出力される加算結果である出力値 （d + g + h) から、 加算器 135、 143から出力される各加算結果を合わせた値 （a + b + c + f + i) を減算し た結果が後段の減算器 1 5 6から出力される。 したがって、 加算器 140によつ て、 この出力値に乗算器 1 60の乗算結果 （ 10 e) を加算することにより、 カロ 算結果 {10 e + (d + g + h) 一 (a + b + c + f + i) } が出力され、 さら に後段に接続された除算器 1 72によって除数 8で除算処理を行うことにより、
(3) 式に示した画素値 A3が演算され、 この演算結果が除算器 1 72から出力 される。
また、 画素値 A 4の演算処理は、 加算器 1 30、 1 32、 1 34、 1 37、 1 4 1、 142と減算器 1 53、 1 57を用いて行われる。 具体的には、 2個の加 算器 1 32、 1 37によって 3個の画素値 f、 h、 iが加算され、 他の 2個の加 算器 130、 134によって 3個の画素値 a、 b、 dが加算され、 他の 1個の加 算器 142によって 2個の画素値 c、 gが加算される。 そして、 これら 3個の加 算結果を 2個の減算器 1 53、 1 57にそれそれ入力することにより、 加算器 1 37から出力される加算結果である出力値 （f + h+ i) から、 加算器 1 34、 142から出力される各加算結果を合わせた値 （a + b + c + d + g) を減算し た結果が後段の減算器 1 57から出力される。 したがって、 加算器 14 1によつ て、 この出力値に乗算器 1 60の乗算結果 （ 10 e) を加算することにより、 加 算結果 { 1 0 e + (f + h+ i) — (a + b + c + d + g) } が出力され、 さら に後段に接続された除算器 1 73によって除数 8で除算処理を行うことにより、
(4) 式に示した画素値 A4が演算され、 この演算結果が除算器 1 73から出力 される。 このように、 中心画素 P 5の画素値 eを 1 0倍する以外は、 各画素の画素値を 単純に加算あるいは減算するだけであるため、 処理内容の簡略化が可能であり、 処理の高速化および回路の簡略化が可能となる。
なお、 図 4に示した画素値演算部 2 0 0では、 4個の除算器 1 7 0〜 1 7 3を 備えることによって、 対応する加算器から出力される加算結果に対して除数 8の 除算処理を行うようにしたが、 これらの除算器 1 7 0〜 1 7 3は、 3ビットのビ ットシフト回路によって、 すなわち加算器 1 3 8〜 1 4 1の各出力線を 3ビット 分ずらして配線するだけで実現することができる。 また、 C R T (陰極線管） に 画像を表示する際に、 デジタルデータである各画素値を最終的にアナログ信号に 変換する必要があるが、 この変換処理におけるゲインを調整することにより、 除 算器 1 7 0〜 1 7 3による除算処理と等価な動作を行わせることもできるため、 4個の除算器 1 7 0〜 1 7 3を図 4に示した画素値演算部 2 0 0から取り除くよ うにしてもよい。
図 5は、 図 2に示した画像処理回路に含まれる画素値出力部 3 0 0の詳細構成 を示す図である。 図 5に示すように、 画素値出力部 3 0 0は、 3個のセレクタ 2 1 0〜2 1 2と、 2個の分周器 2 2 0、 2 2 1と、 2個の D— F F 2 3 0、 2 3 1と、 3個のラインメモリ 2 4 0〜2 4 2とを含んで構成されている。 セレクタ 2 1 0、 分周器 2 2 0、 D— F F 2 3 0、 ラインメモリ 2 4 0が第 1の走査線生 成手段に、 セレクタ 2 1 1、 分周器 2 2 1、 D - F F 2 3 K ラインメモリ 2 4 1、 2 4 2が第 2の走査線生成手段に、 セレクタ 2 1 2が出力画素値選択手段に それそれ対応する。
セレクタ 2 1 0は、 画素値演算部 2 0 0から同時に入力される画素値 A 1、 A 2に対応する画素値データを交互に選択して出力する。 この選択のタイミングは 分周器 2 2 0から出力される信号によって設定されている。 この分周器 2 2 0に は、 図 3に示した画素値抽出部 1 0 0に入力される各画素データのサンプリング 周波数に対応したクロック信号 C K 1の 2倍の周波数を有するクロック信号 C K 2が入力され、 これを 2分周した信号を出力している。 したがって、 クロック信 号 C K 2を 2分周した信号によって選択状態が決まるセレクタ 2 1 0は、 画素値 抽出部 1 0 0に対する各画素値データの入力間隔の 2分の 1の間隔で画素値 A 1、 A2の各画素値データを交互に出力する。 この交互に出力される画素値 A 1に対 応する画素値デ一夕と画素値 A 2に対応する画素値データは、 一旦 D— FF 23 0に保持された後、 ラインメモリ 240に入力される。 ラインメモリ 240は、 図 1に示した画素 Q 1、 Q 2を含む第 1の走査線に対応する 1走査線分の画素値 を入力順に格納する先入れ先出しメモリであり、 D— FF 230から入力される 各画素の画素値デ一夕を 1走査線分格納する。 このラインメモリ 240は、 ライ トクロック信号 WCKが入力されたときにこれに同期した画素値データの書き込 み動作を行っており、 リードクロック信号 R CKが入力されたときにこれに同期 した画素値データの読み出し動作を行っている。 ライ トクロック信号 WCKは、 上述したクロック信号 CK 2と同じ周波数を有しており、 D—： F F 230から画 素値デ一夕が出力される全期間にわたってラインメモリ 240に入力される。 一 方、 リ一ドクロック信号 RCKは、 クロック信号 CK 2の 2倍の周波数を有する クロック信号 CK 3と同じ周波数を有しており、 ラインメモリ 240は、 このリ 一ドクロック信号 R C Kが入力されると、 画素値データの書き込み速度の 2倍の 読み出し速度で画素値データの出力を行う。 また、 このリードクロック信号 RC Kは、 ライ トクロック信号 WCKが入力される期間の約半分の期間だけ入力され ており、 ラインメモリ 240に格納されている画素値データがアンダーフローし ないようになっている。
同様に、 セレクタ 2 1 1は、 画素値演算部 200から同時に入力される画素値 A3、 A 4に対応する画素値データを交互に選択して出力する。 セレクタ 2 1 1 は、 クロック信号 CK 2を 2分周した信号によって選択状態が設定され、 画素値 抽出部 100に対する各画素値データの入力間隔の 2分の 1の間隔で画素値 A 3、 A 4の各画素値デ一夕を交互に出力する。 この交互に出力される画素値 A 3に対 応する画素値データと画素値 A 4に対応する画素値データは、 一旦 D— FF 23 1に保持された後、 ラインメモリ 24 1に入力される。 ラインメモリ 24 1は、 図 1に示した画素 Q 3、 Q 4を含む第 2の走査線に対応する 1走査線分の画素値 を入力順に格納する先入れ先出しメモリであり、 D— F F 23 1から入力される 各画素の画素値データを 1走査線分格納する。 また、 このラインメモリ 24 1の 後段には、 同じ容量を有するラインメモリ 242が接続されている。 これらのラ インメモリ 2 4 1、 2 4 2は、 上述したラインメモリ 2 4 0と同様に、 ライ トク ロック信号 W C Kが入力されたときにこれに同期した画素値デ一夕の書き込み動 作を行っており、 リードクロック信号 R C Kが入力されたときにこれに同期した 画素値データの読み出し動作を行っている。 なお、 前段のラインメモリ 2 4 1は、 入力される画素データを 1走査線分だけ遅延させるために用いられており、 ライ トクロック信号 W C Kとリードクロック信号 R C Kは、 ともにクロック信号 C K 2と同じ周波数に設定されている。 また、 後段のラインメモリ 2 4 2は、 上述し たラインメモリ 2 4 0と同じ用途に用いられ、 クロック信号 C K 2と同じ周波数 を有するライ トクロック信号 W C Kに同期した画素値デ一夕の書き込み動作と、 クロック信号 C K 2の 2倍の周波数を有するクロック信号 C K 3と同じ周波数で、 入力される期間がライ トクロック信号 W C Kの約半分のリ一ドクロック信号 R C Kに同期した画素値データの読み出し動作を行っている。
また、 上述した第 1の走査線に対応したラインメモリ 2 4 0と第 2の走査線に 対応したラインメモリ 2 4 2のそれぞれに対するリードクロック信号 R C Kの入 力期間は、 1走査線毎に交互に切り替えられており、 第 1の走査線に対応する画 素 Q 1、 Q 2の各画素値データがラインメモリ 2 4 0から 1走査線分出力された 後に、 第 2の走査線に対応する画素 Q 3、 Q 4の各画素値デ一夕がラインメモリ 2 4 2から 1走査線分出力されるようになっている。 これら 2個のラインメモリ 2 4 0、 2 4 2の後段に設けられたセレクタ 2 1 2は、 水平同期信号 Hが入力さ れる毎に選択状態を切り替えて、 ラインメモリ 2 4 0から出力される 1走査線分 の画素値データの出力と、 ラインメモリ 2 4 2から出力される 1走査線分の画素 値データの出力とを交互に行う。
このようにして、 画素値出力部 3 0 0からは、 画素値抽出部 1 0 0に 1走査線 分の画素値データが入力される間に、 それぞれの構成画素数がほぼ 2倍になった 新たな第 1の走査線および第 2の走査線のそれぞれに対応する 2走査線分の画素 値デ一夕を新たな走査順に出力することができる。 また、 例えばインタ一レス走 査が行われる場合の奇数フィールドに対応して入力される各画素値データを用い て新たに生成した画素 Q 1〜Q 4の位置と、 偶数フィ一ルドに対応して入力され る各画素値データを用いて新たに生成した画素 Q 1〜Q 4の位置は、 全く同じで あるため、 上述した画像処理回路を用いてイン夕一レス走査がなされた画像から 水平方向および垂直方向の画素数をほぼ 2倍にしたプログレッシブ画像を容易に 生成することができる。
〔第 2の実施形態〕
上述した第 1の実施形態では、 図 1に示す中心画素 P 5の周囲に位置する 4個 の画素 Q 1〜Q4の各画素値 A 1〜A 4を演算するために、 9個の画素 P 1〜P 9の全ての画素値 a〜iを用いるようにしたが、 画素値 A 1〜A4を演算する際 に影響が小さいと思われる画素の画素値を演算の対象から除外することによって 回路の簡略化を図ることができる。
新たに生成される 4個の画素 Q 1〜Q 4の各画素値 A 1〜A4は、 各画素 Q 1 〜Q 4と中心画素 P 5とを結ぶ方向に沿った画素値の変化分が大きく反映される ため、 この方向とほぼ垂直方向に存在する 2個の画素の画素値の影響を無視して もそれほど大きな影響はないと考えられる。
本実施形態では、 中心画素 P 5の右下に位置する画素 Q 1の画素値 A 1を考え る場合に、 中心画素 P 5の左下に位置する画素 P 3の画素値 cと右上に位置する 画素 P 7の画素値 gを演算の対象から除外する。 したがって、 画素 Q 1の画素値 A 1は以下のようになる。
A l = {8 e + (a + b + d) - (f + h+ i) } /8 - (5) なお、 Mを 2以上の整数とすると、 画素 Q 1の画素値 A 1は、
A l = {Me + (a + b + d) 一 (f + h+ i) } /M
と表すことができるが、 本発明者による検討の結果、 Mを 8近傍の値に設定する ことにより、 鮮明な拡大画像が得られることが確かめられており、 M= 8とする ことにより上述した （5) 式が得られる。
同様に、 中心画素 P 5の周囲に新たに生成する 3個の画素 Q 2、 Q 3、 Q 4の 各画素値 A 2、 A3、 A 4は、
A 2 = {Me + (b + c + f ) - (d + g + h) } /M
A3 = {Me + (d + g + h) - (b + c + f ) } /M
A4 = {Me + (f + h+ i) 一 (a + b + d) } /M
と表すことができ、 それぞれの式に M= 8を代入することにより、 A2 = {8 e + (b + c + f ) - (d + g + h) } /8 - (6)
A3 = {8 e + (d + f + h) - (b + c + f ) } /8 - (7)
A4 = {8 e + (f + h+ i) - (a + b + d) } /8 - (8) の各式が得られる。
図 6は、 本実施形態の画素値演算部 200 aの詳細な構成を示す図である。 な お、 画素値演算部 200 aの前段に接続される画素値抽出部 100と後段に接続 される画素値出力部 300については、 第 1の実施形態の画像処理回路に含まれ るものと同じであり、 画素値演算部 200 aについてのみ説明を行うものとする。 図 6に示すように、 本実施形態の画素値演算部 200 aは、 1 2個の加算器 1 30〜 14 1と、 4個の減算器 1 50〜 1 53と、 8倍の乗算を行う乗算器 1 6 0 aと、 入力値を除数 8で割る除算処理を行う 4個の除算器 170〜 173とを 含んで構成されている。 この画素値演算部 200 aは、 図 4に示した画素値演算 部 200に対して、 2個の加算器 142、 143および 4個の減算器 154〜 1 57を取り除くとともに、 10倍の乗算器 1 60を 8倍の乗算器 1 60 aに置き 換えた構成を有している。 なお、 4個の除算器 1 70〜 1 73の除数 8と乗算器 1 60 aの乗数 8は、 ともに 2のべき乗の数であるため、 配線を 3ビット分ずら すだけで実現することができる。
以下、 上述した （5) 式〜 （8) 式のそれぞれを用いて、 4個の画素 Q 1〜Q 4の各画素値 A 1〜A 4を演算する場合の画素値演算部 200 aの動作を、 各画 素毎に説明する。
画素値 A 1の演算処理は、 加算器 1 30、 1 32、 1 34、 1 37、 138と 減算器 1 50を用いて行われる。 具体的には、 2個の加算器 1 30、 134によ つて 3個の画素値 a、 b、 dが加算され、 他の 2個の加算器 1 32、 1 37によ つて 3個の画素値: f、 h、 iが加算される。 そして、 これら 2個の加算結果を減 算器 1 50に入力することにより、 加算器 1 34から出力される加算結果である 出力値 （a + b + d) から、 加算器 1 37から出力される加算結果である出力値 (f + h+ i) を減算した結果が出力される。 したがって、 加算器 1 38によつ て、 この出力値に乗算器 1 60 aの乗算結果 （8 e) を加算することにより、 カロ 算結果 {8 e + (a + b + d) 一 (f + h+ i) } が出力され、 さらに後段に接 続された除算器 170によって除数 8で除算処理を行うことにより、 （5) 式に 示した画素値 A 1が演算され、 この演算結果が除算器 1 70から出力される。 また、 画素値 A 2の演算処理は、 加算器 1 3 1、 1 33、 135、 1 36、 1
39と減算器 1 5 1を用いて行われる。 具体的には、 2個の加算器 13 1、 1 3 5によって 3個の画素値 b、 c、 fが加算され、 他の 2つの加算器 133、 13 6によって 3個の画素値 d、 g、 hが加算される。 そして、 これら 2個の加算結 果を減算器 1 5 1に入力することにより、 加算器 1 35から出力される加算結果 である出力値 （b + c + f ) から、 加算器 1 36から出力される各加算結果であ る出力値 （d + g + h) を減算した結果が出力される。 したがって、 加算器 1 3 9によって、 この出力値に乗算器 1 60 aの乗算結果 （8 e) を加算することに より、 加算結果 {8 e + (b + c + f ) - (d + g + h) } が出力され、 さらに 後段に接続された除算器 1 7 1によって除数 8で除算処理を行うことにより、
(6) 式に示した画素値 A 2が演算され、 この演算結果が除算器 1 7 1から出力 される。
また、 画素値 A 3の演算処理は、 加算器 13 1、 1 33、 135、 1 36、 1
40と減算器 1 52を用いて行われる。 具体的には、 2個の加算器 1 33、 13 6によって 3個の画素値 d、 g：、 hが加算され、 他の 2個の加算器 13 1、 13 5によって 3個の画素値 b、 c、 f が加算される。 そして、 これら 2個の加算結 果を減算器 1 52に入力することにより、 加算器 1 36から出力される加算結果 である出力値 （d + g + h) から、 加算器 135から出力される出力値 （b + c + f ) を減算した結果が出力される。 したがって、 加算器 140によって、 この 出力値に乗算器 1 60 aの乗算結果 （8 e) を加算することにより、 加算結果
{8 e+ (d + g + h) 一 (b + c + f ) } が出力され、 さらに後段に接続され た除算器 1 72によって除数 8で除算処理を行うことにより、 （7) 式に示した 画素値 A 3が演算され、 この演算結果が除算器 1 72から出力される。
また、 画素値 A 4の演算処理は、 加算器 130、 1 32、 134、 137、 1 4 1と減算器 153を用いて行われる。 具体的には、 2個の加算器 1 32、 1 3 7によって 3個の画素値 f、 h、 iが加算され、 他の 2個の加算器 130、 13 4によって 3個の画素値 a、 b、 dが加算される。 そして、 これら 2個の加算結 果を減算器 153に入力することにより、 加算器 137から出力される加算結果 である出力値 （f + h+ i) から、 加算器 134から出力される加算結果である 出力値 （a + b + d) を減算した結果が出力される。 したがって、 加算器 141 によって、 この出力値に乗算器 160 aの乗算結果 （8 e) を加算することによ り、 加算結果 {8 e + (f + h+ i) - (a + b + d) } が出力され、 さらに後 段に接続された除算器 173によって除数 8で除算処理を行うことにより、
(8) 式に示した画素値 A4が演算され、 この演算結果が除算器 173から出力 される。
このように、 中心画素 P 5の画素値 eを 8倍する以外は、 各画素の画素値を単 純に加算あるいは減算するだけであり、 しかも図 4に示した構成に比べて加算器 や減算器の数を低減することができるため、 処理内容の簡略化が可能であり、 さ らなる処理の高速化および回路の簡略化が可能となる。
〔第 3の実施形態〕
上述した第 1および第 2の実施形態では、 図 1に示す中心画素 P 5の周囲に位 置する 4個の画素 Q 1〜Q 4の各画素値 A 1〜A 4を演算するために、 中心画素 P 5の画素値 eに 2以上の重み付け係数 （ （ 1 ) 式では 10、 （5 ) 式では 8) を設定するとともに、 それ以外の各画素の画素値そのものを適当に加減算したが、 9個の画素 P 1〜P 9の各画素値 a〜 iの影響の度合いを標本化関数を用いて計 算して、 正確な係数の値を求めるようにしてもよい。
図 7は、 本実施形態において用いられる標本化関数の説明図である。 図 7に示 す標本化関数 H (t) は、 微分可能性に着目した有限台の関数であり、 例えば全 域において 1回だけ微分可能であって、 横軸に沿った標本位置 tが— 2から + 2 までの範囲において 0以外の有限な値を有する有限台の関数である。 また、 H ( t ) は標本化関数であるため、 t = 0の標本点でのみ 1になり、 t=± l， 土 2の標本点において 0になるという特徴を有する。
上述した各種の条件 （標本化関数、 1回だけ微分可能、 有限台） を満たす標本 化関数 H (t) の具体例としては、 3階 Bスプライン関数を F (t) としたとき に、
H ( t ) =- F (t + 1/2) /4 + F (t) - F ( t - 1/2 ) /4 で定義することができる。
ここで、 3階 Bスプライン関数 F (t) は、
(4 t 2 + 12 t + 9 ) /4 - 3/2≤ t <- 1/2
- 2 t 2 + 3/2 - 1/2≤ t < 1/2
(4 t 2 - 12 t + 9 ) /4 1/2≤ t < 3/2
で表される。 また、 二次の区分多項式を用いて上述した標本化関数 H (t) を表 すと、
(― t 2 - 4 t - 4) /4 -2≤t<-3/2
(3 t 2 + 8 t + 5 ) /4 - 3/2≤ t <- 1
(5 t 2 + 12 t + 7 ) /4 - 1≤ t <- 1/2
{-I t2 +4) /4 - 1/2≤ t < 1/2
( 5 t 2 - 12 t + 7 ) /4 1/2≤ t < 1
( 3 t 2 - 8 t + 5 ) /4 1≤ t < 3/2
(- 2 + 4 t - 4) /4 3/2≤ t≤ 2
となる。
上述した標本化関数 H (t ) は、 二次の区分多項式であり、 3階 Bスプライン 関数 F (t ) を用いているため、 全域で 1回だけの微分可能性が保証される有限 台の関数となっている。 また、 t=± l， ±2において 0となる。
このように、 上述した関数 H (t ) は、 標本化関数であって、 全域において 1 回だけ微分可能であり、 しかも t =± 2において 0に収束する有限台の関数であ る。 したがって、 この標本化関数 H ( t ) を用いて各画素デ一夕に基づく重ね合 わせを行うことにより、 離散的な画素データ間の値を 1回だけ微分可能な関数を 用いて補間することができる。
図 8は、 新たに生成する画素 Q 1の画素値を 9個の画素 P 1〜P 9の各画素値 を用いて畳み込み演算する場合の説明図である。 例えば、 走査線上で隣接する 2 個の画素の間隔を正規化して 1とすると、 画素 Q 1と中心画素 P 5との距離 t 1 は、 t 1 = { ( 0. 25 ) 2+ ( 0. 25 ) 2} = 0. 35となる。 したがって、 この距離 t 1を用いて標本化関数 H (t 1) の具体的な値を計算すると、 画素 Q 1の画素値 A 1に対する中心画素 P 5の画素値 eの影響の度合いを求めることが できる。
このようにして、 画素 Q 1の画素値 A 1に対する 9個の画素 P 1〜P 9の各画 素値 a〜iの影響の度合いを具体的に求めると、 —0. 027、 0. 16、 - 0. 071、 0. 16、 0. 79、 - 0. 080、 — 0. 071、 一 0. 080、 - 0. 014となる。 実際には、 整数以外の数を乗算すると回路が複雑になるため、 これら 9個の各値に適当な定数を掛けて各値が整数に近くなるように調整する必 要がある。 例えば、 中心画素 P 5の画素値 eによる影響の度合い （0. 79) が 10になるように各値に 10ノ0. 79を掛けると、 一 0. 34、 2. 03、 - 0. 90、 2. 03、 10、 - 1. 01、 - 0. 90、 — 1. 01、 —0. 18 となる。 この中で一 0. 34と一0. 18は 1に比べて極端に小さいため、 無視 することができる。 以上より、 画素 Q 1の画素値 A 1は以下のようになる。
Al= {10 e + 2 b + 2d- ( c + f + g + h) } / 10 - (9) なお、 （9) 式の右辺において、 加減算結果を 10で割っているのは、 9個の画 素 P 1〜P 9の全体の画素値 a〜 iの全てが同じ値のときに、 画素 Q 1の画素値 A 1も同じ値になるように調整したためであり、 上述した （1) 式〜 （8) 式に おいても同様の調整がなされている。 なお、 標本化関数を用いて計算によって求 めた各係数からはずれるが、 Lを 2以上の整数として、 画素 Q 1の画素値 A1を、
A 1 = {Le + 2 b + 2 d- (c + f + g + h) } /L
を用いて演算するようにしてもよい。
同様に、 中心画素 P 5の周囲に新たに生成する 3個の画素 Q 2、 Q3、 Q4の 各画素値 A 2、 A3、 A 4は、
A 2 = {Le + 2 b + 2 f - (a + d + h+i) } /L
A 3 = {L e + 2 d + 2 h- (a + b + f + i) } /L
A4 = {L e + 2 f + 2 h- (b + c + d + g) } /L
と表すことができ、 標本化関数を用いて計算した最適値である L= 10を代入す ることにより、
A2 = {10 e + 2 b + 2 f - (a + d + h+i) } /10 … (10)
A3 = {10 e + 2 d + 2h- (a + b + f + i) } /10 - (11)
A4 = {10 e + 2 f + 2h- (b + c + d + g) } /10 〜 （12) の各式が得られる。
図 9は、 本実施形態の画素値演算部 200 bの詳細な構成を示す図である。 な お、 画素値演算部 20 O bの前段に接続される画素値抽出部 100と後段に接続 される画素値出力部 300については、 第 1の実施形態に含まれるものと同じで あり、 画素値演算部 200 bについてのみ説明を行うものとする。
図 9に示すように、 本実施形態の画素値演算部 200 bは、 14個の加算器 3 30〜343と、 4個の減算器 350〜353と、 2倍の乗算を行う 4個の乗算 器 360〜363と、 1 0倍の乗算を行う乗算器 364と、 入力値を除数 1 0で 割る除算処理を行う 4個の除算器 370〜373とを含んで構成されている。 な お、 4個の乗算器 360〜363は、 配線を 1ビット分ずらすだけで実現するこ とができる。
以下、 上述した （ 9 ) 式〜 （ 1 2) 式のそれそれを用いて、 4個の画素 Q 1〜 Q 4の各画素値 A 1〜A 4を演算する場合の画素値演算部 200 bの動作を、 各 画素毎に説明する。
画素値 A 1の演算処理は、 加算器 33 1、 334、 335、 336、 減算器 3 50および乗算器 360を用いて行われる。 具体的には、 加算器 33 1によって 2個の画素値 b、 dが加算され、 この加算結果が乗算器 360で 2倍される。 ま た、 3個の加算器 334、 335、 336を用いることによって 4個の画素値 c、 f g、 hが加算される。 そして、 乗算器 360の乗算結果と加算器 336によ る加算結果を減算器 350に入力することにより、 乗算器 360から出力される 乗算結果である出力値 （2 b + 2 d) から、 加算器 336から出力される加算結 果である出力値 （c + f + g + h) を減算した結果が出力される。 したがって、 加算器 340によって、 この出力値に乗算器 364の乗算結果 （ 1 0 e) を加算 することにより、 加算結果 { 1 0 e + 2 b + 2 d— (c + f + g + h) } が出力 され、 さらに後段に接続された除算器 370によって除数 10で除算処理を行う ことにより、 （9) 式に示した画素値 A 1が演算され、 この演算結果が除算器 3 70から出力される。
また、 画素値 A 2の演算処理は、 加算器 330、 332、 333、 337、 減 算器 35 1および乗算器 36 1を用いて行われる。 具体的には、 加算器 333に よって 2個の画素値 b、 fが加算され、 この加算結果が乗算器 361で 2倍され る。 また、 3個の加算器 330、 332、 337を用いることによって 4個の画 素値 a、 d、 h、 iが加算される。 そして、 乗算器 361の乗算結果と加算器 3 37による加算結果を減算器 351に入力することにより、 乗算器 361から出 力される乗算結果である出力値 （2 b + 2 f ) から、 加算器 337から出力され る加算結果である出力値 （a + d + h+i) を減算した結果が出力される。 した がって、 加算器 341によって、 この出力値に乗算器 364の乗算結果 （ 10 e) を加算することにより、 加算結果 {10 e + 2b + 2 f _ (a + d + h + i) } が出力され、 さらに後段に接続された除算器 371によって除数 10で除 算処理を行うことにより、 （ 10) 式に示した画素値 A2が演算され、 この演算 結果が除算器 371から出力される。
また、 画素値 A 3の演算処理は、 加算器 330、 332、 333、 338、 減 算器 352および乗算器 362を用いて行われる。 具体的には、 加算器 332に よって 2個の画素値 d、 hが加算され、 この加算結果が乗算器 362で 2倍され る。 また、 3個の加算器 330、 333、 338を用いることによって 4個の画 素値 a、 b、 f、 iが加算される。 そして、 乗算器 362の乗算結果と加算器 3 38による加算結果を減算器 352に入力することにより、 乗算器 362から出 力される乗算結果である出力値 （2 d + 2 h) から、 加算器 338から出力され る加算結果である出力値 （a + b + f + i) を減算した結果が出力される。 した がって、 加算器 342によって、 この出力値に乗算器 364の乗算結果 （ 10 e) を加算することにより、 加算結果 {10 e + 2 d + 2h— (a + b + f + i) } が出力され、 さらに後段に接続された除算器 372によって除数 10で除 算処理を行うことにより、 （1 1) 式に示した画素値 A3が演算され、 この演算 結果が除算器 372から出力される。
また、 画素値 A 4の演算処理は、 加算器 331、 334、 335、 339、 減 算器 353および乗算器 363を用いて行われる。 具体的には、 加算器 335に よって 2個の画素値：？、 hが加算され、 この加算結果が乗算器 363で 2倍され る。 また、 3個の加算器 331、 334、 339を用いることによって 4個の画 素値 b、 c、 d、 gが加算される。 そして、 乗算器 363の乗算結果と加算器 3 3 9による加算結果を減算器 3 5 3に入力することにより、 乗算器 3 6 3から出 力される乗算結果である出力値 （2 f + 2 h ) から、 加算器 3 3 9から出力され る加算結果である出力値 （b + c + d + g ) を減算した結果が出力される。 した がって、 加算器 3 4 3によって、 この出力値に乗算器 3 6 4の乗算結果 （ 1 0 e ) を加算することにより、 加算結果 { 1 0 e + 2 f + 2 h— ( b + c + d + g ) } が出力され、 さらに後段に接続された除算器 3 7 3によって除数 1 0で除 算処理を行うことにより、 （ 1 2 ) 式に示した画素値 A 4が演算され、 この演算 結果が除算器 3 7 3から出力される。
このように、 乗数が 1 0と 2の各乗算器を用いる以外は、 各画素の画素値を単 純に加算あるいは減算するだけであり、 処理内容の簡略化が可能であって処理の 高速化および回路の簡略化が可能となる。 また、 標本化関数を用いて各画素値の 重み付け係数を決定しているため、 厳密な演算結果を反映した画素値を得ること ができる。 産業上の利用可能性
上述したように、 本発明によれば、 9個の画素の画素値に基づいてその中心画 素の周囲に 4個の新たな生成画素が生成されており、 この生成処理を中心画素を 走査方向に順番にずらしながら行うことにより、 水平方向および垂直方向のそれ それの画素数をほぼ 2倍に変換することができる。 特に、 中心画素の周囲に 4個 の新たな画素を生成する際に、 この中心画素を含む 9個の画素の画素値のみを用 いているため、 処理対象となる画素数が少なく、 画素生成 （画素値算出） 処理お よびこれを実施する回路規模の簡略化とともに処理の高速化が可能になる。

Claims

請 求 の 範 囲
1 . 水平方向および垂直方向に規則的に配置された各画素の画素値に基づいた補 間処理を行うことにより、 水平方向および垂直方向のそれそれの画素数をほぼ 2 倍に変換する画像処理回路において、
水平方向および垂直方向のそれそれについて 3画素、 合計で 9画素の画素値を 抽出する画素値抽出手段と、
前記画素値抽出手段から出力される前記 9画素の画素値に基づいて、 前記 9画 素の中央に配置された中心画素とこの中心画素の斜め方向に配置された 4個の周 辺画素のそれそれとを結ぶ直線上であって、 前記中心画素から前記 4個の周辺画 素のそれぞれまでの距離の 4分の 1の位置に対応する 4個の新たな生成画素の画 素値を演算する画素値演算手段と、
を備えることを特徴とする画像処理回路。
2 . 入力信号に対応する走査線の数および走査線方向の画素数をほぼ 2倍に変換 する画像処理回路において、
前記走査線に含まれる画素の画素値が前記走査線の走査方向に対応した所定の 順番で入力されており、 前記走査線に沿った水平方向および隣接する前記走査線 が並ぶ垂直方向のそれぞれについて 3画素、 合計で 9画素の画素値を、 隣接する 3本の前記走査線を構成する複数の画素の画素値の中から抽出する画素値抽出手 段と、
前記画素値抽出手段によって抽出された前記 9画素の画素値に基づいて、 前記 9画素の中央に配置された中心画素とこの中心画素の斜め方向に配置された 4個 の周辺画素のそれそれとを結ぶ直線上であって、 前記中心画素から前記 4個の周 辺画素のそれそれまでの距離の 4分の 1の位置に対応する 4個の新たな生成画素 の画素値を演算する画素値演算手段と、
前記画素値算出手段によって画素値が算出された複数の前記生成画素を、 前記 入力信号に対応する 1本の走査線に対応させて水平方向に沿って二列に配置し、 それぞれの列に対応する前記生成画素の画素値を列単位で順番に出力する画素値 出力手段と、
を備えることを特徴とする画像処理回路。
3. 前記画素値抽出手段は、 所定のタイミングにおいて入力された第 1の画素の 画素値と、 前記第 1の画素の出力タイミングに対して 1画素分遅延させた第 2の 画素の画素値と、 前記第 1の画素の出力夕ィミングに対して 2画素分遅延させた 第 3の画素の画素値と、 前記第 1の画素の出力タイミングに対して 1走査線分遅 延させた第 4の画素の画素値と、 前記第 2の画素の出力タイミングに対して 1走 査線分遅延させた第 5の画素の画素値と、 前記第 3の画素の出力タイミングに対 して 1走査線分遅延させた第 6の画素の画素値と、 前記第 1の画素の出力タイミ ングに対して 2走査線分遅延させた第 7の画素の画素値と、 前記第 2の画素の出 力タイミングに対して 2走査線分遅延させた第 8の画素の画素値と、 前記第 3の 画素の出力タイミングに対して 2走査線分遅延させた第 9の画素の画素値とを並 行して出力することを特徴とする請求の範囲第 2項記載の画像処理回路。
4. 前記画素値演算手段は、 前記中心画素を含む前記 9画素の画素値を走査順に したがって a、 b、 c、 d、 e、 f、 g、 h、 iとし、 Nを 3以上の整数とした ときに、 前記中心画素の周辺に新たに生成される 4個の前記生成画素の画素値 A 1、 A2、 A3、 A4を、
A 1 = {N e + (a + b + d) 一 (c + f + g + h+ i) } / (N- 2 ) 、 A 2 = {N Θ + (b + c + f ) ― (a + d + g + h+ i) } / (N- 2 ) 、 A 3 = {N e + (d + g + h) - (a + b + c + f + i) } / (N- 2 ) 、 A 4 = {N e + (f + h+ i ) - (a + b + c + d + g) } / (N- 2 ) に設定することを特徴とする請求の範囲第 2項記載の画像処理回路。
5. 前記 Nの値を 1 0とすることにより、 前記画素値 A 1、 A 2、 A3、 A 4を、 A 1 = { 10 e + (a + b + d) - (c + f + g + h+ i) } /8、
A 2 = { 10 e + (b + c + f ) ― (a + d + g + h+ i) } /8、
A 3 = { 10 e + (d + g + h) 一 (a + b + c + f + i) } /8、
A 4 = { 10 e + ( f + h+ i ) 一 (a + b + c + d + g) } /8
に設定することを特徴とする請求の範囲第 4項記載の画像処理回路。
6. 前記画素値演算手段は、 前記中心画素を含む前記 9画素の画素値を走査順に したがって a、 b、 c、 d、 e、 f、 g、 h、 iとし、 Mを 2以上の整数とした ときに、 前記中心画素の周辺に新たに生成される 4個の前記生成画素の画素値 A 1、 A2、 A3、 A4を、
A 1 = {Me + (a + b + d) - (f + h+ i) } /M、
A 2 = {Me + (b + c + f ) - (d + g + h) } /M、
A 3 = {Me + (d + g + h) - (b + c + f) } /M、
A4 = {Me + (f + h+i) - (a + b + d) } /M、
に設定することを特徴とする請求の範囲第 2項記載の画像処理回路。
7. 前記 Mの値を 8とすることにより、 前記画素値 A l、 A2、 A3、 A4を、 A 1 = {8 e + (a + b + d) - (f + h+i ) } /8、
A2 = {8 e + (b + c + f) - (d + g + h) } /8、
A 3 = {8 e + (d + g + h) 一 (b + c + f) } /8、
A4 = {8 e + (f + h+i) - (a + b + d) } /8、
に設定することを特徴とする請求の範囲第 6項記載の画像処理回路。
8. 前記画素値演算手段は、 前記中心画素を含む前記 9画素の画素値を走査順に したがって a、 b、 c、 d、 e、 f , g、 h、 iとし、 Lを 2以上の整数とした ときに、 前記中心画素の周辺に新たに生成される 4個の前記生成画素の画素値 A 1、 A2、 A3、 A4を、
A 1 = {Le + 2 b + 2 d- (c + f + g + h) } /L、
A 2 = {Le + 2 b + 2 f - (a + d + h+i) } /L、
A 3 = {Le + 2 d + 2h- (a + b + f + i) } /L、
A4 = {L e + 2 f + 2 h- (b + c + d + g) } /L
に設定することを特徴とする請求の範囲第 2項記載の画像処理回路。
9. 前記 Lの値を 10とすることにより、 前記画素値 A 1、 A 2、 A3、 A 4を、 A 1 = {10 e + 2 b + 2 d- ( c + f + g + h) } /10、
A2 = {10 e + 2 b + 2 f - (a + d + h+i) } /10、
A 3 = {10 e + 2 d+2h- (a + b + f + i) } /10、
A4 = {10 e + 2 f + 2 h- (b + c + d + g) } / 10
に設定することを特徴とする請求の範囲第 8項記載の画像処理回路。
10. 前記画素値出力手段は、
前記中心画素が含まれない一方の前記走査線に含まれる前記画素に対応する 2 個の前記生成画素の画素値をこの走査線に沿った配置順に格納して出力する第 1 の走査線生成手段と、
前記中心画素が含まれない他方の前記走査線に含まれる前記画素に対応する 2 個の前記生成画素の画素値をこの走査線に沿った配置順に格納して出力する第 2 の走査線生成手段と、
を備え、 前記第 1および第 2の走査線生成手段による 1走査線分の連続した画 素値の出力動作を、 前記第 1の走査線生成手段と第 2の走査線生成手段とにおい て交互に行う出力画素値選択手段と、
を備えることを特徴とする請求の範囲第 2項記載の画像処理回路。
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