WO2000076776A1 - Tete d'impression thermique - Google Patents

Tete d'impression thermique Download PDF

Info

Publication number
WO2000076776A1
WO2000076776A1 PCT/JP2000/003535 JP0003535W WO0076776A1 WO 2000076776 A1 WO2000076776 A1 WO 2000076776A1 JP 0003535 W JP0003535 W JP 0003535W WO 0076776 A1 WO0076776 A1 WO 0076776A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
head
drive
printing
print
Prior art date
Application number
PCT/JP2000/003535
Other languages
English (en)
French (fr)
Inventor
Takaya Nagahata
Original Assignee
Rohm Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co., Ltd. filed Critical Rohm Co., Ltd.
Priority to US09/980,412 priority Critical patent/US6469725B1/en
Priority to DE60022650T priority patent/DE60022650T2/de
Priority to EP00935517A priority patent/EP1195256B1/en
Publication of WO2000076776A1 publication Critical patent/WO2000076776A1/ja

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
    • B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
    • B41J2/335—Structure of thermal heads
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
    • B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
    • B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
    • B41J2/355—Control circuits for heating-element selection
    • B41J2/3553—Heater resistance determination
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
    • B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
    • B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
    • B41J2/355—Control circuits for heating-element selection
    • B41J2/3558—Voltage control or determination

Definitions

  • the present invention relates to a thermal printhead including a plurality of heating elements and a plurality of driving ICs for controlling the operation of the heating elements.
  • the present invention relates to a pudding apparatus incorporating such a thermal printhead.
  • a thermal printhead includes a plurality of heating elements and a plurality of driving ICs for controlling the operation of the heating elements.
  • To perform printing it is necessary to supply a head voltage to the heating element and a logic voltage to the driving IC.
  • the head voltage and the logic voltage are supplied by a battery built in the device.
  • the power consumption was reduced and at the same time, it was possible to use it at a low head voltage.
  • the logic voltage is fixed at 3.3 V or 5 V. This required the design and manufacture of at least two types of thermal printheads, which increased manufacturing costs. Also, to prevent the logic voltage from dropping over time due to use, the logic voltage was supplied from the battery to the drive IC via the DC-DC converter, which increased component costs and assembly costs. Had become. Disclosure of the invention
  • the present invention has been conceived under such circumstances, and is intended to be used at any power supply voltage within a range assumed when a battery is used as a power supply without increasing manufacturing costs as much as possible.
  • the challenge is to provide a thermal printhead that allows for
  • Another object of the present invention is to provide a portable printer incorporating such a thermal print head.
  • the present invention takes the following technical measures.
  • the thermal print head provided by the first aspect of the present invention includes a plurality of heating elements that generate heat to print on recording paper by supplying a head voltage, and drives the heating elements by supplying a logic voltage. And a plurality of driving devices. Printing can be performed even when the head voltage takes any value in the range of 2.7 V to 8.5 V.
  • Thermal paper may be used as the recording paper. If thermal paper is not used, an ink ribbon may be used.
  • the drive IC is configured to operate even when the logic voltage takes any value in a range of 2.7 V to 5.5 V.
  • the head voltage and the logic voltage can be set independently of each other.
  • the thermal print head of the present invention further includes a head voltage varying unit that varies a pulse width of the head voltage at the time of printing according to a change in the head voltage.
  • each of the heating elements has an effective print length in the sub-scanning direction, and one pixel to be printed based on one print data has a print length in the sub-scanning direction.
  • the effective print length is substantially equal to 1 / n of the print length, and n is a natural number of 2 or more.
  • each of the driving ICs includes a plurality of transistors connected to the heating element.
  • the transistor is an MS type field effect transistor.
  • a printer provided by the second aspect of the present invention includes a power supply unit and a thermal print head.
  • the thermal print head includes a plurality of heating elements that generate heat to print on recording paper by supplying a head voltage, and a plurality of drive ICs that drive the heating elements by supplying a logic voltage. I have. Printing is performed regardless of the value of the head voltage in a range from 2.7 V to 8.5 V.
  • the drive IC is configured to operate even when the logic voltage takes any value in a range from 2.7 V to 5.5 V.
  • the power supply unit includes a battery.
  • the head voltage supplied to the heating element when the head voltage supplied to the heating element is in the range of 2.7 V to 8.5 V, it is possible to form an image on recording paper. If the logic voltage supplied to the driving IC is in the range of 2.7 V to 5.5 V, the driving IC can be operated. Therefore, it can be used at any power supply voltage within the range assumed when a battery is used as a power supply. In addition, this eliminates the need to individually design and manufacture products corresponding to the two types of logic voltages, thereby reducing manufacturing costs including development costs.
  • FIG. 1 is a plan view of a thermal printhead according to the present invention.
  • FIG. 2 is an enlarged view of a main part of the thermal print head of FIG.
  • FIG. 3 is an enlarged plan view showing a heating resistor of the thermal print head of FIG.
  • FIG. 4 is a plan view showing the relationship between the effective printing area of the heating element and one pixel.
  • FIG. 5 is a circuit block diagram of the driving IC provided in the thermal printhead of FIG.
  • FIG. 6 is a timing chart of various signals related to the driving IC of FIG.
  • Fig. 7 shows the main circuit block of the printer using the thermal print head shown in Fig. 1. It is a lock figure.
  • FIG. 1 is a plan view schematically showing a thermal print head according to the present invention.
  • the illustrated thermal printhead has a long and rectangular substrate 1, a heating resistor 2 extending in the longitudinal direction of the substrate 1, and a plurality of drive ICs 3 arranged in a row (18 drive ICs in FIG. 1). * DR l to DR l 8), and connector 4 are provided.
  • the substrate 1 has a first edge 1a extending in the longitudinal direction of the substrate, and a second edge 1b opposite to the first edge. Further, the substrate 1 has a first end 1c and a second end 1d which are separated from each other in the longitudinal direction of the substrate.
  • the heating resistor 2 extends along the first edge 1a, and the plurality of driving ICs 3 are arranged along the second edge 1b.
  • the connector 4 is attached to the second edge lb at a position adjacent to the first end 1c.
  • a cable (not shown) is connected to the connector 4, and power and various signals are transmitted to the heating resistor 2 and the driving IC 3 via the cable.
  • FIG. 2 is an enlarged view of a main part of the substrate 1.
  • the plurality of driving ICs 3 are arranged slightly apart from each other.
  • Each drive IC 3 drives a heating element (see reference numeral 6 in FIG. 3) formed at a predetermined portion of the heating resistor 2.
  • Each drive IC 3 is configured to drive, for example, 96 heating elements.
  • FIG. 3 is an enlarged plan view showing a part of the heating resistor 2 and members near the heating resistor 2.
  • the heating resistor 2 is electrically connected to a common electrode 7 and a plurality of individual electrodes 8.
  • the common electrode 7 includes a common conductor 7a and a plurality of comb-shaped conductors 7b (hereinafter, simply referred to as "teeth 7b").
  • the common conductor 7 a extends in parallel with the heating resistor 2.
  • the teeth 7 b are perpendicular to the common conductor 7 a and extend so as to be in contact with the lower surface of the heating resistor 2.
  • Each individual electrode 8 also extends so as to be in contact with the lower surface of the heating resistor 2.
  • each individual electrode 8 is located between two adjacent teeth 7 b and at a position adjacent to the common conductor 7 a of the common electrode 7.
  • the other end of each individual electrode is near one corresponding drive IC 3 and is electrically connected to an output pad of this drive IC 3 via a wire.
  • Each drive IC 3 grounds the selected individual electrode 8 according to the image data input thereto.
  • a closed loop is formed from the anode of the battery to the cathode of the battery through the common electrode 7 (the common conductor portion 7a and the teeth 7b), the heating resistor 2, and the selected individual electrode 8.
  • a current flows in a predetermined area of the heating resistor 2, and this area generates heat. More specifically, in FIG.
  • heating resistor 2 As will be easily understood, even when an individual electrode 8 other than the individual electrode 8S is selected, a corresponding heating region is determined in the heating resistor 2. In this way, a plurality of heating regions corresponding to the individual electrodes 8 are defined in the heating resistor 2. Hereinafter, these heating regions are referred to as “heating elements”.
  • each heating element 6 has an effective printing length A in the sub scanning direction SSD (perpendicular to the main scanning direction PSD).
  • one pixel to be printed based on one print data has a length B in the sub-scanning direction SSD.
  • the effective print length A is almost equal to 1/2 of the length B.
  • the effective print length A is slightly larger than the length B of 12. Therefore, one pixel is formed by performing printing twice with the same print data in the sub scanning direction SSD.
  • the shift register SR, the latch circuit LT, the 97 AND circuits AND1 to AND97, the 96 field effect transistors FET1 to FET96, and the Overnight IV, D flip-flop circuit DFF, and pads DI, STRI, LAT, CLK, STRCLK, GND, VDD, STRO, DO, and D # 1 to D # 96 are formed.
  • Each of the AND circuits AND1 to AND97 is implemented by a MOS field-effect transistor.
  • a conventional drive IC is provided with a voltage reduction circuit for stopping a circuit operation when a logic voltage falls below a predetermined value. For example, if the logic voltage is 5 In the case of a drive IC set to V, if the logic voltage falls below 3.7V, the voltage reduction circuit operates and circuit operation stops. On the other hand, the drive IC 3 shown in FIG. 5 is not provided with a voltage reduction circuit. Therefore, even if the logic voltage supplied to the pad VDD becomes 3.7 V or less, the operation of the driving IC 3 does not stop.
  • Each of the field effect transistors FET1-FET96 has three electrodes, a source, a drain and a gate.
  • the sources of these field effect transistors FET1 to FET96 are all connected to the pad GND.
  • the drain of the field effect transistor FET i (1 ⁇ i ⁇ 96) is connected to the pad DO i (1 ⁇ i ⁇ 96).
  • the gate of the field effect transistor FET i (1 ⁇ i ⁇ 96) is connected to the output terminal of the AND circuit AND i (1 ⁇ i ⁇ 96).
  • Each of the AND circuits AND1 to AND96 has two input terminals, that is, a first input terminal T1 and a second input terminal T2.
  • the first input terminal T1 of each AND circuit is connected to the pad STR #, and the second input terminal T2 is connected to the output terminal LT of the latch circuit LT.
  • the input terminal I LT of the latch circuit LT is connected to the output terminal OSR of the shift register SR.
  • the latch signal input terminal LLT of the latch circuit LT is connected to the pad LAT.
  • the shift register SR has a serial input terminal SI, a clock signal input terminal CS, and a serial output terminal SO.
  • the serial input terminal SI is connected to the pad DI.
  • the clock signal input terminal CS is connected to the pad CLK.
  • Serial output terminal S ⁇ is connected to pad DO.
  • the D flip-flop circuit DFF has an input terminal D, an output terminal Q, and a clock signal input terminal C.
  • the input terminal D is connected to the output terminal of the AND circuit AND97.
  • the output terminal Q is connected to the pad STRO and the input terminal of the inverter IV.
  • the clock signal input terminal C is connected to the pad STRCLK.
  • the first input terminal T1 is connected to the pad STRI, and the second input terminal T2 is connected to the output terminal of the inverter INV.
  • Each of the field effect transistors FET1 to FET96 has a plurality of source regions and a plurality of drain regions. Further, each field effect transistor has a gate electrode surrounding the plurality of source and drain regions. The source area Are connected to each other. Similarly, the drain regions are connected to each other. With such a configuration, the resistance when each field-effect transistor is turned on can be favorably reduced. MOS field-effect transistors having such a configuration are disclosed, for example, in JP-A-10 (1998) -65146 and JP-A-7 (1959) -221192.
  • FIG. 6 is a timing chart showing various signals.
  • DI represents recorded image data
  • CLK represents a clock signal
  • LAT represents a latch signal
  • STRCLK represents a strobe clock signal
  • STR j (1 ⁇ j ⁇ 18) represents a strobe signal output from the D flip-flop circuit DFF of the driving IC / DR j.
  • FIG. 7 is a circuit block diagram showing a main part of a portable printing apparatus provided with the above-described thermal print head. As shown in the figure, this portable printer includes a CPU 21, a RM 22, a RAM 23, an interface circuit 24, a head voltage detection circuit 25, and a control signal generation circuit 26.
  • the CPU (central processing unit) 21 controls the entire process.
  • a ROM (read only memory) 22 stores a control program, various initial values, and the like.
  • a RAM (random access memory) 23 provides a work area for the CPU 21. This work area is used for developing print data.
  • the interface circuit 24 controls communication between the CPU 21 and the head voltage detection circuit 25 and the control signal generation circuit 26.
  • the head voltage detection circuit 25 detects a head voltage supplied from a battery (not shown) to the common electrode 7 via the connector 4 or the like.
  • the control signal generation circuit 26 is controlled by the CPU 21 to generate various control signals for controlling the thermal print head, such as a clock signal, a latch signal, or a strobe clock signal. These control signals are supplied from the control signal generation circuit 26 to the thermal print head together with the recording image data, the head voltage, and the logic voltage.
  • the print data is supplied to the CPU 21 via the interface circuit 24. You. This print data is subjected to various processes (data expansion, etc.) by the CPU 21 to become image data.
  • This image data is supplied to the pad DI of the first drive IC 3 (DR 1) of the thermal print head via the interface circuit 24 and the control signal generation circuit 26.
  • the image data serially input to the pad DI of the drive IC 3 (DR 1) is input to the input terminal of the shift register SR.
  • the shift register SR transfers the image data serially input to the first stage bit to the next stage bit in synchronization with the clock signal input via the pad CLK. Image data transferred to the last bit of the SR is output from the serial output terminal to the pad DO when the next clock signal is input, and is output via the wiring pattern on the board 1.
  • a latch signal is input to the latch signal input terminal of the latch circuit LT via the pad LAT of each drive IC 3.
  • the latch circuit LT captures and stores the signal (ie, image data) of the output terminal of the shift register SR input to the input terminal.
  • the output terminal of the latch circuit LT becomes a high level or a mouth level according to the image data.
  • the latch signal is also input to the first input terminal T1 of the AND circuit AND97 via the pad STRI of the first drive IC 3 (DR1).
  • the single-level signal is inverted to a high level by an inverter IV and the second input terminal T 2 of the AND circuit AND97 is output. Is input to As a result, the output terminal of the AND circuit AND97 becomes high level, and the high level signal is input to the input terminal D of the D flip-flop circuit DFF.
  • a strobe signal is generated based on the latch signal and the strobe clock signal.
  • a new strobe signal is generated based on the strobe signal and the strobe clock signal generated in the first drive IC 3.
  • a new strobe signal is generated based on the strobe signal and the strobe clock signal generated in the second drive IC 3.
  • the strobe signals TR1 to STR18 in the first to eighteenth drive ICs 3 have waveforms as shown in FIG.
  • Each of the strobe signals TR1 to STR18 becomes high level only during one cycle of the strobe clock signal.
  • the high-level portions of the strobe signals TR1 to STR18 do not overlap in time.
  • the D flip-flop circuit DFF of the first drive IC 3 (DR 1)
  • the D flip-flop circuit is activated at the subsequent rising edge of the first strobe clock signal.
  • the output of the loop circuit DFF goes high.
  • the latch signal has already been inverted to low level. Therefore, the output of the D flip-flop circuit DFF is inverted from the high level to the single level.
  • the D flip-flop circuit DFF outputs a strobe signal that goes high for a time corresponding to one cycle of the strobe clock signal.
  • this strobe signal is input to the D flip-flop circuit DFF of the second drive IC 3 via the AND circuit AND97. Accordingly, the D flip-flop circuit DFF of the second drive IC 3 rises at the same time as the fall of the strobe signal generated by the D flip-flop circuit DFF of the first drive IC 3. As a result, a strobe signal which becomes high level for a time corresponding to one cycle of the strobe clock signal is output. In this way, the D flip-flop circuits DFF of the 18 driving ICs 3 sequentially generate new strobe signals.
  • each drive IC 3 since each drive IC 3 includes an inverter IV and an AND circuit AND97, only when the output of the D flip-flop circuit DFF is at one level, the D flip-flop circuit DFF Can go high. Therefore, the noise The output of the D flip-flop circuit DFF (that is, the strobe signal) does not go high for more than two periods of the strobe clock signal due to factors such as the above.
  • the output (strobe signal) of the D flip-flop circuit DFF becomes eight-level, this high-level signal is input to the first input terminal T1 of the AND circuits AND1 to AND96.
  • the output terminal of the AND circuit corresponding to the bit of which the output of the latch circuit LT is at the high level according to the recorded image data becomes the high level.
  • the corresponding field effect transistor is turned on.
  • Field-effect transistor? The drains of £ 1 to £ 96 are connected to the individual electrodes 8 in FIG. 3 via pads D ⁇ 1 to D ⁇ 96. Therefore, when any one of the field-effect transistors FET1 to FET96 is turned on, the corresponding heating element 6 generates heat, and a recording image is recorded on recording paper. This recording is performed sequentially 18 times (the number of drive ICs 3) according to the timing of the strobe signal.
  • What is printed by the above operation is one line length in the main scanning direction, but one line and two lines in the sub-scanning direction. That is, since the effective printing length A in the sub-scanning direction by each heating element 6 is approximately 1/2 of the length B of one pixel in the sub-scanning direction to be printed based on one print data. This means that half of one pixel has been printed in the sub-scanning direction.
  • the print head is moved by a distance of 12 pixels in the sub-scanning direction relative to the recording paper, and printing of the remaining 1 line is performed.
  • This printing is performed by inputting a latch signal to the pad LAT based on the already supplied recorded image data.
  • the head voltage detected by the head voltage detection circuit 25 (FIG. 7) is supplied to the CPU 21 via the interface circuit 24 as head voltage data.
  • the CPU 21 controls the control signal generation circuit 26 to vary the period of the strobe clock signal according to the head voltage. Specifically, by increasing the period of the strobe clock signal as the head voltage decreases, the energization time to the heating element 6 can be reduced. Lengthen. As a result, the printing quality is kept constant, although the printing speed is reduced.
  • the pulse width of the head voltage variable the head voltage can be set within a wide range (for example, 2.7 V to 8.5 V).
  • the resistance of the field-effect transistors FET1 to FET96 during ON driving is reduced, so that power consumption can be reduced.
  • the head voltage is detected by the head voltage detection circuit 25, and the pulse width of the head voltage at the time of printing is automatically varied according to the head voltage. This eliminates the need for expensive DC-DC converters.
  • the logic voltage can be set arbitrarily within a wide range (for example, 2.7 V to 5.5 V) without providing a DC-DC converter.
  • the head voltage and the logic voltage can be set independently of each other. Therefore, it is possible to set the head voltage and the logic voltage to the same voltage or to make them different from each other according to various design conditions.
  • the printing timing is different for each drive IC 3 and the printing for one line is completed by printing twice in the sub-scanning direction, the current flowing through the common electrode 7 ⁇ ground line Can be reduced. As a result, waste of power can be reduced, and power consumption can be reduced. Further, by forming the printing for one line by printing twice in the sub-scanning direction, the current flowing through the field effect transistors FET1 to FET96 of the driving IC 3 can be reduced. As a result, the resistance of the field-effect transistors FET1 to FET96 during driving can be reduced.
  • the effective printing length A of the heating element 6 in the sub-scanning direction is set to be approximately 1 times 2 times the length B of one pixel in the sub-scanning direction.
  • the effective printing length A may be set to be approximately lZn times the length B (n ⁇ 3), and printing may be performed n times in the sub-scanning direction to complete the printing of one line.
  • the print timing is different for each drive IC 3, but it is not always necessary to configure in this way.
  • 18 drive ICs 3 for controlling 96 heating elements 6 are mounted on the substrate 1.
  • the present invention is of course limited to these numerical values. There is no.
  • the thermal print head according to the present invention is employed in a portable printer, but the thermal print head according to the present invention can be employed in a copier / facsimile apparatus and the like.

Description

明細: サ一マルプリン卜ヘッド 技術分野
本発明は、 複数の発熱素子と、 これら発熱素子の作動を制御する複数の駆動 I C とを備えたサーマルプリントヘッドに関する。 また、 本発明は、 このようなサーマ ルブリン卜へッドを内蔵したプリン夕に関する。 背景技術
近年、 携帯可能なプリンタやコピー機が一般に普及している。 これら携帯型装置 は、 電池を駆動電源とするものであり、 所定の記録用紙上に印字を行うためのサー マルプリントへッドを内蔵している。
一般に、 サ一マルプリントヘッドは、 複数の発熱素子と、 これら発熱素子の作動 を制御するための複数の駆動 I cとを含んでいる。 印字を行うためには、 前記発熱 素子にはヘッド電圧を、 また、 前記駆動 I Cにはロジック電圧を、 それぞれ供給す る必要がある。 携帯型装置の場合には、 ヘッド電圧及びロジック電圧は、 当該装置 に内蔵された電池により供給される。
従って、 携帯型装置の場合においては、 消費電力を少なくすること及び駆動電圧 を低くすることが要求される。 さらには、 使用により電源電圧が低下することも考 慮しておく必要がある。
そこで従来のサーマルプリントへッ ドは、 発熱素子の構造を工夫することによ り、 消費電力の低減を図ると同時に、 低いヘッド電圧での使用を可能にしていた。 しかしながら、 従来のサーマルプリン卜ヘッドでは、 ロジック電圧が 3 . 3 Vま たは 5 Vに固定されている。 このため、 少なくとも 2種類のサ一マルプリントへッ ドを設計および製造する必要があり、 製造コストの上昇原因になっていた。 また、 使用による経時的なロジック電圧の低下を避けるために、 電池から D C— D Cコン バー夕を経由して駆動 I Cにロジック電圧を供給していたので、 部品コストや組立 コス卜の上昇原因になっていた。 発明の開示
本発明は、 このような事情のもとで考え出されたものであって、 製造コストを極 力増加させることなく、 電池を電源とする場合に想定される範囲のあらゆる電源電 圧での使用を可能にするサーマルプリントへッドを提供することをその課題として いる。
本発明の別の課題は、 このようなサーマルプリントへッドを内蔵した携帯型プリ ン夕を提供することである。
上記の課題を解決するため、 本発明では、 次の技術的手段を講じている。
本発明の第 1の側面により提供されるサーマルプリントへッドは、 へッド電圧の 供給により記録紙上に印字を行うべく発熱する複数の発熱素子と、 ロジック電圧の 供給により前記発熱素子を駆動する複数の駆動 Iじと、 を備えている。 印字は、 前 記ヘッド電圧が、 2 . 7 Vから 8 . 5 Vの範囲のいずれの値をとる場合でも、 実行 可能である。
記録用紙としては、 感熱紙を用いてもよい。 感熱紙を用いない場合には、 インク リボンを用いてもよい。
本発明の好ましい実施例によれば、 前記ロジック電圧が、 2 . 7 Vから 5 . 5 V の範囲のいずれの値をとる場合でも、 前記駆動 I Cが作動するように構成されてい る。
好ましくは、 前記ヘッド電圧と前記ロジック電圧とは、 互いに独立に設定可能で ある。
好ましくは、 本発明のサーマルプリントヘッドは、 前記ヘッド電圧の変化に応じ て、 印字時における前記へッド電圧のパルス幅を可変とするへッド電圧可変手段を さらに備えている。
好ましくは、 前記発熱素子の各々は、 副走査方向における有効印字長さを有して おり、 1つの印字データに基づいて印字されるべき 1画素は、 前記副走査方向にお けるプリント長を有しており、 前記有効印字長さは、 前記プリント長の n分の 1に 略等しく、 nは、 2以上の自然数である。
好ましくは、 前記各駆動 I Cは、 前記発熱素子に接続される複数のトランジスタ を内蔵している。 好ましくは、 前記トランジスタは、 M〇S型の電界効果トランジスタである。 本発明の第 2の側面により提供されるプリン夕は、 電力供給手段と、 サーマルプ リントヘッドと、 を備えている。 このサ一マルプリントヘッドは、 ヘッド電圧の供 給により記録紙上に印字を行うべく発熱する複数の発熱素子と、 ロジック電圧の供 給により前記発熱素子を駆動する複数の駆動 I Cと、 を含んでいる。 印字は、 前記 ヘッド電圧が、 2 . 7 Vから 8 . 5 Vの範囲のいずれの値をとる場合でも実行され る。
好ましくは、 前記ロジック電圧が、 2 . 7 Vから 5 . 5 Vの範囲のいずれの値を とる場合でも、 前記駆動 I Cが作動するように構成されている。
好ましくは、 前記電力供給手段は、 電池を含んでいる。
本発明によれば、 発熱素子に供給されるヘッド電圧が、 2 . 7 Vから 8 . 5 Vの 範囲であれば、 記録用紙上に画像を形成させることが可能である。 また、 駆動 I C に供給されるロジック電圧が、 2 . 7 Vから 5 . 5 Vの範囲であれば、 駆動 I Cを 動作させることが可能である。 従って、 電池を電源とする場合に想定される範囲の あらゆる電源電圧での使用が可能となる。 またこれにより、 2種類のロジック電圧 に応じた製品を個々に設計および製造する必要がないことから、 開発コストを含む 製造コストを低減できる。
本発明のその他の特徴および利点は、 添付図面を参照して以下に行う詳細な説明 によって、 より明らかとなろう。 図面の簡単な説明
図 1は、 本発明に係るサーマルプリン卜へッドの平面図である。
図 2は、 図 1のサ一マルプリントへッドの要部拡大図である。
図 3は、 図 1のサーマルプリントへッドの発熱抵抗体を示す拡大平面図である。 図 4は、 発熱素子の有効印字領域と 1画素との関係を示す平面図である。
図 5は、 図 1のサーマルプリン卜へッドに備えられた駆動 I Cの回路ブロック図 である。
図 6は、 図 5の駆動 I Cに係る各種信号のタイミングチャートである。
図 7は、 図 1に示すサーマルプリントへッドを採用したプリン夕の要部の回路ブ ロック図である。
¾明を実施するための最良の形態
以下、 本発明の好ましい実施例を、 添付の図面を参照して具体的に説明する。 図 1は、 本発明に係るサーマルプリントヘッドを概略的に示す平面図である。 図 示されたサーマルプリントヘッドは、 長状かつ矩形の基板 1、 基板 1の長手方向に 延びる発熱抵抗体 2、 列状に配置された複数の駆動 I C 3 (図 1では 1 8個の駆動 I C * D R l〜D R l 8 ) 、 及びコネクタ 4を備えている。
基板 1は、 同基板の長手方向に延びる第 1縁部 1 a、 及びこの第 1縁部とは逆の 第 2縁部 1 bを有している。 さらに、 基板 1は、 同基板の長手方向に互いに離間し た第 1端部 1 c及び第 2端部 1 dを有してる。 発熱抵抗体 2は、 第 1縁部 1 aに 沿って延びており、 複数の駆動 I C 3は、 第 2縁部 1 bに沿って配置されている。 コネクタ 4は、 第 1端部 1 cに隣接した位置において、 第 2縁部 l bに取り付けら れている。 このコネクタ 4には、 ケーブル （図示せず） が接続され、 このケーブル を介して、 発熱抵抗体 2や駆動 I C 3に電源や各種信号が伝送される。
図 2は、 基板 1の要部拡大図である。 同図に示されるように、 複数の駆動 I C 3 は、 互いにわずかに離間して配置されている。 各駆動 I C 3は、 発熱抵抗体 2の所 定部分に形成される発熱素子 （図 3の符号 6参照） を駆動する。 各駆動 I C 3は、 例えば 9 6個の発熱素子を駆動するように構成されている。
図 3は、 発熱抵抗体 2の一部及びその付近の部材を示す拡大平面図である。 同図 に示すように、 発熱抵抗体 2は、 共通電極 7及び複数の個別電極 8に電気的に接続 している。 より具体的には、 共通電極 7は、 共通導体部 7 aと、 複数の櫛歯状導体 部 7 b (以下、 単に 「歯 7 b」 と言う） とからなる。 共通導体部 7 aは、 発熱抵抗 体 2に対して平行に延びている。 歯 7 bは、 共通導体部 7 aに対して垂直であり、 発熱抵抗体 2の下面に接するように延びている。 各個別電極 8も、 発熱抵抗体 2の 下面に接するように延びている。 各個別電極 8の一端部 8 aは、 隣接する 2つの歯 7 bの間であり、 かつ、 共通電極 7の共通導体部 7 aに隣接する位置にある。 図示 されていないが、 各個別電極の他端部は、 対応する一の駆動 I C 3の近傍にあり、 この駆動 I C 3の出力パッドに対してワイヤを介して電気的に接続されている。 各駆動 I C 3は、 これに入力される画像データにしたがって、 選択した個別電極 8を接地する。 これにより、 電池の陽極から、 共通電極 7 (共通導体部 7 a及び歯 7 b) 、 発熱抵抗体 2及び選択された個別電極 8を通って電池の陰極に至る閉ルー プが形成される。 その結果、 発熱抵抗体 2の所定の領域に電流が流れ、 この領域が 発熱する。 より具体的に説明すると、 図 3において、 左から 3番目の個別電極 8 S が選択されたとする。 この個別電極 8 Sは、 2つの隣接する歯 7 bに挟まれてお り、 これら 2つの歯により、 発熱抵抗体 2の特定領域 6 (斜線を付した部分） が規 定される。 上述した閉ループが形成されると、 この特定領域 6に電流が流れ、 発熱 する。
容易に理解されるように、 個別電極 8 S以外の個別電極 8が選択された場合に も、 これに対応する発熱領域が前記発熱抵抗体 2において定まる。 このようにし て、 発熱抵抗体 2には、 個別電極 8に対応した数の複数の発熱領域が規定される。 以下においては、 これら発熱領域を 「発熱素子」 と言う。
図 4に示すように、 各発熱素子 6は、 副走査方向 S SD (主走査方向 PSDに垂 直） において、 有効印字長 Aを有している。 一方、 1つの印字データに基づいて印 字されるべき 1画素は、 副走査方向 S SDにおいて、 長さ Bを有している。 同図か ら理解されるように、 有効印字長 Aは、 長さ Bの 1 /2にほぼ等しい。 正確には、 有効印字長 Aは、 長さ Bの 1 2よりもわずかに大きい。 従って、 副走査方向 S S Dにおいて、 同一の印字データで 2回の印字を行うことにより、 1画素を形成す る。
以下、 駆動 I C 3の構成について説明する。
図 5に示すように、 各駆動 I C 3のチップ 1 1には、 シフトレジス夕 SR、 ラッ チ回路 LT、 97個の論理積回路 AND1〜AND97、 96個の電界効果トランジ ス夕 FET1〜FET96、 インバ一夕 I V、 Dフリップフロップ回路 D F F、 およ びパッド D I, STR I , L AT, CLK, STRCLK, GND, VDD, ST RO， DO, D〇1〜D〇96が形成されている。 論理積回路 AN D 1〜 AN D 97の 各々は、 MOS型の電界効果トランジスタにより実現されている。
一般に、 従来の駆動 I Cには、 ロジック電圧が所定値以下になったときに回路動 作を停止させるための減電圧回路が設けられている。 たとえば、 ロジック電圧が 5 Vに設定されている駆動 I Cの場合、 ロジック電圧が 3. 7V以下になれば、 減電 圧回路が作動して回路動作が停止する。 これに対して、 図 5に示す駆動 I C 3には 減電圧回路が設けられていない。 従って、 パッド VDDに供給されるロジック電圧 が 3. 7V以下になっても、 この駆動 I C 3の動作が停止することはない。
電界効果トランジス夕FET1〜FET96の各々は3っの電極、 すなわち、 ソー ス、 ドレイン及びゲートを有している。 これら電界効果トランジスタ F E T1〜F ET96のソースは全て、 パッド GNDに接続されている。 電界効果トランジスタ FET i ( 1≤ i≤ 96) のドレインは、 パッド DO i (1≤ i≤96) に接続さ れている。 電界効果トランジスタ FET i (1≤ i≤96) のゲートは、 論理積回 路 AND i (1≤ i≤96) の出力端に接続されている。
論理積回路 AND1〜AND96の各々は、 2つの入力端、 すなわち、 第 1入力端 T 1及び第 2入力端 T 2を有している。 各論理積回路の第 1入力端 T 1は、 パッド STR〇に接続されており、 第 2入力端 T 2は、 ラッチ回路 LTの出力端〇LTに 接続されている。 ラッチ回路 LTの入力端 I LTは、 シフトレジス夕 SRの出力端 OSRに接続されている。 ラッチ回路 LTのラッチ信号入力端 LLTは、 パッド L ATに接続されている。
シフトレジス夕 SRは、 シリアル入力端 S I、 クロック信号入力端 C S及びシリ アル出力端 SOを有している。 シリアル入力端 S Iは、 パッド D Iに接続されてい る。 クロック信号入力端 C Sは、 パッド C LKに接続されている。 シリアル出力端 S〇は、 パッド DOに接続されている。
Dフリップフロップ回路 DFFは、 入力端 D、 出力端 Q及びクロック信号入力端 Cを有している。 入力端 Dは、 論理積回路 AND97の出力端に接続されている。 出 力端 Qは、 パッド S TROおよびインバー夕 I Vの入力端に接続されている。 ク ロック信号入力端 Cは、 パッド STRCL Kに接続されている。 論理積回路 AND 97は、 第 1入力端 T 1がパッド STR Iに接続され、 第 2入力端 T 2がインバ一 夕 I Vの出力端に接続されている。
電界効果トランジスタ FET1〜FET96の各々は、 複数のソース領域と複数の ドレイン領域とを有している。 さらに、 各電界効果トランジスタは、 これら複数の ソース領域及びドレイン領域を取り囲むゲー卜電極を有している。 前記ソース領域 は互いに接続されている。 同様に、 前記ドレイン領域も互いに接続されている。 こ のような構成にすることによって、 各電界効果トランジスタをオンする際の抵抗を 良好に低減させることができる。 このような構成を有する MOS型電界効果トラン ジス夕は、 例えば J P— A— 10 (199 8) —65146や J P— A— 7 (1 9 95) - 221 1 92に開示されている。
図 6は、 各種信号を示すタイミングチャートである。 D Iは記録画像データ、 C LKはクロック信号、 LATはラッチ信号、 STRCLKはストローブクロック信 号をそれぞれ表している。 STR j (1≤ j≤ 1 8) は、 駆動 I C · DR jの Dフ リップフロップ回路 DFFから出力されるストローブ信号を表している。
図 7は、 上述のサーマルプリントへッドを備えた携帯型プリン夕の要部を示す回 路ブロック図である。 同図に示すように、 この携帯型プリンタは、 CPU2 1、 R 〇M22、 RAM23、 インターフェイス回路 24、 ヘッド電圧検出回路 25、 お よび制御信号生成回路 26を備えている。
CPU (central processing unit ) 2 1は、 プリン夕の全体を制御する。
ROM (read only memory) 22は、 制御プログラムや各種の初期値などを記 憶している。
RAM (random access memory) 23は、 CPU 2 1にワーク領域を提供す る。 このワーク領域は、 印字データの展開などに利用される。
ィン夕ーフェイス回路 24は、 へッド電圧検出回路 25や制御信号生成回路 26 と CPU 2 1との間の通信を制御する。
ヘッド電圧検出回路 25は、 図外の電池からコネクタ 4などを介して共通電極 7 に供給されるへッド電圧を検出する。
制御信号生成回路 26は、 CPU 2 1により制御されて、 クロック信号、 ラッチ 信号、 あるいはストローブクロック信号など、 サーマルプリントヘッドを制御する ための各種の制御信号を生成する。 これらの制御信号は、 記録画像データやヘッド 電圧およびロジック電圧とともに、 制御信号生成回路 26からサーマルプリン卜 へッドに供給される。
次に、 前記携帯型プリンタの動作を説明する。
先ず、 ィンターフェイス回路 24を介して C PU 2 1に印字デ一夕が供給され る。 この印字データは、 CPU2 1によって各種の処理 （データの展開など） が施 され、 画像データとなる。 この画像データは、 インタ一フェイス回路 24および制 御信号生成回路 26を介して、 サーマルプリントヘッドの第 1の駆動 I C 3 (DR 1) のパッド D Iに供給される。 駆動 I C 3 (DR 1) のパッ ド D Iにシリアル入 力された画像データは、 シフトレジス夕 S Rの入力端に入力される。 シフトレジス 夕 SRは、 初段のビットにシリアルに入力される画像データを、 パッド CLKを介 して入力されるクロック信号に同期して、 次段のビットに転送する。 シフトレジス 夕 SRの最終段のビットまで転送された画像データは、 次のクロック信号が入力さ れることにより、 シリアル出力端からパッ ド DOに出力され、 基板 1上の配線パ夕 ーンを介して第 2の駆動 I C 3 (DR2) のパッド D Iに供給される。 このように して、 96 X 18すなわち 1728ビッ卜の画像データが 1 8個の駆動 I C 3のシ フトレジス夕 SRに格納される。 各駆動 I C 3のシフトレジス夕 SRの出力端は、 画像データに応じてハイレベルあるいはローレベルになる。
この状態において、 各駆動 I C 3のパッ ド L ATを介してラッチ回路 LTのラッ チ信号入力端にラッチ信号が入力される。 これにより、 ラッチ回路 LTは、 入力端 に入力されているシフトレジス夕 SRの出力端の信号 （すなわち画像デ一夕） を取 り込んで記憶する。 その結果、 ラッチ回路 LTの出力端は、 画像デ一夕に応じてハ ィレベルあるいは口一レベルになる。
ラッチ信号は第 1の駆動 I C 3 (DR 1) のパッド S TR Iを介して論理積回路 AND97の第 1入力端 T 1にも入力される。 ここで、 Dフリップフロップ回路 D FFの出力端 Qが口一レベルであったとすると、 その口一レベルの信号がィンバー 夕 I Vによりハイレベルに反転されて論理積回路 AND97の第 2入力端 T 2に入 力される。 これにより、 論理積回路 AND97の出力端がハイレベルになり、 その ハイレベルの信号が Dフリップフロップ回路 DF Fの入力端 Dに入力される。 そし て、 パッド STRCLKを介して Dフリップフロップ回路 DFFのクロック信号入 力端 Cに入力されているストローブクロック信号がハイレベルに反転すると、 その 時点で、 Dフリップフロップ回路 DF Fの出力であるストローブ信号がハイレベル になる。 このストローブ信号は、 論理積回路 AND1〜AND96の第 1入力端 T 1 に入力されるとともに、 パッド STROおよび基板 1上の配線パターンを介して第 3の駆動 I C 3 (DR 3) のパッド STR Iに入力される。
第 1の駆動 I C 3 (DR 1) においては、 ラッチ信号とストローブクロック信号 とに基づいてストローブ信号が生成される。 第 2の駆動 I C 3 (DR2) において は、 第 1の駆動 I C 3において生成されたストロ一ブ信号とストローブクロック信 号とに基づいて新たなストローブ信号が生成される。 また、 第 3の駆動 I C 3 (D R3) においては、 第 2の駆動 I C 3において生成されたストローブ信号とスト口 ーブクロック信号とに基づいて新たなストローブ信号が生成される。 その結果、 第 1〜第 18の駆動 I C 3におけるストローブ信号 TR 1〜STR 1 8は、 図 6に示 すような波形となる。 ストローブ信号 TR 1〜STR 18の各々は、 ストローブク ロック信号の 1周期の時間の間だけハイレベルになる。 ストロ一ブ信号 TR 1〜S TR 18のハイレベルの部分は、 時間的に重なることはない。
さらに具体的に述べると、 第 1の駆動 I C 3 (DR 1) の Dフリップフロップ回 路 DFFにラッチ信号が入力されると、 その後の最初のストロ一ブクロック信号の 立ち上がりのタイミングで Dフリップフ口ップ回路 DFFの出力がハイレベルにな る。 その次のストローブクロック信号の立ち上がりのタイミングでは、 ラッチ信号 は既にローレベルに反転している。 従って、 Dフリップフロップ回路 DFFの出力 はハイレベルから口一レベルに反転する。 これにより、 Dフリップフロップ回路 D FFは、 ストローブクロック信号の 1周期に相当する時間だけハイレベルになるス 卜ローブ信号を出力することになる。
次に、 このストローブ信号が第 2の駆動 I C 3の Dフリップフロップ回路 DFF に論理積回路 AND97を介して入力される。 これにより、 第 2の駆動 I C 3の D フリップフ口ップ回路 D F Fは、 第 1の駆動 I C 3の Dフリップフロップ回路 D F Fにより生成されたストローブ信号の立ち下がりと同時に立ち上がる。 その結果、 ストローブクロック信号の 1周期に相当する時間だけハイレベルになるス卜ローブ 信号が出力される。 このようにして、 18個の駆動 I C 3の Dフリップフロップ回 路 DFFは、 順次新たなストローブ信号を生成するのである。
図 5に示すように、 各駆動 I C 3は、 インバー夕 I Vと論理積回路 AND97と を備えているので、 Dフリップフロップ回路 DF Fの出力が口一レベルのときにの み Dフリップフロップ回路 DFFの入力がハイレベルになり得る。 従って、 ノイズ などの影響で Dフリップフロップ回路 DF Fの出力 （すなわちストローブ信号） が ストローブク口ック信号の 2周期以上にわたってハイレベルになることはない。 各駆動 I C 3において、 Dフリップフロップ回路 DFFの出力 （ストローブ信 号） が八ィレベルになると、 このハイレベルの信号が論理積回路 AND1〜AND 96の第 1入力端 T 1に入力される。 したがって、 論理積回路 AND1〜AND96の うち、 記録画像データに応じてラツチ回路 LTの出力がハイレベルになっている ビットに対応する論理積回路の出力端がハイレベルになる。 この結果、 電界効果ト ランジス夕 F ET1〜F ET96のうち、 対応する電界効果トランジスタがオンす る。 電界効果トランジスタ？£丁1~ £丁96のドレィンはパッ ド D〇1〜D〇96 を介して図 3の個別電極 8に接続されている。 よって、 電界効果トランジスタ FE T1〜FE T96のうちのいずれかがオンすれば、 対応する発熱素子 6が発熱し、 記 録用紙に記録画像が記録される。 この記録は、 ストローブ信号のタイミングに従つ て、 18回 （駆動 I C 3の個数） に分けて順次行われることとなる。
以上の動作により印字されるのは、 主走査方向には 1ライン分の長さであるが、 副走査方向には 1ノ 2ライン分である。 すなわち、 各発熱素子 6による副走査方向 の有効印字長 Aが、 1つの印字データに基づいて印字されるべき 1画素の副走査方 向の長さ Bのほぼ 1 / 2の大きさであるので、 副走査方向には 1画素の半分が印字 されたことになる。
そこで、 前記プリントヘッドが、 記録用紙に相対的に、 副走査方向に 1 2画素 分の距離だけ送られ、 残りの 1ノ2ライン分の印字が実行される。 この印字は、 既 に供給されている記録画像デ一夕に基づき、 パッド LATにラッチ信号が入力され ることによって行われる。
以上の動作により、 1ライン分の印字が行われる。 この動作を複数回繰り返すこ とにより、 所定の画像が記録用紙に印字される。
ヘッド電圧検出回路 25 (図 7) により検出されたヘッド電圧は、 ヘッド電圧デ —夕として、 インターフェイス回路 24を介して CPU21に供給される。 これに より CPU 21は、 制御信号生成回路 26を制御し、 ストローブクロック信号の周 期をヘッド電圧に応じて可変させる。 具体的には、 ヘッド電圧が低くなるに従って ストローブクロック信号の周期を長くすることにより、 発熱素子 6への通電時間を 長くする。 その結果、 印字速度は低下するものの、 印字品質は一定に保たれる。 このように、 ヘッド電圧のパルス幅を可変とすることにより、 ヘッド電圧を広い 範囲内 （例えば 2. 7Vから 8. 5 V) において設定することができる。 また、 上 述のように、 電界効果トランジスタ FET1〜FET 96のォン駆動時の抵抗を小さ くしているので、 消費電力を低減することができる。
さらに、 本発明によれば、 ヘッド電圧検出回路 25によりヘッド電圧を検出し、 へッド電圧に応じて印字時におけるへッド電圧のパルス幅を自動的に可変させてい る。 このため、 高価な DC— DCコンバータなどを設ける必要がない。
また、 駆動 I C 3に減電圧回路を設けていないので、 DC— DCコンバータなど を設けることなく、 ロジック電圧を広い範囲内 （例えば 2. 7Vから 5. 5 V) に おいて任意に設定できる。
また、 ヘッド電圧とロジック電圧とを互いに独立に設定できる。 従って、 各種設 計条件に応じて、 ヘッド電圧とロジック電圧とを同電圧に設定したり、 あるいは互 いに異ならせたりすることが可能になる。
また、 各駆動 I C 3毎に印字タイミングを相互に異ならせ、 しかも副走査方向の 2度の印字で 1ライン分の印字を完成させるように構成したので、 共通電極 7ゃグ ランドラインを流れる電流を小さくできる。 これにより、 電力の無駄を省くことが でき、 消費電力を低減できる。 さらには、 副走査方向の 2度の印字で 1ライン分の 印字を完成させるように構成したことにより、 駆動 I C 3の電界効果トランジスタ FET1〜FET96を流れる電流を小さくできる。 この結果、 電界効果卜ランジス 夕 F ET1〜FET96の駆動時の抵抗を小さくすることができる。
なお、 上記実施形態においては、 発熱素子 6の副走査方向の有効印字長 Aを、 1 画素の副走査方向の長さ Bのほぼ 1ノ 2倍にしている。 しかしながら、 有効印字長 Aを、 長さ Bのほぼ lZn倍とし （n≥3) 、 副走査方向において n回の印字を行 うことにより、 1ライン分の印字を完成させるようにしてもよい。
また、 上記実施形態においては、 各駆動 I C 3毎に印字タイミングを相互に異な らせたが、 必ずしもこのように構成する必要はない。
また、 上記実施形態においては、 96個の発熱素子 6を制御する駆動 I C 3を、 基板 1上に 1 8個搭載したが、 本発明はもちろんこれらの数値に限定されるもので はない。
また、 上記実施形態においては、 本発明に係るサーマルプリントヘッドを携帯型 のプリン夕に採用したが、 本発明に係るサーマルプリントヘッドは、 コピー機ゃフ ァクシミリ装置などにも採用可能である。
本発明につき、 以上のごとく説明したが、 これを他の様々な態様に改変し得るこ とは明らかである。 このような改変は、 本発明の思想及び範囲から逸脱するもので はなく、 当業者に自明な全ての変更は、 以下における特許請求の範囲に含まれるベ きものである。

Claims

請求の範囲
1 . へッド電圧の供給により記録紙上に印字を行うべく発熱する複数の発熱素子 と、
ロジック電圧の供給により前記発熱素子を駆動する複数の駆動 I cと、 を備え ており、
前記ヘッド電圧が、 2 . 7 Vから 8 . 5 Vの範囲のいずれの値をとる場合で も、 前記印字が実行される、 サーマルプリントヘッド。
2. 前記ロジック電圧が、 2 . 7 Vから 5 . 5 Vの範囲のいずれの値をとる場合で も、 前記駆動 I Cが作動するように構成された、 請求項 1に記載のサ一マルプリン トへッド。
3. 前記ヘッド電圧と前記ロジック電圧とは、 互いに独立に設定可能である、 請求 項 1に記載のサーマルプリントヘッド。
4. 前記ヘッド電圧の変化に応じて、 印字時における前記ヘッド電圧のパルス幅を 可変とするへッド電圧可変手段をさらに備えている、 請求項 1に記載のサーマルプ リン卜へッド。
5. 前記発熱素子の各々は、 副走査方向における有効印字長さを有しており、 1つ の印字データに基づいて印字されるべき 1画素は、 前記副走査方向におけるプリン ト長を有しており、 前記有効印字長さは、 前記プリント長の n分の 1に略等しく、 nは、 2以上の自然数である、 請求項 1に記載のサーマルプリントヘッド。
6 . 前記各駆動 I Cは、 前記発熱素子に接続される複数のトランジスタを内蔵し ている、 請求項 1に記載のサーマルプリントへッド。
7. 前記トランジスタは、 M〇S型の電界効果トランジスタである、 請求項 6に記 載のサーマルプリントヘッド。
8. 電力供給手段と、
サ一マルプリントヘッドと、 を備えており、 このサーマルプリン卜ヘッドは、 へッド電圧の供給により記録紙上に印字を行うべく発熱する複数の発熱素子と、 口 ジック電圧の供給により前記発熱素子を駆動する複数の駆動 I Cと、 を含んでお り、
前記ヘッド電圧が、 2 . 7 Vから 8 . 5 Vの範囲のいずれの値をとる場合で も、 前記印字が実行される、 プリンタ。
9. 前記ロジック電圧が、 2 . 7 Vから 5 . 5 Vの範囲のいずれの値をとる場合で も、 前記駆動 I Cが作動するように構成された、 請求項 8に記載のプリン夕。
10. 前記電力供給手段は、 電池を含んでいる。 請求項 8に記載のプリンタ。
PCT/JP2000/003535 1999-06-14 2000-05-31 Tete d'impression thermique WO2000076776A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US09/980,412 US6469725B1 (en) 1999-06-14 2000-05-31 Thermal printhead
DE60022650T DE60022650T2 (de) 1999-06-14 2000-05-31 Thermischer druckkopf
EP00935517A EP1195256B1 (en) 1999-06-14 2000-05-31 Thermal print head

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11/166699 1999-06-14
JP16669999A JP3679274B2 (ja) 1999-06-14 1999-06-14 サーマルプリントヘッド及びこのサーマルプリントヘッドを用いたプリンタ

Publications (1)

Publication Number Publication Date
WO2000076776A1 true WO2000076776A1 (fr) 2000-12-21

Family

ID=15836119

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2000/003535 WO2000076776A1 (fr) 1999-06-14 2000-05-31 Tete d'impression thermique

Country Status (8)

Country Link
US (1) US6469725B1 (ja)
EP (1) EP1195256B1 (ja)
JP (1) JP3679274B2 (ja)
KR (1) KR100397645B1 (ja)
CN (1) CN1160198C (ja)
DE (1) DE60022650T2 (ja)
TW (1) TW496828B (ja)
WO (1) WO2000076776A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7165836B2 (en) * 2003-10-14 2007-01-23 Hewlett-Packard Development Company, L.P. Method of thermally sealing the overcoat of multilayer media
US7708387B2 (en) * 2005-10-11 2010-05-04 Silverbrook Research Pty Ltd Printhead with multiple actuators in each chamber
US7645026B2 (en) * 2005-10-11 2010-01-12 Silverbrook Research Pty Ltd Inkjet printhead with multi-nozzle chambers
US7597425B2 (en) * 2005-10-11 2009-10-06 Silverbrook Research Pty Ltd Inkjet printhead with multiple heater elements in parallel
US7857428B2 (en) * 2005-10-11 2010-12-28 Silverbrook Research Pty Ltd Printhead with side entry ink chamber
US7661800B2 (en) * 2005-10-11 2010-02-16 Silverbrook Research Pty Ltd Inkjet printhead with multiple heater elements and cross bracing
US7744195B2 (en) * 2005-10-11 2010-06-29 Silverbrook Research Pty Ltd Low loss electrode connection for inkjet printhead
US7712869B2 (en) * 2005-10-11 2010-05-11 Silverbrook Research Pty Ltd Inkjet printhead with controlled drop misdirection
US7753496B2 (en) * 2005-10-11 2010-07-13 Silverbrook Research Pty Ltd Inkjet printhead with multiple chambers and multiple nozzles for each drive circuit
US7549735B2 (en) * 2005-10-11 2009-06-23 Silverbrook Research Pty Ltd Inkjet printhead with quadrupole actuators
US8097972B2 (en) * 2009-06-29 2012-01-17 Pratt & Whitney Canada Corp. Gas turbine with magnetic shaft forming part of a generator/motor assembly
US8278774B2 (en) * 2009-06-29 2012-10-02 Pratt & Whitney Canada Corp. Gas turbine with wired shaft forming part of a generator/motor assembly
CN102649369B (zh) * 2012-05-02 2014-07-02 青岛海信智能商用系统有限公司 便携热敏打印机供电方法
JP6180853B2 (ja) * 2013-09-03 2017-08-16 株式会社マキタ 保温ジャケット
CN103738057B (zh) * 2013-12-20 2015-11-18 深圳市新国都技术股份有限公司 一种用于热敏打印机的硬件保护电路
JP6283948B2 (ja) * 2014-09-30 2018-02-28 ブラザー工業株式会社 印刷装置
GB2553300A (en) * 2016-08-30 2018-03-07 Jetronica Ltd Industrial printhead
JP6400798B2 (ja) * 2017-07-18 2018-10-03 株式会社マキタ 保温ジャケット
JP6661715B2 (ja) * 2018-09-03 2020-03-11 株式会社マキタ 保温ジャケット

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63233855A (ja) * 1987-03-24 1988-09-29 Oki Electric Ind Co Ltd サ−マルヘツドの駆動方法
JPH07186432A (ja) * 1993-12-27 1995-07-25 Casio Comput Co Ltd 印刷装置
JPH07221192A (ja) 1994-02-02 1995-08-18 Nissan Motor Co Ltd パワーｍｏｓｆｅｔ
JPH1065146A (ja) 1996-08-23 1998-03-06 Rohm Co Ltd 半導体集積回路装置
JPH10129026A (ja) * 1996-10-28 1998-05-19 Rohm Co Ltd 素子駆動用集積回路
US5760813A (en) * 1993-04-14 1998-06-02 Rohm Co., Ltd. Printing method using divisional dots and a printer therefor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63233855A (ja) * 1987-03-24 1988-09-29 Oki Electric Ind Co Ltd サ−マルヘツドの駆動方法
US5760813A (en) * 1993-04-14 1998-06-02 Rohm Co., Ltd. Printing method using divisional dots and a printer therefor
JPH07186432A (ja) * 1993-12-27 1995-07-25 Casio Comput Co Ltd 印刷装置
JPH07221192A (ja) 1994-02-02 1995-08-18 Nissan Motor Co Ltd パワーｍｏｓｆｅｔ
JPH1065146A (ja) 1996-08-23 1998-03-06 Rohm Co Ltd 半導体集積回路装置
JPH10129026A (ja) * 1996-10-28 1998-05-19 Rohm Co Ltd 素子駆動用集積回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1195256A4 *

Also Published As

Publication number Publication date
KR100397645B1 (ko) 2003-09-13
KR20020019080A (ko) 2002-03-09
JP2000351226A (ja) 2000-12-19
DE60022650T2 (de) 2006-06-22
CN1355744A (zh) 2002-06-26
US6469725B1 (en) 2002-10-22
CN1160198C (zh) 2004-08-04
JP3679274B2 (ja) 2005-08-03
DE60022650D1 (de) 2005-10-20
EP1195256B1 (en) 2005-09-14
EP1195256A4 (en) 2002-09-11
EP1195256A1 (en) 2002-04-10
TW496828B (en) 2002-08-01

Similar Documents

Publication Publication Date Title
WO2000076776A1 (fr) Tete d'impression thermique
JP3616546B2 (ja) 駆動回路及びそれを用いた印刷ヘッド並びに電子写真プリンタ、駆動回路用配線基板及びそれを用いた印刷ヘッド
JP4420949B2 (ja) 駆動装置、駆動回路、ｌｅｄヘッド及び画像形成装置
JP4963898B2 (ja) 駆動装置、ｌｅｄヘッド、及び画像形成装置
JP4550958B2 (ja) 駆動回路
KR0165008B1 (ko) 열 프린트헤드 및 그를 사용하는 구동 ic 및 열 프린트헤드의 제어 방법
JP7230666B2 (ja) サーマルプリントヘッド用のドライバｉｃ、サーマルプリントヘッド、および、サーマルプリントヘッドの配線パターン
US9186905B2 (en) Thick film print head structure and control circuit
JP3853473B2 (ja) サーマルヘッド駆動装置
JP3660499B2 (ja) サーマルプリンタ
KR20060043136A (ko) 드라이버 장치 및 프린트 헤드
JP2000246938A (ja) 記録ヘッド駆動装置
JPS5845902Y2 (ja) 感熱記録装置
JPH10129026A (ja) 素子駆動用集積回路
JP4588429B2 (ja) 駆動回路、発光ダイオードヘッド、及び画像形成装置
JP6839603B2 (ja) サーマルプリントヘッド
JP2721150B2 (ja) 感熱記録装置
JP3328740B2 (ja) 印字方法および印字装置
JP2881631B2 (ja) サーマルプリントヘッド用駆動ｉｃおよびこれを用いたサーマルプリントヘッドならびにこのサーマルプリントヘッドの制御方法
JPH05305725A (ja) サーマルヘッド及びそれを備えた電子機器
JPH06297745A (ja) 印字方法および印字装置
JP2521453B2 (ja) サ−マルヘツド
JP2001038937A (ja) 記録ヘッド
JPS6195959A (ja) サ−マルヘツド
JPH10100461A (ja) 発熱素子駆動制御用集積回路およびそれを用いたサーマルプリントヘッド

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 00808886.1

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 09980412

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020017016060

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2000935517

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020017016060

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2000935517

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1020017016060

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 2000935517

Country of ref document: EP