WO2001001340A9 - Carte a circuit integre composite - Google Patents

Carte a circuit integre composite

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Hiroshi Yoshigi
Tadashi Oonishi
Kazuki Watanabe
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Hitachi Ltd
Okawa Takehiro
Hiroshi Yoshigi
Onishi Tadashi
Kazuki Watanabe
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Definitions

  • the present invention relates to a card having a built-in semiconductor integrated circuit (hereinafter referred to as “I c”), and particularly relates to communication by contact coupling with an external device through a connector and non-contact coupling through an antenna. And an IC card that shares an information processing circuit mounted on the IC with communication by the IC.
  • I c built-in semiconductor integrated circuit
  • a contact-type integrated circuit (IC) card is connected to an external device via a connector, for example, a data writing / reading device (hereinafter referred to as a “reader-writer”), and supplies power via the connector. While receiving, signals are exchanged with the reader / writer.
  • the non-contact type IC force is connected to the reader / writer via an antenna in a non-contact state, and exchanges signals with the reader / writer while receiving power supply via the antenna.
  • Fig. 8 shows the configuration of the internal circuit of a conventional complex IC card.
  • Internal circuit 2 is integrated into an IC chip.
  • Power and signals are supplied via coiled antenna 1 for non-contact operation, and via connector 10 for contact-type operation.
  • Antenna as a transmission / reception signal to information processing circuit 8
  • One of the signals via the connector 1 or the connector 10 is selected by the selector circuit 22.
  • the selection is performed by detecting that power is supplied to the terminal Vdd of the connector 10 by the voltage detection circuit 21. As a result, the signal via the connector 10 is selected. You.
  • the information processing circuit 8 is shared for contact and non-contact, and in the case of the above-described conventional example, a priority order is set via the connector 10, that is, the connection of the contacts, and the contact and non-contact are simultaneously performed. Avoid working with.
  • the information processing circuit 8 has a processing unit and a memory, and reads out the contents of the memory as a transmission signal in accordance with an instruction from a reader / writer, and performs operations such as rewriting the memory contents with a reception signal from the reader / writer. Perform
  • the power supply is obtained by rectifying and smoothing the high-frequency signal received by the antenna 1 by the rectifying and smoothing circuit 3 and obtaining the DC output voltage.
  • the power from the connector 10 is obtained directly from the reader / writer through the terminal.
  • Fig. 9 shows a conventional example in which priority is given to the non-contact coupling side.
  • a high frequency detection circuit 23 for detecting a high frequency signal from the antenna 1 is provided instead of the voltage detection circuit 21, and the selection operation of the selector circuit 22 is controlled by the presence or absence of the high frequency signal. Disclosure of the invention
  • an IC card comprises a means for detecting contact and non-contact coupling, and a supply of power and a signal that causes the coupling to occur while communication by one coupling continues. And means for interrupting communication so that communication is not performed by any of the connections when there is a problem.
  • the supply of power and signals that cause the other to be coupled shuts off all communication functions, thereby suppressing abnormal operation of the IC.
  • FIG. 1 is a circuit diagram for explaining a first embodiment of an IC card according to the present invention
  • FIG. 2 is a plan view of a composite IC card for explaining the first embodiment of the present invention
  • FIG. 3 is a circuit diagram for explaining a second embodiment of the present invention
  • FIG. 4 is a circuit diagram for explaining a third embodiment of the present invention.
  • FIG. 5 is a circuit diagram for explaining a logic circuit used in a third embodiment of the present invention
  • FIG. 6 is a circuit diagram for explaining a fourth embodiment of the present invention.
  • FIG. 7 is a circuit diagram for explaining a fifth embodiment of the present invention
  • FIG. 8 is a circuit diagram for explaining an example of a conventional complex IC card.
  • FIG. 9 is a circuit diagram for explaining another example of the conventional complex IC card.
  • FIGS. 1 to 9 indicate the same or similar objects.
  • FIG. 1 18 is a rectifier for communication by non-contact coupling.
  • a voltage detection circuit for detecting that a DC voltage has been output from the smoothing circuit 3; 19, a voltage detection circuit for detecting that the power supply Vdd has been supplied from the connector 10 when performing communication by contact coupling;
  • Reference numeral 9 designates a clock signal, a reset signal, a data reception signal, and a data transmission signal from the information processing circuit 8 for connection between the information processing circuit 8 and the communication control circuit 6.
  • a gate circuit for interrupting the connection between the information processing circuit 8 and the connector 10.
  • Each of the voltage detection circuits 18 and 19 comprises a comparator for detecting the presence or absence of a voltage.
  • the gate circuits 7 and 9 are general gate circuits that are turned off when a signal arrives at the negative input terminal indicated by a small circle on each block line in FIG. 1 and cuts off the connection. .
  • the output terminal of the voltage detection circuit 18 is connected to the negative input terminal of the gate circuit 9, and the output terminal of the voltage detection circuit 19 is connected to the negative input terminal of the gate circuit 7.
  • the communication control circuit 6 demodulates the high frequency signal from the antenna 1 to generate a clock signal, a reset signal, and a data reception signal, and converts the data transmission signal from the information processing circuit 8 to the high frequency signal from the antenna 1. It is a circuit that modulates signals, and the connector 10 has terminals Clock, Reset, In, and Out for the clock signal, reset signal, data reception signal, and data transmission signal, respectively. . Terminal Vss is grounded.
  • the diode 11 is an element for preventing the backflow of the power supply current, and the voltage limiting circuit 5 suppresses the power supply voltage from exceeding the limit when operating in a non-contact coupling state. Circuit.
  • the above internal circuit 2 is integrated into one IC chip.
  • the IC chip and the coil-shaped antenna 1 are embedded in the card base material, and the connector 10 is set on the back surface of the card base material to form an IC card.
  • the IC card is configured as a composite IC card.
  • Figure 2 shows a plan view of the composite IC card with the surface layer of the card substrate removed.
  • 20 is 1.
  • the chip 30 is an IC card with the surface layer removed, and the IC chip 20 is connected to each terminal of the connector 10 by wire bonding.
  • the operation of the internal circuit 2 of the IC card 30 of the present embodiment will be described.
  • the high-frequency power received by the antenna 1 is converted into a DC voltage by the rectifying and smoothing circuit 3, passes through the backflow prevention diode 17, and is supplied to each circuit at a voltage regulated by the voltage limiting circuit 5. Further, the DC voltage output from the rectifying / smoothing circuit 3 is input to the voltage detection circuit 18.
  • a clock signal, a reset signal, and a data transmission / reception signal transmitted and received through the antenna 1 are processed by the communication control circuit 6 and supplied to an information processing circuit 8 including a memory via the gate circuit 7.
  • the gate circuit 9 Since the output terminal of the voltage detection circuit 18 is connected to the gate circuit 9, the gate circuit 9 inputs the output signal of the voltage detection circuit 18 obtained as a result of the occurrence of a voltage in the rectifying and smoothing circuit 3. To disconnect the connection between the connector 10 and the information processing circuit 8. Therefore, even if power and signals arrive at the connector 10, no communication is performed.
  • the DC power supply voltage Vdd from the connector 10 is supplied to each circuit via the backflow prevention diode 11. Furthermore, the power supply voltage Vdd is input to the voltage detection circuit 19 Is done.
  • the clock signal, the reset signal, and the data transmission / reception signal from the connector 10 are supplied to the information processing circuit 8 via the gate circuit 9. Since the output terminal of the voltage detection circuit 19 is connected to the gate circuit 7, the gate circuit 7 receives the output signal of the voltage detection circuit 19 obtained as a result of power supplied from the connector 10. To disconnect the connection between the communication control circuit 6 and the information processing circuit 8.
  • the rectifying / smoothing circuit 3 is connected to the voltage detection circuit 18, when a high-frequency signal arrives at the antenna 1 and a DC voltage is generated, a signal of the voltage detection result is output and the gate circuit 9 is also shut off. State. As a result, all communication functions are cut off.
  • coupling is detected by supplying power, and when communication by one coupling is continued, if there is power supply that causes the other to be coupled, the action of interrupting any communication is performed. This makes it possible to disable communication in an abnormally connected state, thereby realizing an IC card having good anti-dumper properties.
  • FIG. 3 shows an embodiment in which the coupling is detected by the presence or absence of a clock signal instead of detecting the coupling by the voltage detection employed in the first embodiment.
  • reference numeral 13 denotes a clock detection circuit for detecting a clock signal generated by the communication control circuit 6
  • reference numeral 14 denotes a clock detection circuit for detecting a clock signal from the connector 10.
  • Each of the clock detection circuits 13 and 14 is composed of a retriggerable one-shot, detects a clock signal when it is input, and outputs a detection result. Further, the output terminal of the clock detection circuit 13 is connected to the negative input terminal of the gate circuit 9, and the output terminal of the clock detection circuit 14 is connected to the negative input terminal of the gate circuit 7.
  • the gate circuit 9 inputs the output signal of the clock detection circuit 13 obtained as a result of the generation of the clock signal by the communication control circuit 6, and connects to the connector 10 with the input signal.
  • the connection with the information processing circuit 8 is cut off. Therefore, even if power and signals arrive at the connector 10, communication is not performed.
  • the gate circuit 7 inputs the output signal of the clock detection circuit 14 obtained as a result of the clock signal supplied from the connector 10.
  • the connection between the communication control circuit 6 and the information processing circuit 8 is cut off.
  • the communication control circuit 6 is connected to the clock detection circuit 13, when a high-frequency signal arrives at the antenna 1 and a clock signal is generated, a signal of a clock detection result is output and the gate circuit 9 is output. Is also shut off. As a result, all communication functions are cut off.
  • a flip-flop circuit for example, can be used as the clock detection circuits 13 and 14.
  • a flip-flop circuit receives a clock signal every time, it keeps the state with the signal and outputs a clock detection signal.
  • connection is detected by the supply of the clock signal, and any communication is cut off when the clock signal that causes the other connection is supplied while the communication by one connection continues.
  • This makes it possible to perform an action, thereby making it impossible to perform communication in an abnormally connected state, and realizing an IC card having good anti-dumper properties.
  • the provision of the clock detection of this embodiment makes it possible to detect the tamper more quickly.
  • FIG. 4 shows an embodiment in which all communication functions are cut off until the write operation of the memory of the information processing circuit 8 is completed in the second embodiment.
  • reference numeral 15 denotes a logic circuit which cuts off the output signals of the clock detection circuits 13 and 14 during the write operation of the memory.
  • Other configurations are the same as those of the second embodiment.
  • the logic circuit 15 is a circuit that performs a logical operation by inputting the output signals of the clock detection circuits 13 and 14 and the memory access flag, and the configuration is shown in FIG.
  • the output terminals of the logic circuit 15 are connected to the negative input terminals of the gate circuits 9 and 10.
  • an electrically rewritable nonvolatile semiconductor memory is used as a memory, and a gate signal for operating a booster circuit included in the memory is used as a memory access flag. Note that other types of non-volatile semiconductor memory can be used as the memory.
  • the other clock detection circuit detects the clock signal while the memory access flag exists. Is suppressed, and the output of the other clock detection circuit is deferred until the write operation of the memory is completed. That is, the memory access flag is used as a signal for determining whether or not the memory is performing a write operation, and any interruption of the communication function is deferred until the memory write is completed.
  • the output signal of the other clock detection circuit is output from the logic circuit 15, whereby the operation of the third embodiment is performed. And all communication functions are cut off.
  • the connection is established by one method and the information processing circuit 8 is connected by the other method during the write operation of the memory, the communication by the later method is cut off and the previous connection is By delaying the interruption until the writing operation of the memory is completed, it is possible to prevent the damage of the memory contents, thereby realizing an IC card having good anti-dumper properties.
  • the detection of the coupling is not limited to the clock detection of the second embodiment, and the voltage detection of the first embodiment can be adopted in the present embodiment, and the same effect can be obtained.
  • FIG. 6 shows an embodiment in which the information processing circuit 8 is reset when all communication functions are cut off in the second embodiment.
  • reference numeral 16 denotes an AND circuit which ANDs the output signals of the clock detection circuits 13 and 14 and outputs a reset signal when the detection result signal is output from both circuits simultaneously. is there.
  • Other configurations are the same as those of the second embodiment.
  • the processing unit of the information processing circuit 8 has a logical configuration that does not perform a predetermined operation when the clock signal is supplied again after the supply of the clock signal is cut off while the power is supplied and causes a runaway. There are times when you have to adopt it. The present embodiment is to avoid such inconvenience.
  • one coupling detection circuit detects a clock signal by one coupling, and then the other coupling is added later, and the other clock detection circuit is also coupled.
  • a lock signal is detected, a reset signal is sent from the AND circuit 16 to the information processing circuit 8, and the information processing circuit 8 is reset.
  • the detection of the coupling is not limited to the clock detection of the second embodiment, and the voltage detection of the first embodiment can be adopted in the present embodiment, and the same effect can be obtained.
  • FIG. 7 shows an embodiment in which the information processing circuit 8 according to the fourth embodiment is reset after the output of the other clock detection circuit according to the third embodiment has a margin.
  • An AND circuit 16 is added to the fifth embodiment, and the output signal of the logic circuit 15 is input to the same circuit. Accordingly, the AND circuit 16 outputs a reset signal after a grace period until the writing operation of the memory is completed, and resets the information processing circuit 8.
  • the detection of the coupling is not limited to the clock detection of the second embodiment, and the voltage detection of the first embodiment can be adopted in the present embodiment, and the same effect can be obtained.
  • the IC card according to the present invention can handle a wide range of information such as cash, address, personal information, identification and the like, and since abnormal operation is prevented as described above, it can be used for finance, distribution, transportation, medical insurance, etc. Applicable to a wide range of fields.

Description

明 細 書 複合 I c力一ド 技術分野
本発明は、 半導体集積回路 （以下 「 I c」 という） を内蔵したカード に係り、 特に外部の装置との間でのコネクタを介しての接触結合による 通信と、 アンテナを介しての非接触結合による通信とで I Cに搭載され た情報処理回路を共用する I Cカードに関する。 背景技術
よく知られているように、 接触型 I C (Integrated Circuit) カードは、 コネクタを介して外部の装置、例えばデータ書込み読取り装置（以下「リ —ダライタ」 という） と結合し、 コネクタ経由で電力の供給を受けなが らリーダライ夕との間で信号の授受を行なう。 一方、 非接触型 I C力一 ドは、 アンテナを介してリーダライ夕と非接触状態で結合し、 アンテナ 経由で電力の供給を受けながらリーダライ夕との間で信号の授受を行な Ό。
近年、 一枚の力一ドで上記接触と非接触のいずれでも通信が可能なも のが複合型の I Cカードとして考案され、 開発されつつある （例えば特 表平 1 0— 5 0 5 9 3 2号公報参照） 。 複合 I Cカードは、 ユーザにと つて便利であり、 利用範囲が広がりつつある。
第 8図に従来の複合 I Cカードの内部回路の構成を示す。 内部回路 2 が集積化されて I Cチップになる。 電源と信号が、 非接触動作の場合は コイル状のアンテナ 1経由で供給され、 接触型動作の場合は、 コネクタ 1 0経由で供給される。 情報処理回路 8への送受信信号として、 アンテ ナ 1経由又はコネクタ 1 0経由のいずれかの信号がセレクタ回路 2 2に よって選択される。 選択は、 例えば、 この従来例では、 電圧検出回路 2 1がコネクタ 1 0の端子 Vdd に電源が供給されたことを検出すること によって行なわれ、 検出の結果、 コネクタ 1 0経由の信号が選択される。 このようにして、 接触及び非接触で情報処理回路 8が共用されると共 に、 上記従来例の場合には、 コネクタ 1 0経由即ち接触の結合に優先順 位を設け、 同時に接触及び非接触で動作することを避けている。
通常、 情報処理回路 8は、 処理部とメモリを有し、 リーダライ夕から の指示に従ってメモリの内容を読み出して送信信号としたり、 リ一ダラ イタからの受信信号でメモリ内容を書換える等の動作を行なう。
また、 非接触動作の場合の電源は、 アンテナ 1で受信した高周波信号 を整流平滑回路 3によって整流して平滑化し、 その直流出力電圧によつ て得られる。 一方、 コネクタ 1 0からの電源は、 その端子を通して直接 リーダライ夕から得られる。
なお、 優先を非接触結合側にした従来例を第 9図に示す。 この例では、 電圧検出回路 2 1の代わりにアンテナ 1からの高周波信号を検出する高 周波検出回路 2 3が設けられ、 高周波信号の有無によってセレクタ回路 2 2の選択動作が制御される。 発明の開示
上記の複合 I Cカードにおいては、 優先でない側の結合で通信中に、 優先側の結合を断続させるなどの操作を行なうことによって I Cに異常 動作を起こさせることが不可能ではない。 この異常動作を故意に起こし てタンパ一 （ I C内部の勝手な開封や改竄） を行なうということがあり 得、 現状では、 このような不都合に対して防備がないのが実情である。 本発明の目的は、 正常でない結合状態の発生を抑え、 I Cの異常動作 を防止することが可能な I Cカードを提供することにある。
本目的を達成するために、 本発明の I Cカードは、 接触及び非接触の それそれの結合を検出する手段と、 一方の結合よる通信が継続中に他方 の結合を起こさせる電力及び信号の供給があった場合にいずれの結合に よっても通信が行なわれないように通信を遮断する手段とを有すること を特徴としている。 他方の結合を起こさせる電力及び信号の供給がある と、 一切の通信機能が遮断されるので、 I Cの異常動作が抑えられる。 図面の簡単な説明
第 1図は、 本発明に係る I Cカードの第 1の実施例を説明するための 回路図であり、 第 2図は、 本発明の第 1の実施例を説明するための複合 I Cカードの平面図であり、 第 3図は、 本発明の第 2の実施例を説明す るための回路図であり、 第 4図は、 本発明の第 3の実施例を説明するた めの回路図であり、 第 5図は、 本発明の第 3の実施例に用いたロジック 回路を説明するための回路図であり、 第 6図は、 本発明の第 4の実施例 を説明するための回路図であり、 第 7図は、 本発明の第 5の実施例を説 明するための回路図であり、 第 8図は、 従来の複合 I Cカードの例を説 明するための回路図であり、 第 9図は、 従来の複合 I Cカードの他の例 を説明するための回路図である。 発明を実施するための最良の形態
以下、 本発明に係る I Cカードを図面を用いた幾つかの実施例を参照 して更に詳細に説明する。 なお、 第 1図〜第 9図における同一の記号は、 同一物又は類似物を表示するものとする。
(実施例 1 )
第 1図において、 1 8は、 非接触結合によって通信を行う場合に整流 平滑回路 3から直流電圧が出力されたことを検出する電圧検出回路、 1 9は、接触結合によって通信を行う場合にコネクタ 1 0から電源 Vddが 供給されたことを検出する電圧検出回路、 7， 9は、 情報処理回路 8へ のクロック信号、 リセッ ト信号、 デ一夕受信信号及び同回路からのデ一 夕送信信号について、 それそれ、 情報処理回路 8と通信制御回路 6との 間の接続の断続を行なうゲート回路及び情報処理回路 8とコネクタ 1 0 との間の接続の断続を行なうゲート回路である。
電圧検出回路 1 8、 1 9は、 いずれも電圧の有無を検出するコンパレ 一夕からなる。 また、 ゲート回路 7 , 9は、 第 1図のそれそれのブロッ クの線上に小丸で示した否定入力端子に信号が到来すると非導通状態に なり、 接続を遮断する一般的なゲート回路である。 電圧検出回路 1 8の 出力端子がゲート回路 9の否定入力端子に接続され、 電圧検出回路 1 9 の出力端子がゲート回路 7の否定入力端子に接続される。
更に、 通信制御回路 6は、 アンテナ 1からの高周波信号を復調してク ロック信号、 リセッ ト信号及びデータ受信信号を生成し、 情報処理回路 8からのデ一夕送信信号をアンテナ 1からの高周波信号に変調する回路 であり、 コネクタ 1 0は、 クロック信号、 リセッ ト信号及びデ一夕受信 信号及びデ一夕送信信号に対して、 それそれ端子 Clock, Reset , In , Outを有している。 端子 Vssは接地される。 また、 ダイオード 1 1は、 電源電流の逆流を防止するための素子であり、 電圧制限回路 5は、 非接 触結合の状態で動作する場合に電源電圧が限度を越えて高くなるのを抑 える回路である。
以上の内部回路 2が集積化されて 1個の I Cチップとなる。 この I C チップ及びコイル状のアンテナ 1とがカード基材の中に埋め込まれ、 コ ネクタ 1 0がカード基材裏面に設置されて I Cカードが構成される。 本 実施例の場合、 I Cカードは、 複合 I Cカードとして構成される。 第 2図にカード基材の表面層をはずした複合 I Cカードの平面図を示 す。 第 2図において、 2 0は 1 。チップ、 3 0は表面層をはずした I C カードであり、 I Cチップ 2 0は、 コネクタ 1 0の各端子とワイヤボン ディングによって接続される。
続いて、 本実施例の I Cカード 3 0の内部回路 2の動作について説明 する。 まず、 アンテナ 1を通じて電力とクロック信号とリセッ ト信号と データ信号の送受信がなされる非接触結合での動作を述べる。 アンテナ 1が受信した高周波電力は、 整流平滑回路 3により直流電圧に変換され、 逆流防止用ダイオード 1 7を通った後に、 電圧制限回路 5で規制される 電圧で各回路に供給される。 更に、 整流平滑回路 3の出力の直流電圧は、 電圧検出回路 1 8に入力される。 一方、 アンテナ 1を通じて送受信され るクロック信号、 リセッ ト信号及びデータ送受信信号は、 通信制御回路 6により処理され、 ゲート回路 7を介してメモリを含む情報処理回路 8 に供給される。
ゲート回路 9に電圧検出回路 1 8の出力端子が接続されているので、 ゲ —ト回路 9は、 整流平滑回路 3に電圧が生じた結果として得られる電圧 検出回路 1 8の出力信号を入力してコネクタ 1 0と情報処理回路 8との 接続を遮断する。 従って、 コネクタ 1 0に電力及び信号が到来しても、 通信は行なわれない。
但し、 電源 Vddは、 電圧検出回路 1 9に接続されているので、 電源電 圧 Vddの検出結果の信号が出力され、ゲート回路 7も遮断状態になる。 その結果、 一切の通信機能が遮断される。
次に、 コネクタ 1 0を通じて電力とクロック信号とリセッ ト信号とデ 一夕信号の送受信が行われる接触結合での動作を述べる。 コネクタ 1 0 からの直流電源電圧 Vddは、逆流防止用ダイオード 1 1を経由して各回 路に供給される。 更に、 電源電圧電圧 Vddは、 電圧検出回路 1 9に入力 される。 コネクタ 1 0からのクロック信号， リセッ ト信号及びデ一夕送 受信信号は、 ゲート回路 9を介して情報処理回路 8に供給される。 ゲ一 ト回路 7に電圧検出回路 1 9の出力端子が接続されているので、 ゲート 回路 7は、 コネクタ 1 0から電力が供給された結果として得られる電圧 検出回路 1 9の出力信号を入力して通信制御回路 6と情報処理回路 8と の接続を遮断する。
但し、 整流平滑回路 3は、 電圧検出回路 1 8に接続されているので、 アンテナ 1に高周波信号が到来し、 直流電圧が発生すると、 電圧検出結 果の信号が出力され、 ゲート回路 9も遮断状態になる。 その結果、 一切 の通信機能が遮断される。
以上に述べたように、 電力が供給されることで結合を検知し、 一方の 結合よる通信が継続中に他方の結合を起こさせる電力の供給があった場 合に一切の通信を遮断する作用を行わせしめることが可能となり、 それ によって正常でない結合状態での通信を不可能とすることができ、 耐夕 ンパー性の良い I Cカードを実現することができる。
(実施例 2 )
実施例 1で採用した電圧検出で結合を検知する代わりに、 クロック信 号の有無で結合を検知するようにした実施例を第 3図に示す。 第 3図に おいて、 1 3は、 通信制御回路 6で生成されたクロック信号を検出する クロック検出回路、 1 4は、 コネクタ 1 0からのクロック信号を検出す るクロック検出回路である。 クロック検出回路 1 3、 1 4は、 いずれも リ トリガブルワンショッ 卜によって構成され、 クロック信号が入力され るとそれを検出して、 検出結果を出力する。 また、 クロック検出回路 1 3の出力端子がゲート回路 9の否定入力端子に接続され、 ク口ック検出 回路 1 4の出力端子がゲート回路 7の否定入力端子に接続される。 その 他の構成は、 実施例 1 と同様である。 アンテナ 1を通じての非接触結合での動作の場合、 ゲート回路 9は、 通信制御回路 6でクロック信号が生成された結果として得られるクロッ ク検出回路 1 3の出力信号を入力してコネクタ 1 0と情報処理回路 8と の接続を遮断する。 従って、 コネクタ 1 0に電力及び信号が到来しても 通信は行なわれない。
但し、 コネクタ 1 0の端子 Clockに到来したクロック信号はクロック 検出回路 1 4に供給されるので、 クロック信号有の検出結果の信号が出 力され、 ゲート回路 7も遮断状態になる。 その結果、 一切の通信機能が 遮断される。
次に、 コネクタ 1 0を通じての接触結合での動作の場合は、 ゲート回 路 7は、 コネクタ 1 0からクロック信号が供給された結果として得られ るクロック検出回路 1 4の出力信号を入力して通信制御回路 6と情報処 理回路 8との接続を遮断する。
但し、 通信制御回路 6は、 クロック検出回路 1 3に接続されているの で、 アンテナ 1に高周波信号が到来し、 クロック信号が生成されると、 クロック検出結果の信号が出力され、 ゲート回路 9も遮断状態になる。 その結果、 一切の通信機能が遮断される。
なお、 クロック検出回路 1 3， 1 4として、 その他に、 例えば、 フリ ヅプフ口ップ回路を用いることが可能である。 フリップフ口ップ回路は、 —度クロック信号を入力すると、 信号有りの状態を維持し、 クロック検 出の信号を出力する。
以上に述べたように、 クロック信号が供給されることで結合を検知し、 一方の結合よる通信が継続中に他方の結合を起こさせるクロック信号の 供給があった場合に一切の通信を遮断する作用を行わせしめることが可 能となり、 それによつて正常でない結合状態での通信を不可能とするこ とができ、 耐夕ンパー性の良い I Cカードを実現することができる。 そ して、 特に、 接触結合で通信中、 例えばまだ妨害源との距離があってァ ンテナ側からの電波強度が弱く、 電源検出が不十分でもクロック検出が 可能となる場合がある。 そのような場合、 本実施例のクロック検出を備 えることによってタンパ一をより早く検出することが可能となる。
(実施例 3 )
実施例 2において、 一切の通信機能の遮断を情報処理回路 8のメモリ の書込み動作が終了するまで猶予するようにした実施例を第 4図に示す。 第 4図において、 1 5は、 メモリの書込み動作中、 クロック検出回路 1 3 , 1 4の出力信号を遮断するロジック回路である。 その他の構成は、 実施例 2と同様である。
ロジック回路 1 5は、 クロック検出回路 1 3 , 1 4の出力信号とメモ リアクセスフラグを入力して論理動作を行なう回路で、 その構成を第 5 図に示す。 ゲート回路 9 , 1 0の否定入力端子には、 ロジック回路 1 5 の出力端子が接続される。 本実施例では、 メモリに電気的書換可能不揮 発性半導体メモリを用い、 同メモリの有する昇圧回路を動作させるゲー ト信号をメモリアクセスフラグとして用いた。 なお、 メモリにはその他 の形式の不揮発性半導体メモリの使用が可能である。
第 5図に示した論理構成により、 一方のクロック検出回路がクロック 信号を検出してから後に他方のクロック検出回路がクロック信号を検出 した場合、 メモリアクセスフラグが有る間は、 他方のクロック検出回路 の出力が抑えられ、 メモリの書込み動作が終了するまで他方のクロック 検出回路の出力が猶予される。 即ち、 メモリアクセスフラグがメモリが 書込み動作中か否かを判定する信号として用いられ、 一切の通信機能の 遮断がメモリの書込みが終了するまで猶予される。
メモリの書込みが終了すると、 他方のクロック検出回路の出力信号が ロジック回路 1 5から出力され、 それによつて実施例 3の動作が行なわ れ、 一切の通信機能が遮断される。
以上により、 一方の方法で結合が成立して情報処理回路 8がメモリの 書込み動作中に他の方法での結合がされた場合、 後からの方法での通信 は遮断されたままで従前の結合はメモリの書込み動作が終了するまで遮 断を猶予することことによってメモリー内容の損傷を防く、ことを可能に した、 耐夕ンパー性の良い I Cカードを実現することができる。
なお、 結合の検出は、 実施例 2のクロック検出に限定するものではな く、 本実施例においては実施例 1の電圧検出も採用可能であり、 同様の 効果を得ることができる。
(実施例 4 )
実施例 2において一切の通信機能が遮断される際に、 情報処理回路 8 にリセッ トを施すようにした実施例を第 6図に示す。 第 6図において、 1 6は、 クロック検出回路 1 3， 1 4の出力信号のアンドを取り、 双方 の回路から同時に検出結果の信号が出力されたときにリセッ ト信号を出 力するアンド回路である。 その他の構成は、 実施例 2と同様である。 情報処理回路 8の処理部は、 電源が供給された状態でクロック信号の 供給が絶たれた後、 再びクロック信号が供給されたときに所定の動作を せず、 暴走を起こすような論理構成を採用せざるを得ない場合がある。 本実施例は、 そのような不都合を回避するためのものである。 その目 的を達成するため、 本実施例においては、 一方の結合によって一方のク 口ック検出回路がクロック信号を検出してから後に他方の結合が加わつ て他方のクロック検出回路もク口ック信号を検出した場合、 アンド回路 1 6からリセッ ト信号が情報処理回路 8に送出され、 情報処理回路 8が リセッ トされる。 これによつて、 実施例 3の動作が実施されて一切の通 信機能が遮断されると共に、 クロック信号が再供給されたときの情報処 理回路 8の暴走が防止される。 なお、 結合の検出は、 実施例 2のクロック検出に限定するものではな く、 本実施例においては実施例 1の電圧検出も採用可能であり、 同様の 効果を得ることができる。
(実施例 5 )
実施例 3による他方のクロック検出回路の出力の猶予があってから実 施例 4による情報処理回路 8のリセッ トを行なうようにした実施例を第 7図に示す。 実施例 5にアンド回路 1 6が加えられ、 同回路にロジック 回路 1 5の出力信号が入力される。 それによつて、 アンド回路 1 6は、 メモリの書込み動作が終了する迄の猶予期間を経てからリセッ ト信号を 出力し、 情報処理回路 8をリセッ トする。
以上によって、 メモリ内容の損傷を防ぐことができ、 かつ、 情報処理 回路 8の暴走を防止することができる信頼性の高い I C力一ドを実現す ることができる。
なお、 結合の検出は、 実施例 2のクロック検出に限定するものではな く、 本実施例においては実施例 1の電圧検出も採用可能であり、 同様の 効果を得ることができる。
本発明によれば、 一方の結合よる通信が継続中に他方の結合を起こさ せる電力及び信号の供給があった場合にいずれの結合によっても通信が 行なわれないように通信を遮断するので、 I C内部の勝手な開封や改竄、 即ちタンパ一を防ぐことが可能になり、 耐夕ンパー性の良い I Cカード を提供することができる。
産業上の利用可能性
本発明に係る I Cカードは、 キャッシュ、 アドレス、 個人情報、 識別 などの広範囲の情報を取り扱い可能であり、 しかも前記したように異常 動作が防止されるので、 金融、 流通、 交通、 医療保険などの広い分野に 適用可能である。

Claims

請 求 の 範 囲
1 . 外部の装置と通信を行なうための内部回路を集積化した半導体集積 回路とアンテナとコネクタとを有し、 外部の装置との間での電源の供給 及び信号の授受がコネクタ経由による接触結合及びアンテナ経由による 非接触結合のいずれでも可能な I C ( Integrated Circuit)カードにおい て、 接触及び非接触のそれそれの結合を検出する手段と、 一方の結合に よる通信が継続中に他方の結合を起こさせる電源及び信号の供給があつ た場合にいずれの結合によっても通信が行なわれないように通信を遮断 する手段とを備えてなることを特徴とする I Cカード。
2 . 前記結合を検出する手段は、 供給される電源の電圧を検出する回路 によって構成されることを特徴とする請求の範囲第 1項に記載の I C力 一ド。
3 . 前記結合を検出する手段は、 供給されるクロック信号を検出するク 口ック検出回路によって構成されることを特徴とする請求の範囲第 1項 に記載の I Cカード。
4 . 前記通信を遮断する手段は、 一方の結合が検出された場合に他方の 結合のための信号の授受を遮断する回路によって構成されることを特徴 とする請求の範囲第 1項 第 3項のいずれか一に記載の I Cカード。
5 . 前記通信を遮断する手段は、 前記内部回路の有する情報処理回路の メモリが書込み動作を行なっているときは、 その書込みが終了するまで 遮断を猶予する手段を含んでいることを特徴とする請求の範囲第 4項に 記載の I Cカード。
6 . 前記通信を遮断する手段は、 通信を遮断すると同時に前記内部回路 が有する情報処理回路をリセッ 卜する手段を含んでいることを特徴とす る請求の範囲第 4項に記載の I 。カード。
7 . 前記通信を遮断する手段は、 通信を遮断すると同時に前記内部回路 が有する情報処理回路をリセッ 卜する手段を更に含んでいることを特徴 とする請求の範囲第 5項に記載の I Cカード。
8 . 外部の装置と通信を行なうための内部回路を集積化した半導体集積 回路とアンテナとコネクタとを有し、 外部の装置との間での電源の供給 及び信号の授受がコネクタ経由による接触結合及びアンテナ経由による 非接触結合のいずれでも可能な I C (Integrated Circuit)カードにおい て、 接触結合を起こさせる電源及び信号の供給を検出する第 1の検出回 路と、 非接触結合を起こさせる電源及び信号の供給を検出する第 2の検 出回路と、 コネクタ経由で授受する信号の断続を第 1の検出回路の出力 信号によって行なう第 1のゲート回路と、 アンテナ経由で授受する信号 の断続を第 2の検出回路の出力信号によって行なう第 2のゲート回路と からなり、 第 1及び第 2の検出回路は、 それそれ他方の検出回路の動作 の有無に拘わらず動作する回路であることを特徴とする I Cカード。
9 . 第 1及び第 2の検出回路は、 それそれ、 供給される電源の電圧を検 出する回路であることを特徴とする請求の範囲第 8項に記載の I Cカー
1 0 . 第 1及び第 2の検出回路は、 それそれ、 供給されるクロック信号 を検出するクロック検出回路であることを特徴とする請求の範囲第 8項 に記載の I Cカード。
1 1 . 第 1の検出回路と第 1のゲート回路の間及び第 2の検出回路と第 2のゲート回路の間に、 前記内部回路の有する情報処理回路のメモリが 書込み動作を行なっているときは、 その書込みが終了するまで遮断を猶 予するロジック回路が接続されていることを特徴とする請求の範囲第 8 項-第 1 0項のいずれか一に記載の I C力一ド。
1 2 . 第 1及び第 2の検出回路のそれそれの出力信号を入力して前記内 部回路の有する情報処理回路をリセッ 卜する回路を更に有していること を特徴とする請求の範囲第 8項〜第 1 0項のいずれか一に記載の I C力 一ド。
1 3 . 前記ロジック回路の出力信号を入力して前記内部回路の有する情 報処理回路をリセッ 卜する回路を更に有していることを特徴とする請求 の範囲第 1 2項に記載の I Cカード。
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AL Designated countries for regional patents

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