WO2001016678A1

WO2001016678A1 - Systeme de controleur programmable et procede de reinitialisation dudit systeme

Info

Publication number: WO2001016678A1
Application number: PCT/JP1999/004680
Authority: WO
Inventors: Tamiki Kobayashi
Original assignee: Mitsubishi Denki Kabushiki Kaisha
Priority date: 1999-08-30
Filing date: 1999-08-30
Publication date: 2001-03-08
Also published as: US6714996B1; DE19983975B3; JP4230147B2

Description

明細書プログラマブルコントロ一ラシステムおよびプログラマブルコントローラシステムのリセッ卜制御方法技術分野

この発明は、プログラマブルコントローラシステムおよびプログラマブルコントローラシステムのリセット制御方法に関するものである。背景技術

従来におけるプログラマブルコントローラシステムについて説明する。第 7図は、従来におけるプログラマブルコントローラシステムのシステム構成を示している。このプログラマブルコントローラシステムは、システムに電源を供給する電源ュニット 5 0 0と、制御のための演算処理を実行するシステムの中枢となる CPUユニット 5 1 0と、 CPUユニット 5 1 0が出力する指合に基づき外部機器 6 0 0へオンオフ情報を出力する出力ュニット 52 0と、専用回線によりシステム（子局 6 1 0) 間のデータ通信を行うデータリンクユニット 5 3 0と、サ一ボモ一夕 620と接続されて位置決め制御を行う位置決めュニット 5 4 0とを有し、これらユニットは、システムバスを含むマザ一ボード（以下、ベースュニットという） 5 5 0に装着され、バス接続されている。

なお、以下の説明においては CPUュニット 5 1 0により制御される出力ュニット 520、データリンクュニット 5 3 0等を総じて 1 0ュニッ卜と呼ぶ。

CPUュニット 5 1 0は、マイクロプロセッサ（MPU) 5 1 1以外に、リセット回路 5 1 2を有している。リセット回路 5 1 2は、電源系統から送られてくる電源ダウン予告のエラー信号（電源リセット信号：以下、 ∑REL信号という ) とマイクロプロセッサ 5 1 1で発生する演算エラー等によるエラ一信号（以下、 CPUERRL信号という）を統合してプログラマブルコントローラシステムの I/Oュニッ卜に対するリセットを制御するリセット信号（以下、 ∑MRE信号という）を出力する。

リセット回路 5 1 2において、 ∑REL信号と CPUERRL信号がともに非アクティブ（Hレベル）である場合には、ダイオード 5 1 3、 5 1 4には電流が流れないので、トランジスタ 5 1 5のベース電位は Hレベルとなり、トランジス夕 5 1 5のェミッタ一コレクタ間に電流が流れ、 ∑MRE信号は Lレベル（非ァクティブ）となる。

たとえば、電源オフにより電源ダウンを検出した電源ュニット 500が∑RE L信号を Lレベルで出力すると、ダイオード 5 1 3の順方向に電流が流れ、トランジス夕 5 1 5のべ一ス電位が Lレベルとなり、トランジスタ 5 1 5のェミツ夕一コレクタ間に電流が流れなくなり、これに応じて∑MRE信号が Hレベル（ァクティブ）となる。

また、 MPU5 1 1内で演算エラーが発生すると、 CPUユニット 5 1 0は、 IZ〇ュニットを初期伏態にリセッ卜するために、 CPUERRL信号を Lレべルで出力する。 CPUERRL信号が Lレベルになると、ダイオード 5 1 4の順方向に電流が流れ、トランジスタ 5 1 5のべ一ス電位が Lレベルとなり、トランジス夕 5 1 5のエミッ夕ーコレクタ間に電流が流れなくなり、 ∑MREが Hレべル（アクティブ）となる。

CPUュニット 5 1 0内部の MPU5 1 1で演算エラーが発生した場合等に M PU5 1 1が CPUERRL信号を Lレベルにして IZOユニットを初期状態にするリセット制御により、あるいは電源オンオフ操作が行われることにより、電源ュニット 500が∑REL信号を Lレベルにして I/Oュニットを初期状態にするリセット制御により、 ∑ MR E信号がベースュニット 550を通してシステムの全てのュニット（出力ュニット 520、デ一夕リンクュニット 530、位置決めュニット 540 ) に伝えられる。

出力ユニット 520は、 ∑MRE信号が Hレベルになると、出力部 52 1のラツチをクリアして外部機器 600をオフする。デ一夕リンクュニット 530は、制御部 5 3 1及び伝送 I /F部 5 3 2の R E S E T端子に Hレベルの信号を入力することにより、制御部 5 3 1及び伝送 I ZF部 5 3 2を初期伏態にリセットしてネットワークを切断する。

位置決めュニット 5 4 0は、制御部 5 4 1の R E S E T端子及び出力部 5 4 2 の C L R端子に Hレベルの信号を入力することにより、制御部 5 4 1を初期状態にリセットすると共に出力部 5 4 2のラツチをクリアしてサーボモータ 6 2 0·の運転を停止させる。

上述のような従来におけるプログラマブルコントローラシステムでは、リセット系統を 1系統しか持たないため、システム全体としてリセットするか、否かの制御しかできず、各ュニットを個別にリセッ卜することができない。

また、従来におけるプログラマブルコントローラシステムで、各ュニットを個別にリセットしょうとする場合には、リセット回路 5 1 2と同様の回路をュニッ卜の台数分だけ C P Uュニット 5 1 0の内部に作り込み、 ∑MR E信号に相当するリセット信号をュニッ卜の台数分だけ C P Uュニット 5 1 0内部及びベースュニット 5 5 0に設ける必要があり、接続されるュニッ卜の台数がユーザにより自由に設定されるプログラマブルコントローラシステムにおいては、それだけの回路、制御信号を設けることは現実的に不可能といえる。

また、従来におけるプログラマブルコントローラシステムでは、位置決めュニット 5 4 0の制御部 5 1が暴走した場合、位置決めュニット 5 4 0の制御部 5 4 1を初期化するために、 C P Uユニット 5 1 0力、 C P U E R R L信号を Lレベルで出力することにより、リセットを発行すると、データリンクユニット 5 3 0までリセットされてしまレ、、ネットワークが切断されてしまうなど、システムの運用が非効率になるという問題点があつた。

また、従来におけるプログラマブルコントローラシステムでは、 C P Uュニット 5 1 0内部の演算エラー等でシステムが停止した場合に、出力をクリアするためにリセットを発行すると、データリンクュニット 5 3 0までリセットされてしまい、ネットワークが切断されてしまうなど、システムの運用が非効率になるという問題点があった。

また、従来におけるプログラマブルコントローラシステムでは、各ユニットを個別にリセッ卜することができないため、同一のベースュニット 550を用いたプログラマブルコントローラシステムにより CPUュニット 51 0の台数を単数又は複数に変えてシステムの制御を行うことができないという問題点があった。従って、本発明は、同一ベースユニットを用いたプログラマブルコントローラシステムで、単独 CPUユニット、複数台の CPUユニットによる I/Oュニット個々のリセット制御を可能とするプログラマブルコントロ一ラシステムを提供することを目的としている。発明の開示

本発明は、システム全体の制御を行う単独あるいは複数台の CPUュニッ卜と、 CPUュニッ卜の制御の下に動作する複数台の Iノ 0ュニッ卜とを備えるプログラマブルコントローラシステムのリセット制御方法において、 CPUュニットが各 I/Oュニット毎に制御 CPU指定情報を指合する命令を書込み、各 1 〇ュニットは CPUュニットが指合する命合をデコードして制御 CPU指定情報であることを判断し、その制御 CPU指定情報を IZOユニット内に保持し、 CP uュニットがリセット制御を指合する命合を全ての Iノ〇ュニッ卜に対して発行し、各 IZOユニットは、そのリセット制御を指合する命令をデコードして制御元の CPUュニットからの命令であると判断した場合には、そのリセット制御指令に従うことにより、 CPUュニットが指定するシステム上の特定の 1 0ュニットのリセットを制御するものである。したがって、 CPUユニットが指定するシステム上の特定の IZOュニットのみをリセッ卜することができる。

また、本発明は、 CPUュニッ卜が各 IZOュニットに対してリセットを発行する命合として、 I/Oユニットの制御部をリセット制御する命令と、 1ノ0ュニットの出力部をリセット制御する命令の 2種類を備えている。したがって、 I zoュニットの制御部と出力部とを個別にリセッ卜することができる。また、本発明は、システム全体の制御を行う単独あるいは複数台の CPUュニットと、 CPUュニットの制御の下に動作する複数台の IZOュニットとを備えるプログラマブルコントローラシステムのリセット制御方法において、 CPUュニットがシステム全体に発行するリセット信号として、 IZOュニットの制御部をリセット制御する信号と、 IZOユニットの出力部をリセット制御する信号の 2系統を備え、その二つの信号の使い分けにより、 IZOユニットのリセットを制御部と出力部とで個別に行う。したがって、システム全体の IZOユニットのリセット制御を、 I /0ユニットの制御部のリセットと、出力部のリセットとに分けて行うことができる。

また、本発明は、システム全体の制御を行う単独あるいは複数台の CPUュニットと、 CPUュニッ卜の制御の下に動作する複数台の 1 0ュニッ卜とを備えるプログラマブルコント π—ラシステムにおいて、 CPUュニットが各 IZOュニット毎に制御 CPU指定情報を指合する命令を書込み、各 1 〇ュニットは c PUュニッ卜が指合する命合をデコードして制御 CPU指定情報であることを判断し、その制御 CPU指定情報を IZOユニット内に保持し、 CPUユニットがリセット制御を指令する命合を全ての I/Oュニットに対して発行し、各 IZO ュニットは、そのリセット制御を指令する命合をデコードして制御元の CPUュニットからの命合であると判断した場合には、そのリセット制御指合に従うことにより、 CPUュニッ卜が指定するシステム上の特定の IZOュニッ卜のリセットを制御する。したがって、 CPUユニットが指定するシステム上の特定の IZ

〇ュニットのみをリセットすることができる。

また、本発明は、 CPUユニット力、各 1ノ0ユニットに対してリセットを発行する命令として、 I/Oユニットの制御部をリセット制御する命令と、 IZO ュニットの出力部をリセット制御する命合の 2種類を備えている。したがって、 IZOュニットの制御部と出力部とを個別にリセットすることができる。

また、本発明は、 IZOユニット力、制御 CPU指定情報をラッチするレジス夕と、 CPUュニッ卜が指定するシステム上の特定の I/Oュニットのみをリセットするための情報をラッチするレジス夕とを有している。したがって、レジス夕の内容を参照して CPUュニットが指定するシステム上の特定の I/Oュニットのみをリセットすることができる。

また、本発明は、複数台の CPUュニッ卜がそれぞれ別の IZOュニッ卜の制御を行う分散制御型マルチ C P U方式のプログラマブルコントローラシステムである。したがって、分散制御型マルチ CPU方式のプログラマブルコントローラシステムにおいて、 CPUュニットが指定するシステム上の特定の I 0ュニットのみをリセットすることができる。

また、本発明は、現在稼動しているデューティ CPUユニットがエラーにより停止した場合に、停止した CPUュニッ卜の代わりとなって稼動する待機 CPU ュニットを含む冗長制御型マルチ CPU方式のプログラマブルコントローランステムである。したがって、冗長制御型マルチ CPU方式のプログラマブルコントローラシステムにおいて、 CPUュニッ卜が指定するシステム上の特定の IZO ュニットのみをリセッ卜することができる。

また、本発明は、システム全体の制御を行う単独あるいは複数台の CPUュニットと、 CPUュニッ卜の制御の下に動作する複数台の I/Oュニットとを備えるプログラマブルコントローラシステムにおいて、 CPUユニットは、システム全体に発行するリセット信号として、 IZOュニットの制御部をリセット制御する信号を出力する手段と、 IZOュニッ卜の出力部をリセット制御する信号を出力する手段を有し、その二つの信号の使い分けにより、 IZOユニットのリセットを制御部と出力部とで個別に行う。したがって、システム全体の I/Oュニッ卜のリセット制御を、 Iノ〇ュニットの制御部のリセットと、出力部のリセットとに分けて行うことができる。

また、本発明は、複数台の CPUュニットがそれぞれ別の I/Oュニッ卜の制御を行う分散制御型マルチ C P U方式のプログラマブルコントローラシステムであり、複数台の CPUュニットの ^がリセット制御を一元管理する。したがつて、分散制御型マルチ CPU方式のプログラマブルコントローラシステムにおいて、システム全体の I /〇ユニットのリセット制御を、 I Z〇ユニットの制御部のリセットと、出力部のリセットとに分けて行うことができる。

また、本発明は、現在稼動しているデューティ C P Uユニットがエラ一により停止した場合に、停止した C P Uュニットの代わりとなって稼動する待機 C P U ュニットを含む冗長制御型マルチ C P U方式のプログラマブルコントローラシステムである。したがって、冗長制御型マルチ C P U方式のプログラマブルコントローラシステムにおいて、システム全体の 1ノ〇ユニットのリセット制御を、 I zoュニッ卜の制御部のリセットと、出力部のリセットとに分けて行うことができる。図面の簡単な説明

第 1図は、この発明におけるグループ I /Oリセットならびにグループュニットリセットを行うプログラマブルコントロ一ラシステムを示すシステム構成図であり、第 2図は、命令 I N S T - Wの詳細内容を示す説明図であり、第 3図は、この発明におけるシステムリセットを行うプログラマブルコントロ一ラシステムを示すシステム構成図であり、第 4図は、この発明におけるプログラマブルコントローラシズテ厶を分散制御型マルチ C P U方式のプログラマブルコントローラシステムに適用した実施の形態を示すシステム構成図であり、第 5図は、この発明におけるプログラマブルコント口一ラシステムを冗長制御型マルチ C P U方式のプログラマブルコントローラシステムに適用した実施の形態を示すシステム構成図であり、第 6図は、冗長制御型マルチ C P U方式のプログラマブルコント口ーラシステムにおける C P Uュニッ卜の故障検出手順を示す説明図であり、第 7 図は、従来におけるプログラマブルコントローラシステムを示すシステム構成図である。発明を実施するための最良の形態

本発明をより詳細に詳述するために、添付の図面に従ってこれを説明する。まず、この発明によるプログラマブルコントローラシステムにおける 4種類のリセットの概要について説明する。

CPUュニットは、 1 0ュニッ卜の動作状態確認用のポートを定期的に監視し、 IZOユニットに異常が発生したことを検出すると、検出したエラー状態にしたがって、

(1) 自ュニッ卜が管理する IZOュニットの出力部のみリセットすればよい場合には、グループ IZ〇リセットを発行し、

(2) 自ュニッ卜が管理する 1 0ュニッ卜の制御部をリセットする必要がある場合には、グループユニットリセットを発行し、

(3)重度のエラーのためシステム全体の出力部をリセッ卜する必要がある場合には、システム IZOリセットを発行し、

(4) システム全体の制御部をリセットする必要がある場合には、システムュニットリセットを発行する。

第 1図は、この発明の実施の形態 1におけるグループ Iノ0リセッ卜ならびにグループュニットリセットを行う複数台の CPUュニットを含むプログラマブルコントロ一ラシステムを示している。

このプログラマブルコントロ一ラシステムは、システムに電源を供給する電源ュニット 1 0と、制御のための演算処理を実行するシステムの中枢となる CPU ュニット 2 OAおよび 20Bと、サ一ボモ一夕（図示省略）を接続されて位置決め制御を行う位置決めュニット 30と、専用回線により図示されていない他のシステム間のデータ通信を行うデータリンクユニット 50と、を有し、これらュニットはシステムバス 61を含むベースュニット 60によって相互に接続されてい

CPUュニット 20 A、 20 Bは、 MPU21と、 MPU21より書込まれたデータをベースュニット 60のシステムバス 61上に出力する命合生成部 22とを含んでおり、ライト時には、システムバス 61上に、コマンドフェーズ CMD 、アドレスフェーズ ADR、データフェーズ DTA (詳細は後述する）の三つのフェーズから成る一連のデータによるライト命合 I NST— Wをシステムバス 6 1上に発行する。

一^ 3の Iノ 0ュニットである位置決めュニット 30は、システムバス 6 1を通して CPUュニット 2 OAあるいは 20 Bが発行された命令を解読するコマンドデコード部 3 1と、位置決め制御を行う制御部 32と、サーボモータを駆動する信号を出力する出力部 33と、 CPUュニッ卜とのデータの授受を行うためのバッファメモリ 34と、コマンドデコード部 3 1で解読した命令の実行結果をラッチするレジスタ 35、 3 6、 37、 38、 39とを含んでいる。

ここでは、レジスタ 35は管理 CPU指定情報を、レジスタ 36はグループ I 〇リセット情報を、レジス夕 37はグループ IZOリセットマスク情報を、レジス夕 38はグループュニットリセット 1青報を、レジス夕 39はグループュニットリセットマスク情報をそれぞれラッチする。レジスタ 35、 36、 37の出力側は論理回路 40によって出力部 33の CLR端子に接続され、レジスタ 35、 38、 39の出力側は論理回路 4 1によって制御部 32の RESET端子に接続され、レジスタ 35〜 39の設定により制御部 32や出力部 33のリセット制御を行う。

たとえば、レジス夕 35の CPU 0ビットとレジス夕 38の RSTH0ビットとレジスタ 3 9の RMK0ビットをそれぞれオンさせると、論理回路 4 1より制御部 32の RESET端子に Lレベルの信号が入力され、制御部 32が初期状態にリセットされる。

プログラマブルコントローラシステムでは、 CPUュニット 2 OAあるいは 2 0 B力、 1ノ〇ュニッ卜に対してシステムバス 6 1を介して命合 INST— Wを発行することにより、 I/Oュニッ卜に対してデータの書込みを行う。

命令 I N S T— Wの詳細内容にっレ、て第 2図を用いて説明する。命令 I N S T —Wは、コマンドフェーズ CMDと、アドレスフェーズ ADRと、データフエ一ズ D A T Aの三つのフエ一ズからなる。

コマンドフヱーズ CMDには、命令の対象がシステム全てのュニットなのか、特定の Iノ0ュニットなのかを表す数ビットからなる命合範囲指定情報と、特定の IZ〇ュニットに対する命合である場合にベースュニットのどのスロットに装着されている IZOュニットに対する命合なのかを表す数ビットからなるスロット指定情報と、バッファメモリ、入出力レジス夕など I/Oユニット内のァクセスエリアを表す数ビットからなるエリア指定情報が含まれている。

ァドレスフヱーズ ADRには Iノ 0ュニットのコマンドフヱーズ CMDで指定されたアクセスエリアのアドレスが書き込まれ、データフェーズ DATAは、ラィト時には Iノ〇ュニットにライ卜するデータで、リード時は 1ノ0ュニットから読み出されるデータで構成される。

つぎに、命令発行の詳細手順について説明する。 CPUュニット 2 OAが IZ 〇ユニット（位置決めユニット） 30のバッファメモリ 34のアドレス Aに対してデータ Bをライ卜する場合には、 CPUュニット 20 A内部の MPU21は、命合生成部 22に対し、 I/Oュニット 30に対してバッファメモリ 34のアドレス Aにデータ Bをライ卜するという指合 I NST— Wを発する。

命令生成部 22は、コマンドフェーズ CMDをシステムバス 61上に出力し、

—定間隔をおいてアドレスフェーズ ADRをシステムバス 61上に出力し、さらに一定間隔をおいてデータフェーズ DATA— Wをシステムバス 61上に出力す。

CPUュニット 20 Aが IZOュニット 30のバッファメモリ 34のァドレス Cの内容をリードする場合には、 CPUユニット 21 A内部の MPU 21は命令生成部 22に対して、 1ノ0ュニット 30に対してバッファメモリエリアのァドレス Cの内容をリードするという指合 I NST— Rを発する。

命令生成部 22は、コマンドフェーズ CMDをシステムバス 61上に出力し、一定間隔をおいてアドレスフェーズ A DRをシステムバス 61上に出力する。コマンドフェーズ CMDとァドレスフェーズ A DRを受け取った 1ノ〇ュニット 3 0はデータフェーズ DATAを出力し、 CPUュニット 2 OAはそのデータフエーズ DAT Aをリードする。つぎに、 CPUュニッ卜からの命令を受け取った I Z〇ュニットの動作について説明する。

1 〇ュニットは、それぞれ、システムバス 61を介して入力された命合のコマンドフェーズ CMDをコマンドデコ一ド部 31にてデコ一ドし、コマンドフエーズ CMDの命合範囲指定情報、スロット指定情報に、自ュニットに対する命令であることを示す情報が含まれていた場合には、続いて入力されるァドレスフエーズ A DRで指定されるァドレスにデータフヱーズ DAT Aで指定されるデータを書込む。

つぎに、 CPUュニット 20 Aが IZOュニットに対してグループュニットリセットを発行する場合について説明する。グループユニットリセットとは、 CP Uュニットが指定する特定の I/Oュニットの制御部をリセッ卜して IZOュニットを初期状態にするものである。

CPUュニット 20 Aが IZOュニットに対してグループュニットリセットを発行する場合、以下の二つの命令を組合せて実行する。

—つは、 I/Oユニット 30 (または 40) に対して、 CPUユニット 2 OA 力 \ I/Oユニット 30 (または 40) を管理する CPUユニットであるという情報を電源オン後の初期設定時に、 IZ〇ュニット 30 (または 40) 内部の管理 CPU指定情報用のレジス夕 35に書込む命合である。

本命合を実行することにより、レジスタ 35の CPU0ビットが Hレベルとなる。なお、 CPUュニット 20 Bが同じ命令を発行した場合には、レジスタ 35 の CPU 1ビットが Hレベルとなる。

もう Dは、 CPUュニット 2 OAが管理する全ての 1 0ュニッ卜に対して、 CPUュニット 2 OAがグループュニットリセットを発行するという情報を I /〇ュニット内部のグループュニットリセット情報用のレジスタ 38に書込む命令である。

本命合を実行することにより、レジスタ 38の RSTH0ビットが Hレベルとなる。なお、 CPUユニット 20 Bが同じ命合を発行した場合には、レジスタ 3 8の RSTH 1ビットが Hレベルとなる。

グループュニットリセットマスク情報をラッチするレジスタ 39は、初期値（ディフォルト値）を Hレベルに設定されており、このため、上記二つの命合が共に実行されると、制御部 32の RESET端子の入力が Lレベルとなり、 IZO ユニット 30は制御部 32を初期状態にリセットする。

また、 CPUュニット 2 OAが管理する全ての IZOュニットに対してグル一プュニットリセットを解除するという命合をシステムバス 61上に出力すると、たとえば、 1 0ュニット 30のコマンドデコード部 31がコマンドフェーズ C MDをデコードすることにより、レジスタ 38のグループュニットリセット情報がクリアされ、 RSTH0ビットが Lレベルとなり、制御部 32の RESET端子の入力が Hレベルとなるので、グループュニットリセットが解除される。

ここで、 CPUユニット 2 OAが IZOユニット 30または 40に対して、システムバス 61を通じて C PUュニット 20 Aからのグループュニットリセット命令をマスクするレジスタ 39をセッ卜する命合を発行することにより、グループュニットリセットを各 IZOュニット毎にマスクすることが可能である。

これにより、 CPUユニット 2 OAは、自己の管理する I/Oユニット全ての制御部に対して一斉にリセットをかけたり、自己の管理する IZOュニットのうち、エラーを発生した特定の一つの制御部のみをリセットすることができ、制御部が暴走したュニッ卜にのみリセット制御することが可能となるなど、システム運用の効率を高めることができる。

つぎに、 CPUユニット 2 OAが IZOユニット 30、 40に対してグループ 1ノ0リセットを発行する場合について説明する。グループ I/Oリセットとは、 CPUュニッ卜が指定する特定の IZOュニッ卜の出力部のみをリセッ卜するものである。

グループ I/Oリセッ卜の発行及び解除は、グループュニットリセットの場合と同様に、二つの命令を組合せて実行する。

—つは、 CPUユニット 20Aカ 1ノ〇ユニット 30、 40を管理する CP Uュニットであるという情報を IZ〇ュニット 30 (または 40) 内部の管理 C PU指定情報用のレジスタ 35に書込む命合である。

本命令を実行することにより、レジスタ 35の CPU 0ビッ卜が Hレベルとなる。なお、 CPUュニット 20 Bが同じ命合を発行した場合には、レジスタ 35 の CPU 1ビットが Hレベルとなる。

もう一つは、 CPUュニット 2 OAが管理する全ての IZOュニッ卜に対して、 CPUュニット 2 OAがグループ IZOリセットを発行するという情報を電源オン後の初期設定時に I/Oュニット内部のグループ IZOリセット情報用のレジス夕 36に書込む命令である。

本命合を実行することにより、レジスタ 36の I ORH0ビットが Hレベルとなる。なお、 CPUユニット 20 Bが同じ命令を発行した場合、グループ Iノ 0 リセット情報 47の I ORH 1ビットが Hレベルとなる。

グループ Iノ〇リセットマスク情報をラッチするレジス夕 37は、初期値（ディフォルト値）を Hレベルに設定されており、このため上記二つの命令が共に実行されると IZOュニット 30は出力部 33をリセットして出力をオフする。また、 CPUュニット 2 OAが管理する全ての 1 0ュニットに対してグループ 1 0リセットを解除するという命合をシステムバス 61上に出力すると、 I ノ〇ュニット 30のコマンドデコ一ド部 31がコマンドフェーズ CMDをデコードすることにより、レジス夕 36のグループ IZOリセット 1青報がクリアされ、 I ORH0ビットが Lレベルとなり、出力部 33の CLR端子の入力が Hレベルとなるので、グループ I/Oリセッ卜が解除される。

ここで、 CPUユニット 2 OAが IZOユニット 30または 40に対して、システ厶バス 61を通じて CPUュニット 2 OAからのグループ I/Oリセット命合をマスクするレジスタ 37をセッ卜する命合を発行することにより、グループ I/Oリセットを各 IZOュニット毎にマスクすることが可能である。

これにより、 CPUユニット 2 OAは、自己の管理する I/Oユニット全ての出力部を一斉にクリアしたり、自己の管理する 1 0ュニットのうちエラーを発生した特定の一つの出力部のみリセッ卜することができ、システム運用の効率を高めることができる。

なお、第 1図に示されている実施の形態では、各レジス夕 3 5〜3 9を 4ビッ卜のレジスタとして説明したが、各レジス夕のビット数を nビットとすることにより、システム運用の効率を高めるために必要であるならば、任意の n台の C P Uュニットによる制御を行うことが可能である。

実施の形態 1では、 C P Uュニットがシステムバス上に命合を出力してグループュニットリセット、グループ I ZOリセットを発行または解除することにより、 C P Uュニットが指定する特定の 1 〇ュニッ卜に対して制御部と出力部を区別してリセット制御することができるので、発生したエラーの種類によりシステ厶の最低限の範囲をリセット制御することができ、システム運用の効率を高めることができる。

第 3図は、この発明の実施の形態 2におけるシステムリセットを行うプログラマブルコントローラシステムを示している。なお、システムリセットとは、 C P Uユニットがシステム全ての C P Uユニット、 I ZOユニットに対して発行して、それらの制御部をリセットしたり出力部をクリアして外部機器をオフするリセットである。

このプログラマブルコントロ一ラシステムは、システムに電源を供給する電源ュニット 7 0と、制御のための演算処理を実行するシステムの中枢となる C P U ユニット 8 0と、 C P Uユニット 8 0が出力する指合に基づき外部機器 6 0 0へオンオフ情報を出力する出力ュニット 9 0と、専用回線によりシステム（子局 6 1 0 ) 間のデータ通信を行うデータリンクュニット 1 0 0と、サーボモータ 6 2 0と接続されて位置決め制御を行う位置決めュニット 1 1 0とを有し、これらュニットは、システムバスを含むマザ一ボード（以下、ベースュニットという） 1 2 0に装着され、バス接続されている。

出力ュニット 9 0は外部機器 6 0 0に対する出力部 9 1を、位置決めュニット 1 1 0は、位置決め用の制御部 1 1 1 と、サーボモー夕 6 2 0に対する出力部 1 12を有している。また、デ一夕リンクュニット 100は、制御部 101と、伝送 IZF部 1 02を有している。

CPUュニット 80はマイクロプロセッサ（MPU) 8 1以外にリセット回路 82を有している。リセット回路 82は、電源系統から送られてくる電源ダウン予告のエラー信号（∑REL信号）と、 MPU81がシステムの全ての I Z〇ュニッ卜に対して発行するュニットリセット信号とを統合してシステム全ての I Z 〇ュニットの制御部と通信 IZF部等の出力以外の機能のリセット制御を行うリセット制御信号（以下、システムュニットリセット信号という）を出力する。また、リセット回路 82は、 ∑REL信号と、 MPU 81がシステムの全ての 1 〇ユニットに対して発行する IZOリセット信号と、 MPU81の動作を監視するタイマ回路（WDT回路） 83からの出力信号とを統合してシステム全ての IZOュニットの出力部のリセット制御を行うリセット制御信号（以下、システム IZOリセット信号という）を出力する。

リセット回路 82において、 ∑ R E L信号、ュニットリセット信号が非ァクテイブ（Hレベル）である場合には、ダイオード 84、 85には電流が流れないので、トランジスタ 86のベース電位は Hレベルとなり、トランジスタ 86のエミッ夕—コレク夕間に電流が流れ、システムュニットリセット信号が Lレベル（非アクティブ）となる。

たとえば、電源オフにより∑REL信号が Lレベルになると、ダイオード 84 の順方向に電流が流れ、トランジスタ 86のベース電位が Lレベルとなり、トランジス夕 86のェミッタ—コレクタ間に電流が流れくなり、これに応じてシステムュニットリセット信号は Hレベル（アクティブ）となる。

また、たとえば、 MPU81内で演算エラーが発生した場合に、 CPUュニット 80が Iノ 0ュニッ卜の制御部を初期状態にリセッ卜するために、ュニットリセット信号を Lレベルで出力すると、ダイオード 85の順方向に電流が流れ、トランジス夕 86のベース電位が Lレベルとなり、トランジスタ 86のエミッ夕ーコレクタ間に電流が流れなくなり、これに応じてシステムュニットリセット信号が Hレベル（アクティブ）となる。

リセット回路 82は、システム IZOリセット信号についても、ダイオード 8 7、 88、トランジスタ 89による同様のリセット回路を備えている。ただし、システム I /0リセット信号は、論理積回路 82 aにより、リセット回路 82の出力と WDT回路 83の出力（WDT回路 83の出力の初期値は Lレベルである ) との論理積である。 WDT回路83はMPU81の動作を監視して一定時間に互って MPU81からの応答がない場合には MP U 81が停止したとみなして出力を Hレベルにする。従って、 MPU8 1が重度のエラーにより停止した場合には、システム I/Oリセットが発行され、外部への出力がオフされる。

つぎに、実施の形態 2の動作について説明する。 CPUュニット 80が備えているリセットスィッチ（図示省略）を操作すること等により、 MPU8 1がュニットリセット信号をアクティブ（Lレベル）にすることにより、システム全ての I/Oュニットに対してシステムュニットリセットを発行した場合には、システムを構成する全ての I/Oュニッ卜の制御部（データリンクユニット 100の制御部 1 01、位置決めュニット 1 1 0の制御部 1 1 1)及び、出力部以外の機能 (データリンクュニット 1 00の通信 IZF部 102)が初期状態にリセットされる。

CPUュニット 80内部の MP U 81で、演算エラーが発生した場合に、 CP Uュニット 80が IZOリセット信号をアクティブ（Lレベル）にすることにより、システム全ての I/Oユニットに対してシステム I/Oリセットを発行した場合には、システム全ての 1 〇ュニットの出力部（出力ュニット 90の出力部 91、位置決めュニット 1 10の出力部 1 12) のみがリセッ卜され、外部機器 600の出力がオフし、サーボ乇一夕 620の運転が停止する。また、データリンクュニット 100の制御部 101の割込み端子 I Tに割込みが入ることで、デ一夕リンクュニット 100は CPUュニット 80がシステム I/Oリセットを発行したことを認識し、ネットワーク上にその情報を伝送する。

上記二つのシステムリセットを備えることにより、 CPUュニット 80内部のエラーによりシステムが停止した場合でも、データリンクユニット 1 00にはリセットをかけずに出力ュニット 90や位置決めュニット 1 1 0の出力部 9 し 1 1 2のみリセットすることが可能となり、システムを効率よく運用することがでさる

第 4図は、この発明の実施の形態 3におけるプログラマブルコントローラシステムを分散制御型マルチ C P U方式のプログラマブルコントローラシステムに適用した実施の形態を示している。分散制御型マルチ CPU方式のプログラマブルコントローラシステムとは、複数台の CPUュニットがそれぞれ別の 1ノ〇ュニットを制御することにより、 1台の CPUュニットの負荷を分散して大規模且つ高速なシステム制御を実現することができるプログラマブルコントローラシステムである。

このプログラマブルコントローラシステムは、電源ユニット 1 20と、 CPU ュニット 1 30、 1 40、 1 50と（本来、任意の台数の CPUュニットを接続したシステムを構築可能であるが、ここでは一例として CPUュニットを 3台接続した図を示す）、 CPUュニット 1 30が管理する IZOュニット 1 6 0、 1 70と、 CPUュニット 1 40が管理する IZOュニット 1 80と、 CPUュニット 1 50が管理する I/Oュニット 1 90とを有し、これらュニットはシステムバス 20 1を含むベースュニット 200に装着されている。

CPUユニット 1 30、 1 40、 1 50は、実施の形態 1 (第 1図）の CPU ュニッ卜と同様の命合生成部と、実施の形態 2 (第 3図）の CPUュニッ卜と同様のリセット回路とを備えており、また、 IZOュニット 1 60、 1 70、 1 8 0、 1 90は、実施の形態 1 (第 1図）の 1ノ0ユニットと同様のコマンドデコ一ド部ゃ管理 CPU指定情報等をラッチするレジス夕等を備えていると共に、実施の形態 2 (第 3図）の I/Oユニットと同様に、システムリセット信号を入力するようになつている。

ベースュニット 200は、論理積回路 202, 203を含んでおり、 CPUュニット 1 30、 1 40、 1 50のそれぞれのシステムュニットリセット信号は、論理積回路 202による論理積により、各 I ZOユニット 1 60、 1 70、 18 0、 1 90に与えられ、また、 CPUュニット 1 30、 140、 1 50のそれぞれのシステム I/Oリセット信号は、論理積回路 203による論理積により、各 IZOュニット 1 60、 170、 1 80、 1 90に与えられる。

つぎに、分散制御型マルチ CPU方式のプログラマブルコントローラシステムにおけるシステムュニットリセット、システム I/Oリセッ卜について説明する。分散制御型マルチ CPU方式のプログラマブルコントローラシステムでは、電源投入時に、全ての CPUュニット 1 30、 140、 1 50にシステムュニットリセット及びシステム IZOリセットがかかり、イニシャル処理時に CPUュニット 130がシステムュニットリセット及びシステム 1 0リセットを解除し、 CPUュニット 130のシステムュニットリセット信号とシステム IZOリセット信号が Lレベルとなる。これに対し、 CPUユニット 140、 CPUユニット 150はシステムユニットリセット、システム IZ〇リセットを解除せず、これら CPUュニット 140、 150のシステムュニットリセット信号とシステム I /0リセット信号は Hレベルを保つ。

これは、 CPUュニット 1 30がシステム全体を一元管理するためである。すなわち、この状態で、 CPUュニット 1 30が出力するシステムュニットリセット信号をアクティブ（Hレベル）にすることにより、論理積回路 202の出力信号（システムュニットリセット信号）が Hレベルとなり、システム全ての CPU ュニットと I ZOュニットの制御部及び出力部以外の機能が初期状態にリセットされる。

また、 CPUュニット 130が出力するシステム I/Oリセット信号をァクテイブ（Hレベル）にすることにより、論理積回路 203の出力信号（システム I /0リセット信号）が Hレベルとなり、システム全ての CPUュニットと I/O ユニットの出力部がリセットされる。

つぎに、分散制御型マルチ CPU方式のプログラマブルコントローラシステムにおけるグループリセットについて説明する。 CPUュニット 1 30が実施の形態 1の場合と同様に、グループユニットリセットを発行すると、 CPUユニット 1 30が指定した特定の 1ノ0ュニット 1 60、 1 70の制御部及び出力部以外の機能（データリンクュニッ卜の伝送 IZF部等）がリセットされる。同様に、 CPUュニット 1 40あるいは CPUュニット 1 50がグループュニットリセットを発行すると、 CPUュニット 1 40が措定した 1 〇ュニット 1 80あるいは CPUュニット 1 50が指定した IZOュニット 1 90の制御部及び出力部以外の機能がリセットされる。

また、 CPUュニット 1 30が実施の形態 1の場合と同様に、グループ 1 0 リセットを発行すると、 CPUュニット 1 30が指定した特定の 1ノ0ュニット 1 60. 1 70の出力部がリセッ卜される。同様に、 CPUュニット 1 40あるいは CPUュニット 1 50がグループ IZOリセットを発行すると、 CPUュニット 1 40が指定した IZOュニット 1 80あるいは CPUュニット 1 50が指定した I/Oュニット 1 90の出力部がリセッ卜される。

単独 CPUュニットによって複数台の全ての 1 0ュニットを制御する場合に比べて、この実施の形態のように、分散制御型マルチ CPU方式で制御する場合には、 CPUユニット 1台あたりの負荷が分散され、高速なシステムを構築できる。また、単独 CPUユニットによるシステムに比べて大規模なシステムを構築することができる。

第 5図は、この発明の実施の形態 4におけるプログラマブルコントローラシステムを冗長制御型マルチ C P U方式のプログラマブルコントローラシステムに適用した実施の形態を示している。冗長制御型マルチ CPU方式のプログラマブルコントローラシステムとは、現在稼動している複数台の CPUユニット（以下、デューティ CPUュニットという）の一つが重度のエラーにより停止した場合に、停止した CPUユニットの代わりとなって稼動する CPUユニット（以下、待機 CPUユニットという）を備えることで、システムの二重化を図った安全性が高いプログラマブルコントローラシステムである。

このプログラマブルコントローラシステムは、電源ユニット 2 1 0と、 2台のデューティ CPUユニット 220、 23 0と、 1台の待機 CPUユニット 24 0 と、複数台の IZOュニット 25 0、 26 0、 270、 28 0とを有し、これらュニットはシステムバス 2 9 1を含むベースュニット 2 9 0に装着されている。デューティ CPUュニット 22 0は 1 0ュニット 25 0と 2 6 0を管理し、デューティ CPUュニット 23 0は IZOュニット 270と 28 0を管理し、待機 CPUュニット 24 0はデューティ CPUュニット 2 3 0が停止した場合にその代わりとなって稼動する。

ここで、ユーザは、各 CPUュニッ卜がデューティ CPUュニットであるのか、待機系 CPUであるのか、また、待機系 CPUュニットである場合に、どの C PUュニットの代わりとなるのかをプログラミング装置により各 CPUュニット内部のシステム情報に設定できる。

この実施の形態でも、 CPUュニット 22 0、 230、 24 0は、実施の形態 1 (第 1図）の CPUユニットと同様の命令生成部と、実施の形態 2 (第 3図）の CPUユニットと同様のリセット回路とを備えており、また、 I/Oユニット 25 0、 2 6 0、 270、 28 0は、実施の形態 1 (第 1図）の I 0ュニットと同様のコマンドデコ一ド部ゃ管理 CPU指定情報等をラッチするレジス夕等を備えていると共に、実施の形態 2 (第 3図）の IZOユニットと同様に、システムリセット信号を入力するようになっている。

ベースュニット 2 9 0は、論理積回路 2 9 2, 2 9 3を含んでおり、デューティ CPUユニット 220、 23 0、待機 CPUユニット 24 0のそれぞれのシステムュニットリセット信号は、論理積回路 2 9 2による論理積により、各 1 0 ュニット 250、 26 0、 270、 28 0に与えられ、また、デューティ CPU ュニット 220、 230、待機 CPUュニット 24 0のそれぞれのシステム IZ 0リセット信号は、論理積回路 2 9 3による論理積により、各 IZOユニット 2 50、 26 0、 27 0、 28 0に与えられる。

つぎに、冗長制御型マルチ CPU方式のプログラマブルコントローラシステムにおいて、 CPUュニットの故障をどのように検出するかについて第 6図を用いて説明する。

まず、デューティ CPUユニット 23 0は、自ユニットが正常に動作していることを待機 CPUュニット 240に知らせるために、待機 CPUュニット 24 0 の特定のァドレス Aに " 1 " をライトする（第 6図の①）。待機 CPUュニット 24 0は、ァドレス Aをリードして " 1 " が読めることから、デューティ CPU ュニット 2 3 0が正常に動作していることを確認する（第 6図の②）。

その後、待機 CPUュニット 24 0は、デューティ CPUュニット 23 0に対して自ュニットが正常に動作していることをデューティ CPUュニット 23 0に知らせるために、デューティ CPUュニット 23 0の特定のァドレス Bに " ' をライトする（第 6図の③）。デューティ CPUュニット 230は、ァドレス B をリードして " 1 " が読めることから、待機 CPUュニット 24 0が正常に動作していることを確認する（第 6図の④）。

その後、デューティ CPUュニット 2 3 0は、自ュニッ卜が正常に動作していることを待機 CPUュニット 24 0に知らせるために待機 CPUュニット 24 0 の特定のアドレス Aに前回ライトした値と異なる値 " 0" をライトする（第 6図の⑤）。待機 CPUュニット 24 0は、ァドレス Aをリードして前回リードした値と異なる値 "0" が読めることから、デューティ CPUュニッ卜 23 0が正常に動作していることを確認する（第 6図の⑥）。

その後、待機 CPUュニット 24 0は、自ュニッ卜が正常に動作していることをデューティ CPUユニット 230に知らせるために、デューティ CPUュニット 23 0の特定のァドレス Bに前回と異なる値 "0" をライ卜する（第 6図の⑦ ) 。デューティ CPUュニット 230は、アドレス Bをリードして前回リードした値と異なる値 "0" が読めることから、待機 CPUュニット 24 0が正常に動作していることを確認する（第 6図の⑧）。以後、 ①から⑧を繰り返してお互いに他の CPUュニッ小が正常に動作していることを確認する（以下、この動作を生存確認という）。

システム稼働中に、重度のエラーにより、デューティ CPUユニット 230力停止した場合には、デューティ CPUュニット 230は待機 CPUュニット 24 0のアドレス Aにライトできなくなる。また、エラーの内容がデューティ CPU ュニット 230内部の入出力ポートに格納される。待機 CPUュニット 240は、アドレス Aの値が変化しないと、デューティ CPUユニット 230内部の入出カポ一トをリードしてデューティ CPUュニット 230のエラ一を確認し、デュ一ティ CPUュニット 230が停止したことを認識し、デューティ CPUュニット 230に代わって 1 0ユニット 270、 280の制御を開始する。

また、デューティ CPUユニット 230内部の MP Uが停止するため、 WDT 回路によりデューティ CPUュニット 230のシステム I/Oリセット信号の出力は Hレベルとなる。全ての CPUユニットが停止した場合、システム IZOリセット信号が Hレベルとなるので、システム全体の出力部がリセット状態になり、全ての CPUュニットが停止した場合にもシステムは暴走することがない。上述のような冗長型マルチ CPU方式のプログラマブルコントローラシステムを実現することで、或る CPUュニットが停止した場合にも、正常にシステムの制御を継続することができる二重化システムを提供することができる。産業上の利用の可能性

シーゲンス制御を行う各種工作機械、産業機械のプログラマブルコントローラとして利用できる。

Claims

請求の範囲

1. システム全体の制御を行う単独あるいは複数台の CPUユニットと、 CPU ュニットの制御の下に動作する複数台の I/Oュニットとを備えるプログラマブルコントローラシステムのリセット制御方法において、

CPUュニッ卜が各 IZOュニット毎に制御 CPU指定情報を指令する命合を書込み、各 IZOュニットは CPUュニッ卜が指合する命合をデコードして制御 CPU指定情報であることを判断し、その制御 CPU指定情報を IZOュニット内に保持し、 CPUュニットがリセット制御を指合する命合を全ての IZOュニットに対して発行し、各 izoュニットは、そのリセット制御を指合する命令をデコードして制御元の CPUュニットからの命令であると判断した場合には、そのリセット制御指合に従うことにより、 CPUュニットが指定するシステム上の特定の 1 0ュニッ卜のリセットを制御することを特徴とするプログラマブルコントロ一ラシステムのリセット制御方法。

2. 請求の範囲第 1項記載のプログラマブルコントローラシステムのリセット制御方法において、

CPUュニットが各 IZOュニットに対してリセットを発行する命令として、 1 0ュニットの制御部をリセット制御する命合と、 I/Oュニッ卜の出力部をリセット制御する命合の 2種類を備えていることを特徴とするプログラマブルコントロ一ラシステムのリセット制御方法。

3. システム全体の制御を行う単独あるいは複数台の CPUユニットと、 CPU ュニットの制御の下に動作する複数台の I/Oュニットとを備えるプログラマブルコントローラシステムのリセット制御方法において、

CPUュニットがシステム全体に発行するリセット信号として、 I/Oュニッ卜の制御部をリセット制御する信号と、 1ノ0ュニットの出力部をリセット制御する信号の 2系統を備え、その二つの信号の使い分けにより、 I/Oユニットのリセットを制御部と出力部とで個別に行うことを特徴とするプログラマブルコントローラシステムのリセット制御方法。

4. システム全体の制御を行う単独あるいは複数台の CPUユニットと、 CPU ュニットの制御の下に動作する複数台の IZOュニッ卜とを備えるプログラマブルコントローラシステムにおいて、

CPUュニットが各 1 0ュニット毎に制御 CPU指定情報を指合する命合を書込み、各 1ノ0ュニットは CPUュニットが措合する命令をデコードして制御 CPU指定情報であることを判断し、その制御 CPU指定情報を I/Oュニット内に保持し、 CPUュニットがリセット制御を指令する命令を全ての I/Oュニットに対して発行し、各 IZOュニットは、そのリセット制御を指合する命令をデコードして制御元の CPUュニットからの命合であると判断した場合には、そのリセット制御指合に従うことにより、 CPUュニッ卜が指定するシステム上の特定の IZOュニッ卜のリセットを制御することを特徴とするプログラマブルコントローラシステム。

5. 請求の範囲第 4項記載のプログラマブルコントローラシステムにおいて、 CPUュニットは、各 1 〇ュニッ卜に対してリセットを発行する命合として、 IZOユニットの制御部をリセット制御する命令と、 IZOユニットの出力部をリセット制御する命合の 2種類を備えていることを特徴とするプログラマブルコントロ一ラシステム。

6. 請求の範囲第 4項記載のプログラマブルコントローラシステムにおいて、 1 0ユニットは、制御 CPU指定情報をラッチするレジスタと、 CPUュニットが指定するシステム上の特定の 1 0ュニットのみをリセッ卜するための情報をラツチするレジス夕とを有していることを特徴とするプログラマブルコントローラシステム。

7. 請求の範囲第 4項記載のプログラマブルコントローラシステムにおいて、複数台の CPUュニットがそれぞれ別の IZOュニットの制御を行う分散制御型マルチ CPU方式のプログラマブルコントローラシステムであることを特徴とするプログラマブルコントローラシステム。

8. 請求の範囲第 4項記載のプログラマブルコントロ一ラシステムにおいて、現在稼動しているデューティ CPUュニットがエラーにより停止した場合に、停止した CPUュニッ卜の代わりとなって稼動する待機 CPUュニットを含む冗長制御型マルチ C PU方式のプログラマブルコントローラシステムであることを特徴とするプログラマブルコントローラシステム。

9. システム全体の制御を行う単独あるいは複数台の CPUユニットと、 CPU ュニットの制御の下に動作する複数台の IZOュニットとを備えるプログラマブルコントローラシステムにおいて、

CPUユニットは、システム全体に発行するリセット信号として、 1 0ュニットの制御部をリセット制御する信号を出力する手段と、 IZOュニットの出力部をリセット制御する信号を出力する手段を有し、その二つの信号の使い分けにより、 1 〇ユニットのリセットを制御部と出力部とで個別に行うことを特徴とするプログラマブルコントローラシステム。

10. 請求の範囲第 9項記載のプログラマブルコントローラシステムにおいて、複数台の CPUュニッ卜がそれぞれ別の 1ノ〇ュニットの制御を行う分散制御型マルチ CPU方式のプログラマブルコントローラシステムであり、複数台の C PUュニッ卜の一^ Dがリセット制御を一元管理することを特徴とするプログラマブルコントローラシステム。

1 1. 請求の範囲第 9項記載のプログラマブルコントローラシステムにおいて、現在稼動しているデューティ CPUュニットがエラーにより停止した場合に、停止した CPUュニットの代わりとなって稼動する待機 CPUュニットを含む冗長制御型マルチ CPU方式のプログラマブルコントローラシステムであることを特徴とするプログラマブルコントロ一ラシステム。