WO2001041119A1

WO2001041119A1 - Pilote a ram integree, unite d'affichage associee audit pilote et dispositif electronique

Info

Publication number: WO2001041119A1
Application number: PCT/JP2000/008384
Authority: WO
Inventors: Tsuyoshi Tamura
Original assignee: Seiko Epson Corporation
Priority date: 1999-11-29
Filing date: 2000-11-29
Publication date: 2001-06-07
Also published as: EP1164570A1; JP2001222249A; EP1164570B1; US20020011998A1; JP4058888B2; DE60035031T2; KR20020018996A; DE60035031D1; CN1156817C; ATE363708T1; KR100454994B1; US7050032B2; TW495734B; CN1345438A; EP1164570A4

Description

明細書

R AM内蔵ドライバ並びにそれを用いた表示ュニットおよび電子機器 [技術分野]

本発明は、一画面内に静止画および動画を表示駆動する R AM内蔵ドライバ並びにそれを用いた表示ュニットおよび電子機器に関する。

[背景技術] 近年の通信技術、実装技術等の発達により、携帯型の電子機器の表示部に、数字や文字といったキャラクタ文字のみならず、静止画像や動画像などのュ一ザにとって情報性の高レ、各種デ一タが表示できるようになった。

このような電子機器に表示されるデータついては、種々のデータ形式が提案されている。例えば携帯電話機を例に挙げれば、 M P E G (Moving Picture Experts Group) の規格により圧縮して符号化された画像データを受信または送信する技術が提案されている。

この場合、携帯電話機の表示部には、例えば図 3に示す液晶パネル 2 2には、受信された動画が動画表示領域 2 2 Aに表示される。一方、液晶パネル 2 2の静止画表示領域 2 2 Bには、例えばその動画に関する説明、操作情報などの静止画が表示される。動画表示領域 2 2 Aに動画を表示するためには、液晶ドライバ内の R AMの記憶領域のうち、動画表示領域 2 2 Aと対応する動画記憶領域にて、周期的に、しかもほぼリアルタイムに動画データを書き換える必要がある。

一方、静止画表示領域 2 2 Bに表示される静止画は、携帯電話機のキ一操作時等に応じて変更され、 R AMの記憶領域のうち、静止画表示領域 2 2 Bと対応する静止画記憶領域の静止画デ一タを書き換える必要が生じる。

しかし、 R AMの静止画記憶領域にて静止画データを書き換えるには、周期的に動画データが伝送されるバスラインを使用して、一画面の動画データと次の一画面の動画データを伝送する間の隙間を利用するしかない。

このように、動画データの画面間の限られた時間内で静止画データを伝送することは、動画データおよび静止画データを表示ュニットに供給する M P Uの動作時間を拘束し、表示ュニット以外の回路も制御する M P Uの動作上の時間的制約などが大きくなる。

また今後、表示領域の拡大、階調数の増加により、表示部に表示される動画像は、ますます情報性を高め、ユーザにとって見やすく、力つ有用な情報力得られるようになるものと予想される。従って、上述した動画データのデータ伝送量は、ますます増大することになる力これは M P Uの動作時間の制約がより厳しくなることを意味する。このため、動画データをできるだけ高速に伝送できることが望ましい。その一方で、このような情報性の高い情報の表示に好適な携帯電話機に代表される携帯型の情報端末にとっては、低消費電力化が必須となる。

[発明の開示]

本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、 R A Mに対する動画データの書き換えタイミングとは無関係に、静止画デ一タを書き換えることが可能な R A M内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器を提供することにある。

また、本発明の他の目的は、低消費電力で、独立して大容量の動画データと静止画デ一タの書き換えが可能な R A M内蔵ドライバ並びにそれを用いた表示ュニッ卜および電子機器を提供することにある。

上記課題を解決するために本発明は、静止画データおよび動画データに基づいて表示部を表示駆動する R AM内蔵ドライバであって、前記静止画データ又は所与のコマンドが入力される第 1のポ一トと、シリアル伝送路伝送されるシリアルの前記動画デ一タが差動信号として入力される第 2のポートと. 前記第 2のポ一トから入力された前記差動信号を差動増幅し、パラレルの動画データを生成する受信回路と、前記第 1のポートを介して入力された前記静止画データおよび前記受信回路によって生成された前記動画データを記憶する R AMと、前記所与のコマンドに基づいて、前記 R AMに対し、前記第 1又は第 2のポ一トを介してそれぞれ別個に入力された前記静止画データ又は動画データの書き込み又は読み出し制御する第 1の制御回路と、前記第 1の制御回路とは独立して、前記 R A Mに記憶された前記静止画データ又は動画デ一タを表示データとして読み出し制御し、前記表示部を表示駆動する第 2の制御回路とを含むことを特徴とする。

本発明によれば、静止画、動画は、第 1、第 2のポ一卜を介し別系統により入力される。また、静止画デ一タまたは動画データの R AMへの書き込み制御と、表示部に表示駆動するための表示データの R A Mからの読み出し制御とは、それぞれ独立して行われる。このため、動画データを R AMに書き換えながら、同時に静止画データを書き換えることができ、動画データの書き込みの終了を待って、静止画データを書き込む必要がない。しかも、これら静止画データと動画データの書き込み制御に関わらず、表示データによる表示駆動を可能とする。さらに、第 2のポー卜からシリアル伝送路を介してシリアル化された動画データが差動信号として入力されるようにしたので、高速な信号伝送を可能とする。特に、静止画データの書き込みタイミングに関わらず、表示領域の拡大、階調数の増加により大容量化した動画データを書き込むことができるので、精細な動画像を表示させることができる。

また本発明は、前記差動信号と共にこの差動信号が有効であるか否かを示すデータ有効信号を受信し、前記データ有効信号に基づいて少なくとも前記受信回路の動作の一部を停止する停止制御回路を含むことを特徴とする。

このようにシリアル化された動画データである差動信号が有効か否かを示すデータ有効信号を、差動信号と共に受信し、受信回路の動作の一部を少なくとも停止して、シリアル伝送における信号送受信に伴う電流消費を最小限に抑えるようにしたので、信号伝送能力を低下させることなく効果的に大容量化する動画データ伝送を行うことができる。

また本発明は、前記動画データの前記 R AMへの書き込みを同期化する同期化信号として、前記データ有効信号' 用いることを特徴とする。

また本発明は、前記表示部の】ライン分の動画データの前記 R AMへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とする。また本発明は、前記表示部の 1画面分の動画データの前記 R AMへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とする。

こうすることで、垂直同期信号若しくは水平同期信号を伝送させることなく、動画デ一タを誤りなく表示させることができるようになる。

また本発明は、前記シリアル伝送路は、 L V D S規格による伝送路であることを特徴とする。

また本発明は、前記シリアル伝送路は、 U S B規格による伝送路であることを特徴とする。

また本発明は、前記シリアル伝送路は、 I E E E 1 3 9 4規格による伝送路であることを特徴とする。

これら規格化された高速シリァル伝送路により動画データを伝送させることによつて、独立して大容量の動画データと静止画データの書き換えを行うことができる R AM内蔵ドライバのインタ一フェース設計を容易に行うことができるようになる。また本発明の表示ュニットは、複数の第 1の電極と複数の第 2の電極により駆動される電気光学素子を有するパネルと、前記複数の第 1の電極を駆動する請求項 1乃至 8のいずれかに記載の R AM内蔵ドライバと、前記複数の第 2の電極を走査駆動する走査駆動ドライバとを有することを特徴とする。

この表示ユニットは、静止画および動画の混合表示を、外部 M P Uの負担を軽減しながら実現することができる。

また本発明の電子機器は、本発明に係る表示ユニットと、前記表示ユニットに前記コマンド、前記静止画データおよび前記動画データを供給する M P Uとを有することを特徴とする。

この電子機器、表示ュニットでの静止画および動画の混合表示に際して M P Uの負担が軽減されるので、 M P Uの稼動効率を高めることができる。 [図面の簡単な説明]

図 1は、本発明が適用される電子機器の概略ブロック図である。

図 2は、図 1の電子機器の一例である携帯電話機の概略ブロック図である。

図 3は、図 1に示す液晶パネルの表示例とは異なる表示例を示す概略説明図である。図 4は、図 1に示す Xドライノ I Cの概略ブロック図である。

図 5は、図 4に示す表示データ R A M及びその周辺回路の概略説明図である。

図 6は、図 5に示す表示データ R A M内のメモリセルの回路図である。

図 7は、静止画及び動画の書き込みクロックと表示用読み出しクロックとを示す波形図である。

図 8は、本発明の第 2の実施の形態に係る Xドライバ I Cの概略ブロック図である。図 9は、図 8に示す第 1，第 2の表示データ R AMの記憶領域と液晶パネルの表示領域との関係を示す概略説明図である。

図 1 0は、第 3の実施の形態における Xドライバ I Cを備える電子機器の概略プロック図である。

図 1 1 A , 図 1 1 Bは、従来の表示データ伝送路のインタ一フェース部と比較して、 L V D S規格の高速シリァル伝送路のィンターフェース部を模式的に示した説明図である。

図 1 2は、 L V D S規格によるデータ伝送に伴う電流消費と、 C M O Sドライノくによるデータ伝送に伴う電流消費との関係を表した説明図である。

図 1 3は、第 3の実施の形態における電子機器について、 L V D S規格による高速シリァル伝送を行う M P Uと表示ユニットとのインターフエース部分の構成要部の概要を示す概略ブロック図である。

図 1 4は、データ有効信号生成回路によって生成されるデータ有効信号の生成タイミングの一例を示すタイミング図である。

図 1 5は、データ有効信号生成回路によって生成されるデータ有効信号の生成タイミングの他の例を示すタイミング図である。

図 1 6は、本発明の第 3の実施の形態に係る Xドライバ I Cの概略ブロック図である。

図 17は、第 3の実施の形態における電子機器について、 I EEE 1 394規格による高速シリアル伝送を行う MPUと表示ュニットとのィンターフェ一ス部分の構成要部の概要を示す概略ブロック図である。

図 1 8は、 D S L i n k方式による伝送タイミングの一例を示すタイミング図である。

図 1 9は、第 3の実施の形態における電子機器について、 US B規格による高速シリアル伝送を行う MPUと表示ュニットとのィンターフェ一ス部分の構成要部の概要を示す概略プロック図である。

[発明を実施するための最良の形態]

以下、本発明の実施の形態について図面を参照して説明する。

<第 1の実施の形態 >

以下、本発明の第 1の実施の形態について、図 1〜図 7を参照して説明する。 (電子機器の説明）

図 1は、本発明が適用される電子機器の概略ブロック図である。図 1において、この電子機器は、 MPU (マイクロプロセッサユニット） 1 0と、表示ユニット 20とから構成される。表示ュニット 20は、電気光学素子を有するマトリクスパネル例えばカラ一液晶パネル 22と、この液晶パネル 22を駆動する RAM内蔵の Xドライバ I C 24と、走査用の Yドライバ I C 26とを有する。

マトリクスパネル 22は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。液晶パネル 22としては、例えば単純マトリクスパネルで構成でき、この場合、複数のセグメント電極（第 1の電極）力ミ'形成された第 1基板と、コモン電極（第 2の電極）が形成された第 2基板との間に、液晶が封入される。液晶パネル 22は薄膜トランジスタ（TFT) 、薄膜ダイオード（TFD) 等の三端子素子、二端子素子を用いたァクティブマトリクスパネルであっても良い。これらのァクティブマトリクスパネルも、 RAM内蔵 Xドライノく I C 24により駆動される複数の信号電極（第 1の電極）と、 Yドライバ I C 26により走査駆動される複数の走査電極（第 2の電極）を有する。

液晶パネル 22には静止画と動画とを同時に表示可能である。この場合、図 1に示すように、 MPU 1 0によって供給された動画データの画像サイズによって定められる動画表示領域 22 Aと、それ以外の静止画表示領域（テキストデータ表示領域） 2 2 Bの各領域が液晶パネル 22に設定される。

MPU 1 0から表示ュニット 20には、図 1に示すように、大別して表示コマンド /静止画データと、動画データとが供給される。表示コマンドとして代表的なものに、コマンドデータの区別を示す信号 A0、反転リセット信号 XRE S、反転チップセレクト信号 XC S、反転リード信号 XRDおよび反転ライト信号 XWR等がある。デ —タ D 7〜 D 0は 8ビットのコマンドデータ（静止画および動画用アドレスデ一タを含む）または静止画データであり、コマンドデータ識別信号 AOの論理によって区別されている。動画データは例えば各 6ビットの R， G， B信号であり、クロック信号 C LK、水平 ·垂直同期信号 H · V s y n c等も供給される。

このように、本実施の形態では、表示コマンド/静止画データのためのバスと、動画データのためのバスとが分離されている。

図 2は、図 1の MPU 1 0および表示ュニット 20を携帯電話機 30に搭載した例を示している。図 2に示す MP U 1 0は、携帯電話機 30の制御を司る CPU 1 2を有し、この CPU 1 2には静止画用メモリ 14、 DS P (ディジタル 'シグナル · プロセッサ） 1 6が接続されている。また、 DS P 1 6には動画用メモリ 1 8が接続されている。

この携帯電話機 30には、アンテナ 32を介して受信された信号を復調し、あるいはアンテナ 32を介して送信される信号を変調する変復調回路 34が設けられている。そして、アンテナ 32からは、例えば MP EG (Moving Picture Experts Group) のレイャ一 IVの規格にて符号化された動画データを送受信可能となっている。この携帯電話機 30には、例えばディジタルビデオカメラ 36を設けることもできる。このディジタルビデオカメラ 36を介して動画データを取り込むことができる。携帯電話機 30でのデータ送受信、ディジタルビデオカメラ 36での撮影などに必要な操作情報は、操作入力部 38を介して入力される。

MPU 1 0に設けられた C PU 1 2は、液晶パネル 22の動画表示領域 22 Aに動画を表示する際には、その動画のサイズを動画情報から決定する。すなわち、図 1に示す動画のスタートアドレス S A及びエンドアドレス E Aを決定する。なお、図 3に示すように動画表示領域 2 2 Aと静止画表示領域 22 Bとを例えば上下でライン分割しても良く、この場合も同様にスタートアドレス SA、エンドアドレス E Aが動画のサイズから決定される。

この動画表示領域 22 Aに表示される動画は、本実施の形態ではアンテナ 32またはディジタルビデオカメラ 36から供給される。アンテナ 32から入される信号は、変復調回路 34を介して復調されて D S P 1 6にて信号処理される。この DS P 1 6 は動画処理用メモリ 1 8と接続され、アンテナ 32、変復調回路 34を介して入力される圧縮データを伸張し、また MPEGのレイヤ一 IVの規格にて符号化されているデ —タについてはデコードする。変復調回路 34、アンテナ 32を介して送信されるデ一夕は DS P 1 6にて圧縮され、 MP EGのレイヤ一 IVの規格にて符号化して送信する場合にはエンコードされる。このように D S P 1 6は、 MPEGの例えばレイヤ一 IVのデコーダ、エンコーダとしての機能を有することができる。

この DS P 1 6にはディジタルビデオカメラ 36からの信号も入力され、アンテナ 32またはディジタルビデオカメラ 36よリ入力された信号は、 D S P 1 6にて RG B信号に処理されて表示ュニット 20に供給される。

CPU 1 2は、操作入力部 38からの情報等に基づき、必要により静止画用メモリ 1 4を用いて、液晶パネル 22に表示される静止画の表示に必要なコマンド、静止画データを表示ュニット 20に出力する。

例えば、動画はインターネットを経由して配信された映画情報であり、その劇場チケットを予約するための情報が静止画として表示され、操作入力部 38からの情報に基づいてチケット予約が実施される。このため、 CPU 1 2はさらに、変復調回路 3 4、アンテナ 32を介して静止画情報（例えば予約情報）を送出制御する。また CP U 1 2は、必要により、ディジタルビデオカメラ 36にて撮影された動画情報を、変復調回路 34、アンテナ 32を介して送出制御することができる。

(Xドライバ I Cの説明）

図 4は図 1に示す RAM内蔵 Xドライノく I C 24のブロック図である。図 4に示す RAM内蔵 Xドライバ I C 24の入出力回路として、 MPリインタ一フェース 1 00 と入出力バッファ 102、入力バッファ 1 04が設けられている。

MPUィンターフェ一ス 1 00には、反転チップセレク卜信号 XC S、コマンド Z データの識別信号 A0、反転リード信号 XRD、反転ライト信号 XWR、反転リセット信号 XR E Sなどが入力される。

入出力バッファ 1 02には、例えば 8ビッ卜のコマンドまたは静止画データ D 7〜 DOが入力される。なお、図 4では信号 D 7〜D0はパラレルで入出力される例を示している力 Xドライノ 1 C 24内の表示データ RAM 1 60から MPU 1 0にデ一タを読み出す必要がない場合には、先頭ビットを識別信号 AOとし、それに続く信号 D7〜D0をシリアルで入出力してもよレヽ。こうすると、 MPU 1 0及び Xドライノ I C 24の端子数を減らすことができる。

入力バッファ 1 04には、例えば各 6ビットの R, G， B信号からなる動画データと、クロック信号 C LKとが入力される。各 6ビットの R， G， B信号は、クロック信号 C LKに同期してパラレルで入出力される。

Xドライノく I C 24には、 MPUインタ一フェース 1 00及び入出力バッファ 1 0 2に接続された第 1のバスライン 1 1 0と、入力バッファ 1 04に接続された第 2のバスライン 1 20とが設けられている。

第 1のバスライン 1 1 0にはバスホ一ルダ 1 1 2とコマンドデコーダ 1 1 4とが接続され、第 2のバスライン 1 20にはバスホールダ 1 22力接続されている。なお、入出力バッファ 1 02にはステータス設定回路 1 1 6が接続され、 Xドライノく I C2 4の動作状態が MPU 1 0に出力されるようになっている。この動作状態とは、例えば表示がオン状態であるか否か、画面内の所与のスクロール領域のスクロールモードといった Xドライバ I C 24で設定されている内部状態であって、 MPU 10から入力された所与のコマンドがコマンドデコーダ 1 14でデコードされた結果、出力されるようになっている。

第 1，第 2のバスライン 1 10， 1 20は共に、表示データ RAM 1 60の I 0 バッファ 1 62に接続され、表示データ RAM 1 60に対してリード、ライトされる静止画データ及び動画データが伝送される。

Xドライバ I C 24には、上述した表示データ RAM 1 60, 1 ZOバッファ 1 6 2の他に、 MPU系制御回路 1 30、カラムアドレス制御回路 140、ページアドレス制御回路 1 50、ドライバ系制御回路 1 70、 P MWデコード回路 1 80及び液晶駆動回路 1 90などが設けられている。

MPU系制御回路 1 30は、コマンドデコーダ 1 14を介して入力される MPU 1 0のコマンドに基づいて、表示データ RAM 1 60に対するリード、ライト動作を制御する。この MPU系制御回路 1 30により制御されるカラムアドレス制御回路 14 0及びページアドレス制御回路 1 50が設けられている。本実施の形態では、カラムアドレス制御回路 140は、静止画データの書き込みカラムアドレスと静止画及び動画データの読み出しカラムァドレスを指定する第 1のカラムァドレス制御回路 1 4 2と、動画データの書き込みカラムァドレスを指定する第 2のカラムァドレス制御回路 144とを有する。ページァドレス制御回路 1 50は、静止画データの書き込みべ —ジァドレスと静止画及び動画データの読み出しべ一ジァドレスとを指定する第 1 のべ一ジァドレス制御回路 1 52と、動画データの書き込みぺ一ジァドレスを指定する第 2のページアドレス制御回路 1 54とを有する。なお、図 4では図示していない力 \ MPU 1 0からの垂直、水平同期信号 H · V s y n cが MPU系制御回路 1 30 に入力される。水平同期信号 H s y n cは、動画データの書き込みの際のノイズ等の誤書き込みによる表示ずれ等を極力抑えるために、第 2のカラム ·ページァドレス制御回路 144， 1 54内に設けられたカウンタのセット、リセットに用いられる。さらに、水平 '垂直同期信号 H · V s y n cは、カラハアドレス、ページアドレスをスタートアドレス S Aに戻すために用いられる。また、ページアドレス制御回路 1 50 は、ドライバ系制御回路 1 70により制御されて 1ライン毎に表示ァドレスを指定する表示ァドレス制御回路 1 56を含んでいる。

ドライバ系制御回路 170は、 Xドライバ系制御回路 1 Ί 2及び Yドライバ系制御回路 1 74を含む。このドライバ系制御回路 170は、発振回路 176からの発振出力に基づいて階調制御パルス GCP、極性反転信号 FR、ラッチパルス LPなどを発生し、 MP U系制御回路 1 30とは独立して、表示アドレス制御回路 1 56、 PWM デコード回路 1 80、 '41源制御回路 1 78および Yドライノ、 I C 26を制御する。

PWMデコード回路 1 80は、表示データ RAM 1 60より 1ライン毎に^み出されるデ一夕をラッチして、極性反転周期に従って階調値に応じたパルス幅の信号を出力する。液晶駆動回路 1 90は、 PWMデコード回路 1 80からの信号を、 LCD表示系の', 圧に応じた; ¾圧にシフ卜させ、図 1に示す液品パネル 20のセグメント電極 S EGに供給する。

(表示データ RAMおよびその周辺回路の説明）

図 5は表示データ RAM I 60およびその周辺回路の概略回路図である。図 5には、第 1 , ί¾2のカラムァドレス制御回路 142， 144, i , 第 2のページァドレス制御回路 1 52， 1 54および衷示ァドレス制御回路 1 5 6のそれそれの IS終段に設けられた第 1，第 2のカラムアドレスデコーダ 142 A， 144Α、 ίί! 1， ί¾2のべージァドレスデコーダ 1 52 Α， 1 54 Αおよび表示ァドレスデコーダ 1 5 6 Aが示されている。

図 5にはさらに、第 1，第 2行目のメモリセル C 1 0, C 1 1〜、 C 20， C 2 1 …が示されている。そして、図 5に示す各メモリセルには、第 1〜第 3のワード線 W 1〜W3と、第 1のビヅト線対 B 1 , /B 1と、第 2のビット線対 B 2， /B 2とが接続されている。

第 1のカラムァドレスデコーダ 142 Aは、第 1のビット線対 B 1 , /B 1に接続された第 1のカラムスィツチ SW1をオン、オフさせる信号を出力する。第 2のカラムァドレスデコーダ 144 Aは、第 2のビット線対 B 2 , /B 2に接続された第 2のカラムスィッチ SW2をオン、オフさせる信号を出力する。第 1のページアドレスデコーダ 1 52 Aは第 1のワード線 W1を、第 2のページアドレスデコーダ 1 52 Aは第 2のワード線 W2を、表示アドレスデコーダ 1 56 Aは第 3のワードライン W3を、それぞれをァクティブとする信号を供給する。

従来技術と比較すると、本実施の形態では、第 2のワード線 W2と、第 2のビット線対 B 2， ZB 2と、第 2のカラムスィッチ SW2と、第 2のカラムアドレスデコ一ダ 144 Aと、第 2のページアドレスデコーダ 1 54 Aとが新たに設けられている。第 2のカラムおよびページァドレスデコーダ 144 A, 1 54 Aは、動画データ（R, G, B) を書き込むためのカラムおよびページアドレスを指定する場合にのみ用いられ、このアドレス指定により第 2のバスライン 1 20、第 2のカラムスィッチ SW2 を介して、動画データ（R, G, B) がメモリセルに書き込まれる。

第 1のカラムおよびページアドレスデコーダ 142 A， 1 52 Aは、静止画データを書き込む時と、静止画および動画データを読み出す時に、カラムおよびページアドレスを指定する。このァドレス指定により第 1のバスライン 1 20、第 1のカラムスイッチ SW1を介して、表示データ RAM 1 60に対してデータがリード ·ライトされる。

表示アドレスデコーダ 1 56 Aは、第 3のワード線 W 3を順次 1本ずつアクティブにすることで、 1ライン上の全メモリセルのデータを表示デ一タ出力線 O U Tに読み出すものである。この読み出しデータが図 4に示す PWMデコーダ回路 1 80に供給されて液晶駆動に供される。

(メモリセルの構成について）

図 6は表示データ RAM 1 60内のメモリセル C 1 0を示す回路図である。メモリセル C 10は、他のメモリセルと同一の構成を有する。このメモリセル C 1 0は、 2 つの CMO Sインバ一タ 2 10， 202にて構成されるメモリ素子 200を有する。 2つの MO Sインバータ 201 , 202は、その入出力同士を互いに接続する第 1，第 2の配線 204， 206を有する。第 1配線 204とビット線 B 1との間には第 1 の N型 MO Sトランジスタ 2 1 0 (第 1のスィッチ）が接続され、そのゲートは第 1 のワード線 Wlに接続されている。同様に、第 2配線 206とビット線ノ B 1 との間には第 2の N型 MO Sトランジスタ 2 1 2 (第 1のスィッチ）が接続され、そのゲ一トは第 1のワード線 W1に接続されている。

以上の構成により、第 1のべ一ジァドレスデコーダ 1 52 Aからのァクティブ信号により第 1のワード線 W1が Hとなると、第 1，第 2の N型トランジスタ 2 1 0， 2 1 2がオンされる。これにより、メモリセル C 1 0は第 1の一対のビット線 B 1， / B 1 と接続される。このとき、第 1のカラムアドレスデコーダ 1 42 Aからァクティブ信号によリ第 1のカラムスィッチ SW1がオンしていると、メモリセル C 1 0に対するデータのリード · ライトが可能となる。

また、電源供給線 VDDと表示データ出力線 OUTとの間には第 1，第 2の P型 M 0 S トランジスタ 220， 222力接続されている。第 1の P型 MO S トランジスタ 220のゲートは第 2の配線 206に接続され、第 2の P型 MO Sトランジスタ 22 2のゲートは第 3のヮ一ド線 W 3に接続されている。

メモリセル C 1 0のデータを表示データ出力線 OUTに読み出す前に、この表示デ —タ出力線 OUTは Lにプリチャージされている。このプリチヤ一ジ動作後に第 3のワード線 W3を Lとして第 2の P型 MO S トランジスタ 222をオンさせた状態で、表示データ出力線 OUTのデータが PWMデコーダ回路 1 80にてラッチされる。このとき、第 2の配線 206の電位が H (第 1の配線 204の電位が L) であれば表示データ出力線 OUTは Lのままであり、第 2の配線 206の電位が L (第 1の配線 2 04の電位が H) であれば表示データ出力線 OUTは Hとなる。このようにして、表示データ RAM I 60からの表示データの読み出しを 1ライン同時に行うことができる。

本実施の形態ではさらに、第 2のヮ一ド線 W 2と第 2のビット線対 B 2， B 2とが設けられている。このため、第 1配線 204とビット線 B 2との間には第 3の N型 MO Sトランジスタ 230 (第 2のスィッチ）が接続され、そのゲートは第 2のヮ一ド線 W2に接続されている。同様に、第 2配線 206とビット線ノ B 2との間には第 4の N型 MO S トランジスタ 232 (第 2のスィッチ）が接続され、そのゲートは第 2のヮ一ド線 W 2に接続されている。

以上の構成により、第 2のページアドレスデコーダ 1 54 Aからのアクティブ信号により第 2のワード,線 W2が Hとなると、第 3，第 4の N型トランジスタ 230， 2

32がオンされ、メモリセル C 1 0は第 2の一対のビット線 B 2， ZB 2と接続される。このとき、第 2のカラムアドレスデコーダ 144 Aからアクティブ信号により第

2のカラムスィッチ SW2がオンしていると、メモリセル C 1 0に対する動画データのライ卜が可能となる。

(表示データ RAMに対する静止画、動画の書き込みについて）

PU 1 0は、図 1または図 3に示す動画表示領域 22 Aのスタートおよびエンドアドレス SA， EAと対応する表示データ RAM 1 60のページアドレスおよびカラムアドレスを、動画情報から予め知得している。このため MPU 1 0は、表示データ RAM 1 60のエリアのうち動画表示領域 22 Aと対応するエリアのカラムァドレスおよびページァドレスを、所定の書き込み周波数に従って繰り返し指定することが可能となる。この動画表示領域 22 Aと対応するエリアのカラムアドレスおよびべ一ジァドレスは、 Xドライノ 1 C 24の入出力バッファ 1 02、 MPU系制御回路 1 3 0を経由して、第 2のカラムァドレス制御回路 1 44および第 2のページァドレス制御回路 1 54に入力される。最終的に、図 5に示す第 2のカラムアドレスデコーダ 1

44 Aおよび第 2のページァドレスデコーダ 1 54 Aを介して、表示データ RAM 1 60のカラムおよびページアドレスが指定される。動画データについて、入力バッファ 1 04および第 2のバスライン 1 20を経由させることで、静止画データのバスライン 1 10とは異なる経路にてリアルタイムで伝送することができ、それにより動画データがリアルタイムで書き換えられることになる。

一方 MPU 10は、表示データ RAM 1 60のエリアのうち静止画表示領域 22 A と対応するエリアのカラムァドレスおよびべ一ジァドレスを指定して、操作入力部 3 8からの情報入力があつた時などの静止画デ一タに変更が生じた時にのみ、所定の書き込み周波数にてデータ書き換えを実施する。

このように、本実施の形態では、静止画と動画とを表示データ RAM 1 60に書き込むにあたって、アドレス指定およびデータ伝送をそれぞれ別ルートにて実施し、メモリセルはそれらのいずれのデータも書き込めるように構成されている。従って、静止画と動画とを同時にページ単位で異なるメモリセルに書き込むことが可能となり、どちらか一方のデータ書き込みを停止する必要はない。

また、メモリセルは静止画および動画のいずれのデータも書き込めるように構成されているので、動画表示領域 2 2 Aを任意に変更することが可能となる。

ここで、液晶パネル 2 0の動画表示領域 2 2 Aに動画を表示するに際しては、例えば 6 0 H zすなわち 1秒間に 6 0フレームを表示できる図 7に示す読み出しクロックに従って、表示データ R AM I 6 0から表示データが読み出される。

一方、静止画データは、液晶表示のための駆動周波数より高い例えば 9 0 H zすなわち 1秒間に 9 0フレームを表示できる静止画書き込みクロックに従って、表示デ一タ R AM 1 6 0に表示データが書き込まれる。このように、表示読み出しレ一卜より高い書き込みレートにて静止画の書き換えを実施しているため、操作入力部 3 8での操作に応じたスクロール表示等に追従した表示が可能となる。

これに対して動画データについては、人間の網膜の残像現象を利用するものであるので、携帯電話機などのように精密な動画表示が求められない場合には、動画のフレ —ム数を低く（表示に合わせて 6 0フレーム全部を書き換える必要はない）しても支障はない。本実施の形態では、例えば 2 0 H zすなわち 1秒間に 2 0フレームの動画データを書き込むことができる周波数で書き込みを行うこともできるし、 6 0フレームの周波数にて 2 0 6 0 = 1 3のデータを M P U 1 0から Xドライノく I C 2 4 に送出するだけでもよい。 R AMを内蔵していない Xドライバ I Cを使用する場合には 6 0フレーム分のデータを常に書き換える必要がある力このように動画の書き込み周波数を低く（書き込みレートを低く）し、または書き換えられるデータ量を減少することで、静止画とは異なり表示データ R AM 1 6 0の内容を常時書き換える必要がある動画データの書き込み回数が少なくなリ、その分メモリセルにて消費される電力を少なくすることができる。

ぐ第 2の実施の形態 > 図 8は、本発明の第 2の実施の形態に係る Xドライバ I C 300の一部のブロック図である。なお、図 8において図 4と同一機能を有する回路については、図 4と同一の符号を用いその詳細な説明を省略する。また、図 8にて省略されている回路は、図 4の回路と同一である。

図 8に示す Xドライバ I C 300が図 4に示す Xドライノく I C 24と相違する点は、まず第 1，第 2の表示データ RAM 3 1 0， 320を設けた点である。第 1の表示データ RAM 3 1 0には静止画データが記憶され、第 2の表示データ RAM 320 には動画データが記憶される。なお、第 1，第 2の RAM3 1 0, 320は、図 6に示す第 2のワード線 W2と、第 2のビット線対 B 2， ZB 2と、第 2のカラムスイツチ SW2と、第 2のカラムァドレスデコーダ 144 Aと、第 2のぺ一ジァドレスデコーダ 1 54 Aは不要であり、従来構成のメモリセルを用いることができる。

図 9は、第 1の表示データ RAM 3 1 0の静止画表示領域 3 1 0、第 2の表示デ一タ R AM 320の動画記憶領域 32 OA, 液晶パネル 22の動画表示領域 22 Aおよび静止画表示領域 22 Bの関係を示している。

第 1，第 2の表示データ RAM3 1 0， 320は液晶パネル 22の一画面の全画素と対応する記憶領域を有する。これにより、図 9に示す静止画記憶領域 3 1 OAおよび動画記憶領域 32 OAは任意に変更可能となる。なお、図 9では説明の便宜上、第 1，第 2の表示データ RAM 3 1 0， 320の各メモリ空間と、液晶パネル 22の表示空間とを同一の大きさに描、ている。

例えば 1秒間に 20枚のフレームレートにて第 2の表示データ RAM 320の動画記憶領域 32 OAにデータが書き込まれ、例えば 1秒間に 60枚のフレームレートにてデータが読み出されて液晶パネル 22の動画表示領域 22 Aに表示される。一方、例えば 1秒間に 90枚のフレームレートにて第 1の表示データ RAM 3 1 0の静止画記憶領域 3 10Aにデータが書き込まれ、例えば 1秒間に 60枚のフレームレートにてデータが読み出されて液晶パネル 22の静止画表示領域 22 Bに表示される。このように、第 2の実施の形態では第 1の実施の形態とは異なり第 1，第 2の表示データ RAM3 10, 320を設けている。このため、第 1の表示データ RAM 3 1 0に対応させて、第 1のカラムァドレス制御回路 142、第 1の I 0バッファ 3 1 2、第 1のページァドレス制御回路 1 52および第 1の表示ァドレス制御回路 330 を設けている。同様に、第 2の表示データ RAM 320に対応させて、第 2のカラム 7ドレス制御回路 144、第 2の I /〇バッファ 322、第 1のページァドレス制御回路 1 54および第 2の表示ァドレス制御回路 340を設けている。

さらに、第 1 , 第 2の表示データ RAM 3 1 0, 320からの表示データを、 MP U系制御回路〗 30からの出力に基づいて選択して PWMデコーダ回路 1 80に出力するセレクタ 350を設けている。

本発明の第 2の実施の形態においても、静止画、動画は第 1，第 2のバスライン 1 10， 1 20により別系統にて伝送される。また、第 1の RAM3 1 0，第 2の RA M320にデータを書き込むためのカラムおよびページァドレスも、静止画と動画とで別系統で指定される。このため、動画データを第 2の RAM320に書き換えながら、同時に静止画データを第 1の RAM 3 1 0にて書き換えることができ、動画デ一タの書き込みの終了を待って静止画データを書き込む必要がな、。

ぐ第 3の実施の形態〉

第 1，第 2の実施の形態における RAM内蔵 Xドライバ I Cでは、従来と異なり、 MPU 10から供給される動画データと静止画データとを別伝送路により受信し、それぞれ別系統により書き込みを行うようにしていた。し力しな力ら、動画データが、その動画表示領域の拡大、階調数の増加などによって伝送すべきデータ量が増加すると、その伝送容量には限界が発生する。また、各 6ビットの R， G， B信号とクロック信号 CLK、水平 '垂直同期信号 H · V s y n cの計 2 1本の信号を伝送するための配線領域および端子数の増大を考慮すると、更なる階調数の増加に対応することが困難となり、場合によっては、却って信頼性を低下させてしまう可能性もある。そこで、第 3の実施の形態における RAM内蔵のドライバ I C400では、高速シリアル伝送路を介して、 MPUから動画データを供給することで、伝送すべき信号の配線領域および端子数の増大を抑えるとともに、静止画デ一タと動画デ一タの別系統による書き込みを可能としている。ここで、高速シリアル伝送路とは、シリアル化された伝送データを差動信号として伝送し、受信側で差動増幅することで高速にデータ伝送が行われる伝送路をいう。このような高速シリアル伝送路として、種々の規格が提案されており、例えば米国電子通信工業会 (Telecommunications Industry Association： T I A) Z米国電子工業協会 (Electronic Industries Association： E I A) —644、 I EEE (Institu te of Electrical and Electronics Engineers) 1 596. 3として標準ィ匕された L VD S (Low Voltage Differential Signaling) 規格、 I EEE 1 394規格、或いは U S B (Universal Serial Bus) 規格などがある。

(LVD S規格による高速伝送）

図 1 0は、第 3の実施の形態における Xドライバ I C400を備える電子機器の概略ブロック図である。

なお、図 1 0において図 1と同一機能を有する回路については、図 1 と同一の符号を用いその詳細な説明を省略する。

図 1 0に示す電子機器が図 1に示す電子機器と相違する点は、 MPU400と、表示ユニット 4 1 0の Xドライバ I C 420との間に、 L V D S規格の高速シリアル伝送路が接続されている点である。この高速シリアル伝送路には、シリァル化された動画デ一タが差動信号として伝送されるようになっている。

図 1 1 A，図 1 1 Bは、表示データ伝送路のインタ一フェース部（図 1 1 A) と、 LVDS規格の高速シリアル伝送路のインタ一フェース部（図 1 1 B) とを模式的に示したものである。

すなわち、図 1 1 Aに示す技術では、 CMO Sトランジスタで構成された出力バッファ 450、 452により、配線容量が付加された信号伝送路上に、伝送データに対応した電圧が駆動される。受信側では、信号伝送路を、 CMO S トランジスタで構成された入力バッファ 454、 456で受信する。ここで、データ伝送路とクロック信号 CLKの伝送路の配線容量を C [F] とし、データ伝送レートを f [H z] , 出力バッファの電源電圧を V [V]とすると、データ伝送;こ伴う消費電流 I。ま、次の（ 1 ) 式のように示される。

従って、伝送レートを上げるほど、消費電流が多くなつてしまう。しかしながら実際には配線容量 Cにより、それほど高速に伝送レ一トを上げることができなレ、。これに対して、図 1 1 Bに示すように、送信側から差動出力のドライバ 460、 4 62で伝送信号に対応した差動信号を出力し、受信側で差動入力された差動信号をレシ一バ 464、 466で差動増幅する。より具体的には、送信側の差動出力ドライバから、ツイストペアケーブルや、プリント基板などの平衡伝送路からなる信号伝送路に対して定常電流を流し、受信側の差動入力のレシーバにより、差動動作する信号伝送路間に接続された終端抵抗 R間に発生した差動電圧を増幅させる。

その際、送信側で P L L回路 468により、クロック信号 C LKを例えば 9遁倍した遞倍クロック信号に同期させて伝送すベきデータをシリァル変換し、クロック信号 CLKに同期させて伝送させる。受信側では、受信したクロック信号 CLKを PL L 回路 470で例えば 9遞倍した遞倍クロック信号に同期させて、受信したシリアルデ —タをパラレル変換する。

ここで、差動信号の伝送に伴う定常電流を。 _nsl [A] 、送信側と受信側の PL L 回路 468、 470で消費される電流を I _pll [A] とすると、データ伝送に伴う消費電流 I。_plは、次の（2) 式のように示される。

I_0P I on_Sl+ Ip,. [A] · ' · (2)

図 1 2に、 L VD S規格によるデータ伝送に伴う電流消費と、 CMOSドライバによるデータ伝送に伴う電流消費との関係を表したグラフを示す。

ここでは、データ伝送レートを変化させたときの、 CMOSトランジスタにより構成されたドライバでデータ伝送する際の消費電流 480と、 L VD S規格によりデ一タ伝送する際の消費電流 482とを示す。

すなわち、図 1 1 Aに示すように CMO Sドライバでデータ伝送を行う場合、（ 1 ) 式に従ってデータ伝送レートに比例して消費電流が増加する。

これに対して、図 1 1 Bに示す L VD S規格によるデータ伝送では、データ伝送レ —トに応じた定常電流が必要である。しかしながら、必要とされる定常電流は、デ一タ伝送レート力 S '低い場合であっても、デ一タ伝送レートが高い場合であっても、ほぼ同じ値である。

従って、 LVDS規格によるデータ伝送では、伝送レート力氐ぃ場合に従来のデ一タ伝送よりも消費電流が多くなる場合があることを意味する。その一方で、伝送レートが高くなつた場合には従来よリも低い消費電流で、かつ高速のデータ伝送を行うことができることを意味する。

そこで、第 3の実施の形態では、データ伝送レート力低い場合において、データ伝送が行われない期間は、定常電流の消費を抑えることによって、従来のデータ伝送と比較して、より高速のデータ伝送と、低消費電力化との両立を図ることができることを特徴としている。より具体的には、送信側の差動出力ドライバと受信側の差動入力レシーバの動作を停止させて、定常電流をなくす。

図 1 3に、このような第 3の実施の形態における電子機器について、 LVDS規格による高速シリアル伝送を行う MPUと表示ュニットとのィンターフェ一ス部分の構成要部の概要を示す。

ただし、図 1、図 1 0或いは図 1 1八，図1 1 Bと同一部分には同一符号を付し、適宜説明を省略する。

この電子機器は、 MPU400と、表示ユニット 4 1 0と力 LVDS規格の高速シリアル伝送路を介して接続されている。

MPU400力、上述した MPU 1 0と異なる点は、 L V D S規格による高速シリアル伝送の送信インタ一フェース機倉を有する LVD S送信回路 490と、データ有効信号生成回路 492を備えている点である。

表示ュニット 410が、上述した表示ュニッ卜 20と異なる点は、 LVDS規格による高速シリアル伝送の受信ィンタ一フェース機能を有する LVD S受信回路 49 4を備えている点である。ここで、表示ュニット 4 10の LCDドライバ 496は、図 1 0における Xドライバ I C 420と、 Yドライバ I C 26に相当する。

LVDS送信回路 490は、少なくとも差動出力ドライバ 460、 462、 PLL 回路 468、パラレル ·シリアル変換回路 498を含む。パラレル .シリアル変換回路 498は、伝送すべき動画データのスキャンコンパ一タ機能を有する DPS 1 6により供給された R， G， B信号を、！^し回路468で遞倍された遞倍クロック信号に同期してシリアル変換し、差動出力ドライバ 460に対して供給する。

データ有効信号生成回路 492は、 DS P 1 6によって生成された動画データが有効なときだけアクティブとなるデータ有効信号を生成し、表示ユニット 4 1 0の L V DS受信回路 494に対して出力する。

L VD S受信回路 494は、少なくとも差動入力レシ一バ 464、 466、 PLL 回路 470、シリアル ·パラレル変換回路 500を含む。

シリアル 'パラレル変換回路 500は、差動入力レシーバ 464で受信されたシリアルデータを、 P L L回路 470で遁倍された遞倍クロック信号に同期してパラレル変換した R， G, B信号として、 LCDドライバ 496 (Xドライバ I C420) に供給する。また、データ有効信号生成回路 492によって生成されたデータ有効信号が非アクティブのとき、少なくとも差動入力レシーバ 464、 466、 PL L回路 4 70の動作を停止させて、これらに流れる定常電流をなくすことができるようになつている。

また、 L VDS受信回路 494は、データ有効信号生成回路 492によって生成されたデータ有効信号に同期して、 R, G, B信号を Xドライバ I Cのデータ RAMに書き込むようにする。例えば、 1画面分の動画データを、図 14に示すタイミングで出力されるデータ有効信号に同期させて、データ RAMに書き込んだり、 1画面の 1 ラインごとの動画データを図 1 5に示すタイミングで出力されるデータ有効信号に同期させて、データ RAMに書き込むようにする。こうすることによって、水平 '垂直同期信号 H · Vs y n cのための信号伝送路を設けることなく、動画データを誤りなく表示させることができるようになる。

このようにデータ有効信号生成回路 492は、シリアル伝送路の高速性に着目し、必要なときのみ、シリアル伝送に必要な定常電流を流すようにすることで、伝送の高速性と低消費電力化との両立を図る。図 1 4に、このようなデータ有効信号生成回路 4 9 2によって生成されるデータ有効信号の生成タイミングの一例を示す。

ここでは、画面表示の 1フレーム周期 Tの間に M P U 4 0 0から 1画面分の動画デ —タが伝送される場合を示している。

すなわち、 1フレーム周期 Tより短時間で 1画面分の動画データ力伝送される場合、データ有効信号回路 4 9 2は、垂直同期信号 V s y n cの立ち上がりに同期して、デ —タ有効信号をアクティブにする。そして、予め認識されている 1画面分の動画データのデータ数分だけァクティブ期間となるようなパルスを生成する。

こうすることで、期間 t ,だけ高速シリアル伝送に伴う定常電流が消費されるものの、期間（T一 t ,) ではこの定常電流の消費を抑えることができる。

データ有効信号生成回路 4 9 2によって生成されるデータ有効信号の生成タイミングは、これに限定されるものではなく、種々のタイミングにより生成することが可能である。

図 1 5に、データ有効信号生成回路 4 9 2によって生成されるデータ有効信号の生成タイミングの他の例を示す。

ここでは、画面表示の 1フレーム周期 Tの間に M P U 4 0 0から 1画面の動画デ一タが 1ライン分ずつ伝送される場合を示している。

すなわち、 1フレーム周期 Tのうち 1画面のライン数分に分割した時間ごとに 1画面の 1ライン分の動画データが伝送される場合、データ有効信号回路 4 9 2は、まず 1画面の 1ライン目において、水平同期信号 H s y n cの立ち上がりに同期して、デ —タ有効信号をアクティブにする。そして、予め認識されている 1画面分の 1ライン分の動画デ一タのデータ数分だけァクティブ期間となるようなパルスを生成する。 2 ライン目以降のデータ有効信号についても、ラインごとに生成される水平同期信号 Η s y n cの立ち上がりに同期して、予め認識されている 1画面分の 1ライン分の動画デ一タのデータ数分だけァクティブ期間となるようなパルスを生成する。

また、垂直同期信号 V s y n cの立ち上がりに同期して、予め認識されているラインごとに 1ライン分のデ一タ数分だけアクティブとなるパルス状のデ一タ有効信号を、ラインごとに生成させることも可能である。

こうすることで、本来 1フレーム周期 Tをラインごとに動画データを伝送する場合に割り当てられるライン伝送期間 τ₍₁、 Τ,、 ··'、 Τ_χそれぞれについて、期間 t„、 t ,、

···、 t_Nだけ高速シリアル伝送にともなる定常電流が消費される。従って、各伝送期間において、期間（Tf tJ 、 (Τ,- t ,) 、 '··、 (Τ - t_N) における定常電流の消費を抑えることができる。

図 1 6は、図 1 0に示す RAM内蔵 Xドライバ I C420のブロック図である。図 4に示す RAM内蔵 Xドライノ I C 24と異なる点は、入力バッファ 1 04に代えて L VD S受信回路 494が設けられている点である。

L VD S受信に回路 494は、図 1 3で説明したように L V D S規格による高速シリァル伝送路を介して入力されたクロック信号 C L Kとシリアルデータ S Dを差動入力レシーバで差動増幅し、パラレル化された動画データに変換する。また、これとは別にデ一タ有効信号 D Vが入力され、デ一タ有効信号 D Vがアクティブのときのみ、クロック信号 C LKおよびシリアルデータ S Dの差動入力レシーバを動作させる動作停止制御回路を含む。

このような LVD S受信回路 494には、第 2のバスライン 1 20が接続される。 ( I EE E 1 394規格による高速伝送）

図 1 7は、第 3の実施の形態における電子機器について、 I EEE 1 394規格による高速シリアル伝送を行う MPUと表示ュニッ卜とのィンタ一フェース部分の構成要部の概要を示す。

ただし、図 1、図 1 0、図 1 1 A，図 1 1 B或いは図 1 3と同一部分には同一符号を付し、適宜説明を省略する。

この電子機器は、 MPU 550と、表示ュニット 560と力 I E E E 1 3 94規格の高速シリァル伝送路を介して接続されている。

MPU 550力、上述した MPU400と異なる点は、 I EEE 1 3 94規格による高速シリアル伝送の送信インタ一フェース機能を有する I EEE 1 3 94送信回路 570を備えている点である。表示ュニット 560力上した表示ュニット 4 10と異なる点は、 I Ε Ε Ε 1 3 94規格による高速シリアル伝送の受信インタ一フェース機能を有する I ΕΕΕ 1 394受信回路 572を備えている点である。

I ΕΕΕ 1 394送信回路 570は、少なくとも I Ε Ε Ε 1 394規格による高速シリアル伝送を行うための図示しないパラレル 'シリアル変換回路、符号化回路、差動出力ドライバを含む。

I ΕΕΕ 1 394送信回路 570におけるパラレル ·シリアル変換回路は、伝送すべき動画データのスキャンコンバータ機能を有する DP S 1 6により供給された R， G, B信号をシリアル変換する。符号化回路は、 DS L i n k (Data/Strobe Link) 方式と呼ばれる符号化方式により、シリアル化された R， G， B信号から、シリアルデータ SDとストローブ信号 STBとを生成する。

DS L i n k方式では、シリアルデータ S Dとストローブ信号 S T Bの 2対の差動信号線によリ高速シリアル伝送が行われる。 I E E E 1 394送信回路 570は、送信クロックに同期させて、シリアルデータ S Dとストローブ信号 S T Bを生成し、それぞれ差動信号線を介して伝送させる。

I EEE 1 394受信回路 572は、少なくとも I EEE 1 394規格による高速シリアル伝送信号を受信するための図示しない差動入力レシーバ、復号化回路、シリアル ·パラレル回路を含む。

I EEE 1 394受信回路 572における差動入力レシーバは、差動信号線対ごとに、シリアルデータ SDとストローブ信号 STBを差動増幅して受信する。復号化回路は、差動入力レシ一バで受信したシリアルデ一タ SDとストローブ信号 S T Bとから、シリアル化された動画データを生成すると共に、クロック信号 CLKを抽出する。シリアル ·パラレル変換回路は、変換されたシリアルの動画データをパラレルデータに変換し、 R， G, B信号として LCDドライバ 496に供給する。

図 1 8は、図 17における MPU 550と表示ュニット 560との間で行われる D S L i n k方式による伝送タイミングの一例を示す。

DS L i nk方式では、シリアルデータ SDのシリアル化された信号に対して、図 1 8に示すようなストローブ信号 STBが生成される。すなわち、シリアルデータ S Dに同じデータが続いたとき、ストローブ信号 STBを変化させ、シリアルデータ S Dが変化したとき、ストローブ信号 S T Bを変化させないようになっている。また、 I E EE 1 394受信回路 572では、シリアルデータ S Dとストローブ信号 S TBを排他的論理和することでクロック信号 C LKを得る。このクロック信号 C LKは、パラレル化された R， G， B信号とともに、 LCDドライバ 496に供給される。また、 I EEE 1 394受信回路 572は、図 1 3に示した LVDS受信回路 494と同様に、データ有効信号生成回路 492によって生成されたデータ有効信号 DVがアクティブのときのみ、差動入力レシーバを動作させることで消費電力を低減させる。

このように I EEE 1 394規格にょリ、 MPUと表示ュニットとの間で動画デ一タを高速シリアル伝送することで、 L V D S規格による動画データ伝送と同様に消費電力を低減させる一方、 PLL回路を不要とすることができる。従って、より回路規模を縮小させることができ、 P L L回路における消費電流を削減することができる。

(US B規格による高速伝送）

図 1 9は、第 3の実施の形態における電子機器について、 U S B規格による高速シリアル伝送を行う MPUと表示ュニットとのィンターフェース部分の構成要部の概要を示す。

ここでは、フルスピ一ドにおける U S B規格のィンターフェ一ス部を示しており、図 1、図 1 0、図 1 1 A，図 1 1 B或いは図 1 3と同一部分には同一符号を付し、適宜説明を省略する。

この電子機器は、 MPU 600と、表示ュニット 6 1 0と力 US B規格の高速シリアル伝送路を介して接続されている。

MPU60 C^、上述した MPU400と異なる点は、 US B規格による高速シリアル伝送の送信ィンタ一フェース機能を有する U S B送信回路 620を備えている点である。

表示ュニット 6 1 0力上述した表示ュニッ卜 4 10と異なる点は、 U S B規格による高速シリアル伝送の受信ィンタ一フェース機能を有する U S B受信回路 6 2 2 を備えている点である。

U S B送信回路 6 2 0は、少なくとも U S B規格による高速シリアル伝送を行うための U S B送信処理回路 6 3 0、差動出力ドライバ 6 3 2を含む。差動出力ドライバ 6 3 2の +側 Z—側は、プルダウン抵抗 R 1を介して接地されている。

U S B送信処理回路 6 2 0は、伝送すべき動画データのスキャンコンバータ機能を有する D P S 1 6により供給された R， G , B信号をシリアル変換し、所定ビット長の U S Bバケツトする。

U S B受信回路 6 2 2は、少なくとも、差動入力レシーバ 6 3 4、 U S B規格による高速シリアル伝送を受信するための U S B受信処理回路 6 3 6を含む。差動入カレシ一バ 6 3 4の—側は、プルアップ抵抗 R 2を介してプルアップされている。

U S B規格による高速シリアル伝送は、差動信号の他に、差動信号線の +側および —側の両方が論理レベル Lであるシングルェンド 0という状態を用いて、所定ビット長のパケット単位に行われる。シングルエンド 0は、パケットの終わりを示す。受信処理回路の差動入力レシーバは、シングルエンド 0における論理レベル Lを検出するために、シングルェンドのレシーバとして構成されている。

U S B受信処理回路 6 3 6は、受信したパケットデータを分解し、 R， G， B信号のパラレル信号を生成する。各パケットデータは、例えば 8ビットの同期パターンから始まるようになつており、受信処理回路ではこの同期パターンからクロック信号 C L Kを生成し、これに同期して R , G , B信号を生成する。

このように U S B規格により、 M P Uと表示ュニットとの間で動画デ一タを高速シリアル伝送することで、 L V D S規格による動画データ伝送と同様に消費電力を低減させる一方、 P L L回路を不要とすることができる。従って、より回路規模を縮小させることができ、 P L L回路における消費電流を削減することができる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。

また上述した実施の形態における高速シリアル伝送を行うための差動出力ドライバ、差動入力レシーバの構成は、 CMOS、 EC Lなどの各種製造技術に限定されるものではない。

また、本発明は、 LVDS規格、 I EEE 1 394規格、或いは USB規格によるデータ伝送に適用されることが特に望ましい力これに限定されるものではない。例えばこれら高速シリアルデータ伝送と同様の思想に基づく規格や、これらを発展させた規格におけるデ一タ伝送転送にも本発明は適用できる。

Claims

請求の範囲

1 . 静止画データおよび動画データに基づいて表示部を表示駆動する R AM内蔵ドラィバであって、

前記静止画データ又は所与のコマンドが入力される第 1のポ一卜と、

シリァル伝送路を伝送されるシリァルの前記動画デ一タが差動信号として入力される第 2のポートと、

前記第 2のポートから入力された前記差動信号を差動増幅し、パラレルの動画デ一タを生成する受信回路と、

前記第 1のポートを介して入力された前記静止画データおよび前記受信回路によつて生成された前記動画デ一タを記憶する R AMと、

前記所与のコマンドに基づいて、前記 R AMに対し、前記第 1又は第 2のポートを介してそれぞれ別個に入力された前記静止画データ又は動画データの書き込み又は読み出し制御する第 1の制御回路と、

前記第 1の制御回路とは独立して、前記 R AMに記憶された前記静止画データ又は動画データを表示データとして読み出し制御し、前記表示部を表示駆動する第 2の制御回路と、

を含むことを特徴とする R AM内蔵ドライノ。

2 . 請求項 1において、

前記差動信号と共にこの差動信号が有効であるか否かを示すデータ有効信号を受信し、前記データ有効信号に基づいて少なくとも前記受信回路の動作の一部を停止する停止制御回路を含むことを特徴とする R AM内蔵ドライバ。

3 . 請求項 2において、

前記動画データの前記 R AMへの書き込みを同期化する同期化信号として、前記デ —タ有効信号を用いることを特徴とする R AM内蔵ドライノ。

4 . 請求項 2において、

前記表示部の 1ラィン分の動画デ一タの前記 R AMへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とする RAM内蔵ドライバ。

5. 請求項 2において、

前記表示部の 1画面分の動画データの前記 RAMへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とする RAM内蔵ドライバ。

6. 請求項 1において、

前記シリアル伝送路は、 L VD S規格による伝送路であることを特徴とする RAM 内蔵ドライノ

7. 請求項 2において、

前記シリァル伝送路は、 L V D S規格による伝送路であることを特徴とする RAM 内蔵ドライノく。

8. 請求項 3において、

9. 請求項 4において、

前記シリアル伝送路は、 LVD S規格による伝送路であることを特徴とする RAM 内蔵ドライノく。

1 0. 請求項 5において、

1 1. 請求項 1において、

前記シリアル伝送路は、 US B規格による伝送路であることを特徴とする RAM内蔵ドライバ。

1 2. 請求項 2において、

前記シリアル伝送路は、 U S B規格による伝送路であることを特徴とする RAM内蔵ドライノく。

1 3 · 請求項 3において、

前記シリアル伝送路は、 U S B規格による伝送路であることを特徴とする RAM内蔵ドライバ。

14. 請求項 4において、

前記シリアル伝送路は、 U S B規格による伝送路であることを特徴とする R A M内蔵ドライノく。

1 5. 請求項 5において、

1 6. 請求項 1において、

前記シリアル伝送路は、 I E EE 1 394規格による伝送路であることを特徴とする RAM内蔵ドライノ

1 7. 請求項 2において、

前記シリアル伝送路は、 I EEE 1 394規格による伝送路であることを特徴とする RAM内蔵ドライノく。

1 8. 請求項 3において、

前記シリアル伝送路は、 I EEE 1 394規格による伝送路であることを特徴とする RAM内蔵ドライノ。

1 9. 請求項 4において、

前記シリアル伝送路は、 I EEE 1 394規格による伝送路であることを特徴とする RAM内蔵ドライノ

20. 請求項 5において、

2 1.複数の第 1の電極と複数の第 2の電極により駆動される電気光学素子を有するパネルと、

前記複数の第 1の電極を駆動する請求項 1に記載の RAM内蔵

前記複数の第 2の電極を走査駆動する走査駆動ドライバと、

を有することを特徴とする表示ュニット。

2 2 . 複数の第 1の電極と複数の第 2の電極によリ駆動される電気光学素子を有するパネルと、

前記複数の第 1の電極を駆動する請求項 2に記載の R AM内蔵ドライバと、前記複数の第 2の電極を走査駆動する走査駆動ドライバと、

を有することを特徴とする表示ュニット。

2 3 . 複数の第 1の電極と複数の第 2の電極により駆動される電気光学素子を有するパネルと、

前記複数の第 1の電極を駆動する請求項 3に記載の R AM内蔵ドライバと、前記複数の第 2の電極を走査駆動する走査駆動ドライバと、

を有することを特徴とする表示ュニット。

2 4 . 複数の第 1の電極と複数の第 2の電極によリ駆動される電気光学素子を有するパネルと、

前記複数の第 1の電極を駆動する請求項 4に記載の R AM内蔵ドライバと、前記複数の第 2の電極を走査駆動する走査駆動ドライバと、

を有することを特徴とする表示ュニッ卜。

2 5 . 複数の第 1の電極と複数の第 2の電極により駆動される電気光学素子を有するパネルと、

前記複数の第 1の電極を駆動する請求項 5に記載の R AM内蔵ドライバと、前記複数の第 2の電極を走査駆動する走査駆動ドライバと、

を有することを特徴とする表示ュニット。

2 6 . 請求項 2 1乃至 2 5に記載の表示ユニットと、

前記表示ユニットに前記コマンド、前記静止画データおよび前記動画データを供給する M P Uと、

を有することを特徴とする電子機器。