WO2001041211A1 - Dispositif a semi-conducteur - Google Patents

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WO2001041211A1
WO2001041211A1 PCT/JP2000/008424 JP0008424W WO0141211A1 WO 2001041211 A1 WO2001041211 A1 WO 2001041211A1 JP 0008424 W JP0008424 W JP 0008424W WO 0141211 A1 WO0141211 A1 WO 0141211A1
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WO
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data line
sense amplifier
data
lines
data lines
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Application number
PCT/JP2000/008424
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English (en)
French (fr)
Inventor
Riichiro Takemura
Tomonori Sekiguchi
Katsutaka Kimura
Kazuhiko Kajigaya
Tsugio Takahashi
Original Assignee
Hitachi, Ltd.
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a configuration of a memory array portion and a sense amplifier portion included in a semiconductor device.
  • FIG. 3 shows that one sense amplifier is arranged for two adjacent data lines, one is connected to the sense amplifier of the right sense amplifier block, and the other is connected to the left sense amplifier block.
  • This article describes a so-called alternating sense amplifier connected to the other sense amplifier.
  • [Reference 2] describes a phase shift method, which is one of the lithographic techniques for forming a fine pattern on a semiconductor wafer.
  • [Reference 3] describes an example of a mask pattern in a so-called one-intersection memory cell type memory array.
  • DRAM dynamic 'random' access memory
  • 1 intersection memory cell system or open data line arrangement
  • 2 intersection memory cell system or (Folding type detour line arrangement)
  • the minimum processing dimension F is a minimum interval required for separation between patterns determined by a processing technology of a semiconductor integrated circuit such as an optical lithography and the like. Is a unit of That is, in a semiconductor integrated circuit, all mask patterns are designed in units of F, and specific dimensions of F are applied in accordance with a practical processing technique. If we continue to use the two-intersection memory cell method in the future, there is no other way but to rely on the reduction of the minimum processing dimension F, and no dramatic reduction in the memory cell area can be expected. For this reason, the inventors of the present application have studied the application of a large-capacity memory of the one-intersection memory cell method to an array configuration in which a reduction in the memory cell area can be expected in the design method.
  • Figure 23 shows a memory array that employs a single-intersection memory cell method described in Fig. 3 of Reference 1 and employs bit line multi-division and sense amplifier alternate arrangement.
  • the connection between the sense amplifier and the data line is made by a simple rule.
  • Two adjacent sense amplifiers eg, SA1 and SA2 are connected to every other data line of one memory array (eg, SMA (i)) (eg, DR (i) 1 and DR (i) 2).
  • SMA (i) eg, DR (i) 1 and DR (i) 2
  • phase shift method has been used as a lithographic technique for forming fine patterns.
  • Traditional photomasks had openings that controlled only simple light transmission.
  • the phase of the transmitted light is transmitted with a difference of 180 degrees between the first opening that transmits light and the first opening (the phase is shifted by 180 degrees).
  • a second opening for transmission Since the light cancels each other in the region where the first opening and the second opening are adjacent to each other, finer lithography can be performed even when the same wavelength of light is used.
  • the details of the phase shift method itself are described in [Reference 2].
  • the inventors of the present application have proposed that a sense amplifier and a memory cell array be used when a memory array employing a single-intersection memory cell method employing bit line multi-division and sense amplifier alternate arrangement is formed by using a phase shift method.
  • special consideration was needed for the connection method of the de-night line. That is, failures such as disconnection and short circuit of the wiring are likely to occur at the boundary of the area where the patterns such as the memory array and the sense amplifier are different unless the phase assignment, the wiring pitch, and the pattern are taken into consideration.
  • an object of the present invention is to provide a sense amplifier layout scheme necessary for realizing a one-intersection scheme which is a memory array configuration capable of reducing a chip area.
  • a first memory array including a plurality of first memory cells provided at the intersection of a first data line group including first to fourth data and a plurality of first mode lines.
  • a second memory array including a plurality of second memory cells provided at intersections of a second data line group including fifth to eighth data and a plurality of second lead lines;
  • a first sense amplifier block provided in a region between the second memory arrays and including first and second sense amplifiers adjacent to each other, wherein the first sense amplifier is provided.
  • the data line is connected to one of the first data lines and one of the data lines included in the second data line group to form an open data line arrangement
  • the second sense amplifier is Is connected to the fourth data line and another one of the data lines included in the second data line group to form an open circuit. And over data line arrangement, between the fourth de Isseki line and the first data line so as to place the second and third data lines.
  • FIG. 1 is a connection diagram (“4: 5 arrangement (part 1)”) of the data line according to the first embodiment of the present invention
  • FIG. 2 is a circuit diagram of FIG. 1
  • FIG. 3B is a mask pattern diagram of FIG. 1
  • FIG. 4 is a cross-sectional view of the sense amplifier portion of FIG. 3
  • FIGS. 5A and 5B are a mask pattern diagram of one intersection memory array
  • FIG. 7 is a circuit diagram of FIG. 6, and
  • FIG. 8 is a circuit diagram of the entire synchronous DRAM according to the first embodiment of the present invention (“4: 5 arrangement (part 2)”).
  • FIG. 9 is a block diagram showing details of the memory link
  • FIG. 9 is a block diagram showing details of the memory link
  • FIG. 10 is a connection layout diagram of the data line in Example 2 of the present invention (“4: 4 arrangement ( Part 1) ”)
  • Figure 11 is a book
  • FIG. 12A and FIG. 12B are mask pattern diagrams of FIG. 10
  • FIG. 13 are data line connection layout diagrams (“4: 4 arrangement (2))” of the second embodiment of the present invention.
  • FIG. 14 is a connection layout diagram of the data lines according to the third embodiment of the present invention.
  • FIG. 15 is a data line connection layout diagram (“4: 6 arrangement (No. 2)”) of Embodiment 3 of the present invention
  • FIG. 16A and FIG. 16B are FIG.
  • FIG. 17 is a cross-sectional view of the sense amplifier part of FIG. 16, and
  • FIG. 18 is a data line connection layout diagram of the third embodiment of the present invention.
  • FIG. 19 is a connection layout diagram of the data line of Embodiment 3 of the present invention (“4: 6 arrangement (part 4)”)
  • FIG. FIG. 21 is a connection layout diagram (“4: 5 arrangement”) of the data lines according to the fourth embodiment of the present invention
  • FIG. 21 is a connection layout diagram (“4: 4”) of the data lines according to the fourth embodiment of the present invention.
  • FIG. 22 is a data line connection layout diagram (“4: 6 arrangement”) of Embodiment 4 of the present invention
  • FIG. 23 is a configuration diagram of a 1-intersection memory array.
  • circuit elements constituting each block of the embodiment are not particularly limited, one semiconductor such as a single-crystal silicon can be formed by an integrated circuit technology such as a known CMOS (complementary MOS transistor). It is formed on a substrate. Circuit symbols of MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) without an arrow represent N-type MOSFETs (NMOS), which are distinguished from P-type MOSFETs (PM0S) with arrows.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistors
  • PM0S P-type MOSFETs
  • the MOSFET is simply referred to as M 0 S for simplicity.
  • the present invention is not limited to a field effect transistor including an oxide insulating film provided between a metal gate and a semiconductor layer, and is not limited to a MISFET (Metal Insulator).
  • P P00 / 24 Metal Oxide Semiconductor Field Effect Transistors
  • FIG. 1 is a diagram schematically showing a characteristic portion of a connection region between a data line and a sense amplifier according to a first embodiment of the present invention.
  • FIG. 8 shows an entire block of a synchronous DRAM (SDRAM) which is a typical example to which the present invention is applied.
  • SDRAM synchronous DRAM
  • Each circuit block operates at the timing of an internal control signal formed by a timing signal generation circuit TG to which a control signal is input.
  • the control signals input to the TG include a chip select signal / CS, a low address strobe signal / RAS, and a column address that are input at the timing of the clock signal CLK.
  • the combination of these control signals and address signals is called a command.
  • the clock enable signal CKE determines the validity of the clock signal.
  • the input / output mask signal DQM is used to control the data input / output buffer I / OB to mask the data input / output from the input / output terminals (DQO, ... DQn).
  • VG is the voltage generation circuit of the SDRAM, which supplies the word line boost voltage (VPP), substrate voltage (VBB), array voltage (VDL), peripheral circuit voltage (VCL), and the like.
  • SDRAM adopts an address-multi system in which a load address and a column address are input in a time-sharing manner from address input terminals (A0, A1, ... An).
  • the lower address input to the lower dress sniffer XAB is decoded by the lower decoder X-DEC, and a specific word line in one memory array MA is selected. One word's worth of memory cells are selected.
  • the column address decoder YAB the memory cell to be read or written is further selected by the column address decoder Y-DEC.
  • SDRAM usually has a plurality of memory arrays (or memory links) designated by a bank address. In this figure, only one memory array MA (B ANK0) is representatively shown. Was.
  • FIG. 9 shows an enlarged view near the memory array MA.
  • the memory array MA includes a plurality of sub-memory arrays SMA arranged in a matrix. Although not particularly limited, this memory array employs a hierarchical lead line system, and a main lead driver array MWD is arranged on one side of the MA.
  • the main word line MWL connected to the MWD is provided in the upper metal wiring layer (M2 wiring layer) so as to extend over multiple SMAs.
  • the configuration in the sub memory array SMA consists of multiple lead lines (WL1, WL2, WL3, WL4,...) and multiple data lines (D1, D2, D3, D4,). This is a 1-intersection memory array configuration in which memory cells are arranged at intersections.
  • sub-dryno SWDs are provided for each of the lead lines.
  • the sub word line is activated by the control signal from the main word line MWL and the FX dry line FXD, and selects one corresponding word line.
  • FXD is provided in XA in the cross area, which is the area surrounded by SWD and SAB. In Fig. 9, only blank boxes are drawn.
  • a backing word made of metal such as A1 provided in the upper layer is used in the SWD instead of the sub-head driver. Through holes and contacts are provided to connect the lines with the gates of the lower polysilicon layer and the common word line. In this case, the SWD can be called a code shunt area.
  • the selection of the column direction is based on the fact that the column selection line YSL of the column decoder Y-DEC and the column selection line YSL output from the YSD
  • a common Y-decoder method that is provided so as to extend over the rearray (SMA) is adopted.
  • the column selection line YSL is typically formed on the # 3 wiring layer above the # 2.
  • the present invention relates to the internal configuration of the sub memory array SMA and the sense amplifier block SAB which are repeatedly arranged for the entire memory array described above. These detailed structures are shown in Figure 1.
  • Figure 1 shows one sense amplifier block SAB (j) and sub-memory arrays (SMA (i), SMA (i + l)) on both sides. Indicates the layout of the part where is arranged. In the following description, for example, the subscript (i) of SAB (i) will be omitted as appropriate when the correspondence is clear, and the description will proceed.
  • the feature of this figure is that four data lines are arranged in a predetermined width W in the SMA, and substantially five lines (four data lines) in the same width W in the SAB. This means that a line with a line and one connection node line) will be placed. For this reason, the embodiment of FIG. 1 is referred to as “4: 5 arrangement”.
  • This layout has a repetitive pattern of four sense amplifiers SA1 to SA4 as a group in the X direction (hereinafter, the extending direction of the word line is defined as the X direction) for the SAA.
  • the connection pattern of SA3 and SA4 can be regarded as a mirror pattern of SA1 and SA2.
  • SA1 the data lines (* 9 and * 10) inside the sense amplifier and the data lines (* 1 and * 6) of the sub memory array are simply connected.
  • SA2 is characterized in that the data lines (* 11 and * 12) inside the sense amplifier and the data lines (* 4 and * 7) of the sub memory array are connected with a twist. is there.
  • the memory array can be expanded by placing it back. That is, on the right side of SMA (i + 1), PO / 08424
  • SMA (i) and SMA (i + l) are arranged on the same imaginary line, and there are no deviations in the X direction (for example, DR (i) l and DR (i + l) l). Shall be.
  • the data line in the sense amplifier block is slightly displaced in the X direction from the virtual line where the SMA data line is arranged.
  • each data line is arranged in parallel with a certain interval.
  • memory cells are omitted.
  • the present invention is characterized in that it can be connected to a memory array having a high-density arrangement such that the distance between data lines is twice the minimum processing dimension F, as described later in FIG. 5A.
  • the present invention is based on the assumption that the excimer laser is oscillated with a KrF (wavelength: 248 nm) gas and the light source of the next generation is assumed to have F of 0.16 micron ( ⁇ ) or less. In some cases, particularly remarkable effects can be expected.
  • a phase shift method which is a lithographic method utilizing light interference, is used to form a high-density pattern for forming a pattern of a de-emphasis line.
  • Fig. 1 two types of data lines, one with a solid line and the other with a broken line, are drawn, which represent the phase arrangement in the phase shift method. That is, as an example, the solid line is assigned a phase of 0 degree, and the broken line is assigned a phase of 180 degrees. It is important that the phase difference between the solid line and the broken line is 180 degrees, and the phase value itself is not important.
  • the sense amplifier block SAB (j) includes a plurality of sense amplifier areas SAA and a connection area J0 between the SAA and the data line.
  • the black circle has the same phase as the solid data line on the phase shift mask.
  • this contact pad row it is necessary to form a pattern corresponding to substantially five data lines in a predetermined width in the SAB. For this reason, the phase arrangement between the SMA and the SAA cannot be simply matched to the data line. Therefore, in the present invention, a connection method (pattern of the connection region J0) for matching the phase arrangement with respect to the connection of the data line between the SMA and the SAA has been clarified.
  • the data line is composed of two data lines (for example, * 1 and * 4) at J0 among four data lines (for example, ⁇ * 4 ) that are consecutively adjacent in the SMA. Connected to matching SAAs (SA 1 and SA2). The other two (for example, * 2 and * 3) are connected to the adjacent SAA of the opposite sense amplifier block (SAB (j-1) or SAB (j + l)). For example, in FIG.
  • the number of data lines interposed between the respective data lines connected to two adjacent sense amplifiers is set to an even number.
  • an even number is a sequence including 0, 2... And 0, but in practice, 0 or 2 gives the best result.
  • Two (even) data lines (* 2 and * 3) are sandwiched between the data lines (* 1 and * 4) connected to the left side of SA1 and SA2.
  • FIG. 2 shows a circuit diagram corresponding to FIG. One contact row is laid out between two SAAs.
  • the SAA outputs the sense amplifier SA and the precharge circuit PC for precharging the data line to VDL / 2 and the data line of the data line to 10 lines (IO0t, IOOb, Olt, IOlb). It consists of 10 gate circuits IOG.
  • SA is special Although not limited to this, a P-type MISFET pair where the drain and the gate are cross-connected and the source is commonly connected, and an N-type MISFET pair where the drain and the gate are cross-connected and the source is commonly connected are It is considered to be a latch type sense amplifier including.
  • CSP and CSN indicate common source lines (sense amplifier drive lines) coupled to the sources of SA P-type MISFET and N-type MISFET, respectively.
  • FPC is a control signal for precharging the data line by the PC
  • VPLT is the memory cell carrier plate potential
  • VDL / 2 is the data line precharge level and array voltage. 1/2.
  • a memory cell is a DRAM memory cell that contains one MISFET (NMOS in the figure) and a capacitor.
  • FIGS. 3A and 3B are masks for SA1 and SA2, which are more specific versions of the schematic layout diagram of FIG. It is evening.
  • FIG. 3A is a layout diagram simultaneously showing a diffusion layer (L and NWEL), a gate layer (FG), and a first metal wiring layer (Ml).
  • SAP indicates the PMOS transistor portion of the cross-strap amplifier SA
  • SAN indicates the NMOS portion of SA.
  • the data lines are formed in the first metal wiring layer (Ml) above the gate layer FG.
  • the gate layer (FG) is a layer formed of polysilicon or the like on which a gate of MISFET is formed. In the sub memory array, the gate of MISFET simultaneously serves as a word line.
  • FIG. 3B is a layout diagram showing only the first metal wiring layer in which the data line is formed in FIG. 3A.
  • CP1 to CP5 are contact pads, each of which serves as a relay for connecting to a diffusion layer formed on the semiconductor substrate and a wiring layer above Ml.
  • the SMA has four data lines arranged in the width W
  • the SAA has patterns for five data lines including the contact pad rows.
  • throat of SMA, J0, SAA It can be clearly seen that even in the region of, the phase arrangement of the adjacent patterns is opposite to each other.
  • the SAA layout becomes easier.
  • CSP, CSN, VDL / 2, and YS contacts which are the control lines of the sense amplifier circuit and the power supply lines, are arranged in a row between the two SAAs and shared by the two SAAs. ing.
  • CSP, CSN, and VDL / 2 extend in the same direction as the word line, and are formed in the second metal wiring layer M 2 above Ml.
  • YS extends in the same direction as the data lines, and is formed in a third metal wiring layer M 3 which is higher than M 2.
  • FIG. 4 shows a cross-sectional view of the sense amplifier in the area AA ′ of the N-type MISFE in FIG. 3A.
  • L denotes the drain and source diffusion layer of the transistor
  • FG denotes the transistor gate wiring layer
  • Ml denotes the first metal wiring layer
  • M2 denotes the second metal wiring layer.
  • CNT indicates a contact hole for connecting Ml or FG
  • TH1 indicates a contact hole from M2 to Ml.
  • one control line or power supply line is wired for every two sense amplifier areas in Ml on the same layer as the data line, and the phase arrangement is 0 degree. , 180 degrees, 0 degrees ... As a result, it is possible to prevent short circuit between Ml wirings and wires in the SAA.
  • Figures 5A and 5B show the mask patterns of the sub-memory array SMA.
  • This figure shows a one-intersection type sub-memory array of dynamic memory cells in a one-transistor, one-capacity configuration.
  • one memory cell can theoretically be formed with 6 times the square of F, that is, 6 F 2 , so the memory array
  • a major feature is that high densification can be achieved.
  • D is a data line
  • WL is a word line
  • L is a memory cell switch MISFET diffusion layer
  • DLCT is a contact connecting the data line and L
  • SNCT is L and a memo.
  • the contact with the electrode of the reseal capacity is shown.
  • the source 'drain path of the switch MISFET is formed between DLCT and SNCT.
  • the DLCT is shared by two adjacent memory cells in the direction in which the data lines extend.
  • the night pitch is 2F.
  • the width of the data line must be smaller than F in order to make the distance between adjacent data lines larger than F.
  • the data lines are not perfect straight lines but meander.
  • FIG. 5A Note that the pattern diagram of the memory cell array at one intersection in FIG. 5A is described in FIG. 1 of [Reference 3].
  • FIG. 5B the data line pitch is alleviated, which is about 3F. Even in this case, the interval between adjacent data lines must be F or more.
  • the pattern diagram of the memory cell array at one intersection in FIG. 5B is itself described in FIG. 10 of [Document 3].
  • the pattern of the lithography is such that a good separation between the data lines is adopted, and therefore, there is no particular limitation.
  • the pitch of the data lines in FIG. 5 is 2.5. It becomes possible to support memory arrays of F or more and memory arrays as shown in Fig. 5B.
  • connection shape means that two data lines (for example, * 1 and * 4) sandwiching two adjacent data lines (for example, * 2 and * 3 in Fig. 1) are adjacent to each other in one memory array.
  • Two sensors that meet JP 24 are two data lines (for example, * 1 and * 4) sandwiching two adjacent data lines (for example, * 2 and * 3 in Fig. 1) are adjacent to each other in one memory array.
  • connection pattern that binds to each of the 15 amplifiers (eg SA 1 and SA2).
  • SA 1 and SA2 the normal phase and the negative phase can be assigned to adjacent patterns at the memory array, sense amplifier, and the connection between the memory array and the sense amplifier without inconsistency.
  • phase shift method it is possible to form a high-resolution data line using the phase shift method.
  • miniaturization of semiconductor integrated circuits is promoted, which contributes to an increase in memory size and cost reduction.
  • power wiring such as a sense amplifier can be formed by a standard manufacturing process.
  • FIG. 6 shows a modification example of FIG. Fig. 7 shows a circuit diagram corresponding to Fig. 6. Although the mask pattern is omitted, it can be easily formed by modifying FIGS. 3A and 3B.
  • the layout in Figure 6 is
  • the repetition structure is no longer simple.
  • the first repetitive arrangement has exactly the same as in Figure 6 on the right side of SMA (i + 1). This means connecting a cable shifted down by one line.
  • the second repetitive arrangement is the combination pattern of FIG. 6 and FIG.
  • the left side of Fig. 6 can be simply connected to the right side of Fig. 1.
  • the pattern connected to the right side of FIG. 6 is the same as that of FIG. 1 except that the solid line and the broken line are replaced.
  • the layout of FIG. 6 has the same effect as the layout of FIG. 1 described above, except that the repeating structure of the subarray is slightly more complicated than that of FIG.
  • the connection shape of the data lines in FIG. 6 is exactly the same as in FIG. 1 when focusing on the right side of SAB (j), and the characteristics of the pattern are described in the same manner as in FIG.
  • FIG. 10 shows a layout of a sub memory array (SMA) and a sense amplifier block (SAB) according to the second embodiment of the present invention. It shows the phase assignment at the point.
  • the feature of this embodiment is that four data lines are arranged within a predetermined width W in both the SMA and the SAB.
  • the layout in Fig. 10 will be referred to as "4: 4 arrangement". That is, as compared with FIG. 1, the configuration is such that no contact pad row is provided in the layer forming the data line. Other parts have the same configuration as the first embodiment.
  • This layout has a repetitive pattern with two sense amplifiers SA1 and SA2 as a group in the X direction.
  • This has the advantage of a simplified pattern compared to Figure 1.
  • the data line inside the sense amplifier and the data line of the sub memory array are simply connected to SA1.
  • SA2 the data line inside the sense amplifier and the data line in the sub memory array are simply connected, but the direction is the opposite of SA1.
  • the lay-out in FIG. 10 has a completely self-replicating structure in the Y-direction as in FIG.
  • the same layer (Ml) pattern as the data line is not used in the SAA except for the data line.
  • FIG. 12A and FIG. 12B show realistic rate patterns corresponding to FIG. As can be seen from FIG. 12B, the first metal wiring layer M1 is not provided with a contactor or a socket that disturbs the phase arrangement.
  • Fig. 13 shows the cross section AA 'of the N-type MISFET part of the sense amplifier in Figs. 12A and 12B.
  • a structure is adopted in which a contact is made to the diffusion layer L from the contact node CP of M 1 once from M 2.
  • a contact is made directly from the upper layer M2 to the diffusion layer L by the through hole TH.
  • the phase arrangement of Ml is 0 It is a simple repetition of 180 degrees.
  • two data lines are drawn out to the SAB and connected to the adjacent SAA, out of four continuous data lines in the SMA.
  • the other two are connected to the adjacent SAA of the sense amplifier block (SAB (j-l) or SAB (j + l)) on the opposite side of SMA (i) or SMA (i + l).
  • the number of lines per SAA in the same layer (Ml) as the de-night line is only two, so that there is an advantage that the layout of the SAA becomes easy.
  • the space between the data lines can be reduced.
  • the layout in Fig. 10 depends on the technology to create a through hole TH that connects two layers at a time, as shown in Fig. 13. I have. That is, in general, a through hole TH 1 connecting M 2 and M 1 is required for other circuit parts. For this reason, two types of through holes with different depths of the through holes from M 2 to L and the through holes from M 2 to M 1 are required. In addition, it is necessary to bury the through holes of different depths to form plugs for making connections. Therefore, the layout of FIG. 10 is effective when such a through-hole forming technique can be used.
  • the layout of Fig. 10 differs from the layout of Fig. 1 in that a through hole that connects two layers at once is used, but the basic operation effect is similar to that of Fig. 1. It is.
  • a characteristic connection pattern can be defined in the same manner as in FIG.
  • the difference between FIG. 1 and FIG. 10 is that the connections of the data lines in SA2 are reversed.
  • Figure 11 shows a modification of the layout of Figure 10.
  • Figure 11 was derived from Figure 10 in a similar way to transform Figure 1 into Figure 6. That is, when the phase assignment of the data lines is inverted in the adjacent sub memory arrays (SMA (i) and SMA (i + 1)) (DR (i) l and DL (i + l) l are reversed). Phase). The difference between Fig. 10 and Fig. 11 is only on the right side of SAA.
  • the layout of Fig. 11 is also similar to the layout of Fig. 6, and has a continuous repetition structure of the sub memory array SMA and the sense amplifier block S AB.
  • FIG. 14 shows a layout of a sub memory array (SMA) and a sense amplifier block (SAB) according to the third embodiment of the present invention.
  • the phase split arrangement is shown.
  • the feature of this figure is that in the SMA, four data lines are arranged in a predetermined width W, and in SAB, there are substantially six lines in the predetermined width W (four data lines). And two rows of contactors.
  • the layout in Fig. 14 is called "4: 6 arrangement".
  • Other parts have the same configuration as the first embodiment.
  • This layout has a repeating pattern in which two sense amplifiers SA 1 and SA 2 are grouped in the X direction.
  • each of SA1 and SA2 the data line inside the sense amplifier and the data line of the sub memory array are simply connected on the left side and twisted on the right side.
  • the layout of FIG. 10 has a completely self-replicating structure in the Y direction as in FIG.
  • FIGS. 16A and 16B show the mask pattern of FIG. In the first wiring layer Ml, contacts such as power supply lines and control lines provided between the data line pairs are formed.
  • FIG. 17 shows a cross-sectional configuration diagram between AA ′ in FIG. 16A.
  • the data line two data lines out of four continuous data lines in the SMA are drawn out to the SAB and connected to the adjacent SAA. The other two are on opposite sides of SMA (i) or SMA (i + l) P / 0 24
  • Fig. 15 shows a modification of the layout of Fig. 14 when the phase assignment of data lines is reversed in adjacent sub-memory arrays. Is shown. Assuming that the layout in the SAA is the same as in Fig. 14, in order to make the phase relationship of the data line connected to SAB (j) the same in SMA (i) and SMA (i + 1), The layout pattern of the data lines drawn from SMA (i + l) is opposite to the layout in Fig.14.
  • the layout of FIG. 15 has the same sub-array repeating structure as that of FIG. 1, and has the same effect as the layout of FIG.
  • FIG. 18 shows a modification of the layout of FIG. 14 which is a basic pattern of “4: 6 arrangement”.
  • the contact node array is provided between adjacent data lines in one sense amplifier.
  • the difference is that the contact row is provided between two adjacent sense amplifiers (between SA1 and SA2, between SA2 and SA3, etc.). .
  • this contact no t is located between the SAAs, which has the advantage of reducing the coupling between the sense amps. is there.
  • Figure 18 shows the connection pattern and phase arrangement of the SMA and SAB data lines except for the point that contactors and 'heads' are placed between two adjacent sense amplifiers. Same as 1. Therefore, the operation and effect are the same as those in FIG. 1 except that two contact pads are provided.
  • Figure 19 shows the layout of Figure 18 when the phase assignment of the data line is reversed in the adjacent sub memory array.
  • SAA sense amplifier area
  • the phase division of the data line in the adjacent sub memory array is performed. Indicates that the attachment is reversed.
  • a contact row is arranged between SAAs, so that there is an advantage that power coupling between sense amplifiers is reduced.
  • the layout in the SAA is the same as in Fig. 18, in order to make the phase relationship of the data lines connected to SAB (j) the same in SMA (i) and SMA (i + l)
  • the arrangement pattern of the data line drawn from SMA (i + 1) is opposite to that in the fourth embodiment.
  • two data lines sandwiching two adjacent data lines (for example, * 2 and * 3 in FIG. 1) in one memory array.
  • a layout will be described in which two adjacent sense amplifiers S A are connected by selecting one skip line (for example, * 1 and * 3).
  • FIG. 20 shows a layout according to a fourth embodiment of the present invention. This layout has a “4: 5 arrangement” as compared with FIG. 1 of the first embodiment. 00 4
  • the phase arrangement in the case of using phase shift lithography is drawn by a solid line and a dashed line.
  • the adjacent data line (for example, DR (i) l and DR (i) 2) have the same phase as each other. Therefore, it is desirable to provide a margin in the interval between adjacent data lines at the connection point J1. Therefore, the invention according to the layout shown in FIG. 20 is combined with a memory array in which the pitch between the data lines shown in FIG. 5B is three times (3 F) the minimum processing size F. In this case, it is possible to form a better de-night line.
  • the memory array of the data line on the reference side is configured so that data lines are charged and discharged alternately, and the data during amplification is amplified.
  • the line coupling noise can be reduced. This is explained in SMA (i + l) when SMA (i) is activated.
  • SMA (i) When SMA (i) is activated, half of the SMA (il) and SMA (i + l) connected to SAB (j) and SAB (j + l) are charged and discharged. You. That is, the data lines DL (i + l) l, DL (i + l) 2, DL (i + l) 3, DL (i + l) 4 are charged and discharged.
  • Each data line DR (i + l) l, DR (i + l) 2, DR (i + l) 3, DR (i + 1) 4 ... is sandwiched between the overnight lines. Therefore, the shielding effect is obtained and the amplified data line
  • the coupling capacity between DL (i + l) l, DL (i + l) 2, DL (i + l) 3, DL (i + 1) 4 ... is reduced, and noise is reduced You.
  • Figure 21 shows an example in which the same concept as in Figure 20 is applied to the “4: 4 arrangement” layout in Figure 10 It is.
  • This layout has a repetitive pattern in which two sense amplifiers SA1 and SA2 form one group in the X direction.
  • SA1 and SA2 the data line in the sense amplifier and the data line in the sub memory array are simply connected. It also has a completely self-replicating structure in the Y direction, as in Fig. 1.
  • the data line in the memory array of the data line on the reference side, the data line is configured to be charged and discharged alternately, and the data line power during amplification is increased.
  • This has the advantage of reducing noise.
  • Figure 22 shows an example of applying the same concept as in Figure 20 to the “4: 6 arrangement” layout in Figure 18. It is.
  • This layout has a repeating pattern in which two sense amplifiers SA1 and SA2 are grouped in the X direction. For SA1, the data line inside the sense amplifier and the data line of the sub memory array are simply connected.
  • SA2 is characterized in that the data line inside the sense amplifier and the data line in the sub memory array are connected with a twist. It also has a completely self-replicating structure in the Y direction, as in Fig. 1. 24
  • This layout also has good consistency with the combination with the memory cell array in which the distance between the data lines in FIG.
  • the memory array of the data line on the reference side is configured so that the data line is alternately charged and discharged, and the data during amplification is There is an advantage that the linear noise can be reduced.
  • the SAA has one contact pad row of the sense amplifier control line and the power supply line for one pair of the data lines in the same layer as the data line. The layout of the data line layer becomes difficult, but the data line pair is connected to the data line of the adjacent sense amplifier by the control and power supply lines. Noise can be reduced.
  • each layout diagram shows the most typical one, and each of the modified examples can be constituted by a typical geometric symmetry operation (mirror or rotation). In the range of
  • the layout in Fig. 1 has a mirror axis (X mirror axis) extending in the X direction with S AB as the center, so the layout turned back to this X mirror axis is also shown in the figure. Included in 1. There is a first Y mirror axis extending in the Y direction between SA 1 and SA2. There is also a second Y mirror axis between SA3 and SA4. First, create a pattern that mirrors SA1 and SA2 with respect to the first Y mirror axis, and then create a pattern that mirrors SA3 and SA4 with respect to the first Y mirror axis. Fig. 1 also shows the side-by-side arrangement (the arrangement of SA2, SA1, SA4, and SA3 mirrored and inverted).
  • the difference between the sense amplifiers and the sub-memory arrays is obtained. It is possible to prevent disconnection and short circuit of wiring at the part where the pattern changes extremely. Will be possible. Further, according to the second layout of the present invention, it is possible to reduce the noise caused by the linear force in one-point memory array.
  • MA is a memory array block.
  • MWD is the main word dryno.
  • X-DEC is an X address decoder.
  • Y-DEC is a Y address decoder.
  • ⁇ , ⁇ , ⁇ ⁇ ⁇ An is the external input address.
  • VG is a voltage generation circuit.
  • VCC is the external voltage.
  • VSS is the ground potential.
  • SWD is a subword driver.
  • J0 and J1 are the connections between the sub memory array and the sense amplifier.
  • SAA is a sense amplifier area.
  • DR0, DR1, DR2, DR3, ⁇ ⁇ ⁇ are de-night lines.
  • 01 ⁇ 0,01 ⁇ 1,01 ⁇ 2,01 ⁇ 3, ' D, D1, D2, D3, D4 are data lines.
  • PC is a precharge circuit.
  • SA is a sense amplifier circuit.
  • SAN is the NMOS component of SA.
  • SAP is the PMOS component of SA.
  • YS is the Y (column) selection line.
  • YS1, YS2, ⁇ ⁇ ⁇ are Y (column) selection lines.
  • CP, CP1, ' ⁇ -CP5 is the contact node.
  • FG is a transistor gate.
  • L is a transistor diffusion layer.
  • Ml is the first layer of metal.
  • M2 is the second layer of metal.
  • M3 is the third layer of metal.
  • TH1 is the connection hall from M2 and M3 to Ml.
  • ⁇ is a contact hole from M2 and M3 to L and FG without Ml.
  • P-sub is a p-type semiconductor substrate.
  • CNT is a con- nection hall.
  • NWEL is the N-type semiconductor region in the p-sub.
  • SNCT is a storage node-diffusion layer contact in a memory cell.
  • DLCT is a data line diffusion layer contact in a memory cell.
  • IOG is a data input / output circuit.
  • WL (i), WL1, WL2, WL3, WL4 are lead lines.
  • VDL / 2 is the data line precharge potential.
  • FPC (j) is the precharge control signal.
  • CSP (j) and CSN (j) are SA common source lines.
  • IO0t, IO0b, IOlt, 101b are 10 lines.

Description

明 細 書 半導体装置 技術分野
この発明は、 半導体装置に関し、 特に半導体装置に含まれるメ モ リ アレイ部分とセ ンスアンプ部分の構成に関する。 背景技術
この明細書で参照される文献の リ ス ト は以下の通りであ り、文 献の参照は文献番号をも ってするこ と とする。 [文献 1 ] ： 特開平 5-4108 1号公報、 [文献 2 ] ： 超微細加工技術 pp .27-41、 応用 物理学会編/徳山 巍著、 オーム社、 1997年 2月 25 日第 1版発行、 [文献 3 ] ： 特開平 9 - 135004号公報。
[文献 1 ]は、 分割された複数のメモ リ マツ 卜 において、 開放形 デ一夕線配置を と つ た場合のセ ンスアンプとデータ線の配置を 記載する。 特にその図 3 は、 隣 り合う 2 本のデータ線につき 1個 のセ ンスアンプを配置し、 1 本は右側のセ ンスアンプブロ ッ クの セ ンスアンプと接続し、残りの 1 本は左側セ ンスアンプブロ ッ ク ののセ ンスアンプに接続する、いわゆる交互配置形のセンスアン プを言己載する。
[文献 2 ]は、 微細パターンを半導体ウェフ ァ上で形成するため の リ ソ グラ フ ィ 一技術の一つである位相シ フ ト法を記載してい る。 [文献 3 ]は、 いわゆる 1 交点メモ リ セル方式のメモ リ アレイ におけるマス クパターンの例を記載する。
ダイ ナ ミ ッ ク ' ラ ンダム ' アクセス · メモ リ （ DRAM ) におい ては （ 1 ) 1 交点メ モ リ セル方式 （または開放形データ線配置） と （ 2 ) 2交点メ モ リ セル方式 （または折り返し形デ一夕線配置） の 2種類の代表的なメモ リ アレイ の構成法が知られている。歴史 的には 1 交点メモ リ セル方式の DRAM から製品化が開始されて きたが、 64K ビッ ト DRAM を境と して 2交点メモ リ セル方式へ と転換が行われた。 現在製品化されている 256M ビッ ト DRAM でも その 2 交点メモ リ セル方式が採用されている。しかしながら、 DRAM における理論的最小メ モ リ セル面積は、 2 交点メモ リ セ ル方式では最小加工寸法 Fの 2乗の 8倍 （ 8 F 2 ) であるのに対 して、 1 交点メモ リ セル方式ではそれよ り も 2 5 %小さな 6 F 2 である こ とが知られている。
こ こで、 最小加工寸法 F とは、 光学的 リ ソグラ フ ィ 等の半導体 集積回路の加工技術から決定されるパターン間の分離をするた めに必要となる最小の間隔であ り、 設計上の単位である。 即ち、 半導体集積回路では、 Fを単位と して全てのマスクパターンを設 計し、現実的な加工技術に合わせて Fの具体的寸法があてはめら れる。 今後も 2 交点メモ リ セル方式をと り続けたのでは、 単に最 小加工寸法 Fの減少を頼 り にする他はな く、メモ リ セル面積の劇 的な低減は見込めない。 このため本願発明者等は、 設計手法にお いてメ モ リ セル面積の低減が見込める 1 交点メ モ リ セル方式の 大容量メモ リ のアレイ構成への適用検討をおこなった。
図 2 3 に [文献 1 〗の図 3 に記載された 1 交点メ モ リ セル方式 で ビ ヅ ト線多分割とセ ンス アンプ交互配置を採用 したメ モ リ ア レイ を示す。このメモ リ アレイ ではセ ンスアンプとデータ線の接 続は、 単純な一つの規則で行われている。 隣 り合う 2 つのセ ンス アンプ （例えば SA 1 と SA2 ) には一つのメモ リ アレイ （例えば SMA(i) ) のデ一夕線が一本おきに接続される （例えば DR(i) 1 と DR(i)2 )。 この図に示すよう にヮー ド線とデ一夕線のすべての 交点にメモ リ セルのある 1交点アレイ では、 センスアンプの交互 配置を行ってもデ一夕線 2本に 1つのセ ンスアンプを レイ ァゥ ト するこ とが必要にな る。この図 2 3のレイ ァゥ 卜 を実現するため の配線のピッチは、 リ ソグラフ ィ 一技術によって制限される。 近年では微細パターンを形成するための リ ソグラ フ ィ 一技術 と して、 位相シフ ト法が用いられるよう になつて きた。 伝統的な フ ォ ト マスクは単純な光の透過のみを制御する開口部を持って いた。 これに対して、 位相シフ ト法に用いる フォ トマスクでは、 光を透過する第 1 開口部と第 1 開口部に対して透過光の位相が 180度差をも って透過 （ 180度位相をシフ 卜 して透過） する第 2 開口部とを持つ。第 1 開口部と第 2開口部が隣接する領域で光が 互いにう ち消しあう こ とで、同 じ光の波長を用いても よ り微細な リ ソグラ フ ィ 一が可能とされる。 位相シフ ト法自体については、 [文献 2 ]にその詳細が記載されている。 位相シフ ト法を採用 した 際には、 パターンに対する位相の割 り 当て （位相配置） が重要に なる。 即ち、 位相割 り 当て方法によっては配線間のピッチを広げ な く てはな らず、最適な位相割 り付けを行わないと レイ アウ ト面 積を低減する こ とができない。
本願発明者等は、 1 交点メモ リ セル方式をビッ ト線多分割とセ ンスアンプ交互配置を採用 したメ モ リ ア レイ を位相シフ ト法を 用いて作成する際にセ ンスアンプとメ モ リ セルアレイ のデ一夕 線の接続方法に特別の配慮が必要であるこ とに気がついた。即ち、 メ モ リ アレイ とセ ンスアンプといったパターンが異な る領域の 境界では、 位相割 り付けや配線ピッチ、 パターンを考慮しなけれ ば配線の断線、 短絡といった不良が起こ り やすい。
そこで本発明の目的は、チッ プ面積を低減でき るメモ リ アレイ 構成である 1 交点方式を実現するために必要なセ ンスアンプの レイ ァゥ ト方式を提供するこ とである。
よ り具体的には、位相シフ ト方式を用いた リ ソグラ フ ィ 一に適 したメ モ リ ア レイ とセ ンス アンプ間のデータ線配線パターン方 式を実現するこ とである。 発明の開示
本発明の代表的な例を示せば以下の通り である。 即ち、 第 1 か ら第 4 データ を含む第 1 デ一夕線群と複数の第 1 ヮー ド線の交 点に設けられた複数の第 1 メ モ リ セルを含む第 1 メ モ リ アレイ と、第 5 から第 8 データを含む第 2 データ線群と複数の第 2 ヮー ド線の交点に設け られた複数の第 2 メ モ リ セルを含む第 2 メ モ リ アレイ と、前記第 1 と第 2 メモ リ アレイ の間の領域に設けられ、 互いに隣接する第 1 及び第 2 セ ンスアン プとを含む第 1 セ ンス ア ン プブロ ッ ク とを備える半導体装置において、前記第 1 セ ンス ア ン プは、前記第 1 デ一夕線と前記第 2 データ線群に含まれるデ —夕線の一つに結合されるこ とで開放形デ一夕線配置と し、前記 第 2 セ ンスアンプは、前記第 4デ一夕線と前記第 2データ線群に 含まれるデータ線の他の一つに結合される こ とで開放形データ 線配置と し、前記第 1 データ線と前記第 4 デ一夕線の間には前記 第 2及び第 3 データ線を配置するよう にする。 図面の簡単な説明
図 1 は、 本発明の実施例 1 のデ一夕線の接続レ イ ァゥ ト 図 (「 4 ： 5配置 （その 1 )」）、 図 2 は図 1 の回路図、 図 3 A及び 図 3 Bは図 1 のマスクパターン図、図 4 は図 3 のセ ンスア ンプ部 分の断面図、図 5 A及び図 5 Bは 1 交点メモ リ ア レ イ のマスクパ 夕一ン図、図 6 は本発明の実施例 1 のデ一夕線の接続レイ ァゥ ト 図 （「 4 ： 5 配置 （その 2 )」）、 図 7 は図 6 の回路図、 図 8 はシ ンク ロナス D R A Mの全体を示すブロ ッ ク図、図 9 はメモ リノ ン クの詳細を示すプロ ッ ク図、図 1 0 は本発明の実施例 2 のデ一夕 線の接続レイ アウ ト 図 （「 4 ： 4配置 （その 1 )」）、 図 1 1 は本 発明の実施例 2のデータ線の接続レイ ァゥ ト図（「 4 ： 4配置（そ の 2 )」）、 図 1 2 A及び図 1 2 Bは図 1 0のマスクパターン図、 図 1 3 は図 1 2のセンスアンプ部分の断面図、図 1 4 は本発明の 実施例 3 のデータ線の接続レ イ アウ ト 図 （「 4 ： 6配置 （その
1 )」）、 図 1 5は本発明の実施例 3のデータ線の接続レイ アウ ト 図 （「 4 ： 6配置 （その 2 )」）、 図 1 6 A及び図 1 6 Bは図 1 4 のマス クパターン図、図 1 7は図 1 6のセ ンスアンプ部分の断面 図、 図 1 8 は本発明の実施例 3のデータ線の接続レイ アウ ト 図
(「 4 ： 6 配置 （その 3 )」）、 図 1 9 は本発明の実施例 3のデー 夕線の接続レイ アウ ト 図 （「 4 ： 6配置 （その 4 )」）、 図 2 0 は 本発明の実施例 4のデータ線の接続レ イ アウ ト 図 （「 4 ： 5 配 置」）、 図 2 1 は本発明の実施例 4のデータ線の接続レイ アウ ト 図 （「 4 ： 4配置」）、 図 2 2は本発明の実施例 4のデータ線の接 続レイ アウ ト図 （「 4 ： 6配置」）、 図 2 3は 1 交点メ モ リ アレイ の構成図である。 発明を実施するための最良の形態
以下、 本発明の実施例について図面を用いて詳細に説明する。 実施例の各プロ ッ クを構成する回路素子は、特に制限されないが、 公知の C M O S (相補型 M O S ト ラ ンジスタ） 等の集積回路技術 によって、単結晶シ リ コ ンのよう な 1個の半導体基板上に形成さ れる。 M O S F E T (Metal Oxide Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものは N形 M O S F E T ( N M O S ) を表し、 矢印をつけた P形 M O S F E T ( P M 0 S ) と区別される。 以下 M O S F E Tを呼ぶために簡略化して M 0 S と呼ぶこ とにする。 但し、 本願発明は金属ゲー ト と半導体層 の間に設け られた酸化膜絶縁膜を含む電界効果 ト ラ ンジスタ だ け に 限定 さ れ る 訳で は な く M I S F E T (Metal Insulator P P00/ 24
6
Semiconductor Field Effect Transistor)等の一般的な F E Tを 用いた回路に適用される。
<実施例 1 >
図 1 は、本願の第 1 の実施例にかかるデータ線とセンスアンプ の接続領域の特徴部分を模式的に示した図である。この図 1 のの 詳細な内部の特徴を説明する前に、 図 8、 図 9 を使って本願の適 用される半導体装置の全体像から説明を始めるこ とにする。
[ 1 — 1 . S D R A Mの全体構成] 図 8に、 本願発明が適用さ れる典型例であるシンク ロナス D R A M ( S D R A M) の全体ブ ロ ッ クを示す。 各回路ブロ ッ クは、 制御信号が入力されるタイ ミ ング信号生成回路 T Gで形成される内部制御信号のタ イ ミ ング で動作する。 T Gに入力される制御信号には、 ク ロ ッ ク信号 CLK のタイ ミ ングで入力される、 チ ッ プ選択信号/ CS、 ロ ウア ド レス ス ト ロ ーブ信号 /RAS、 カ ラ ム ア ド レスス ト ローブ信号、 ラ イ ト イ ネ一ブル信号 /WEがある。これらの制御信号とァ ド レス信号と の組合せはコマン ド と呼ばれる。 ク ロ ッ クイ ネ一ブル信号 CKE は、 ク ロ ッ ク信号の有効無効を決定する。 また、 入出力マスク信 号 DQMは、 入出力端子 （DQO, ...DQn) から入出力されるデー 夕をマスクするためにデ一夕入出力バッ フ ァ I/OBを制御するた めの信号である。 VGは SDRAMの電圧発生回路であ り、 ワー ド 線用昇圧電圧 （VPP)、 基板電圧（VBB)、 ア レイ電圧 （VDL)、 周 辺回路電圧 （VCL) などを供給する。
SDRAMでは、 ア ド レス入力端子 （A0， A1, ... An)から ロ ウァ ド レスやカラ ムァ ド レスが時分割に入力されるァ ド レスマルチ 方式が採られる。 ロ ウア ド レ スノ ッ フ ァ XAB に入力されたロ ウ ア ド レスは、 ロ ウデコーダ X-DECで解読され、 一つのメ モ リ ア レイ MA中の特定のワー ド線が選択され、 それに応じて 1ワー ド 分のメモ リ セルが選択状態となる。 引き続き、 カラムァ ド レスが カラムア ド レスノ ヅ フ ァ YAB に入力される とカラムァ ド レスデ コ一ダ Y-DE C によ り、 読み出し又は書き込みを行う メモ リ セル が更に選択される。 尚、 SDRAMは通常バンクァ ド レスで指定さ れる複数のメ モ リ アレイ （又はメモ リ ノ、'ンク） を持つが、 この図 では一つのメモ リ アレイ MA(B ANK0)だけを代表的に示した。
図 9 にメ モ リ アレイ MA 近傍の拡大図を示す。 メ モ リ アレイ MAは、マ ト リ クス状に配置された複数のサブメモ リ アレイ SMA を含む。 特に制限されないがこのメモ リ アレイ は、 階層ヮ一 ド線 方式を採り MAの一辺にはメ イ ンヮ一 ド ドライ バ列 MWDが配置 される。 MWDに接続されるメ イ ンワー ド線 MWLは複数の SMA に渡ってまたがるよう に上層の金属配線層 （ M 2配線層） に設け られ る。 サブメ モ リ ア レ イ SMA 内の構成は複数の ヮー ド線 ( WL 1，WL2 ,WL3 , WL4 , …） と複数のデ一夕線 （D 1，D2， D3 , D4、 …） の全ての交点にメモ リ セルが配置されている 1 交点メ モ リ アレイ構成である。
SMA の上下には、 ヮ一 ド線のそれぞれに対して設けられたサ ブワー ド ドライ ノ SWDが設けられる。 サブワー ド ド ライ ノ、は、 メ イ ンワー ド線 MWLと FX ドライノ FXDからの制御信号によ り 活性化され、 対応する 1 本のワー ド線を選択する。 FXDは、 SWD と SAB で囲まれた領域であるク ロスエ リ ア内 XA に設けられる が図 9 では空白の箱のみが描かれている。階層ヮー ド線方式では な く ワー ドシャ ン ト方式を採用する場合には、 SWD 内にはサブ ヮ一 ド ドライバに代えて上層に設けられた A1等の金属で形成さ れた裏打ち用ワー ド線と下層ポ リ シ リ コ ン層のゲー ト と共通な ワー ド線と を接続するスルーホールとコ ンタ ク トが設けられる。 この場合 SWDはヮー ドシャ ン ト領域と呼ぶこ とができる。 また、 カラム方向の選択は、 カラムデコーダ Y-DECのカラム選択線 ド ライ ノ、 YSDから出力されるカラム選択線 YSLが複数のサブメモ リ アレイ （ SMA) に渡ってまたがるよう に設けられる共通 Yデ コーダ方式が採られる。 カラム選択線 YSL は典型的には Μ 2 よ り 上層の Μ 3配線層に形成される。以上のメモ リ アレイ の全体に 対して本願発明は、 繰り返し配置されるサブメモ リ アレイ SMA とセ ンスアンプブロ ック SAB の内部構成に関連する。 これらの 詳細構造が第 1 図に示されている。
[ 1 — 2 . 4 : 5配置 （その 1 ) 】 図 1 は一つのセンスアン プブロ ヅ ク SAB(j)と その両側に サブメ モ リ ア レ イ （SMA(i)、 SMA(i+l)) が配置された部分のレイ アウ ト を示している。 以下 説明の中で例えば SAB(i)の添字（i)は、 対応が明確である場合に は適時省略して説明を進めるこ と とする。 この図の特徴は、 SMA 内は所定の幅 Wの中に 4本のデ一夕線が配置され、 SAB 内は同 じ く所定の幅 Wの中に実質的に 5本（ 4本のデータ線と 1つのコ ン夕 ク トノ ッ ド列） のデ一夕線が配置されるこ とである。 このた め図 1 の実施例を 「 4 ： 5配置」 と呼ぶこ とにする。
この レイ ァゥ 卜は、 SAA について X方向 （以下ワー ド線の延 在方向を X方向と定義する）に 4つのセンスアンプ SA1から SA4 を一つの群とする繰 り返しパターンを持つ。 但し SA3 と SA4の 接続パターンは、 SA1 と SA2 のパ夕一ンを鏡映反転によって作 り だしたものとみるこ とができる。 SA1に対しては、 センスアン プ内部のデータ線（ *9と *10)とサブメモ リ アレイのデ一夕線（ *1 と *6) が単純に接続されている。 これに対して、 SA2においては、 セ ンスアンプ内部のデータ線 （*11 と *12) とサブメモ リ アレイ のデータ線 （*4 と *7) が捻れをも って接続されているのが特徴 である。 また図 1 のレイ アウ トは、 Y方向 （以下データ線の延在 方向を Y方向と定義する）に対しては単純な繰り返しパターンを も ってお り、同 じパターンを Y方向に繰 り返し配置するこ とでメ モ リ アレイ を拡張でき る。 即ち、 SMA(i + 1 )の右側には図 1 と P O/08424
9 全く 同じ物を接続するこ とでを SMAと SABとの繰り返し配置が 実現でき る。 このためメモ リ アレイ の拡張が容易である。
サブメモ リ アレイ SMA内で、 DL(i) 0、 DL(i) l、 · · ·、 DR(i)0、 DR(i) l、 · ·ヽ DL(i+ l)0、DL(i+ l) l、 · · ·、 DR(i+ 1)0、 DR(i+ 1) 1、 · · · はデータ線を示す。 SMA(i)と SMA(i+ l)で左右に対応するデ一夕 線 （例えば DR(i) l と DR(i+ l) l ) は全て同じ仮想線上に配置され ていて X方向のズレはないものとする。これに対してセ ンスアン プブロ ッ ク内のデ一夕線は SMAのデータ線が配置される仮想線 から X方向に少しズレて配置される。 また、 一つのサブメ モ リ ア レイ 内で、 各データ線は一定の間隔をも って平行に配置される。 この図ではメ モ リ セルは省略されている。 本願発明は、 図 5 Aで 後述する よう にデータ線間の間隔が最小加工寸法 Fの 2倍のよ う な高密度の配置を持つメ モ リ ア レイ にも接続可能とされる点 が特徴となる。 特に制限されないが、 本願発明は、 エキシマレ一 ザを KrF (波長 248nm)ガスで発振させた場合から先の世代の光 源を前提と して Fが 0. 16 ミ ク ロ ン （ μιη)以下である場合において 特に顕著な効果が期待できる。
本発明では、デ一夕線のパターン形成に高密度なパターンを形 成する ために光の干渉を利用 した リ ソ グラ フ ィ 一である位相シ フ ト法を用いる。 図 1 において、 データ線は実線と破線をもつ 2 種類が描かれているが、 これは位相シフ 卜法における位相配置を 表したものである。 即ち、 一例と して実線には位相 0度を割 り 当 て、 破線には位相 180度を割 り 当てている。 なお、 実線と破線の それぞれの間で位相差が 180度となるこ とが重要であ り、位相の 値そのものは重要ではない。この図に しめすよう に隣り合うデー 夕線の位相配置が 180度のよう に逆相とされるこ とで、配線ピ ッ チを理論的には、露光光の波長まで縮小するこ とができる よう に なる。 セ ンスアンプブロ ッ ク SAB 内の配置はデ一夕線だけでは無く 電源線等の接続が必要となるため特別の配慮が必要となる。セ ン スアンプブロ ッ ク SAB (j)は複数のセ ンスアンプエ リ ア SAA と SAAとデ一夕線の接続領域 J0からなる。 まずセ ンスアンプエ リ ァ SAAのレイ アウ トにおいて、 デ一夕線と同層 （M l ) にデータ 線のほかに制御 ' 駆動線や 10線、 電源線等のコ ンタ ク トのため のパターン （コ ンタク トノ ッ ド） を 2つの SAAに対して 1列設 けている。図 1 においてコ ンタ ク トパッ ドは黒丸と斜線で埋めら れた丸で表されている。位相シ フ トマスク上で黒丸は実線のデー 夕線と同じ位相とされる。このコ ンタク トパッ ド列を配置するた めに、 SAB 内では所定の幅に実質的に 5 本のデ一夕線に相当す るパターンを形成する必要が生ずる。 このため、 SMAと S AAの 間で、 デ一夕線に位相配置が単純には整合できな く なる。 そこで 本願発明では SMAと S AAとの間のデータ線の接続に関し位相配 置の整合を取るための接続方法 （接続領域 J0のパターン） を明 らかに した。
デ一夕線は、 SMA内で連続して隣接する 4本のデータ線（例え ば 〜*4 ) のう ち、 2本のデータ線 （例えば * 1 と *4 ) が J0にお いて、 隣 り合う SAA ( SA 1 と SA2)に接続される。 残 り の 2本（例 えば *2 と *3)は反対側のセ ンスアンプブロ ッ ク（SAB (j - 1) あるい は SAB (j+ l))の隣 り合う SAAに接続される。 例えば、 図 1におい て連続するデータ線 DR(i) l、 DL(i) l、 DL(i)2、 DR(i)2、 DR(i) 3、 DL(i) 3、 DL(i)4、 DR(i) 4のう ち、 SAB (j)の隣 り合う SAAに接続 されるデ一夕線は、 DR(i) 1からデータ線を 2本挟んだ DR(i)2 と その隣の DR(i) 3、 更にデ一夕線を 2本挟んだ DR(i)4 とな り、 そ れそれ隣 り合うデ一夕線は、 SAAにおいても、 接続領域 J0にお いても領域逆相のパターンになるため、 レイ ァゥ 卜 を容易にする こ とができる。 それによつて、 デ一夕線の位相シフ トノ 夕一ンは 逆相になるため、 配線幅 ·スペースを最小加工寸法 F とするこ と ができるよう になる。
図 1 の実施例か ら導かれる本願発明の一般化された構成は以 下の通 りである。
即ち、 2 つの隣 り合う セ ンスアンプに接続されるそれぞれのデ 一夕線の間に挟まれるデータ線の数を偶数にする。ここで偶数と は 0、 2 . . . と 0 も含む数列である とするが、 現実的には 0 本または 2 本が最も良好な結果をもた らす。以上のこ とを再度 具体例で示す。 SA 1 と SA2の左側に接続されるデータ線（* 1 と *4) の間には、 2 本 （偶数本） のデ一夕線（*2 と *3)が挟ま っている。 一方、 SA 1 と SA2 の右側に接続されるデータ線（*6 と * 7)の間に はデータ線は無い。 このこ とは、 0本 （偶数本） のデ一夕線が挟 まっている という こ と もでき る。 また、 SA2 と SA3 の左側に接 続されるデータ線 （DR(i)2 と DR(i) 3 ) の間には、 0 本 （偶数本） のデータ線が挟ま っている。 即ち、 図 1 の任意の隣 り合う 2 つの セ ンスアンプにおいて、 上記の一般化された構成は成立する。 以上の一般的構成を採用すれば、位相シフ トマス ク を使ってデ —夕線を作成する際に、 サブメモ リ アレイ SAM、 接続部 J0、 セ ンスアンプ領域 S AAの各領域で矛盾無く 配線パターンに 1 8 0 度の位相差を持った割付をするこ とができ るよう になる。結果と しては、 データ線の加工精度を向上させ微細化を推進する。 以上 の一般的構成の概念は、 この実施例 1 ばか り でな く後述する実施 例 2及び実施例 3 にも適用される。
図 2 は図 1 に対応する回路図を示している。 2 つの SAAの間 にひとつのコ ンタ ク ト列がレイ ァゥ 卜 されている。 SAA にはセ ンスアンプ SAとデータ線を VDL/2にプリ チャージするためのプ リ チャージ回路 PC とデ一夕線のデ一夕 を 10線 （IO0t， IOOb , O lt , IO lb ) に出力する 10ゲ一 ト回路 IO Gからなる。 SAは特 に制限されないが、 ド レイ ンとゲー トが交差接続されソースが共 通接続された P形 M I S F E T対と、 ド レイ ンとゲー トが交差接 続されソースが共通接続された N形 M I S F E T対とを含むラ ツチ形セ ンスアンプとされる。 CSP、 CSNはそれぞれ SAの P形 M I S F E T、 N形 M I S F E Tのソースに結合されるコモンソ —ス線 （セ ンスアンプ駆動線） を示す。 さ らに、 FPCは PCによ つてデータ線をプリ チャージするための制御信号、 VPLTはメ モ リ セルキヤ ノ シ夕のプレ一 ト電位、 VDL/2 はデータ線プリ チヤ —ジレベルでアレー電圧の 1/2である。 メ モ リセルは、 1つの M I S F E T (図では NMOS) とキヤ ノ シ夕 を含む DRAMメモ リ セルである。
図 3 A及び図 3 Bは、図 1 の模式的な レイ アウ ト図をよ り具体 ィ匕 した SA1 と SA2についてのマス クノ、。夕一ンである。 図 3 Aは 拡散層（L及び NWEL)、ゲー ト層（FG)、及び第 1金属配線層（Ml) を同時に示した レイ ァゥ ト図である。 SAP はク ロスカ ッ プル型 増幅回路 SAの PMOS ト ラ ンジスタ部分を示し、 SAN は SAの NMOS部分を示す。データ線はゲー ト層 FGよ り も上層の第 1金 属配線層 （M l ) に形成されている。 なおゲー ト層 （FG)は、 M I S F E Tのゲー ト が形成されるポ リ シ リ コ ン等で作成される 層である。 サブメ モ リ アレイの中では M I S F E Tのゲー トは、 同時にワー ド線と しての役割を果たす。
一方、 図 3 Bは、 図 3 Aのう ちデータ線の形成される第 1金属 配線層のみを示すレイ ァゥ ト図である。 CP1〜CP5はそれぞれコ ン夕 ク トパ ッ ドであ り 、 半導体基板に形成された拡散層と、 Ml よ り も上層の配線層に接続を行う ための中継を行う役割を果た す。 幅 Wの中に SMAではデ一夕線 4本を配置し、 SAAではコ ン タ ク ト パ ッ ド列を含めてデータ線 5本分のパターンが配置され ている様子がよ く解る。 図 3 Bによれば、 SMA、 J0、 SAA のど の領域を とつても、互いに隣 り合うパターンの位相配置が互いに 逆相になっているこ とがよ く 分かる。 また、 メモ リ アレイ から隣 り合うデータ線を逆相で引き出 し、さ らにそれぞれ対となるデー 夕線を逆位相にするこ とで、 S AA のレイ ァゥ トが容易になる。 さ らに、 セ ンスアンプ回路の制御線 . 電源線である CSP、 CSN、 VDL/2 ， YSのコ ンタク 卜が 2つの SAAの間に 1列に配置され、 それを、 2 つの SAA で共有している。 それによつて、 セ ンスァ ンプエ リ ア内でデ一夕線の位相割 り 当てを切 り替え る こ とな く デ一夕線と、 制御 · 電源線を配置できる利点がある。 なお CSP、 CSN、 VDL/2 は、 ワー ド線と同じ方向に延在し、 M l よ り も上 層の第 2 金属配線層 M 2 に形成される。 また、 YS はデータ線と 同じ方向に延在し、 M 2 よ り 更に上層の第 3金属配線層 M 3 に形 成される。
図 4 には、図 3 Aにおけるセ ンスアンプの N形 M I S F E 丁の 領域 A-A'での断面図を示す。 図で Lは ト ラ ンジスタの ド レイ ン、 ソース となる拡散層、 FG は ト ラ ンジスタゲー ト配線層、 Ml は 第 1 金属配線層、 M2 は第 2金属配線層を示す。 CNTは Ml と あるいは FG を接続するためのコ ンタ ク ト穴、 TH1 は M2 から Mlへのコ ンタク ト穴を示す。 図のよう に、 本実施例では、 デ一 夕線と同層の Mlに 2セ ンスアンプエ リ アごとに 1つの制御線あ るいは電源線用が配線されてお り、 その位相配置は 0度、 180度、 0度…となってレ、る。 それによつて SAA内での Ml配線、 Λり一 ン同士の短絡を防ぐ こ とができ る。
図 5 A及び図 5 Bにサブメモ リ アレイ SMAのマスクパターン 図を示す。 この図は 1 ト ラ ンジス タ 1キャパシ夕構成と したダイ ナ ミ ッ クメモ リ セルの 1 交点形のサブメモ リ アレイ を示してい る。 1 交点形サブメモ リ アレイ では理論的には 1個のメモ リ セル が Fの 2乗の 6倍、 即ち 6 F 2で形成でき るため、 メ モ リ アレイ の高密度化が図れるこ とが大きな特徴となる。 この図において、 Dはデ一夕線、 WLはワー ド線、 Lはメモ リセルのスィ ッチ M I S F E Tの拡散層、 DLCTはデータ線と Lを接続するコ ンタ ク ト、 SNCT は L とメ モ リ セルのキャパシ夕の電極とのコ ンタク ト を 示す。 ス イ ッチ M I S F E Tのソース ' ド レイ ン経路は DLCT と SNCT との間に形成される。
なお DLCTは、データ線の延在方向で隣 り合う 2個のメモ リ セ ルで共用されている。 図 5 Aにおいては、 デ一夕線ピ ッチが 2 F となる。 こ こでデ一夕線の幅は、 隣接するデータ線の間隔を F 以上とするために、 F以下に しなければな らない。 またデータ線 は完全な直線ではな く 、 蛇行している。
なお、図 5 Aの 1 交点のメモ リ セルアレイ のパターン図自体は、 [文献 3 ]の図 1 に記載されている。 一方、 図 5 Bはデータ線ピッ チが緩和されてお り約 3 Fである。この場合において も隣接する デ一夕線の間隔は F以上と しなければな らない。
なお、図 5 Bの 1 交点のメ モ リ セルアレイ のパターン図自体は、 ί文献 3 ]の図 1 0 に記載されている。 図 1 の実施例においては、 リ ソグラ フ ィ においてデ一夕線間の分離が良好とな るパターン が採用されているため、 特に制限されないが、 図 5 Αのデータ線 のピッチが 2 . 5 F以上となるメモ リ アレイ や図 5 Bのよう なメ モ リ アレイ に対応でき る よう になる。
以上の 4 ： 5配置における本願発明の作用効果は以下の通りで ある。
( 1 )開放形デ一夕線配置をと るメモ リ セルアレイ とセ ンスアン プにおいて、微細加工を考慮したメモ リ アレイ とセ ンスアンプの 接続形状を明らかに した。 この接続形状は、 1 つのメ モ リ アレイ において 2 つの隣 り合う デ一夕線 （例えば図 1 の *2 と *3 ) を挟 み込む 2 つのデータ線 （例えば * 1 と *4 ) を隣 り合う 2 つのセ ン JP 24
15 スアンプ （例えば SA 1 と SA2 ) のそれぞれに結合するパターン によって特徴づけられる。この接続パターンを採用するこ とでメ モ リ アレイ、 セ ンスアンプ、 及びメ モ リ アレイ とセンスアンプの 接続部において、それぞれ隣接するパターンに矛盾無く 正相と逆 相を割 り 当てる こ とができ るよう になるため、位相シフ ト法を使 つた高解像のデ一夕線形成が可能となる。これによ り 半導体集積 回路の微細化が推進され、メモ リ の大規模化及びコス ト低減に寄 与するこ と となる。
( 2 ) 開放型デ一夕線配置を採用 したこ とによって、 1 個のメモ リ セルの面積が最小 6 F 2まで低減でき、 メ モ リ アレイ の面積低 減が図られる。
( 3 ) 2 つのセンスアンプの間に、 1 つのコ ンタ ク トノ ッ ド列を 設ける構成によ り、標準的な作成プロセスによってセ ンスアンプ 等の電源配線が形成でき るよう になる。
( 4 ) 完全な自己複製形の繰り返し構造を持っため、 複数のサブ メ モ リ アレイ とセ ンスアンプブロ ッ ク を並べたメ モ リ アレイ の 拡張が容易化される。
[ 1 — 3 . 4 : 5配置 （その 2 ) ] 図 6 は、 図 1 に対する変 形例を示している。 また、 図 6 に対応する回路図を図 7 に示す。 マスクパターンは省略したが、図 3 A及び図 3 B を変形するこ と によ り 、 容易に形成する こ とがで き る。 図 6 の レイ アウ トは、
「 4 ： 5配置」 をと る点では図 1 と同じであるが、 隣 り合うサブ メ モ リ アレイ （SMA(i)、 SMA(i+ l) ) においてデータ線の位相割 り 付 け が反転 し て い る 。 即 ち 図 1 と 比較す る と DR(i) l と DL(i+ 1) 1 が逆相の関係 に な る場合を示 して い る 。 こ のた め SAB (j)を挟んで右側のみ図 1 のレイ ァゥ 卜 と異なる。
図 6 のレイ アウ トでは繰り返し構造は単純でな く なる。第 1 の 繰 り返し配置は、 SMA(i + 1 )の右側に図 6 と全く 同 じものをデ 一夕線 1 本分下にずら したものを接続するこ とである。 また、 第 2 の繰 り返し配置は、 図 6 と図 1 の組合せパターン となる。 まず、 図 6 の左側は、 単純に図 1 の右側に接続するこ とができる。 図 6 の右側に接続するパターンは、図 1 において実線と破線とを入れ 替えたものが接続される。 この図 6のレイ ァゥ トは、 サブアレイ の繰り返し構造が図 1 よ りやや複雑になる点を除けば、上述の図 1 のレイ ァゥ 卜 と同じ作用効果を持つ。また図 6のデータ線の接 続形状は、 SAB (j)の右側に着目すれば、 図 1 と全く 同じものであ り、 図 1 と同様に してパターンの特徴が記述される。
<実施例 2 〉
[ 2 — 1 . 4 : 4配置 （その 1 ) ] 図 1 0 は、 本発明の第 2 実施例のサブメ モ リ ア レイ （ SMA ) とセ ンス ア ン プブロ ッ ク ( SAB ) のレイ ァゥ トにおける位相割 り 当てを示している。 この 実施例の特徴は、 SMA内と S AB内の両方で所定の幅 Wの中に 4 本のデータ線が配置されるこ とである。このため図 1 0 のレイ ァ ゥ ト を 「 4 ： 4配置」 と呼ぶこ とにする。 即ち、 図 1 と比較する とデ一夕線を形成する層にコ ンタ ク トパ ッ ド列を設けない構成 となっている。これ以外の部分については実施例 1 と共通の構成 を持つ。
このレイ アウ トは、 X方向に 2 つのセ ンスアンプ SA1 と SA2 を一つの群とする繰り返しパターンを持つ。この点で図 1 よ り は パターンが単純化されている利点を持つ。 SA1に対しては、 セ ン スアンプ内部のデータ線とサブメ モ リ ア レイ のデータ線が単純 に接続されている。 SA2においては、 セ ンスアンプ内部のデ一夕 線とサブメ モ リ アレイ のデ一夕線が単純に接続されるが、その方 向が SA 1 とは逆となっているのが特徴である。 また図 1 0のレ ィ ァゥ トは、 Y方向に対しては図 1 と同様に完全自己複製構造を 持っている。 本実施例では SAA内で、 データ線と同層 （M l ) のパターン をデ一夕線以外に用いていない。 このようなレイ ァゥ トは、 デ一 夕線（Ml)よ り 上部の層（M2，M3)か ら直接も し く は Ml のパ夕一 ン無しに、 ゲー ト配線層 （FG) や拡散層 （ L ) にコ ンタ ク ト を 取る構造が形成できる場合や、 M 1 のパターンがデータ線以外に 必要ない場合に可能になる。図 1 2 A及び図 1 2 Bに図 1 0 に対 応する現実的な レイ ァゥ トパターンを示す。図 1 2 Bからわかる よう に第 1金属配線層 M 1 には、位相配置を乱よう なコ ンタ ク ト ノ、' ッ 卜は設けられていない。
図 1 3 に図 1 2 A及び図 1 2 Bにおけるセ ンスアンプの N形 M I S F E Tの部分の断面 A- A'を示す。 図 4では、 M 2 からは 一旦 M l のコ ンタ ク ト ノ ッ ド CP介して拡散層 Lにコ ンタ ク ト を と る構造を採用 していた。 これに対して本実施例では、 M 1 よ り 上層の M 2から、 スル一ホール TH Γによ り直接拡散層 Lにコ ン タ ク 卜 を取っている。
図 1 0のレイ ァゥ トでは M2よ り Mlのパターンな しに Lにコ ン夕 ク ト を取っている こ とから、 Mlの位相配置は S AA内におい てもデ一夕線で 0度、 180度の単純な繰 り返しとなっている。 実 施例 1 と同様にデータ線は、 SMA内で連続する 4本のデ一夕線 のう ち、 2本のデータ線が SABに引き出され隣 り合う SAAに接 続される。残 り の 2本は SMA(i)あるいは SMA(i+l)を挟んで反対 側のセ ンスアンプブロ ッ ク（SAB(j-l) あるいは SAB(j+l))の隣 り 合う SAAに接続される。本実施例では，デ一夕線と同一の層（Ml) の SAAあた りの本数がデ一夕線の 2本だけであるため、 SAAの レイ アウ トが容易になる利点がある う えに、データ線を逆相にす るこ とでデ一夕線間のスペースを縮める こ とができる。
この図 1 0のレイ ァゥ トは、図 1 3 に示したよう に 2層を一度 に接続するスル一ホール TH Γを作成する技術の有無にかかって いる。 即ち一般には、 他の回路部分のために M 2 と M 1 を接続す るスルーホール TH 1 も必要となる。 このため、 M 2 から L まで のスルーホールと、 M 2 から M 1 までのスルーホールの深さの異 なる 2種類のスルーホールが必要となる。 また、 深さの違うスル 一ホールの中を埋め込んで、接続を行うためのプラグを形成する 必要がある。 従って、 図 1 0のレイ アウ トはこのよう なスルーホ ール形成技術が使用で き る場合には有効である。
逆に 2層を 1 度に接続するスルーホール作成技術が採用でき ない事情があれば、例えば最も通常の手段である図 1 のレイ ァゥ ト を採用するこ とができ る。
以上図 1 0 のレイ ァゥ トは、 2層を 1 度に接続するスルーホー ルを用いる点で図 1 のレイ ァゥ ト と異なっているが、基本的な作 用効果は図 1 のそれと同様である。 また図 10のデータ線の接続 形状は、 SAB(j)の右側に着目すれば、 図 1 と同様に して特徴的な 接続パターンを定義する こ とができる。 図 1 と図 1 0 の違いは、 SA2内のデータ線の接続が逆になつている点である。
さ らに、 図 1 0 の実施例では、 SMA内と S AB内の両方で所定 の幅 Wの中に 4本のデ一夕線が配置されるため、特に制限されな いが、図 5 Aのデータ線のピッチが 2 F以上となるメ モ リ アレイ や図 5 Bのよう なメ モ リ アレイ に対応でき るよう になる。
[ 2 — 2 . 4 : 4配置 （その 2 ) 〗 図 1 1 に図 1 0 のレイ ァ ゥ トの変形例を示す。 図 1 1 は、 図 1 を図 6 に変形する方法と同 様に して、 図 1 0 から導き出された。 即ち、 隣 り合う サブメモ リ アレイ（SMA(i)と SMA(i+ 1))においてデータ線の位相割 り付けが 反転している場合（DR(i) l と DL(i+ l) l とが逆相）を示す。 図 1 0 と図 1 1 の違いは SAAを挟んで右側のみである。
図 1 1 のレイ アウ ト も図 6 のレイ アウ ト と同様にサブメ モ リ アレイ SMAとセ ンスアンプブロ ッ ク S ABの連続的な繰 り返し構 造には 2種類が考え られる。即ち図 1 1 のパターン 自体を 1 デー 夕線分下げて SMA(i+ l)の右側に接続する第 1 の繰 り返し配置と、 図 1 0 と図 1 1 のレ イ アウ ト と組み合わせる第 2 の繰 り返し配 置を持つ。 従って、 この図 1 1 のレイ アウ トは、 サブアレイ の繰 り返し構造が図 1 0 よ り やや複雑になる点を除けば、図 1 0のレ ィ ァゥ ト と同じ作用効果を持つ。
く実施例 3 >
[ 3 — 1 . 4 : 6 配置 （その 1 ) ] 図 1 4 は、 本発明の第 3 実施例のサブメ モ リ アレ イ （ SMA ) とセ ンスア ンププロ ッ ク ( SAB ) のレイ ァゥ 卜 とその位相割配置を示している。 この図の 特徴は、 SMA内は所定の幅 Wの中に 4 本のデ一夕線が配置され、 SAB 内は同じ く 所定の幅 Wの中に実質的に 6 本 （ 4本のデータ 線と 2列のコ ンタク 卜ノ、。ッ ド）のデ一夕線が配置されるこ とであ る。 このため図 1 4 のレイ アウ ト を 「 4 ： 6配置」 と呼ぶこ とに する。 他の部分については実施例 1 と共通の構成を持つ。 このレ ィ アウ トは、 X方向に 2 つのセ ンスアンプ SA 1 と SA2 を一つの 群とする繰り返しパターンを持つ。 SA 1 と SA2 のおのおのが、 セ ンス アンプ内部のデータ線とサブメ モ リ アレイ のデータ線は 左側が単純に接続され、 右側が捻れをも って接続されている。 ま た図 1 0 のレイ ァゥ トは、 Y方向に対しては図 1 と同様に完全自 己複製構造を持っている。
図 1 6 A及び図 1 6 Bに図 1 4のマスクパターンを示す。第 1 配線層 M lには、 データ線対とデータ線対間に設けられた電源線 及び、 制御線等のコ ンタク トが形成されている。
図 1 7 に図 1 6 Aの A-A'間における断面構成図を示す。 実施 例 1 と同様にデ一夕線は、 SMA内で連続する 4本のデータ線の う ち、 2 本のデ一夕線が SABに引き出され隣 り合う SAAに接続 される。残 り の 2本は SMA(i)あるいは SMA(i+ l)を挟んで反対側 P /0 24
20 のセ ンスアンププロ ッ ク（SAB(j-l)あ るいは SAB(j+l))の隣 り合 う SAAに接続される。 本実施例では、 SAA毎に電源線、 制御線 のコンタ ク トがデ一夕線間にあるので、デ一夕線の位相割 り付け が同相とな り、 リ ソグラ フ ィ 一における位相 0度と 180度の違い による露光後の配線幅ばらつきが小さ く できる利点がある。また、 実施例 1 、 2 と同様にサブメ モ リ アレイ （ SMA) とセ ンスアン プブロ ッ ク（SAB)の間の接続領域 J0 では、 隣 り合うデータ線が 逆相にな るので レイ アウ ト が容易になる利点がある。 S AA 内の 回路構成は図 2 と同様である。 隣 り合う Ml層の位相配置が常に 逆相になるよう な配線となっている。 SMA の構成は図 6 と同じ である。
[3 — 2 . 4 : 6配置 （その 2 ) ] 図 1 5は、 図 1 4のレイ アウ ト において、隣 り合う サブメモ リ アレイ においてデータ線の 位相割 り付けが反転させた場合の変形例を示す。 SAA 内のレイ ァゥ 卜 が図 1 4 と同様であ る とする と SMA(i)と SMA (i+ 1)で SAB(j)に接続されるデータ線の位相関係を同 じにする ため、 SMA(i+l)から引 き出されるデータ線の配置パターンは図 1 4の レイ アウ ト とは逆になる。
この図 1 5のレイ ァゥ トは、サブアレイ の繰 り返し構造は図 1 と同様であ り、 図 1 4のレイ アウ ト と同じ作用効果を持つ。
[3 — 3 . 4 : 6配置 （その 3 ) ] 図 1 8 に、 「 4 : 6配置」 の基本パターンである図 1 4のレイ ァゥ トの変形例を示す。図 1 4では、 コ ンタ ク トノ ッ ド列は、 一つのセ ンスアンプの中の隣 り 合うデ一夕線の間に設けられていた。 これに対して、 図 1 8では、 コ ンタ ク ト ド列を 2 つの隣 り 合う セ ンスアンプの間 （ SA1 と SA2の間、 SA2 と SA3の間等） に設けるよう に した点が違い である。 図 1 8ではこのコ ンタ ク トノ ターンが、 SAA 間に配置 されるため、セ ンスアンプ間のカ ッ プリ ングが低減される利点が ある。 なお図 1 8 は、 隣 り合う 2 このセ ンスアンプ間にコ ンタク トノ、'ッ ド列が配置されている点を除けば、 SMAと SABにおける デ一夕線の接続パターン及び位相配置は、 図 1 と同じである。 従 つて、その作用効果も コ ンタク トパッ ドが 2列設けられている以 外の点では図 1 と同様である。
[ 3 — 4 . 4 : 6配置 （その 4 ) ] 図 1 9 は、 図 1 8 のレイ アウ ト において、隣 り合う サブメモ リ アレイ においてデ一夕線の 位相割 り付けが反転させた場合の変形例を示す。 本実施例では、 1つのセ ンスアンプエ リ ア （ SAA) においてデータ線と同層にコ ン夕 ク 卜等のパターンが 1つあ る場合で、隣 り合うサブメモ リ ア レイ においてデータ線の位相割 り付けが反転している場合を示 す。 図 1 8 と同様に、 S AB 内では、 SAA の間にコ ンタ ク ト列が 配置されるため、セ ンスアンプ間の力 ッ プリ ングが低減される利 点がある。 SAA 内の レイ ァゥ ト を図 1 8 と同様である と仮定す る と SMA(i)と SMA(i+ l)で SAB (j)に接続されるデータ線の位相 関係を同 じにするため、 SMA(i+ 1)か ら引 き出されるデ一夕線の 配置パターンは実施例 4 と逆になる。
<実施例 4 >
実施例 1 から 3 においては、 1 つのメモ リ アレイ において 2 つ の隣 り合う デ一夕線 （例えば図 1 の *2 と * 3 ) を挟み込む 2 つの デ一夕線 （例えば * 1 と *4 ) を隣 り合う 2 つのセンスアンプ （例 えば SA 1 と SA2 ) に接続する こ とを特徴部と して持つレイ ァゥ ト について述べてきた。 この実施例 4 では、 隣 りあう 2個セ ンス アンプ S Aに対して、 デ一夕線が 1 本飛ばしに選ばれて （例えば * 1 と * 3 ) 接続される レイ アウ ト について述べる。
[ 4 - 1 . データ線を 1 本飛ばしに接続する 4 ： 5配置] 図 2 0 に本発明第 4の実施例に係る レイ ァゥ ト を示す。 このレイ ァ ゥ ト は、 実施例 1 の図 1 と比較する と 「 4 ： 5配置」 を と る点で 00 4
22 一致するが、 接続部 J 1で、 メモ リ アレイ からのデータ線が一本 おきにセ ンスアンプに接続されている点で異なる。このレイ ァゥ トは、 X方向に 4つのセ ンスアンプ SA1から SA4を一つの群と する繰り返しパターンを持つ。 SA1 と SA4 に対しては、 センス アンプ内部のデ一夕線とサブメ モ リ ァレィ のデータ線が単純に 接続されている。 これに対して、 SA2 と SA3 においては、 セ ン スアンプ内部のデータ線とサブメ モ リ ア レイ のデ一夕線が捻れ をも って接続されているのが特徴である。また図 2 0のレイ ァゥ トは、 Y方向に対しては図 1 と同様に完全自己複製構造を持つの でアレイの拡張が容易である。
図 2 0 には、位相シ フ ト リ ソグラフ ィ ーを使用 した場合の位相 配置が実線と破線によ り描かれているが、接続部 J 1 において隣 り合うデータ線 （例えば DR(i)l と DR(i)2) は互いに同 じ位相に なっている。 従って、 接続部 J1で隣 り合うデ一夕線の間の間隔 に余裕を持たせる こ とが望ま しい。 そこで、 図 2 0の レ イ ァゥ ト に係る発明は、図 5 Bに示したデ一夕線間のピッチが最小加工寸 法 Fの 3倍 （ 3 F ) となるメモ リ アレイ との組合せた場合に、 さ らに良好なデ一夕線の形成が可能となる。
図 2 0の レ イ ァゥ 卜 によれば、 リ フ ァ レ ンス側となるデ一夕線 のメ モ リ アレイ では交互にデータ線が充放電される よ う に構成 され、増幅時のデータ線カ ップリ ングノ イ ズが低減でき る利点が ある。 これを SMA(i)が活性化された時の SMA(i+l) において説 明する。 SMA(i)が活性化される と、 SMA(i-l)と SMA(i+l)のうち SAB(j) と SAB(j+l)に接続されている半数のデ一夕線が充放電 される。つま り デ一夕線 DL (i+l)l、DL(i+l)2、DL(i+l)3、DL(i+l)4 … が充放電 さ れ る が こ れ ら の デ一 夕 線間 に は 、 デー タ 線 DR(i+l)l、 DR(i+l)2、 DR(i+l)3、 DR(i+ 1)4…の一本ずつが挟ま れて い る た め遮蔽効果が得 ら れ、 増幅 さ れて い る データ 線 DL(i+l)l、 DL(i+l)2、 DL(i+l)3、 DL(i+ 1)4…間のカ ヅ プリ ング 容量が小さ く な り、 ノ イ ズが低減される。
[4 — 2 . デ一夕線を 1 本毎に接続する 4 : 4配置] 図 2 1 は、 図 2 0 と同じ考え方を図 1 0の 「 4 ： 4配置」 レイ アウ ト に 適用 した例である。 このレイ ァゥ トは、 X方向に 2つのセンスァ ンプ SA1及び SA2 を一つの群とする繰 り返しパターンを持つ。 SA1 と SA2 に対しては、 センスアンプ内部のデ一夕線とサブメ モ リ アレイ のデータ線が単純に接続されている。 また、 Y方向に 対しては図 1 と同様に完全自己複製構造を持つ。
このレイ アウ ト も、 接続部 J1で隣 り合うデ一夕線が同相とな るため、図 5 Bのデ一夕線間が 3 F となるメ モ リ セルアレイ との 組合せる との整合性がよい。
また図 2 1 においても、 リ フ ァ レ ンス側となるデ一夕線のメモ リ アレイ では交互にデ一夕線が充放電されるよう に構成され、増 幅時のデータ線力 ッ プリ ングノ イ ズが低減でき る利点がある。本 実施例は、 S AA でデ一夕線と同一の層にデ一夕線以外のパター ンが必要ない場合である。 これは、 実施例 2 と同様のプロセスに よ り 実現される。 このプロセスによって、 SAA でのデータ線と 同一の層（Ml)の レイ ァゥ 卜が容易になる。
[4 — 3 . デ一夕線を 1本毎に接続する 4 : 6配置] 図 2 2 は、 図 2 0 と同じ考え方を図 1 8の 「 4 ： 6配置」 レイ アウ ト に 適用 した例である。 このレイ ァゥ ト は、 X方向に 2つのセンスァ ンプ SA1と SA2を一つの群とする繰 り返しパターンを持つ。SA1 に対しては、セ ンスアンプ内部のデ一夕線とサブメモ リ アレイの データ線が単純に接続されている。 これに対して、 SA2において は、セ ンスアンプ内部のデ一夕線とサブメ モ リ アレイ のデ一夕線 が捻れをも って接続されているのが特徴である。 また、 Y方向に 対しては図 1 と同様に完全自己複製構造を持つ。 24 このレイ アウ ト も、 接続部 J l で隣り合うデータ線が同相とな るため、図 5 Bのデ一夕線間が 3 F となるメ モ リセルアレイ との 組合せとの整合性がよい。 また、 図 2 2 においても、 リ フ ァ レ ン ス側となるデ一夕線のメ モ リ アレ イ では交互にデ一夕線が充放 電されるよ う に構成され、増幅時のデータ線力 ッ プリ ングノ イ ズ が低減でき る利点がある。 本実施例では、 SAA でデ一夕線と同 一の層にデータ線対に 1対についてセンスアンプ制御線 ·電源線 のコ ンタ ク トパッ ド列が 1列ある場合を示している。デ一夕線の 層のレイ ァゥ トは難し く なるが、 データ線対が制御線 ·電源線の ノ 夕一ンによ って隣接セ ンスアンプエ リ ァのデ一夕線との力 ッ プリ ングノ イ ズを低減できる。
以上、 図 1、 6、 1 0、 1 1、 1 4、 1 5、 1 8、 1 9、 2 0、 2 1、 2 2 の 1 1種類の代表的レイ ァゥ 卜パターンについて説明 して きた。 しかし、 各レイ ァゥ ト図は最も代表的なものを示した ものであって、 典型的な幾何学的対称操作 （鏡映や回転） によ り 各々変形例を構成できその変形例は本願の範ちゅ う にある。
例えば、 図 1 のレイ アウ トは S AB を中心と して X方向に延び る鏡映軸 （ X鏡映軸） を持つのでこの X鏡映軸に対して折 り返し た レイ アウ ト も図 1 に含まれている。 また SA 1 と SA2の間には Y方向に延びる第 1 Y鏡映軸がある。 さ らに S A3 と S A4の間に も第 2 Y鏡映軸がある。 まず、 第 1 Y鏡映軸に対して SA1 と SA2 を鏡映反転するパターンを作 り、 さ らに第 1 Y鏡映軸に対して SA3 と SA4 を鏡映反転するパターンを作り、 それらを並べたも の（鏡映反転した SA2 , SA 1 , SA4, SA3の並び） も図 1 に含まれる。
以上説明したよう に本発明の第一のレイ ァゥ 卜によ って 1 交 点メ モ リ セルアレイ においてセ ンスアンプ交互配置を行った際 のセ ンスアンプとサブメ モ リ アレ イ との間のよう にノ ターンが 極端に変化する部分における配線の断線、短絡を防止するこ とが 可能になる。 また本発明の第二のレイ アウ ト によ り、 1交点メモ リ アレイ においてデ一夕線力 ッ プリ ングノ イ ズを低減できる。 以下に、 本願の図面中に使用 した符号を整理する。
MAはメ モ リ アレイ ブロ ッ ク。 MWDはメ イ ンワー ド ドライ ノ 。 X-DECは Xア ド レスデコーダ。 Y-DECは Yア ド レスデコーダ。 ΑΟ,ΑΙ, · · · Anは外部入力ア ド レス。 VGは電圧発生回路。 VCC は外部電圧。 VSSは接地電位。 DQ0，DQ1,DQ2， · · ' はデータ入 出力ビン。 SAB,SAB(j), (j = l,2,3,-- ·)はセ ンスアンプブロ ッ ク。 SWDはサブワー ド ドライバ。 SMA,SMA(i)， (1 = 1,2,·· ·)はサブメ モ リ アレイ 。 J0， J1 はサブメ モ リ アレイ とセ ンスアンプとの接 続 部 分 。 SAA は セ ン ス ア ン プ エ リ ア 。 DR(i)j 、 DL(i),j(i,j=l，2,3,4' · ·)はデ一夕線。 DR0,DR1,DR2,DR3, · · · はデ一夕線。01^0,01^1,01^2，01^3,' · ·はデ一夕線。 D，D 1,D2,D3,D4 はデータ線。 PCはプリ チャージ回路。 SAはセ ンスアンプ回路。 SANは SAの NMOS構成部分。 SAPは SAの PMOS構成部分。 YS は Y (カラム）選択線。 YS1,YS2, · · · は Y (カラム）選択線。 CP, CP1,' · -CP5 はコ ンタ ク トノ ッ ド。 FG は ト ラ ンジスタゲー ト。 Lは ト ラ ンジスタ拡散層。 Mlはメ タル第 1層。 M2はメ タル 第 2層。 M3はメ タル第 3層。 TH1は M2及び M3から Mlへのコ ン夕 ク トホール。 ΤΗΓは M2及び M3から Mlを介さない L、 FG へのコ ンタク トホール。 P-subは p型半導体基板。 CNTはコ ン夕 ク トホール。 NWELは p-sub 中の N型半導体領域。 SNCTはメ モ リ セル内ス ト レ一ジノー ド一拡散層コ ンタク ト。 DLCTはメ モ リ セル内デ一夕線拡散層コ ンタ ク ト。 IOGはデータ入出力回路。 WL(i)、 WL1、 WL2、 WL3、 WL4 はヮ一 ド線。 VDL/2 はデ一夕 線プリ チャージ電位。 FPC(j)はプリ チャージ制御信号。 CSP(j)、 CSN(j)は SAコモ ンソース線。 IO0t,IO0b，IOlt、 101 bは 10線。

Claims

請 求 の 範 囲
1 . 第 1 デ一夕線、 第 2 データ線、 第 3 デ一夕線、 及び第 4デー 夕線を含む第 1 データ線群と複数の第 1 ヮー ド線の交点に設け られた複数の第 1 メモ リ セルを有する第 1 メ モ リ アレイ と、 第 5 データ線、 第 6 デ一夕線、 第 7 データ線、 及び第 8 デ一夕 線を含む第 2 デ一夕線群と複数の第 2 ワー ド線の交点に設け ら れた複数の第 2 メモ リ セルを有する第 2 メモ リ ア レ イ と、
前記第 1 メ モ リ ア レ イ と前記第 2 メ モ リ ア レ イ の間に設け ら れ、互いに隣接する第 1 セ ンス アンプ及び第 2 セ ンス アン プを含 む第 1 セ ンスアンプブロ ッ ク とを備え、
前記第 1 セ ンス ア ン プは、前記第 1 データ線及び前記第 2デ一 夕線群に含まれる一つのデータ線に結合される こ とで開放形デ —夕線配置とされ、
前記第 2 セ ンス アン プは、前記第 4データ線及び前記第 2デー 夕線群に含まれる他の一つのデータ線に結合される こ とで開放 形デ一夕線配置とされ、
前記第 1 デ一夕線と前記第 4 データ線の間には前記第 2及び 第 3 データ線が配置されるこ とを特徴とする半導体装置。
2 . 請求項 1 において、 前記第 1 セ ンス アン プに接続される前記 第 2 データ線群に含まれる一つのデータ線は、前記第 6 データ線 であ り、
前記第 2 セ ン ス ア ン プに接続される前記第 2 データ線群に含 まれる他の一つのデ一夕線は、 前記第 7 データ線であ り、 前記第 5 データ線と前記第 8 データ線の間には前記第 6及び 第 ア デ一夕線が配置されるこ とを特徴とする半導体装置。
3 . 請求項 1 において、 前記第 1 セ ンスアンプブロ ッ クは、 前記 第 1 セ ンス ア ン プに結合される第 9 データ線及び第 1 0 データ 線と、前記第 2 セ ンス ア ンプに結合される第 1 1 デ一夕線及び第 1 2 データ線とを更に有し、
前記第 9 データ線と前記第 1 2 データ線の間には前記第 1 0 及び第 1 1 データ線が配置され、
前記第 1 セ ンスアン プは、前記第 9 データ線を介して前記第 1 データ線に結合される と と もに前記第 1 0 データ線を介して前 記第 6 データ線に結合され、
前記第 2 セ ンスアンプは、前記第 1 1 デ一夕線を介して前記第 4 デ一夕線に結合される と と も に前記第 1 2 データ線を介して 前記第 7 データ線に結合されるこ とを特徴とする半導体装置。
4 . 請求項 3 において、 前記第 1 から第 1 2 データ線は、 第 1 配 線層に形成され
前記第 1 セ ンスアンプブロ ッ クは、前記第 1 0 デ一夕線と前記 第 1 1 データ線の間に配置され、前記第 1 配線層に形成されたコ ン夕 ク ト ドを更に有する こ とを特徴とする半導体装置。
5 . 請求項 3 において、 前記第 1 から第 1 2 デ一夕線は、 第 1 配 線層に形成され
前記第 1 セ ンス アン プブロ ッ クは、前記第 1 0 デ一夕線と前記 第 1 1 データ線の間に配置され前記第 1 配線層に形成された第 1 コ ンタ ク トノ ッ ド と、前記第 1 2 デ一夕線に対して前記第 1 1 データ線の反対側に配置され前記第 1 配線層に形成された第 2 コ ンタ ク トパッ ド とを更に有するこ とを特徴とする半導体装置。
6 . 請求項 2 において、 前記第 1 セ ンス ア ンプブロ ッ クは、 前記 第 1 セ ンスアンプに結合される第 9 デ一夕線及び第 1 0 データ 線と、前記第 2 セ ンス アン プに結合される第 1 1 データ線及び第 1 2 データ線とを更に有し、
前記第 9 データ線と前記第 1 2 データ線の間には前記第 1 0 及び第 1 1 デ一夕線が配置され、 前記第 1 セ ンス ア ンプは、前記第 9 データ線を介して前記第 1 データ線に結合される と と も に前記第 1 0 データ線を介して前 記第 6 データ線に結合され、
前記第 2 センスアンプは、前記第 1 1 データ線を介して前記第 7 デ一夕線に結合される と と も に前記第 1 2 データ線を介して 前記第 4 デ一夕線に結合される こ とを特徴とする半導体装置。
7 . 請求項 6 において、 前記第 1 から第 1 2 データ線は第 1 配線 層に形成され、
前記第 1 セ ンス ア ン プブロ ッ クは、前記第 9 デ一夕線と前記第 1 0 データ線の間に配置され前記第 1 配線層に形成された第 1 コ ンタ ク トパッ ド と、前記第 1 1 データ線と前記第 1 2 データ線 の間に配置され前記第 1 配線層に形成された第 2 1 コ ンタ ク ト パッ ド とを更に有するこ とを特徴とする半導体装置。
8 . 請求項 2 において、 前記半導体装置は更に、 前記第 1 セ ンス アンプブロ ッ ク に対 して前記第 1 メ モ リ アレイ を挟みこむ位置 に設けられ、互いに隣接する第 3 セ ンス アン プ及び第 4 セ ンスァ ンプを有する第 2 セ ンスアンプブロ ッ ク と、
前記第 1 セ ンスアンププロ ッ ク に対して前記第 2 メ モ リ ァ レ ィ を挟みこむ位置に設けられ、互いに隣接する第 5 セ ンスアンプ 及び第 6 センスアンプを有する第 3 セ ンスアンププロ ッ ク と を 吏に し、
前記第 3 セ ンスアンプは前記第 2 デ一夕線に結合され、前記第 4センスアンプは前記第 3 データ線に結合され、前記第 5 セ ンス アン プは前記第 5 デ一夕線と結合され、前記第 6 セ ンス ア ン プは 前記第 8 デ一夕線と結合される る こ とを特徴とする半導体装置。
9 . 請求項 1 において、 前記第 1 セ ンス アンプに接続される前記 第 2 データ線群に含まれる一つのデータ線は、前記第 5 データ線 であ り 、 前記第 2 セ ンスアンプに接続される前記第 2 デ一夕線群に含 まれる他の一つのデータ線は、 前記第 8 データ線であ り、 前記第 5 データ線と前記第 8 データ線の間には前記第 6及び 第 7 データ線が配置されるこ とを特徴とする半導体装置。
1 0 . 請求項 9 において、 前記第 1 セ ンス ア ン ププロ ッ クは、 前 記第 1 セ ンス ア ン プに結合される第 9 デ一夕線及び第 1 0 デー 夕線と、前記第 1 セ ンスアンプに結合される第 1 1 データ線及び 第 1 2 デ一夕線とを更に有し、
前記第 9 データ線と前記第 1 2 データ線の間には前記第 1 0 及び第 1 1 データ線が配置され、
前記第 1 セ ンスアンプは、前記第 9 データ線を介して前記第 1 データ線に結合される と と もに前記第 1 0 データ線を介して前 記第 5 データ線に結合され、
前記第 2 セ ンスアンプは、前記第 1 1 データ線を介して前記第 8 デ一夕線に結合される と と も に前記第 1 2 データ線を介して 前記第 4データ線に結合されるこ とを特徴とする半導体装置。
1 1 . 請求項 1 0 において、 前記第 1 から第 1 2データ線は第 1 配線層に形成され、
前記第 1 セ ンスアンプブロ ッ クは、前記第 9 データ線と前記第 1 0 データ線の間に配置され前記第 1 配線層に形成された第 1 コ ンタク トパ ッ ド と、前記第 1 1 データ線と前記第 1 2 データ線 の間に配置され前記第 1 配線層に形成された第 2 1 コ ンタ ク ト パッ ド とを有するこ とを特徴とする半導体装置。
1 2 . 請求項 1 において、 前記第 1 及び第 5 デ一夕線は、 第 1 仮 想直線上に配置され、
前記第 2及び第 6 データ線は、 第 2仮想直線上に配置され、 前記第 3及び第 7 データ線は、 第 3仮想直線上に配置され、 前記第 4及び第 8 データ線は、 第 4仮想直線上に配置され、 前記第 1 から第 4仮想直線は所定の間隔で平行 して配置され ているこ と を特徴とする半導体装置。
1 3 . 請求項 1 において、 前記第 1 から第 4データ線は、 それぞ れ最小加工寸法 Fの 2倍以上の間隔で並べられ、かつ前記第 5か ら第 8 データ線は、それぞれ最小加工寸法 Fの 2倍以上の間隔で 並べられる こ とを特徴とする半導体装置。
1 4 . 請求項 1 において、 前記第 1 及び第 2 メモ リ アレイ は、 そ れぞれ 1 交点形のメ モ リ マ 卜 リ クス構造を有し、
前記複数の第 1 及び第 2 メモ リ セルのそれぞれは、スィ ツチ用 M I S F E T とキヤ ノ ン夕 とを含み、
前記第 1 から第 4セ ンスアンプのそれぞれは、 ド レイ ン ' ゲー ト が交差接続されソースが共通接続された P形 M I S F E T対 と、 ド レイ ン · ゲー ト が交差接続されソースが共通接続された N 形 M I S F E T対とを含むこ とを特徴とする半導体装置。
1 5 . 請求項 1 において、 前記複数の第 1 及び第 2 メモ リ セルの それぞれは、 スィ ツチ用 M I S F E T とキャパシ夕 とを含み、 最 小加工寸法 F に対 して Fの 2乗の略 6倍の面積を有する こ とを 特徴とする半導体装置。
1 6 . 請求項 1 において、 前記第 1 から第 8 データ線は、 位相シ フ ト マス ク を用いた リ ソグラ フ ィ を用いて形成される こ とを特 徴とする半導体装置。
1 7 . 第 1 データ線、 第 2 デ一夕線、 第 3 デ一夕線、 及び第 4デ 一夕線と複数の第 1 ヮー ド線との交点に設けられた複数の第 1 メ モ リ セルを含む第 1 メ モ リ アレイ と、 第 5 データ線、 第 6デ 一夕線、 第 7 データ線、 及び第 8 データ線と複数の第 2 ヮー ド線 との交点に設け られた複数の第 2 メ モ リ セルを含む第 2 メ モ リ アレイ と、 前記第 1 メ モ リ アレイ と前記第 2 メ モ リ アレイ の間 に設けられ、互いに隣接する第 1 セ ンスアンプ及び第 2 セ ンスァ ンプと、前記第 1 セ ンスア ンプに結合される第 9 データ線及び第 1 0 データ線と、前記第 2 セ ンスアンプに結合される第 1 1 デ一 夕線及び第 1 2 デ一夕線と を含む第 1 セ ンスアンプブロ ッ ク と を備え、
前記第 1 センスアンプは、前記第 9 データ線を介して前記第 1 データ線と結合される と ともに、前記第 1 0 デ一夕線を介して前 記第 6 データ線に結合されるこ とで開放形データ線配置とされ、 前記第 2 センスアンプは、前記第 1 1 デ一夕線を介して前記第 8 データ線と結合される と ともに、前記第 1 2データ線を介して 前記第 3 データ線に結合される こ とで開放形データ線配置とさ れ、
前記第 1 と第 3 デ一夕線の間には前記第 2 デ一夕線が配置さ れ、 前記第 2 と第 4 データ線の間には第 3 データ線が配置され、 前記第 5 と第 7 デ一夕線の間には前記第 6 データ線が配置され、 前記第 6 と第 8 デ一夕線の間には第 7 デ一夕線が配置され、前記 第 9 及び第 1 2 データ線の間には前記第 1 0 及び第 1 1 データ 線が配置される こ とを特徴とする半導体装置。
1 8 . 請求項 1 7 において、 前記第 1 から第 1 2 デ一夕線は、 第 1 配線層に形成され
前記第 1 セ ンスアンプブロ ッ クは、前記第 1 0デ一夕線と前記 第 1 1 データ線の間に配置され、前記第 1 配線層に形成されたコ ン夕 ク トパッ ドを有するこ とを特徴とする半導体装置。
1 9 . 請求項 1 7 において、 前記第 1 から第 1 2デ一夕線は第 1 配線層に形成され、
前記第 1 セ ンス ア ン プブロ ッ クは、前記第 1 0データ線と前記 第 1 1 データ線の間に配置され前記第 1 配線層に形成された第 1 コ ンタ ク トパ ッ ド と、前記第 1 2 デ一夕線に対して前記第 1 1 データ線の反対側に配置され前記第 1 配線層に形成された第 2 コ ンタ ク トパッ ド とを有する こ とを特徴とする半導体装置。
2 0 . 請求項 1 7 において、 前記半導体装置は更に、 前記第 1 セ ンスア ンプブロ ッ ク に対して前記第 1 メ モ リ ア レイ を挟みこむ 位置に設けられ、互いに隣接する第 3 センスアンプ及び第 4 セン スアンプを有する第 2 セ ンスアンプブロ ッ ク と、
前記第 1 セ ンスアンプブロ ッ ク に対して前記第 2 メ モ リ ァ レ ィ を挟みこむ位置に設けられ、互いに隣接する第 5 セ ンスアンプ 及び第 6 セ ンスアンプを有する第 3 セ ンスアンプブロ ッ ク と を 更 ¾ し、
前記第 3 セ ンスアンプは前記第 2データ線に結合され、前記第 4 セ ンスアンプは前記第 4 デ一夕線に結合され、前記第 5セ ンス アンプは前記第 5 データ線と結合され、前記第 6 セ ンスアンプは 前記第 7 データ線と結合される るこ とを特徴とする半導体装置。
2 1 . 請求項 1 7 において、 前記複数の第 1 及び第 2 メ モ リ セル のそれぞれは、 スィ ッチ用 M I S F E T とキャパシ夕 とを含み、 前記複数の第 1 及び第 2 メ モ リ セルのそれぞれの面積は、最小加 ェ寸法 Fに対して、 Fの 2乗の略 6倍であるこ とを特徴とする半 導体装置。
2 2 . 請求項 1 7 において、 前記半導体装置は、 前記第 1 セ ンス アンプと前記第 2 セ ンスアンプの間の鏡映軸によって鏡映反転 された形状を持つこ とを特徴とする半導体装置。
2 3 . 第 1 デ一夕線、 第 2 デ一夕線、 第 3データ線、 及び第 4デ 一夕線と複数の第 1 ヮ一 ド線の交点に設けられた複数の第 1 メ モ リ セルを含む第 1 メモ リ アレイ と、 第 5デ一夕線、 第 6 デー 夕線、 第 7データ線、 及び第 8 デ一夕線と複数の第 2 ヮ一 ド線の 交点に設けられた複数の第 2 メ モ リ セルを含む第 2 メ モ リ ァレ ィ と、 前記第 1 メモ リ アレイ と前記第 2 メモ リ アレイ の間の領 域に設けられ、互いに隣接する第 1 セ ンスアンプ及び第 2 セ ンス アンプとを含む第 1 セ ンスアンプブロ ック とを備え、 前記第 1 センスアンプは、前記第 1 データ線及び前記第 6 デ一 夕線に結合されるこ とで開放形データ線配置とされ、
• 前記第 2 セ ンスアンプは、前記第 3 データ線及び前記第 8デー 夕線に結合されるこ とで開放形データ線配置とされ、
前記第 1 と第 3 データ線の間には前記第 2 データ線が配置さ れ、 前記第 2 と第 4 データ線の間には第 3 データ線が配置され、 前記第 5 と第 7 データ線の間には前記第 6 データ線が配置され、 前記第 6 と第 8 データ線の間には第 7データ線が配置され、
前記第 1 から第 4 デ一夕線は、それぞれ最小加工寸法 Fの略 3 倍以上の間隔で配置され、 前記第 5 から第 8 デ一夕線は、 それぞ れ最小加工寸法 Fの略 3倍以上の間隔で配置される こ とを特徴 とする半導体装置。
2 4 . 請求項 2 3 において、 前記第 1 セ ンスアンプブロ ッ クは、 前記第 1 セ ンスアンプに結合された第 9 データ線及び第 1 0 デ 一夕線と、前記第 2 セ ンスアンプに結合された第 1 1 データ線及 び第 1 2 データ線と、 第 1 駆動線と、 第 2駆動線とを更に有し、 前記第 1 及び第 2 セ ンスアンプのそれぞれは、 N形半導体領域 に形成され ド レイ ン とゲー ト が交差接続されソースが共通接続 された P形 M I S F E T対と、 P形半導体領域に形成され ド レイ ン とゲー トが交差接続されソースが共通接続された N形 M I S F E T対とを含み、
前記第 1 から第 1 2 データ線は、前記 N形及び P形半導体領域 よ り も上層に形成された第 1 配線層に形成され、
前記第 1 及び第 2駆動線は、前記第 1 配線層よ り も上層に形成 された第 2配線層に形成され、
前記第 9 データ線と前記第 1 2 デ一夕線の間に前記第 1 0及 び第 1 1 データ線が配置され、 第 1 及び第 2 セ ンスアンプの前記 P形 M I S F E T対のソー スは、前記第 1 0 と第 1 1 データ線の間に設けられた第 1 スルー ホールを介して前記第 1 駆動線に接続され、
第 1 及び第 2 セ ンスアンプの前記 N形 M I S F E T対のソー スは、前記第 1 0 と第 1 1 データ線の間に設けられた第 2 スルー ホールを介して前記第 2駆動線に接続される こ とを特徴とする 半導体装置。
2 5 . 請求項 2 3 において、 前記第 1 から第 8 デ一夕線を形成す る際に、 前記第 1 、 第 3、 第 5、 及び第 7 データ線のパターンに 割 り 当て られた位相と、 前記第 2、 第 4、 第 6、 及び第 8データ 線のパターンに割 り 当て られた位相とが 1 8 0度異な る位相シ フ 卜マスクを用いるこ とを特徴とする半導体装置。
2 6 . 請求項 2 3 において前記最小加工寸法 Fは 0 . 1 5 ミ ク ロ ン以下とされるこ と を特徴とする半導体装置。
2 7 .複数の第 1 デ一夕線と複数の第 1 ワー ド線の交点に設けら れた複数の第 1 メ モ リ セルを含む第 1 メ モ リ アレイ と、
複数の第 2 デ一夕 と複数の第 2 ワー ド線の交点に設け られた 複数の第 2 メモ リ セルを含む第 2 メモ リ アレイ と、
前記第 1 メ モ リ ア レイ と前記第 2 メ モ リ アレイ の間の領域に 設けられ、互いに隣接する第 1 セ ンスアンプ及び第 2セ ンスアン プとを含むセ ンスアンプブロ ッ ク とを備え、
前記第 1 セ ンスアンプは、前記複数の第 1 データ線の一つ及び 前記複数の第 2 データ線の一つに結合される こ とで開放形デー 夕線配置とされ、
前記第 2 セ ンスアンプは、前記複数の第 1 データ線の他の一つ 及び前記複数の第 2 データ線の他の一つに結合される こ とで開 放形データ線配置とされ、
前記複数の第 1 及び第 2 メモ リ セルのそれぞれは、最小加工寸 法 Fの 2乗の略 6倍の面積（6F2)を持つこ とを特徴とする半導体 直。
2 8 . 請求項 2 7 において、 前記複数の第 1 データ線のそれぞれ は、隣 り合う第 1 データ線の間で 1 8 0度の位相差を有する開口 部を持つ位相シフ ト法によって形成され、
前記複数の第 2 デ一夕線のそれぞれは、隣り合う第 2デ一夕線 の間で 1 8 0 度の位相差を有する開口部を持つ位相シフ ト法に よって形成されるこ とを特徴とする半導体装置。
2 9 . 請求項 2 7 において、 前記複数の第 1 データ線のそれぞれ は、隣 り合う第 1 デ一夕線の間で 1 8 0度の位相差を有する開口 部を持つ位相シフ ト法によって形成され、
前記複数の第 2データ線のそれぞれは、隣り合う第 2データ線 の間で 1 8 0 度の位相差を有する開口部を持つ位相シ フ トマス ク を用いて形成されるこ とを特徴とする半導体装置。
3 0 . 請求項 2 7 において、 前記第 1 セ ンス アン プに接続される 前記複数の第 1 データ線の一つ と前記第 2 セ ンスアンプに接続 される前記複数の第 1 データ線の他の一つは、それそれの間で 1 8 0度の位相差を有する開口部を持つ位相シフ ト マス ク を用い て形成され、 前記第 1 セ ンスアンプに接続される前記複数の第 2 デ一夕線の一つと前記第 2 セ ンスアンプに接続される前記複 数の第 2 データ線の他の一つは、それぞれの間で 1 8 0度の位相 差を有する開口部を持つ位相シ フ トマス ク を用いて形成される こ とを特徴とする半導体装置。
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