WO2001050656A2 - Schaltungsanordnung und verfahren einer referenztaktschnittstelle - Google Patents

Schaltungsanordnung und verfahren einer referenztaktschnittstelle Download PDF

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WO2001050656A2
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    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H04L25/063—Setting decision thresholds using feedback techniques only

Definitions

  • Clock generators especially for switching systems, have so far been built using sub-modules. These sub-modules are each designed specifically for reference clock types. Each submodule had only one reference clock interface.
  • alarm thresholds for level monitoring have been set by setting once, preferably during the manufacture of the submodules.
  • the invention is based on the object of specifying a further circuit arrangement and an associated method for forming a reference clock interface.
  • the invention has the advantage that the respective reference clock type is automatically adapted.
  • the invention has the advantage that there is no need for settings relating to the cable variant.
  • the invention has the advantage that different input signals are recognized and an adaptive threshold value adaptation for sampling the input signal is formed for each input signal.
  • the invention has the advantage that a large number of input signals such as an atomic frequency, a PCM24 recovered signal, a PCM30 recovered signal or DS1 can be used as an input signal in BIT S applications without additional circuitry or without special settings during manufacture.
  • the invention has the advantage that from the A ⁇ input signal at least a first signal for deriving level information and threshold setting for a second signal that simultaneously rator serves as a trigger signal for the Taktgene- is derived.
  • the invention has the advantage that continuous frequency and continuity monitoring can be carried out for both binary and ternary input signal types.
  • the invention has the advantage that the frequency of the input signal is determined independently and parasitic interference effects such as glitches and dropouts are selected.
  • the invention has the further advantage that the jitter tolerance can be determined simultaneously with the quantization, in which the selection of the parasitic interference effects is still ensured.
  • FIG. 1 shows a structure of a reference clock interface
  • FIG. 2 shows a mask
  • FIG. 3 another mask
  • 4 shows an integration of a reference clock interface in a clock generation unit
  • FIG. 5 shows a block diagram
  • FIG. 6 shows a current flow.
  • a block diagram shows a structure of a universal reference clock interface with an input IN + / IN- in FIG. This block diagram is divided into a first module B1 and a second module B2.
  • a transformer U is arranged, on which the input signal present on the primary side of the transformer U is divided on the secondary side into a first signal S1 and a second signal S2.
  • the signal ES present on the input side at the transformer U can be, for example, a reference clock signal.
  • a first channel K1 a so-called “level” channel, is fed with the first signal S1, and a second channel S2, a so-called “trigger” channel, is fed with the second signal S2.
  • the first signal S1 the level information (alarm criterion) is detected, with the second signal S2, depending on the level information obtained from the first signal S1, the second signal S2 is triggered or sampled.
  • On the secondary side of the transformer U is one in each channel
  • the second module B2 can also be referred to as an adaptive digital system.
  • the GELIE from the first module Bl ⁇ ferten analog signals on the first and second channel Kl, K2 are digitized separately in each case in the second block B2 in the modules Dl and D2.
  • a kind of IBit analog / digital converter with an adaptively controlled decision threshold is arranged in the modules D1 and D2.
  • This decision threshold is supplied with control signals including a clock signal from a programmable logic L, for example a programmable gate array.
  • the programmable logic L enables optimum detection with regard to sampling and monitoring of the reference clock signal ES present at the input of the circuit arrangement S.
  • the criteria obtained from the level information are determined with the aid of a module processor arranged in the second module B2.
  • This module processor is formed from a microprocessor ⁇ P and a module FW.
  • a local clock generator SYS CLK provides clock and time signals for the reference clock interface.
  • the second module B2 has a logic module L in which a first processing unit VI for adaptive level monitoring, a second processing unit V2 for adaptive threshold value setting for the first signal and a third processing unit V3 for clock signal adaptation of the input signal ES are integrated. In the third processing unit V3, a clock signal processing corresponding to the type of input signal takes place.
  • an optimized input impedance (cable termination) is determined.
  • care must be taken to ensure that, in accordance with the international standard ITU-T G.703, a reflectance for both existing impedance types of 75 and 120 ohms attenuation of more than 15dB must be observed.
  • an optimal input impedance can be of approximately 96 O hm impedance for both types determined in order that is for both types impedance the return loss approximately 18dB.
  • the input resistance -of 96 ohms also correlates with the termination test impedance of 100 ohms ⁇ 5% defined in the American standard (Bellcore GR-499-CORE) for a DSI pulse mask in the BITS applications.
  • the input resistance in a wide frequency range e.g. from 1..5 (10) MHz. All input signals from 1MHz (atomic frequency), 1544kHz (PCM24 recovered), 2048kHz (PCM30 recovered), 5 / 10MHz (atomic frequency) up to the 1.5 MB / s data signals (DS1 in BITS applications) can be connected to this circuit application ) can be connected without any additional configuration effort.
  • the cable variants are defined in the cable connector by the appropriate wiring of the inputs. With a symmetrical 120 ohm cable, the two wires are connected to the inputs IN + and IN-. The cable shielding is contacted to the GND connection. For coax cable applications, the signal wire of the coaxial cable is connected to IN + and the cable shield of the
  • Coaxial cable connected to GND Coaxial cable connected to GND.
  • the IN and GND inputs are short-circuited in the cable connector.
  • a mask as shown in FIG. 2 (T3 mask) must be adhered to directly at the output of a synchronization source.
  • the mask was designed for a sinusoidal signal or a digital clock signal (second-valued signal).
  • a first decision threshold P and a second decision threshold Q are defined for hysteresis for level monitoring (alarm detection).
  • the second decision threshold represents an alarm switch-on threshold for a level failure. If the level at the reference clock input falls below the second decision threshold, a loss of signal alarm is triggered and at the same time the second decision threshold is raised to the potential of the first decision threshold P.
  • the level alarm is reset, the decision threshold being lowered again to the Q level.
  • reference clock signals with levels that are too low are still accepted, which is disadvantageous because a level that is too low is susceptible to interference and additionally causes increased jitter during digitization.
  • the pulse mask is checked in contrast to the T3 mask at the system input DDF (digital distribution frame), which means that the connection cable is included in the check.
  • Table 1 shows a summary of the alarm criteria in comparison between the two types of signal (system) mentioned above.
  • Table 2 shows the standard requirement according to ITU-T G.775 or a concrete implementation approach with discrete threshold values for both signal types.
  • the limit values P and Q for T3 result in different threshold values for 75 ⁇ and 120 ⁇ cables, because the definition assumes a uniform signal power. Hence the relative norm information.
  • the fixed threshold values used in the implementation approach (same for both impedances) are well within the permitted limits (see comparison in dB).
  • the hysteresis is approximately 240 mV.
  • the reference signal is stepped up 1: 2 on the "level” channel. Since the standard specifies the amplitude in Vos, the alarm threshold in V can easily be compared with the associated level in Vss 1: 1.
  • the reference signal is transmitted 1: 1 on the "trigger” channel and passed on to the digitization stage.
  • the threshold for T3 reference signals is always 0V (middle of the signal).
  • level first compares the amplitude with the threshold value 4.4V. This measured value corresponds to a level around 2.7dB below the nominal value of 3.0Vos according to ITU-T G.703.
  • the associated OdB trigger threshold is 1.70V (about 50% of the maximum amplitude of 3.6Vos. If the level is not sufficient, the system switches to the next lower level of 3.4V (corresponding to -5dB). This includes the -3dB trigger threshold with 1.15V (corresponds to approx. 50% of the OdB limit with 4.4V) .If the level is still not sufficient, the trigger threshold is reduced to the -6dB limit with 0.85V (corresponding to exactly 50% of the -3dB limit with 3.4V.
  • the lowest trigger threshold corresponds to an analog input sensitivity of - lldB (-9dB) in relation to the nominal level (min. permissible level).
  • the discrete threshold values were optimized, the negative overshoot in particular of the reference signal is taken into account, so that no sampling of this signal segment can occur at any level value.
  • a downstream pulse width control should detect and filter out configured signal segments (pre-equalization) as well as increased cable reflections.
  • FIG. 4 shows an integration of a reference clock module ER in a central clock generator CCGES.
  • the processor stands there for example via a bus connection with the logic module L and with a memory module SM in connection.
  • a time base unit ⁇ example supplies both the clock for the processor P, the logic module L and the reference clock module ER.
  • the logic module L is in communication with a plurality of Thomasstellenein ⁇ units 2 to n.
  • the first interface unit 1 will be explained with reference to the further figures and described the associated descriptions.
  • the entire functionality of the circuit arrangement is provided by the logic module L, a programmable module, for example a field programmable gate array (FPGA), in connection with the processor P.
  • FPGA field programmable gate array
  • FIG. 5 explains the interaction of a first or second unit D1, D2 with a programmable logic downstream of it.
  • the interface between the analog and digital parts of the circuit arrangement is in each case formed by a comparator K which can be integrated, for example, in a module called MAX916.
  • this comparator K a double IBit analog / digital converter, has a high input sensitivity (approx. 2 mV) and a high processing speed of up to 50 MS / s for better processing of the applied analog signals.
  • An extended input voltage range of + 5V allows use for all standardized reference clock signals.
  • a 40MHz quantization clock already ensures reliable sampling of reference frequencies between 1 and 10MHz.
  • the reference voltages Uref ⁇ , 2 for the first and second signals S1, S2 are supplied by the programmable logic L via a low-pass filter LF.
  • the low pass filter smoothes the voltage jumps coming from the digital / analog converter (threshold value changeover) and the suppression of AC voltage components such as noise level, ripple, etc.
  • the Dynamic properties of the low-pass filter LF are determined by the time parameters of the alarm criteria.
  • the time Para ⁇ meter for example, a level alarm has been set to lOO ⁇ s uniform for both systems (T3 and BITS). In order to reach the settled state quickly while achieving the largest possible low-pass effect, 'a short low-pass time constant is chosen of about 5 ⁇ s.
  • the digital-to-analog converters DAC are part of the programmable logic L.
  • two methods for generating analog voltage for continuous value control via the DC content implemented in the pulse width can be considered here.
  • the value grid is determined by the level of the quantization frequency. The advantages of this method are the increased flexibility of the adaptive threshold control and the fact that the low-pass filter is controlled via only one line. This saves external components, pins and space.
  • the second method implemented in the exemplary embodiment permits discrete value control, limited to a few values, via a plurality of static control signals from the programmable logic.
  • Table 2 three discrete voltage values per channel (level and trigger) are preferably used to ensure the level detection function for all reference clock signals. Two control signals with three possible logic states (L, H and high Z) are required for this.
  • the advantage of this method is that the programmable logic does not have to meet high dynamic requirements and that no residual ripple overlaps the reference voltage.
  • the first and second signals supplied by the comparator stage K are subjected to digital filtering dF in order to enable correct evaluation of the digitized analog signals.
  • the circuit arrangement according to the invention telt independently the frequency of the connected reference ⁇ clock signals and selected parasitic interference effects as ⁇ play as glitches and dropouts from. By quantization ⁇ tion jitter tolerance at the same time determined at which the selection of the parasitic interference effects still works safely.
  • the input frequency is checked and selected in accordance with Table 3.
  • Another function of digital filtering dF is to control the pulse width of the reference clock signals coming from the comparator stage. Spike suppression takes place on the trigger channel and the correct phasing in on the upper half of the pulse of the BITS signals if there are reflections on the cable connection to the reference clock interface.
  • the S control logic SL of the logic block L performs the adaptive chwellen Kunststoffung S of the comparator K via the uP Inter- face of by providing the comparator control signals for generating the reference voltages. Further, the quantization is determined in consideration of the running ⁇ time ratios of the I / O cells phase matched offered by clock block CLK.
  • the digitally filtered reference clock signals (channel "trigger") and the level measurement signals on the first channel “level” are also passed on to the ⁇ P interface via the control logic SL.
  • the ⁇ P interface establishes the connection between the programmable logic L and the module processor ⁇ P and FW, as shown in FIG. 1. All time-uncritical mathematical operations and time measurements are carried out by the ⁇ P itself. This includes determining the alarm criteria and coding for adaptive threshold control.
  • the universal reference clock interface contains four identically constructed channels corresponding to the current flow shown in FIG. 6.
  • the only thing that is common for all four channels is the programmable gate array, e.g. FPGA: XC4044XLA, which combines all time-critical hardware components of the central clock generator CCGES in addition to the interface functions.
  • a simple DAC digital / analog converter
  • LF low-pass filter
  • RC low-pass filter
  • the low-pass effect at the outputs Urefl and Uref2 due to the control with a 3-value code is variable.
  • the code-dependent time constants are adapted to the standard requirements in the range of 0.5 ... 10us. Table 4 shows the coding with the assignment to the various threshold values.
  • the comparator K is operated with a ⁇ 5V supply voltage.
  • the digital inputs and outputs (CLK A , B and Q A , B ) work with TTL level, so that a direct connection to the first module in LV-CMOS with 3.3V is possible without level adaptation.
  • the connecting lines are adjusted by means of resistors, for example 33 ohms serially HF-like.
  • the high-resistance analog inputs of the MAX916 (level and trigger) are protected against overvoltage peaks by resistors R4, R5, each with a resistance of 330 ohms, since the internal clamping diodes only allow limited current peaks.
  • the two resistors R2, R3, for example 215 ohms, together with a resistor Rl, for example 1 kOh (directly at the input ) implement the optimal impedance matching (Za, Figure 1) of the reference clock inputs for 95.96 ohms.
  • the two LCDA05 modules from Semtech provide sufficient overvoltage protection (ESD, EFT) with the help of integrated suppressor diodes (TVS array). By integrating serial Schottky diodes in this chip, a very low load capacitance is achieved, which significantly improves the RF properties of the reference clock inputs.
  • the last component is the T1068 interface transformer from Pulse.

Abstract

Mit dieser Schaltungsanordnung und dem dazugehörigen Verfahren wird eine universelle Referenztaktschnittstelle für beliebige Synchronisationsquellen gebildet, wobei Abgleichvorgänge und Pegelanpassungen bei Entscheidungsschwellen adaptiv erfolgen.

Description

Beschreibung
Schaltungsanordnung und Verfahren einer Referenztaktschnitt¬ stelle
Taktgeneratoren, insbesondere für Vermittlungsanlagen wurden bisher mit Hilfe von Sub odulen aufgebaut. Diese Sub odule sind dabei jeweils Referenztakttypenspezifisch ausgestaltet. Jedes Submodul wies dabei nur eine Referenztaktschnittstelle auf. Eine Anpassung an eine Übertragungsfrequenz oder eine Kabelvariante erfolgte bisher durch manuelle Einstellung, eine Festlegung von Alarmschwellen für eine Pegelüberwachung erfolgte durch einmaliges Einstellen vorzugsweise bei der Fertigung der Submodule.
Der Erfindung liegt die Aufgabe zugrunde, eine weitere Schaltungsanordnung und ein dazugehöriges Verfahren zur Bildung einer Referenztaktschnittstelle anzugeben.
Die Lösung der Aufgabe ergibt sich aus den Merkmalen des Patentanspruches 1 oder 5.
Die Erfindung bringt den Vorteil mit sich, daß eine automatische Anpassung den jeweiligen Referenztakttyp erfolgt.
Die Erfindung bringt den Vorteil mit sich, daß von Einstellungen bezüglich Kabelvariante frei ist.
Die Erfindung bringt den Vorteil mit sich, daß unterschied- liehe Eingangssignale erkannt und je Eingangssignal für dieses eine adaptive Schwellwertanpassung zur Abtastung des Eingangssignals gebildet wird.
Die Erfindung bringt den Vorteil mit sich, daß eine Vielzahl von Eingangssignalen wie eine Atomfrequenz, ein PCM24 recovered Signal, ein PCM30 recovered signal oder DS1 bei BITS-Anwendungen ohne weiteren Schaltungsaufwand bzw. ohne spezielle Einstellungen bei der Fertigung als Eingangssignal verwendbar ist.
Die Erfindung bringt den Vorteil mit sich, daß aus dem Ein¬ gangssignal mindestens ein erstes Signal zur Ableitung von Pegelinformation und Schwellwerteinstellung für ein zweites Signal, daß gleichzeitig als Triggersignal für den Taktgene- rator dient ableitbar wird.
Die Erfindung bringt den Vorteil mit sich, daß sowohl bei binären und ternären Eingangssignaltypen eine kontinuierliche Freuqenz- und Kontinuätsüberwachung durchführbar ist.
Die Erfindung bringt den Vorteil mit sich, daß selbständig die Frequenz des Eingangssignals ermittelt und parasitäre Störeffekte wie glitches und dropouts selektiert werden.
Die Erfindung bringt den weiteren Vorteil mit sich, daß mit der Quantisierung gleichzeitig die Jittertoleranz bestimmbar ist, bei der die Selektion der parasitären Störeffekte noch sichergestellt ist.
Weitere Besonderheiten der Erfindung werden aus den nachfolgenden näheren Erläuterungen eines Ausführungsbeispiels anhand von Zeichnungen ersichtlich.
Es zeigen:
Figur 1 eine Struktur einer Referenztaktschnittstelle,
Figur 2 eine Maske,
Figur 3 eine weitere Maske, Figur 4 eine Einbindung einer Referenztaktschnittstelle in eine Takterzeugungseinheit, Figur 5 ein Blockdiagramm und Figur 6 einen Stromlauf.
Erfindungsgemäß wird die Realisierung einer universellen, abgleichfreien Referenztaktschnittstelle, insbesondere für einen Taktgenerator in der Vermittlungstechnik, durch nachfolgend gezeigte Schaltungsanordnung und ein dazugehöriges Verfahren beschrieben.
In Figur 1 ist anhand eines Blockdiagrammes eine Struktur einer universellen Referenztaktschnittstelle mit einem Eingang IN+/IN- gezeigt. Dieses Blockdiagramm ist in ein erstes Modul Bl und ein zweites Modul B2 unterteilt.
Im ersten Modul Bl, eine "physikalische Schnittstelle", ist ein Übertrager U angeordnet, an dem das an der Primärseite des Übertragers U anliegende Eingangssignal sekundärseitig in ein erstes Signal Sl und ein zweites Signal S2 aufgeteilt wird. Das eingangsseitig am Übertrager U anliegende Signal ES kann beispielsweise ein Referenztaktsignal sein. Mit dem ersten Signal Sl wird ein erster Kanal Kl, ein sogenannter "level"Kanal, und mit dem zweiten Signal S2 wird ein zweiter Kanal S2, ein sogenannter "trigger" Kanal, gespeist. Mit dem ersten Signal Sl wird die Pegelinformation (Alarmkriterium) erfaßt, mit den zweiten Signal S2 erfolgt in Abhängigkeit von der gewonnenen Pegelinformation aus dem ersten Signal Sl eine Triggerung bzw. Abtastung des zweiten Signals S2. Auf der Sekundärseite des Übertragers U ist in jedem Kanal ein
Überspannungschutz EMV und eine Impedanzanpassung (Za) , welche zusammen eine Abschlußimpedanz für die am Eingang IN der Schaltungsanordnung angeschlossenen Leitung bildet. In dem zweiten Modul B2 sind bezüglich des abzutastenden und individuell bereitzustellenden Referenztaktsignals Einheiten zur Ermittlung der hierfür notwendigen Information vorgese¬ hen. Das zweite Modul B2 kann auch als ein adaptives digita- les System bezeichnet werden. Die vom ersten Modul Bl gelie¬ ferten Analogsignale auf dem ersten und zweiten Kanal Kl, K2 werden jeweils im zweiten Block B2 in den Modulen Dl und D2 separat digitalisiert. In den Modulen Dl und D2 ist eine Art IBit-Analog/Digitalwandler mit adaptiv gesteuerter Entschei- dungsschwelle angeordnet. Diese Entscheiderschwelle wird mit Steuersignalen incl. Taktsignal von einer programmierbaren Logik L, z.B. einen programmierbaren gate array versorgt. Die programmierbare Logik L ermöglicht eine optimale Erfassung bezüglich Abtastung und Überwachung des am Eingang der Schal- tungsanordnung S anliegenden Referenztaktsignals ES. Die aus den Pegelinformationen gewonnenen Kriterien werden mit Hilfe eines in dem zweiten Modul B2 angeordneten Baugruppenprozessors ermittelt. Dieser Baugruppenprozessor ist aus einem Mikroprozessor μP und einem Modul FW gebildet. Ein lokaler Takt- generator SYS CLK stellt Takt- und Zeitsignale für die Referenztaktschnittstelle zur Verfügung. Das zweite Modul B2 weist ein Logikmodul L auf in dem eine erste Verarbeitungseinheit VI zur adaptiven Pegelüberwachung, eine zweite Verarbeitungseinheit V2 zur adaptiven Schwellwerteinstellung für das erste Signal und eine dritte Verarbeitungseinheit V3 zur Taktsignalanpassung des Eingangssignal ES integriert sind. In der dritten Verarbeitungseinheit V3 erfolgt eine der Art des Eingangssignals entsprechende Taktsignalaufbereitung.
Um die Referenztaktschnittstelle mit den verschieden standardisierten Kabelvarianten betreiben zu können, wird eine optimierte Eingangsimpedanz (Kabelabschluß) bestimmt. Bei der Bestimmung der Eingangsi pedanz ist darauf zu achten, dass entsprechend der Internationalen Norm ITU-T G.703 für beide existierende Impedanztypen 75 und 120 Ohm eine Reflexions- dämpfung von größer 15dB einzuhalten ist. Daraus abgeleitet läßt sich ein optimaler Eingangswiderstand von annähernd 96 Ohm für beide Impedanztypen bestimmen, damit beträgt für beide Impedanztypen die Reflexionsdämpfung etwa 18dB. Der Eingangswiderstand -von 96 Ohm korriliert auch mit der in der amerikanischen Norm (Bellcore GR-499-CORE) definierten Abschluß-Testimpedanz von 100 Ohm ±5% für eine DSl-Pulsmaske in den BITS-Anwendungen.
Es ist besonders vorteilhaft dabei einen breitbandigen
Übertrager U zu verwenden. Mit der Verwendung eines breitbandigen Übertragers U kann der Eingangswiderstand in einem weiten Frequenzbereich z.B. von 1..5 (10) MHz gehalten werden. An diese Schaltungsanwendung können alle beispielsweise Ein- gangsignale von 1MHz (Atomfreq.) , 1544kHz (PCM24 recovered) , 2048kHz (PCM30 recovered) , 5/10MHz (Atomfreq.) bis zu den 1.5 MB/s-Datensignalen (DS1 bei BITS-Anwendungen) ohne jeglichen zusätzlichen Konfigurationsaufwand angeschlossen werden.
Die Kabelvarianten werden im Kabelstecker durch .entsprechende Beschaltung der Eingänge festgelegt. Bei einem symmetrischen 120 Ohm-Kabel werden die beiden Adern an den Eingängen IN+ und IN- angeschlossen. Die Kabelschirmung wird an den GND- Anschluß kontaktiert. Bei Koax-Kabelanwendungen wird die Sig- nalader des Koaxialkabels an IN+ und der Kabelschirm des
Koaxialkabels an GND angeschlossen. Die Eingänge IN- und GND werden im Kabelstecker kurzgeschlossen.
Durch die erreichte Kompatibilität sind beide Kabelvarianten an beliebige Referenztakteingänge anschließbar. Aufgrund eines fest realisierten Eingangswiderstandes ist bei der Pegelüberwachung zu beachten, dass der gemessene Pegel wegen der Eingangsimpedanz Rin=95..96 Ohm um etwa 11% bei 75 Ohm- Anwendungen (mit Koax-Kabel) erhöht und bei 120 Ohm-Anwendun- gen (mit symm.Kabel) reduziert wird. Anhand der in Figur 2 gezeigten Signalmaske wird nach ITU-T G.703 für 2048kHz- und der in Figur 3 gezeigten Signalmaske Bellcore GR-499-CORE für 1, 5MB/s-Synchronisierungsignale die Anforderungen an die Digitalisierung und deren Ansteuerung erläutert. Um die beiden in den Figuren 2 und 3 gezeigten Masken miteinander vergleichen zu können, sind jeweils nur die oberen Impulshälften dargestellt.
Die beiden Systeme gemäß ITU-TG.703 und Bellcore GR-499-Core weisen prinzipielle Unterschiede auf. Eine wie in Figur 2 gezeigte Maske (T3-Maske) muß unmittelbar am Ausgang einer Synchronisationsquelle eingehalten werden. Die Maske wurde auf ein Sinussignal oder ein digitales Taktsignal (zweitwer- tiges Signal) ausgelegt. Für die Pegelüberwachung (Alarmerfassung) werden eine erste Entscheidungsschwelle P und eine zweite Entscheidungsschwelle Q für eine Hysterese definiert. Die zweite Entscheidungsschwelle stellt eine Alarmeinschaltschwelle für einen Pegelausfall dar. Sinkt der Pegel am Refe- renztakteingang unter die zweite Entscheidungsschwelle ab, wird ein loss of signal Alarm ausgelöst und gleichzeitig die zweite Entscheiderschwelle auf das Potential der ersten Entscheiderschwelle P heraufgesetzt. Hier erfolgt dann bei Wiederkehr des Referenztaktsignals die Rücknahme des Pegel- alarms, wobei die Entscheidungsschwelle wieder auf den Q- level heruntergesetzt wird. Zwischen den levels P und Q muß ein ausreichender Abstand (Hysterese) sein, um die Eindeutigkeit der Alarmierung auch bei schwankendem und gestörtem Pegel stets zu gewährleisten. Eine zu große Hysterese setzt den Q-level sehr weit ab. Dadurch werden Referenztaksignale mit zu kleinen Pegeln noch akzeptiert, was nachteilig ist, denn ein zu kleiner Pegel ist störanfällig und verursacht zusätzlich einen erhöhten Jitter bei der Digitalisierung. Bei einem building integrated time source BITS-System wird die Impulsmaske im Gegensatz zur T3 Maske am Systemeingang DDF (digital distribution frame) kontrolliert, was bedeutet, dass das Verbindungskabel in die Überprüfung mit einbezogen wird. Existierende Systeme werden für Kabeldämpfungen bis zu 6dB ausgelegt. Das Kriterium für einen Pegelausfall wird auf der digitalen Seite durch die Auswertung der Spektraldichte nach Abtastung definiert. Dieses Verfahren setzt eine adap- tive Komparator-Schwellenanpassung (ca.50% der momentanen Amplitude) voraus. Die Maske, wie in Figur 3 gezeigt, wurde für ein B8ZS codiertes Datensignal (ternäres Signal) ausge¬ legt.
In der Tabelle 1 ist eine Zusammenfassung der Alarmkriterien im Vergleich zwischen den beiden oben genannten Signalarten (System) gezeigt. Ergänzend zeigt Tabelle 2 die Normforderung nach ITU-T G.775 bzw. einen konkreten Realisierungsansatz mit diskreten Schwellenwerten für beide Signalarten.
Tabelle 1 Alarmkriterien
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Tabelle 2 : AIarmschwellen
Figure imgf000009_0001
1) bezogen auf den Nominalpegel
2) Die Norm fordert analogseitig keine Überwachung
3) Übergang zum nächst niedrigeren Pegelnivaeu
Die Grenzwerte P und Q für T3 ergeben bei 75Ω und 120Ω Kabel unterschiedliche Schwellenwerte, denn bei der Definition wird aus einer einheitlichen Signalleistung ausgegangen. Deshalb die relativen Normangaben dazu. Die im Realisierungsansatz verwendeten festen Schwellenwerte (gleich für beide Impedanzen) liegen gut innerhalb der zugelassenen Grenzen (siehe Vergleich in dB) . Bei der Umrechnung wurde die Eehlanpassung mit ±ldB bereits berücksichtigt. Die Hysterese beträgt ca. 240 mV.
Um genügend Sicherheitsabstand zum Störpegel zu erreichen wird auf dem Kanal "level" das Referenzsignal um 1 : 2 hochtransformiert. Da die Norm die Amplitude in Vos spezifiziert, läßt sich einfach die Alarmschwelle in V mit dem dazugehörigen Pegel in Vss 1:1 vergleichen. Auf dem Kanal "trigger" wird das Referenzsignal 1:1 übertragen und zur Digitalisie- rungsstufe weitergeleitet. Die Schwelle liegt für T3 Referenzsignale immer bei 0V (Signalmitte) .
Die diskreten BITS Grenzwerte hier in diesem Fall: OdB, -3dB und -6dB (bezogen auf den Nominalpegel) erfüllen erfindungsgemäß in Verbindung mit einer nachgeschalteten Pulsbreiten- kontrolle die Voraussetzungen einer optimalen bitfehlerfreien Abtastung der 1, 5MB/s-Synchronisierungsignale.
Die Steuerung bei der Schwellwertfestlegung für BITS Anwen- düngen erfolgt in der Art adaptiv, indem auf dem Kanal
"level" zunächst die Amplitude mit dem Schwellenwert 4,4V verglichen wird. Dieser Meßwert entspricht einem Pegel um 2,7dB unter dem Nominalwert von 3,0Vos nach ITU-T G.703. Die dazu gehörige OdB-Triggerschwelle liegt bei 1,70V (etwa 50% der maximalen Amplitude von 3,6Vos. Reicht der Pegel nicht aus, wird auf den nächst niedrigeren Levelwert von 3,4V umgeschaltet (entspr. -5dB) . Dazu gehört die -3dB-Triggerschwelle mit 1,15V (entspr. ca. 50% der OdB-Grenze mit 4,4V). Reicht der Pegel immer noch nicht aus, wird die Triggerschwelle auf die -6dB-Grenze mit 0,85V herabgesetzt (entspr. exakt 50% der -3dB-Grenze mit 3,4V). Die niedrigste Triggerschwelle entspricht einer analogseitigen Eingangsempfindlichkeit von - lldB (-9dB) bezogen auf den Nominalpegel (min. zulässigen Pegel) . Bei einer Optimierung der diskreten Schwellenwerte wurde insbesondere der negative Überschwinger des Referenzsignals berücksichtigt, sodass bei keinem Pegelwert eine Abtastung dieses Signalsegmentes vorkommen kann.
Eine nachgeschaltete Pulsbreitenkontrolle soll konfigurierte Signalsegmente (Vorentzerrung) sowie erhöhte Kabelreflexionen detektieren und ausfiltern.
Mit diesem Verfahren werden beispielsweise bei einem ternären BITS-Signal nur die positiven Impulshälften erfaßt und der Synchronisierung angeboten.
In Figur 4 ist eine Einbindung eines Referenztaktmodules ER in einem zentralen Taktgenerator CCGES gezeigt. In dieser Darstellung sind die mit einem Prozessor P des Taktgenerators verbundenen Module gezeigt. Der Prozessor steht dabei beispielsweise über eine Busverbindung mit dem Logikmodul L und mit einem Speichermodul SM in Verbindung. Eine Zeitbasis¬ einheit ZB liefert sowohl den Takt für den Prozessor P, das Logikmodul L und dem Referenztaktmodul ER. Das Logikmodul L steht in Verbindung mit einer Vielzahl von Schnittstellenein¬ heiten 2 bis n. Die erste Schnittstelleneinheit 1 wird anhand der weiteren Figuren näher erläutert und den dazugehörigen Beschreibungen beschriebenen. Bei dieser Schaltungsanordnung wird die gesamte Funktionalität der Schaltungsanordnung vom Logikmodul L, einem programmierbaren Baustein, z.B. ein field programmable gate array (FPGA), in Verbindung mit dem Prozessor P bereitgestellt.
In Figur 5 wird ein Zusammenwirken einer ersten oder zweiten Einheit Dl, D2 mit einer diesen nachgeordneten programmierbaren Logik erläutert. Die Schnittstelle zwischen Analog- und Digitalteil der Schaltungsanordnung wird jeweils mit einem Komparator K der beispielsweise in einem Baustein mit der Bezeichnung MAX916 intergiert sein kann gebildet. Dieser Komparator K, ein zweifach IBit-Analog/Digitalwandler weist in vorteilhafter Ausgestaltung eine hohe Eingangsempfindlichkeit (ca.2mV) sowie eine hohe Verarbeitungsgeschwindigkeit mit bis zu 50 MS/s zur besseren Verarbeitung der anliegenden analogen Signale auf. Ein erweiterter Eingangsspannungsbe- reich von +5V erlaubt eine Anwendung für alle standardisierten Referenztaktsignale. Ein 40MHz-Quantisierungstakt gewährleistet bereits eine sichere Abtastung von Referenzfrequenzen zwischen 1 bis 10MHz.
Die Referenzspannungen Urefι,2 für das erste und zweite Signal Sl, S2 werden von der programmierbaren Logik L über ein Tiefpassfilter LF geliefert. Das Tiefpassfilters glättet dabei die vom Digital/Analogwandler kommenden SpannungsSprünge (Schwellenwert-Umschaltung) sowie die Unterdrückung von Wechselspannungskomponenten wie Störpegel, Ripple etc. Die dynamischen Eigenschaften des Tiefpassfilters LF werden von den Zeitparametern der Alarmkriterien bestimmt. Der Zeitpara¬ meter für beispielsweise einen Pegelalarm wurde einheitlich für beide Systeme (T3 und BITS) auf lOOμs gesetzt. Um den ein- geschwungenen Zustand schnell zu erreichen und gleichzeitig möglichst große Tiefpasswirkung zu erzielen, 'wird eine kurze Tiefpasszeitkonstante von etwa 5μs gewählt.
Die Digital-Analog Umsetzer DAC sind Teil der progra mierba- ren Logik L. Beispielhaft können hier, zwei Methoden zur Ana- logspannungserzeugung zur kontinuierlichen Wertesteuerung über den in der Pulsbreite umgesetzten DC-Inhalt betrachtet werden. Bei einer ersten Methode wird die Werterasterung von der Höhe der Quantisierungsfrequenz bestimmt. Die Vorteile dieser Methode liegen in der erhöhten Flexibilität der adaptiven Schwellensteuerung sowie darin, dass die Ansteuerung des Tiefpassfilters über nur eine Leitung erfolgt. Dadurch werden externe Komponenten, Pins und Platz gespart.
Die zweite im Ausführungsbeispiel realisierte Methode erlaubt eine auf wenige Werte begrenzte diskrete Wertesteuerung über mehrere statische Steuersignale von der programmierbaren Logik. Laut Tabelle 2 werden vorzugsweise drei diskrete Spannungswerte je Kanal (level und trigger) verwendet, um die Funktion der Pegelerfassung für alle Referenztaktsignale zu gewährleisten. Dazu werden zwei Steuersignale mit drei möglichen Logikzuständen (L, H und high Z) benötigt. Vorteilhaft bei dieser Methode ist, dass keine hohe Anforderung betreffend der Dynamik an die programmierbare Logik gestellt werden muss und kein Rest-Ripple die Referenzspannung überlagert.
Die von der Komparatorstufe K gelieferten ersten und zweiten Signale werden einer digitalen Filterung dF unterzogen, um eine korrekte Auswertung der digitalisierten Analogsignale zu ermöglichen. Die erfindungsgemäße Schaltungsanordnung ermit- telt selbständig die Frequenz der angeschlossenen Referenz¬ taktsignale und selektiert parasitäre Störeffekte wie bei¬ spielsweise glitches und dropouts aus. Durch die Quantisie¬ rung wird gleichzeitig die Jittertoleranz bestimmt, bei der die Selektion der parasitären Störeffekte noch sicher funktioniert.
Anhand der Anzahl der 40MHz-Quantisierungstaktperioden pro Referenztaktperiode wird die Eingangsfrequenz gemäß Tabelle 3 überprüft und selektiert.
Tabelle 3
Figure imgf000013_0001
1) Rahmenlücke im l,5MB/s "all ones" BITS-Signal
Eine weitere Funktion der digitalen Filterung dF ist die Kontrolle der Impulsbreite der von der Komparatorstufe kommenden Referenztaktsignale. Eine Spikeunterdrückung erfolgt auf dem Triggerkanal und die richtige Einphasung auf oberen Impulshälften der BITS-Signale bei vorhandenen Reflexionen auf der KabelVerbindung zur Referenztaktschnittstelle. Die Steuerlogik SL des Logikbausteins L führt die adaptive Schwellensteuerung der Komparatorstufe K über das μP-Inter- face aus, indem sie der Komparatorstufe Steuersignale zur Erzeugung der Referenzspannungen zur Verfügung stellt. Ferner wird der Quantisierungstakt unter Berücksichtigung der Lauf¬ zeitverhältnisse der I/O-Zellen phasenangepaßt vom Taktblock CLK angeboten.
Die Weitergabe der digital gefilterten Referenztaktsignale (Kanal "trigger") und die Pegel-Meßsignale auf dem ersten Kanal "level" an das μP-Interface erfolgt ebenso über die Steuerlogik SL.
Das μP-Interface stellt die Verbindung zwischen der program- mierbaren Logik L und dem Baugruppenprozessor μP und FW, wie in Figur 1 gezeigt her. Alle zeitunkritischen mathematischen Operationen und Zeitmessungen werden vom μP selber durchgeführt. Darunter gehören die Ermittlung der Alarmkriterien sowie die Kodierung zur adaptiven Schwellensteuerung.
Die universelle Referenztaktschnittstelle beinhaltet in dieser Ausgestaltung vier identisch aufgebaute Kanäle entsprechend dem in Figur 6 gezeigten Stromlauf. Gemeinsam ist lediglich für alle vier Kanäle der programmierbare gate array, z.B. FPGA:XC4044XLA, welcher außer der Schnittstellenfunktionen sämtliche zeitkritische HW-Komponenten des zentralen Taktgenerators CCGES in sich vereint.
An den Steuerausgängen Ll,2 und Tl,2 ist ein einfacher DAC (digital/analog Wandler) inclusive Tiefpass-filter (LF) bestehend aus RC-Komponenten angeschlossen. Die Tiefpasswir- kung an den Ausgängen Urefl und Uref2 wegen der Ansteuerung mit 3-wertigem Kode ist variabel. Die kodeabhängigen Zeitkonstanten liegen angepaßt an die Normforderungen im Bereich von 0,5...10μs. Anhand der Tabelle 4 wird die Kodierung mit der Zuordnung zu den diversen Schwellenwerten gezeigt.
Tabelle 4 : Kodierung der im Figur 6 realisierten Schwellensteuerung
Figure imgf000015_0001
Der Komparator K wird mit ±5V VersorgungsSpannung betrieben. Die digitalen Ein- und Ausgänge (CLKA,B und QA,B) arbeiten mit TTL-Pegel, so das eine direkte Anbindung an das erste Modul in LV-CMOS mit 3,3V ist ohne Pegeladaption möglich ist. Lediglich werden die Verbindungsleitungen mittels Widerständen beispielsweise 33 Ohm seriell HF-mäßig angepasst. Die hochohmigen Analogeingänge des MAX916 (level und trigger) werden gegen Überspannungsspitzen durch die Widerstände R4, R5 zu je 330 Ohm Widerstand geschützt, da die internen Klemmdioden nur begrenzte Stromspitzen zulassen.
Die zwei Widerstände R2, R3 beispielsweise 215 Ohm zusammen mit einem Widerstand Rl beispielsweise 1 kOh (direkt am Eingang) realisieren die optimale Impedanzanpassung (Za, Bild 1) der Referenztakteingänge für 95..96 Ohm. Die beiden LCDA05 Bausteine von der Fa. Semtech sorgen für ausreichenden Überspannungschutz (ESD, EFT) mit Hilfe von integrierten Supressor-Dioden (TVS-Array) . Durch die Integration von seriellen Schottky-Dioden in diesem Chip wird eine sehr niedrige Lastkapazität erreicht, was die HF-Eigenschaften der Referenztakteingänge wesentlich verbessert. Der letzte Baustein ist der Schnittstellenübertrager T1068 der Fa. Pulse. Dieser 8-Fach Ringkern-Übertrager in SMD Aufbautechnik ist speziell für die l,5MB/s und 2MB/s Datenrate entwickelt worden. Er beinhaltet vier Übertrager mit ü=l : 1 (CT) und vier mit ü=l : 2 (CT) . Durch die hervorragenden HF- Eigenschaften bis etwa 5MHz sind die vier hochtransformierenden Übertrager für den Einsatz in den Referenztakteingängen bestens geiegnet. Die Funktion kann bis 10MHz ausgeweitet werden, wobei eine Verschlechterung der Eingangsreflexion um bis zu 6dB in Kauf genommen werden muß.

Claims

Patentansprüche
1. Schaltungsanordnung zur Erzeugung von mindestens einem Referenztakt mit einem ersten Modul (Bl) zur Bildung einer physikalischen
Schnittstelle, wobei mindestens ein erstes und zweites Signal aus einem am Eingang des ersten Moduls (Bl) anliegenden Eingangssignals (ES) gebildet wird, einem zweiten Modul (B2) zur Überwachung des ersten Signals sowie zur Ermittlung von Anpassungsparametern für eine Abtastung des zweiten Signals.
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß das erste Modul (Bl) einen Übertrager (U) aufweist, durch den das an seiner Primärwicklung anliegende Eingangssignal (ES) auf der Sekundärseite in das erste und zweite Signal aufgeteilt wird.
3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß das zweite Modul (B2) eine erste Verarbeitungseinheit (VI) zur adaptiven Pegelüberwachung, eine zweite Verarbeitungseinheit (V2) zur adaptiven Schwellwerteinstellung für das erste Signal und eine dritte Verarbeitungseinheit (V3) zur Taktsignalanpassung des Eingangssignal aufweist.
4. Schaltungsanordnung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß mit der dritten Verarbeitungseinheit (V3) eine der Art des Eingangssignals entsprechende Taktsignalaufbereitung erfolgt.
5. Verfahren zur Erzeugung von mindestens einem Referenztakt mit den Verfahrensschritten, daß in einem ersten Modul eine physikalische Schnittstelle gebildet wird, wobei mindestens ein erstes und zweites Signal aus einem am Eingang des ersten Moduls anliegenden Eingangs¬ signals gebildet wird, daß in einem zweiten Modul (B2) das erste Signal überwacht wird sowie die Anpassungsparameter für eine optimale Abtastung des zweiten Signals ermittelt werden.
6. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß in dem ersten Modul (Bl) aus dem Eingangssignal ein erstes und zweites Signal gebildet wird.
7. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß in dem zweite Modul (B2) eine adaptiven Pegelüberwachung des Eingangssignals durchgeführt wird, daß eine adaptive Schwellwerteinstellung für das erste Signal durchgeführt wird und daß eine Taktsignalanpassung des Eingangssignal durchgeführt wird.
8. Verfahren nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß entsprechend der Art des Eingangssignals eine entsprechende Taktsignalaufbereitung erfolgt.
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