WO2001080318A1 - Semiconductor device and method of manufacturing thereof - Google Patents

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WO2001080318A1
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Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a structure in which an upper conductive layer and a lower conductive layer are connected via a plurality of contact plugs, and a method of manufacturing the same.
  • a side wall 107 g of, for example, silicon nitride is formed on the side surface of the gate electrode 107, and the silicon substrate on both sides of the gate electrode 107 is formed.
  • impurity diffusion layers 107a and 107b having an LDD structure are formed in 101.
  • the gate electrode 107, the impurity diffusion layers 107a, 107b and the like constitute an M0 SFET.
  • a side wall 106 s made of, for example, silicon nitride is also formed on the side surface of the gate electrode 106 of the memory cell section 102.
  • the MOS FET and the silicon substrate 101 having the above configuration are covered with the first interlayer insulating film 109 made of BPSG.
  • lower contact holes 109a and 109b are formed in the first interlayer insulating film 109 at positions sandwiched between the gate electrodes 106. I have.
  • 1 (a) and 1 (b) are cross-sectional views (part 1) showing an example of a conventional semiconductor device manufacturing process
  • FIG. 2 is a cross-sectional view (part 2) illustrating an example of a conventional semiconductor device manufacturing process
  • the surfaces of the silicon substrate 1 of the memory cell section 2 and the peripheral circuit section 3 are thermally oxidized to form gate oxide films 5a and 5b, respectively.

Description

明 細 書 半導体装置及びその製造方法
技術分野
本発明は、 半導体装置及びその製造方法に関し、 よ り詳しく は、 複数段のコンタク トプラグを介して上側の導電層と下側の導電層と を接続する構造を有する半導体装置及びその製造方法。 背景技術
近年、 D R A Mの微細化が進むという流れの中で、 キャパシ夕領 域も狭くなつてキャパシ夕容量が小さ くなる傾向にある。 そこで、 キャパシ夕容量を増やすために、 キャパシ夕の高さを上げることが 行われている。
しかし、 スタック トセルのように、 シリ コン基板上に三次元的に キャパシ夕を形成する場合には、 周辺回路部に形成されるゲー ト電 極、 ソースノドレイン領域に上側の配線を接続させよう とすると、 層間絶縁膜に形成されるコンタク トホールの高さが著しく上昇して しまう。
そして、 コンタク トホールが高くなるほど、 ドライエッチングに よる微細加工が困難になったり、 コンタク トホール内に形成される 導電膜のカバレッジが不良となることによってコンタク ト抵抗が上 昇してしまうおそれがある。
そこで、 最近では上と下の導電パターンのコンタク トを一回で形 成するのではなく、 上部コンタク 卜と下部コンタク トからなる二段 のコンタク トの積層構造を採用することで解決が図られている。 次に、 従来の D R A Mにおけるコンタク ト構造を、 図 1 ( a) , ( b ) 及び図 2 に基づいて説明する。
図 1 ( a) は、 メモリセル部の M O S トランジスタ覆う層間絶縁膜 の上にビッ ト線を形成した後の状態を示している。
図 1 ( a) において、 シリ コン基板 1 0 1 のメモリセル部 1 0 2 と 周辺回路部 1 0 3 のうち素子分離絶縁膜 1 0 4に囲まれた活性領域 では、 それぞれ複数のゲー ト電極 1 0 6 ， 1 0 7がゲー ト酸化膜 1 0 5 a , 1 0 5 bを介してシリ コン基板 1 0 1 の上に形成されてい る。 また、 各ゲー ト電極 1 0 6 , 1 0 7の上には、 シリ コン窒化膜 よりなる保護絶縁膜 1 0 8が形成されている。
メモリセル部 1 0 2のゲー ト電極 1 0 6の両側のシリ コン基板 1 0 1 内には不純物拡散層 1 0 6 a , 1 0 6 bが形成されている。 そ して、 不純物拡散層 1 0 6 a 、 1 0 6 b , ゲー ト電極 1 0 6等によ つて M〇 S F E Tが構成される。
また、 メモリセル部 1 0 2では、 図 3 の平面図に示すように、 素 子分離絶縁膜 1 0 4 に囲まれた 1 つの活性領域 1 1 0上に複数のゲ ー ト電極 1 0 6が形成され、 複数のゲー ト電極 1 0 6の間に不純物 拡散層 1 0 6 a , 1 0 6 bが形成される構造となっている。 なお、 ゲー ト電極 1 0 6 は、 ワー ド線の一部を構成している。
図 3は、 1 つのメモリセル部 1 0 2 におけるビッ ト線コン夕ク ト 位置と、 ス トレ一ジコンタク ト位置を示す。 なお、 図 1 ( a) は、 図 3の I 一 I 線から見た断面を示している。
一方、 周辺回路部 1 0 3 において、 ゲー ト電極 1 0 7 の側面には 例えば窒化シリ コンよりなるサイ ドウオール 1 0 7 s が形成され、 また、 ゲー ト電極 1 0 7 の両側のシリ コン基板 1 0 1 内には、 L D D構造の不純物拡散層 1 0 7 a , 1 0 7 bが形成されている。 それ らのゲー ト電極 1 0 7、 不純物拡散層 1 0 7 a , 1 0 7 b等によつ て M 0 S F E Tが構成される。 なお、 メモリセル部 1 0 2 のゲー ト電極 1 0 6側面にも、 例えば 窒化シリ コンよりなるサイ ドウオール 1 0 6 s が形成されている。 以上のような構成を有する MO S F E T及びシリ コン基板 1 0 1 は、 B P S Gからなる第 1 の層間絶縁膜 1 0 9 に覆われている。 ま た、 メモリセル部 1 0 2では、 第 1 の層間絶縁膜 1 0 9 のうちゲー ト電極 1 0 6 に挟まれた位置に下部コンタク トホール 1 0 9 a、 1 0 9 bが形成されている。
それらの下部コンタク トホール 1 0 9 a , 1 0 9 bは、 ゲー ト電 極 1 0 6相互間で自己整合的に位置決めされるセルファライ ンコン タク トとなる。
それらの下部コンタク トホール 1 0 9 a , 1 0 9 b内には、 ドー ブトシリ コンよりなる下部プラグ 1 1 0 a , 1 1 0 bが形成されて いる。
さ らに、 下部プラグ 1 1 0 a , 1 1 0 b と第 1 の層間絶縁膜 1 0 9の上には、 B P S Gよりなる第 2 の層間絶縁膜 1 1 1 が形成され ている。
メモリセル部 1 0 2の第 2 の層間絶縁膜 1 1 1 には、 ビッ ト線コ ン夕ク ト用の下部プラグ 1 1 0 a上に上部コンタク トホール 1 1 1 aが形成されている。 また、 周辺回路部 1 0 3 の第 1 及び第 2 の層 間絶縁膜 1 0 9 , 1 1 1 内には、 不純物拡散層 1 0 7 a、 1 0 7 b に達する深さの下部コンタク トホール 1 1 1 b , 1 1 1 c が形成さ れている。
メモリセル部 1 0 2 のビッ ト線用の上部コンタク 卜ホール 1 1 1 a内には、 多層構造の金属膜よりなる上部プラグ 1 1 2 aが形成さ れている。 また、 周辺回路部 1 0 3 の下部コンタク トホール 1 1 1 b , 1 1 1 c の中には、 多層構造の金属膜よりなる下部プラグ 1 1 2 b , 1 1 2 cが形成されている。 さ らに、 メモリセル部 1 0 2 において、 上部プラグ 1 1 2 a 続されるビッ ト線 1 1 3が第 2 の層間絶縁膜 1 1 1 の上に形成され ている。 ビッ ト線 1 1 3 の上面は窒化シリ コン膜 1 1 5 に覆われ、 さ らに、 その側面には窒化シリ コンよりなるサイ ドウォール 1 1 6 が形成されている。
その後、 図 1 (b) に示すように、 メモリセル部 1 0 2 においてス ト レージコンタク ト用の上部プラグを形成する工程となる。
図 1 (b ) において、 ビッ ト線 1 1 3 と第 2の層間絶縁膜 1 1 1 の 上に、 B P S G等よりなる第 3 の層間絶縁膜 1 1 7 を形成する。 そ して、 メモリセル部 1 0 2 の第 3 の層間絶縁膜 1 1 7 には、 ス ト レ 一ジコンタク ト用の下部プラグ 1 1 0 bに繋がる上部コンタク トホ ール 1 1 7 bが形成され、 上部コンタク トホール 1 1 7 bの中には ドーブトシリ コンよりなる上部プラグ 1 1 8が形成されている。 なお、 図 1 (b) の Π Ι - Ι Π 線と図 3 の I I I I線から見た断面は、 図 4に示すようになる。
その後、 図 2 に示すように、 メモリセル部 1 0 2 における第 3 の 層間絶縁膜 1 1 7上にはキャパシ夕 1 2 0が形成され、 続いてキヤ パシ夕 1 2 0 を覆う第 4の層間絶縁膜 1 2 1 が第 3の層間絶縁膜 1 1 7 の上に形成される。 また、 周辺回路部 1 0 3 における第 3及び 第 4の層間絶縁膜 1 1 7 ， 1 2 1 内には、 下部プラグ 1 1 2 b， 1 1 2 c に接続される上部プラグ 1 2 2 b、 1 2 2 cが形成される。 周辺回路部 1 0 3 において、 下部プラグ 1 1 2 b , 1 1 2 c と上 部プラグ 1 2 2 b . 1 2 2 c は、 それぞれチタン （ T i ) 、 窒化チタ ン（T i N ) 、 タングステン （W ) よ りなる三層構造の金属膜から構成 される。 チタンは、 金属膜のコンタク ト抵抗を下げるために形成さ れる。 また、 窒化チタンは、 タングステンとチタンの反応による抵 抗の増大を防止するためのバリ アメタルとして形成される。 キャパシタは、 次のような工程により形成される。
まず、 第 3 の層間絶縁膜 1 1 7 の上に窒化シリ コン膜 1 1 9 を形 成し、 窒化シリ コン膜 1 1 9 の上に B P S G膜 （不図示） を厚く形 成した後に、 メモリセル部 1 0 2 の B P S G膜と窒化シリ コン膜 1 1 9 をパターニングして、 キャパシ夕形状の開口をメモリセル部 1 0 2 の上部プラグ 1 1 8 とその周辺の上に形成する。 そして、 B P S G膜の上面と開口の内面に沿ってシリコン膜を形成した後に、 B P S G膜上のシリ コン膜を化学機械研磨 （ C M P ) 法によって除去 する。 そしてフッ酸によ り B P S G膜を除去すると、 第 3 の層間絶 縁膜 1 1 7上にはシリ ンダ状のシリ コン膜が残り、 そのシリ コン膜 はキャパシタ 1 2 0のス ト レージ電極 1 2 0 a として使用される。 なお、 B P S G膜を除去する際に窒化シリ コン膜 1 1 9はエツチン グス 卜ツバとして機能する。
ス トレージ電極 1 2 0 aの表面上には誘電体膜 1 2 0 bが形成さ れ、 さ らに誘電体膜 1 2 0 bの上にはセルプレー ト電極 1 2 0 cが 形成される。
セルプレー 卜電極 1 2 0 c 、 誘電体膜 1 2 0 b及び窒化シリ コン 膜 1 1 9 はパターニングされて周辺回路部 1 0 3から除去される。 そして、 キャパシ夕 1 2 0が形成された後に、 第 4の層間絶縁膜 1 2 1が形成される。
周辺回路部 1 0 3 において、 第 3及び第 4の層間絶縁膜 1 1 7 , 1 2 1 がパターニングされて、 下部プラグ 1 1 2 b， 1 1 2 c 上に 上部コンタク トホール 1 2 1 b， 1 2 1 cが形成される。 これに続 いて、 上部コンタク トホール 1 2 1 b . 1 2 1 c 内に、 下部プラグ 1 1 2 b , 1 1 2 c と同じ多層構造の金属膜からなる上部プラグ 1 2 2 b , 1 2 2 c を形成する。
周辺回路部 1 0 3の第 4の層間絶縁膜 1 2 1 上に形成される上部 配線 1 2 3 b、 1 2 3 c は、 上部プラグ 1 2 2 b , 1 2 2 c と下部 プラグ 1 1 2 b， 1 1 2 c を介して不純物拡散層 1 0 7 a , 1 0 7 bに接続される。
ところで、 上記したような半導体装置の周辺回路部 1 0 3 におい ては、 2段に積層した上部プラグ 1 2 2 b , 1 2 2 c と下部プラグ 1 1 2 b , 1 1 2 c を介して上部配線 1 2 3 b . 1 2 3 c と不純物 拡散層 1 0 7 a , 1 0 7 bを電気的に接続しているが、 上部コン夕 ク トホール 1 2 1 b、 1 2 1 c に位置ズレが生じていると、 図 5 に 示すように、 上部プラグ 1 2 2 b , 1 2 2 cが下部プラグ 1 1 2 b ， 1 1 2 c の上面より も下に落ちてしまうおそれがある。
このように上部コンタク トホール 1 2 1 b、 1 2 1 c が下部ブラ グ 1 1 2 b、 1 1 2 c の上面よ り も深く形成される理由は、 上部コ ン夕ク トホール 1 2 1 b , 1 2 1 c を形成する場合に、 第 3及び第 4の層間絶縁膜 1 1 7， 1 2 1 の膜厚のバラツキに対して問題なく 開口することを保証するために、 オーバーエッチングをかけるから である。
図 5の箇所 Aは、 上部コンタク 卜ホール 1 2 1 c の一部が下部プ ラグ 1 1 2 cからはみ出してゲー ト電極 1 0 7 の近傍に達した状態 を示している。 このような状態では、 下部プラグ 1 1 2 c とゲー ト 電極 1 0 7の間の耐圧が低下するおそれがある。 また、 ゲー ト電極 1 0 7がサリサイ ド構造を有してその上に保護絶縁膜 1 0 8が存在 しない場合には、 下部プラグ 1 1 2 c とゲー ト電極 1 0 7が短絡す るおそれがある。
図 5の箇所 Bは、 上部コンタク トホール 1 2 1 bの一部が下部プ ラグ 1 1 2 bからはみ出して素子分離絶縁膜 1 0 4に達している場 合を示している。 素子分離絶縁膜 1 0 4の縁が上部コンタク トホー ル 1 2 1 bの形成時にエッチングされて不純物拡散層 1 0 7 aの周 辺でシリ コン基板 1 0 1 が露出するおそれがある。 そして、 不純物 拡散層 1 0 7 a とその周辺のシリ コン基板 1 0 1 の上に上部プラグ 1 2 2 bが接続されると、 接合リークが増大する。
また、 図 5の箇所 Cは、 上部コンタク トホール 1 2 1 bの一部が 下部プラグ 1 1 2 bからはみ出した場合の下部プラグ 1 1 2 bの上 面とその周辺部を示している。 下部プラグ 1 1 2 bの側方の上部コ ン夕ク トホール 1 2 1 bは、 ァスぺク 卜比が高くなつてその中に形 成される金属膜のカバレッジが悪くなる。 この結果、 本来的に薄く 形成される窒化チタンが局所的にさ らに薄くなるおそれがあり、 そ の箇所でタングステンとチタンが反応してしまい、 コンタク 卜抵抗 を増加させるおそれがある。
これに対して、 キャパシタ 1 2 0 の下の上部コンタク トホール 1 1 7 bは、 図 2 に示すように、 周辺回路部 1 0 3のコンタク トホー ル 1 2 l b , 1 2 1 c に対して第 4の層間絶縁膜 1 2 1 と第 2の層 間絶縁膜 1 1 1 の膜厚の差分だけ浅い。 一般に、 第 4の層間絶縁膜 1 2 1 は第 2の層間絶縁膜 1 1 1 より もかなり厚く形成される。 従 つて、 キャパシ夕 1 2 0 の下の上部コンタク トホール 1 1 7 bを形 成する際の膜厚ばらつきを保証するためのオーバーエッチング量は 、 周辺回路部 1 0 3の上部コンタク トホール 1 2 1 b , 1 2 1 c を 形成する際のオーバーエッチング量に比べて少なくなるため、 上部 コンタク トホール 1 1 7 bがその位置ズレにより下部プラグ 1 1 0 b上面からずれたとしても致命的な問題とはなりずらい。 発明の開示
本発明の目的は、 プラグが埋め込まれる上側のホールを、 工程を 増やさずに、 所望の深さまで形成することができる構造の半導体装 置とその製造方法を提供することにある。 本発明によれば、 第 1 の領域では第 1絶縁膜上の配線の少なく と も側面を第 2絶縁膜で覆い、 且つ第 2 の領域では第 1絶縁膜内に形 成された一段目の導電性プラグ上面とその周辺を第 2絶縁膜によつ て覆い、 ついで、 第 2絶縁膜と異なる材料からなる第 3絶縁膜を第 2絶縁膜上に形成した後に、 第 2 の領域で第 2絶縁膜をエッチング ス トツバに使用して第 3絶縁膜の一部を選択的にエッチングするこ とにより一段目の導電性プラグ上にホールを形成し、 さ らに、 その ホールを通して第 2絶縁膜を選択的にエッチングして一段目の導電 性プラグの上面を露出させた後に、 そのホール内に二段目の導電性 プラグを形成するようにしている。
これにより、 第 3絶縁膜にホールを形成する際にオーバーエッチ ングを行っても、 その下方の第 1 の絶縁膜はエッチングされない。 従って、 二段目の導電性プラグが一段目の導電性プラグより も下に 大きく落ちることがなくなる。 しかも、 第 1 の領域において配線の 側面に形成される絶縁膜を第 2 の領域においてエッチングス ト ップ 膜として利用しているので、 半導体基板に形成された トランジスタ の特性に悪影響を与えることもなく、 また、 工程数の増加も最小限 に抑えることができる。
なお、 第 1 の領域は例えばメモリセルが形成される領域であり、 第 2 の領域は例えば周辺回路が形成される領域である。 図面の簡単な説明
図 1 ( a) , (b) は、 従来の半導体装置の製造工程の一例を示す断面 図 （その 1 ) であり ；
図 2 は、 従来の半導体装置の製造工程の一例を示す断面図 （その 2 ) であり ；
図 3は、 半導体装置のメモリセル部のコンタク 卜ホールの配置を 示す平面図であり ；
図 4は、 図 1 (b) の III- III 線と図 3の II II線からみた断面図 であり ；
図 5は、 従来の半導体装置の製造工程の問題を示す断面図であり 図 6 (a) 〜（c) は、 本発明の第 1実施形態に係る半導体装置の製 造工程を示す断面図 （その 1 ) であり ；
図 7 (a)， （b) は、 本発明の第 1実施形態に係る半導体装置の製造 工程を示す断面図 （その 2 ) であり ；
図 8 (a)， （b) は、 本発明の第 1実施形態に係る半導体装置の製造 工程を示す断面図 （その 3 ) であり ；
図 9は、 本発明の第 1実施形態に係る半導体装置の製造工程を示 す断面図 （その 4 ) であり ；
図 1 0は、 本発明の第 1実施形態に係る半導体装置の製造工程を 示す断面図 （その 5 ) であり ；
図 1 1 は、 本発明の第 1 実施形態に係る半導体装置の製造工程を 示す断面図 （その 6 ) であり ；
図 1 2 は、 本発明の第 1 実施形態に係る半導体装置の製造工程を 示す断面図 （その 7 ) であり ；
図 1 3 (a) は、 図 8 (b) に示した V— V線断面図であり ； 図 1 3 (b) は、 図 1 2 に示した VI-VI 線断面図であり ； 図 1 4は、 本発明の第 1 実施形態の半導体装置のメモリセル部の ゲー ト電極とコンタク ト部とビッ 卜線の配置関係を示す平面図であ ；
図 1 5は、 本発明の第 2実施形態に係る半導体装置の断面図であ Ό ；
図 1 6は、 図 1 5 に示した半導体装置の X— X線断面図であり ； 図 1 7 は、 本発明の第 3実施形態に係る半導体装置の断面図であ り ；
図 1 8 は、 本発明の第 4実施形態に係る半導体装置の断面図であ り ；
図 1 9 は、 本発明の第 5実施形態に係る別の半記憶装置の断面図 であり ；
図 2 0 は、 本発明の第 6実施形態に係る半導体装置の断面図であ り ； そして
図 2 1 (a) 〜（c) は、 本発明の第 7実施形態に係る半導体装置の 製造工程を示す断面図である。 発明の実施をするための最良の形態
以下に本発明の実施形態を図面に基づいて説明する。
(第 1 の実施の形態）
図 6〜図 1 2は、 本発明の第 1 の実施の形態を示す半導体装置の 製造工程を示す断面図である。
まず、 図 6 (a) に示す構造になるまでの工程を説明する。
n型のシリ コン （半導体） 基板 1 には、 少なく ともメモリセル部 2 と周辺回路部 3が存在し、 それらのシリ コン基板 1 にはシヤロー ト レンチアイソ レーショ ン （ S T I ) 構造の素子分離絶縁膜 4が形 成されている。 なお、 S T I の代わりに L O C O S、 その他の素子 分離構造を採用してもよい。
そのような素子分離絶縁膜 4 を形成した後に、 メモリセル部 2 、 周辺回路部 3 における所定の活性領域に p型不純物イオンを注入し て pゥエル l a， l bを作成する。 図 6 (a) の周辺回路部 3では、 pゥエル 1 bを形成した構造を示しているが、 その p型不純物を注 入しない n型活性領域 （不図示） も存在する。
周辺回路部 3 においては C M O Sが形成される。 即ち、 周辺回路 部 3 の pゥエル 1 bには後述するような工程に沿って nチャネル型 M 0 S F E Tが形成され、 また、 n型活性領域 （不図示） には pチ ャネル型 M O S F E T (不図示） が形成される。
続いて、 メモリセル部 2 と周辺回路部 3のシリ コン基板 1 の表面 を熱酸化することにより、 それぞれにゲー ト酸化膜 5 a , 5 bを形 成する。
さ らに、 ゲー ト酸化膜 5 a , 5 bの上に導電膜、 例えばドーブト シリ コンとシリサイ ドのニ層構造の導電膜を形成した後に、 導電膜 の上に窒化シリ コンよりなる第 1 の保護絶縁膜 8 を例えば 1 5 O n mの厚さに形成する。
その後に、 レジス トを用いるフォ ト リ ソグラフィ一法により、 第 1 の保護絶縁膜 8 と導電膜をゲー ト電極形状にパターニングする。 これにより、 メモリセル部 2では導電膜から構成されるゲー ト電極 6がワー ド線を兼ねて複数形成され、 また、 周辺回路部 3では導電 膜から構成されるゲー ト電極 7が複数形成される。 メモリセル部 2 では、 素子分離絶縁膜 4 に囲まれた 1 つの pゥエル 1 aの上に、 ゲ ー ト絶縁膜 5 aを介して複数のゲー ト電極 6が平行に配置される。 次に、 メモリセル部 2が開口したレジス トマスク （不図示） を用 いて、 シリ コン基板 1 のメモリセル部 2 に選択的に n型不純物をィ オン注入してゲー ト電極 6 の両側に n型の不純物拡散層 6 a ， 6 b を形成する。 メモリセル部 2では、 ゲー ト電極 6 ， n型不純物拡散 層 6 a ， 6 b等によ り M 0 S F E Tが構成される。 続いて、 周辺回 路部 3が開口したレジス トマスク （不図示） を用いて、 シリ コン基 板 1 の周辺回路部 3 に選択的に不純物イオンを注入してゲー ト電極 7 の両側に不純物拡散層 7 a ， 7 bの低濃度部を形成する。 レジス 卜マスクを除去した後に、 例えば熱酸化によ り 8 0 0 °Cの ドライ酸化雰囲気中で不純物拡散層 6 a , 6 b， 7 a , 7 bの表面 を酸化して酸化膜 （不図示） を数 n mの厚さに形成する。
続いて、 シランとアンモニアを用いる化学気相成長 （ C V D) 法 によって、 ゲー ト電極 6， 7 の上及び側面とシリ コン基板 1 の上に 窒化シリ コン膜を 2 0〜 1 0 O n mの厚さに形成する。 その後に、 その窒化シリ コン膜を異方性エッチングして各ゲー ト電極 6 , 7 の 側面上にサイ ドウオール 6 s， 7 s として残す。
次に、 メモリセル部 2 をフォ ト レジス ト （不図示） で覆いながら 周辺回路部 3のゲー ト電極 7 とサイ ドウオール 7 s をマスクに使用 して、 周辺回路部 3のシリ コン基板 1 に不純物をイオン注入する。 これにより、 周辺回路部 3では、 ゲー ト電極 7 の両側の不純物拡散 層 7 a , 7 bの高濃度部が形成され、 それらの不純物拡散層 7 a、 7 bは L D D構造となる。 周辺回路部 3では、 不純物拡散層 7 a、 7 b、 ゲー ト電極 7等によって M〇 S F E Tが構成される。
次に、 ゲー ト電極 6， 7 、 サイ ドウォール 6 s ， 7 s 、 不純物拡 散層 6 a , 6 b、 7 a , 7 b、 素子分離絶縁膜 4の上に、 第 1 の層 間絶縁膜 9 として、 B P S G (boro- phospho si l icate glass) 膜を C V D法により例えば 1 0 0 O n mの厚さに形成する。 その第 1 の 層間絶縁膜 9は、 加熱リ フローされ、 さ らに化学機械研磨 （ C M P ) 法により研磨されて、 その上面が平坦化される。 研磨は、 第 1 の 層間絶縁膜 9 の厚さがシリ コン基板 1 の表面から約 5 0 0 n mとな るまで行う。
こ こで、 加熱リ フローによる M O S F E T特性の劣化を避けるこ とを目的として、 第 1 の層間絶縁膜 9 としてプラズマ C V D法によ つて酸化膜 （H D P等） を形成し、 ついで、 C M P法によりその上 面を研磨して平坦化してもよい。 その後に、 メモリセル部 2では、 第 1 の層間絶縁膜 9 のうちゲー ト電極 6 に挟まれた位置に下部コンタク トホール 1 0 a 、 1 0 bが フォ ト リ ソグラフィー法により形成される。 それらの下部コンタク 卜ホ一ル 1 0 a , 1 0 bは、 ゲー ト電極 6相互間でサイ ドウオール 6 s によ り 自己整合的に位置決めされるセルファライ ンコンタク ト となる。
続いて、 下部コンタク トホール 1 0 a， 1 0 b内と第 1 の層間絶 縁膜 9の上に、 リ ンがドープされたアモルファスシリ コン膜を形成 し、 続いて、 アモルファスシリ コン膜を C M P法によって第 1 の層 間絶縁膜 9の上面から除去する。 これにより、 下部コンタク トホー ル 1 0 a , 1 0 b内に残ったアモルファスシリ コン膜は、 下部コン タク トプラグ 1 1 a ， l i b として使用される。
なお、 素子分離絶縁膜 4に囲まれた 1 つの活性領域の上に形成さ れる 3つの下部コンタク 卜プラグ 1 1 a , 1 1 bのうち、 中央の下 部コンタク トプラグ 1 1 aはビッ ト線コンタク トに使用され、 残り の下部コンタク トプラグ 1 1 bはス ト レージコンタク 卜に使用され る。
次に、 図 6 ( b) に示すような状態になるまでの工程を説明する。 まず、 下部コ ンタク トプラグ 1 1 a， 1 1 b と第 1 の層間絶縁膜 9 の上に、 B P S G、 プラズマ酸化膜等よりなる第 2 の層間絶縁膜 1 2 を 2 0 0 n mの厚さに形成する。 続いて、 メモリセル部 2 の第 2 の層間絶縁膜 1 2 をフォ ト リ ソグラフィ一法によりパターニング することにより、 ビッ ト線コンタク ト用の下部コンタク トプラグ 1 l aの上に上部コンタク トホール 1 3 aを形成する。 さ らに、 周辺 回路部 3の第 1及び第 2 の層間絶縁膜 9 ， 1 2 をフォ ト リ ソグラフ ィ一法によりパターニングして不純物拡散層 7 a ， 7 bの上に下部 コンタク トホール 1 3 b 、 1 3 c を形成する。 ここで、 メモリセル部 2の上部コンタク 卜ホール 1 3 a と周辺回 路部 3 の下部コンタク トホール 1 3 b , 1 3 c を同時に形成しても 良いが、 ビッ ト線コンタク ト用の上部コンタク トホール 1 3 aは比 較的浅いので、 その下の下部コンタク トプラグ 1 1 a との位置ズレ に対して細心の注意を払う必要がある。
次に、 図 6 (c) に示すような構造になるまでの工程を説明する。 まず、 上部コンタク トホール 1 3 a内と下部コンタク トホール 1 3 b , 1 3 c 内と第 2の層間絶縁膜 1 2上に、 C V D法により、 膜 厚 5 0 n mのチタン（Ti)膜 1 4 a、 膜厚 5 0 n mの窒化チタン（TiN ) 膜 1 4 b及び膜厚 3 0 0 n mのタングステン（W) 膜 1 4 c を順に 形成する。
そして、 Ti膜 1 4 a、 TiN 膜 1 4 b及び W膜 1 4 c を C M P法に より研磨してそれらの膜を第 2の層間絶縁膜 1 2の上面から除去す る。 これにより、 メモリセル部 2 において上部コンタク トホール 1
3 a内に残った金属膜 1 4 a〜 l 4 c をビッ ト線コンタク ト用の上 部コンタク トプラグ 1 5 a となし、 また、 周辺回路部 3内の下部コ ン夕ク トホ一ル 1 3 b、 1 3 c 内に残った金属膜 1 4 a〜 1 4 c を 下部コンタク トプラグ 1 5 b， 1 5 c とする。
こ こで、 チタン膜 1 4 aは、 その下に形成された下部コンタク ト プラグ 1 1 a、 不純物拡散層 7 a , 7 b との良好な電気的接触を得 るために設けられ、 また、 窒化チタン膜 1 4 bはタングステン膜 1
4 c とチタン膜 1 4 aの反応を抑制するためのバリア層として設け られている。
次に、 図 7 ) に示すような構造になるまでの工程を説明する。 まず、 コンタク 卜プラグ 1 5 a〜 l 5 c と第 2 の層間絶縁膜 1 2 の上に、 厚さ 5 O n mのチタン膜 1 6 a と、 厚さ 5 0 n mの窒化チ タン膜 1 6 b と、 厚さ 1 0 0 n mのタングステン膜 1 6 c をそれぞ れ C V D法により形成し、 さ らに、 タングステン膜 1 6 c 上に、 膜 厚 1 O O n mの窒化シリ コンよりなる第 2 の保護絶縁膜 1 7 を C V D法により形成する。 ここで、 チタン膜 1 6 a、 窒化チタン膜 1 6 b及びタングステン膜 1 6 c を C V D法によ り形成している力 そ の下地が平坦であるため、 スパッ夕法を用いて形成することもでき る。
続いて、 Ti膜 1 6 a、 TiN 膜 1 6 b、 W膜 1 6 c及び第 2の保護 絶縁膜 1 7 をフォ ト リ ソグラフィ一法でパターニングして、 メモリ セル部 2でビッ ト線の形状にする。 これによりチタン膜 1 6 a、 窒 化チタン膜 1 6 b及びタングステン膜 1 6 c から構成されるビッ ト 線 1 6は、 その下の上部コンタク トプラグ 1 5 a及び下部コンタク トプラグ 1 1 aを通して不純物拡散層 6 aに電気的に接続されるこ とになる。
第 2の保護絶縁膜 1 7 は、 後に形成されるス ト レージコンタク ト 用コンタク 卜プラグとビッ ト線 1 6の短絡を防止するために使用さ れる。
なお、 周辺回路部 3 において、 チタン膜 1 6 a、 窒化チタン膜 1 6 b及びタングステン膜 1 6 c をパターニングして配線として残し てもよい。
次に、 図 7 (b) に示す状態になるまでの工程を説明する。
まず、 膜厚 2 0〜 1 0 0 n mの窒化シリ コン （エッチングス トツ プ） 膜 1 8 を減圧 （ L P ) C V D法により全面に形成する。 窒化シ リ コン膜 1 8 の成長条件として、 SiH2Cl2 、 SiH4のいずれかと NH:i との混合ガスを使用し、 成長温度を 6 0 0 °C〜 8 0 0 °C、 好ましく は 7 5 0 °Cに設定し、 その成長雰囲気の圧力を 0. 1 〜 1 . OTorr とする。
その後に、 窒化シリ コン膜 1 8の上にフォ ト レジス ト 1 9 を塗布 し、 これを露光、 現像して周辺回路部 3 のみに残す。
そして、 メモリセル部 2 に存在する窒化シリ コン膜 1 8 を略垂直 方向に異方性エッチングして、 図 8 ) に示すようにビッ ト線 1 6 の側面に残し、 これをサイ ドウオール 1 8 s として残す。 そのエツ チングの際、 周辺回路部 3 の窒化シリ コン膜 1 8 は、 フォ ト レジス ト 1 9 によって覆われているので、 下部コンタク 卜プラグ 1 5 b 、 1 5 c及び第 2の層間絶縁膜 1 2 を覆った状態を保っている。
窒化シリ コン膜 1 8は、 周辺回路部 3 の全体に残してもよいが、 一般的に窒化シリ コン膜は M O S F E T等のデバイス特性を劣化さ せる原因になるので、 後の工程で形成される上部コンタク トホ一ル が落ちてく る箇所に、 位置ズレマージンを見込んだ大きさで最小の 範囲で残すようにしてもよい。 例えば、 下部コンタク トプラグ 1 5 b , 1 5 c の上とその周辺に窒化シリ コン膜 1 8 を残してもよい。 周辺回路部 3のフォ トレジス ト 1 9 は、 窒化シリ コン膜 1 8 のパ ターニングが終わった後に除去される。
次に、 図 8 (b) に示す構造を形成するまでの工程を説明する。 まず、 第 3の層間絶縁膜 2 0 として、 例えば膜厚 8 0 0 n mのシ リ コン酸化膜をプラズマ C V D法により全面に形成する。 第 3の層 間絶縁膜 2 0は、 窒化シリ コン膜 1 8 に対して選択的にエッチング 可能な材料からなる。
続いて、 第 3 の層間絶縁膜 2 0 を C M P法により研磨してその表 面を平坦にする。 第 3の層間絶縁膜 2 0 の研磨は、 ビッ ト線 1 6 を 保護する第 2の保護絶縁膜 1 7の上面から 1 5 O n m程度の厚さで 残るまで行われる。
その後に、 メモリセル部 2 において、 第 2及び第 3 の層間絶縁膜 1 2 , 2 0 をフォ ト リ ソグラフィ一法によ りパターニングすること により、 上部コンタク トホール 2 0 bをス ト レージコンタク ト用の 下部コンタク トプラグ 1 1 bの上に形成する。
この場合、 第 2及び第 3 の層間絶縁膜 1 2 , 2 0 を構成する B P S G、 シリ コン酸化膜に対して窒化シリ コン膜のエッチングレー ト が遅い条件にする。 これによ り、 上部コンタク トホール 2 0 bは、 ビッ ト線 1 6 を覆っている第 2 の保護絶縁膜 1 7 とサイ ドウオール 1 8 s には形成されず、 ビッ ト線 1 6 に接続されることはない。 従 つて、 図 1 3 (a) に示すように、 ス ト レ一ジコンタク ト用の上部コ ンタク トホール 2 0 bはセルファライ ンで形成されることになる。 なお、 図 1 3 (a) は、 図 8 (b) の V— V線の断面図である。
その後に、 リ ンがドープされたアモルファスシリ コン膜を、 第 3 の層間絶縁膜 2 0上と上部コ ンタク 卜ホール 2 0 b内に形成する。 このアモルファスシリ コン膜は、 C V D法により、 第 3の層間絶縁 膜 2 0上で 3 0 0 n mとなるような膜厚で成長される。 続いて、 第 3の層間絶縁膜 2 0上のアモルファスシリ コン膜を C M P法により 除去する。 そして、 ス ト レージコンタク ト用の上部コンタク トホー ル 2 0 b内に残ったアモルファスシリ コンをス ト レージコンタク ト 用の上部コンタク 卜プラグ 2 1 として残す。
上部コンタク 卜プラグ 2 1 は、 下部コンタク 卜プラグ 1 1 bを介 して、 MO S F E Tの一方の不純物拡散層 6 bに電気的に接続され る。
次に、 図 9 に示す構造を形成するまでの工程について説明する。 まず、 第 3の絶縁膜 2 0 と上部コンタク トプラグ 2 1 の上に、 膜 厚 5 O n mの窒化シリ コン膜 2 2 を減圧 C V D法により例えば成長 温度 7 5 0 °Cで形成する。 膜厚 5 O n mの窒化シリ コン膜 2 2 は、 後の工程で使用されるフッ酸を透過しない膜種、 膜厚の 1 つとして 形成された。
さ らに、 窒化シリ コン膜 2 2上に、 膜厚 1 0 0 O n mの B P S G 膜 2 3 を C V D法によ り形成する。
その後、 フォ ト リ ソグラフィ一法を用いるパターニングにより、 B P S G膜 2 3及び窒化シリ コン膜 2 2内にス ト レージ （蓄積） 電 極形状の開口 2 3 a， 2 3 bを形成する。
そして、 リ ンがドープされたアモルファスシリ コン膜を B P S G 膜 2 3の上面と開口 2 3 a、 2 3 bの内周面の上に沿って C V D法 により形成する。 この場合、 B P S G膜 2 3上でのアモルファスシ リ コン膜の膜厚を 5 0 n mとする。
続いて、 B P S G膜 2 3上のアモルファスシリ コン膜を C M P法 により選択的に除去して、 開口 2 3 a , 2 3 b内にのみ残ったァモ ルファスシリコン膜をス ト レージ電極 2 4 と して残す。 このス ト レ ージ電極 2 4は、 シリ ンダ形状を有し、 その下の上部コンタク トプ ラグ 2 1 に接続される。
なお、 アモルファスシリ コン膜を研磨する際に使用するスラリー が開口 2 3 a， 2 3 b内に入ることを防止するために、 ァモルファ スシリ コン膜を形成した後に、 フォ ト レジス ト Rを開口 2 3 a， 2 3 b内に埋め込んでから C M P法による研磨をおこなってもよい。 この場合、 フォ ト レジス ト Rは、 アモルファスシリ コン膜を研磨し た後に、 通常のレジス ト剥離処理によって除去される。
次に、 図 1 0 に示す構造を形成するまでの工程を説明する。
まず、 フッ酸によって B P S G膜 2 3 を選択的に除去する。 この 際、 B P S G膜 2 3 の下の窒化シリ コン膜 2 2 は、 長時間のフッ酸 処理から第 3の層間絶縁膜 2 0 を守る役目を果たす性質と膜厚を有 している。 この B P S G膜 2 3 の除去によ りス ト レ一ジ電極 2 4の 外周面が露出する。
続いて、 ス ト レージ電極 2 4表面と窒化シリ コン膜 2 2上面の上 に、 C V D法により膜厚 5 n mの窒化シリ コン膜を形成した後に、 その窒化シリ コン膜の表面を酸化し、 これをキャパシ夕誘電体膜 2 5 として用いる。
その後に、 C V D法により、 リ ンがド一プされた膜厚 5 0 n mの アモルファスシリ コン膜をキャパシタ誘電体膜 2 5上に形成する。 続いて、 リ ソグラフィー工程によ りそのアモルファスシリ コン膜を パターニングしてス ト レージ電極 2 4の上に残し、 これをセルプレ ー ト電極 2 6 として使用する。 この場合、 窒化シリ コン膜 2 2 も同 じ形状にパターニングし、 セルプレー ト電極 2 6 , 誘電体膜 2 5及 び窒化シリ コン膜 2 2 を周辺回路部 3から除去する。
D R AMセルのキャパシ夕 2 7 a， 2 7 bは、 ス ト レージ電極 2 4 とキヤパシ夕絶縁膜 2 5 とセルプレー ト電極 2 6 によつて構成さ れる。
次に、 図 1 1 に示す構造になるまでの工程を説明する。
まず、 キャパシ夕 2 7 a， 2 7 bを覆う第 4の層間絶縁膜 2 8 を 第 3 の層間絶縁膜 2 0 の上に形成する。 その第 4の層間絶縁膜 2 8 として、 プラズマ C V D法により形成された膜厚 2 0 0 0 n mのシ リ コン酸化膜を使用する。
続いて、 第 4の層間絶縁膜 2 8 の表面を C M P法により研磨して 平坦にする。 研磨は、 第 4の層間絶縁膜 2 8がシリ コン基板から 2 . 0〜 2. 5 /x m程度の厚さとなるまで行われる。
さ らに、 第 4の層間絶縁膜 2 8 の上にフォ トレジス ト 2 9 を塗布 し、 これを露光、 現像して周辺回路部 3の下部コンタク トプラグ 1 5 b , 1 5 c の上方に窓 2 9 b， 2 9 c を形成する。 その後、 窓 2 9 b , 2 9 c を通して第 4の層間絶縁膜 2 8 とその下の第 3の層間 絶縁膜 2 0 を異方性エッチングして上部コンタク トホール 2 8 b , 2 8 c を形成する。
この場合、 エッチングガスとしては、 C , F 8系を使用する。 これに より、 第 3及び第 4の層間絶縁膜 2 0， 2 8 をエツチングする際に その下の窒化シリ コン膜 1 8 のエッチング速度が遅くなる。
従って、 窒化シリ コン膜 1 8 は、 エッチングス トッパ膜として機 能するので、 上部コンタク トホール 2 8 b， 2 8 c が第 2 の層間絶 縁膜 1 2 に形成されない。
なお、 図 1 1 では、 図 5 との比較のために、 コンタク トホール 2 8 b， 2 8 c は下部コンタク トプラグ 1 5 b、 1 5 cからはみ出し た位置に形成されているが、 通常は下部コンタク トプラグ 1 5 b、 1 5 c の上面と一致する位置を目標にして形成される。
その後に、 コンタク トホール 2 8 b， 2 8 c を通して、 窒化シリ コン膜 1 8 をエッチングしてコンタク トプラグ 1 5 b， 1 5 c を露 出させる。 この場合、 第 2 の層間絶縁膜 1 2が殆どエッチングされ ない条件、 即ちエッチングガスとして CHF 3系を使用する。 これによ り、 コンタク トホール 2 8 b， 2 8 c の終端部はコンタク トプラグ 1 5 b , 1 5 c の上面近傍に存在することになる。
その後に、 フォ トレジス ト 2 9 を剥離する。 ここで、 フォ トレジ ス ト 2 9 の剥離は、 第 3及び第 4の層間絶縁膜 2 0 , 2 8 のエッチ ング後に行ってもよい。
なお、 上部コンタク トホール 2 8 b、 2 8 c力 下部コンタク ト プラグ 1 5 b、 1 5 cからはみ出しして形成された場合には、 下部 コンタク 卜プラグ 1 5 b、 1 5 c の上面の一部は窒化シリ コン膜 1 8により覆われることになる。
次に、 図 1 2 に示す構造を形成するまでの工程を説明する。
まず、 上部コンタク トホール 2 8 b , 2 8 c の中と第 4の層間絶 縁膜 2 8の上に、 膜厚 2 0 n mの Ti膜 3 0 a、 膜厚 2 0 n mの TiN 膜 3 0 b、 及び膜厚 3 0 O n mの W膜 3 0 c を C V D法によ り順に 形成する。 続いて、 第 4の層間絶縁膜 2 8の上の Ti膜 3 0 a、 TiN 膜 3 0 b及び W膜 3 0 c を C M P法により選択的に除去する。 そし て、 コンタク トホール 2 8 a , 2 8 13内に残った了1膜 3 0 &、 丁1 膜 3 0 b及び W膜 3 0 c を上部コンタク トプラグ 3 1 a， 3 l b と して使用する。
その後に、 周辺回路部 3 においては、 第 4の層間絶縁膜 2 8上に 配線 3 2 a， 3 2 bが形成され、 配線 3 2 a， 3 2 bは、 上部コン 夕ク トプラグ 3 1 a， 3 l b と下部コンタク トプラグ 1 5 b， 1 5 c を介して不純物拡散層 7 a , 7 bに接続されることになる。
なお、 図 1 2のメモリセル部 2 における V I -V I 線から見た断面を 示すと、 図 1 3 (b) のようになる。
上記した実施形態によれば、 メモリセル部 2のビッ 卜線 1 6側面 に形成される窒化シリ コンよりなるサイ ドウオール 1 8 s と周辺回 路部 3 のエッチングス ト ツパ膜 1 8 とを同時に成膜しているので、 その後に周辺回路部 3 の第 3及び第 4の層間絶縁膜 2 0， 2 8 に形 成される上部コンタク トホール 2 8 b , 2 8 cが下部コンタク トプ ラグ 1 5 b， 1 5 cからはみ出しても、 上部コンタク トホール 2 8 b , 2 8 cが下部コンタク ト部ラグ 1 5 b , 1 5 c の上面から下に 大きく落ちることが防止される。
また、 通常、 窒化シリ コン膜の形成には、 ある一定の熱処理が必 要なために、 サイ ドウオールとエッチングス トップ膜とを 2回に分 けて形成すれば M O S F E Tの特性に悪影響を与える可能性がある 力 それらを同時に形成することにより熱処理の増加も最小限に抑 えることが可能になる。
ここで、 窒化シリ コン膜 1 8の膜厚の上限は、 図 1 3 (a) に示す ようにビッ ト線 1 6の相互の間隔が必要以上に狭くならないという 要求から決ま り、 その下限は、 周辺回路部 3 の上部コ ンタク トホー ル 2 8 a , 2 8 bの形成のためのス ト ツパ膜としての要求から決定 されるべきである。 ス ト ツバ膜の膜厚は、 上方の層間絶縁膜の膜厚 にも依存する力 、 少なく とも 2 0〜 3 0 n mの膜厚が要求される。 なお、 メモリセル部 2 のビッ ト線 1 6、 ゲー ト電極 6、 コンタク ト部の平面から見た位置関係を示すと図 1 4のようになる。 図 1 4 において VII— VII線から見た断面は図 7 (a) であり、 VI II -VI Π 線 から見た断面は図 1 3 ) である。
なお、 周辺回路部 3の第 2 の層間絶縁膜 1 2の上に形成した窒化 シリ コン膜 1 8の代わりに、 第 3 の層間絶縁膜 2 0 のエッチングの 際にエッチングス トツパとなるその他の材料膜、 例えば酸窒化シリ コン膜 （SiON) 、 アルミナ （A120:, ) 膜を形成してもよい。
ところで、 図 5 で示した従来例の問題を解決する対策と して、 上 部プラグ 1 2 2 b , 1 2 2 c と下部プラグ 1 1 2 b， 1 1 2 c の間 に、 導電層よりなるエッチングス トップ膜を形成してもよい。 例え ば、 ビッ ト線 1 1 5の加工の際、 上部コンタク トホール 1 2 1 b , 1 2 1 c の位置ズレ余裕と径ばらつきを見込んだ大きさの導電層の パターンを上部プラグ 1 2 2 b， 1 2 2 c と下部プラグ 1 1 2 b， 1 1 2 c の間に配置する。 これにより、 上部プラグ 1 2 2 b， 1 2 2 cが下部プラグ 1 1 2 b , 1 1 2 cから落ちることは回避できる ようになる。 ただし、 この場合の導電層のパターンは、 位置ズレ余 裕と径ばらつきを見込んだ大きさにする必要があることから、 下部 コンタク トホール 1 1 l b , 1 1 1 c より も例えば 0. 2 i m程度 サイズが大きくなつてしまう。
異なる電位が印加される複数の下部プラグ 1 1 2 b , 1 1 2 が 隣接される場合に、 それらの下部プラグ 1 1 2 b， 1 1 2 c の上に 形成される導電層のパターン同士が短絡しないように配置する制限 がっく ので、 下部プラグ 1 1 2 b， 1 1 2 c が埋め込まれる下部コ ン夕ク トホール 1 1 1 b， 1 1 1 c の相互の間隔が大きくなりひい ていはチップサイズを大きく してしまう という欠点がある。
混載 D R A Mの周辺回路部では高集積化、 微細化が要求されるた めに、 そのような導電層のパターンを配置する余裕はあまりない。 (第 2 の実施の形態）
図 1 5は、 本発明の第 2実施形態を示す断面図である。 また、 図 1 6 は、 図 1 5の X— X断面図である。 なお、 図 1 5 ， 1 6 におい て、 図 1 2 と同じ符号は同じ要素を示している。
本実施形態では、 第 1 実施形態の図 7 ( b) で示した窒化シリ コン 膜 1 8 をパターニングせずに全面に残して、 メモリセル部 2でビッ ト線 1 6 とス トレージコンタク ト用の上部コンタク トプラグ 2 1 の 短絡防止膜として使用するとともに、 周辺回路部 3でエッチングス 卜 ッパ膜として使用するものである。
この場合、 ス ト レージコンタク ト用の上部コンタク トホール 2 0 bを形成するためのエッチングは、 第 3 の層間絶縁膜 2 0 と第 2 の 層間絶縁膜 1 2 のエッチングに窒化シリ コン膜 1 8のエッチングを 加えた 3ステップが必要になる。
ところで、 図 1 6に示すように、 ス ト レージコンタク ト用のホー ル 2 0 bを形成する際にビッ ト線 1 6間で位置ズレが生じたとして も、 窒化シリ コン膜 1 8 はそのエッチング後にビッ ト線 1 6の側面 に残るのでビッ 卜線 1 6が露出することはない。
本実施形態の場合には、 第 1実施形態に比べて、 マスクとなるフ ォ ト レジス ト 1 9の形成が 1 工程省略でき、 コス 卜面では有利であ る。
(第 3 の実施の形態）
第 1 実施形態の図 1 0では、 セルプレー ト電極 2 6 をパターニン グした後に、 その下の窒化シリ コン膜 2 2 も連続してパターニング した。 しかし、 図 1 7 に示すように、 窒化シリ コン膜 2 2 をパターニン グせずに全面に残すようにしてもよい。
この場合、 キャパシ夕の誘電体膜 2 5が窒化シリ コンから構成さ れている場合には、 誘電体膜 2 5 も残してもよい。
そのようにキャパシ夕 2 7 a， 2 7 bの下地となる窒化シリ コン 膜 2 2 をエッチングしない場合に、 周辺回路部 3で上部コンタク ト ホール 2 8 b , 2 8 c を形成する工程は、 次のようになる。
即ち、 第 4の層間絶縁膜 2 8 をエッチングする際に、 その下の窒 ィ匕シリ コン膜 2 2 を一時的にエッチングス ト ッパとなし、 その後に 、 窒化シリ コン膜 2 2 をエッチングし、 さ らに第 3の層間絶縁膜 2 0 をエッチングし、 続いて窒化シリ コン膜 1 8 をエッチングするこ とにより上部コンタク トホール 2 8 b , 2 8 cが形成される。
このような工程によれば、 表面を研磨した後の第 4の層間絶縁膜 2 8のウェハ面内やチップ内の膜厚のバラツキを、 窒化シリ コン膜 2 2で一旦キャンセルすることが可能になり、 これによ り製造マー ジンが向上する。 しかも、 セルプレー ト電極 2 6 をパターニングす る際に窒化シリ コン膜 2 2 を残しているので、 第 1実施形態に比べ てエッチング工程が増加することはない。
本実施形態では、 周辺回路部 3 において図 7 (b) に示したフォ ト レジス ト 1 9 を形成せずに窒化シリ コン膜 1 8 を周辺回路部 3から 除去してもよい。
なお、 図 1 7 において、 図 1 2 と同じ符号は同じ要素を示してい る。
(第 4の実施の形態）
図 1 8は、 本発明の第 4の実施形態の半導体装置を示す断面図で ある。 なお、 図 1 8 において、 図 1 2 と同じ符号は同じ要素を示し ている。 本実施形態では、 周辺回路部 3 において不純物拡散層 7 a ， 7 b に接続される下部コンタク トプラグ 1 5 d , 1 5 e を第 3 の層間絶 縁膜 2 0 とその下に形成し、 上部コンタク トプラグ 3 1 c , 3 1 d を第 4の層間絶縁膜 2 8及び窒化シリ コン膜 2 2 に形成した構造を 有している。
即ち、 第 1実施形態の図 6 ( b ) に示すようにメモリセル部の第 2 の層間絶縁膜 1 2 に上部コンタク トホール 1 3 a を形成すると同時 に周辺回路部 3の下側のコンタク 卜ホール 1 3 b， 1 3 c を形成す るのではなく、 ス トレージコンタク ト用の上部コンタク トプラグ 2 1 を形成する前か後に周辺回路部 3で第 1 、 第 2及び第 3 の層間絶 縁膜 9 ， 1 2 , 2 0 をパターニングしてコンタク トホール 1 3 d， 1 3 e を形成した構造を有している。
なお、 コンタク トホール 1 3 d , 1 3 e内に形成されるコンタク トプラグ 1 5 d , 1 5 e は、 第 1 実施形態と同様に、 T i膜、 T i N 膜 、 W膜の三層構造から構成する。 即ち、 T i膜、 T i N 膜、 W膜をコン タク トホール 1 3 d , 1 3 e 内と第 3 の層間絶縁膜 2 0の上に形成 した後に、 第 3 の層間絶縁膜 2 0上の金属膜を C M P法により除去 し、 これにより下側のコンタク トホール 1 3 d， 1 3 e内に残った 金属膜をコンタク トプラグ 1 5 d . 1 5 e として使用する。
本実施形態では、 周辺回路部 3 において、 図 7 (b) に示したフォ トレジス ト 1 9 を形成せずに窒化シリ コン膜 1 8 を周辺回路部 3か ら除去してもよい。
その代わりに、 キャパシ夕 2 7 a ， 2 7 bの下に形成される窒化 シリ コン膜 2 2 を周辺回路部 3から除去せずに残す。 これによれば 、 周辺回路部 3 において第 4の層間絶縁膜 2 8 をパターニングして 上側コンタク 卜ホール 2 8 d ， 2 8 e を形成する際に、 その下の窒 化シリ コン膜 2 2がエッチングス トツバ膜となって、 膜厚の厚い第 4の層間絶縁膜 2 8 のばらつきをキャ ンセルすることができる。 以上のように、 第 1 、 第 2及び第 3 の層間絶縁膜 9， 1 2， 2 0 にコンタク トホール 1 3 d , 1 3 e を形成し、 さらに、 第 3 の層間 絶縁膜 2 8 に上部コンタク 卜ホール 2 8 cl , 2 8 e を形成する場合 には、 第 1実施形態より も上部コンタク トホール 2 8 d , 2 8 eが 浅くなつているので、 加工が容易である。
(第 5の実施の形態）
第 4の実施形態では、 周辺回路部 3 において形成される下側のコ ンタク トホーリレ 1 3 d , 1 3 e は、 メモリセル部 2 のス ト レ一ジコ ンタク ト用の上部コンタク トホール 2 0 bを形成する前か後に形成 しているが、 それらを同時に形成してもよい。
この場合、 図 1 9 に示すように、 コンタク トホール 1 3 d , 1 3 e 内に順に形成される T i膜、 T i N 膜、 W膜は、 ス ト レージコンタク ト用のホール 2 0 b内にも形成される。
したがって、 コンタク トホール 1 3 d , 1 3 e とス ト レージコン タク ト用のホール 2 0 bを同時に形成する場合には、 ス ト レージコ ンタク ト用のホール 2 0 b内にはドーブトシリ コンを形成せずに、 三層構造の金属膜を形成してこれを上部コンタク トプラグ 2 1 a と して使用することになる。
この場合には、 上部コンタク トプラグ 2 1 aに接続されるス ト レ ージ電極 2 4 aは、 シリ コンから構成する必要はなくなり、 プラチ ナ、 ルテニウム、 酸化ルテニウム、 ルテニウム酸ス トロンチウムそ の他の金属から構成することが可能になる。 酸化ルテニウムをス 卜 レージ電極 2 4 a として使用する場合には、 キャパシタ誘電体膜 2 5 a として例えばチタン酸ス トロンチウムバリ ウム （ B S T) 、 チ タン酸ス トロンチウム （ S T〇） 、 酸化タンタル、 P Z T等の酸化 物誘電体膜を使用する。 また、 プレー 卜電極 2 6 a としてス ト レー ジ電極 2 4 a と同じ材料を使用してもよい。
なお、 図 1 9 において、 図 1 8 と同じ符号は同じ要素を示してい る。
(第 6の実施の形態）
本実施形態の半導体装置は、 図 2 0 に示すように、 周辺回路部 3 の不純物拡散層 7 a， 7 bに接続されるコンタク トプラグを 3段か ら構成している。
本実施形態では、 第 1実施形態の図 8 (b) において、 メモリセル 部 2 の第 2及び第 3の層間絶縁膜 1 2 ， 2 0 をパターニングしてス ト レージコンタク 卜用の上部コンタク トホール 2 0 bを形成する際 に、 同時に、 周辺回路部 3の第 2 の層間絶縁膜 2 0 をパターニング して下部コンタク トプラグ 1 5 b , 1 5 c の上方に中間のコンタク 卜ホール 2 0 c を形成する。
この場合、 第 2の層間絶縁膜 2 0のエッチングは、 その下の窒化 シリ コン膜 1 8で停止する条件となし、 これにより中間のコンタク トホール 2 0 cが下部コンタク トプラグ 1 5 b， 1 5 c カゝら大きく 落ちないようになる。 その後に、 中間のコンタク トホール 2 0 c を 通して窒化シリ コン膜 1 8 を選択的にエッチングすることにより、 中間のコンタク トホール 2 0 c をコンタク トプラグ 1 5 b， 1 5 c に接続する。
この後に、 メモリセル部 2のス ト レージコンタク ト用の上部コン タク 卜ホール 2 0 b と、 周辺回路領域 3の中間のコンタク 卜ホール 2 0 c内に、 それぞれ、 チタン、 窒化チタン、 タングステンよりな る三層構造の金属膜を形成する。 これにより、 上部コンタク トホー ル 2 0 b内には金属膜よりなる上部コンタク トプラグ 2 1 bが形成 され、 中間のコンタク 卜ホール 2 0 c 内には金属膜よ りなる中間の コンタク トプラグ 3 3 b . 3 3 cが形成される。 なお、 第 3 の層間絶縁膜 2 0上に形成された金属膜は C M P法に よって除去される。
そのように、 メモリセル部 2 のス ト レージコンタク ト用の上部コ ンタク トホール 2 0 c 内のコンタク トプラグ 2 1 bを金属から構成 する場合には、 キャパシ夕 2 7 a ， 2 7 b を第 5実施形態で示した と同様な構造としてもよい。
周辺回路部 3 に形成された中間のコンタク トプラグ 3 3 b ， 3 3 c の上には、 第 5実施形態と同様な工程によって形成された上部コ ンタク トプラグ 3 1 c . 3 1 dが接続される。
上部コンタク トプラグ 3 1 (： 、 3 1 dが埋め込まれる上部コンタ ク トホール 2 8 d ， 2 8 e は、 第 4の層間絶縁膜 2 8 の下に形成さ れた窒化シリ コン膜 2 2 をエッチングス ト ツパに用いて形成される ことは第 4実施形態と同様である。
以上のように、 周辺回路部 3 において層間絶縁膜に形成されるコ ンタク 卜プラグの段数を増やす場合には、 コンタク トプラグを埋め 込むための各ホールが浅くなるので加工が容易になる。 この場合、 中間と上部のコンタク トホール 2 0 c ， 2 8 d ， 2 8 e の形成のた めのエッチング時には、 窒化シリ コン膜 1 8 ， 2 2がエッチングス 卜ッパとなる。
また、 各コンタク トホール 2 0 c , 2 8 d , 2 8 e深さが浅くな つているので、 窒化シリ コン膜 1 8 ， 2 2 のいずれか又は両方を周 辺回路部 3から除去してもよい。
なお、 図 2 0 において、 図 1 9 と同じ符号は同じ要素を示してい る。
(第 7 の実施の形態）
第 1 実施形態では、 図 6 (b) 、 図 7 ( a ) に示したように、 第 2 の 層間絶縁膜 1 2 に上部コンタク トホール 1 3 aを形成し、 その中に 上部コンタク トプラグ 1 5 a を形成した後に、 ビッ ト線 1 6 を構成 する金属膜を第 2 の層間絶縁膜 1 2上に形成している。
しかし、 ビッ ト線 1 6 とその下のコンタク トプラグ 1 5 aを、 一 度に形成することも可能であり、 その工程を図 2 1 に基づいて以下 に説明する。 なお、 図 2 1 において、 図 6 (b) と同じ符号は同じ要 素を示している。
まず、 図 6 (b) に示された状態から、 メモリセル部 2 のビッ ト線 コンタク ト用の上部コンタク トホール 1 3 a内と周辺回路部 3のコ ン夕ク 卜ホール 1 3 b , 1 3 c 内と第 2 の層間絶縁膜 1 2 の上に、 C V D法により、 膜厚 5 O n mのチタン膜 4 1 a、 膜厚 5 O n mの 窒化チタン膜 4 1 b、 膜厚 1 5 0 n mのタングステン膜 4 1 c を順 に形成し、 続いて、 タングステン膜 4 1 c の上に膜厚 1 0 0 n mの 窒化チタンよりなる保護絶縁膜 4 2 を C VD法により形成する。 次に、 図 2 1 (b) に示すように、 通常のフォ ト リ ソグラフィ一法 によりチタン膜 4 1 a、 窒化チタン膜 4 1 b、 タングステン膜 4 1 c をパターニングすることにより、 メモリセル部 2のビッ ト線 4 3 を形成すると同時に、 周辺回路部 3 の下部コンタク トコン夕ク 卜プ ラグ 4 4 b、 4 4 c を形成する。 この場合、 ビッ ト線 4 3 は、 下部 コンタク トプラグ 1 1 aに直に接続される。
ところで、 タングステン膜 4 1 c の膜厚は、 周辺回路部 3 の下部 コンタク トプラグ 4 4 b， 4 4 c 内に保護絶縁膜 4 2が入らないよ うな十分な厚さにすることが好ましく、 また、 ビッ ト線 4 3の加工 が行い易い程度に薄いことが好ましい。
本実施形態の場合、 第 2の層間絶縁膜 1 2 の上の金属膜を C M P 法により除去してコンタク トホール 1 3 b , 1 3 c 内に残すといつ た方法ではなく 、 ビッ ト線 4 3の加工時のエッチングと同時に行わ れるために、 大幅に工程数が減ることになる。 また、 コ ンタク トプ ラグ 4 4 b， 4 4 c を構成する金属膜とビッ ト線 4 3 を構成する金 属膜を同一成膜工程で行っているために、 チタン、 窒化チタン、 夕 ングステンの成膜がそれぞれ 1 回省略できる。 こ こで、 窒化シリコ ンよりなる保護絶縁膜 4 2 は、 第 1実施形態の保護絶縁膜 1 7 と同 様に、 ス ト レージコンタク 卜用の上部コンタク トプラグ 2 1 とビッ ト線 4 3 との短絡を防止するために使用される。
次に、 図 2 1 (c) に示すように、 ビッ ト線 4 3、 プラグ 4 4 b , 4 4 c及び第 2の層間絶縁膜 1 2 の上に、 膜厚 5 0 n mの窒化シリ コン膜 1 8 を減圧 C V D法により形成し、 続いて、 周辺回路部 3 を 覆うフォ トレジス ト 1 9 を形成する。 その後の工程は、 第 1実施形 態と同様である。

Claims

請 求 の 範 囲
1 . 半導体基板の第 1 の領域内に形成された第 1 の不純物拡散層 と、
前記半導体基板の第 2 の領域内に形成された第 2 の不純物拡散層 と、
前記半導体基板上に形成された第 1 の絶縁膜と、
前記第 1 の領域において、 前記第 1 の絶縁膜内であって前記第 1 の不純物拡散層の上に形成された第 1 のホールと、
前記第 1 のホール内に形成された第 1 の導電性プラグと、 前記第 1 の領域における前記第 1 の絶縁膜の上に形成された配線 と、
前記第 1及び第 2 の領域において、 前記配線及び前記第 1 の絶縁 膜上に形成された第 2 の絶縁膜と、
前記第 1 の領域において前記第 2 の絶縁膜内であって前記配線か ら離れて形成され、 かつ前記第 1 のホールに接続される第 2 のホー ルと、
前記第 1 の領域において、 前記第 2 の絶縁膜の上に形成されて第 2のホールを介して前記第 1 の導電性プラグに電気的に接続される 電極と、
前記第 2の領域の前記第 1 の絶縁膜内で前記第 2 の不純物拡散層 の上に形成された第 3のホールと、
前記第 2の領域の第 2 の絶縁膜内で前記第 3のホールの上に形成 された第 4のホールと、
前記第 3のホール内に形成された第 2 の導電性プラグと、 前記第 4のホール内に形成された第 3 の導電性プラグと、 前記第 2の絶縁膜とは異なる材料から構成され、 前記配線の側面 に形成され、 かつ、 前記第 2の導電性プラグと前記第 3 の導電性プ ラグの接続部の周囲に形成された第 3 の絶縁膜と
を有することを特徴とする半導体装置。
2 . 前記第 3の絶縁膜は前記第 2の導電性プラグの上面の一部に 接するか該上面より も上の位置に存在することを特徴とする請求項 1 に記載の半導体装置。
3 . 前記第 3の絶縁膜は、 前記第 1 の絶縁膜と前記第 2 の絶縁膜 の間にあって、 前記第 1 の領域と第 2 の領域に延在することを特徴 とする請求項 1 に記載の半導体装置。
4 . 前記第 1 の領域の前記半導体基板に形成された第 3 の不純物 拡散層と、
前記第 1 の絶縁膜内で前記第 3の不純物拡散層の上に形成された 第 5 のホールと、
前記第 5 のホール内に形成され且つ前記配線に電気的に接続され る第 4の導電性プラグと
をさ らに有することを特徴とする請求項 1 に記載の半導体装置。
5 . 前記第 2の絶縁膜と前記電極の上に形成された第 4の絶縁膜 と、
前記第 2 の領域において前記第 4の絶縁膜内に形成されて前記第 4のホールに繫がる第 6 のホールと
をさ らに有することを特徴とする請求項 1 に記載の半導体装置。
6 . 前記第 4のホールは前記第 6 のホールの延長であり、 前記第 3 の導電性プラグは、 前記第 4のホールと前記第 6 のホール内に形 成されていることを特徴とする請求項 5 に記載の半導体装置。
7 . 前記第 1 の領域における前記電極と前記第 2 の絶縁膜の間に 形成され、 且つ前記第 2 の領域における第 2 の絶縁膜の上に形成さ れた第 5 の絶縁膜と、
前記第 5の絶縁膜とは異なる材料から構成され、 且つ前記第 5 の 絶縁膜の上に形成された第 4の絶縁膜と、
前記第 4の絶縁膜と前記第 5 の絶縁膜に形成されて前記第 4のホ ールに繋がる第 7 のホールと
をさ らに有することを特徴とする請求項 1 に記載の半導体装置。
8 . 前記第 4のホールは、 前記第 7 のホールの延長上にあり、 前 記第 3の導電性プラグは前記第 7 のホール内にも形成されているこ とを特徴とする請求項 7 に記載の半導体装置。
9 . 前記第 1 の領域は、 メモリセルが形成される領域であり、 前 記第 2の領域は、 周辺回路が形成される領域であることを特徴とす る請求項 1 に記載の半導体装置。
1 0 . 半導体基板の第 1 の領域内に形成された第 1 の不純物拡散 層と第 2の不純物拡散層と、
前記半導体基板の第 2の領域内に形成された第 3の不純物拡散層 と、
前記第 1 、 第 2及び第 3 の不純物拡散層を覆う第 1 の絶縁膜と、 前記第 1 の領域において、 前記第 1 の絶縁膜に形成された第 1 の ホールと、
前記第 1 のホール内に形成された第 1 の導電性プラグと、 前記第 1 の導電性プラグ及び前記第 1 の絶縁膜の上に形成された 第 2の絶縁膜と、
前記第 1 の領域において、 前記第 2の絶縁膜に形成され、 前記第 1 の導電性プラグを露出する第 2 のホールと、
前記第 2の領域において、 前記第 1及び第 2の絶縁膜に形成され て前記第 3の不純物拡散層に達する深さの第 3 のホールと、
前記第 3のホール内に形成された第 2 の導電性プラグと、 前記第 2の絶縁膜上に形成され、 前記第 2 のホールを通して前記 第 1 の導電性プラグに電気的に接続される配線と、 前記第 2 の導電性プラグ、 前記配線側面及び前記第 2 の絶縁膜の 上に形成された第 3 の絶縁膜と、
前記第 3 の絶縁膜の上に形成されて、 前記第 3 の絶縁膜とは異な る材料からなる第 4の絶縁膜と、
前記第 2 の領域において、 前記第 3及び前記第 4の絶縁膜に形成 されて、 前記第 2 の導電性プラグに少なく とも一部が重なる第 4の ホールと
を有することを特徴とする半導体装置。
1 1 . 半導体基板の第 1 の領域に第 1 の不純物拡散層と第 2 の不 純物拡散層を形成する工程と、
前記半導体基板の第 2 の領域に第 3の不純物拡散層を形成するェ 程と、
前記第 1 、 第 2及び第 3 の不純物拡散層を覆う第 1 の絶縁膜を前 記半導体基板の上に形成する工程と、
前記第 1 の領域において、 前記第 1 の絶縁膜をパターニングして 前記第 1 の不純物拡散層と前記第 2の不純物拡散層の上に第 1 のホ 一ルと第 2のホールをそれぞれ形成する工程と、
前記第 1及び第 2のホール内にそれぞれ第 1 の導電性プラグと第 2の導電性プラグを形成する工程と、
前記第 1 の導電性プラグに電気的に接続される配線を前記第 1 の 絶縁膜の上に形成する工程と、
前記第 2の領域において、 前記第 1 の絶縁膜をパターニングして 前記第 3の不純物拡散層に達する深さの第 3 のホールを形成するェ 程と、
前記第 3のホール内に第 3 の導電性プラグを形成する工程と、 前記第 3の導電性プラグ、 前記配線及び前記第 1 の絶縁膜の上に 第 2 の絶縁膜を形成する工程と、 前記第 2 の絶縁膜の上に、 前記第 2 の絶縁膜とは異なる材料から なる第 3 の絶縁膜を形成する工程と、
前記第 2 の領域において、 前記第 2の絶縁膜をエッチングス ト ツ プ層として使用し、 前記第 3 の絶縁膜をパターニングして前記第 3 の導電性プラグに少なく とも一部が重なる第 4のホールを形成する 工程と、
前記第 4のホールを通して前記第 2の絶縁膜を選択的にエツチン グして前記第 3 の導電性プラグの上面を露出させる工程と、
前記第 3の導電性プラグの上面に接続される第 4の導電性プラグ を前記第 4のホール内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
1 2 . 前記配線と前記第 1 の絶縁膜の間において、 前記第 1 の導 電性プラグ、 前記第 2の導電性プラグ及び前記第 1 の絶縁膜を覆う 第 4の絶縁膜を形成する工程と、
前記第 1 の領域において、 前記第 4の絶縁膜をパターニングして 前記第 1 の導電性プラグと前記配線の間に第 5 のホールを形成する 工程と、
前記第 4の絶縁膜内に前記第 3のホールの上部を形成する工程と をさ らに有することを特徴とする請求項 1 1 に記載の半導体装置の 製造方法。
1 3 . 前記第 5のホール内に第 5のプラグを形成する工程をさ ら に有することを特徴とする請求項 1 2 に記載の半導体装置の製造方 法。
1 4 . 前記第 2 の領域において前記第 2 の絶縁膜の少なく とも一 部をマスクで覆いつつ、 前記第 1 の領域において前記第 2 の絶縁膜 をエッチングすることにより、 前記第 1 の領域において前記第 2 の 絶縁膜を前記配線の側面に残す工程をさ らに有することを特徴とす る請求項 1 1 に記載の半導体装置の製造方法。
1 5 . 前記配線の上には、 前記第 2 の絶縁膜と同じ材料からなる 保護絶縁膜が形成されていることを特徴とする請求項 1 1 、 請求項 1 4のいずれかに記載の半導体装置の製造方法。
1 6 . 前記第 1 の領域において、 少なく とも前記第 2及び第 3 の 絶縁膜をパターニングして前記第 2 の導電性プラグの上面を露出さ せる第 6のホールを形成する工程と、
前記第 6のホール内に第 6 の導電性プラグを形成する工程と、 前記第 6の導電性プラグに接続される電極を前記第 3の絶縁膜上 に形成する工程と、
前記電極及び前記第 3の絶縁膜の上に第 5 の絶縁膜を形成するェ 程と、
前記第 2の領域において、 前記第 4のホールに繋がる第 7 のホー ルを前記第 5 の絶縁膜内に形成する工程と
を有することを特徴とする請求項 1 1 、 請求項 1 2 のいずれかに記 載の半導体装置の製造方法。
1 7 . 前記第 7 のホールと前記第 4のホールは連続して形成され ることを特徴とする請求項 1 6 に記載の半導体装置の製造方法。
1 8 . 前記第 7 のホールを形成した後に、 前記第 7 のホール及び 前記第 4のホール内に同時に前記第 4の導電性プラグを形成するこ とを特徴とする請求項 1 7 に記載の半導体装置の製造方法。
1 9 . 前記電極はキャパシ夕の下部電極として形成され、 前記下部電極を形成した後に、 前記電極上に誘電体膜を形成し、 前記誘電体膜上に上部電極を形成する工程を有することを特徴とす る請求項 1 6 に記載の半導体装置の製造方法。
2 0 . 前記第 3 の絶縁膜の上に、 前記第 5 の絶縁膜のエッチング 'ス ト ツバ膜となる第 6の絶縁膜を形成する工程を有することを特徴 とする請求項 1 6 に記載の半導体装置の製造方法。
2 1 . 前記第 6の絶縁膜は、 前記第 5の絶縁膜に前記第 7 のホー ルを形成した後に、 前記第 7のホールを通してエッチングされるこ とを特徴とする請求項 2 0 に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039189A (ja) * 2003-06-30 2005-02-10 Nec Electronics Corp 半導体装置とその製造方法
JP2005093714A (ja) * 2003-09-17 2005-04-07 Nec Electronics Corp 半導体装置およびその製造方法
JP2009038388A (ja) * 2000-10-30 2009-02-19 Samsung Electronics Co Ltd 局部エッチング阻止物質層を有するビットラインスタッド上のビットラインランディングパッドと非境界コンタクトとを有する半導体素子及びその製造方法
JP2011077539A (ja) * 2003-06-30 2011-04-14 Renesas Electronics Corp 半導体装置とその製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363556B1 (ko) * 2000-04-24 2002-12-05 삼성전자 주식회사 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법
FR2832854B1 (fr) * 2001-11-28 2004-03-12 St Microelectronics Sa Fabrication de memoire dram et de transistor mos
US7279431B2 (en) * 2003-06-18 2007-10-09 Semitool, Inc. Vapor phase etching MEMS devices
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
KR100549014B1 (ko) * 2004-07-21 2006-02-02 삼성전자주식회사 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들
US7605033B2 (en) * 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
JP4959979B2 (ja) * 2005-12-21 2012-06-27 エルピーダメモリ株式会社 半導体記憶装置の製造方法
US7687343B2 (en) * 2006-12-04 2010-03-30 Qimonda Ag Storage capacitor, a memory device and a method of manufacturing the same
JP4901898B2 (ja) * 2009-03-30 2012-03-21 株式会社東芝 半導体装置の製造方法
JP5863381B2 (ja) * 2011-10-17 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN103811406B (zh) * 2012-11-05 2016-12-21 上海华虹宏力半导体制造有限公司 改善sonos器件自对准接触孔漏电的方法
JP2015060918A (ja) * 2013-09-18 2015-03-30 株式会社東芝 半導体装置
US9679812B2 (en) 2014-07-24 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned contact
US9780025B2 (en) * 2014-12-30 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof
US10032713B2 (en) * 2016-01-27 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR20210071551A (ko) * 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
TWI745054B (zh) * 2020-08-27 2021-11-01 華邦電子股份有限公司 半導體元件及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10200067A (ja) * 1996-12-29 1998-07-31 Sony Corp 半導体装置の製造方法
JPH1187650A (ja) * 1997-09-08 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
JPH11204753A (ja) * 1997-12-18 1999-07-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JPH11251559A (ja) * 1994-07-29 1999-09-17 Nec Corp 半導体装置及びその製造方法
JP2000058797A (ja) * 1998-08-10 2000-02-25 Samsung Electronics Co Ltd 半導体メモリ装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08321591A (ja) 1995-05-26 1996-12-03 Sony Corp 半導体装置及びその製造方法
JPH09260605A (ja) 1996-03-26 1997-10-03 Oki Electric Ind Co Ltd トランジスタの製造方法とそのトランジスタ
JPH11186522A (ja) 1997-12-22 1999-07-09 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100343291B1 (ko) * 1999-11-05 2002-07-15 윤종용 반도체 장치의 커패시터 형성 방법
JP2001196560A (ja) * 2000-01-14 2001-07-19 Seiko Epson Corp 半導体装置及びその製造方法
JP3957945B2 (ja) * 2000-03-31 2007-08-15 富士通株式会社 半導体装置及びその製造方法
US6709945B2 (en) * 2001-01-16 2004-03-23 Micron Technology, Inc. Reduced aspect ratio digit line contact process flow used during the formation of a semiconductor device
JP2003007854A (ja) * 2001-06-22 2003-01-10 Nec Corp 半導体記憶装置及びその製造方法
US6794238B2 (en) * 2001-11-07 2004-09-21 Micron Technology, Inc. Process for forming metallized contacts to periphery transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251559A (ja) * 1994-07-29 1999-09-17 Nec Corp 半導体装置及びその製造方法
JPH10200067A (ja) * 1996-12-29 1998-07-31 Sony Corp 半導体装置の製造方法
JPH1187650A (ja) * 1997-09-08 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
JPH11204753A (ja) * 1997-12-18 1999-07-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2000058797A (ja) * 1998-08-10 2000-02-25 Samsung Electronics Co Ltd 半導体メモリ装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038388A (ja) * 2000-10-30 2009-02-19 Samsung Electronics Co Ltd 局部エッチング阻止物質層を有するビットラインスタッド上のビットラインランディングパッドと非境界コンタクトとを有する半導体素子及びその製造方法
JP2005039189A (ja) * 2003-06-30 2005-02-10 Nec Electronics Corp 半導体装置とその製造方法
JP4658486B2 (ja) * 2003-06-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
JP2011077539A (ja) * 2003-06-30 2011-04-14 Renesas Electronics Corp 半導体装置とその製造方法
JP2005093714A (ja) * 2003-09-17 2005-04-07 Nec Electronics Corp 半導体装置およびその製造方法

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