WO2002039502A1 - Dispositif de stockage de semi-conducteur non volatil et procede de production correspondant - Google Patents

Dispositif de stockage de semi-conducteur non volatil et procede de production correspondant Download PDF

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WO2002039502A1
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layer
film
nonvolatile semiconductor
memory device
control electrode
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Hiroyuki Moriya
Toshio Kobayashi
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Sony Corporation
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Definitions

  • the present invention has two storage units each including a charge storage film in which a plurality of dielectric films are stacked at both ends of a channel formation region, and can independently store two-bit information in the storage units.
  • the present invention relates to a nonvolatile semiconductor memory device and a method for manufacturing the same. Background art
  • MONOS Metal Oxide-Nitride-Oxide-Semiconductor
  • a charge storage film is provided separately on the source side and the drain side, a control electrode is provided on the charge storage film, and a central portion of the channel between the control electrodes is provided.
  • a gate electrode is provided with a single-layer dielectric film having no charge holding ability interposed therebetween. The gate electrode is connected to the lead line, and the control electrode is wired in a direction orthogonal to the word line, and is controlled independently of the word gate electrode.
  • twin MONOS cells are arranged at regular intervals in the row direction. It has an inverted gate electrode and a side wall-shaped conductive layer on both side walls in the row direction.
  • An ONO (Oxide-Nitride-Oxide) film that is, a charge storage film having a charge holding ability, is provided immediately below the sidewall type conductive layer.
  • a single-layer dielectric film is formed immediately below the word gate electrode, and therefore, this portion has no charge holding ability.
  • N-type impurities are introduced into the substrate portion exposed between the adjacent sidewall-type conductive layers to form an N + impurity region serving as a source or drain.
  • this twin MONOS cell has the following manufacturing and structural problems.
  • the word gate electrode in this twin MONOS cell must first be patterned into a long parallel line in the column direction. At this time, usually, after a gate electrode material is deposited, a resist pattern is formed thereon, and using this resist as a mask, a highly anisotropic etching method such as RIE (Reactive Ion Etching) is used. To process.
  • the cross-sectional shape of the resist pattern usually has a forward tapered side surface, and the resist at the time of etching retreats at least a little. Therefore, the side surface of the gate electrode after processing also has a forward taper. Even if a material that does not recede during etching without using a resist is used, a slight forward taper can easily be formed on the side surface of the processed gate electrode due to the influence of the side wall deposits at the time of etching.
  • This word gate electrode is then used, for example, when patterning word lines. At the same time, it is necessary to separate the cells. However, at this time, since the control electrode is already formed with the insulating film interposed on the side wall of the word gate electrode, the gate electrode is selectively etched while digging a hole having a trapezoidal cross-sectional shape. Must be removed. Therefore, at the time of this etching, the lower side of the side surface of the inverted tapered control electrode is less likely to be etched, and a conductive residue is likely to be generated along the control electrode in this portion. If conductive residue is generated, short-circuit failure between word lines occurs.
  • the side wall type conductive layer is formed in an annular shape around the periphery of the linear conductive layer serving as a word gate electrode. If the side wall type conductive layer is used as the control electrode as it is, the control electrode on the source side and the control electrode on the drain side are in an electrically short-circuited state. Therefore, in order to apply different voltages to the control electrode on the source side and the control electrode on the drain side, both control electrodes must be separated. Since this separation cannot be performed at the same time in other steps, for example, when processing word lines, for example, an etching mask that is opened only at both ends of a linear conductive layer serving as a word gate electrode is formed, and the etching mask is formed through this opening. It is necessary to perform a step of removing the green layer covering the side wall type conductive layer and then cutting the conductive layer by etching.
  • the ONO film is formed directly under the sidewall-type conductive layer, so the ONO film in contact with the channel formation region extends in the column direction along the sidewall-type conductive layer. .
  • charge is injected into the 0 NO film area (hereinafter referred to as the storage section) that intersects the channel, and writing is performed.
  • the stored charge is extracted to the substrate side and the opposite conductivity type charge is applied to this storage section.
  • the erase is performed by injecting the. As this rewriting operation is repeated many times, charges tend to constantly accumulate in the adjacent area of the storage unit. Then, this charge makes it easier to form a leak path outside the channel.
  • the adjacent area When erasing the stored charge by extracting electrons from the entire surface of the channel with electrons, the adjacent area is under the control of the control electrode as well as the storage section, and the electrons accumulated in the adjacent area are also extracted at the same time. Does not. However, when a charge of opposite polarity is injected into the storage unit to erase the accumulated charge, the charge having a polarity in the direction of turning on the channel, for example, a hole in the case of an N-type channel, is stored in the storage unit. Leakage paths are likely to occur if they accumulate in the area adjacent to the area.
  • a first object of the present invention is to structurally enable a gate electrode to be integrally formed with a line (second control electrode), thereby eliminating the need for a step of connecting the gate electrode and the line. It is in.
  • a second object of the present invention is to prevent generation of a conductive residue that may short-circuit between lead wires, and to obviate a structural step for cutting between two control electrodes in the same cell. It is in.
  • a third object of the present invention is to provide a structure in which an unnecessary charge is prevented from accumulating between storage units in a region adjacent to the storage unit in the direction along the control electrode, and no leak current is generated.
  • FIG. 1A is a plan view of a memory cell according to the embodiment.
  • FIG. 1B is a cross-sectional view taken along line AA of FIG. 1A.
  • FIG. 2A is a cross-sectional view of the memory cell according to the embodiment, taken along line BB of FIG. 1A.
  • FIG. 2B is a sectional view taken along the line CC of FIG. 1A.
  • FIG. 3 is a plan view of a memory cell array including a pad for leading an electrode of a control gate in the nonvolatile memory according to the embodiment.
  • FIG. 4 is an enlarged sectional view showing a main part of the memory cell of FIG. 1A according to the embodiment.
  • FIG. 5 is a cross-sectional view after the formation of the sacrificial layer in the manufacture of the memory cell according to the embodiment.
  • FIG. 6 shows that a visitor line is formed on a sacrificial layer and the like in manufacturing the memory cell according to the embodiment. It is sectional drawing after opening a turn.
  • FIG. 7 is a cross-sectional view after a bit line is formed in the manufacture of the memory cell according to the embodiment.
  • FIG. 8 is a cross-sectional view after a surface of the visit line is thermally oxidized in the manufacture of the memory cell according to the embodiment. is there.
  • FIG. 9 is a cross-sectional view after the formation of the charge storage film in the manufacture of the memory cell according to the embodiment.
  • FIG. 10 is a cross-sectional view after the control gate is formed in the manufacture of the memory cell according to the embodiment.
  • FIG. 1 is a cross-sectional view after removing a part of the charge storage film using the control gate as a mask in the manufacture of the memory cell according to the embodiment.
  • FIG. 128 is a schematic sectional view showing the structure of the memory cell according to the comparative example of the embodiment.
  • FIG. 12B is a plan view of a memory cell array centered on two memory cells according to a comparative example of the embodiment.
  • FIG. 13 is a plan view of a memory cell array and a control pad according to a comparative example of the embodiment.
  • FIG. 14 is a cross-sectional view taken along line AA of FIG. 1A, showing a modified example of the control gate shape of the embodiment.
  • FIG. 15 is a cross-sectional view after a resist pattern is formed in a first method of forming a control gate according to a modification.
  • FIG. 16 is a cross-sectional view of a control gate after etching of the control gate according to a second method of forming the modification.
  • FIG. 17 is a cross-sectional view of a charge storage film after etching, in a second method of forming a control gate according to a modification.
  • FIG. 18 is a cross-sectional view of a second method of forming a control gate according to a modified example after a resist is embedded.
  • FIG. 19 is a cross-sectional view of a second method of forming a control gate according to a modification example after removing a part of the oxidation prevention film.
  • FIG. 20 is a cross-sectional view of a second method of forming a control gate according to a modified example after a dielectric film is formed.
  • FIG. 2A is a cross-sectional view of a second method of forming a control gate according to a modification example, after removing the remaining oxidation preventing film.
  • FIG. 22 is a cross-sectional view of a second method of forming a control gate according to a modified example after the control gate is etched.
  • a nonvolatile semiconductor memory device includes a memory cell, and the memory cell includes a channel forming region made of a semiconductor.
  • a charge storage film made of a plurality of stacked dielectric films and having a charge holding capability; two storage units each including a region of the charge storage film overlapping on both ends of the channel formation region; A single dielectric film in contact with the channel forming region, and two second dielectric films formed one on each of the storage units such that main regions of the surfaces facing each other have a forward tapered shape.
  • the memory cell is formed on the two impurity regions, which are made of a semiconductor of the opposite conductivity type to the channel formation region and are separated from each other with the channel formation region therebetween, and on the two impurity regions, respectively. It further comprises two auxiliary layers proximate to each side of the electrode facing the outside of the memory cell.
  • the auxiliary layer is in proximity to the first control electrode in a state in which a dielectric film is interposed. And a conductive layer or a layer of polycrystalline silicon or amorphous silicon into which an impurity of the same conductivity type as the impurity region is introduced.
  • the auxiliary layer is formed of a dielectric layer adjacent to the first control electrode.
  • two first control electrodes sandwiching the auxiliary layer shared between two memory cells adjacent in the row direction from both sides in the width direction have a shape of a side wall. It may be a shape or a shape connected to each other above the auxiliary layer.
  • the second control electrode having the latter shape is made of a conductive layer that covers the two side surfaces and the top surface of the trapping layer, and has lower wiring resistance than the side wall type o
  • a nonvolatile semiconductor memory device has a plurality of memory cells, and each memory cell has a channel formation region made of a first conductivity type semiconductor.
  • a first and a second impurity region made of a second conductivity type semiconductor and separated from each other with the channel forming region interposed therebetween; and a plurality of the first and second impurity regions arranged long in a direction orthogonal to the direction of the separation between the first and second impurity regions.
  • a plurality of dielectric films formed in a layer immediately below the control electrode, and charge storage for storing information in a portion overlapping the channel formation region.
  • a memory cell adjacent to the first and second impurity regions in a direction orthogonal to the direction in which the first and second impurity regions are separated from each other is electrically separated by a dielectric isolation layer, and is isolated by the dielectric isolation layer.
  • the above adjacent memo The first impurity region and between said second impurity region between the cells are connected by respective conductive layers.
  • a method for manufacturing a nonvolatile semiconductor memory device comprises: a channel forming region made of a first conductivity type semiconductor; Two impurity regions made of the second conductivity type semiconductor are separated from each other across the region, and a charge storage film made of a plurality of dielectric films is interposed on both ends of the channel formation region near the two impurity regions. Two single control electrodes formed in a state, and a single-layer dielectric film interposed on the channel formation region between the first control electrodes.
  • a non-volatile semiconductor memory device comprising: a second control electrode that is long in the direction in which the impurity regions are separated from each other in a state where the impurity regions are separated from each other; and wherein the manufacturing method includes the following steps: Forming an auxiliary layer having a line shape long in a direction perpendicular to the direction in which the impurity region is separated, on the impurity region or on the semiconductor region where the impurity region is formed; and forming a surface of the auxiliary layer and a surface of the channel forming region. Forming the charge control film along the auxiliary layer with the charge storage film interposed therebetween, and performing charge storage by etching using the second control electrode as a mask. Removing a part of the deposited film, forming a single-layer dielectric film on the surface of the channel formation region exposed by removing the charge storage film and the surface of the first control electrode; With electrical membrane Forming the second control electrode on the auxiliary layer.
  • a parallel line-shaped dielectric isolation layer long in one direction is formed on a semiconductor of a first conductivity type.
  • the method further includes forming each of the impurity regions of the second conductivity type in a semiconductor portion overlapping with the layer arrangement region.
  • the opposing surfaces of the two first control electrodes constituting one memory cell Since the main region has a forward tapered shape, when processing the second control electrode, there is no residue of the conductive material that short-circuits between the second control electrodes. Further, the formation of the lead wire is completed only by processing the second control electrode.
  • the region of the charge storage film adjacent to the charge storage film portion serving as the storage portion on both sides in the longitudinal direction of the first control electrode is a channel forming region. It rides on the intervening dielectric isolation layer. Even if charges are accumulated in this adjacent region only by making the thickness of the dielectric isolation layer, for example, about several tens of nm, the influence of the charge on the semiconductor immediately below the dielectric isolation layer is much weaker than before. Can be
  • FIG. 1A is a plan view of a memory cell
  • FIG. 1B is a cross-sectional view taken along line AA of FIG. 1A
  • FIG. 2A is a sectional view taken along line BB of FIG. 1A
  • FIG. 2B is a sectional view taken along line C-C of FIG. 1A.
  • the symbol SUB indicates various P-type semiconductor layers such as a P-type semiconductor substrate, a P-type well or an SOI (Silicon On Insulator) layer. For convenience, hereafter, it is called substrate SUB.
  • the dielectric isolation layer ISO is formed by any one of a LOCOS (Local Qxidation of Silicon) method, a SI (Shallow Trench Isolation) method, and a field isolation (Field Isolation) method.
  • a field isolation method is adopted, and a dielectric film (dielectric isolation layer ISO) having a thickness of about several tens nm is formed on the substrate SUB.
  • a linear region long in the row direction between the dielectric isolation layers IS0 is formed at predetermined intervals in the semiconductor active region, which is the semiconductor active region of the memory cell, at a predetermined distance from the source node into which the N-type impurity is introduced.
  • Rain area S / D is formed.
  • the semiconductor active region between the source and drain regions SZD is the channel formation region CH of the transistor.
  • the visitor lines BL 1 and BL 2 made of polycrystalline silicon with a high concentration of N-type impurities are formed in a parallel-line pattern that is long in the vertical direction (column direction) in the figure perpendicular to the row direction. I have.
  • the bit lines BL 1 and BL 2 traverse the dielectric isolation layer ISO and contact the source / drain regions S / D of the memory cells in the column direction, and the common source voltage or drain voltage for these memory cells Supply.
  • Bit line BL 1 , BL2 constituting polycrystalline silicon has a thickness of, for example, about 100 nm to 500 nm.
  • the surface of this polycrystalline silicon is covered with a dielectric film DF1.
  • a charge storage film CSF composed of a plurality of dielectric films is formed in contact with the dielectric film DF1 on the side surfaces of the pit lines BL1 and BL2 and the end of the channel formation region.
  • the charge storage film CSF has an L-shaped cross section, and a first control electrode (hereinafter, referred to as a control gate) CG ⁇ , CG2 is formed on the bottom of the charge storage film CSF.
  • the control gates CG1 and CG2 are arranged along the bit lines BL1 and BL2 in the column direction along with the charge storage film CSF.
  • the control gates CG 1 and CG 2 will be described in detail later.
  • bit lines BL 1 and BL 2 function as “auxiliary layers” for control gates CG 1 and CG 2.
  • the charge storage film portion sandwiched between the control electrodes CG I and CG 2 and the channel formation region CH, that is, the bottom of the charge storage film CSF is a "storage portion" in which charges are injected and stored to store information.
  • the main area of the opposing surface between the control gates CG 1 and CG 2 has a forward taper.
  • the advantage that the facing surface has a forward taper will be described later.
  • a single-layer dielectric film DF2 is formed on the opposing surfaces of the control gates CG1 and CG2 and on the channel forming region CH.
  • a lead line WL is formed by a conductive material that fills the space between the control gates.
  • the word line WL is formed in substantially the same pattern as the semiconductor active region while traversing the dielectric film DF1 on the bit lines BL1 and BL2. Also word line
  • the channel formation region If a part of CH does not overlap with the lead line WL, an area is formed. Since this region is not influenced by the electric field by the lead WL, it becomes a leak path between the source and the drain, and as a result, the channel cannot be turned off. In particular, a region where the hot electron is not implanted is formed at the end of the storage unit due to the shift of the lead line in the width direction. However, when erasing is performed using hot hole injection, a hot hole is injected at the end of the storage portion because it is under the control of the electric field of the control gate. Through this, the leakage current increases.
  • the channel width is reduced due to the displacement of the lead line WL.
  • a decrease in word line width leads to a decrease in read current, and together with an increase in leakage current, has the disadvantage of accelerating a decrease in the S / N ratio of the read signal.
  • the present embodiment by providing a side wall WL ′ that substantially expands the width of the word line WL on the side surface of the word line WL, the above-described leakage path is formed while forming the word line WL with the minimum line width F. Formation and a decrease in the channel width can be prevented.
  • the width of the side wall WL 'must be equal to or larger than the photolithography alignment margin.
  • the word transistor WT is caused to function as the source and drain using the channels of the two memory transistors MTa and MTb, and the memory transistors MTa and MTb are connected to one of the source / drain regions S / D. And the channel of the gate transistor WT function as a source and a drain.
  • FIG. 3 is a plan view of a memory cell array including a pad for leading an electrode of a control gate.
  • the illustrated example corresponds to a control method for controlling the control gates CG on both sides of the bit line, the control gates CG2, and the control gates CG3 at the same potential.
  • the control gate is formed of a side wall type conductive layer formed around the visitor line, two control gates in one memory cell, that is, control gates CG1 and CG2, or a control gate Gates CG2 and CG3 have already been separated during control gate formation. Therefore, there is no need to disconnect the two control gates in one memory cell.
  • control pads CP1, CP2, and CP3 In order to form the control pads CP1, CP2, and CP3, a conductive film serving as the control gate is deposited during the formation of the control gate, and the area for forming the control pads CP1, CP2, and CP3 is increased. An etching protection layer having a large rectangular pattern is formed, and then etching pack is performed. If the etching protection layer is removed after the etch pack, the control pads CP1, CP2, and CP3 remain in that part.
  • FIG. 3 shows an example in which a control pad is formed so as to be connected to the short side of an annular control gate.
  • FIG. 4 is an enlarged sectional view showing a main part of the memory cell.
  • the charge storage film CSF is composed of, for example, three dielectric films.
  • the bottom film BTM in the lowermost layer and the top film TOP in the uppermost layer are made of, for example, silicon dioxide, silicon oxynitride, or silicon nitride with few charge traps.
  • the bottom film BTM functions as a potential barrier between the substrate and the substrate, and the top film TOP functions as a film for preventing accumulated charges from leaking to the gate side or unnecessary charges from entering the gate side.
  • the intermediate film CS contains many charge traps and functions mainly as a film that mainly stores charges.
  • the intermediate film CS is made of silicon nitride or silicon oxynitride containing a large amount of charge traps, or a green material (dielectric) made of metal oxide.
  • a positive drain voltage is applied to the visit line BL1, a reference voltage is applied to the bit line BL2, and optimization is performed individually for the control gates CG1 and CG2.
  • a positive voltage is applied with, a positive voltage is applied to the extent that a channel is formed Wado line 1 WL.
  • the electrons supplied to the channel from the source / drain region SZD connected to the pit line BL2 are accelerated in the channel, and the electrons supplied to the source / drain region S / D connected to the bit line BL1 are high. Energy is obtained, injected into the storage unit 1 across the potential barrier of the bottom film BTM, and stored.
  • the conductivity of the channel is effectively changed depending on the amount of charge stored in the storage unit to be read or the presence or absence of the charge, and as a result, the stored information is converted into a current amount or potential difference on the drain side and read. .
  • bit line voltage is switched and the control gate voltage is switched so that the memory side where the bit is written becomes the source, so that reading is performed in the same manner as above.
  • an erasing voltage in the opposite direction to that at the time of writing is applied so that the channel forming region CH and the source / drain regions S / D are high and the control gate electrodes CG1 and / or CG2 are low.
  • the stored charge is extracted from one or both of the storage sections to the substrate SUB side, and the memory transistor returns to the erased state.
  • Another erasing method is to draw high-energy charges having a polarity opposite to that of accumulated charges generated near the PN junction (not shown) inside the source / drain region SZD or inside the substrate by the electric field of the control gate. It is also possible to adopt a method of injecting the water.
  • a dielectric isolation layer ISO having a long parallel strip is formed on the substrate SUB.
  • a pad layer PAD, an oxidation prevention layer OS, and a sacrificial layer SF are sequentially formed on the entire surface of the semiconductor active region between the dielectric isolation layer ISO and the dielectric isolation layer ISO.
  • the oxidation prevention layer OS is a dense film that is hardly oxidized, and is made of, for example, a silicon nitride film of about 50 nm.
  • the pad layer PAD underneath is a thin film formed as necessary to improve the adhesion of the oxidation prevention layer OS to the substrate SUB and to relieve the stress. It is composed of a silicon dioxide film of about 8 nm.
  • the sacrificial layer SF is made of a material having a high selectivity with respect to the oxidation prevention layer OS at the time of etching, for example, a silicon dioxide film, and its thickness is determined according to the height of the visit line.
  • the laminated films PAD, OS and SF are patterned using a resist or the like as a mask to form openings in the form of long parallel stripes in the column direction.
  • the dielectric isolation layers ISO and the semiconductor active regions are exposed alternately along the longitudinal direction.
  • bit lines BL1 and BL2 embedded in the openings of the stacked films PAD, QS and SF are formed.
  • the semiconductor active regions exposed on the bottom surface in the opening are electrically connected by the bit lines BL 1 and BL 2.
  • the exposed surfaces of the bit lines BL1 and BL2 are thermally oxidized to form a dielectric film DF ⁇ of, for example, about several tens of nm.
  • a dielectric film DF ⁇ of, for example, about several tens of nm.
  • N-type impurities are diffused into the semiconductor active region using the polycrystalline silicon constituting the bit lines BL] and BL2 as a solid-state diffusion source, and as a result, source / drain regions S / D are formed. Is done. If the depth and the impurity concentration of the source / drain regions SZD are insufficient with this diffusion alone, additional heating is performed, or in the step of FIG. 6 described above, ion implantation is performed through an opening. It is preferable to introduce a necessary concentration of impurities into the semiconductor active region in advance.
  • the oxidation blocking layer OS and the pad layer PAD are sequentially removed, and a charge storage film CSF is formed on the entire surface including the exposed channel forming region CH and the surface of the dielectric film DF1.
  • the charge storage film CSF has the three-layer structure shown in Fig. 4 and the bottom film BTM is formed by thermal oxidation, the bottom film BMT is formed only on the channel forming region CH surface.
  • An etching protection layer for forming the control pads CP 1, CP 2, and CP 3 ′′ described above and illustrated in FIG. 3 is deposited on the polycrystalline silicon by depositing polycrystalline silicon sufficiently doped with impurities.
  • the polycrystalline silicon is etched back, so that both sides of the bit lines BL 1 and BL 2 are etched with the dielectric films DF 1 and CSF interposed therebetween.
  • the control gates CG 1 and CG 2 of the double-wall type are formed, and at the same time, the control pads CP 1, CP 2 and CP 3 ′ ′′ appropriately connected to the control gates CG I, CG 2, CG 3,. It is formed.
  • the thickness of the polycrystalline silicon sufficiently doped with impurities is strictly controlled because the thickness of the control gate is determined.
  • the etching protection layer is removed.
  • the charge storage film CSF is etched using the control gates CG 1 and CG 2 as a mask.
  • the charge storage film portion on the channel formation region CH between the control electrodes CG I and CG2 and the charge storage film portion above the bit lines BL 1 and BL 2 are removed.
  • a silicon dioxide film is formed on the surfaces of the control electrodes CG 1 and CG 2 and the surface of the channel formation region CH exposed between the control gates CG I and CG 2 by thermal oxidation.
  • a single-layer dielectric film DF2 is formed on the surface of polycrystalline silicon or single-crystal silicon, but the other portions are dielectric films and are hardly thermally oxidized.
  • the thermal oxide film thickness of doped polycrystalline silicon is about twice the thermal oxide film thickness of single crystal silicon. Therefore, the gate oxide film thickness of the central MOS transistor is thin. Is sufficiently secured.
  • a thick conductive material for forming the word lines WL is deposited on the entire surface, and a pattern of a resist having a parallel stripe shape long in the row direction is formed thereon.
  • the conductive material is processed by highly anisotropic etching such as RIE using this pattern as a mask to form word lines WL.
  • the side walls WL 'of the word lines WL shown in FIG. 2B are formed.
  • the memory cell structure according to the present embodiment is described in the above-mentioned paper showing the prior art.
  • the advantage to the memory cell structure described will be described.
  • the case where the control gate is divided into two side walls in the cross-sectional structure described in the above-mentioned paper is taken as a comparative example, but the advantage of the present invention is the same even when the control gate is not divided. It is.
  • FIG. 12A is a cross-sectional view along the row direction when the control gate is further divided into two in the cross-sectional structure of the cell described in the above-mentioned paper.
  • FIG. 12B is a plan view centered on two memory cells
  • FIG. 13 is a plan view of a memory cell array including a control pad. Note that, in these drawings, reference numerals indicating configurations common to those of the present embodiment are unified to those used in the present embodiment.
  • the memory cell of this comparative example is basically the same as the memory cell of the present embodiment except that a word transistor WT and two memory transistors MTa and MTb sandwiching the word transistor WT are connected in series. Have in common.
  • the memory cell of the comparative example has a word gate WG connected to the word line WL, and has a side wall-shaped control gate CG1, CG2, CG with the charge storage film CSF interposed on the side surface.
  • the structure of the memory cell of the present embodiment is significantly different from the memory cell of the present embodiment in that the memory cell according to the present embodiment does not have the dielectric isolation layer ISO for performing cell separation in the column direction. Since the control gates CG ⁇ , CG2, and CG3 need to be formed long in the column direction, at least the gate gate WG serving as an auxiliary layer at the time of their formation must also be formed in a parallel stripe shape long in the column direction.
  • a charge storage film CSF made of an ONO film is formed on the entire surface including the pattern surface and the substrate SUB surface.
  • polycrystalline silicon doped with impurities is deposited thickly so as to fill the conductive layer to be the word gate WG, and for example, the control pads CP1, CP2, CP3, "" shown in FIG.
  • An etching protection layer is formed at necessary locations, such as the position of the gate, and the polycrystalline silicon is edge-packed under the anisotropic condition under the condition of strong anisotropy.
  • a sidewall made of polycrystalline silicon is formed as control gates CG1, CG1, CG2, CG2, CG3, CG3, "'with the storage film CSF interposed.
  • the polyside wall and the gate gate WG are formed.
  • the N-type impurity is introduced into the substrate surface region between the polysilicon walls by ion implantation using the conductive layer to be a mask as a mask and the charge storage film CSF between the polysilicon walls as a through film to reduce the source / drain regions S / D.
  • the space between the poly sidewalls is filled with a dielectric material such as silicon dioxide, and then polished or etched back so that the surface height is substantially equal to the height of the conductive layer which becomes the gate WG.
  • This planarization exposes the surface of the conductive layer that will become the gate WG, but thermally oxidizes the surface of the polysilicon wall. Then, a conductive material that will become the lead line WL is deposited on the flattened surface, and a parallel strip-shaped resist long in the row direction is formed thereon. The conductor is etched to separate the word lines WL, and the conductive layer exposed continuously under the base between the word lines WL is separated by etching, thereby forming the word gate WG in an isolated pattern for each cell. Is done.
  • the first problem of this comparative example is that residues of polycrystalline silicon are likely to be generated when the conductive layer serving as the gate WG is divided into patterns for each cell in the final step. That is, as described above, the cross section of the conductive layer serving as the gate WG is trapezoidal. Due to this, when dividing this, a hole having a reverse tapered side surface must be dug, and as a result, the deepest part of the shadowed part when viewed from the opening on the surface, That is, as shown in FIG. 12B, polycrystalline silicon tends to remain in a streak-like shape along the lower side of the side surface. Such a polycrystalline silicon residue causes an electrical short between the word gates and the WG, so that this memory cell array has a short-circuit failure in a lead line.
  • the base of the portion to be etched away when the word line WL is separated has a forward tapered side surface reflecting the shape of the control gate of the side wall shape. Therefore, there is an advantage that the conductive material hardly remains in this portion.
  • the second problem of the comparative example is that, since the dielectric isolation layer ISO is not provided as in the present embodiment, the charge storage film CSF adjacent to the storage unit is charged while the rewriting operation is repeated many times. Is constantly accumulated easily. In particular, charges that are injected only during the rewrite operation, such as charges of the opposite polarity (holes) that are injected for erasure, are likely to remain in this region gradually because they are only injected and are not intentionally pulled out. . As a result, a leak path is easily formed outside the channel.
  • FIG. 12B shows the residual region of the charge and the direction of the leak path.
  • the portion of the charge storage film CSF in contact with the channel formation region CH in FIG. 2A serves as a storage portion, and a region adjacent to the storage portion runs over the dielectric isolation layer ISO. Therefore, even if charges are constantly accumulated in the adjacent region, there is an advantage that the channel is not affected by the charges and no leak path is generated.
  • the dielectric isolation layer is formed by the LOCOS method or the STI method, the substrate surface region is greened, so that a risk current is hardly generated.
  • adjacent control gates CG] and CG, and CG2 and CG2 there is an advantage that the step of disconnecting the control gate is unnecessary as long as' is used at the same potential.
  • all the control gates are controlled independently. In this case, it is necessary to cut off the control gates CG 1 and CG 1 and CG 2 and CG 2 ′ in FIG. 3, and the control gates are different from the comparative example only.
  • auxiliary layer is made of a conductive material (for example, polycrystalline silicon doped with impurities) and the visitor line is formed only of the impurity region embedded in the semiconductor, and the bit lines BL1, BL2, "' Has been reduced.
  • the channel length of the word transistor WT can be made smaller than the minimum line width F. Since the source and drain of the word transistor WT are the channels of the memory transistors MTa and MTb, punch-through is unlikely to be a problem even if the channel length of the word transistor WT is reduced.
  • the auxiliary layer on which the control gate is formed is not limited to polycrystalline silicon, but may be made of amorphous silicon or another conductor, or may be made of a dielectric.
  • the source and drain regions SZD are formed in a long line shape in the column direction. Used as a test line.
  • the charge storage film SCF in the step of FIG. 9 may be formed without forming the dielectric film DF1 by thermal oxidation on the surface of the polycrystalline silicon in the step of FIG.
  • the upper surface of the polycrystalline silicon that becomes the bit lines BL 1, BL 2, “′” is exposed by etching the charge storage film SCF, and thereafter, the control gates CG 1, CG 2,
  • the upper surface of the polycrystalline silicon serving as the bit line is also thermally oxidized to form a silicon dioxide film, so that the insulation separation film from the lead line is sufficiently formed.
  • the step of forming the pad layer PAD and the oxidation prevention layer OS in FIG. 5, the subsequent removal step, and the thermal oxidation step in FIG. 8 are unnecessary, and the process is correspondingly simplified.
  • control gates CG 1 and CG 2 is determined by the side walls formed on the side surfaces of the auxiliary layer made of a conductor or a dielectric (in the above description, the visitor lines BL 1 and BL 2, “′”).
  • the control gates CG1, CG2, "" may be shaped to cover the side and top surfaces of the bit lines BL1, BL2, "". This shape is limited to applications in which control gates belonging to different cells are electrically connected at the same potential across the pit line.
  • the charge storage film CSF necessarily covers the side and top surfaces of the visitor lines BL 1, BL 2, "'. This is because, in the separation process of the film CSF, the charge storage film portion on the bit line is protected by the control gates CG1, CG2, '".
  • the first method is shown in FIGS. This manufacturing method can be implemented by replacing the step of forming the side wall type control gate shown in FIG. 0 described above with the steps shown in FIG. 15 and FIG.
  • bit lines BL1 and BL2 source and drain regions After forming the region SZD, the dielectric DF1, and the charge storage film CSF, a conductive film CGF made of, for example, polycrystalline silicon or amorphous silicon is formed on the entire surface as shown in FIG. Also, a resist pattern R1 is formed by photolithography on the conductive film CGF portion located on the bit lines BL1 and BL2.
  • the conductive film CGF is patterned by etching using the resist pattern R1 as a mask. As a result, as shown in FIG. 16, the control gates CG 1 and CG 2 separated above the center of the channel formation region are formed.
  • the etching at this time is preferably performed under conditions where the anisotropy is moderately strong and the resist pattern R1 is slightly receded.
  • the edge of the resist pattern R1 recedes, and as a result, the main regions on the side surfaces of the control gates CG1 and CG2 become forward tapered. It is.
  • the edge of the resist pattern R1 may be preliminarily rounded by, for example, a relatively hot baking.
  • etching is performed using the control gates CG] and CG2 as a mask to separate the charge storage film CSF. Further, in order to obtain the structure of FIG. 14, the dielectric film DF2 and the word line WL are formed by the same method as described above, and the basic structure of the memory cell is completed.
  • the second method is to form a mask layer at the time of processing the conductive film CCF in a self-aligned manner with respect to the underlying shape.
  • the second method is shown in FIGS.
  • This manufacturing method can be implemented by replacing the step of forming the side wall type control gate described above and shown in FIG. 10 with the steps shown in FIGS.
  • a conductive film CGF made of, for example, polycrystalline silicon or amorphous silicon is formed on the entire surface.
  • an oxidation prevention film OSF made of, for example, silicon nitride is formed thinly on the surface of the conductive film CGF.
  • the conductive film CGF exposed around the oxidation-blocking film 0 SF is selectively thermally oxidized to form a dielectric above the bit lines BL1 and BL2 as shown in FIG.
  • the film DF2 is formed.
  • the oxidation prevention film OSF is removed.
  • the conductive film CGF is patterned by etching using the dielectric film DF2 as a mask. As a result, as shown in FIG. 22, control gates CG 1 and CG 2 separated above the center of the channel formation region are formed.
  • the etching at this time is preferably performed under conditions where the anisotropy is moderately strong and the dielectric film DF2 is slightly receded. Since the dielectric film DF2 is formed by selective oxidation using the oxidation prevention film OSF as a mask, the film thickness becomes thinner toward the tip at the edge portion, similarly to the so-called LOCOS parse peak. Therefore, if the thickness of the dielectric film DF2 decreases during the etching of the control gate, the edge of the dielectric film DF2 recedes accordingly, and as a result, the main areas on the side surfaces of the control gates CG1 and CG2 are reduced. It becomes a forward taper.
  • etching is performed using the control gates CG1 and CG2 as a mask to separate the charge storage film CHS. Further, in order to obtain the structure of FIG. 4, a dielectric film DF 2 is formed on the side surfaces of the control gates CG # and CG 2 and a word line WL is formed by the same method as described above. Complete the basic structure. Industrial applicability
  • a step of connecting a gate electrode to a gate line as in the conventional example is unnecessary, and the second control When processing the electrodes, no residue of the conductive material that short-circuits between the second control electrodes is generated.
  • the two first control electrodes in one memory cell are formed, they are already separated from each other, and there is no need for a step of separating them to control them independently.
  • the resistance of the bit line is remarkably reduced as compared with the case where the bit line is formed only of the impurity region embedded in the semiconductor.
  • the resistance of the first control electrode was reduced as compared with the side wall type.
  • the misalignment of the second control electrode does not increase the leakage current or decrease the channel width, and as a result, The S / N ratio of the read signal does not decrease.

Description

明 糸田 書 不揮発性半導体記憶装置およびその製造方法 技術分野
本発明は、 チャネル形成領域の両端部に、 複数の誘電体膜を積層させた電荷蓄 積膜からなる 2つの記憶部を有し、 当該記憶部に対し 2ピツ ト情報を独立に記憶 可能な不揮発性半導体記憶装置と、 その製造方法とに関する。 背景技術
従来より、 いわゆる MO N O S (Meta卜 Oxide- Nitride- Oxide- Semiconductor) 型など、 複数の誘電体膜を積層させた電荷蓄積膜を有し、 この電荷蓄積膜内の電 荷トラップに蓄積する電荷量を制御することで情報の記憶を行う不揮発性半導体 記憶素子が知られている。
最近になって、 従来の C H E (Channel Hot Electron)注入方式によって電荷を 離散的な電荷トラツプの分布領域の一部に注入できることに注目して、 電荷蓄積 膜のソース側とドレイン側に 2値情報を独立に書き込むことにより、 1メモリセ ル当たり 2ピッ トを独立に記憶可能な技術が報告された。
たとえば "2000 Symposium on VLSI Technology, pp. 122-123 " では、 ソース 側とドレイン側に電荷蓄積膜を分離して設け、 電荷蓄積膜上に制御電極を設け、 かつ、 制御電極間のチャネル中央部に電荷保持能力を有しない単層の誘電体膜を 介在させた状態でヮードゲート電極を設けている。 ヮードゲート電極はヮ ド線 に接続され、 制御電極はワード線と直交する方向に配線されて、 ワードゲート電 極とは独立に制御される。 このため、 電荷注入の位置の制御性および電荷注入効 率を上げることができ、 その結果、 高速書き込みを達成している。
このメモリセルはツイン MO N O Sセルと称せられ、 行方向に一定間隔で綠り 返したヮードゲート電極を有し、 その行方向兩側の壁面にサイ ドウオール形の導 電層を有している。 このサイ ドウオール形の導電層の直下に O N O (0xide- Ni tri de-Oxide) 膜、 すなわち電荷保持能力を有した電荷蓄積膜を有している。 これに 対し、 ワー ドゲート電極の直下には単層の誘電体膜が形成され、 そのため、 この 部分は電荷保持能力を有しない。
サイ ドウオール形の導電層とヮードゲ ト電極をマスクとして、 隣接するサイ ドウオール形の導電層間に表出する基板箇所に N型不純物を導入し、 ソースまた はドレインとなる N+ 不純物領域を形成している。 発明の開示
前記した論文には具体的な製造方法は閧示されていな 、が、 このツイン MO N O Sセルは、 以下に示す製造上および構造上の問題点がある。
このツイン MO N O Sセルでは、 ヮ ドゲート電極を形成した後、 その側面に サイ ドウオール形の導電層を形成する。 そのため、 その後、 ヮードゲート電極を ヮード線と接続する工程が必要である。
また、 このツイン MO N O Sセルにおけるワー ドゲート電極は、 最初は、 列方 向に長い平行ライン状にパターンニングする必要がある。 このとき、 通常、 ヮー ドゲート電極材料を堆積した後、 その上にレジストのパターンを形成し、 このレ ジストをマスクとして異方性が強いエッチング方法、 たとえば R I E (Reactive Ion Etching)によりワードゲート電極材料を加工する。 レジス トパターンの断面 形状は側面が順テーパとなるのが普通であり、 またエッチング時のレジス卜が多 少なりとも後退するため、 加工後のヮードゲ一ト電極の側面も順テーパとなる。 また、 レジストを用いないでエッチング時に後退しない材料を用いても、 エッチ ング時の側壁付着物の影響等により、 加工後のヮードゲート電極の側面に多少な りとも順テーパが出来やすい。
このワードゲート電極は、 その後、 たとえばワード線をパターンニングする際 に同時に加工しセル間で分離する必要がある。 ところが、 このとき既にワードゲ 一ト電極の側壁に対し絶縁膜を介在させた状態で制御電極が形成されているため 台形状の断面形状を有した穴を掘りながら、 ヮードゲート電極を選択的にエッチ ングにより除去しなければならない。 したがって、 このエッチング時に逆テ パ 状の制御電極の側面の下部側がェ 'クチングされ難く、 この部分に制御電極に沿つ て導電性の残渣が生じやすい。 導電性の残渣が生じると、 ワード線間のショート 不良となる。
また、 サイ ドウォール形の導電層は、 ワードゲート電極となるライン状の導電 層の周囲を一周して環状に形成される。 このままサイ ドウオール形の導電層を制 御電極とすると、 ソース側の制御電極とドレイン側の制御電極は電気的に短絡し た伏態となる。 したがって、 ソース側の制御電極とドレイン側の制御電極とに異 なる電圧を印加するには、 兩制御電極を分離しなければならない。 この分離は他 の工程、 たとえばワード線加工時に一括して行うことができないため、 たとえば ワードゲート電極となるライン状の導電層の両端部側のみ開口したエッチングマ スクを形成し、 この開口部を通してサイ ドウオール形の導電層を覆う絶緑腠を除 去してから導電層をェツチングにより切断する工程が必要となる。
さらに、 ツイン MO N O Sセルではサイ ドウオール形の導電層の直下に O N O 膜を形成しているため、 チャネル形成領域に接する O N O膜は、 サイ ドウオール 形の導電層に沿って列方向に長く延びている。 動作時に、 チャネルと交差する 0 N O膜領域 （以下、 記憶部という） に電荷を注入して書き込みが行われ、 また、 この記憶部に対し、 蓄積電荷を基板側に引き抜いたり逆導電型の電荷を注入する ことによって消去が行われる。 この書き換え動作を何度も繰り返すうちに、 記憶 部の隣接領域に電荷が定常的に溜まりやすくなる。 そして、 この電荷によってチ ャネルの外側にリークパスができやすくなる。 蓄積された電荷を電子でチャネル 全面から引き抜いて消去する場合は、 記憶部と同様に、 その隣接領域も制御電極 の支配下にあり、 隣接領域に溜まった電子も同時に引き抜きかれるので余り問題 とならない。 ところが、 とくに蓄積された電荷を消去するするため逆極性の電荷 を記憶部に注入する場合に、 チャネルをオンする方向の極性をもった電荷、 たと えば N型チャネルの場合の正孔が記憶部の隣接領域に溜まるとリークパスが生じ やすくなるため、 これによるリ ク特性の低下が問題となる。
本発明の第 1の目的は、 ヮードゲート電極をヮード線 （第 2制御電極） と一体 として形成することを構造上可能にすることによって、 ヮードゲート電極とヮー ド線を接続する工程を不要とすることにある。
本発明の第 2の目的は、 ヮード線間を短絡するような導電性残渣の発生を防止 し、 また、 同一セル内の 2つの制御電極間を切断するための工程を構造上不要に することにある。
本発明の第 3の目的は、 記憶部に対し制御電極に沿った方向の隣接領域ある 、 は記憶部間に不要な電荷が溜まることを防止し、 リーク電流が発生しない構造と することにある。 図面の簡単な説明
図 1 Aは、 実施形態に係るメモリセルの平面図である。 図 1 Bは図 1 Aの A 一 A線に沿った断面図である。
図 2 Aは実施形態に係るメモリセルにおいて、 図 1 Aの B— B線に沿つた断面 図である。 図 2 Bは図 1 Aの C— C線に沿った断面図である。
図 3は、 実施形態に係る不揮発性メモリにおいて、 制御ゲートの電極引き出し 用のパッ ドを含めて示すメモリセルアレイの平面図である。
図 4は、 実施形態に係る図 1 Aのメモリセルの主要部分を拡大して示す断面図 である。
図 5は、 実施形態に係るメモリセルの製造において、 犠牲層の成膜後の断面図 である。
図 6は、 実施形態に係るメモリセルの製造において、 犍牲層等にビジト線のパ ターンを開口した後の断面図である。
図 7は、 実施形態に係るメモリセルの製造において、 ビッ ト線形成後の断面図 図 8は、 実施形態に係るメモリセルの製造において、 ビジ ト線の表面を熱酸化 した後の断面図である。
図 9は、 実施形態に係るメモリセルの製造において、 電荷蓄積膜を形成した後 の断面図である。
図 1 0は、 実施形態に係るメモリセルの製造において、 制御ゲ ト形成後の断 面図である。
図】 〗は、 実施形態に係るメモリセルの製造において、 制御ゲ ^トをマスクと した電荷蓄積膜の一部を除去後の断面図である。
図1 2八は、 実施形態の比較例に係るメモリセルの構造を示す概略断面図であ る。 図 1 2 Bは実施形態の比較例に係る 2つのメモリセルを中心としたメモリセ ルアレイの平面図である。
図 1 3は、 実施形態の比較例に係るメモリセルァレィと制御パツ ドの平面図で あ o
図 1 4は、 実施形態の制御ゲート形状の変形例を示す、 図 1 Aの A - A線に沿 つた断面図である。
図 1 5は、 変形例の制御ゲートを形成する第 1の方法に関し、 レジストパター ンの形成後の断面図である。
図 1 6は、 変形例の制御ゲートを形成する第〗の方法に関し、 制御ゲートのェ ツチング後の断面図である。
図 1 7は、 変形例の制御ゲートを形成する第〗の方法に閧し、 電荷蓄積膜のェ ツチング後の断面図である。
図 1 8は、 変形例の制御ゲートを形成する第 2の方法に関し、 レジストの埋込 後の断面図である。 図 1 9は、 変形例の制御ゲートを形成する第 2の方法に関し、 酸化阻止膜の一 部除去後の断面図である。
図 2 0は、 変形例の制御ゲートを形成する第 2の方法に関し、 誘電体膜の形成 後の断面図である。
図 2 〗は、 変形例の制御ゲートを形成する第 2の方法に関し、 残りの酸化阻止 膜の除去後の断面図である。
図 2 2は、 変形例の制御ゲートを形成する第 2の方法に関し、 制御ゲートのェ ツチング後の断面図である。 発明を実施するための最良の形態
本発明の好適実施の形態を添付図面を参照して述ぺる。
第ュの実施の形態
上記第 1および第 2の目的を達成するために、 本発明の第 1の観点に係る不揮 発性半導体記憶装置は、 メモリセルを有し、 当該メモリセルが、 半導体からなる チヤネル形成領域と、積層された複数の誘電体膜からなり電荷保持能力を有した 電荷蓄積膜と、 上記チャネル形成領域の両端部上に重なる上記電荷蓄積膜の領域 からなる 2つの記憶部と、 上記記憶部間で上記チャネル形成領域上に接した単層 の誘電体膜と、 互いに対向する面の主な領域が順テーパ状となるように上記記憶 部の各々の上に 1つずつ形成された 2つの第 1制御電極と、 上記 2つの第 1制御 電極間のスペースに各第 1制御電極と絶縁された状態で埋め込まれ、 かつ上記単 層の誘電体膜上に接した第 2制御電極とを有している。
また、 上記メモリセルが、 上記チャネル形成領域と逆導電型の半導体からなり チャネル形成領域を挟んで互いに離間する 2つの不純物領域と、 上記 2つの不純 物領域上に各々形成され、 上記第 1制御電極の、 上記メモリセルの外側に面した それぞれの面に近接した 2つの補助層とをさらに有している。
上記補助層は、 好適に、 誘電体膜を介在させた伏態で上記第〗制御電極に近接 し、 導電層もしくは、 上記不純物領域と同じ導電型の不純物が導入された多結晶 珪素または非晶質珪素の層からなる。 あるいは、 上記補助層は、 上記第〗制御電 極に近接した誘電体層からなる。
複数のメモリセルを行列状に配置した構成において、 行方向に隣接した 2つの メモリセル間で共有された上記補助層を幅方向両側から挟む 2つの上記第 1制御 電極は、 その形状をサイ ドウオール形としてもよいし、 補助層の上方で互いに接 続された形状としていもよい。 後者の形状の第〗制御電極は、 上記捕助層の 2つ の側面と上面とを覆う導電層からなり、 サイ ドウオール形と比べて配線抵抗が低 い o
上記第 3の目的を達成するために、 本発明の第 2の観点に係る不揮発性半導体 記憶装置は、 複数のメモリセルを有し、 各メモリセルが、 第〗導電型半導体から なるチヤネル形成領域と、 第 2導電型半導体からなり上記チャネル形成領域を挟 んで互いに離間した第〗および第 2不純物領域と、 上記第 1および第 2不純物領 域の離間方向と直交する方向に長く配置されて複数のメモリセルで共有された制 御電極と、 上記制御電極の直ぐ下の層に形成された複数の誘電体膜からなり、 上 記チャネル形成領域上に重なつた部分に情報を記憶する電荷蓄積膜とを有し、 上 記第 1および第 2不純物領域の離間方向と直交する方向に隣接するメモリセルが 誘電体分離層によつて電気的に分離され、 上記誘電体分離層によつて分離された 上記隣接メモリセルの上記第 1不純物領域同士および上記第 2不純物領域同士が 、 それぞれ導電層により接続されている。
上記第 1および第 2の目的を達成するために、 本発明の第 3の観点に係る不揮 発性半導体記憶装置の製造方法は、 第 1導電型半導体からなるチャネル形成領域 と、 上記チャネル形成領域を挟んで離間し第 2導電型半導体からなる 2つの不純 物領域と、 上記 2つの不純物領域に近い上記チャネル形成領域の両端部上に複数 の誘電体膜からなる電荷蓄積膜を介在させた状態で形成された 2つの第 1制御鼋 極と、 上記第 1制御電極間の上記チャネル形成領域上に単層の誘電体膜を介在さ せた状態で対面し、 上記不純物領域の離間方向に長く配置された第 2制御電極と を有した不揮発性半導体記憶装置の製造方法であつて、 上記製造方法が以下の諸 工程、 すなわち、 上記不純物領域の離間方向と直交する方向に長いライン形状を 有した補助層を上記不純物領域上または上記不純物領域が形成される半導体領域 上に形成し、 上記補助層の表面と上記チャネル形成領域の表面との上に上記電荷 蓄積膜を形成し、 上記電荷蓄積膜を介在させた状態で上記補助層に沿って上記第 】制御電極を形成し、 上記第〗制御電極をマスクとしたエッチングにより電荷蓄 積膜の一部を除去し、 上記電荷蓄積膜の除去により露出した上記チャネル形成領 域の表面と上記第 1制御電極の表面とに単層の誘電体膜を形成し、 上記単層の誘 電体膜と上記補助層とに上記第 2制御電極を形成する各工程を含む。
上記第 3の目的を達成するために、 前記した第 3の観点に係る不揮発性半導体 記憶装置の製造方法において、 一方向に長い平行ライン状の誘電体分離層を第 1 導電型の半導体に形成し、 不純物が導入された多結晶珪素または非晶質珪素から なる補助層を、 上記誘電体分離層と直交する方向に長 、平行ライン状に形成し、 上記誘電体分離層の間で上記補助層の配置領域と重なる半導体箇所に、 第 2導電 型の上記不純物領域を形成する各工程をさらに含む。
本発明の第 1の観点に係る不揮発性半導体記憶装置、 および第 3の観点に係る 不揮発性半導体記憶装置の製造方法によれば、 1 メモリセルを構成する 2つの第 1制御電極の対向面の主な領域が順テーパ状となるため、 第 2制御電極を加工す る際に、 .第 2制御電極間をショートするような導電物質の残澄が発生しない。 ま た、 第 2制御電極を加工するだけでヮ ド線の形成が終了する。
本発明の第 2の観点に係る不揮発性半導体記憶装置によれば、 記憶部となる電 荷蓄積膜部分に対し第 1制御電極の長手方向両側に隣接した電荷蓄積膜の領域が 、 チャネル形成領域間の誘電体分離層上に乗り上げている。 誘電体分離層の厚さ をたとえば数十 n m程度とするだけで、 この隣接領域に電荷が蓄積された場合で も、 その電荷の、 誘電体分離層直下の半導体に対する影響が従来より格段に弱め られる。
以下、 本発明の実施の形態を、 N型チャネルのメモリセルを用い、 メモリセル アレイ方式が VG(Vertual Ground)型の不揮発性メモリを例として、 図面を参照 しながら説明する。
図】 Aはメモリセルの平面図であり、 図 1 Bは図 1 Aの A— A線に沿った断面 図である。 また、 図 2 Aは図 1 Aの B— B線に沿った断面図、 図 2Bは図 1Aの C一 C線に沿った断面図である。
これらの図において、 符号 SUBは、 P型の半導体基板、 P型のゥエルまたは SO I (Silicon On Insulator)層など P型の各種の半導体層を示している。 便宜 上、 以下、 基板 SUBという。
基板 SUB上に、 図の横方向 （行方向） に長い平行ストライプ状の誘電体分離 層 1 SOが形成されている。 誘電体分離層 I SOは、 LOCOS(Local Qxidati on of Silicon)法、 S I (Shallow Trench Isolation)法あるいはフィールドァ イソレーシヨン（Field Isolation)法の何れかによつて形成される。 ここでは、 フィールドアイソレーション法が採用され、 数 10 nm程度の厚さの誘電体膜 （ 誘電体分離層 I SO)が基板 SUB上に形成されている。 この誘電体分離層 I S 0間の行方向に長いライン状の領域が、 当該メモリセルの半導体活性領域である 半導体活性領域内で、 所定間隔をおいて、 N型不純物が導入されたソース · ド レイン領域 S/Dが形成されている。 ソース， ドレイン領域 SZD間の半導体活 性領域がトランジスタのチヤネル形成領域 C Hである。
N型不純物が高濃度に導入された多結晶珪素からなるビジ ト線 BL 1， BL 2 が、 行方向と直交する図の縦方向 （列方向） に長い平行ライン状のパターンにて 形成されている。 ビット線 BL 1， BL2は、 誘電体分離層 I SO上を横切りな がら、 列方向のメモリセルのソース · ドレイン領域 S/D上に接触し、 これらの メモリセルに共通のソース電圧またはドレイン電圧を供給する。 ビッ ト線 BL 1 ， BL 2を構成する多結晶珪素の厚さは、 たとえば 1 00 nm~500 nm程度 である。 この多結晶珪素の表面は、 誘電体膜 DF 1により覆われている。
複数の誘電体膜からなる電荷蓄積膜 CSFが、 このピッ ト線 BL 1， BL 2の 側面の誘電体膜 DF 1とチャネル形成領域の端部上とに接した状態で形成されて いる。 電荷蓄積膜 CSFは断面 L字形状を有し、 その底部上にサイ ドウオール形 状の第 1制御電極 （以下、 制御ゲートという） CG〗， CG2が形成されている 。 制御ゲート CG 1， CG2は、 電荷蓄積膜 CSFとともにビッ ト線 BL 1， B L 2に沿って列方向に長く配置されている。 制御ゲート CG 1， CG 2は、 詳細 は後述するが、 たとえば、 ビッ ト線 BL 1， BL 2の表面を誘電体膜 DF 1およ び電荷蓄積膜 C S Fで覆つた状態で多結晶珪素の膜を堆積し、 これをェッチパッ クすることにより形成される。 制御ゲート CG I, CG2は、 ビッ ト線 BL 1, BL 2の側面に誘電体膜を介在させた状態で支持されている。 したがって、 ビツ ト線 BL 1， BL 2は、 制御ゲート CG 1， C G 2に対しては "補助層" として 機能する。 また、 制御電極 CG I, CG 2とチャネル形成領域 CHとに挟まれた 電荷蓄積膜部分、 すなわち電荷蓄積膜 CSFの底部が、 電荷が注入蓄積されて情 報の記憶が行われる "記憶部" となる。
制御ゲート CG 1， CG 2間の対向面の主な領域が順テーパとなっている。 こ の対向面が順テーパとなっていることの利点は後述する。 制御ゲート CG 1， C G 2の対向面上およびチャネル形成領域 CH上に、 単層の誘電体膜 DF 2が形成 されている。
この制御ゲ ト間の空間を埋める導電物質により、 ヮード線 WLが形成されて いる。 ワード線 WLは、 ビッ ト線 BL 1， BL 2上の誘電体膜 DF 1上を横切り ながら半導体活性領域とほぼ同じパターンにて形成されている。 また、 ワード線
WLの幅方向兩側の側面に、 導電物質からなるサイドウォール WL' が形成され ている。
サイ ドウォ ル WL' を設けた理由は、 次の通りである。 列方向のセルサイズを最小にするには、 誘電体分離層 I S Oのラインとスぺー ス、 ワード線 WLのラインとスペースを、 ともにフォ トリソグラフィの解像限界 等で決まる最小線幅 Fで形成することが望ましい。 その場合、 必然的に、 誘電体 分離層 I S Oのスペース幅である半導体活性領域の幅は、 ヮード線 WLの幅とほ ぼ一致し、 両者の間に合わせ余裕がとれなくなる。 したがって、 図 2 ( B ) に示 す制御ゲート C G 1， C G 2間の対向スペースにおいて、 半導体活性領域 （チヤ ネル形成領域 C H) に対し、 ワード線 WLが幅方向にずれると、 チャネル形成領 域 C Hの一部でヮ一ド線 W Lに重ならな 、領域ができてしまう。 この領域はヮー ド線 W Lによる電界の支配を受けないため、 ソースとドレイン間のリークパスと なり、 その結果、 チャネルをオフ状態にすることができなくなる。 とくに、 ヮー ド線が幅方向にずれることによって、 記憶部端にホッ トェレク トロンが注入され ない領域が出来る。 ところがホッ トホ ル注入を用いて消去を行う場合、 この記 憶部端は制御ゲートの電界支配下にあるためホツ トホールが注入され、 その直下 の半導体部分のしき 、値電圧のみが大きく低下し、 そこを通してリーク電流が増 大してしまう。
また、 ヮード線 WLの位置ずれによってチャネル幅が減少するという問題があ る。 ワード線幅の減少は読み出し電流の低下につながり、 リーク電流の増大と相 まって、 読み出し信号の S /N比の低下を加速するという不利益をともなう。 本実施形態では、 ワード線 WLの側面に、 ワード線 WLの幅を実質的に拡張す るサイ ドウオール WL ' を設けることにより、 ヮ ド線 WLを最小線幅 Fで形成 しながらも上記したリークパスの形成およびチヤネル幅の減少を防止することが 可能となる。 なお、 この目的を達成するために、 サイ ドウォール WL ' の幅はフ オ トリソグラフィの合わせ余裕と同じか、 それ以上必要である。 また、 この目的 を達成するためには、 ワード線 WLを加工する際に、 その下地の誘電体膜 D F 2 まで連続してエッチングしないことが重要となる。 なぜなら、 誘電体膜 D F 2が チャネル形成領域 C Hの表面を完全に覆っていないと、 図 2 ( B ) においてヮー ド線 が幅方向にずれた場合にサイ ドウオール WL' が直接チャネル形成領域 CHの表面に接触してしまうことから、 このような事態を避けるためである。 このような構成のメモリセルにおいては、 ヮード線 WLをゲ一トとする中央の ヮードトランジスタ WTと、 ヮードトランジスタ WTを挟んで両側に位置し制御 ゲート CG 1または CG 2をゲートとする 2つのメモリ トランジスタ MTa， M Tbとが直列接続されて形成されている。 すなわち、 動作時に、 ワードトランジ ス夕 WTを、 2つのメモリ トランジスタ MTa， MTbのチャネルをソースと ド レインとして機能させ、 メモリ トランジスタ MT a, MTbを、 ソース · ドレイ ン領域 S/Dの何れか一方とヮードトランジスタ WTのチャネルとをソースとド レインとして機能させる。
図 3は、 制御ゲートの電極引き出し用のパッドを含めて示すメモリセルアレイ の平面図である。
この図示例は、 ビッ ト線両側の制御ゲート CG】同士、 制御ゲ—ト CG 2同士 、 および制御ゲート CG 3同士を同電位で制御する制御方法に対応する。 本実施 形態では、 制御ゲー卜がビジト線の周囲に形成されるサイ ドウオール形の導電層 からなるため、 1つのメモリセル内における 2つの制御ゲート、 すなわち制御ゲ ート CG 1と CG2、 あるいは制御ゲート CG2と CG3は、 制御ゲート形成時 に既に分離されている。 したがって、 】つのメモリセル内における 2つの制御ゲ 一トを切断する必要がない。
制御パッ ド CP 1， CP 2, CP 3を形成するには、 制御ゲート形成時に、 制 御ゲートとなる導電膜を堆積した後、 制御パツド CP 1， CP 2, CP 3を形成 する領域に面積の大きな矩形パターンのエッチング保護層を形成し、 その後、 ェ ツチパックを行う。 エッチパック後にエッチング保護層を除去すると、 その部分 に制御パッ ド CP 1， CP 2, CP 3が残される。 図 3は、 環状の制御ゲ トの 短辺に接続するように制御パッ ドを形成した例である。
なお、 行方向のメモリセル間でシリアルアクセスの自由度を高めるために、 隣 接するセル間で制御ゲートに独立に異なる電圧を印加させたい場合は、 ビジ ト線 両側の制御ゲートを切断する工程が必要となり、 また、 切断した制御ゲートに対 し個々に制御パッ ドの形成が必要となる。
図 4は、 メモリセルの主要部分を拡大して示す断面図である。
この図 4に示すように、 電荷蓄積膜 CSFは、 たとえば 3層の誘電体膜から構 成される。 最下層のボトム膜 BTMおよび最上層のトツプ膜 TOPは、 たとえば 、 二酸化珪素、 酸化窒化珪素（silicon oxynitride)または電荷トラップが少ない 窒化珪素などからなる。 ボトム膜 B T Mは基板との間で電位障壁として機能し、 トツプ膜 TOPは、 蓄積電荷がゲート側に抜けたり不要な電荷がゲート側から電 荷が入ることを防止する膜として機能する。 中間の膜 C Sには電荷トラップが多 く含まれ、 主として電荷蓄積を担う膜として機能する。 中間の膜 CSは、 電荷ト ラツプを多く含む窒化珪素や酸化窒化珪素、 あるいは金属酸化物からなる絶緑性 物質 （誘電体） などにより構成される。
書き込み時に、 記憶部 1に電荷注入を行う場合は、 ビジト線 BL 1に正のドレ イン電圧、 ビッ ト線 BL 2に基準電圧を印加し、 制御ゲート CG 1， CG 2に個 別に最適化された正電圧を印加し、 ヮード線1 WLにチャネルを形成する程度の正 電圧を印加する。 このとき、 ピッ ト線 BL 2に接続されたソース ' ドレイン領域 SZDからチャネルに供給された電子がチャネル内を加速され、 ビッ ト線 BL 1 に接続されたソース ' ドレイン領域 S/D側で高いエネルギーを得て、 ボトム膜 BTMの電位障壁を越えて記憶部 1に注入され、 蓄積される。
記憶部 2に電荷を注入する場合は、 制御ゲート CG 1， CG 2間の電圧を切り 替え、 かつビッ ト線 BL 1， BL 2間の電圧を切り替える。 これにより、 電子の 供給側と電子がエネルギー的にホッ 卜になる側が上記の場合と反対となり、 電子 が記憶部 2に注入される。 ， 読み出し時には、 読み出し対象のビッ 卜が書き込まれた記憶部側がソースとな るようにビッ ト線 BL 1， BL 2間に所定の読み出しドレイン電圧を印加する。 また、 チャネルをオンさせ得るがメモリ トランジスタ MTa， MTbのしきい値 電圧を変化させない程度に低く、 かつ、 それぞれ最適化された正の電圧を、 制御 ゲート CG I, CG 2とワード線 WLに印加する。 このとき、 読み出し対象の記 憶部の蓄積電荷量、 あるいは電荷の有無の違いによってチヤネルの導電率が有効 に変化し、 その結果、 記憶情報がドレイン側の電流量あるいは電位差に変換され て読み出される。
もう一方のビッ トを読み出す場合は、 そのビツ トが書き込まれた記憶部側がソ ースとなるように、 ビッ ト線電圧を切り替え、 また制御ゲート電圧を切り替える ことにより、 上記と同様に読み出しを行う。
消去時には、 チャネル形成領域 CHとソース · ドレイン領域 S/D側が高く、 制御ゲート電極 CG 1および または CG 2側が低くなるように、 上記書き込み 時とは逆方向の消去電圧を印加する。 これにより、 記憶部の一方または双方から 蓄積電荷が基板 SUB側に引き抜かれ、 メモリ トランジスタが消去伏態に戻る。 なお、 他の消去方法としては、 ソース . ドレイン領域 SZD側または基板内部の 図示しない P N接合付近で発生し蓄積電荷とは逆極性の高エネルギー電荷を、 制 御ゲートの電界により引き寄せることによって記憶部に注入する方法も採用可能 である。
つぎに、 メモリセルの製造方法を、 図 5から図 1 1に示す断面図を参照しなが ら説明する。
まず、 基板 SUB上に、 図〗 Aおよび図 3に示すように、 列方向に長い平行ス トライプ伏の誘電体分離層 I SOを形成する。 誘電体分離層 I SO上および誘電 体分離層 I SO間の半導体活性領域上の全面に、 図 5に示すように、 パッ ド層 P AD, 酸化阻止層 OSおよび犠牲層 SFを順次形成する。 酸化阻止層 OSは酸化 されにくい緻密な膜であり、 たとえば 50 nm程度の窒化珪素の膜からなる。 そ の下のパッ ド層 PADは、 酸化阻止層 OSの基板 SUBに対する密着性向上およ び応力緩和を目的として必要に応じて形成される薄 L、膜であり、 たとえば 5 n m 〜 8 nm程度の二酸化珪素の膜からなる。 犠牲層 SFは、 酸化阻止層 OSに対し てエッチング時の選択性が高い材料の膜、 たとえば二酸化珪素膜からなり、 その 膜厚はビジ ト線の高さに応じて決められる。
この積層膜 PAD, OSおよび SFを、 レジスト等をマスクにパターンニング し、 列方向に長い平行ストライプ状の開口部を形成する。 この開口部内に、 その 長手方向に沿って誘電体分離層 I SOと半導体活性領域とが交互に並んで露出す る c
N型不純物が高濃度にドープされた多結晶珪素を厚く堆積し、 これを表面から 研磨またはエッチバックすることにより、 犠牲層 SF表面で分離する。 これによ り、 図 7に示すように、 積層膜 PAD, QSおよび SFの開口部に埋め込まれた ビット線 BL 1， BL 2が形成される。 ビット線 BL 1， BL 2により、 開口部 内の底面に表出していた半導体活性領域が電気的に接続される。
犠牲層 SFを選択的に除去した後、 表出したビッ ト線 BL 1， BL 2の面を熱 酸化して、 たとえば数 10 nm程度の誘電体膜 DF〗を形成する。 誘電体膜 DF 1と酸化阻止層 OSの膜厚を最適化することにより、 酸化阻止層 OSの端面側で も酸化が十分に進み、 十分な厚さの誘電体膜 DF〗によりビッ ト線 BL〗， BL 2の表面を完全に覆うことができる。 また、 この加熱工程で、 ビッ ト線 BL】， B L 2を構成する多結晶珪素を固相拡散源として N型不純物が半導体活性領域に 拡散し、 その結果、 ソース， ドレイン領域 S/Dが形成される。 なお、 この拡散 のみではソース · ドレイン領域 SZDの深さおよび不純物濃度が不十分な場合は 、 追加の加熱をするか、 あるいは、 先の図 6の工程で、 開口部を通したイオン注 入により必要な濃度の不純物を予め半導体活性領域に導入しておく とよい。 酸化阻止層 OSおよびパツド層 PADを順次除去し、 表出したチャネル形成領 域 CHと誘電体膜 DF 1の表面とを含む全面に、 電荷蓄積膜 CSFを形成する。 なお、 電荷蓄積膜 C S Fが図 4に示す 3層構造でボトム膜 B T Mを熱酸化により 形成する場合は、 ボトム膜 B M Tはチヤネル形成領域 C H表面にのみ形成される 不純物が十分にドープされた多結晶珪素を厚く堆積し、 図 3に例示し前述した 制御パッ ド CP 1， CP 2, CP 3" 'を形成するためのエッチング保護層を多結 晶珪素上の必要な箇所に形成した後、 多結晶珪素をエッチバックする。 これによ り、 ビッ ト線 BL 1， BL 2の両側面に対し、 誘電体膜 DF 1， CSFを介在さ せた状態でサイ ドウォール形伏の制御ゲート CG 1， CG2が形成される。 また 、 同時に、 制御ゲート CG I, CG 2, CG 3, …に適宜接続された制御パッ ド CP 1, CP 2， CP 3"'が形成される。 このときの不純物が十分にドープされ た多結晶珪素の厚さは、 制御ゲート幅を決めるので厳密に制御される。
その後、 エッチング保護層を除去する。
図 1 Bの構造とするために、 まず、 制御ゲート CG 1,， CG 2をマスクとして 電荷蓄積膜 CSFをエッチングする。 これにより、 制御電極 CG I, CG2間の チャネル形成領域 CH上の電荷蓄積膜部分と、 ビッ ト線 BL 1， BL 2の上方の 電荷蓄積膜部分とが除去される。 つぎに、 熱酸化して、 制御電極 CG 1， CG 2 表面と、 制御ゲ ト CG I, CG 2間に露出したチャネル形成領域 CHの表面と に二酸化珪素膜を形成する。 これにより、 多結晶珪素または単結晶珪素の表面に 単層の誘電体膜 DF 2が形成されるが、 他の部分は誘電体膜であるため殆ど熱酸 化されない。 なお、 ド プド多結晶珪素の熱酸化膜厚は、 単結晶珪素の熱酸化膜 厚の 2倍ほどとなるので中央の MOSトランジスタのゲート酸化膜厚が薄 、場合 でも配線間の絶緑性は十分確保される。
続いて、 全面にワード線 WLとなる導電材料を厚く堆積し、 その上に行方向に 長い平行ストライプ状のレジスト等のパターンを形成する。 このパターンをマス クとした R I E等の異方性が強いエッチングにより導電材料を加工して、 ワード 線 WLを形成する。 また、 図 2 Bに示すワード線 WLのサイドウォール WL' を 形成する。 以上により、 メモリセルの基本構造が完成する。
つぎに、 本実施形態に係るメモリセル構造の、 従来技術を示す前記論文に記載 されたメモリセル構造に対する利点を説明する。 なお、 以下の説明では、 上記論 文に記載された断面構造において制御ゲートを 2つのサイ ドウオールに分割した 場合を比較例とするが、 本発明の利点は制御ゲートを分割しな 、場合でも同じで ある。
図 1 2 Aは、 上記論文に記載されたセルの断面構造において、 さらに制御ゲ トを 2つに分割した場合の行方向に沿った断面図である。 図 1 2 Bは 2メモリセ ルを中心に描いた平面図、 図 1 3は制御パツ ドも含めたメモリセルアレイの平面 図である。 なお、 これらの図において、 本実施形態と共通する構成を指示する符 号は、 本実施形態で用いたものに統一している。
この比較例のメモリセルは、 ワードトランジスタ WTと、 これを挟んで 2つの メモリ トランジスタ MT a， MT bとが直列接続されている点を含む基本的なセ ル構成は本実施形態のメモリセルと共通している。
ただし、 比較例のメモリセルは、 ワード線 WLに接続されるワードゲート WG を有し、 その側面に電荷蓄積膜 C S Fを介在させた状態でサイ ドウオール状の制 御ゲート C G 1， C G 2， C G 3を形成している点と、 列方向のセル間分離を行 う誘電体分離層 I S Oを有していない点で、 本実施形態のメモリセルと構造上、 大きく異なる。 制御ゲート C G〗， C G 2， C G 3は列方向に長く形成する必要 必から、 少なく とも、 その形成時に補助層となるヮードゲート WGも列方向に長 い平行ストライプ状に形成する必要がある。 しかし、 その一方で、 ワード線 WL 間を電気的に分離するためには、 ストライプ状のヮードゲート WGを各セルごと の孤立パターンに分断する必要がある。 以上の点は、 セル構造上明らかである。 以下、 比較例のセル構造から予想される製造方法を、 順を追って簡潔に述べる まず、 単層の誘電体膜 D Fとヮードゲート WGとなる導電膜を基板 S U B上に 積層させ、 これらをパターンニングして列方向に長い平行ストライプ状のパター
1 .7 ンを形成する。 このパターン表面および基板 SUB表面を含む全面に、 ONO膜 からなる電荷蓄積膜 CSFを形成する。 この状態で、 ワードゲート WGとなる導 電層間を埋め込むように不純物がドープされた多結晶珪素を厚く堆積し、 たとえ ば図】 3に示す制御パッ ド CP 1， CP 2, CP 3, '"の位置など必要な箇所に エッチング保護層を形成し、 その伏態で、 多結晶珪素を異方性の強い条件でェジ チパックする。 その結果、 ワードゲート WGとなる導電層の両側面に電荷蓄積膜 CSFを介在させた状態で多結晶珪素からなるサイドウオールが、 制御ゲート C G 1, CG 1, CG 2, CG2， CG 3, CG 3, "'として形成される。 また、 同時に制御パッ ド CP 1， CP 2, CP 3, "'が形成される。 多結晶珪素からな るサイドウオール （ポリサイ ドウオール） の表面を熱酸化法により酸化した後、 ポリサイドウォ ルおよびヮードゲート WGとなる導電層をマスクとし、 かつポ リサイ ドウオール間の電荷蓄積膜 CSFをスルー膜としたイオン注入により、 ポ リサイドウオ ル間の基板表面領域に N型不純物を導入しソース， ドレイン領域 S/Dを形成する。 その後、 ポリサイドウォール間のスペースを二酸化珪素など の誘電体で埋め込んだ後、 研磨またはエッチバックにより、 その表面高さがほぼ ヮ ドゲート WGとなる導電層の高さと等しくなるように誘電体の表面を平坦化 する。 この平坦化は、 ヮ ドゲート WGとなる導電層表面が露出するが、 ポリサ ィ ドウオール表面は熱酸化膜の存在により露出しない程度で止める。 続いて、 平 坦化面上にヮード線 WLとなる導電物質を堆積し、 その上に行方向に長い平行ス トライプ状のレジストを形成する。 レジストをマスクとして導電体をエッチング しワード線 WL間を分離する。 また 連続してワード線 WL間の下地に露出した 導電層をエッチングにより分断する。 これにより、 ワードゲート WGがセルごと に孤立したパターンにて形成される。
この比較例の第 1の問題は、 最終工程で、 ヮ ドゲート WGとなる導電層をセ ルごとのパターンに分断する際に多結晶珪素の残渣が生じやすいことである。 す なわち、 前記したようにヮードゲート WGとなる導電層の断面が台形状であるこ とに起因して、 これを分断する際には逆テーパ状の側面を有した穴を掘ることと なり、 その結果、 表面の開口部から見て影となる部分の最も奥まった箇所、 すな わち図 1 2 Bに示すように側面の下辺に沿った部分に筋状に多結晶珪素が残りや すい。 このような多結晶珪素の残渣は、 ワードゲ^ "ト WG間を電気的にショート させるため、 このメモリセルアレイはヮード線ショート不良となる。
本実施形態に係るセル構造においては、 ヮードゲート WGとなる導電層を有し ていないため、 これを分断する必要がない。 また、 ワード線 WLを分離する際に エッチング除去する箇所の下地にはサイ ドウオール形の制御ゲート形状を反映し て順テーパの側面を有している。 したがって、 この部分に導電物質が残り難いと いう利点がある。
比較例の第 2の問題点は、 本実施形態のように誘電体分離層 I S Oを有してい ないため、 書き換え動作を何度も繰り返すうちに記憶部に隣接した電荷蓄積膜 C S Fの領域に電荷が定常的に溜まりやすくなることである。 とくに書き換え動作 で注入だけが行われる電荷、 たとえば消去のために注入される逆極性の電荷 （正 孔） は、 注入だけされて意図的に引き抜かれることがないため、 この領域に徐々 に留まりやすい。 その結果、 チャネルの外側にリークパスができやすくなる。 図 1 2 Bは、 この電荷の残留領域とリークパスの方向を示す。
本実施形態では、 図 2 (A) においてチャネル形成領域 C Hに接した電荷蓄積 膜 C S Fの部分が記憶部となるが、 その記憶部の隣接領域は誘電体分離層 I S O 上に乗り上げている。 したがって、 この隣接領域に電荷が定常的に溜まることが あっても、 その電荷によってチャネルが影響を受けず、 リークパスが生じないと いう利点がある。 なお、 誘電体分離層を L O C O S法や S T I法により形成した 場合は、 基板表面領域が絶緑化されるため更にリ ク電流が発生しにくい。
比較例の第 3の問題点として、 図〗 3に示すように、 制御ゲートがヮ ドゲー ト1 Gとなる導電層の周囲を一周したに環状に形成されるため、 この制御ゲート を、 たとえば導電層の短辺側で 2か所切断する必要がある。 なぜなら、 1メモリ セル内の 2つの制御ゲート CG 1と CG 2， 002と〇。3， "'は、 独立に異な る電圧を印加できないと効率良く 2ビツ ト記憶動作させることが困難だからであ 本実施形態のセル構造では、 】メモリセル内の 2つの制御ゲート CG 1と CG 2, 002と（ 03， '"は、 図 3に示すように、 形成時点で既に分離されている 。 したがって、 本実施形態では、 隣接する制御ゲート CG】 と CGュ， CG2と CG 2， "'を同電位で用いる限りは制御ゲートを切断するための工程は不要であ るという利点がある。 なお、 VGセルアレイのシリアルアクセス動作の自由度を 高めるために制御ゲートの全てを独立に制御させたい場合は、 図 3において制御 ゲート CG 1と CG 1， CG2と CG2， '"をそれぞれ切断する必要が生じ、 制 御ゲー卜の切断箇所が比較例と異なるだけで、 切断する箇所の数は同じとなる。 その他、 本実施形態では、 補助層が導電物質 （たとえば不純物をドープした多 結晶珪素） からなり、 ビジ ト線を半導体内に埋め込まれた不純物領域のみで形成 した比較例と比ぺビッ ト線 BL 1， BL 2, "'の抵抗が低減されている。
また、 本実施形態では、 ワードトランジスタ WTのチャネル長を最小線幅 Fよ り小さくすることができる。 ワードトランジスタ WTのソースとドレインはメモ リ トランジスタ MTa, MTbのチャネルであることから、 ヮードトランジスタ WTのチャネル長を微細化してもパンチスルーが問題となり難い。
本実施形態では、 本発明の技術的思想の範囲内で種々の改変が可能である。 たとえば、 制御ゲートを形成する対象となる補助層は、 多結晶珪素に限らず非 晶質珪素、 その他の導電体から構成することもでき、 また誘電体から構成するこ とも可能である。 その場合、 誘電体分離層 I SOの下にソース · ドレイン領域を 埋め込んで形成するか、 誘電体分離層 I SOを記憶部の両側までとしソース . ド レイン領域 S/D上で切断する必要がある。 その結果、 ソース， ドレイン領域 S ZDが列方向に長いライン状に形成され、 このソース ' ドレイン領域 SZDをピ ツ ト線として用いる。
また、 図 8の工程において多結晶珪素の表面に熱酸化による誘電体膜 DF 1を 形成せずに、 図 9の工程の電荷蓄積膜 SCFの形成を行ってもよい。 その場合、 図 1 1の工程において、 電荷蓄積膜 SCFのエッチングによりビッ ト線 BL 1， BL 2, "'となる多結晶珪素の上面が露出するが、 その後、 制御ゲート CG 1, CG 2, の表面を熱酸化する際に、 このビッ ト線となる多結晶珪素の上面にも 熱酸化され二酸化珪素膜が形成されることから、 ヮード線との絶縁分離膜は十分 になされる。 この方法では、 図 5におけるパッ ド層 PADおよび酸化阻止層 OS の成膜工程と、 その後の除去工程、 および図 8における熱酸化工程が不要であり 、 その分、 工程が簡略化される利点がある。
さらに、 制御ゲート CG 1， CG 2, の形状は、 導電体または誘電体からな る補助層 （上記説明では、 ビジ ト線 BL 1， BL 2, "') の側面に形成されたサ ィ ドウオール形状に限定されない。 たとえば、 図 14に示すように、 制御ゲート CG 1, CG 2, '"を、 ビット線 BL 1， BL 2, '"の側面および上面を覆う形 状としてもよい。 ただし、 この形状は、 ピッ ト線を挟んで異なるセルに属する制 御ゲートを電気的に同電位で用いる用途に限定される。
また、 この構成では、 必然的に、 電荷蓄積膜 CSFも、 ビジ ト線 BL 1， BL 2， "'の側面および上面を覆う形状となっている。 先に説明した図】 〗の電荷蓄 積膜 CSFの分離工程において、 ビッ ト線上の電荷蓄積膜部分は、 制御ゲ ト C G 1, CG 2, '"により保護されるからである。
以下、 この制御ゲート CG 1， CG 2, "·の形成方法を 2例、 図面を参照しな がら説明する。
第 1の方法を、 図 15〜図 1 7に示す。 この製造方法は、 先に説明し図】 0に 示すサイ ドウオール形の制御ゲートの形成工程を、 図 15と図 1 6に示す工程で 置き換えることで実施できる。
図 5〜図 9と同じ工程を経て、 ビッ ト線 BL 1, BL 2、 ソース ' ドレイン領 域 SZD、 誘電体 DF 1および電荷蓄積膜 CSFの形成を行った後、 図 15に示 すように、 全面に、 たとえば多結晶珪素または非晶質珪素などからなる導電膜 C GFを形成する。 また、 ビッ ト線 BL 1， BL 2上に位置する導電膜 CGF部分 の上に、 フォ トリソグラフィによりレジストパターン R1を形成する。
このレジストパターン R 1をマスクとしたエッチングにより、 導電膜 CGFを パターンニングする。 これにより、 図 1 6に示すように、 チャネル形成領域の中 央部の上方で分離した制御ゲート C G 1， CG 2が形成される。
このときのエッチングは、 異方性が適度に強く、 レジストパターン R 1がやや 後退する条件が望ましい。 エッチング中にレジストパターン R 1が膜減りするこ とにともなって、 レジストパターン R 1のエッジが後退し、 その結果、 制御ゲー ト CG 1， CG 2の側面の主な領域が順テーパとなるからである。 なお、 エッジ の後退を容易化するために、 たとえば比較的高温のボストベークなどによって、 レジストパターン R 1のエツジを予めラウンドさせておいてもよい。
図 1 7に示すように、 この制御ゲート CG】， CG 2をマスクとしたエツチン グを行い、 電荷蓄積膜 CSFを分離する。 また、 図 14の構造とするために、 前 記したと同様な方法によって、 誘電体膜 DF 2およびワード線 WLを形成し、 当 該メモリセルの基本構造を完成させる。
第 2の方法は、 導電膜 CG Fの加工時のマスク層を下地形状に対し自己整合的 に形成する方法である。 第 2の方法を、 図 1 8〜図 22に示す。 この製造方法は 、 先に説明し図 1 0に示すサイ ドウオール形の制御ゲートの形成工程を、 図 1 8 〜図 22に示す工程で置き換えることで実施できる。
図 5〜図 9と同じ工程を経て、 ピツ ト線 BL 1， BL 2、 ソース · ドレイン領 域 SZDヽ 誘電体 DF 1および電荷蓄積膜 CSFの形成を行った後、 図 1 8に示 すように、 全面に、 たとえば多結晶珪素または非晶質珪素などからなる導電膜 C GFを形成する。 続いて、 たとえば窒化珪素などからなる酸化阻止膜 OSFを導 電膜 CGF表面に薄く形成する。 また、 レジストを塗布しベーキング後にエッチ バックして、 表面の凹部をレジスト R 2により埋め込む。 .
この状態でレジスト R2をマスクとしたエッチングにより、 図 1 9に示すよう に、 ビッ ト線 BL 1， BL 2の上方に位置する酸化阻止膜 OS Fの一部を除去す る o
レジスト R 2を除去後、 酸化阻止膜 0 S Fの周囲に露出した導電膜 C G Fを選 択的に熱酸化して、 図 20に示すように、 ビッ ト線 BL 1， BL 2の上方に誘電 体膜 DF 2を形成する。
図 21に示すように、 酸化阻止膜 OS Fを除去する。
誘電体膜 DF 2をマスクとしたエッチングにより、 導電膜 CGFをパターン二 ングする。 これにより、 図 22に示すように、 チャネル形成領域の中央部の上方 で分離した制御ゲート CG 1， CG 2が形成される。
このときのエッチングは、 異方性が適度に強く、 誘電体膜 DF 2がやや後退す る条件が望ましい。 誘電体膜 DF 2は、 酸化阻止膜 OSFをマスクとした選択酸 化により形成することから、 いわゆる LOCOSのパーズピークと同様に、 その エッジ部分において先端ほど膜厚が薄くなつている。 したがって、 制御ゲートの エッチング中に誘電体膜 D F 2が膜減りすると、 それにともなつて誘電体膜 D F 2のエツジが後退し、 その結果、 制御ゲート C G 1， CG 2の側面の主な領域が 順テーパとなる。
その後、 この制御ゲート CG 1， CG 2をマスクとしたエッチングを行い、 電 荷蓄積膜 CHSを分離する。 また、 図】 4の構造とするために、 前記したと同様 な方法によって、 制御ゲート CG〗， CG 2の側面に誘電体膜 DF 2を形成し、 ワード線 WLを形成し、 当該メモリセルの基本構造を完成させる。 産業上の利用可能性
本発明に係る不揮発性半導体記憶装置およびその製造方法によれば、 従来例の ようにヮードゲート電極とヮード線を接続する工程が不要であり、 また第 2制御 電極を加工する際に、 第 2制御電極間をショートするような導電物質の残渣が発 生しない。
第 1制御電極に沿った方向で記憶部より外側の近接領域に制御できない電荷が 定常的に溜まる場合でも、 誘電体分離層の存在により、 その電荷のチャネルへの 影響が格段に弱められ、 その結果、 書き換え動作を繰り返してもリーク特性が劣 化しない。
1 メモリセル内の 2つの第 1制御電極を形成する時点で既に両者が分離されて おり、 これを独立に制御するために分離する工程が不要である。
補助層が導電物質からなる場合、 ビッ ト線を半導体内に埋め込まれた不純物領 域のみで構成した場合に比ぺビッ ト線の抵抗が格段に低減された。 また、 第 1制 御電極を補助層の側面と上面を覆う形状とした場合、 第〗制御電極の抵抗がサイ ドウオール形に比べ低減された。
さらに、 第 2制御電極のラインとスペースの幅をリソグラフィの最小限界値で 形成しても、 第 2制御電極の合わせずれによりリーク電流が増大したりチャネル 幅が減少することがなく、 その結果、 読み出し信号の S /N比が低下しない。

Claims

請求の範囲
1 . メモリセルを有し、
当該メモリセルが、 半導体からなるチヤネル形成領域と、
積層された複数の誘電体膜からなり電荷保持能力を有した電荷蓄積膜と 上記チャネル形成領域の両端部上に重なる上記電荷蓄積膜の領域からな る 2つの記憶部と、
上記記憶部間で上記チャネル形成領域上に接した単層の誘電体膜と、 互いに対向する面の主な領域が順テーパ状となるように上記記憶部の各 々の上に 1つずつ形成された 2つの第 1制御電極と、
上記 2つの第 1制御電極間のスぺ スに各第 1制御電極と絶緑された伏 態で埋め込まれ、 かつ上記単層の誘電体膜上に接した第 2制御電極と
を有した不揮発性半導体記憶装置。
2 . 上記メモリセルが、 上記チャネル形成領域と逆導電型の半導体からなり チャネル形成領域を挟んで互 tゝに離間する 2つの不純物領域と、
上記 2つの不純物領域上に各々形成され、 上記第 1制御電極の、 上記メ モリセルの外側に面したそれぞれの面に近接した 2つの補助層と
をさらに有した請求項 1記載の不揮発性半導体記憶装置。
3 . 上記補助層は、 誘電体膜を介在させた状態で上記第】制御電極の外側面 に近接した導電層からなる
請求項 2記載の不揮発性半導体記憶装置。
4 . 上記導電層は、 上記不純物領域と同じ導電型の不純物が導入された多結 晶珪素または非晶質珪素の層からなる
請求項 3記載の不揮発性半導体記憶装置。
5 . 上記捕助層は、 上記第 1制御電極の外側面に近接した誘電体層からなる 請求項 2記載の不揮発性半導体記憶装置。
6 . 上記チャネル形成領域、 上記 2つの記憶部、 上記第 1および第 2制御電 極、 上記 2つの補助層および上記 2つの不純物領域を有したメモリセルが行列状 に複数配置されてメモリセルアレイが構成され、
上記 2つの補助層のそれぞれが、 列方向に長く配置されて複数のメモリ セルで共有され、 かつ行方向に隣接した 2つのメモリセルで共有され、
上記 2つの第 1制御電極が、 上記 2つの補助層に沿って配置されて複数 のメモリセルで共有され、
上記第 2制御電極が、 行方向に長く配置されて複数のメモリセルで共有 された
請求項 2記載の不揮発性半導体記憶装置。
7 . 行方向に隣接した 2つのメモリセルで共有された上記補助層を幅方向両 側から挟む 2つの上記第 1制御電極が電気的に導通している
請求項 6記載の不揮発性半導体記憶装置。
8 . 上記第 1制御電極が、 上記補助層の幅方向両側に形成されたサイ ドウォ ール形状の導電層からなり、
上記サイ ドウオール形状を有した 2つの第 1制御電極が、 上記メモリセ ルァレィの外側で互いに接続された
請求項 7記載の不揮発性半導体記憶装置。
9 . 上記第 1 .制御電極は、 上記補助層の 2つの側面と上面とを覆う導電層か らなる 請求項 7記載の不揮発性半導体記憶装置。
1 0 . 列方向に隣接したメモリセル間で上記チャネル形成領域を電気的に分離 する誘電体分離層が、 少なくとも上記第 2制御電極間の上記半導体の表面領域に 形成された ·
請求項 6記載の不揮発性半導体記憶装置。
1 1 . 上記第 2制御電極は、 その幅方向両側にサイ ドウオールを有し、 当該サイ ドウォールのそれぞれが上記誘電体分離層の緑部上に重なつた 請求項〗 0記載の不揮発性半導体記憶装置。
1 2 . 複数のメモリセルを有し、
各メモリセルが、
第 1導電型半導体からなるチヤネル形成領域と、
第 2導電型半導体からなり上記チャネル形成領域を挟んで互いに離間し た第 1および第 2不純物領域と、
上記第〗および第 2不純物領域の離間方向と直交する方向に長く配置さ れて複数のメモリセルで共有された制御電極と、
上記制御電極の直ぐ下の層に形成された複数の誘電体膜からなり、 上記 チヤネル形成領域上に重なつた部分に情報を記憶する電荷蓄積膜とを有し、 上記第〗および第 2不純物領域の離間方向と直交する方向に隣接するメ モリセルが誘電体分離層によつて電気的に分離され、
上記誘電体分離層によって分離された上記隣接メモリセルの上記第 1不 純物領域同士および上記第 2不純物領域同士が、 それぞれ導電層により接続され た
不揮発性半導体記憶装置。
1 3 . 第 1導電型半導体からなるチャネル形成領域と、 上記チャネル形成領域 を挟んで離間し第 2導電型半導体からなる 2つの不純物領域と、 上記 2つの不純 物領域に近い上記チャネル形成領域の両端部上に複数の誘電体膜からなる電荷蓄 積膜を介在させた状態で形成された 2つの第 1制御電極と、 第 1制御電極間の上 記チャネル形成領域上に単層の誘電体膜を介在させた伏態で対面し、 上記不純物 領域の離間方向に長く配置された第 2制御電極とを有した不揮発性半導体記憶装 置の製造方法であって、 上記製造方法が以下の諸工程、 すなわち、
上記不純物領域の離間方向と直交する方向に長いライン形状を有した補 助層を上記不純物領域上または上記不純物領域が形成される半導体領域上に形成 し、
上記補助層の表面と上記チャネル形成領域の表面との上に上記電荷蓄積 膜を形成し、
上記電荷蓄積膜を介在させた状態で上記補助層に沿って上記第 1制御電 極を形成し、
上記第〗制御電極をマスクとしたェツチングにより電荷蓄積膜の一部を 除去し、
上記電荷蓄積膜の除去により露出した上記チャネル形成領域の表面と上 記第〗制御電極の表面とに単層の誘電体膜を形成し、
上記単層の誘電体膜と上記補助層との上に上記第 2制御電極を形成する 各工程を含む不揮発性半導体記憶装置の製造方法。
1 . 上記補助層は、 誘電体層からなる
請求項 1 3記載の不揮発性半導体記憶装置の製造方法。
1 5 . 上記補助層は、 導電層からなる
請求項 1 3記載の不揮発性半導体記憶装置の製造方法。
1 6 . 上記補助層は、 第 2導電型不純物が導入された多結晶珪素または非晶質 珪素からなる
請求項 1 5記載の不揮発性半導体記憶装置の製造方法。
1 7 . 上記補助層を拡散源とした固相拡散により上記第 2導電型の不純物領域 を形成する工程をさらに含む
請求項 1 6記載の不揮発' f生半導体記憶装置の製造方法。
1 8 . 上記第 2制御電極と上記補助層との間を絶緑するために、 上記補助層を なす多結晶珪素または非晶質珪素の表面を選択的に熱酸化する工程をさらに含む 請求項 1 6記載の不揮発性半導体記憶装置の製造方法。
1 9 . 上記補助層の形成工程が以下の諸工程、 すなわち、
パッ ド酸化膜、 窒化膜および犠牲層をこの順で積層して積層膜を形成し 上記積層膜の一部をエッチングにより除去し、
第 2導電型不純物が導入された多結晶珪素または非晶質珪素を上記積層 膜の除去した部分に埋め込んで上記補助層を形成し、
上記犠牲層を除去し、
上記窒化膜を酸化阻止膜として上記多結晶珪素または非晶質珪素の表面 を熱酸化する
各工程を含む請求項 1 8記載の不揮発性半導体記憶装置の製造方法。 2 0 . 上記多結晶珪素または非晶質珪素の表面を熱酸化する際に、 上記多結晶 珪素または非晶質珪素を拡散源とした固相拡散により第 2導電型の上記不純物領 域を形成する
請求項〗 9記載の不揮発性半導体記憶装置の製造方法。
1 . 上記補助層の形成工程が以下の諸工程、 すなわち、
上記補助層のパタ一ンにて上記積層膜に開口部を形成し、
上記開口部を通して第 2導電型不純物を導入して、 上記開口部底面に露 出する半導体領域に第 2導電型の上記不純物領域を形成し、
不純物が導入された多結晶珪素または非晶質珪素を上記開口部内に埋め 込む
各工程をさらに含む請求項】 9記載の不揮発性半導体記憶装置の製造方 法。
2 2 . 上記第 1制御電極の形成工程では、 導電膜を堆積しエッチパックするこ とにより上記補助層の幅方向両側にサイ ドウオール形状の第 1制御電極を形成す る
請求項 1 3記載の不揮発性半導体記憶装置の製造方法。
2 3 . 上記第 1制御電極の形成工程が、
導電膜を堆積し、
上記補助層の上方に位置する導電膜上にエッチング保護層を形成し、 補助層の上方部分をェッチング保護層により保護しながら上 導電膜を エッチングし、 上記チャネル形成領域の中央部の上方に位置する部分で上記導電 膜を分離する
各工程をさらに含む請求項 1 3記載の不揮発性半導体記憶装置の製造方 法。
2 4 . 上記エッチング保護層の形成工程が、
上記補助層の形状を反映してできた上記導電膜の凹部の内壁に酸化阻止 膜を形成し、
酸化阻止膜に覆われていな t、上記補助層の上方に位置する導電膜部分の 表面を熱酸化して上記ェツチング保護層を形成し、
上記酸化阻止膜を除去する
各工程をさらに含む請求項 2 3記載の不揮発性半導体記憶装置の製造方 法。
5 . 一方向に長い平行ライン状の誘電体分離層を第〗導電型の半導体に形成 し、 不純物が導入された多結晶珪素または非晶質珪素からなる補助層を、 上記誘 電体分離層と直交する方向に長 ^、平行ラィン状に形成し、
上記誘電体分離層の間で上記補助層の配置領域と重なる半導体箇所に、 第 2導電型の上記不純物領域を形成する
各工程をさらに含む請求項 1 3記載の不揮発性半導体記憶装置の製造方 法。
2 6 . 上記第 1制御電極を形成する工程が以下の諸工程、 すなわち、 上記第 1制御電極となる導電膜を堆積し、
上記第 1制御電極の引き出し領域となる導電膜部分の上にェッチング保 護層を形成し、
上記導電膜をェツチバックする
各工程を含む請求項 1 3記載の不揮発性半導体記憶装置の製造方法。
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