WO2002050898A1 - Dispositif a circuit integre semi-conducteur - Google Patents

Description

技術分野

この発明は、半導体集積回路装置に関し、特に半導体基板に基板実装 用の半田バンプ等の突起状電極が形成されたものに利用して有効な技術 に関する。 明

背景技術 田

半田バンプ等の突起状電極が形成さ書れた半導体集積回路装置 （以下単 にフリップチップ型半導体集積回路装置とも称する） の例としては、'特 開平 5 - 2 1 8 0 4 2号公報、 特開平 8 - 2 5 0 4 9 8号公報、米国特 許第 5 5 4 7 7 4 0号公報がある。 これらの各公報には、 フリップチッ プ型半導体集積回路装置の基本形態の一つ力示されている。

上記公報記載のフリップチップ型半導体集積回路装置は、 例えばその チップのボンディングパッドから再配線を引き回し、再配線に接続され たバンプ電極をチップの表面にアレイ （エリアアレイ）状に配置し、 か かるエリアアレイ状に配置されたノくンプ電極を表面保護膜から露出させ る。 これによつて、 バンプ «ϋの間隔を拡大させ、実装基板の配線にバ ンプ電極を接続するという基板実装を容易にするとともに、 £線間隔の 広い低コス卜の実装基板の利用を可能にするものである。 このようなフ リップチップ型半導体集積回路装置においては、 バンプ電極は直接に実 装基板に接続される端子であり、 バンプ電極のみ力露出されて半導体チ ップのボンディングパッドは絶縁膜もしくは保護膜に覆われてしまう。 それ故、 上記バンプ電極は、 Q F Pなどのパッケージのリードピン等の 外部接続端子に相当するものとされる。 上記のようなフリップチップ型半導体集積回路装置において、 高機能 化に向けて内部回路の回路規模が益々増大する傾向にある。 回路規模の 増大に対応して 1つの半導体チップのサイズが大型化する反面、 回路の 配線幅は小さくなる。 このため、例えば、 クロックで動作する半導体集 積回路装置では、外部端子から供給されたク口ックカ内部の配線を通し て伝えられる間に信号遅延力性じ、 個々の内部回路に供給されるクロッ ク間にスキュ一力生じ、 それを吸収するためのタイミングマ一ジンが必 要となってクロックの高周波数化が妨げられる。 また、低消費電力や、 素子の微細化等に対応して電源電圧を降圧して内部回路の動作電圧とす る場合、 上記内部配線での «1£ロスを防ぐためには複数個の降圧 ¾E発 生回路を設ける必 があり、 かかる降圧回路部での消費電流力 曽大した り、 回路規模が増大したりするという問題が生じる。

本発明の一つの目的は、 動作の高速化、 回路の合理的な配置を可能に した半導体集積回路装置を提供することにある。

本発明の他の目的は、 簡単な構成でチップ内の回路レイァゥ卜の自由 度を高くした半導体集積回路装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は、 本明細書の 記述および添付図面から明らかになるであろう。 発明の開示

本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば、 下記の通りである。 すなわち、半導体基板の一主面上に回路を 構成する回路素子及び配線及びかかる回路と電気的に接続された第 1電 極を設け、上記第 1電極の表面の開口部を除いた上記回路上に有機絶縁 膜を形成し、 かかる有機絶縁膜上に第 1及び第 外部接続用電極を設け 、 上記第 1及び第 2外部接続用電極と第 1 ¾@とを電気的に接続するた めの導電層を上記有機絶縁膜上に被着させる。 図面の簡単な説明

第 1図は、 この発明に係る半導体集積回路装置の一実施例を示す概略 構成図であり、

第 2図は、 この発明に係る半導体集積回路装置の一実施例を示す平面 図であり、

第 3図は、 この発明力適用される D R AMの一実施例を示す概略レイ ァゥト図であり、

第 4図は、 この発明に係る半導体集積回路装置のクロック入力部の一 実施例を示すブロック図であり、

第 5図は、 この発明に係る半導体集積回路装置の一実施例を示す概略 断面図であり、

第 6図は、 この発明に係る半導体集積回路装置の一実施例を示す概略 平面図であり、

第 7図は、 この発明に係る半導体集積回路装置の一実施例を示すプロ ック図であり、

第 8図は、 この発明に係る半導体集積回路装置の一実施例を示す概略 平面図であり、

第 9図は、 この発明に係る半導体集積回路装置の一実施例を示す概略 断面図であり、

第 1 0図は、 この発明に係る半導体集積回路装置の他の一実施例を示 す概略平面図であり、

第 1 1図は、 この発明に係る半導体集積回路装置の他の一実施例を示 す概略構成図であり、

第 1 2図は、 この発明力適用される D R AMの他の一実施例を示す概 略レイァゥト図であり、

第 1 3図は、 第 1 2図の D RAMのクロック入力部の一実施例を示す プロック図であり、

第 1 4図は、 この発明に係る半導体集積回路装置の他の一実施例を示 す平面図であり、

第 1 5図は、 この発明に係る再配線の製造方法の一実施例をを説明す るための概略断面図であり、

第 1 6図は、 この発明に係る半導体集積回路装置に設けられる再配線 の他の一実施例を示す断面図であり、

第 1 7図は、 この発明に係る半導体集積回路装置を構成する半導体チ ップに形成されるロジック回路及び外部入出力回路の一実施例を示すデ ノ ィス構造の縦断面図であり、

第 1 8図は、 この発明に係る半導体集積回路装置の再配線の製造方法 の一実施例の一部を説明するための該素子構造断面図であり、

第 1 9図は、 この発明に係る半導体集積回路装置の再配線の製造方法 の一実施例の残り一部を説明するための該素子構造断面図であり、 第 2 0図は、 この発明に係るフリップチップ型半導体集積回路の製造 工程を説明するための 1つの段階での斜視図であり、

第 2 1図は、 この発明に係るフリップチップ型半導体集積回路の製造 工程を説明するための他の 1つの段階での斜視図であり、

第 2 2図は、 この発明に係るフリップチップ型半導体集積回路の製造 工程を説明するための他の 1つの段階での斜視図であり、

第 2 3図は、 この発明に係るフリップチップ型半導体集積回路の製造 工程を説明するための他の 1つの段階での斜視図であり、

第 2 4図は、 この発明に係るフリップチップ型半導体集積回路の製造 工程を説明するための他の 1つの段階での斜視図であり、 第 2 5図は、 本発明に係るフリップチップ型半導体集積回路装置の再 配線形成工程以降の製造工程フローを説明するためのフ口一チヤ一ト図 であり、

第 2 6図は、 この発明に係る半導体集積回路装置の他の一実施例を示 す概略断面図であり、

第 2 7図は、 この発明に係る半導体集積回路装置の更に他の一実施例 を示す概略構成図であり、

第 2 8図は、 この発明に係る半導体集積回路装置の更に他の一実施例 を示す平面図であり、

第 2 9図は、 この発明に係る半導体集積回路装置の更に他の一実施例 を示す平面図である。 発明を実施するための最良の形態

この発明をより詳細に説述するために、添付の図面に従つてこれを説 明する。 ' 第 1図には、 この発明に係る半導体集積回路装置の一実施例の概略構 成図力示されている。 第 1図（A) には、 断面部分が示され、第 1図 （ B ) には平面部分が示されている。 この実施例の半導体集積回路装置で は、 半導体チップ 0 6の一主面側に、 図示しな回路素子及び配線力形成 される。 この配線のうち、 最上層の配線によりパッド 0 4が形成される 。 このパッド 4 0の開口部を除いて第 1層目の有機絶縁膜 0 2が形成さ れる。 特に制限されないが、 この有機絶縁膜 0 2は、 ポリイミドにより 構成される。

このポリイミ ドからなる第 1層目の有機絶縁膜上には、 上記半導体チ ップ 0 6の主面側に形成された少なくとも 2つのパッド 0 4間を電気的 に接続する導電層としての再配線層 0 5力形成される。 そして、 かかる 再配線層 0 5の表面のうち、 バンプ電極 0 3力形成される開口部を除い て第 2層目の有機絶縁膜 0 1が形成される。上記バンプ電極は、 1つの 再配線 0 5に対して少なくとも 2個が設けられる。

この実施例の再配線 0 5は、 単に半導体チップのボンディングパッド から再配線を弓 iき回してバンプ電極の間隔を拡大させて実装基板の配線 にバンプ電極を接続して一般的な I Cパッケージのリ一ドビンに置き換 えられるものではなく、 2つのバンプ電極 0 3間を相互に接続するとと ともに、 半導体チップに設けられた 2個のパッド （ボンディングパッド ) に接続するという配線としての役割を持たせるようにするものである 。 このような再 £線 0 5の構成は、 次に説明するような電源供給手段と して有益なものとなる。

特に制限されないが、上記半導体チップ 0 6の主面には、上記 2つの パッド 0 4を接続するための最上位配線層 0 7力形成される。 この最上 位配線層 0 7により、例えば半導体チップ 0 6の主面側に形成された回 路素子に電源電圧等の動作電圧力与えられる。

第 2図には、 この発明に係る半導体集積回路装置の一実施例の平面図 力示されている。 この実施例の半導体集積回路装置は、特に制限されな いが、 ダイナミック型 R AM (ランダム，アクセス ·メモリ） に向けら れており、 再配線とそれに接続されるバンプ電極及びパッドのレイナウ 卜が示されている。

同図において、 くンプ電極は〇で示されており、 パッドは小さな口で 示されている。 これらバンプ電極とパッドとが再配線により相互に接続 される。 前記再配線 0 5は、 その機能に応じて直流電圧用と交流信号用 との 2種類に分けられる。 例示的に示されている 1つの配線層 6 0 5は ヽ従来のウェハ · レベル C S P (chip size package)での再 線と同じ く、 1つのバンプ電極と 1つのパッドとを一対一に対応して接続するも のであり、 アドレス及び制御信号の入力や、 データの入出力に用いられ る。 これらの各信号線 6 0 5は、 それを通して伝えられるデジタノレ信号 の高速伝達を行うようにするために、 寄生容量を小さくすることと、 高 密度に設けられる複数のパッドに対応して比較的細く形成された 線幅 の再配線層が用いられる。

この実施例では、前記再 ¾線層 0 5を利用して低ィンピ一ダンスの電 源供給を可能にするものである。 同図において、半導体チップの左端を 上下に延長し、 上下部で中央部に向かつて折り曲げられた太 ヽ配線幅の 再配線層 1 0 5は電源電圧 V D Dを供給するために設けられる。 この再 配線層 1 0 5には、上部に 3個、 中央部に 1個及び下部に 3個のバンプ 電極力設けられ、外部からは合計 7箇所から電源電圧 V D Dの供給が行 われる。 この再配線 1 0 5は、幹線となるべき太い配線幅の部分と、 そ こから分岐して比較的細い配線により複数箇所で半導体チップの複数個 のパッドと接続される部分からなる。 これらの複数のパッドから前記の ような最上層の 線を介して回路素子への電源電圧 V D Dの供給カ行わ れる。

半導体チップの右端を上下に延長し、上下で中央部に向かって折り曲 げられた太い配線幅の再配線層 2 0 5は、 回路の接地電位 V S Sを供給 するために設けられる。 この再 £線層 2 0 5には、上部に 2個、 中央部 に 1個及び下部に 3個のバンプ電極が設けられ、 外部からは合計 6箇所 から回路の接地電位 V S Sの供給が行われる。 この再 £線 2 0 5は、幹 線となるべき太 、配線幅の部分と、 そこから分岐して比較的細 ヽ 1&線に より複数箇所で半導体チップの複数個のパッドと接続される部分からな る。 これらの複数のパッドから前記のような最上層の £線を介して回路 素子への回路の接地電位 V S Sの供給が行われる。 このような電源電圧 V D D, V S S等の供給に太い 線幅の再配線層を用いると、上記信号 線 6 0 5とは逆に比較的大きな寄生容量が形成される。 電源供給線 V D Dや V S Sの場合には、 それに設けられる寄生容量が電圧安定ィ匕に寄与 するものとなる。

この実施例では、 出力回路で発生する比較的大きな電源ノイズが、 そ れ以外の入力回路や内部回路に伝わるを軽減するために、 出力回路用に 独立に電源供給経路カ設けられる。 つまり、再配線層 3 0 5は、 出力回 路に回路の接地電位 V S S Qを供給するものであり、 半導体チップ上に 4つに分割して設けられ、 それぞれに接地電位 V S S Qを供給するため のバンプ電極力設けられる。 これらの |¾泉線 3 0 5は、 ノくンプ電極を介 して実装基板上の配線により相互に接続されて同じ接地電位 V S S Qが 供給される。

上記出力回路用の電源電圧 V D D Qを供給するための再配線層 4 0 5 は、半導体チップの中央部分を上下に延長するよう配置される。 この再 配線層 4 0 5には、 上下端で 2個ずつのバンプ電極と、 中央部に 1個の バンプ電極力設けられて、 合計 5箇所から上記電源電圧 V D D Qの供給 力行われる。

この実施例では、上記のような直流的な電圧を供給するために再配線 層を利用するものの他、 交流的な信号を伝える信号線にも再 £線層が利 . 用される。再配線層 5 0 5は、 クロック C L Kを伝えるものであり、半 導体チップの中央部分に設けられたバンプ ¾@からクロック C L Κが供 給され、 中央部に設けられたパッド及び上下端に設けられたパッドに対 してクロック C L Kを伝えるようにする。 これにより、大言己憶容量化の ために比較的大きなサイズに形成された半導体チップに対して、 低抵抗 値の再配線層 5 5によりクロック C L Κの分配が行われるととなり、 内 部回路でのクロック C L Κのスキューが低減されて、 動作の高速化が可 能になるものである。 特に制限されないが、 この実施例の D R AMチップでは、 4つのメモ リバンクを持つ、 シンクロナス D R AM又は D D R構成のシンクロナス D R AMであり、上記 4つのメモリバンクから 6 4ビッ卜単位でのメモ リアクセスが行われるようにされる。 入出力回路は、 6 4個から構成さ れて半導体チップの中央部に上下方向に並んで配置される。 したがって 、 その動作電圧 V D D Q及び V S S Qを供給する電源線としての再配線 層 3 0 5及び 4 0 5がかかる入出力回路に対応して上記のように設けら れる。

上記のように 6 4個の入出力回路が半導体チップの中央部に比較的長 い距離を持って分散して配置される。 このため、上下端に配置される入 出力回路間の距離が長くなり、 クロック C L Kの伝搬遅延がそのままス キューとして現れて、高速化を妨げる。 この実施例では、 中央部にクロ ック C L Kを供給するバンプ電極を設けて、 そこから上下に分岐して再 配線 5 0 5によりクロック C L Kの分配を行うものであるので、上記上 下端に配置された入出力回路の距離に対して半分の距離でクロックを分 配すること、 及び低抵抗の再配線 5 0 5を用いることにより、 クロック の供給経路での伝搬遅延を小さくすることができる。 つまり、 クロック のスキューは、 バンプ電極に隣接して設けられたパッドからクロックを 受ける回路と、 両端に設けられたパッドからクロックを受ける回路との スキュ一カ最大となり、 上記のような再配線 5 0 5を利用することによ り大幅に低減させることができる。

第 3図には、 この発明が適用される D R AMの一実施例の概略レイァ ゥ卜図が示されている。 この実施例の D R AMのレイァゥトは、前記第 2図の D RAMの再配線及びパッドに対応している。 同図において、 メ モリアレイ又はメモリマツ ト 1 4は、 複数に分割されて設けられる。 半 導体チップの縦中央部分には、前記のように入出力回路が分散して配置 され、 それに対応して入出力制御回路 13力待設けられる。 入出力制御回 路 13は、上記チップの縦中央部を挟むように 2つの分けられたメモリ アレイ 14に対して 4個ずつ力待設けられる。 これにより、 1つの入出力 制御回路 13では、 8個の入出力回路を受け持つこととなる。

上言己左右のメモリアレイに対応して設けられた 4個ずつの入出力制御 回路 13は、 上下に分けられた 2個ずつが 1組とされて 1のクロック入 力バッファ 1 1力割り当てられる。 更に左右に隣接して設けられる 2つ のクロックバッファ 11に対して 1つのクロック入力パッド CLKUと CLKD力設けられる。 また、 チップの中央部にも、 クロック入力パッ ド CLKCが設けられる。

これらのクロック入力パッド CLU、 CLKC及び CLKDは、 クロ ック入力用の再配線 12により相互に接続される。 この再配線 12は、 またクロック入力用の半田バンプ電極 10にも接続される。 この構成に より、 クロック入力用の半田バンプ電極 10から入力されたクロック C LKは、再配線 12を介して上記クロック入力パッド CLK、 CLKU 及び CLKDに伝えられる。

上記各クロック入力パッド CLKU、 CLKC及び CLKDからは、 DRAMチップのアルミ二ユウム等のからなる最上層金属配線層 15を 介してクロック入力バッファ 1 1に伝えられる。 これらの各クロック入 カバッファ 1 1で形成された内部ク口ック信号は、特に制限されないが 、 同じく DRAMチップのアルミ二ユウム等のからなる最上層金属配線 層 15を介して入出力制御回路 13に伝えられる。特に制限されないが 、 クロック入力パッド C LKCに対応して設けられたクロック入力バッ ファ 11は、 図示しないアドレス入力回路、 データ入力回路あるいは R AS, CAS, WE等の制御信号入力回路等に供給される内部クロック 信号を形成する。 第 4図には、 この発明に係る半導体集積回路装置のクロック入力部の 一実施例のプロック図が示されている。 この実施例は、前記第 3図の D ARMのクロック入力回路に対応している。

クロック入力用のバンプ電極 10は、 再 IS泉 12によってクロック入 力パッド CLKU、 CLKC及び CLKDに接続される。 クロック入力 ノ、。ッド CLKCから供給されたクロックは、 クロック入力バッファ 1 1 の入力に伝えられる。 このクロック入力バッファ 11から出力される内 部クロックは、 リ一ド Zライト制御回路 1 6に伝えられる。 リ一ドンラ ィト制御回路 16は、 図示しないコマンドにより読み出し動作力 旨示さ れたなら読み出し制御信号 R E A Dを形成する。

上記読み出し制御信号 READは、 クロック入力パッド CLKUと C LKDに対応して設けられたクロック入力バッファ 1 1の制御信号とさ れ、 読み出し制御信号 READ力有効レベルとされたなら、 上記クロッ ク入力パッド CLKU及び CLKDを通して入力されたクロック信から 出力レジスタクロック QCLK0ないし QCLK3を形成し、入出力制 御回路 13に含まれる出力レジスタ回路 1 7に伝える。 出力レジスタ回 路 1 7は、上記出力レジスタクロック QCLK0ないし QCLK3によ り、 読み出しデータ da t aを取り込み、 出力バッファ回路 18を通し て入出力パッド 19に出力信号を伝える。 これらの入出力パッド 19は 、 図示しない再 線を介して入出力用のバンプ電極に接続されている。 第 5図には、 この発明に係る半導体集積回路装置の一実施例の概略断 面図が示されている。 この実施例は、 特に制限されないが、 前記第 3図 又は第 4図のクロック入力部に対応している。

この実施例の半導体集積回路装置は、後述する第 20図〜第 24図の ようにウェハ ·プロセスによりパッケージまで形成してしまうことから 、上記再 ¾線及びバンプ電極を WP P (ウエノヽ ·プロセス ·パッケージ の略） 配線 （層） あるいは WPPバンプと呼ばれる場合がある。 以下、 この WPP配線層、 あるいは WPPバンプの用語を用いて説明する。 W P Pバンプは、 WP P配線層の上に形成されて電気的接続が行われる。 この W P P配線層は、 図示しな 、前記有機絶縁膜上に被着されおり、 そ の開口部でチップのメタル PAD (パッド） と接続される。 このメタル PADは、 チップ上の最上層のメタル配線により回路 1と接続される。 特に制限されな 、が、 このメタル P A Dが前記クロック入力パッド C L KCに対応しており、 回路 1が前記クロック入力バッファ 1 1に対応し ている。

上記 WP P配線層は、上記回路 1に対応したメタル PAD部から更に 延長されて回路 2に対応したメタル PADに開口部で接続される。 この メタル P A Dと回路 2は、前記同様にチップ上のメ夕ノレ配線により接続 される。 この回路 2は、 前記読み出し制御信号 READにより動作が制 御されて、 図示しないクロック入力パッド CLKU又は CLKDを通し て入力されたク口ック信号を受ける入力バッファ； L 1を構成する。 第 6図には、 この発明に係る半導体集積回路装置の一実施例の概略平 面図が示されている。 この実施例は、 特に制限されないが、 前記第 3図 又は第 4図のクロック入力部に対応している。

前記同様なクロック信号 WP Pノくンプは、 WP P配線層の上に形成さ れて電気的接続が行われる。 この W P P配線層は、 図示しな ゝ前言己有機 絶縁膜上に被着されおり、 その開口部でチップの CLK PAD (クロ ック ノ、。ッド） と接続される。 この CLK PADは、 チップ上の最上 層のメタル配線からなる C L Kfc線によりクロックバッファ回路と接続 され、 同様な配線により周辺回路に接続させこの周辺回路は、例えば前 記リ一ド/ライト制御回路 16を構成する。

上記 W P P配線層は、 上記クロックバッファ回路に対応した C L K P A D部から更に上下に分岐されて延長され、前記 C L K Uと C L K D に対応した 2つの CLK PADに開口部で接続される。 これらの CL K PADは、前記同様にチップ上のメタル配線により周辺回路に接続 される。 この周辺回路は、 前記読み出し制御信号 READにより動作が 制御されて、 図示しないクロック入力パッド CLKU又は CLKDを通 して入力されたク口ック信号を受ける入力バッファ 1 1を含んだ出力制 御回路 1 3を構成する。

第 7図には、 この発明に係る半導体集積回路装置の一実施例のブロッ ク図が示されている。 この実施例は、 特に制限されないが、 前記第 3図 又は第 4図のクロック入力部に対応している。

前記同様なクロック信号 WP Pバンプは、 WP P配線層の上に形成さ れて電気的接続が行われる。 この WPP配線層は、 図示しない前記有機 絶縁膜上に被着されおり、 その開口部でク口ック信号 WP Pバンプに接 続される。 この WPP配線層 （CLK配線） には、 それが分配される周 辺回路のクロックバッファ回路に対応したパッド PADに接続される。 この実施例では、 クロック信号 WPPバンプから、 それ力分配される 周辺回路のクロックノ ソファの入力部に対応したパッ ド P A Dまでが、 前記のような WPP配線 （再配線） で構成された低抵抗のクロック配線 で導かれる力、ら、 そこでの信号遅延が小さく、相互のクロックスキュ一 も小さくなる。 上記各パッド P A Dは、前記第 3図ないし第 6図の実施 例に示された各パッドに対応している。 したカ って、 各周辺回路は、 リ 一ド/ライト制御回路 1 6や出力制御回路 13に対応される。

第 8図には、 この発明に係る半導体集積回路装置の一実施例の概略平 面図力示されている。 この実施例は、 外部電源分配例に向けられており 、半導体チップに形成される各回路に対して、電源電圧 VDDと回路の 接地電位 V S Sの電源供給経路が示されている。 半導体チップの左右端を上下に延長するように一対の WP P配線が設 けられる。 上記一対の WPP配線のうち、 特に制限されないが、 左側に 配置される W P P配線が電源電圧 V D Dを供給するものとされる。 この WP P配線の上下端及び中央部において、 それぞれチップの中央寄りに 分岐して設けられた突出部に WPPバンプ力設けられ、 かかる上下端と 中央部との 3箇所から電源紐 VDDの供給が行われる。 また、右側に 配置される WP P配線が回路の接地電位 V S Sを供給するものとされる 。 この WPP配線の上下端及び中央部において、 それぞれチップの中央 寄りに分岐して設けられた突出部に W P Pバンプが設けられて、 上下端 と中央部との 3箇所から回路の接地電位 V S Sの供給力行われる。 特に制限されないが、 電源電圧 VDD用の WPP配線層のうち、下端 側で WPPバンプから更にチップの中央部に伸びに WPP配線力形成さ れてパッド VDDP ADに接続される。 このパッド VDDP ADは、 チ ップ上の に接続され、 かかるチップ上の配 ϋを介して半導体チップ に形成された回路素子に対して電源電圧 VDDの供給が行われる。 なお 、 電源インピーダンスを小さくす ¾ために、上記幹線を構成する太い W ΡΡ配線から適宜に細い WP P 線を分岐して、上記同様なパッド VD DP ADに接続する構成とし、 各 VDDPADを上記チップ上配線によ り相互接続する構成としてもよい。

前記同様に、 回路の接地電位 V S S用の WP P配線層のうち、 上端側 で WP Pバンプから更にチップの中央部に伸びに WP P配線が形成され てパッド VS S PADに接続される。 このパッド VS S PADは、 チッ プ上の配線に接続され、 かかるチップ上の @¾泉を介して半導体チップに 形成された回路素子に対して回路の接地電位 V S Sの供給が行われる。 なお、電源ィンピーダンスを小さくするために、 上記幹線を構成する太 い WPPId線から適宜に細い WPP配線を分岐して、 上記同様なパッド VS S PADに接続する構成とし、 各 VS S PADを上記チップ上配線 により相互接続する構成としてもよい。

第 9図には、 この発明に係る半導体集積回路装置の一実施例の概略断 面図が示されている。 この実施例は、 特に制限されな L、が、 前記第 7図 の実施例の電源電圧 V D D (又は回路の接地電位 V S S ) の電源供給経 路に向けられている。

WPPバンプは、 WPPfc線層 (VDD) の上に形成されて電気的接 続が行われる。 この WPP 線層には、 図示しない前記有機絶縁膜上に 被着されおり、 その上部には合計 3個の WPPバンプ力待設けられる。 上 記 WPP配線層は、 上言己有機絶縁膜開口部で、 パッド VDDPADと接 続される。 このパッド VDDPADは、 チップ上配線、 つまりは: g_h層 のメタル配線により接続され、 かかるチップ上配線を介して図示しない 各回路素子に電源電圧 VDDの供給が行われる。

第 10図には、 この発明に係る半導体集積回路装置の他の一実施例の 概略平面図が示されている。 この実施例は、 内部電源分配例に向けられ ており、 半導体チップに形成される各回路に対して、 外部から供給され る電源電圧 VDDを降圧した内部電圧 VDD Iの電源供給経路が示され ，る o

半導体チップの左右端及び下端を延長するように WP P配線が設けら れて、 内部電圧 VDD Iを供給する電源配線とされる。 WP P配線に対 して、下端部に横方向に延長させれる WP P配線に分岐が設けられて、 ノ、⁰ッ ド VDD I PADと接続される。 このパッド VDD I PADは、 チ ップ上配線により降圧回路で形成された降圧電圧 VDD Iが伝えられる □ これにより、 半導体チップを左右端及び下端を延長するような WP P 配線層で囲むようにして降圧電圧 V D D Iを伝達させ、 かかる電圧 V D D Iを動作電圧とする周辺回路に対して、複数箇所に設けられたパッド VDD I PADを介して上記降圧電圧 VDD Iの供給力行われる。 上記降圧回路に対する電源電圧 VDDの供給は、 VDD用の WP Pパ ッドが設けられ、 WPP配線層によりパッド VDDP ADに接続される 。 このパッド VDD PADは、 チップ上の配線に接続され、 かかるチッ プ上の配線を介して上記降圧回路に上記電源電圧 VD Dの供給が行われ る。 図示しないが、 電源電圧 VDDを動作 ¾ϊとする回路力伴導体チッ プに搭載される場合、上記 VDD用の WP Ρバンプに接続された WP Ρ £線層により、 それを必要とする回路に対応して設けられたパッド VD D P A Dと接続され、上記降圧回路と同様に電源 ¾ff V D Dの供給が行 われる。

第 11図には、 この発明に係る半導体集積回路装置の他の一実施例の 概略構成図が示されている。 この発明に係る半導体集積回路装置では、 WPP配線層を W P Pバンプとパッド P A Dとを一対一に対応して設け ることに加えて、信号線や電源供給線の一部として用いるものである。 この場合、 異なる配線同士を電気的に分離しつつ、交差させて配置する ことカ必要となる。 上記 W P P配線を多層化すれば、 このような電気的 に分離しつつ交差させることは簡単になるが、 WP P配線の製造プロセ スカ複雑となり、製造コストを高くしてしまう。

この実施例では、 第 11図 （A) に示すように横方向に延長される W PP配線と、 それと直交して縦方向に延長される配線とを電気的に分離 しつつ交差配置する場合、 第 11図 （B) に示すように交差部分におい て上記縦方向に延長される £線をチップ上配線に落として分離させるも のである。 つまり、 第 11図 （A) において上記横方向を延長する WP P配線層の上側に設けられた外部入力信号用の WP Pバンプは、 WP P 配線によりパッド PADを介して、 横方向に延長される WPP配線層の 有機絶縁膜を挟んで下側に形成されたチップ上配線に接続される。 かか るチップ上配線は、上記横方向を延長する WP P配線層の下側を通って パッド P A Dに導かれ、 そこから再び WP P配線に接続されて、他のチ ップ上配線と交差して外部入力信号 P A Dに接続される。

例えば、 第 1 1図 （A) において上記横方向を延長する WP P配線層 により前記内部降圧電圧や外部電源電圧を伝える電源線を構成しても、 この実施例のようにかかる電源線を交差させるようにして入力信号線を 設けることができ、半導体チップ上に形成させれる回路のレイァゥ卜の 自由度を高くすることができる。 つまり、 高速動作が要求されるァドレ ス信号やデータ入力及びデータ出力の信号線は、 WP Pバンプとパッド とが比較的短い距離をもって配置させ、 動作モ一ドを切り替えるための 信号線のように高速な信号伝達を行う必要のないものに対応した信号入 力用の WP Pバンプは、上記ァドレス信号やデータ入力及びデータ出力 に対応した W P Pバンプカ形成される部分を避けるように空きエリアに 形成して上記のような交差部分ではチップ上配線を含む WP P配線で構 成すればよい。

第 1 2図には、 この発明が適用される D RAMの他の一実施例の概略 レイァゥト図が示されている。 この実施例の D R AMのレイァゥトは、 クロック入力系を除 、て前記第 2図の D R AMの再配線及びパッドに対 応している。 すなわち、 メモリアレイ又はメモリマツト 1 4は、前記同 様に複数に分割されて設けられる。 半導体チップの縦中央部分には、 前 記同様に 6 4個の入出力回路力分散して配置され、 それに対応して入出 力制御回路 1 1 4力く設けられる。入出力制御回路 1 1 4は、上記チップ の縦中央部を挟むように 2つの分けられたメモリアレイ 1 4に対して 4 個ずつが設けられる。 これにより、 1つの入出力制御回路 1 1 4では、 8個の入出力回路を受け持つこととなる。

上記左右のメモリアレイに対応して設けられた 4個ずつの出力制御回 路 114は、 それに供 されるクロック入力用のパッド C L KU 1ない し CLKU4及び CLKD1ないし CLKD4力設けられ、再配線 12 によってク口ック再生回路 110で形成された内部ク口ックが伝えられ る。 クロック入力用の半田バンプ電極 10から入力されたクロック CL Kは、再配镍 12によってパッド C LKCまで伝えられ、 そこからチッ プ上配線 15によって、 クロック再生回路 110に伝えられる。 クロッ ク再生回路 110は、 PLL回路又は DLLあるいは SMD回路からな り、上記外部から供給されたクロック C L Kに対応した内部クロック信 号を形成する。 この形成された内部クロック信号は、 上記チップ上配線 によりパッド CLK2に伝えられ、 そこからは上記再配線 12によって 上記各クロック入力用のパッド CLKU 1ないし CLKU 4及び CLK D 1ないし C LKD 4に分配される。

第 13図には、 第 12図の DRAMのクロック入力部の一実施例のブ ロック図が示されている。 クロック入力用のバンプ電極 10は、 再配線 12によってクロック入力パッド CLKCに接続される。 クロック入力 ノ、。ッド C L K Cから供給されたクロックは、 チップ上 泉によりクロッ ク再生回路 110の入力に伝えられる。 このクロック再生回路 110は 、 前記のように PLL回路、 DLL回路あるいは SMD回路のようなク ロック同期ィ匕回路からなり、 クロック入力用のバンプ «¾10から供給 されたクロックと、 所定の位相差を持つようにして同期ィヒされた内部ク ロック信号を形成する。

例えば、外部から供給されたク口ックをそのまま内部回路に伝えると 、 外部から供給されるクロックを受ける入カバッファ回路での信号遅延 分だけ、 内部クロック力遅れてしまう。 この位相遅れを補償するために 、 P L L回路や DL Lあるいは SMD回路力用いられる。

PLL (フェーズ ·ロックド ·ループ） 回路では、 外部から供給され たクロックと V C 0等の電圧制御発振回路で形成されたクロックとの位 相差 （周波数差） を位相比較器で比較し、 両者を一致させるような制御 信号を形成して上記 V C 0を制御するものである。 この P L L回路では 、 上記 P L Lループ内に、言い換えるならば、 上記位相比較器で比較さ れるクロックに上記入カノ、ッファに対応したレプリカ回路で形成された 遅延回路を揷入することにより、外部クロックと内部クロックとの位相 差を無くしたり、 あるいは上記遅延時間を入力バッファでの遅延時間よ りも大きく形成して外部ク口ックに対して内部ク口ックの位相を進めた りすることができる。

例えば、 位相力 ¾1められた内部クロックを生成すると、 かかる内部ク ロックによりデータを出力する際において、 出力回路での信号遅延を補 償して、 上記外部から供給されたクロックと同期してデータ出力を行う ようにすることができる。 また、 P L L回路では N分周回路を上記 P L Lループ内に揷入すれば、 外部ク口ックに対して周波数を N遞倍させた 内部クロックを形成することができる。

D L L (ディレイ .ロックド ·ループ） 回路では、 可変遅延回路で遅 延されたクロックと、 1周期遅れて入力されたクロックとを位相比較器 で比較し、 両者が一致するように上記可変遅延回路の遅延時間を制御す るものであり、 前記 P L L回路と同様に上記位相比較器で比較されるク ロックに、 クロック入力用の入力バッファに対応したレプリカ回路で形 成された遅延回路を揷入することにより、外部ク口ックと内部クロック との位相差を無くしたり、 あるいは上記遅延時間を入力バッファでの遅 延時間よりも大きく形成して外部クロックに対して内部クロックの位相 を進めたりすることができる。

S MD (シンクロナス ' ミラ一 ·ディレイ） 回路は、 ？ し回路ゃ0 L L回路のようなフィードバックループを含まないクロック同期回路で あり、 同期に必要な時間 （ロック時間）力 2〜 3サイクルと短い。 これ は、 入カクロックの周期を遅延回路の段数として測定することにより上 記ロック時間を短くすることができる。 この測定回路は、 遅延回路の構 成要素 1段当たりの遅延時間を時間分解能として測定するものであり、 一般的には C M O Sインバー夕回路の 2段分の遅延時間程度になる。 こ のような S MDを用いたクロック同期回路の例として、特開平 8— 2 3 7 0 9 1号公報がある。

上記ク口ック再生回路 1 1 0で生成された内部クロックは、 パッド C L K 2までチップ上 線で導かれ、 そこからは再配線 1 2によつて入出 力制御回路 1 1 4のクロック入力用パッド C L K U 1〜4及び C L K D 1〜4に分配される。入出力制御回路 1 1 4は、例えばァドレス入力パ ッド 1 1 3と、 かかるパッド 1 1 3から入力されたァドレス信号を受け るァドレス入力バッファ 1 1 2と、 ァドレス信号を取り込むアドレス入 力レジスタ 1 1 1を含む。 上記内部クロックは、 アドレス入力レジスタ 1 1 1に供給される。 この場合、外部クロックと上記アドレスレジスタ に伝えられる内部クロックとを同期化させることにより、 クロック入力 経路でのィ言号遅延を補償することができる。

第 1 4図には、 この発明に係る半導体集積回路装置の他の一実施例の 平面図が示されている。 この実施例の半導体集積回路装置は、特に制限 されない力 スタティック型 R AM (ランダム 'アクセス 'メモリ） に 向けられており、再 |&線とそれに接続されるバンプ電極及びパッドのレ ィァゥ卜が示されている。

同図においても前記同様に、 バンプ電極 2 0等は、 〇で示されており 、 パッド 2 2等は、 小さな口で示されている。 これらノくンプ¾@とノ、。ッ ドとカ再配線 2 1等により相互に接続される。 この実施例でも、 再配線 は、 その機能に応じて直流 ¾ϊ用と交流信号用との 2種類に分けられる 。 例示的に示されている 1つの再配線層 25は、 従来のウェハ'レベル C S Pでの再配線と同じく、 1つのバンプ電極と 1つのパッドとを一対 一に対応して接続するものであり、 アドレス及び制御信号の入力や、 デ —夕の入出力に用いられる。 これらの各信号線 25は、 それを通して伝 えられるデジタル信号の高速伝達を行うようにするために、 寄生容量を 小さくすることと、 高密度に設けられる複数のパッドに対応して比較的 細く形成された配線幅の再配線層が用いられる。

この実施例では、 前記再 £線層を利用して低ィンピーダンスの電源供 給を可能にするものである。 同図において、半導体チップの上半部分と 下半分のチップ周辺部に沿って延長される太い配線幅の再配線層 21は 、 内部降圧電圧 VDDIを供給するために設けられる。 この再配線層 2 1には、 チップの中央部の左右両側に点線で示された降圧電圧回路 23 で形成された降圧電圧 V D D I力 アルミ二ユウム配線等のチップ上配 線 24を介して伝えられる。 例えば、 電源電圧 VDDを 3. 3Vとする と、 上記降圧電圧 VDD Iは 1. 5 Vのような低い電圧とされる。 上記再配線²1以外の再 £線のうち、前記信号入力用の細い再配線を 除いく比較的太い配線幅で形成された再配線は、例えば回路の接地電位 VSSを供給するもの、 あるいは電源電圧 VDDを供給するものと、 前 記同様に電源ノィズの影響を低減させるために出力回路用の電源電圧 V DDQ及び回路の接地電位 VS SQ等とされる。 これらにはバンプ電極 力複数個設けられて、 それぞれから上記 VSSあるいは VDDのように 同じ電圧のもの力供給される。 この実施例の SRAMは、 チップの縦中 央部及び横中央部に周辺回路力配置され、 メモリアレイは係る周辺回路 により 4つのエリアに分散して設けられる。

第 15図には、上記再配線の製造方法を説明するための概略断面図が 示されている。 ) では、半導体基板 （ウェハ） 上に回路が完成され た後に、 有機絶縁膜であるポリイミ ドを塗布し、 写真技術 （ホト、 現像

) によりアルミ二ユウム （A 1 ) パッド上に開口を有する有機絶縁膜を 形成して硬化べ一クする。 （b ) では、 レジスト膜を形成し、 それを写 真技術 （ホ卜、 現像） により再配線の £線パターンを形成する。 （c ) では、 洗浄した後に C u (銅） を電気めつきする。 （d ) ではレジスト 膜除去液浸潰させる。 （e ) では、 上層の有機絶縁膜を形成する。 つま り、 前記同様にポリイミ ド塗布し、 写真技術 （ホト、 現像） によりパン プ電極に開口を持つ上側の有機絶縁膜が形成され、硬化べ一クが行われ o

第 1 6図には、 この発明に係る半導体集積回路装置に設けられる再配 線の他の一実施例の断面図力示されている。半導体チップのー主面側に 、 図示しな回路素子及び配線が形成される。 この配線のうち、最上層の 配線によりパッド 0 4力形成される。 このパッド 4 0の開口部を除いて 第 1層目の有機絶縁膜 0 2力形成される。 特に制限されないが、 この有 機絶縁膜 0 2は、 ポリイミ ドにより構成される。

このポリイミ ドからなる第 1層目の有機絶縁膜上には、 上記半導体チ ップ 0 6の主面側に形成された少なくとも 2つのパッド 0 4間を電気的 に接続する導電層としての再配線層 0 5力形成される。 そして、 かかる 再配線層 0 5の表面のうち、 バンプ電極 0 3力形成される部分には、 C u (銅） ポスト力設けられ、 それ以外の部分には封止樹脂 1 0 1力形成 される。 そして、上記 C uポストの表面には上記バンプ電極 0 3力設け られる。 このバンプ電極 0 3は、 1つの再配線 0 5に対して少なくとも 2個力待設けられる。

第 1 7図には、 この発明に係る半導体集積回路装置を構成する半導体 チップに形成される口ジック回路及び外部入出力回路の一実施例のデバ ィス構造の縦断面が例示されている。 抵抗率 1 0 Ω c mの！)型シリコン 基板 12 0上に、 深さ 0. 8 mの p型ゥエル領域 122力形成されて いる。前記 p型ゥエル領域 12 2内には、 素子分離領域 125で分離さ れ、 n型ドレイン領域 137、 n型ソース領域 136、膜厚 4nmの薄 ぃゲー卜酸化膜 12 7、 及び膜厚 0. 2 mの n型ポリシリコン膜から なるゲート長 0. 2〃mのゲート電極 130によって、電源電圧 1. 8 V動作の nチャネル型トランジスタ （MOSFET又は MI SFETと もいう） 4力形成されている。

前記 p型ゥエル領域 122内には、 素子分離領域 125で分離され、 n型ドレイン領域 139、 n型ソース領域 138、膜厚 8 nmの厚いゲ —ト酸化膜 126、 及び膜厚 0. 2〃mの n型ポリシリコン膜からなる ゲート長 0. 4〃mのゲート電極 131によって、電源電圧 3. 3 V動 作の nチヤネノレ型トランジスタ 5力形成されている。上記 nチャネル型 トランジスタと組み合わされて C M 0 S回路を構成する pチャネル型ト ランジス夕は、 図示しないカ^ 上記 p型シリコン基板 120上に、 n型 ゥエル領域が形成され、 そこに p型ソース領域及びドレイン領域が形成 されて構成される。

前記トランジスタ 4， 5の上部に自己整合コンタクト形成のため、 C VD法により堆積した膜厚 10 0 nmのシリコン窒ィ匕膜 140を配置し 、 CMP法により平坦ィ匕された膜厚 1 //mのコンタクト層間膜 141の 所望の位置に設けられたコンタクトプラグ 142と、 膜厚 0. 5 mの アルミニウム膜からなる第 1金属配線 143と、 CMP法により平坦ィ匕 された膜厚 1 β mの第 1層間膜 144の所望の位置に設けられた第 1層 間プラグ 145と、 膜厚 0. 5 のアルミニウム膜からなる第 2層金 属配線 146と、 CMP法により平坦ィ匕された膜厚 1 mの第 2層間膜 147の所望の位置に設けられた第 2層間ブラグ 148と、膜厚 0. 5 //mのアルミニウム膜からなる第 3層金属 線 149と、 膜厚 0. 8 mの第 3層間膜 150の所望の位置に設けられた第 3層間プラグ 151 と膜厚 1 mのアルミニウム膜からなる第 4層金属配線 152と力設け られる。 この上記第 4金属 線 152は、最上層の金属配線の他にボン ディングパッド等の ¾ としても用いられる。

CPU (中央処理装置） を中心にし、 その周辺回路を構成するメモリ 回路、外部入出力装置等の複数の回路プロックが 1つの半導体基板上に 形成される 1チップのマイクロコンピュータ等を構成するシステム L S Iでは、 MI S CMOS) トランジスタのゲート酸化膜厚は 2種類に分 類される。 MI Sトランジスタの動作電圧に対してある程度の耐圧 （ゲ 一ト酸ィ匕膿の破壊に対する耐圧） を確保する必要がある回路、'例えば、 外部入出力回路、 アナログ入出力回路、 メモリ回路として DRAMを用 いたものでは、 メモリセルのアドレス選択用 MOSFET、 アナログ Z デジタノレ変換器、 デジタル/アナログ変換器等は、特に制限されないが 、 0. 2 imプロセス技術を用いた場合、 ゲート長 0. 4 / mでゲート 酸化膜厚 8 nmの MI Sトランジスタを有する。 これに対して、 降圧さ れた比較的低い内部電圧を動作電源とする回路、 即ち、 ロジック回路、 SRAM. CPUは、 ゲート長 0, 2 μπιでゲート酸化膜厚 4 nmの M I Sトランジスタで構成される。

第 18図及び第 19図は、 この発明に係る半導体集積回路装置の再配 線の製造方法の一実施例を説明するための該素子構造断面図が示されて いる。 第 18図 （A) において、半導体基板に多数の回路素子が形成さ れた半導体チップ 201表面にボンディングパッド 202 ( 202 a及 び 202 b) を形成し、 ボンディングパッド 202の開口部を除いて、 保護層 203で覆った状態のウエノ、断面が示されている。 同図 （A) に 示されるものは、従来のワイヤボンディング接続用ウェハの完成段階に 相当する。 第 1 8図 （B ) に示されるように、 上記ウェハの表面に下部絶縁層 2 0 4を形成し、 かかる下部絶縁膜 2 0 4には、 ボンディングパッド 2 0 2 ( 2 0 2 a及び 2 0 2 b ) の部分を開口させる。

第 1 8図 （C ) に示されるように、 ボンディングパッド 2 0 2 aから バンプ電極を形成すべき位置まで再配線 2 0 5を形成すると同時に、 検 査専用パッド 2 0 2 bについても再配線層 2 9 5を形成する。

第 1 8図 （D) に示されるように、 表面絶縁層 2 0 6を形成し、再配 線層 2 0 5、 2 9 5のボンディングパッド 2 0 2 ( 2 0 2 a及び 2 0 2 b ) 直上部及びバンプ電極の形成部位分を露出させる。

第 1 9図 （E ) に示されるように、 バンプ電極形成部にバンプ電極下 地金属 2 0 7を形成すると共に、 ボンディングパッド 2 0 2 ( 2 0 2 a 及び 2 0 2 b ) の上部にもバンプ電極下地金属層 2 9 7を同時に形成す る。 上記のようにして形成されたボンディングパッド 2 0 2 ( 2 0 2 a 及び 2 0 2 b ) 直上部のバンプ電極下地金属層 2 9 7は、 電源または信 号入出力用ボンディングパッド 2 0 2 aに対応した検査パッド 2 0 9 a 及び検査専用ボンディングバッド 2 0 2 bに対応した検査パッド 2 0 9 bとなる。

第 1 9図 （F ) に示されるように、 検査パッド 2 0 9 a， 2 0 9 に プロ一ブ 2 1 1の先端を接触させてプローブ検査を行い、 回路の冗長性 を利用した不良品の救済や機能の選択を行ない良品と不良品の選別等を 実施する。

第 1 9図 （G) に示されるように、 バンプ電極下地金属 2 0 7上に半 田でバンプ電極 2 0 8を形成し、完成したウェハを個々のチップに切断 分離 （ダイシング） することによってフリップチップ型半導体集積回路 装置が得られる。 ボンディングパッド 2 0 2若しくはその表面の材料に は通常アルミニゥムまたはアルミニゥム合金が使用される力^半導体素 子内部の配線材料の種類によっては、 銅や他の金属を用いても良い。 i m 2 0 3の材質はシリコン酸化膜ゃシリコン窒化膜などの無機膜 のほか、 ポリイミ ドのような有機膜、 及びこれらの組合せが用いられる o 下部絶縁層 2 0 4の材質は、 基板実装後に半導体集積回路装置と実装 基板の熱膨張差などによってバンプ電極 2 0 8に作用する応力 （応力 · 歪み状態） を緩和すると共に再 線 2 0 5のキャパシタンスを低減する ため、 ポリイミ ドゃフッ素系樹脂、 各種エラストマ材料のような低弾性 率 （低弾性係数） かつ低誘電率の有機材料が望ましい。 ここで、 エラス 卜マ材料としては、 シリコン系、 ァクリノレ系などのゴム材料や、 これら ゴム材料を配合した低弾性率の高分子材料など力挙げられる。

下部絶縁層 2 0 4は、 ワニスのスピンコートや印刷、 あるいはフィル ムの貼り付けによって形成される。 下部絶縁層 2 0 4の厚さは応力及び キャパシタンス低減の観点から 3 m程度以上あることが望ましい。 た だし、保觀 2 0 3に有機膜力用いられている場合は、下部絶縁層 2 0 4をこれより薄くするか、 または省略することもできる。

前記再配線 2 0 5には例えば， 厚さ ;！〜 5 m程度の銅または鋼合金 の上下に厚さ 0 . 1〜0 . 5〃m程度のクロム、 チタン、 ニッケル、 二 ッケル合金等を積層した 3層配線構造を使用する。 またアルミニゥム及 びその合金を使用することもできる。

前記表面絶縁層 2 0 6の材質は、 ノ ンプ電極 2 0 8に作用する応力を 緩和するため、 ポリイミ ドゃエポキシ、 フッ素樹脂、 更には各種エラス トマ材料のような、 低弾性率の有機材料が望ましい。 また、前記再配線 の下側絶,椽膜 （更なる絶縁膜） は、 バンプ電極にかかる応力吸収のため 柔らかいものがよく、上側絶縁膜 2 0 6は、保護の鶴点から下側絶縁膜 2 0 4よりも比較的硬い材料を選択してもよい。 具体的には、上側絶縁 膜 2 0 6及び下側絶縁膜 2 0 4は、 感光性ポリイミ ド樹脂膜で形成され 、 熱処理 （キュア）前の溶剤量、分子量、 フイラ一の含有量などを変ィ匕 させることによって、最終的な膜の硬さ （弾性率） を変化させることが 可能である。 また、上下絶縁膜を異なる材料で形成してもよい。 この場 合、 例えば、上側絶縁膜 2 0 6をエポキシ系樹脂で形成し、下側絶縁膜 2 0 4をポリイミ ド系樹脂で形成すること力考えられる。

前記バンプ電極下地金属 2 0 7としては、 クロム、 ニッケル、 ニッケ ル'タングステン、 ニッケル '銅等の半田バリア性の高い金属を厚さ 0 . 3〜 3 m程度形成することが望ましく、 さらに半田の濡れ性及びプ 口一プとの電気的接続性を確保するため、 表面に厚さ 0 . 1 の 金の薄膜層を形成しておくことが望まい、。前記半田バンプ電極 2 0 8 は、 半田バンプ電極下地金属 2 0 7上に半田ペーストを印刷するか、 又 は予め一定寸法に成形済みの半田ボールを転写した後、 リフローさせる ことによって形成することができる。

上記のように電源、信号入出力用ボンディングパッド 2 0 2 a、 プロ ―プ検査用ボンディングパッド 2 0 2 bの両方の直上部に検査パッド 2 0 9を設けることによって、再 線工程後にプロ一プ検査を実施するこ とが可能となるので、再配線工程前のボンディングパッド 2 0 2の損傷 による接続信頼性の低下を防止することができる。特に、 この実施例の ように再 線を信号を分配する配線として用いるときには、 そのプロ一 ブ検査は重要になるものである。

上記の構成では、 形成済みの半田バンプ電極 2 0 8にプローブ 2 1 1 を当てないで検査を行うため、半田パンブ電極 2 0 8の変形が防止でき ると共に、 半田バンプ電極 2 0 8の曲面への偏心したプローブ当てによ るプロ一プ 2 1 1の損傷も防止することができる。

上記の構成では、半田バンプ ¾@ 2 0 8形成前の半田バンプ下地金属 2 0 7にプローブ 2 1 1を当てる必要もないため、半田バンプ下地金属 2 0 7の表面に形成した金などの半田濡れ性向上のための層や、 その下 の半田ノ リァ金属層を傷付ける虞れもなくなり、 半田との接続信頼性低 下を防止することができる。

上記の構成では、 検査パッド 2 0 9を一列に配置することにより、 第 1 9図 （F) に示されているようにプローブ 2 1 1に安価なカンチレバ —方式のプロ一プを使用できる上、 再配線を施さな L、通常のワイヤボン ディング用ウェハのボンディングパッド 2 0 2と、 この実施例で説明し た前記検査パッド 2 0 9とのチップ平面内での位置が同一となるため、 通常のワイヤボンディング用ウェハとプローブ 2 1 1を共用化すること も可能である。

そして、上述のフリップチップ型半導体集積回路装置では、 ボンディ ングパッド 2 0 2の投影面積内に検査パッド 2 0 9力入るため、 検査パ ッド 2 0 9の付加によるキャパシタンスの增加がほとんどない。 なお、 一部のボンディングパッド 2 0 2 bに対してはバンプ電極を設けずに検 査パッド 2 0 2 bのみを設けることにより、半田バンプの数を增加させ ることなく、 再配線工程後にプローブ検査を実施することができる。 第 2 0図ないし第 2 4図には、 この発明に係るフリップチップ型半導 体集積回路の製造工程が各段階毎に斜視図で示されている。 第 2 0図に は、 従来のワイヤボンディング接続用ウェハの完成段階が示されている 。 すなわち、前記第 1 8図 （A) の状態でのウェハ 2 2 0の全体を示し た図であり、 各チップ 2 1 0には夫々前記ボンディングパッド 2 0 2力 形成されている。

フリップチップ型半導体集積回路装置を製造するには、 第 2 0図に示 されたウェハ 2 2 0に、前記第 1 8図 （B ) 、 （C ) 、 （C )及び第 1 9図 （E ) に例示されるように、 下部絶縁層 2 0 4、 再配線 2 0 5、表 面絶縁層 2 0 6、及びバンプ電極下地金属 2 0 7などを形成し、 第 2 1 図に示されたバンプ電極下地金属 2 0 7の形成された状態のウェハ 2 2 0を得る。 第 2 1図の状態は、 断面では第 1 9図 （E ) の状態に相当す る。

次に、 第 2 2図に示されるように、 複数のプローブ 2 1 1をその先端 がウエノ、 2 2 0上の複数の検査パッド 2 0 9 (第 2 2図では図示を省略 ) に同時に接触するよう位置決めし、 固定プローブカード 2 2 1を使用 してプローブ検査を行う。 複数のプローブ 2 1 1を同時に複数の検査パ ッド 2 0 9に接触させることによって、 チップ 2 1 0の 1個分または複 数個分の検査パッド 2 0 9を同時に検査し、接触位置を順次移動させて 検査を行うことによりウェハ 2 2 0上の全てのチップ 2 1 0に対してプ ローブ検査を行う。 この時、 同一のまたは同様な別個のプロープカード 2 2 1を用いて機能選択や欠陥救済を同時に又は ii^して行うことがで る。

次に、半田バンプ電極の形成工程を、半田ペースト印刷方式を例に採 つて第 2 3図により説明する。 図示のようにウェハ 2 2 0の表面のバン プ電極下地金属 2 0 7の配置に対応して開口 2 2 3を形成した半田印刷 マスク 2 2 2を、 ウェハ 2 2 0上に位置合わせして重ね、 スキージ 2 2 4によって半田ペースト 2 2 5を印刷する。 印刷直後の状態では図中の 断面図に示すように、 半田ペースト 2 2 5がバンプ電極下地金属 2 0 7 よりもやや広い領域に平坦に印刷されている。 このウェハをリフ口一加 熱し、半田ペースト 2 2 5を溶融させると、半田カ球状に凝集し、半田 バンプ電極 2 0 8力く形成される。

ノくンプ電極 2 0 8形成後のウェハ 2 2 0は第 5 7図に示すようにダイ シングブレード 2 2 6によって個片のチップ 2 1 0に切断分離するこ'と により、 フリップチップ型半導体集積回路装置の完成品を得ることがで きる。 完成品にはさらに必要に応じてバーンイン検査や性能、外観など の各種最終検査が施され、 所定のマーキングゃ包装を行つた後出荷され る。

第 2 5図には、 本発明のフリップチップ型半導体集積回路装置の再配 線形成工程以降の製造工程フローを、 （a )， ( b ) , ( c ) ， ( d ) の 4通り力く示されている。 同図に示される製造フローは、 前記第 1 9図 ( G) の構造を一例とすれば、 絶縁層 2 0 4の上に再配線 2 0 5を形成 する再配線形成 S 1、 2 0 6のような絶縁層を形成する表面絶縁層形成 S 2、 2 0 7のようなバンプ電極下地金属そして検査パッド 2 0 9の下 地金属 2 9 7などを形成するバンプ電極下地金属形成 S 3、前記アンチ ヒューズ 1のプログラムによるモード設定のような機肯選択 S 4、 プロ —ブ検査 S 5、前記アンチヒューズ 1のプログラムによる不良ビット置 き換えのような欠陥救済 S 6、 バンプ電極を形成するバンプ形成 S 7、 ウェハからチップを切り出す個片切断 （ダイシング） S 8、 バーンィン S 9及び最終検査 S 1 0の各工程を含む。

第 2 5図 （a ) に示される製造のフローは、 バーンイン S 9すなわち 高温での連続動作試験を、 個片切断 S 8の後にチップ単位で行う場合の 製造フ口一である。 フリップチップ型半導体集積回路装置では再配線に よって半田バンプ電極の間隔をボンディングパッドの間隔 （6 0〜1 5 0 m程度） より広げている （0 . 5〜： L . O mm程度） ため、 B G A (ボール ·グリッド ·アレイ） 型の C S P (チップ ·サイズ ·パッケ一 ジ） に使用されるバーンイン用ソケットを使用することによって、 容易 にチップ単位でのバーンインを行うことができる。 即ち、 バーンインェ 程に先立って、 予めチップ上にバンプ電極力形成され、且つ、 そのバン プ電極の配列パタ一ンをバ一ンィン用ソケットの電極配列パタ一ンに対 応させることによって、 特別な仕様のバーンイン用ソケットを新規に準 備する必要がないので、 フリップチップ型半導体集積回路装置の組み立 てコストを低減する事が可能である。

また、 前記バンプ電極を接続端子として利用した前記バーンィン用ソ ケットを用いない場合でも前記検査パッド 2 0 9を利用してバーンイン の為の電気的接続を行う事は可能である。 この場合は、バンプ電極間に 配置された検査用パッドにプロ一ビングが可能な狭ピッチの高価なバ一 ンィン用接触子カ必要になる反面、 ソケッ卜の高温での接触による半田 バンプ電極 2 0 8の変形を防止することができる。

第 2 5図 （b )及び （c ) の製造フローはバーンイン S 9を個片切断 S 8の前にウェハ段階で行う。 特に第 2 5図 （b ) は、前記検査パッド 2 0 9又は半田バンプ電極 2 0 8の形成前のバンプ下地金属 2 0 7を用 いて、半田バンプ電極形成前にバ一ンィンを行う場合の製造フローであ る。 バンプ電極を使用しないでバーンインの電気的接続を行うため、 ノ —ンィン用ソケッ卜の高温環境下での接触による半田バンプ電極の変形 を防止することができる。 また、半田バンプ'電極形成前の平坦な段階で バーンィンを行うため、半田バンプ電極 2 0 8が障害となることなく容 易に検査パッド 2 0 9にソケットなどのバーンイン用接虫子を当てるこ とができる。 また、 ウェハ段階でバーンインを行うので、 複数チップを 一括してバ一ンインでき、 検査のスループットを向上させること力可能 である。

第 2 5図 （ c ) は半田バンプ電極形成後にバ一ンィンを行う場合の製 造フローを示す。 バ一ンイン用接触子は半田バンプ電極 2 0 8に接触さ せる。半田バンプ電極 2 0 8にバーンイン用接触子を接触させる場合は バ一ンィン時に半田バンプ電極 2 0 8に変形を生じさせ易いが、 バンプ 電極下地金属 2 0 7に損傷あるいは表面劣化を生じさせる危険性がなく 、信頼性の高いバンプ下地金属、再配線の形成力く可能になる。 この場合 にも、 第 2 5図 （b ) と同様にウエノヽ段階でバーンインを行うため、 検 査のスル プットを向上させる事が可能である。

第 2 5図 （d ) に示される製造フローは、第 2 5図 （a )〜（c ) の 各フローの表面絶縁層形成 S 2の工程とバンプ電極下地金属形成 S 3の 工程を入れ換えた製造フローであり、 機能選択工程以降の工程は第 2 5 図 （a )〜（c ) の何れかの製造フローと共通である。 第 2 5図 （a ) 〜（c ) と第 2 5図 （d ) との関係は、 第 2 5図 （d ) の製造フローで は再配線 2 0 5とバンプ下地金属 2 0 7を同一工程で形成したので、 第 2 5図 （a ) ~ ( c ) の製造フローに比べてバンプ電極下地金属の形成 コストを低減することができる。

半導体集積回路装置の回路素子が充分確立されたプロセスで製造され 、 不良率が低い場合には、 バ一ンィンが省略されることもある。 この場 合には、 第 2 5図 （a ) ~ ( c ) の各製造フローは全く同一となり、 差 異はなくなる。

第 2 5図の各製造工程フローでは、何れも機能選択 S 4、 プローブ検 查 S 5、 欠陥救済 S 6を連続して実施している。 機能選択 S 4と欠陥救 済 S 6にアンチヒューズを利用する場合、 これら三つの工程は何れもプ 口―ブをゥエノヽに接触させることによつて電気的処理のみ （レーザによ るヒューズ切断や再配線の変更を伴わない） によって行うことができる ので、 1回のプロ一ビングで （即ち他のチップに対するプロ一ビングの 後に再度プロ一ビングすることなく） 3工程を一括して処理することが でき、工程を簡略ィ匕すること力河能となる。 この場合は， 機能選択や欠 陷救済も広義のプロ一ブ検査に含めて考えることができる。

第 2 5図の各製造工程フローでは、 何れも半田バンプ電極形成 S 9を 個片切断 S 8の前のウェハ段階で一括して行っており、 個片のチップ毎 に半田バンプ電極を形成する従来の B G Aや C S Pの製造工程に比べて 能率良く半田バンプ電極を形成することができる。 さらに、機能選択 S 4、 プローブ検査 S 5、 欠陥救済 S 6の三つの工程を半田バンプ電極形 成 S 7の前に行うことにより、 半田バンプの突起が障害となることなく 容易にプロ一ビングを行うことができる。

機能選択 S 4はプローブ検査 S 5又は欠陥救済 S 6の後に実施するこ とも可能である。 し力、し， 機能選択 S 4をプローブ検査 S 5の前に実施 すれば、 プローブ検査 S 5の時には予め選択した機能についてのみ検査 を行えば良くなるため、 検査項目を肖 IJ減し検査能率を向上させることが 可能となる。 機能選択は、 再配線により実施してもよい。 つまり、 ゥェ ノ、上回路を形成するまでのプロセスを同一とし、 再配線の形成プロセス によって、 D R AMの例ではビット構成を X 1 6ビット、 x 3 2ビッ卜 あるいは X 6 4ビット等に設定する、 従来のボンディングオプションを 再配線により実施してもよい。

機能選択 S 4によって得られる各品種間の需要割合は市場の動向によ つて常時変化する。 したがって需要の変ィ匕に柔軟に対応し、 かつ品種毎 の在庫量を最小限とするためには、機能選択前の状態で在庫を有してい ることが望ましく、 しかも機能選択後の工程ができるだけ短期間に対応 できるものであることが望ましい。 機能選択にアンチヒューズを利用す ることにより、 全ての品種に同一の再 ΙΒϋパターンを施し、 バンプ電極 形成直前の状態で在庫保管することができる。 これによつて、需要変ィ匕 に応じて短期間で必要な品種を製造することができ、 在庫量も削減する こと力可倉 となる。

第 2 5図で説明した製造フロ一に対しては、 上記とは逆に、前記プロ グラム素子による機能選択 S 4を前記バンプ電極の形成 S 7後に行うこ とができる。 この場合には、機能選択のためにプログラム素子へ電圧を 印加するための電極を突起状電極と同様に半導体集積回路の表面に露出 させおく必 がある。 但し、機能選択に伴う処理を除いてウェハ工程の 殆どを終えた状態で半導体集積回路を在庫できるので、 在庫管理が容易 である。

第 2 6図には、 この発明に係る半導体集積回路装置の他の一実施例の 概略断面図が示されている。 この実施例の半導体集積回路装置では、 前 記のような半導体チップのー主面側に、 図示しな回路素子及び配線が形 成される。 この配線のうち、最上層の配線によりパッド力形成される。 前記のように導電層としての再配線によりノくンプ電極と接続される。 同 図では、 省略されている力 前記第 1図の実施例等と同様に、 パッドが 形成される開口部を除いてポリイミ ドからなる第 1層目の有機絶縁膜が 形成されてその上に再配線が形成される。

この実施例では、 第 2 6図 （A) は、前記第 1図の実施例とは異なり 、 1つのバンプ電極と 1つのパッドと力再配線によって接続される。 こ れに対して、 第 2 6図 （B ) の再配線は、特に制限されないが、上記第 2 6図（A) の再配線と交差するように設けられたものであり、 その交 差部において、 パッドと同じ工程で形成される最上位 A 1 (アルミニュ ゥム） 線等の配線により上記パッドに接続される再配線と、 上記バンプ 側に接続される再配線とを接続させる。 それ故、 両再配線を接続させる 最上位 A 1線上の図示しない第 1層目の有機絶縁膜上には、 前記第 2 6 図 （A) の再配線が設けられる。

この実施例の再配線は、 図示のようにパッドとバンプとを一対一に対 応させて接続するための再 線の他に、例えば第 2 6図 （B ) において 、 前記最上位 A 1線上に交差するように設けられる再配線は、前記第 1 1図の実施例と同様に再配線を信号線や電源供給線の一部として用いる もの、例えばパッドとパッドとを接続する信号配線、 あるいはバンプと ノ ンプとを接続する電源配線であつてもよい。

第 2 7図には、 この発明に係る半導体集積回路装置の更に他の一実施 例の概略構成図力示されている。 第 2 7図 （A) には、概略断面構造が 示され、 第 2 7図 （B ) には回路パターンが示されている。 この実施例 は、 前記第 2 6図の実施例の変形列を示すものであり、再配線同士を接 続する半導体チップの一主面側に形成される配線力 前記最上層 (M 4 ) に方口えて、 その下層の配線、 例えば第 3層目配線 M 3が組み合わされ 例えば、 第 2 7図 （A) のようにバンプとパッドとを接続する場合に おいて、 両者の間に第 2 7図 （B ) のように、 交差するように延長され る再 £線や、 上記接続方向に平行に延長される最上層 M 4による信号線 等力設けられた場合、 更にその下に設けられる第 3層目配線 M 3を利用 し、上記 M 4との交差部を形成するものである。

第 2 7図 （A) に従えば、 パッドはコンタクトにより再配線の一端に 接続される。 この再配線の他端は、 コンタクトにより M 4配線の一端に 接続され、 その他端はコンタクトにより M 3配線の一端に接続される。 この M 3 @d線の他端は、 コンタクトにより M 4配線の一端に接続される o これにより、信号線等との 1つ目の交差が行われる。上記 M 4配線の 他端は、上記信号線等との交差部において、 コンタクトにより M 3配線 の一端に接続される。 この M 3配線の他端はコンタクトにより M 4配線 の一端に接続される。 そして、 この M 4配線の他端がバンプと接続され る再配線と接続されることにより、 上記パッドとバンプとの電気的接続 が行われる。 なお、 第 2 7図 （A) では、上記交差部での他方の配線 ( M 4 ) や再配線は省略されている。

第 2 8図には、 この発明に係る半導体集積回路装置の更に他の一実施 例の平面図が示されている。 この実施例の半導体集積回路装置は、特に 制限されないが、 スタティック型 R AMのようなメモリ回路に向けられ ており、 再配線とそれに接続されるバンプ電極及びパッドのレイァゥ卜 が示されている。

同図においても前記同様に、 バンプ電極は、 〇で示されており、 パッ ドは、 小さな口で示されている。 これらバンプ電極とパッドとが再配線 により相互に接続される。 この実施例でも、再配線は、 その機能に応じ て直流電圧用と交流信号用との 2種類に分けられる。 交流信号用はゥェ ハ ， レベル c s pでの再配線と同じく、 1つのバンプ電極と iつのパッ ドとを一対一に対応して接続するものであり、 ァドレス及び制御信号の 入力や、 データの入出力に用いられる。 これらの各信号用の再配線は、 それを通して伝えられる信号の高速伝達を行うようにするために、 寄生 容量を小さくすることと、 高密度に設けられる複数のパッドに対応して 比較的細く形成された配線幅の再配線層が用いられる。

この実施例でも、 前記再 E泉層を利用して低ィンピ一ダンスの電源供 給を可能にするものである。 同図において、半導体チップの中央部とチ ップ周辺部に沿つて延長される太 Lゝ配線幅の再配線層が、 内部の降圧回 路で形成された降圧電圧を供給するために設けられる。 この再配線層に は、 チップの中央部の左右両端に設けられた降圧電圧回路で形成された 降圧電圧が伝えられ、 コンタクトにより内部回路の動作電圧としてチッ プ周辺に分配される。例えば、 電源電圧を 3. 3 Vとすると、上記降圧 電圧は 1. 5 Vのような低い電圧とされる。

上記チップの長手方向の前記降圧電源線の内側に設けられた 2つの再 配線は、 回路の接地電位 V S Sを供給するために設けられたものである 。 なお、 外部から供給される電源は、 図示しないバンプ及び再配線によ つて上記降圧回路に伝えられる。 なお、外部電源で動作する入出力イン タン一フェイス力く存在する場合には、 それらには上記バンプ及び再配線 及び内部 £線によって電源供給が行われる。 これらの構成は、前記第 1 4図の実施例と同様であるので省略するものである。 第 2 9図には、 この発明に係る半導体集積回路装置の更に他の一実施 例の平面図が示されている。 この実施例の半導体集積回路装置は、 前記 第 2 8図の実施例の変形例である。 同図は、前記第 2 8図に示したメモ リチップの半分を拡大して示されている。 この実施例では、 特に制限さ れな L、が、 1つのバンプ電極と 1つのパッドとを一対一に対応して接続 する再配線が交差させられる。

この交差によって、 例えば同じバンプとパッドの配列を用いつつ、 再 配線のバタ一ンの変更によつて機能の変更等を行うようにする。 例えば 、 従来のボンディングオプション等と同等の機能を持たせることができ る。 あるいは、 特定の信号において、 それを通して伝えられる信号の高 速伝達を行うようにするために、 寄生容量を小さくすることと最短距離 とするために上記交差部が利用される。 このような再配線同士の交差技 術は、前記第 2 6図及び第 2 7図の実施例のような半導体基板上に形成 される最上位配線及びその下層配線を利用して実現することができるも のである。

上記の実施例から得られる作用効果は、 下記の通りである。

( 1 ) 半導体基板の一主面上に回路を構成する回路素子及び配線及び かかる回路と電気的に接続された第 1電極を設け、上記第 1電極の表面 部を除いた上記回路上に有機絶縁膜を形成し、 かかる有機絶縁膜上に第 1及び第 2外部接続用電極を設け、 上記第 1及び第 2外部接続用 WSと 第 1 ¾ϋとを電気的に接続するための導電層を上記有機絶縁膜上に被着 させることにより、 かかる導電層を良好な電源供給経路としても活用で き、 電源回路等の半導体基板上に形成される回路のレアゥ卜の自由度を 高くすることができるという効果力得られる。

( 2 ) 上記に加えて、 上記第 1及び第 2外部接続用電極の面積を上記 第 1電極の面積よりも大きく形成することにより、半導体基板上に形成 される素子及び配線等の高集積ィ匕を図りつつ、 バンプ β等の外部接続 手段を得ることができるという効果が得られる。

( 3 ) 上記に加えて、 上記導電層を再配線で構成することにより、 ゥ ェハプロセスで半導体集積回路装置を完成させることができるという効 果が得られる。

( 4 ) 上記に加えて、 上記導 は四角形の半導体基板の一辺の長さ とほぼ同じかそれよりも長く形成されることにより、 半導体基板に形成 される各回路素子に電源電圧等を効率よく供給することができるという 効果が得られる。

( 5 ) 上記に加えて、 第 1及び第 2外部接続用電極に同じ電圧が与え られることにより、 低ィンピ一ダンスでの電圧供給を行うようにするこ とができるという効果が得られる。

( 6 ) 上言己に加えて、 第 1及び第 2外部接続用電極から電源電圧を供 給することにより、 低ィンピーダンスでの電源電圧の供給力可能となり 、半導体基板上に形成される回路の動作の安定ィ匕を図ることができると いう効果が得られる。

( 7 ) 上記に加えて、 第 1及び第 2外部接続用電極に回路の接地電圧 を供給することにより、 低インピーダンスでの接地電圧の供給が可能と なり、半導体基板上に形成される回路の動作の安定ィ匕を図ることができ るという効果；^得られる。

( 8 ) 上記に加えて、 上記一主面上に上記回路に電気的に接続された 第 2電極を更に設け、上記第 1及び第 2外部接続用電極と上記第 1電極 及び上記第 2電極を前記導電層によつて電気的に接続させることにより 、 半導体基板上に形成される回路素子に対して、均一な電圧を安定的に 供給することができるという効果が得られる。

( 9 ) 上記に加えて、 第 1及び第 2外部接続用電極に半田ボールを設 けることにより、 ウエノ、プロセスでの製造力河能となり、半導体集積回 路装置の実装を簡単に安定的に行うようにすることができるという効果 が得られる。

( 1 0 ) 半導体基板の一主面上に回路を構成する回路素子及び 線及 びかかる回路と電気的に接続された第 1電極と第 2電極を設け、上記第

1電極と第 2電極の表面の開口部を除 L、た上記回路上に有機絶縁膜を形 成し、 第 1電極と第 2電極を電気的に接続するための導電層を上記有機 絶縁膜上に被着させることにより、上記導電層を信号伝達にも用いるこ とができ、半導体基板上に形成される回路のレアゥ卜の自由度を高くす るとともに、 動作の高速ィ匕を図ることができるという効果力得られる。

( 1 1 ) 上記に加えて、 上記導電層を再配線とすることにより、 ゥェ ハプロセスでの高速信号経路を実現できるという効果が得られる。

( 1 2 ) 上記に加えて、 上記有機絶縁膜上に第 1外部接続用電極及び 第 2外部接続用電極を更に設け、上記導電層を第 1外部接続用電極及び 第 2外部接続用電極に接続することにより、半導体基板上に形成される 回路素子に対して、 外部から均一な電圧を安定的に供給することができ るという効果が得られる。

( 1 3 ) 上記に加えて、上記第 1外部接続用電極及び上言己第 2外部接 続用電極をバンプ電極とすることにより、 ウェハプロセスにより半導体 集積回路装置を完成させることができるとともに、実装基板での高密度 実装を実現できるという効果が得られる。

( 1 4 ) 上記に加えて、上記第 1電極及び第 2電極をボンディングパ ッドとすることにより、 かかる半導体チップをリード端子を持つ半導体 集積回路装置に組み立てることもでき、半導体チップの多様なパッケ一 ジ形態を実現できるという効果が得られる。

( 1 5 ) 上記に加えて、 上記第 1外部接続用電極及び上記第 2外部接 続用電極の面積を上記第 1電極及び上記第 2電極の面積よりも大きくす ることにより、 半導体基板上に形成される素子及び配線等の高集積化を 図りつつ、 バンプ電極等の外部接続手段を得ることができるという効果 が得られる。

( 1 6 ) 上記に加えて、 第 1及び第 2外部接続用電極に半田ボールを 設けることにより、 ウェハプロセスでの製造が可能となり、 半導体集積 回路装置の実装を簡単に安定的に行うようにすることができるという効 果が得られる。

( 1 7 ) 上記に加えて、 上記有機絶縁膜上に第 1外部接続用電極を更 に設け、 上記導電層を第 1外部接続用電極に接続し、 かっかかる第 1外 部接続用電極以外の外部接続用電極は接続されないようにすることによ り、 1つの外部端子を用いて効果的に半導体基板上に形成される回路素 子への電圧な 、し信号を供給することができるという効果が得られる。

( 1 8 ) 上記に加えて、 上記第 1外部接続用電極にクロック信号を供 給することにより、 半導体基板上に形成される複数の回路に供給される クロックのスキュ一を低減でき、 回路の高速化を図ることができるとい う効果が得られる。

( 1 9 ) 上記に加えて、 上記半導体基板の一主面上に第 1電圧を受け る電圧形成回路を更に設け、 かかる電圧形成回路により上記第 1電圧と 異なる第 2電圧を形成して、上記導電層により上記第 2電圧を伝えるよ うにすることにより、半導体基板上に形成される電源回路の簡素化ゃレ ィアウトを容易にし、 かつ均一な電圧を安定的に供給することができる という効果が得られる。

( 2 0 ) 上記に加えて、 上記半導体基板の一主面上に第 1クロックを 受けるクロック再生回路を更に設け、 力、かるクロック再生回路により上 記第 1クロックに対応された第 2クロックを出力して上記導電層により 上記第 2クロックを分配することにより、外部から供給されたクロック に同期化された内部ク口ックを効率よく半導体基板上に形成された各回 路に分配することができるという効果が得られる。

( 2 1 ) 上記に加えて、 上記導体層を、 その一部分において上記半導 体基板の一主面に設けられた配線を介して接続させることにより、 導体 層を交差させて配置することができ、 信号線及び電源線の配置を容易に することができるという効果が得られる。

( 2 2 ) 上記に加えて、 上記導電層同士を接続する配線として、上記 半導体基板上の一主面上に形成される最上層配線と、 その下層に形成さ れた配線を組み合わせることにより、 信号線及び電源線の配置をいっそ う容易にすることができるという効果が得られる。

( 2 3 ) 半導体基板の一主面上に回路を構成する回路素子及び配線及 びかかる回路と電気的に接続された第 1電極と第 2電極を設け、 上記第 1及び第 2電極の表面部を除いた上記回路上に有機絶縁膜を形成し、 か かる有機絶縁膜上に第 1及び第 2外部接続用電極を設け、 上記第 1及び 第 2外部接続用電極と第 1及び第 電極とをそれぞれ電気的に接続する ための導 W1を上記有機絶縁膜上に被着させ、 その交差部において上記 導体層の一方を上記半導体基板の一主面に設けられた配線に接続される ことにより、 信号線及び電源線の配置を容易にすることができるという 効果が得られる。

( 2 4 ) 上記に加えて、 上記導電層同士を接続する配線として、上記 半導体基板上の一主面上に形成される最上層配線と、 その下層に形成さ れた配線を組み合わせることにより、 信号線及び電源線の配置をいっそ う容易にすることができるという効果が得られる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが 、 本願発明は前記実施例に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることはいうまでもない。 例えば、上記半 導体チップに形成される再 S2泉の構造及び材料は、種々の実施形態を採 ることができる。上記バンプ電極を備えた半導体集積回路装置は、 複数 個が 1つの実装基板に搭載されてマルチ ·チップ♦モジュール構成にさ れることの他、 2つの半導体チップを積層構造に組み立てて 1つの半導 体集積回路装置を構成する、 マルチ 'チップ'パッケージ構成の半導体 集積回路装置にも適用することができる。 産業上の利用可能性

この発明は、 ウェハプロセスでパッケージまで形成する半導体集積回 路装置に広く利用できる。

Claims

請 求 の 範 囲

1 . 半導体基板と、

該半導体基板の一主面上に設けられて回路を構成する回路素子及び配 線と、

上記一主面上に設けられて上記回路と電気的に接続された第 1電極と 上記第 1電極の表面の開口部を除いた上記回路上に設けられた有機絶 縁膜と、

該有機絶縁膜上に設けられた第 1及び第 2外部接続用電極と、 上記第 1及び第 2外部接続用電極と第 1 ¾®とを電気的に接続するた めの導電層とを有し、

上記導電層は、上記有機絶縁膜上に被着されてなることを特徵とする

2 . 請求の範囲第 1項において、

上記第 1及び第 2外部接続用電極は、 その面積力上記第 1電極の面積 よりも大きいことを特徴とする半導体集積回路装置。

3 . 請求の範囲第 1項において、

上記第 1及び第 2外部接続用電極は、バンプ電極であることを特徵と する半導体集積回路装置。

4 . 請求の範囲第 1項において、

上記第 1電極は、 ボンディングパッドであることを特徵とする半導体

5 . 請求の範囲第 1項において、

上記導電層は、再 ¾線であることを特徴とする半導体集積回路装置。

6 . 請求の範囲第 1項において、

上記半導体基板は四角形であり、 上記導電層は上記半導体基板の一辺 の長さとほぼ同じかそれよりも長く形成されてなることを特徵とする半

7. 請求の範囲第 1項において、

上記第 1及び第 2外部接続用電極は、 ともに同じ電圧が与えられるも のであることを特徴とする半導体集積回路装置。

8 . 請求の範囲第 7項において、

上記第 1及び第 2外部接続用電極は、電源電圧力与えられるものであ ることを特徵とする半導体集積回路装置。 '

9 . 請求の範囲第 7項において、

上記第 1及び第 2外部接続用電極は、 回路の接地電圧が与えられるも のであることを特徴とする半導体集積回路装置。

1 0 . 請求の範囲第 1項において、

上記一主面上に設けられ上記回路に電気的に接続された第 2電極を更 に備え、

上記第 1及び第 2外部接続用電極と上記第 1電極及び上記第 電極は 、前記導電層によって電気的に接続されてなることを特徴とする半導体

1 1 . 請求の範囲第 1項において、

上記第 1及び第 2外部接続用電極は、半田ボールを含むことを特徵と する半導体集積回路装置。

1 2 . 請求の範囲第 1において、

上記導体層は、 その一部分において上記半導体基板の一主面に設けら れた配線を介して接続されてなることを特徵とする半導体集積回路装置 o

1 3 . 半導体基板と、

該半導体基板の一主面上に設けられて回路を構成する回路素子及び配 線と、

上記一主面上に設けられて上記回路と電気的に接続された第 1 ¾@及 び第 2電極と、

上記第 1電極及び第 2電極の表面の開口部を除いた上記回路上に設け られた有機絶縁膜と、

上記第 1電極と上記第 2電極とを接続する上記有機絶縁膜上に被着さ れた導電層とを有することを特徵とする半導体集積回路装置。

1 4 . 請求の範囲第 1 3項において、

上記導電層は、再配線であること特徵とする半導体集積回路装置。

1 5 . 請求の範囲第 1 3項において、

上記有機絶縁膜上に設けられた第 1外部接続用電極及び第 2外部接続 用電極とを更に備え、

上記導電層は、 第 1外部接続用電極及び第 2外部接続用電極に接続さ れることを特徵とする半導体集積回路装置。

1 6 . 請求の範囲第 1 5項において、

上記第 1外部接続用電極及び上記第 2外部接続用電極は、 バンプ電極 であることを特徵とする半導体集積回路装置。

1 7 . 請求の範囲第 1 3項において、

上記第 1電極及び第 2電極は、 ボンディングパッドであることを特徵 とする半導体集積回路装置。

1 8 . 請求の範囲第 1 5項において、

上記第 1外部接続用電極及び上記第 2外部接続用電極は、 その面積が 上記第 1電極及び上記第 2電極の面積よりも大きくされてなることを特 徵とする半導体集積回路装置。

1 9 . 請求の範囲第 1 8項において、

上記第 1及び第 2外部接続用電極は、半田ボールを含むことを特徴と

2 0 . 請求の範囲第 1 3項において、

上記有機絶縁膜上に設けられた第 1外部接続用電極を更に備え、 上記導電層は、 第 1外部接続用電極に接続され、

上記導電層は、上記第 1外部接続用電極以外の外部接続用電極は接続 されないことを特徼とする半導体集積回路装置。

2 1 . 請求の範囲第 2 0項において、

上記第 1外部接続用電極は、 バンプ電極であることを特徵とする半導

2 2 . 請求の範囲第 2 0項において、

上記第 1外部接続用電極は、 その面積が上記第 1電極及び上記第 2電 極の面積よりも大きくされてなることを特徵とする半導体集積回路装置 o

2 3 . 請求の範囲第 2 0項において、

上記第 1外部接続用電極は、 クロック信号が与えられることを特 ί敷と する半導体集積回路装置。

2 4 . 請求の範囲第 2 3項において、

上記第 1外部接続用電極は、半田ボールを含むことを特徵とする半導

2 5 . 請求の範囲第 1 3項において、

上記導電層は、外部接続用電極に接続されないことを特徴とする半導

2 6 . 請求の範囲第 1 3項において、

上記半導体基板の一主面上に設けられた 形成回路を更に備え、 上記電圧形成回路は、 第 1電圧を受け上記第 1電圧と異なる第 2電圧 を形成し、 上記導電層は、上記電圧形成回路に接続されて上記第 2電圧を伝える ものであることを特徴とする半導体集積回路装置。

2 7 . 請求の範囲第 2 6項において、

上記第 1電圧を上記電圧形成回路に伝える第 2外部接靖用電極と導電 層とを更に備えてなることを特徴とする半導体集積回路装置。

2 8 . 請求の範囲第 1 3項において、

上記半導体基板の一主面上に設けられたク口ック再生回路を更に備え 上記ク口ック再生回路は、第 1クロックを受けて上記第 1クロックに 対応された第 2クロックを出力し、

上記導電層は、上記ク口ック再生回路に接続されて上記第 2クロック を伝えるものであることを特徵とする半導体集積回路装置。

2 9 . 請求の範囲第 2 8項において、

上記第 1クロックを上記ク口ック再生回路に伝える第 2外部接続用電 極と導電層とを更に備えてなることを特徴とする半導体集積回路装置。

3 0 . 請求の範囲第 2 8項において、

上記ク口ック再生回路は、 P L L回路であることを特徼とする半導体

3 1 . 請求の範囲第 2 8項において、

上記ク口ック再生回路は、 D L L回路であることを特徵とする半導体

3 2 . 請求の範囲第 2 8項において、

上記ク口ック再生回路は、 S MD回路であることを特徵とする半導体

3 3 . 請求の範囲第 1 3項において、

上記回路は、上記第 1電極へ直流電圧を出力する第 1回路と、 上記第 2電極からの電圧を受けて動作する第 2回路とを含むことを特徴とする

3 4 . 請求の範囲第 3 3項において、

上記第 1回路は、 外部電圧を受けて、上言 部 とは異なる上記直 流電圧を形成する電圧形成回路であることを特徴とする半導体集積回路

3 5 . 請求の範囲第 1 3項において、

上記回路は、 上記第 1電極へ信号を送出する第 1回路と、上記第 2電 極からの信号を受ける第 2回路とを含むことを特徵とする半導体集積回 路装置。

3 6 . 請求の範囲第 3 5項において、

上記第 1回路は、 クロック再生回路を構成するものであることを特徴 とする半導体集積回路装置。

3 7 . 請求の範囲第 3 6において、

上記導 に接続される配線は、 上記半導体基板上の一主面上に形成 される最上層配線と、 その下層に形成された配線とを含むものであるこ とを特徴とする半導体集積回路装置。

3 8 . 請求の範囲第 1 3において、

上記導体層は、 その一部分において上記半導体基板の一主面に設けら れた 線を介して接続されてなることを特徵とする半導体集積回路装置

3 9 . 請求の範囲第 3 8において、

上記導電層に接続される 線は、 上記半導体基板上の一主面上に形成 される最上層配線と、 その下層に形成された配線とを含むものであるこ とを特徴とする半導体集積回路装置。

4 0 . 半導体基板と、 該半導体基板の一主面上に設けられて回路を構成する回路素子及び配 線と、

上記一主面上に設けられて上記回路と電気的に接続された第 1 ¾s及 び第 2電極と、

上記第 1電極及び第 2電極の表面の開口部を除 L、た上記回路上に設け られた有機絶縁膜と、

該有機絶縁膜上に設けられた第 1及び第 2外部接続用電極と、 上記第 1及び第 2外部接続用電極と上記第 1電極及び第 2電極とを電 気的に接続するための第 1と第 2導電層とを有し、

上記第 1及び第 2導電層は、上記有機絶縁膜上に被着され、 上記第 1導体層は、 第 2導電層との交差部において上記半導体基板の 一主面に設けられた配線に接続されてなることを特徽とする半導体集積

4 1 . 請求の範囲第 4 0において、

上記第 1導電層に接続される配線は、上記半導体基板上の一主面上に 形成される最上層配線と、その下層に形成された配線とを含むものであ ることを特徵とする半導体集積回路装置。