WO2002099645A2 - Vorrichtung und verfahren zum ermitteln einer physikalischen adresse aus einer virtuellen adresse unter verwendung einer hierarchischen abbildungsvorschrift mit komprimierten knoten - Google Patents

Vorrichtung und verfahren zum ermitteln einer physikalischen adresse aus einer virtuellen adresse unter verwendung einer hierarchischen abbildungsvorschrift mit komprimierten knoten Download PDF

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Christian May
Ralph Ledwa
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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    • G06F12/10—Address translation
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    • G06F2212/65—Details of virtual memory and virtual address translation
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    • G06F2212/68—Details of translation look-aside buffer [TLB]
    • G06F2212/681—Multi-level TLB, e.g. microTLB and main TLB

Definitions

  • Virtual addresses where there is no readable / writable data or executable code are usually not mapped to a physical memory. This image is completely transparent for the application being executed.
  • the virtual address space When the memory is organized in pages, the virtual address space is divided into equally large, overlap-free memory areas.
  • a page in the virtual address space is assigned a page in the physical address space via the mapping rule, the page in the physical address space also being referred to as a page frame.
  • the useful data memory of a page frame of the physical address space is just as large as that of a page of the virtual address space.
  • TLB Translation Look Aside Buffer
  • Each page table in the Alpha-AXP architecture fits into a single page, so that all page table addresses are physical addresses that do not require any further translation. Each page table for each node level is therefore exactly one physical memory page.
  • the page tables ie the node lists of the nodes, contain a large number of zero entries, ie Entries that do not refer to a physical address or to a node of a lower node level. Due to the fact that each page table is exactly one physical memory page, a lot of memory space is wasted due to the well-known hierarchical addressing. The larger the virtual address space compared to the physical address space, the greater the amount of wasted storage space.
  • the object of the present invention is to create a more efficient concept for determining a physical address from a virtual address and a more efficient computer system.
  • the present invention is based on the finding that compression of node lists must be carried out in order to reduce the memory space which is taken up by the hierarchical mapping rule between the virtual address and the physical address.
  • a compression indicator is stored together with the mapping rule which, when an entry is determined in a node list of a node, together with a corresponding one Section of the virtual address is used to read the determined entry and then find out the physical address using the determined entry.
  • the hierarchical mapping rule comprises hierarchically arranged node levels, wherein a node level has at least one node. A node list with list entries is assigned to each node. Furthermore, the virtual address has sections, a section of the virtual address being assigned to a node level.
  • the node list of a node comprises list entries, each list entry being identified by an index, and each list entry including a reference to a node of a hierarchically lower node level.
  • the compression indicator for a node list is read before the node list entry is indexed.
  • a preferred form of storing the compression indicator is to write it into a list entry of a node of a higher node level, so that when translating the address, knowledge can already be obtained when reading the list entry of a higher node level whether the node list is referenced by the read one List entry is referenced, compressed, and if the compression type is not specified by default, how it is compressed.
  • the compression indicator can also be located in the compressed node list itself, for example at a default position which is always accessed before a special entry in the node list is then indexed.
  • An advantage of the present invention is that the compressed node lists require less physical storage space than the uncompressed node lists, so that this storage space is available for other data.
  • the node lists are no longer stored in individual physical memory pages, but as many node lists as possible are stored in one and the same physical memory page, so that the case occurs that several node lists of nodes of one and the same node level are arranged in the same physical memory page, or even several node lists of nodes of different node levels are stored in the same physical memory page.
  • This has the advantage that the physical memory is "tidied up" so that not only parts of memory pages, but entire memory pages are available for other data which are not taken up by the mapping specification. This counteracts fragmentation of the physical address space.
  • mapping rule at least a part of the mapping rule, and in particular only the root node itself or even only a reference to the same and a generation rule for the mapping rule are stored in a non-volatile memory using the reference, so that the computer system is also stored the addressing according to the invention can start up in virtual mode.
  • the security of a computer system with virtual addressing is improved in that the computer system does not use a physical addressing mode, but instead works in the virtual addressing mode from the outset.
  • the hierarchical mapping rule is stored in a non-volatile memory of the computer system, by means of which a physical address can be determined from a virtual address.
  • the mapping rule is stored in the non-volatile memory so that it is present when the computer system is started up and not 4-J 1 ⁇ 1 1 ⁇
  • TJ P ⁇ ⁇ TJ ⁇ CO A4 3 ⁇ TJ ⁇ ⁇ ⁇ Ei • ⁇ - ⁇ 3 ⁇ x; ⁇ 3: 3 ⁇ co - ⁇ rH - ⁇
  • the lists for nodes in the hierarchical tree are compressed in order to save storage space in the non-volatile memory.
  • mapping rule between the virtual and physical address it is not necessary to store the entire mapping rule in the non-volatile memory, but at least the part of the mapping rule that makes it possible to start the system startup in virtual mode. With suitable list entries in virtual mode, it is then possible to generate the remaining part of the mapping rule as soon as the required data is retrieved from the physical memory in the volatile working memory and to use it for further address translations from virtual to physical.
  • the hardware state machine can therefore also access data programmed in the volatile memory at runtime after the system has been started up in virtual mode.
  • page-by-page addressing is also preferred. To avoid memory fragmentation, as many combined lists as possible are stored in one and the same physical page.
  • Another advantage of the present invention is that in the case of the mapping rule as a hierarchical tree structure, by implementing access rights at the node of the tree, a differentiated access rights assignment can be achieved with an adjustable granularity.
  • mapping instruction in the non-volatile memory, in a form as used by the hardware state machine without the CPU being switched on • «.
  • 4b shows a table for representing the node levels and the address areas addressed by a node
  • mapping rule in the form of a hierarchical tree structure in which intermediate nodes can be skipped
  • FIG. 6 shows a table for representing node sizes at different levels for the example of FIG. 4a
  • FIG. 7 shows an example of a mapping rule in the form of an n-tree with the same sizes for additional nodes of a level
  • FIG. 8 is a schematic illustration of a compression method for node lists in order to improve the ratio of entries used to the total number of entries in a list;
  • Fig. 10 is a compressed representation of the tree of Fig. 7;
  • FIG. 11 shows a storage space-optimized storage of the tree from FIG. 10;
  • FIG. 12 is an illustration of a virtual address modified to refer to a physical address where a node list is stored.
  • FIG. 13 shows a block diagram of a device according to the invention for determining a physical address from a virtual address using a hierarchical mapping rule.
  • the page table can be organized in the form of a single table which has entries, each entry comprising a virtual address and the physical address assigned to it.
  • a mapping rule organized in this way has the advantage of greater flexibility for managing access rights. It is also better suited to handle small page sizes, which is important if the computer system is as
  • Security IC is used in a chip card.
  • Small page sizes e.g. B. less than or equal to 256 bytes, also serve to avoid page table fragmentation.
  • a memory page therefore has, as has been explained with reference to FIG. B. a size of 64 bytes, i. H. 512 bits. This means that the page offset must have a length of 6 bits in order to be able to address the 64 bytes starting from the start address for the page.
  • Fig. 3 shows a schematic representation of an address translation using a page table.
  • a virtual address 30, an AMO field 32 and a TID field 34 are used as input.
  • the AMO field 32 denotes the access mode that is set by the current state of the CPU and the intended access type (read, write, execute, etc.).
  • the TID field 34 is required for multitasking operation and supplies a task identifier (Task Identifier) which indicates which task the virtual address 30 is assigned to in order to be able to differentiate between different virtual address spaces of different applications.
  • the so-called extended virtual address is obtained from the virtual address 30 and the TID field 34, which has the start address for the virtual page (VP 36) and an offset value (DP 38).
  • the assignment rule in the form of a page table 40 comprises various entries, each entry having a column 42 for the start address of the virtual page and a column 44 for the start address of the physical page which is assigned to the virtual page in column 42.
  • Page table must match field 36 of the extended virtual address. If no such entry is found in the page table, a page fault is output by a module 50. If, on the other hand, a suitable entry is found, the physical page address is read from column 44. A virtual page can be the same size as a physical page. Then the offset of the virtual address (DP 38) and the offset 52 of the physical address are the same size, so that no storage of offset values in the page table or special processing of offset values is necessary.
  • the memory processing unit 18 preferably comprises a TLB in order to achieve faster addressing.
  • the page table described with reference to FIG. 3 is kept in the TLB, the TLB optionally being in addition to the hardware
  • the hardware state machine 18a of FIG. 1 is activated in order to convert a virtual address that was not found in the TLB into a physical address in order to combine the physical address with their virtual address in the TLB.
  • the hardware state machine will access the non-volatile memory (e.g., 12 or 14 of FIG. 1) to determine the physical address using the mapping policy stored there.
  • a hierarchical tree structure with physically addressed nodes is preferred as the image.
  • Such a hierarchical tree structure which can also be referred to as a multilevel page table mapping rule, has the advantage that it is not necessary to keep a large page table in the non-volatile memory, but that instead of one large table, several levels or levels with smaller lists are used can. This allows more efficient management, especially with small physical memory pages.
  • the hardware state machine 18a is then able to traverse the hierarchical tree structure from node to node to finally determine a physical address for a given virtual address. This process is called "page table walking”.
  • FIG. 4a shows a virtual address 400 which has different sections 402 to 310.
  • Section 410 is assigned to a root level, ie the highest level.
  • Section 408 is assigned to the next higher level, in the example level 4.
  • the virtual address section 406 400 is assigned according to level 3.
  • Section 404 is assigned to level 2, while section 402 is assigned to level 1, ie the end node.
  • the last section of the physical address, which can also be referred to as a section for level 0, contains the page offset, which is identified in FIG. 3 by the reference symbol 38.
  • the virtual address also includes a so-called package address 412, which addresses a memory package.
  • the virtual address space is divided into 256 packages of the same size, so that each package has an address space of 16 MB. This makes it possible, for example, to assign different access rights for different storage packages in the virtual address space.
  • the section 410 of the virtual address 400 which comprises only 1 bit in a preferred exemplary embodiment, is assigned to a root node of the hierarchical tree structure.
  • the list for the root node can be stored in the non-volatile or in registers of the memory management unit. Alternatively, the list for the root node can also be stored at a fixed location in the physical memory.
  • the list for the root node is referred to as package descriptor buffer 414 and, due to the fact that section 410 of virtual address 400 has only one bit, comprises only two list entries.
  • An entry in the root list 414 includes an index that is identified by the bit of the
  • Section 410 of the virtual address is indexed. If the bit in section 410 has a value of one, as is the case in the example designated in FIG. 4a, the first entry in list 414 is selected. The entry also includes a pointer 416 to the physical address of the page in non-volatile memory that stores a list 418 for the first intermediate node that section 408 of FIG virtual address 400 is assigned. If, on the other hand, the bit in the section 410 of the virtual address is a zero, the second entry in the list 414 is selected, which comprises a pointer 420 to the physical address of a memory page in the non-volatile memory, in which a further list 422 for the first Intermediate node to which section 408 of virtual address 400 is assigned is stored.
  • lists 418 and 422 each have 16 entries for the first intermediate node. Each entry has a length of 32 bits, so that in the exemplary embodiment shown in FIG. 4a each list takes up exactly one memory page in the non-volatile memory.
  • the hardware state machine After the hardware state machine has determined the upper entry of the root list 414 based on the section 410 of the virtual address 400, the hardware state machine can use the pointer 416 to access the physical memory page in which the list 418 for the first intermediate node is stored. The hardware state machine then reads the section 408 of the virtual address 400 and, based on the fact that the section has the value "1100", selects the thirteenth entry in the list 418.
  • the thirteenth entry again comprises a pointer 424 to a list 426 for a further intermediate node to which the section 406 of the virtual address 400 is assigned.
  • the hardware state machine then reads the section and selects the first entry in list 426 because section 406 has the value "0000".
  • the first entry in the list 426 in turn contains a pointer 428 to a list 430 which is assigned to a further intermediate node with a lower hierarchy.
  • the hardware state machine now reads section 404 of the virtual
  • an entry in this list can in turn address an address range of two kilobytes.
  • FIG. 5 shows a section of the hierarchical page table structure from FIG. 4a, but with a different virtual address, which in sections 408 and 406 has all ones for the fourth level and for the third level.
  • the mapping rule in the form of the hierarchical tree that begins with the root list 414 and ends with the physical address 440 allows skipping at least one level.
  • the skipping of a level is signaled in the virtual address by a certain section, for example by the fact that there are all ones in one section, as is the case in FIG. 5.
  • any other predetermined code could also be reserved for skipping a level.
  • the pointer which starts from the root list 414 and is labeled 500 in FIG.
  • FIG. 6 shows a table corresponding to FIG. 4a and FIG. 5 for the meaning of the bits of the virtual address and the relationship between the node size, ie the maximum number of 3 ⁇ ro 1 1 co 1 1 1 ⁇ • H ⁇ ⁇ M ⁇ 3 1 rH X 3 - ⁇ - ⁇ ⁇ 1 J ⁇ ⁇ TJ TJ ⁇ 3 ⁇ I ⁇ ⁇ rH - ⁇ ü ⁇ 1 4-> 4-J 3 ⁇ ⁇ Cn H
  • FIG. 8 in order to illustrate a possible type of compression of a list 800 of an n-node.
  • List 800 includes two non-zero entries that can be binary indexed by 1100 and 1110. Possible q nodes are shown next to list 800.
  • three different "compressed" lists, ie q-nodes, 802, 804 and 806 can be generated in the described section-wise compression.
  • the list 802 corresponds to the list 800.
  • the q-node List 802 is exactly the same size as list 800 and does not require an offset bit
  • list 804 is already compressed to half the storage space and contains two entries that can be indexed with 110 and 100
  • the virtual offset bit corresponds to the most significant bit (sb) of both entries in the list 800. Compression is therefore possible if the msbs of the non-zero entries in list 800 are the same, since the most significant bits of the entries in the compressed list 804 are also the same achieve higher compression, as shown by the compressed list 806.
  • the two non-zero entries in list 806 have most significant bits that are not the same, so no further compression is possible
  • the section 404 of the virtual address would then be designed such that a bit of the same, typically the most significant bit, is interpreted as a virtual offset bit.
  • the hardware state machine will compare the most significant bit of section 404 to the size bit in the non-zero entry of list 426 and continue address translation if matched, while if the bits do not match, a page fault is issued because then at least either the mapping rule or the virtual address is incorrect.
  • FIG. 9 is discussed in order to show further examples of how n-nodes can be reduced to their minimum q-nodes if the compression method described with reference to FIG. 8 is used.
  • the list 900 in Fig. 9 only includes a non-zero entry indexed by the bit combination "1100".
  • the minimum q-node comprises only a single entry and, accordingly, 4 virtual offset bits "1100".
  • a list 900 with only a single non-zero entry can thus be reduced in a simple manner with respect to its storage space requirement by 1/16 times.
  • List 902 includes two non-zero entries that can be indexed with "0001" and "0011". The two entries have two equal most significant bits, so that two virtual offset bits 00 are created and the list can be reduced by a quarter.
  • List 904 includes two non-zero entries, the most significant bits of which are not equal, however, so here selected compression algorithm no compression is achievable.
  • the q-node is therefore exactly the same size as the n-node.
  • the sample list 906 includes two entries with "0100" and
  • the sample list 908 includes four non-zero entries between "1010” and "1101". All four entries have the same most significant bit, so that a compression of i ⁇ times can be achieved, which leads to a virtual offset bit of "1".
  • level 1 (FIG. 4a) play a special role. Since their entries do not point to other q nodes, but directly to the physical memory pages, no additional information, such as B. a size value of a hierarchically low q-list can be stored together with the pointers. As a result, an entry in a level 1 list is used to store two pointers. Therefore, section 402 of the virtual address associated with level 1 comprises five virtual address bits. The additional bit specifies which of the pointers to use in the selected q-node entry. It should be noted that one of the two pointers can also be 0. After an entry in a level 1 list stores two pointers, the list length of a list, such as The list 434 of Fig. 4a, twice the length of a higher level list, such as. B. level 430.
  • FIG. 10 illustrate how the compressed q nodes can be used to minimize the memory usage.
  • the sections 1210 to 1202 basically corresponding to the sections 410 to 402 of FIG. 4a.
  • the last section 1212 which had designated the offset value in FIG. 4a, is used at the virtual address 1200 to signal the q-node level, the list of which is to be modified in the NA mode.
  • the NAM mode is used to manipulate virtual addresses, since for security reasons only a virtual addressing mode is to be used so that the CPU has no direct access to physical pages.
  • the NAM mode is used to manipulate virtual addresses, since for security reasons only a virtual addressing mode is to be used so that the CPU has no direct access to physical pages.
  • each packet descriptor included in the root list 414 i.e. H. the package descriptor buffer
  • a NAM bit is stored which, when set, allows access to the q-node lists for this special memory package.
  • privileged layers i.e. H. privileged modes of the operating system that can manipulate the NAM bit.
  • the NAM bit is set, the last section 1212 of the virtual address is no longer interpreted as a page offset value, but is used to signal the hardware state machine whether the q-node at level 4, level 3, is at E. - Level 2 or level 1 should be addressed to access the list or entries in the corresponding list.
  • the virtual address is thus interpreted differently by the hardware state machine than in the case described in FIG. 4a.
  • the hardware state machine now only performs an address translation until the q node of the stop level defined by section 1212 ⁇ 1 o 3 1 3.

Abstract

Bei einem Verfahren zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse, wobei eine Abbildungsvorschrift zwischen der virtuellen Adresse und der physikalischen Adresse als hierarchische Baumstruktur mit komprimierten Knoten implementiert ist, wird zunächst ein in der Abbildungsvorschrift enthaltener Komprimierungsindikator gelesen (1300). Ferner wird ein Abschnitt der virtuellen Adresse, der der betrachteten Knotenebene zugeordnet ist, gelesen (1310). Unter Verwendung des Komprimierungsindikators und des Abschnitts der virtuellen Adresse wird ein Eintrag in der Knotenliste des gerade betrachteten Knotens ermittelt (1320). Der ermittelte Eintrag wird gelesen (1330), woraufhin die physikalische Adresse direkt ermittelt werden kann, wenn die betrachtete Knotenebene die hierarchisch niedrigste Knotenebene war. Falls weitere abzuarbeitende Knotenebenen vorhanden sind, werden beim Ermitteln (1340) der physikalischen Adresse für komprimierte Knoten niedrigerer Hierarchieebenen die vorausgehenden Schritte so lange wiederholt, bis die hierarchisch niedrigste Knotenebene erreicht ist. Bei Adressierungsschemen, bei denen der virtuelle Adressraum größer als der physikalische Adressraum ist, kann durch Komprimierung der Knotenlisten, die im unkomprimierten Fall eine Vielzahl von Null-Einträgen umfassen, Speicherplatz eingespart werden und für andere Daten zur Verfügung gestellt werden.

Description

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bildungsvorschrift zugeordnete physikalische Adresse (PA) müssen keinerlei Bezug zueinander haben. Der virtuelle Adressraum kann ferner wesentlich größer als der physikalische Adressraum sein.
Virtuelle Adressen, an denen sich keine les/schreibbaren Daten oder ausführbarer Code befinden, werden in der Regel nicht auf einen physikalischen Speicher abgebildet. Für die ausgeführte Applikation ist diese Abbildung völlig transpa- rent.
Bei einer Organisation des Speichers in Pages bzw. Seiten ist der virtuelle Adressraum in gleich große, überlappungsfreie Speicherbereich unterteilt. Einer Seite im virtuellen Adress- räum ist eine Seite im physikalischen Adressraum über die Abbildungsvorschrift zugeordnet, wobei die Seite im physikalischen Adressraum auch als Page Frame bezeichnet wird.
Der Nutzdatenspeicher eines Page Frames des physikalischen Adressraums ist genauso groß wie der einer Page des virtuellen Adressraums.
Die Zuordnung einer virtuellen Seite zu einer physikalischen Seite wird üblicherweise über die sogenannte Seitentabelle oder Page Table erreicht, welche Adresspaare von jeweiligen
Startadressen der virtuellen Seiten und der zugeordneten physikalischen Seiten enthält.
Bei Workstations befindet sich ein Teil der Page Table in ei- nem Cache, der auch als „Translation Look Aside Buffer (TLB) bezeichnet wird. Befindet sich das Startadresspaar für eine virtuelle Seite und die zugeordnete physikalische Seite in dem TLB, so erfolgt die Berechnung der Adressabbildung in den virtuellen Speicherbereich beschleunigt, da lediglich ein Zugriff auf eine Tabelle erforderlich ist, um die einer virtuellen Adresse zugeordnete physikalische Adresse zu erhalten. 1 co 3 φ 1 l o 3 4-> Φ 1 -μ 1 1 -μ cq 1 3 1 φ M rö 3 μ 3 co 1 -μ l -μ 3 J 3 3 1 3 Φ TJ :3
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aufhin der Speicher unter Verwendung dieser Summe ausgelesen wird, um die physikalische Adresse der Seite zu erhalten, auf die verwiesen wird. Dieser Adresse wird ein Page-Offset hinzugefügt, um die physikalische Adresse zu erhalten, die der virtuellen Adresse zugeordnet ist. Jede Page Table in der Al- pha-AXP-Architektur paßt in eine einzige Seite, so daß alle Page-Table-Adressen physikalische Adressen sind, die keiner weiteren Übersetzung bedürfen. Jede Page Table für jede Knotenebene ist daher genau eine physikalische Speicherseite lang.
Falls der virtuelle Adressraum größer ist als der physikalische Adressraum, was insbesondere dann von Vorteil ist, wenn Flexibilität für zukünftige Erweiterungen des physikalischen Adressraums gewünscht wird, enthalten die Page Tables, d. h. die Knotenlisten der Knoten, eine hohe Anzahl von Null- Einträgen, d. h. von Einträgen, die auf keine physikalische Adresse oder aber auf keinen Knoten einer niedrigeren Knotenebene verweisen. Aufgrund der Tatsache, daß jede Page Table genau eine physikalische Speicherseite lang ist, wird durch die bekannte hierarchische Adressierung sehr viel Speicherplatz vergeudet. Die Menge an vergeudetem Speicherplatz wird um so größer, je größer der virtuelle Adressraum im Vergleich zum physikalischen Adressraum ist. Der Speicher, der durch Null-Einträge in den Knotenlisten eingenommen wird, führt insbesondere bei Rechnersystemen mit begrenzten Speicherressourcen, wie sie auf Chipkarten, Smartcards oder Sicherheits- ICs zu finden sind, dazu, daß mehr Speicherplatz beispielsweise in Form eines externen RAMs zur Verfügung gestellt wer- den muß, was die Chipkarte teurer macht. Wenn dagegen aus Chipplatzgründen kein weiterer Speicher zur Verfügung gestellt werden kann, sind besonders die Arbeitsspeicherressourcen der Chipkarte begrenzter als unbedingt erforderlich, was dazu führt, daß weniger aufwendige Programme in der Chip- karte gerechnet werden können, oder daß die Performance der Chipkarte leidet. Die Aufgabe der vorliegenden Erfindung besteht darin, ein effizienteres Konzept zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse sowie ein effizienteres Rechnersystem zu schaffen.
Diese Aufgabe wird durch ein Verfahren zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse nach Patentanspruch 1, durch eine Vorrichtung zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse nach Pa- tentanspruch 9 oder durch ein Rechnersystem nach Patentanspruch 10 gelöst.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß eine Komprimierung von Knotenlisten durchgeführt werden muß, um den Speicherplatz, der durch die hierarchische Abbildungsvorschrift zwischen virtueller Adresse und physikalischer Adresse eingenommen wird, zu reduzieren. Erfindungsgemäß wird bei einer Adressierungsstruktur, bei der der virtuelle Adressraum größer als der physikalische Adressraum ist, und bei der hierarchisch angeordnete Knotenebenen vorhanden sind, ein Komprimierungsindikator zusammen mit der Abbildungsvorschrift abgespeichert ist, der beim Ermitteln eines Eintrags in einer Knotenliste eines Knotens zusammen mit einem entsprechenden Abschnitt der virtuellen Adresse verwendet wird, um den er- mittelten Eintrag zu lesen und dann unter Verwendung des ermittelten Eintrags die physikalische Adresse herauszufinden. Die hierarchische Abbildungsvorschrift umfaßt hierarchisch angeordnete Knotenebenen, wobei eine Knotenebene zumindest einen Knoten aufweist. Jedem Knoten ist eine Knotenliste mit Listeneinträgen zugeordnet. Ferner hat die virtuelle Adresse Abschnitte, wobei je ein Abschnitt der virtuellen Adresse je einer Knotenebene zugeordnet ist.
Die Knotenliste eines Knotens umfaßt Listeneinträge, wobei jeder Listeneintrag durch einen Index identifiziert ist, und wobei jeder Listeneintrag einen Verweis auf einen Knoten einer hierarchisch niedrigeren Knotenebene umfaßt. Die physika- • 4-> μ Φ -μ
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Sind ferner die beiden höchstwertigen Bits aller Nicht-Null- Einträge in einer nicht-komprimierten Knotenliste gleich, so wird eine Komprimierung auf ein Viertel der nichtkomprimierten Knotenliste erreicht, und die zwei höchstwerti- gen Bits des entsprechenden Abschnitts der virtuellen Adresse werden aufgrund des Knotenindikators bei der Indizierung einer Knotenliste ignoriert.
Sind die drei höchstwertigen Bits sämtlicher Nicht-Null- Einträge in einer nicht-komprimierten Knotenliste gleich, so kann eine Komprimierung auf ein Achtel der maximalen Anzahl von Knotenlisteneinträgen erreicht werden, usw.
Zum Abspeichern des Komprimierungsindikators existieren ver- schiedene Möglichkeiten. Generell muß sichergestellt werden, daß beim Adressen-Übersetzen der Komprimierungsindikator für eine Knotenliste gelesen wird, bevor der Knotenlisteneintrag indiziert wird. Eine bevorzugte Form des Abspeicherns des Komprimierungsindikators besteht darin, denselben in einen Listeneintrag eines Knotens einer höheren Knotenebene zu schreiben, so daß beim Adressübersetzen bereits bei dem Lesen des Listeneintrags einer höheren Knotenebene Kenntnis darüber erhalten werden kann, ob die Knotenliste, auf die durch den gelesenen Listeneintrag verwiesen wird, komprimiert ist, und falls die Komprimierungsart nicht standardmäßig vorgegeben ist, wie dieselbe komprimiert ist. Alternativ kann der Komprimierungsindikator auch in der komprimierten Knotenliste selbst beispielsweise an einer Default-Position stehen, auf die immer zugegriffen wird, bevor dann ein spezieller Eintrag der Knotenliste indiziert wird.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß die komprimierten Knotenlisten weniger physikalischen Speicherplatz benötigen als die nicht-komprimierten Knotenlisten, so daß dieser gewonnene Speicherplatz für andere Daten zur Verfügung steht. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, bei dem eine Page-weise Adressierungsstruktur verwendet wird, werden die Knotenlisten nicht mehr in einzelnen physikalischen Speicherseiten abgelegt, sondern es werden so viel Knotenlisten als möglich in ein und die dieselbe physikalische Speicherseite abgelegt, so daß der Fall auftritt, daß mehrere Knotenlisten von Knoten ein und derselben Knotenebene in derselben physikalischen Speicherseite angeordnet sind, oder sogar mehrere Knotenlisten von Knoten verschiede- ner Knotenebenen in derselben physikalischen Speicherseite abgelegt sind. Dies hat den Vorteil, daß der physikalische Speicher "aufgeräumt" ist, so daß nicht nur Teile von Speicherseiten, sondern gesamte Speicherseiten für andere Daten zur Verfügung stehen, welche nicht von der Abbildungsvor- schrift eingenommen werden. Damit wird einer Fragmentierung des physikalischen Adressraums entgegengewirkt.
Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird zumindest ein Teil der Abbildungsvorschrift, und insbesondere lediglich der Wurzelknoten selbst oder sogar nur ein Verweis auf denselben und eine Erzeugungsvorschrift für die Abbildungsvorschrift unter Verwendung des Verweises in einem nicht-flüchtigen Speicher abgespeichert, so daß das Rechnersystem mit der erfindungsgemäßen Adressierung bereits im virtuellen Modus hochfahren kann.
Gemäß einem bevorzugten Ausführungsbeispiel wird die Sicherheit eines Rechnersystems mit virtueller Adressierung dadurch verbessert, daß das Rechnersystem keinen physikalischen Ad- ressierungsmodus verwendet, sondern von vorneherein im virtuellen Adressierungsmodus arbeitet. Um dies zu erreichen, wird in einem nicht-flüchtigen Speicher des Rechnersystems die hierarchische Abbildungsvorschrift abgespeichert, mittels der aus einer virtuellen Adresse eine physikalische Adresse er- mittelt werden kann. Die Abbildungsvorschrift wird im nichtflüchtigen Speicher gespeichert, so daß dieselbe unmittelbar beim Hochfahren des Rechnersystems vorhanden ist und nicht 4-J 1 Φ 1 1 φ
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Einträge und dagegen relativ viele Null-Einträge aufweisen, werden die Listen für Knoten des hierarchischen Baums komprimiert, um Speicherplatz im nicht-flüchtigen Speicher zu sparen.
Im Falle der hierarchisch organisierten Abbildungsvorschrift zwischen virtueller und physikalischer Adresse muß nicht die ganze Abbildungsvorschrift im nicht flüchtigen Speicher gespeichert werden, sondern wenigstens der Teil der Abbildungs- Vorschrift, durch den es möglich ist, einen Hochfahrvorgang des Systems im virtuellen Modus zu beginnen. Bei geeigneten Listeneinträgen im virtuellen Modus ist es dann möglich, bereits beim Wiedergewinnen der benötigten Daten aus dem physikalischen Speicher im flüchtigen Arbeitsspeicher den restli- chen Teil der Abbildungsvorschrift zu erzeugen und für weitere Adressübersetzungen von virtuell zu physikalisch zu verwenden. Die Hardware-Zustandsmachine kann daher nach dem Hochfahren des Systems im virtuellen Modus durchaus auch auf zur Laufzeit im flüchtigen Speicher programmierte Daten zugreifen.
Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird ferner eine seitenweise Adressierung bevorzugt. Um eine Speicherfragmentierung zu vermeiden, werden in diesem Fall so viel als möglich kombinierte Listen in ein und derselben physikalischen Seite abgespeichert.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß im Falle der Abbildungsvorschrift als hierarchische Baumstruktur durch Implementieren von Zugriffsrechten an dem Knoten des Baumes eine differenzierte Zugriffsrechtevergabe mit einer einstellbaren Granularität erreicht werden kann.
Ein weiterer Vorteil der vorliegenden Erfindung besteht dar- in, daß durch Abspeichern der Abbildungsvorschrift im nichtflüchtigen Speicher, und zwar in einer Form, wie sie von der Hardware-Zustandsmaschine ohne Einschaltung der CPU verwendet • «. μ
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Fig. 4b eine Tabelle zur Darstellung der Knotenebenen und der durch einen Knoten adressierten Adressbereiche;
Fig. 5 ein Beispiel für eine Abbildungsvorschrift in Form einer hierarchischen Baumstruktur, bei der Zwischenknoten übersprungen werden können;
Fig. 6 eine Tabelle zur Darstellung von Knotengrößen auf verschiedenen Ebenen für das Beispiel von Fig. 4a;
Fig. 7 ein Beispiel für eine Abbildungsvorschrift in Form eines n-Baums mit gleichen Größen für zusätzliche Knoten einer Ebene;
Fig. 8 eine schematische Darstellung eines Kompressionsverfahrens für Knotenlisten, um das Verhältnis von benutzten Einträgen zu der Gesamtzahl der Einträge einer Liste zu verbessern;
Fig. 9 Kompressionsbeispiele gemäß dem Kompressionsverfahren von Fig. 8;
Fig. 10 eine komprimierte Darstellung des Baums von Fig. 7;
Fig. 11 eine Speicherplatz-optimierte Abspeicherung des Baums von Fig. 10;
Fig. 12 eine Darstellung einer virtuellen Adresse, die modifiziert ist, um auf eine physikalische Adresse zu verweisen, an der eine Knotenliste abgespeichert ist; und
Fig. 13 ein Blockschaltbild einer erfindungsgemäßen Vorrichtung zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse unter Verwendung einer hierarchischen Abbildungsvorschrift .
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wird. Die Page Table kann in Form einer einzigen Tabelle organisiert sein, die Einträge hat, wobei jeder Eintrag eine virtuelle Adresse und die derselben zugeordnete physikalische Adresse umfaßt. Wie später ausgeführt wird, wird es jedoch bevorzugt, die Abbildungsvorschrift in Form eines hierarchischen Seitenzuordnungsbaums zu organisieren. Eine solchermaßen organisierte Abbildungsvorschrift hat den Vorteil größerer Flexibilität zum Verwalten von Zugriffsrechten. Dieselbe ist ferner besser geeignet, um kleine Seitengrößen handzuha- ben, was dann von Bedeutung ist, wenn das Rechnersystem als
Sicherheits-IC in einer Chipkarte verwendet wird. Kleine Seitengrößen, z. B. kleiner oder gleich 256 Byte, dienen ferner dazu, eine Seitentabellen-Fragmentierung zu vermeiden. Eine Speicherseite hat daher, wie es bezugnehmend auf Fig. 2 aus- geführt worden ist, z. B. eine Größe von 64 Byte, d. h. 512 Bit. Dies bedeutet, daß der Seiten-Offset, um die 64 Byte ausgehend von der Startadresse für die Seite adressieren zu können, eine Länge von 6 Bits haben muß.
Im nachfolgenden wird auf Fig. 3 Bezug genommen. Fig. 3 zeigt eine schematische Darstellung einer Adressübersetzung, bei der eine Page Table verwendet wird. Eine virtuelle Adresse 30, ein AMO-Feld 32 und ein TID-Feld 34 werden als Eingabe verwendet. Das AMO-Feld 32 bezeichnet den Zugriffs-Modus, der durch den gegenwärtigen Zustand der CPU und den beabsichtigten Zugriffstyp (Lesen, Schreiben, Ausführen, etc.) eingestellt wird. Das TID-Feld 34 wird beim Multitasking-Betrieb benötigt und liefert einen Aufgaben-Identifizierer (Task I- dentifier) , der darauf hinweist, welcher Aufgabe die virtuel- le Adresse 30 zugeordnet ist, um verschiedene virtuelle Adressräume verschiedener Anwendungen unterscheiden zu können. Aus der virtuellen Adresse 30 und dem TID-Feld 34 wird die sogenannten erweiterte virtuelle Adresse erhalten, die die Startadresse für die virtuelle Seite (VP 36) und einen Versatzwert (DP 38) aufweist. Die ZuOrdnungsvorschrift in Form einer Seitentabelle 40 umfaßt verschiedene Einträge, wobei jeder Eintrag eine Spalte 42 für die Startadresse der virtuellen Seite und eine Spalte 44 für die Startadresse der physikalischen Seite, die der in der Spalte 42 stehenden virtuellen Seite zugeordnet ist, aufweist. Die Seitentabelle umfaßt ferner eine Spalte 46 für Zugriffsrechte (EAR; EAR = Effective Access Rights) , wobei anhand eines Rechtemoduls 48 überprüft wird, ob der durch das AMO-Feld 32 festgelegte CPU-Modus Zugriff auf eine virtuelle Adresse mit einem bestimmten EAR-Feld hat. Wird festgestellt, daß die CPU keinen Zugriff auf eine virtuelle Adresse hat, so wird die Adressübersetzung verweigert, und es wird eine Zugriffsverletzung ausgegeben. Die CPU kann daher, da die Zugriffsrechteüberprüfung vor der Adressübersetzung, also im virtuellen Adressraum, stattfindet, nicht einmal die physikalische Adresse geschweige denn den Inhalt der Speicherzelle, die durch die physikalische Adresse adressiert ist, erhalten. In der Seitentabelle wird eine assoziative Suche durchgeführt, um die Abbildung der virtuellen Adresse auf die physi- kaiische Adresse zu liefern. Die virtuelle Adresse in der
Seitentabelle muß mit dem Feld 36 der erweiterten virtuellen Adresse übereinstimmen. Wird kein derartiger Eintrag in der Seitentabelle gefunden, so wird durch ein Modul 50 ein Seitenfehler ausgegeben. Wird dagegen ein passender Eintrag ge- funden, so wird aus der Spalte 44 die physikalische Seitenadresse ausgelesen. Eine virtuelle Seite kann genau so groß wie eine physikalische Seite sein. Dann sind der Versatz der virtuellen Adresse (DP 38) und der Versatz 52 der physikalischen Adresse gleich groß, so daß keine Speicherung von Versatzwer- ten in der Page Table bzw. eine spezielle Verarbeitung von Versatzwerten nötig ist.
Wie es bereits bezugnehmend auf Fig. 1 ausgeführt worden ist, umfaßt die Speicherverarbeitungseinheit 18 vorzugsweise einen TLB, um eine schnellere Adressierung zu erreichen. Die anhand von Fig. 3 beschriebene Seitentabelle wird in dem TLB gehalten, wobei der TLB optional zusätzlich zur Hardware-
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weist, daß die virtuelle Adresse beschädigt war, oder daß bei der Adressübersetzung ein Fehler aufgetreten ist.
Falls im TLB kein Eintrag mit einer entsprechenden virtuellen Adresse gefunden wird, so wird die Hardware-Zustandsmaschine 18a von Fig. 1 aktiviert, um eine virtuelle Adresse, die im TLB nicht gefunden worden ist, in eine physikalische Adresse umzurechnen, um die physikalische Adresse zusammen mit ihrer virtuellen Adresse in den TLB zu laden. Zu diesem Zweck wird, wie es ausgeführt worden ist, die Hardware-Zustandsmaschine auf den nicht-flüchtigen Speicher (z. B. 12 oder 14 von Fig. 1) zugreifen, um unter Verwendung der dort gespeicherten Abbildungsvorschrift die physikalische Adresse zu ermitteln.
Erfindungsgemäß wird als Abbildung eine hierarchische Baumstruktur mit physikalisch adressierten Knoten bevorzugt. Eine solche hierarchische Baumstruktur, die auch als Multilevel- Seitentabellen-Abbildungsvorschrift bezeichnet werden kann, hat den Vorteil, daß nicht eine große Seitentabelle im nicht- flüchtigen Speicher gehalten werden muß, sondern daß statt einer großen Tabelle mehrere Ebenen oder Levels mit kleineren Listen eingesetzt werden können. Dies erlaubt eine effizientere Verwaltung insbesondere bei kleinen physikalischen Speicherseiten.
Die Hardware-Zustandsmaschine 18a ist dann in der Lage, die hierarchische Baumstruktur von Knoten zu Knoten zu durchlaufen, um schließlich eine physikalische Adresse zu einer gegebenen virtuellen Adresse zu ermitteln. Dieser Prozeß wird als „Page Table Walking" bezeichnet.
Ein solcher Vorgang wird anhand von Fig. 4a beschrieben. In Fig. 4a ist eine virtuelle Adresse 400 gezeigt, die verschiedene Abschnitte 402 bis 310 aufweist. Der Abschnitt 410 ist einer Wurzelebene, d. h. der höchsten Ebene, zugeordnet. Der Abschnitt 408 ist der nächsthöheren Ebene, im Beispiel der Ebene 4, zugeordnet. Der Abschnitt 406 der virtuellen Adresse 400 ist entsprechend der Ebene 3 zugeordnet. Der Abschnitt 404 ist der Ebene 2 zugeordnet, während der Abschnitt 402 der Ebene 1, d. h. dem Endknoten, zugeordnet ist. Der letzte Abschnitt der physikalischen Adresse, der auch als Abschnitt für die Ebene 0 bezeichnet werden kann, enthält den Seiten- Versatz, der in Fig. 3 mit dem Bezugszeichen 38 bezeichnet ist. Die virtuelle Adresse umfaßt ferner eine sogenannten Pa- ckage-Adresse 412, die ein Speicher-Package adressiert. Bei dem bevorzugten Ausführungsbeispiel ist der virtuelle Adress- räum in 256 gleich große Packages aufgeteilt, so daß jede Pa- ckage einen Adressraum von 16 MB hat. Damit ist es beispielsweise möglich, für verschiedene Speicher-Packages des virtuellen Adressraum verschiedene Zugriffsrechte zu vergeben.
Der Abschnitt 410 der virtuellen Adresse 400, der bei einem bevorzugten Ausführungsbeispiel lediglich 1 Bit umfaßt, ist einem Wurzelknoten der hierarchischen Baumstruktur zugeordnet .
Die Liste für den Wurzelknoten kann im nicht-flüchtigen oder in Registern der Speicherverwaltungseinheit gespeichert sein. Alternativ kann die Liste für den Wurzelknoten auch an einem fest vereinbarten Platz in dem physikalischen Speicher abgelegt sein.
Die Liste für den Wurzelknoten wird als Package-Descriptor- Buffer 414 bezeichnet und umfaßt aufgrund der Tatsache, daß der Abschnitt 410 der virtuellen Adresse 400 lediglich ein Bit hat, lediglich zwei Listeneinträge. Ein Eintrag in der Wurzel-Liste 414 umfaßt einen Index, der durch das Bit des
Abschnitts 410 der virtuellen Adresse indexiert ist. Hat das Bit im Abschnitt 410 einen Wert von Eins, wie es bei dem in Fig. 4a bezeichneten Beispiel der Fall ist, so wird der erste Eintrag der Liste 414 ausgewählt. Der Eintrag umfaßt ferner einen Zeiger 416 auf die physikalische Adresse der Seite im nicht-flüchtigen Speicher, an der eine Liste 418 für den ersten Zwischenknoten gespeichert ist, dem der Abschnitt 408 der virtuellen Adresse 400 zugeordnet ist. Ist das Bit in dem Abschnitt 410 der virtuellen Adresse dagegen eine Null, so wird der zweite Eintrag der Liste 414 ausgewählt, der einen Zeiger 420 auf die physikalische Adresse einer Speicherseite im nicht-flüchtigen Speicher umfaßt, in der eine weitere Liste 422 für den ersten Zwischenknoten gespeichert ist, dem der Abschnitt 408 der virtuellen Adresse 400 zugeordnet ist. Nachdem der Abschnitt 408 der virtuellen Adresse vier Bits umfaßt, haben die Listen 418 und 422 für den ersten Zwischen- knoten jeweils 16 Einträge. Jeder Eintrag hat eine Länge von 32 Bits, so daß bei dem in Fig. 4a gezeigten Ausführungsbeispiel jede Liste genau eine Speicherseite im nicht-flüchtigen Speicher in Anspruch nimmt.
Nachdem die Hardware-Zustandsmaschine den oberen Eintrag der Wurzelliste 414 aufgrund des Abschnitts 410 der virtuellen Adresse 400 ermittelt hat, kann die Hardware-Zustandsmaschine aufgrund des Zeigers 416 unmittelbar auf die physikalische Speicherseite zugreifen, in der die Liste 418 für den ersten Zwischenknoten gespeichert ist. Die Hardware-Zustandsmaschine liest dann den Abschnitt 408 der virtuellen Adresse 400 ein und wählt aufgrund der Tatsache, daß der Abschnitt den Wert „1100" hat, den dreizehnten Eintrag in der Liste 418 aus.
Der dreizehnte Eintrag umfaßt neben einem Eintragsindex wieder einen Zeiger 424 auf eine Liste 426 für einen weiteren Zwischenknoten, dem der Abschnitt 406 der virtuellen Adresse 400 zugeordnet ist.
Die Hardware-Zustandsmaschine liest dann den Abschnitt ein und wählt den ersten Eintrag der Liste 426 aus, da der Abschnitt 406 den Wert „0000" hat.
Der erste Eintrag in der Liste 426 enthält wiederum einen Zeiger 428 auf eine Liste 430, die einem weiteren Zwischenknoten mit niedrigerer Hierarchie zugeordnet ist. Die Hardware-Zustandsmaschine liest nun den Abschnitt 404 der virtu-
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bei ein Eintrag in dieser Liste wiederum einen Adressbereich von zwei Kilobyte adressieren kann.
Fig. 5 zeigt einen Ausschnitt aus der hierarchischen Page Table Struktur von Fig. 4a, jedoch mit einer anderen virtuellen Adresse, die in den Abschnitten 408 und 406 für die vierte Ebene und für die dritte Ebene jeweils lauter Einsen hat. Die Abbildungsvorschrift in Form des hierarchischen Baums, der mit der Wurzelliste 414 beginnt und mit der physikali- sehen Adresse 440 endet, erlaubt im Gegensatz zu der in Fig. 4a gezeigten Abbildungsvorschrift ein Überspringen von mindestens einer Ebene. Das Überspringen einer Ebene wird in der virtuellen Adresse durch einen bestimmten Abschnitt signalisiert, beispielsweise dadurch, daß in einem Abschnitt lauter Einsen stehen, wie es in Fig. 5 der Fall ist. Für das Überspringen einer Ebene könnte jedoch auch jeder andere vorbestimmte Code reserviert sein. Der Zeiger, der von der Wurzelliste 414 ausgeht und in Fig. 5 mit 500 bezeichnet ist, zeigt nun nicht mehr auf eine Liste der vierten Ebene oder der dritten Ebene, sondern gleich auf die Liste 430 der zweiten Ebene. Ein Überspringen einer beliebigen Anzahl von Ebenen bzw. Knoten ist möglich. Die Bits in der virtuellen Adresse, die diesen Ebenen entsprechen, müssen den vorbestimmten Code haben, um der Zustandsmaschine das Ebenen-Überspringen zu signalisieren. Diese Optimierung erfordert eine zusätzliche Information für den Zeiger 500, wobei diese zusätzlichen Informationen in den Einträgen der Wurzelliste 414 abgespeichert sind. Selbstverständlich könnte auch nur die Ebene 3 übersprungen werden, während der Knoten der Ebene 4 nicht ü- bersprungen werden darf. In diesem Fall müßten die zusätzlichen Informationen in einem Eintrag einer Liste für den Knoten der Ebene 4 vorhanden sein.
In nachfolgenden wird auf Fig. 6 Bezug genommen. Fig. 6 zeigt eine zu Fig. 4a und Fig. 5 korrespondierende Tabelle für die Bedeutung der Bits der virtuellen Adresse und den Zusammenhang zwischen der Knotengröße, d. h. der maximalen Anzahl von 3 μ ro 1 1 co 1 1 1 φ •H μ Φ M φ 3 1 rH X 3 -μ -μ Φ 1 J Φ Φ TJ TJ φ 3 Φ I μ μ rH -μ ü Φ 1 4-> 4-J 3 φ Φ Cn H
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LO O LO o LO o LO rH rH CM CN ro ro
Die Theorie, die hinter einem q-Knoten steht, besteht darin, daß alle verwendeten Einträge einer Liste, d. h. alle NichtNull-Zeiger, in einem n-Knoten in einer Struktur plaziert werden können (dem q-Knoten) , die kleiner als der ursprüngli- ehe n-Knoten ist. Dies wird erreicht, indem der n-Knoten in kleinere Abschnitt aufgeteilt wird, wobei für eine maximale Kompression der kleinste Abschnitt genommen wird, der alle Nicht-Null-Zeiger enthält. Um die Position eines Zeigers in dem n-Knoten zu spezifizieren, wird ein Offset-Wert für den q-Knoten-Zeiger benötigt. Dieser Offset-Wert wird auch als virtueller Offset bezeichnet.
Im nachfolgenden wird auf Fig. 8 Bezug genommen, um eine mögliche Kompressionsart einer Liste 800 eines n-Knotens darzu- stellen. Die Liste 800 umfaßt zwei Nicht-Null-Einträge, die binär durch 1100 und 1110 indexiert werden können. Neben der Liste 800 sind mögliche q-Knoten dargestellt. Bei der beschriebenen abschnittsweisen Kompression können prinzipiell drei verschiedene „komprimierte" Listen, d. h. q-Knoten, 802, 804 und 806 erzeugt werden. Die Liste 802 entspricht der Liste 800. Hier handelt es sich um die triviale Form der Kompression, die q-Knoten-Liste 802 ist genau so groß wie die Liste 800, und es wird kein Offset-Bit benötigt. Dagegen ist die Liste 804 bereits auf die Hälfte des Speicherplatzes komprimiert. Die Liste enthält zwei Einträge, die mit 110 und 100 indexiert werden können. Um von den Einträgen der komprimierten Liste 804 auf die Einträge der nicht-komprimierten Liste 800 zu kommen, wird ein virtuelles Offset-Bit benötigt, das einen Wert von 1 hat. Das virtuelle Offset-Bit entspricht dem höchstwertigen Bit ( sb) beider Einträge der Liste 800. Eine Kompression ist also möglich, wenn die msbs der NichtNull-Einträge der Liste 800 gleich sind. Da auch die höchstwertigen Bits der Einträge der komprimierten Liste 804 gleich sind, ist noch eine höhere Kompression zu erreichen, wie es die komprimierte Liste 806 zeigt. Die beiden NichtNull-Einträge der Liste 806 haben höchstwertige Bits, die nicht gleich sind, so daß keine weitere Kompression möglich
Figure imgf000031_0001
LO o LO o LO o LO rH rH CN CN ro ro
wäre dann beispielsweise bei einer Kompression um die Hälfte, lediglich 8 Einträge groß, obgleich der Abschnitt 404 der virtuellen Adresse, der dem Level 2 entspricht, 4 Bits hat und eigentlich eine 16-Einträge-Liste indexiert. Der Ab- schnitt 404 der virtuellen Adresse wäre dann so gestaltet, daß ein Bit desselben, typischerweise das höchstwertige Bit, als virtuelles Offsetbit interpretiert wird.
Dadurch ergibt sich auch ein weiterer Kontrollmechanismus. Die Hardware-Zustandsmaschine wird das höchstwertige Bit des Abschnitts 404 mit dem Größenbit im Nicht-Null-Eintrag der Liste 426 vergleichen und bei Übereinstimmung eine Adressübersetzung fortsetzen, während, falls die Bits nicht übereinstimmen, ein Seitenfehler ausgegeben wird, da dann zumin- dest entweder die Abbildungsvorschrift oder die virtuelle Adresse fehlerhaft ist.
Im nachfolgenden wird auf Fig. 9 eingegangen, um weitere Beispiele darzustellen, wie n-Knoten auf ihre minimalen q-Knoten reduziert werden können, wenn das bezüglich Fig. 8 beschrieben Kompressionsverfahren verwendet wird. Die Liste 900 in Fig. 9 umfaßt lediglich einen Nicht-Null-Eintrag, der durch die Bitkombination „1100" indexiert ist. Der minimale q- Knoten umfaßt lediglich einen einzigen Eintrag und, dement- sprechend, 4 virtuelle Offsetbits „1100". Eine Liste 900 mit lediglich einem einzigen Nicht-Null-Eintrag kann somit auf einfache Art und Weise hinsichtlich ihres Speicherplatzbedarfs um das 1/16-fache reduziert werden.
Die Liste 902 umfaßt zwei Nicht-Null-Einträge, die mit „0001" und „0011" indexiert werden können. Die beiden Einträge haben zwei gleiche höchstwertige Bits, so daß zwei virtuelle Offsetbits 00 entstehen, und die Liste um ein Viertel reduziert werden kann.
Die Liste 904 umfaßt zwei Nicht-Null-Einträge, deren höchstwertige Bits jedoch ungleich sind, so daß bei dem hier gewählten beispielhaften Kompressionsalgorithmus keine Kompression erreichbar ist. Der q-Knoten ist daher genau so groß wie der n-Knoten.
Die Beispielliste 906 umfaßt zwei Einträge mit „0100" und
„0101". Die drei höchstwertigen Bits sind gleich, so daß eine Kompression um das 1/8-fache erreicht werden kann, was zu den virtuellen Offset-Bits „010" führt.
Die Beispielliste 908 umfaßt vier Nicht-Null-Einträge zwischen „1010" und „1101". Alle vier Einträge haben dasselbe höchstwertige Bit, so daß eine Kompression um das i≤-fache erreicht werden kann, was zu einem virtuellen Offset-Bit von „1" führt.
Es sei darauf hingewiesen, daß die q-Knoten der Ebene 1 (Fig. 4a) eine spezielle Rolle spielen. Da ihre Einträge nicht auf weitere q-Knoten zeigen, sondern direkt auf die physikalischen Speicherseiten, müssen keine zusätzlichen Informatio- nen, wie z. B. ein Größenwert einer hierarchisch niedrigen q- Liste, zusammen mit den Zeigern gespeichert werden. Folglich wird ein Eintrag in einer Liste auf Ebene 1 dazu verwendet, zwei Zeiger zu speichern. Daher umfaßt der Abschnitt 402 der virtuellen Adresse, der der Ebene 1 zugeordnet ist, fünf vir- tuelle Adressbits. Das zusätzliche Bit spezifiziert, welcher der Zeiger in dem ausgewählten q-Knoten-Eintrag verwendet werden soll. Es sei darauf hingewiesen, daß auch einer der zwei Zeiger 0 sein kann. Nachdem ein Eintrag in einer Liste der Ebene 1 zwei Zeiger speichert, ist die Listenlänge einer Liste, wie z. B. der Liste 434 von Fig. 4a, doppelt so groß wie die Länge einer Liste einer höheren Ebene, wie z. B. der Ebene 430.
Im nachfolgenden wird auf Fig. 10 Bezug genommen, um darzu- stellen, wie die komprimierten q-Knoten dazu eingesetzt werden können, um die Speicherbelegung zu minimieren. Zunächst werden beispielsweise gemäß der Tabelle von Fig. 9 die mini- Φ 1 3 4H
XI -H 3 3 N 3 3
U Q N 1 Φ . Φ 1 3 X
O XI 3 -μ 3 3 X 3 3 X rH μ 1
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3 Cn :0 o Φ Cn o 3 Φ -μ Φ A4 X X o 3 X
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LO O LO o LO o LO rH rH CM CN ro ro
Figure imgf000035_0001
LO O LO σ LO o LO rH H CN CM ro ro
mehrere Abschnitte aufgeteilt, wobei die Abschnitte 1210 bis 1202 den Abschnitten 410 bis 402 von Fig. 4a prinzipiell entsprechen. Der letzte Abschnitt 1212, der in Fig. 4a den Versatzwert bezeichnet hatte, wird bei der virtuellen Adresse 1200 jedoch dafür verwendet, die q-Knoten-Ebene zu signalisieren, deren Liste im NA -Modus modifiziert werden soll.
Der NAM-Modus wird dazu verwendet, um virtuelle Adressen zu manipulieren, da aus Sicherheitsaspekten lediglich ein virtu- eller Adressierungsmodus gefahren werden soll, so daß die CPU keinen direkten Zugriff auf physikalische Seiten hat. Durch Einstellen des Abschnitts 1212 der virtuellen Adresse 1200 kann auf Listen für einzelne Ebenen und insbesondere auf die Einträge in diesen Listen zugegriffen werden.
Hierzu umfaßt jeder Paketbeschreiber, der in der Wurzelliste 414, d. h. dem Package Descriptor Buffer, abgespeichert ist, ein NAM-Bit, das, wenn es gesetzt ist, einen Zugriff auf die q-Knoten-Listen für diese spezielle Speicherpackage erlaubt. Es sei jedoch darauf hingewiesen, daß nur Packages in privi- ligierten Schichten, d. h. privilegierte Modi des Betriebssystems, das NAM-Bit manipulieren können. Wenn das NAM-Bit gesetzt ist, wird der letzte Abschnitt 1212 der virtuellen Adresse nicht mehr als Seitenversatzwert aufgefaßt, sondern wird dazu verwendet, um der Hardware-Zustandsmaschine zu signalisieren, ob der q-Knoten auf Ebene 4, auf Ebene 3, auf E- bene 2 oder auf Ebene 1 adressiert werden soll, um auf die Liste bzw. auf Einträge in der entsprechenden Liste zuzugreifen.
Wenn das NAM-Bit gesetzt ist, wird die virtuelle Adresse von der Hardware-Zustandsmaschine somit anders als bei dem in Fig. 4a beschriebenen Fall interpretiert.
Die Hardware-Zustandsmaschine führt nun, wenn das NAM-Bit gesetzt ist, eine Adressübersetzung lediglich durch, bis der q- Knoten der durch den Abschnitt 1212 definierten Stoppebene φ 1 o 3 1 3 .
1 o TJ -μ l rH 1 μ 3 1 XI 3 Φ 1 φ 3 1
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Bezugszeichenliste
10 CPU
12 ROM
14 NVM (E2PROM)
16 RAM
18 Speicherverwaltungseinheit 18a Hardware-Zustandsmaschine 18b Translation Look Aside Buffer (TLB)
20 Befehls/Daten-Cache
24 Daten/Befehle-Bus
26 Hardware-Zustandsmaschine-Zugriffsbus
30 virtuelle Speicherseite
32 Abbildungsvorschrift
33 Zugriffsmodus-Bits
34 Aufgaben-Identifizierer-Bits 36 Adresse einer virtuellen Seite
38 Adressversatz einer virtuellen Seite
40 Zugriffsrechteinformationen
42 Spalte für eine virtuelle Adresse
44 Spalte für eine physikalische Adresse
46 Seitentabelle
48 Zugriffsüberprüfungsmodul
50 Seitenfehlermodul
52 physikalische Adresse
400 virtuelle Adresse
402 Abschnitt für Ebene 1
404 Abschnitt für Ebene 2
406 Abschnitt für Ebene 3
408 Abschnitt für Ebene 4
410 Abschnitt für Ebene 5
412 Paketadresse
414 Paketbeschreiberpuffer
416 Zeiger auf physikalische Adresse
418 Liste für Ebene 4 420 Zeiger auf physikalische Adresse
422 Liste für Ebene 4
424 Zeiger auf physikalische Adresse
426 Liste für Ebene 3
428 Zeiger auf physikalische Adresse
430 Liste für Ebene 2
432 Zeiger auf physikalische Adresse
434 Liste für Ebene 1
436 Zeiger auf physikalische Adresse
438 Seitenversatzwert
440 physikalische Adresse
500 Zeiger zum Überspringen einer oder mehrerer Ebenen
800 n-Knoten-Liste
802 nicht-komprimierte q-Knoten-Liste
804 einfach komprimierte q-Knoten-Liste
806 doppelt komprimierte q-Knoten-Liste
900 Beispiel für n-Knoten-Liste
902 Beispiel für n-Knoten-Liste
904 Beispiel für n-Knoten-Liste
906 Beispiel für n-Knoten-Liste
908 Beispiel für n-Knoten-Liste
1000 nicht-komprimierte q-Knoten-Liste
1100 Speicherseite mit einer einzigen nicht-komprimierten q-
Knoten-Liste 1102 physikalische Speicherseite mit einer Mehrzahl von komprimierten q-Knoten-Listen 1200 virtuelle Adresse für den Knotenadressierungsmodus 1210 Abschnitt für Ebene 5 1208 Abschnitt für Ebene 4 1206 Abschnitt für Ebene 3 1204 Abschnitt für Ebene 2 1202 Abschnitt für Ebene 1 1212 Abschnitt zum Identifzieren der Liste, auf die zugegriffen werden soll 1300 Einrichtung zum Lesen des Komprimierungsindikators 1310 Einrichtung zum Lesen eines Abschnitts der virtuellen
Adresse 1320 Ermitteln eines Eintrags der Knotenliste 1330 Lesen des ermittelten Eintrags 1340 Ermitteln der physikalischen Adresse

Claims

Patentansprüche
1. Verfahren zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse unter Verwendung einer hierarchi- sehen Abbildungsvorschrift mit hierarchisch angeordneten Knotenebenen, wobei ein virtueller Adressraum größer als ein physikalischer Adressraum ist, wobei die virtuelle Adresse Abschnitte (402 bis 410) aufweist, wobei ein Abschnitt der virtuellen Adresse einer Knotenebene zugeordnet ist, wobei die Knotenebene zumindest einen Knoten aufweist, wobei jeder Knoten eine Knotenliste (418) mit Listeneinträgen aufweist, wobei ein Listeneintrag einer Knotenliste auf einen Knoten einer hierarchisch niedrigeren Knotenebene verweist, wobei unter Verwendung eines Listeneintrags einer Knotenliste (434) einer hierarchisch niedrigsten Knotenebene die physikalische Adresse (404) ermittelbar ist, wobei eine Länge eines Abschnitts der virtuellen Adresse eine maximale Anzahl von Einträgen einer Knotenliste eines Knotens definiert, der zu der Knotenebene gehört, der der Abschnitt zugeordnet ist, wobei ein Knoten ein komprimierter Knoten ist, dessen Knotenliste eine geringere als die maximale Anzahl von Einträgen aufweist, und wobei die Abbildungsvorschrift einen Komprimierungsindikator aufweist, der einem komprimierten Knoten zugeordnet ist, mit folgenden Schritten:
Lesen (1300) des Komprimierungsindikators;
Lesen (1310) eines Abschnitts der virtuellen Adresse;
Ermitteln (1320) eines Eintrags in einer Knotenliste eines
Knotens der Knotenebene, die dem gelesenen Abschnitt der virtuellen Adresse zugeordnet ist, unter Verwendung des gelesenen Abschnitts der virtuellen Adresse und des Komprimierungsindikators;
Lesen (1330) des ermittelten Eintrags der Knotenliste, um einen Knoten einer hierarchisch niedrigeren Knotenebene zu i- dentifizieren, auf den durch den ermittelten Eintrag verwiesen wird; und
Ermitteln (1340) der physikalischen Adresse (440) unter Ver- wendung des Knotens der hierarchisch niedrigeren Knotenebene, auf den durch den ermittelten Eintrag verwiesen wird.
2. Verfahren nach Anspruch 1, bei dem der Komprimierungsindikator an einer vorbestimmten Stelle in der Knotenliste des komprimierten Knotens gespeichert ist, und
bei dem in dem Schritt des Lesens (1310) des Komprimierungs- indikators zu der vorbestimmten Stelle gesprungen wird, um den Komprimierungsindikator zu lesen.
3. Verfahren nach Anspruch 1, bei dem der Komprimierungsindikator für einen komprimierten Knoten in dem Listeneintrag einer Knotenliste eines Knotens einer hierarchisch höheren Knotenebene gespeichert ist, und
bei dem im Schritt des Lesens des Komprimierungsindikators der Komprimierungsindikator bei einem Lesen eines Listeneintrags einer Knotenliste des Knotens der hierarchisch höheren Knotenebene erhalten wird.
4. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem eine Knotenliste (804) eines komprimierten Knotens derart komprimiert ist, daß die Anzahl der Listeneinträge im Vergleich zur maximalen Anzahl halbiert ist, wenn jeweils das höchstwertige Bit jedes Listenindex für alle Listeneinträge ungleich 0 gleich ist, und
bei dem im Schritt (1320) des Ermitteins der Komprimierungs- indikator so interpretiert wird, daß das höchstwertige Bit des Abschnitts der virtuellen Adresse bei der Ermittlung des Eintrags ignoriert wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem eine Knotenliste (806) eines komprimierten Knotens derart komprimiert ist, daß die Anzahl der Listeneinträge im Ver- gleich zur maximalen Anzahl geviertelt ist, wenn jeweils die beiden höchstwertigen Bits jedes Listenindex für alle Listeneinträge ungleich 0 gleich sind, und
bei dem im Schritt des Ermitteins (1320) der Komprimierungs- indikator so interpretiert wird, daß die beiden höchstwertigen Bits des Abschnitts der virtuellen Adresse bei der Ermittlung des Eintrags ignoriert werden.
6. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem eine seitenweise Adressierung des physikalischen Speichers vorgesehen ist, wobei eine Speicherseite mittels einer Basisadresse und eines Offset-Werts adressierbar ist,
bei dem Knotenlisten von zumindest zwei komprimierten Knoten in der selben physikalischen Speicherseite (1102) gespeichert sind, und
bei dem ein Listeneintrag einer Knotenliste eines Knotens ei- ner hierarchisch höheren Knotenebene sowohl eine Basisadresse als auch einen Offset-Wert für die Speicherseite (1102) umfaßt, an der die Knotenliste für den Knoten gespeichert ist, auf den durch den Eintrag verwiesen wird, und
bei dem im Schritt (1320) des Ermitteins des Eintrags die Ermittlung unter Verwendung der Basisadresse und des Offset- Werts vorgenommen wird.
7. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem im Schritt (1340) des Ermitteins der physikalischen Adresse die Schritten Lesen (1300) des Komprimierungsindika- tors, Lesen (1310) eines Abschnitts der virtuellen Adresse, Ermitteln (1320) eines Eintrags der Knotenliste und Lesen (1330) des ermittelten Eintrags durchgeführt werden, bis die hierarchisch niedrigste Knotenebene (434) erreicht ist.
8. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem ein vorbestimmter Wert eines Abschnitts der virtuellen Adresse (406, 408) anzeigt, daß eine Knotenebene über- sprungen wird.
9. Vorrichtung zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse unter Verwendung einer hierarchischen Abbildungsvorschrift mit hierarchisch angeordneten Kno- tenebenen, wobei ein virtueller Adressraum größer als ein physikalischer Adressraum ist, wobei die virtuelle Adresse Abschnitte (402 bis 410) aufweist, wobei ein Abschnitt der virtuellen Adresse einer Knotenebene zugeordnet ist, wobei die Knotenebene zumindest einen Knoten aufweist, wobei jeder Knoten eine Knotenliste (418) mit Listeneinträgen aufweist, wobei ein Listeneintrag einer Knotenliste auf einen Knoten einer hierarchisch niedrigeren Knotenebene verweist, wobei unter Verwendung eines Listeneintrags einer Knotenliste (434) einer hierarchisch niedrigsten Knotenebene die physikalische Adresse (404) ermittelbar ist, wobei eine Länge eines Abschnitts der virtuellen Adresse eine maximale Anzahl von Einträgen einer Knotenliste eines Knotens definiert, der zu der Knotenebene gehört, der der Abschnitt zugeordnet ist, wobei ein Knoten ein komprimierter Knoten ist, dessen Knotenliste eine geringere als die maximale Anzahl von Einträgen aufweist, und wobei die Abbildungsvorschrift einen Komprimierungsindikator aufweist, der einem komprimierten Knoten zugeordnet ist, mit folgenden Merkmalen:
einer Einrichtung zum Lesen (1300) des Komprimierungsindikators; einer Einrichtung zum Lesen (1310) eines Abschnitts der virtuellen Adresse;
einer Einrichtung zum Ermitteln (1320) eines Eintrags in ei- ner Knotenliste eines Knotens der Knotenebene, die dem gelesenen Abschnitt der virtuellen Adresse zugeordnet ist, unter Verwendung des gelesenen Abschnitts der virtuellen Adresse und des Komprimierungsindikators;
einer Einrichtung zum Lesen (1330) des ermittelten Eintrags der Knotenliste, um einen Knoten einer hierarchisch niedrigeren Knotenebene zu identifizieren, auf den durch den ermittelten Eintrag verwiesen wird; und
einer Einrichtung zum Ermitteln (1340) der physikalischen Adresse (440) unter Verwendung des Knotens der hierarchisch niedrigeren Knotenebene, auf den durch den ermittelten Eintrag verwiesen wird.
10. Rechnersystem mit einer Vorrichtung zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse unter Verwendung einer hierarchischen Abbildungsvorschrift nach Patentanspruch 9.
11. Rechnersystem, das als Chipkarte, Smartcard oder Si- cherheits-IC ausgeführt ist.
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