WO2003044859A1 - Module de circuit multipuce et procede de fabrication associe - Google Patents

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WO2003044859A1
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layer
circuit module
unit wiring
base substrate
forming
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Tsuyoshi Ogawa
Yuji Nishitani
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Sony Corporation
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Description

明細書 マルチチップ回路モジュール及びその製造方法 技術分野 本発明は、 複数の I Cや L S I等の半導体チップを搭載するとともにこれらを 接続する回路パターンや入出力端子等が形成されたマルチチップ回路モジュール 及びその製造方法に関する。
本出願は、 日本国において 2 0 0 1年 1 1月 2 2日に出願された日本特許出願 番号 2 0 0 1 - 3 5 8 2 4 6を基礎として優先権を主張するものであり、 この出 願は参照することにより、 本出願に援用される。 冃景技術 パーソナルコンピュータ、 携帯電話機、 ビデオ機器、 オーディオ機器等のデジ タル信号を取り扱う電子機器には、 各種の I C素子や L S I素子等の半導体チッ プを搭載したマルチチップ回路モジュールが備えられている。 この種の電子機器 においては、 回路パターンの微細化、 I Cパッケージの小型化や集積規模の飛躍 的な向上、 多ピン化又は実装方法の改善等によってマルチチップ回路モジュール の小型化、 高機能化が図られることによって、 小型軽量化又は薄型化が図られる とともに高性能化、 高機能化、 多機能化、 高速処理化等が図られている。
マルチチップ回路モジュールには、 例えば口ジック機能とメモリ機能又はアナ 口グ機能とデジタル機能等のように異なる機能を混載したいわゆるシステム L S Iを構成したものもある。 マルチチップ回路モジュールには、 各プロセスの機能 プロックを個別の半導体チップとして製造し、 これら半導体チップを同一基板上 に実装したいわゆるマルチチップ回路モジュールを構成したものもある。
ところで、 マルチチップ回路モジュールにおいては、 さらに性能向上を図るた めにはマイクロプロセッサやメモリチップ間の信号配線の高速化、 高密度化がネ ックとなっており、 また配線遅延の問題に対する対応も図らなければならない。 マルチチップ回路モジュールにおいては、 各素子 （チップ） 内で GH zを超える ク口ック周波数の実現が図られても、 チップ間での配線による信号遅延や反射等 の問題のためにクロック周波数を一桁単位で下げなければならない。 マルチチッ プ回路モジュールにおいては、 信号配線の高速化、 高密度化を図ることにより、 例えば電磁妨害雑音 （EMI:electoromagnetic interf ef ence) や電磁整合 （EMC:e lectoromagnetic compatibility) の対策も必要となる。 したがって、 マルチチッ プ回路モジュールにおいては、 チップ技術ばかりでなく、 パッケージやボード等 の実装技術を含めたシステム技術として全体で髙集積化や高性能化を図る必要が ある。
従来、 マルチチップ回路モジュールとして、 図 3 8に示すように構成されたも のがある。 図 3 8に示すマルチチップ回路モジュール 1 0 0は、 インタポーザ 1 0 1の主面 1 O l a上に複数個の半導体チップ 1 0 2 A、 1 0 2 Bを搭載してな るフリップチップ型のものである。 このマルチチップ回路モジュール 1 0 0は、 ィンタポーザ 1 0 1の表裏主面 1 0 1 a、 1 0 1 bに図示を省略するがそれぞれ 適宜の回路パターンやランド、 入出力端子等が形成されている。 マルチチップ回 路モジュール 1 0 0は、 ィンタポーザ 1 0 1の主面 1 0 1 aに各半導体チップ 1 0 2 A、 1 0 2 Bを所定のランド 1 0 3上にそれぞれフリップチップ接続して搭 載するとともに、 アンダフィル 1 0 4によって接続部位を被覆している。 マルチ チップ回路モジュール 1 0 0には、 ィンタポーザ 1 0 1の主面 1 0 1 bに形成し たランドにそれぞれ半田ボール 1 0 5が搭載されており、 例えばマザ一基板等に 載置した状態でリフロー半田処理を施して半田ボール 1 0 5を溶融し固化するこ とにより実装される。
上述したように従来のマルチチップ回路モジュール 1 0 0は、 複数個の半導体 チップ 1 0 2 A、 1 0 2 Bがィンタポーザ 1 0 1の主面 1 0 1 aに横並び状態に 配列して実装されるが、 各半導体チップ 1 0 2 A、 1 0 2 B間を接続する配線が ィンタポ一ザ 1 0 1側に形成される回路パターンによって制約を受ける。 マルチ チップ回路モジュール 1 0 0は、 装置の多機能化、 高速化等に伴って多くの半導 体チップ 1 0 2 A、 1 0 2 Bを備えるようになりますます多くの配線数が必要と なっている。 マルチチップ回路モジュール 1 0 0は、 一般的な基板製造技術で製 造されるィンタポーザ 1 0 1に形成する配線パスのピッチが、 製造条件等の制約 によって最小でも約 1 0 0 u m程度と大きいことから、 複数の半導体チップ 1 0 2 A、 1 0 2 B間で多くの接続を行う場合に大きな面積又は多層化されたィンタ ポーザ 1 0 1を必要とする。
マルチチップ回路モジュール 1 0 0においては、 多層化されたインタポーザ 1 0 1を用いる場合に、 ビアを介しての層間接続や各半導体チップ 1 0 2 A、 1 0 2 B間の接続が行われるが、 加工条件からその孔径が最小でも約 5 0 u m程度で あり、 さらにランド径も最小で約 5 0 u m程度であるために大型のィンタポーザ 1 0 1を必要とする。 マルチチップ回路モジュール 1 0 0は、 このために各半導 体チップ 1 0 2 A、 1 0 2 B間を接続するインタポーザ 1 0 1に形成される配線 パスが長くなるとともに多くのビアが形成され、 L ' C · R成分が大きくなって しまう。
マルチチップ回路モジュール 1 0 0は、 ィンタポーザ 1 0 1 の一方主面に複数 個の半導体チップ 1 0 2 A、 1 0 2 Bを実装するとともに、 他方主面がマザ一基 板等に実装するための実装面とされて多数個の接続用バンプが形成される。 した がって、 マルチチップ回路モジュール 1 0 0は、 実装面側に半導体チップ 1 0 2 A、 1 0 2 Bや他の電子部品等が実装されない片面実装型として構成されるため に、 半導体チップ 1 0 2 A、 1 0 2 Bの周辺回路の取込みや高密度実装化が困難 である。 発明の開示 本発明の目的は、 従来のマルチチップ回路モジュールが有する問題点を解消し 得る新規なマルチチップ回路モジュール及びその製造方法を提供することにある。 本発明の他の目的は、 微細かつ高密度の回路パターンを多層配線部内に高精度 に形成しかつ薄型化と半導体チップの配線長の短縮化を図り、 高速処理化や信頼 性の向上を図ったマルチチップ回路モジュール及びその製造方法を提供すること にある。 上述した目的を達成するために提案される本発明に係るマルチチップ回路モジ ユールは、 絶縁層内に所定の回路パターンが形成されるとともに表面に平坦化処 理を施してなる単位配線層が層間接続されて多層に形成されかつ最外層を構成す る単位配線層に接続端子が設けられてなる多層配線部と、 この多層配線部の少な く とも一方の最外層単位配線層の主面に実装された半導体チップと、 最外層単位 配線層の主面に半導体チップと接続端子を封止して設けられる封止樹脂層とから 構成される。 マルチチップ回路モジュールは、 封止樹脂層に研磨処理が施されて、 半導体チップが研磨されるとともに接続端子が露出されている。
本発明に係るマルチチップ回路モジュールは、 各単位配線層が平坦化処理を施 された下層単位配線層に上層の単位配線層がいわゆるビアーオン一ビア構造によ つて互いに層間接続されて積層形成されることにより、 各半導体チップ間におけ る大容量、 高速、 高密度バスに対応した微細で高密度の回路パターンが多層配線 部内に高精度に形成される。 このマルチチップ回路モジュールは、 微細かつ高密 度の回路パターンを構成する多層配線部に半導体チップが直接搭載されて互いに 接続されることによりその配線長の短縮化が図られ、 伝送される信号の減衰が低 減されるとともに信号遅延が最小限となる。 更に、 本発明に係るマルチチップ回 路モジュールは、 薄型化された多層配線部に半導体チップを実装し、 この半導体 チップを封止する封止榭脂層に研磨処理を施して半導体チップごと研磨すること で一層の薄型化が図られてなる。
上述の目的を達成するために提案される本発明に係るマルチチップ回路モジュ ールの製造方法は、 ベース基板の平坦化された主面上に均一な厚みを有する剥離 層を形成する剥離層形成工程と、 ベース基板の剥離層上に絶縁層を形成するとと もにこの絶縁層内に所定の回路パタ一ンを形成してなる第 1層目の単位配線層を 形成する第 1層単位配線層形成工程と、 第 1層単位配線層の表面を平坦化する平 坦化処理工程と、 平坦化された第 1層単位配線層上に絶縁層を形成するとともに この絶縁層内に所定の回路パターンを形成しかつその表面に平坦化処理が施され た単位配線層を互いに層間接続して順次多層に形成する単位配線層形成工程と、 多層配線部の最上層単位配線層の主面に少なくとも 1個の半導体チップを実装す る半導体チップ実装工程と、 最上層単位配線層の主面に半導体チップを封止する 封止樹脂層を形成する封止樹脂層形成工程と、 半導体チップまで研磨する研磨処 理を封止樹脂層に施す研磨工程と、 多層配線部を剥離層を介してベース基板から 剥離する剥離工程とを備える。
本発明に係るマルチチップ回路モジュールの他の製造方法は、 単位配線層形成 工程が、 最上層単位配線層の主面に第 1の接続端子を形成する第 1接続端子形成 工程を有するとともに、 第 1研磨工程が第 1の半導体チップとともに第 1の封止 樹脂層を研磨することにより第 1の接続端子を露出させる工程からなる。 マルチ チップ回路モジュールの製造方法は、 第 1研磨工程の後段工程として、 最上層単 位配線層の主面上に平坦な主面上に剥離層を形成した第 2のベース基板を接合す る第 2ベース基板接合工程と、 第 1層単位配線層から剥離層を介して第 1のべ一 ス基板を剥離する第 1ベース基板剥離工程と、 第 1層単位配線層の主面上に第 2 の接続端子を形成する第 2接続端子形成工程と、 少なく とも 1個の第 2の半導体 チップを実装する第 2半導体チップ実装工程と、 第 1層単位配線層の主面上に第 2の接続端子と第 2の半導体チップとを封止する第 2の封止樹脂層を形成する第 2封止樹脂形成工程と、 第 2の半導体チップとともに第 2の封止樹脂層を研磨す ることによって第 2の接続端子を露出させる第 2研磨工程とが施されてなる。 上述した工程を備えるマルチチップ回路モジュールの製造方法によれば、 各単 位配線層が平坦化処理を施されており下層単位配線層上に上層の単位配線層を積 層形成して多層配線部が形成されることから、 各半導体チップ間における大容量、 高速、 高密度バスに対応した微細かつ高密度の回路パターンを構成する高精度の 多層配線部を有して各半導体チップ間の配線長の短縮化を図ったマルチチップ回 路モジュールが製造される。 マルチチップ回路モジュールの製造方法によれば、 剥離工程を施されて多層配線部から厚みを有するベース基板が剥離されるととも に封止樹脂層に研磨処理が施されて半導体チップが研磨されることによって、 大 幅に薄型化されたマルチチップ回路モジュールが製造される。 マルチチップ回路 モジュールの製造方法によれば、 剛体部を構成するベース基板を有していないが 多層配線部上に形成された封止樹脂層と研磨された半導体チップとが剛体部を構 成することによりマザ一基板等への実装のための取扱いも従来とほぼ同様にして 行われる薄型化されたマルチチップ回路モジュールが製造される。 本発明に係るマルチチップ回路モジュールの製造方法によれば、 第 1のベース 基板が剥離された多層配線部の第 2の主面側にも研磨されて薄型化された半導体 チップが搭載されることで多数個の半導体チップを実装し小型化、 薄型化が図ら れるとともに高精度で多機能化が図られたマルチチップ回路モジュールが製造さ れる。 マルチチップ回路モジュールの製造方法によれば、 多層配線部を挟んで両 面に実装された各半導体チップ間が、 多層配線部内に形成された微細で高密度の 回路パターンを介して最短で接続されることによって伝送される信号の減衰が低 減されるとともに信号遅延が最小限とされたマルチチップ回路モジュールが製造 される。
本発明の更に他の目的、 本発明によって得られる具体的な利点は、 以下におい て図面を参照して説明される実施の形態の説明から一層明らかにされるであろう c 図面の簡単な説明 図 1は、 本発明に係るマルチチップ回路モジュールの要部縦断面図である。 図 2は、 マルチチップ回路モジュールの製造工程に用いられるベース基板の縦 断面図である。
図 3は、 ベース墓板上に形成される第 1層単位配線部の絶縁層の形成工程説明 図である。
図 4は、 第 1層単位配線部の絶縁層に回路パターンを形成するエッチングマス クの取付工程説明図である。
図 5は、 第 1層単位配線部の絶縁層に回路パターン溝を形成する工程説明図で ある。
図 6は、 第 1層単位配線部の絶縁層に金属めつきを施す工程説明図である。 図 7は、 第 1層単位配線部の絶縁層に平坦化処理を施す工程説明図である。 図 8は、 第 1層単位配線部の絶縁層上に T a N層を形成する工程説明図である。 図 9は、 T a N層に素子形成マスクを接合する工程説明図である。
図 1 0は、 T a N層にキャパシタ素子の下電極膜となる T a O膜を形成するェ 程説明図である。 図 1 1は、 T a N層にキャパシタ素子と抵抗体素子とをパターン形成する工程 説明図である。
図 1 2は、 キャパシタ素子の上部電極を形成する工程説明図である。
図 1 3は、 他の素子形成法の説明図であり、 T a O膜を形成する工程説明図で ある。
図 1 4は、 キャパシタ素子と抵抗体素子とを形成する工程説明図である。
図 1 5は、 第 tのベース基板上に多層配線部を形成した状態の説明図である。 図 1 6は、 多層配線部上に半導体チップを実装する工程説明図である。
図 1 7は、 半導体チップを封止する封止樹脂層の形成工程説明図である。
図 1 8は、 封止樹脂層の研磨工程説明図である。
図 1 9は、 第 2のベース基板の接合工程説明図である。
図 2 0は、 第 1のベース基板の剥離工程説明図である。
図 2 1は、 接続端子部の形成工程説明図である。
図 2 2は、 第 2のベース基板の剥離工程説明図である。
図 2 3は、 マルチチップ回路モジュールを搭載したデジタル回路モジュール装 置の要部縦断面図である。
図 2 4は、 放熱部材を備えたマルチチップ回路モジュールの要部縦断面図であ る。
図 2 5は、 本発明に係るマルチチップ回路モジュールの第 2の実施の形態とし て示す、 多層配線部の両面に半導体チップを実装してなるマルチチップ回路モジ ユールの要部縦断面図である。
図 2 6は、 マルチチップ回路モジュールの製造工程の説明図であり、 多層配線 部の第 2の主面上に半導体チップと接続端子部とを実装する工程の説明図である。 図 2 7は、 第 1の半導体チップと第 1の接続端子部とを封止する第 1の封止樹 脂層の形成工程説明図である。
図 2 8は、 封止樹脂層の研磨工程説明図である。
図 2 9は、 第 2のベース基板の接合工程説明図である。
図 3 0は、 第 1のベース基板の剥離工程説明図である。
図 3 1は、 多層配線部の第 1の主面上に第 2の半導体チップと第 2の接続端子 部とを封止する封止樹脂層の形成工程説明図である。
図 3 2は、 第 2の半導体チップと第 2の接続端子部とを封止する第 2の封止樹 脂層を形成して、 この第 2の封止樹脂層を研磨した状態の工程説明図である。 図 3 3は、 第 2のベース基板の剥離工程説明図である。
図 3 4は、 マルチチップ回路モジュールをィンタポーザ上にワイヤボンディン グ法により実装してなるデジタル回路モジユール装置の要部縦断面図である。 図 3 5は、 マルチチップ回路モジュールをインタポーザ上にフェースダウン法 により実装してなるデジタル回路モジュール装置の要部縦断面図である。
図 3 6は、 放熱部材を備えたマルチチップ回路モジュールの要部縦断面図であ る。
図 3 7は、 多層マルチチップ回路モジュール体の要部縦断面図である。
図 3 8は、 従来のマルチチップ回路モジュール体の要部縦断面図である。 発明を実施するための最良の形態 以下、 本発明の実施の形態について、 図面を参照して詳細に説明する。
本発明が適用されるマルチチップ回路モジュール （以下、 単に回路モジュール と略称する） 1は、 例えば情報通信機能やストレージ機能等を有して、 パーソナ ルコンピュータ、 携帯電話機又はオーディオ機器等の各種電子機器に搭載され、 又はォプションとして揷脱される超小型通信機能モジュール体の高周波回路を構 成する。 回路モジュール 1は、 詳細を省略するが、 送受信信号からいったん中間 周波数に変換するようにしたスーパへテロダイン方式による高周波送受信回路部 又は中間周波数への変換を行わずに情報信号の送受信を行うようにしたダイレク トコンバージョン方式による高周波送受信回路部等が形成されてなる。
本発明に係る回路モジュール 1は、 図 1に示すように、 第 1の主面 2 aにイン タポーザ 3上に実装するための多数個の実装用バンプ 4が形成された多層配線部 2と、 この多層配線部 2の第 2の主面 2 bに形成された多数個の半導体実装用バ ンプ 5を介して搭載された複数個 （図では 2個） の半導体チップ （L S I ) 6 A、 6 Bと、 これら半導体チップ 6 A、 6 Bを封止する封止樹脂層 7とから構成され る。 回路モジュール 1は、 多層配線部 2が、 詳細を後述する工程を経て第 1層単 位配線層 8の主面上に第 2層単位配線層 9を積層形成し、 以下第 2層単位配線層 9の主面上に第 3層単位配線層 1 0乃至第 5層単位配線層 1 2が順次積層形成さ ることによって例えば 5層構造によつて構成されている。
回路モジュール 1は、 多層配線部 2が、 第 1層単位配線層 8乃至第 5層単位配 線層 1 2の全層又は上下層や複数層を貫通する適宜のビア 1 3によって所定の層 間接練がなされてなる。 回路モジュール 1は、 詳細を後述するように多層配線部 2の各単位配線層に、 下層単位配線層のビア上に上層単位配線層のビアを直接形 成するいわゆるビア—オン一ビア （Vi a - on - Via) 構造を備える。 回路モジュール 1は、 ィンタポーザ 3に実装されることによってこのインタポーザ 3側の回路部 から多層配線部 2に所定の信号や電源の供給が行われる。
したがって、 回路モジュール 1は、 インタポーザ 3 と多層配線部 2の第 2の主 面 2 b上に実装されだ各半導体チップ 6 A、 6 Bとがビア 1 3を介して直接接続 されることによって配線長の短縮化が図られてなる。 回路モジュール 1は、 イン タポーザ 3 と各半導体チップ 6 A、 6 Bとの間の伝送信号の減衰が低減されると ともに、 信号遅延を最小限とした接続が行われる。
回路モジュール 1は、 詳細を後述するように半導体チップ 6 A、 6 Bと封止樹 脂層 7とに研磨処理を施して薄型化することにより、 全体の薄型化が図られてい る。 回路モジュール 1は、 詳細を後述するように多層配線部 2が、 平坦な主面を 有する剥離層 2 1を設けた第 1のベース基板 2 0上に第 1層単位配線層 8乃至第 5層単位配線層 1 2が積層形成される。 第 1のベース基板 2 0は、 所定の工程を 経た後に多層配線部 2が剥離層 2 1を介して剥離される。 第 1のベース基板 2 0 は、 必要に応じて再利用される。
回路モジュール 1は、 多層配線部 2が、 詳細を後述するように第 1層単位配線 層 8乃至第 5層単位配線層 1 2をそれぞれの主面に平坦化処理を施し、 平坦化さ れた主面上に上層の単位配線層がそれぞれ積層形成されてなる。 したがって、 回 路モジュール 1は、 各単位配線層がその回路パターンを高精度にかつ高密度化に 形成されるとともに、 薄型化が図られてなる。 回路モジュール 1は、 多層配線部 2が薄型化されることによって、 各半導体チップ 6 A、 6 Bの配線長がさらに短 縮化されてなる。
回路モジュール 1には、 多層配線部 2内に、 薄膜技術や厚膜技術によってキヤ パシタ素子 1 4や抵抗体素子 1 5又はインダクタ素子 1 6が成膜形成されてなる c キャパシタ素子 1 4は、 例えばデカップリングキャパシタゃ D Cカツ ト用のキヤ パシタであり、 タンタルォキサイ ト （T a O ) 膜により構成される。 なお、 キヤ パシタ素子 1 4は、 例えば窒化タンタル （T a N ) 膜により構成することも可能 である。 抵抗体素子 1 5は、 例えば終端抵抗用の抵抗体であり、 窒化タンタル膜 により構成される。 回路モジュール 1は、 上述したように第 1層単位配線層 8乃 至第 5層単位配線層 1 2がそれぞれ表面に平坦化処理を施された下層の単位配線 層上に積層形成されることから、 高精度のキャパシタ素子 1 4や抵抗体素子 1 5 又はインダクタ素子 1 6の形成が可能となる。 回路モジュール 1は、 従来チップ 部品によって対応していたキャパシタゃ抵抗体を多層配線部 2内に薄膜形成する ことにより、 極めて小型でかつ高性能の受動素子の搭載が可能である。
回路モジュール 1は、 詳細を後述するように各単位配線層が、 それぞれ絶縁層 と、 この絶縁層に形成された上述した各素子を含む回路パターンとからなる。 回 路モジュール 1は、 回路パターンが絶縁層に導電性に優れた C uめっきを施して 形成されてなる。 回路モジュール 1は、 各単位配線層が、 回路パターンの対応部 位を微細な凹溝によって形成した後に表面全体に C uめっきを施し、 めっき層と ともに絶縁層を研磨して主面の平坦化が行われる。 各単位配線層には、 絶縁層の 所定の位置に予めビアホールが形成されており、 C uめっきを施すことによりビ ァホール内にも C uめっき層が形成されて層間接続用のビア 1 3が形成される。 以上のように構成された回路モジュール 1は、 第 1のベース基板 2 0上に第 1 層単位配線層 8乃至第 5層単位配線層 1 2を積層して上述した多層配線部 2を形 成する多層配線部形成工程と、 この多層配線部 2上に半導体チップ 6 A、 6 Bを 実装する半導体チップ実装工程と、 半導体チップ 6 A、 6 Bを封止樹脂層 7によ つて封止する封止樹脂層形成工程とを経て製造される。 さらに、 回路モジュール 1は、 半導体チップ 6 A、 6 Bと封止樹脂層 7とを同時に研磨する研磨工程と、 第 1のベース基板 2 0から多層配線部 2を剥離する剥離工程とを経て製造される。 回路モジュール 1は、 第 1のベース基板 2 0の剥離工程の前工程として表面研 磨された封止樹脂層 7上に第 2のベース基板 4 0が接合され、 この第 2のベース 基板 4 0を支持基板と して後処理工程が施される。 回路モジュール 1は、 詳細を 後述する各工程を経て製造されることにより、 従来の配線基板の製造工程に採用 される印刷法や湿式ェッチング法等と比較して面積サイズを約 1 / 1 0程度まで 縮小することが可能とされるとともに、 使用限界周波数帯域を 2 0 G H Zまで高 めた高周波回路の製造を可能とする。
回路モジュール 1は、 多層配線部 2を構成する第 1層単位配線層 8乃至第 5層 単位配線層 1 2が例えば 5 μ m程度の厚みを以つて形成することが可能であるこ とから、 多層配線部 2の全体の厚みも数十 μ m程度までに押さえることが可能と なる。 回路モジュール 1は、 半導体チップ 6 A、 6 Bも精密かつ最大限に研磨し て 1 0 0 m程度の厚みとすることが可能であることから、 大幅な薄型化が図ら れるようになる。 回路モジュール 1は、 ビア径も数 /z mと微小かつ精密に形成す ることが可能であるとともに、 回路パターンも数 μ mレベルと非常に微細に形成 することが可能である。 回路モジュール 1は、 平坦化されて多層に形成された第 1層単位配線層 8乃至第 5層単位配線層 1 2を備えることで、 例えば上下層をグ ランドで挟まれたマイクロス トリ ップラインを形成する等のィンピーダンス制御 された回路パターンを容易に形成することが可能である。
回路モジュール 1の製造工程においては、 図 2に示すように、 第 1のベース基 板 2 0が用意される。 第 1のベース基板 2 0は、 耐熱特性ゃ耐薬品特性を有し、 高精度の平坦面の形成が可能であるとともに機械的剛性を有する例えば S i基板 やガラス基板、 石英基板等の基板材によって形成される。 第 1のベース基板 2 0 は、 かかる基板材を用いることによって、 後述するスパッタリ ング処理時の表面 温度の上昇に対して熱変化が抑制され、 リ ソグラフ処理時の焦点深度の保持、 マ スキングのコンタク トァライメント特性の向上が図られるようにして高精度の回 路モジュール 1が製造されるようにする。 なお、 第 1のベース基板 2 0は、 上述 した基板材ばかりでなく平坦化処理を施された他の適宜の基板材を用いてもよい。 第 1のベース基板 2 0は、 研磨処理を施して主面 2 0 aが高精度の平坦面と し て構成されてなり、 この主面 2 0 a上に剥離層 2 1が成膜形成される。 剥離層 2 1は、 例えばスパッタリング法や化学蒸着法 （CVD : Chemical Vapor Deposi ti on) 等によって第 1のベース基板 2 0の主面 2 0 a上に 1 0 0 0 A程度の均一な厚み を有して全面に亘つて形成された銅やアルミニウム等の金属薄膜層 2 2と、 この 金属薄膜層 2 2上に例えばスピンコート法等によって 1 u m〜 2 u m程度の厚み を有して全面に亘つて形成されたポリイミ ド樹脂等の樹脂薄膜層 2 3からなる。 剥離層 2 1は、 後述する剥離工程において、 第 1層単位配線層 8を剥離面として 多層配線部 2が第 1のベース基板 2 0から剥離されるようにする。
第 1層単位配線層 8の製造工程は、 第 1のベース基板 2 0の剥離層 2 1上に第 1の絶縁層 2 4を成膜形成する工程を第 1の工程とする。 第 1の絶縁層 2 4は、 低誘電率で低い T a η δ、 すなわち高周波特性に優れかつ耐熱特性ゃ耐薬品特性 を有する、 例えばポリイミ ド、 ベンゾシクロブテン （B C B ) 、 液晶ポリマ （L C P ) 、 ポリ ノルボルネン ( P N B ) 、 ビスマレイ ドトリアジン （B T—レジ ン） 、 ボリフエ二一ルエチレン ( P P E ) 又はエポキシ樹脂やアクリル系樹脂等 の絶縁性誘電材料が用いられる。 なお、 第 1の絶縁層 2 4は、 上述した特性を有 する適宜の絶縁材によって成膜形成される。
第 1の絶縁層 2 4は、 図 3に示すように剥離層 2 1上にビアの対応部位を開口 部 2 4 aとして残して上述した液状の絶縁材を用いて均一な厚みに成膜形成され る。 第 1の絶縁層 2 4は、 具体的には液状の絶縁材を剥離層 2 1上に、 塗布均一 性、 厚み制御性が保持される例えばスピンコート法、 カーテンコート法、 ロール コート法又はディップコ一ト法等によって塗布して均一な厚みの全面絶縁層を成 膜形成した後に、 パターニング処理が施されて形成される。 第 1の絶縁層 2 4は、 感光性の絶縁材を用いた場合には、 全面絶縁層に例えばフォトリソグラフィ技術 によるパターニング処理を施して形成される。 第 1の絶縁層 2 4は、 非感光性の 絶縁材を用いた場合には、 全面絶縁層に例えばフォ トリソグラフィ技術と ドライ エッチング処理又はレーザ加工によるパターニング処理を施して形成される。 第 1層単位配線層 8の製造工程は、 第 1の絶縁層 2 4に第 1の回路パターン 2 5を形'成するためにエッチング処理を施す工程を第 2の工程とする。 第 1の絶縁 層 2 4には、 図 4に示すように第 1の回路パターン 2 5に対応して所定の開口部 2 6 aが形成されたエッチングマスク 2 6が位置決めされて接合される。 エッチ ング処理としては、 例えば酸素プラズマによる方向性イオンエッチング法 （RIE : Reacti ve Ion Etch ing) 等のドライエッチングが施されて、 図 5に示すように第 1の絶縁層 2 4に第 1の回路パターン 2 5に対応した配線溝 2 7が形成される。 各配線溝 2 7は、 剥離層 2 1上に第 1の絶縁層 2 4の一部を残す深さを以つて凹 設されてなる。
第 1層単位配線層 8の製造工程は、 上述した工程を経て配線溝 2 7が形成され た第 1の絶縁層 2 4に金属めつき処理を施す工程を第 3の工程とする。 第 1の回 路パターン 2 5は、 例えば回路モジュール 1においてグランドや電源部を構成す る場合にはある程度の厚みを有することが好ましく、 金属めつき処理によって厚 膜形成してもよい。 金属めつき処理は、 電解めつき又は無電解めつきのいずれで あってもよく、 図 6に示すように配線溝 2 7を含む第 1の絶縁層 2 4の全面及び その開口部 2 4 aを介して露出された剥離層 2 1上までの全域に亘つて所定の厚 みを有する金属めつき層 2 8を形成する。 金属めつき処理は、 電解めつきによつ て金属めつき層 2 8を形成する場合に、 剥離層 2 1が電圧印加電極として作用す る。 金属めつき処理は、 導電率に優れた銅めつき層 2 8を形成する銅めつきによ つて行われる。
第 1層単位配線層 8の製造工程は、 銅めつき層 2 8を研磨して表面を平坦化す る工程を第 4の工程とする。 平坦化処理は、 銅めつき層 2 8と第 1の絶縁層 2 4 の一部を研磨することによって、 図 7に示すように第 1層単位配線層 8の表面 8 aを精度の高い平坦面に形成する。 研磨工程は、 材質を異にする第 1の絶縁層 2 4と銅めつき層 2 8とに同時に研磨を施すことから、 例えば化学一機械研磨方法 ( CMP : Chemical-Mechani cal Pol i shing) が用いられる。 C M Pは、 銅めつき層 2 8の研磨レートを大きくするような研磨の大きな選択性を有しており、 高精度の 平坦性を有する研磨面を構成する。
第 1層単位配線層 8は、 上述したように第 1の絶縁層 2 4に配線溝 2 7が凹設 され、 全面に亘つて成膜形成した銅めつき層 2 8を第 1の絶縁層 2 4が露出する まで C M P処理を施すことにより、 平坦化された第 1の回路パターン 2 5が形成 される。 第 1層単位配線層 8は、 図 7に示すようにビアに対応する開口部 2 4 a にも銅めつきが充填されることにより層間接続ビア 1 3が同時に形成される。 第 1層単位配線層 8は、 この層間接続ビア 1 3の表面も高精度に平坦化されること から、 後述する各単位配線層製造工程を経てその上部に上層の第 2単位配線層 9 乃至第 5層単位配線層 1 2の層間接続ビアを直接形成することが可能となり、 上 述したようにビアーオン一ビア構造を構成する。 ビアーオン一ビアは、 第 1の単 位配線層 8乃至第 5層単位配線層 1 2間を最短の配線長を以つて接続することで、 多層配線部 2とインタポーザ 3とを最短の配線長とする。
第 1層単位配線層 8には、 素子形成工程が施されて、 その表而 8 a上にキャパ シタ素子 1 4と抵抗体素子 1 5とが成膜形成される。 なお、 尜子形成工程におい ては、 必要に応じてインダクタ素子も成膜形成するようにしてもよい。 素子形成 工程は、 例えば陽極酸化 T a Oキャパシタ素子 1 4及び T a N抵抗体素子 1 5と を成膜形成する。 素子形成工程は、 例えばスパッタリング法や C V D法等によつ て、 図 8に示すように第 1層単位配線層 8の表面 8 a上に全面に亘つて窒化タン タル （T a N ) 層 3 0を成膜形成する工程を第 1の工程とする。
素子形成工程は、 図 9に示すように T a N層 3 0上に、 キャパシタ素子 1 4の 形成領域に対応して開口部 3 1 aが形成された素子形成用マスク 3 1を形成する 工程を第 2の工程とする。 素子形成用マスク 3 1は、 一般的なフォトレジス ト材 を T a N層 3 0上にコーティングすることによって形成され、 厚さが約 1 0 u m 以上に厚膜形成される。 素子形成工程は、 T a N層 3 0に陽極酸化処理を施すこ とにより、 図 1 0に示すように第 1の回路パターン 2 5の一部に形成されたキヤ パシタ素子 1 4の下電極上に T a O層 3 2を形成する工程を第 3の工程とする。 陽極酸化処理は、 例えばホウ酸アンモニゥム溶液中で T a N層 3 0をシードメタ ル材として 5 0 V乃至 2 0 0 V程度の電圧を印加することによって、 素子形成用 マスク 3 1の開口部 3 1 aに対応した T a N層 3 0上に T a O層 3 2を成膜形成 する。 丁 &〇層3 2は、 キャパシタ素子 1 4の誘電体膜を構成する。
素子形成工程は、 T a N層 3 0に所定のパターニング処理を施してキャパシタ 素子 1 4と抵抗体素子 1 5とをパターン形成する工程を第 4の工程とする。 パタ 一ユング処理は、 例えば T a N層 3 0に必要なパターンに対応してマスキングを 行い、 フォトリソグラフィ技術によって不要な T a N層 3 0を除去する。 第 1層 単位配線層 8には、 図 1 1に示すようにその表面 8 a上にキャパシタ素子 1 4の 形成領域に対応して T a O層 3 2が形成されるとともに、 抵抗体素子 1 5の形成 領域に対応して T a N層 3 0の一部が残されて抵抗体素子パターン 3 3が形成さ れる。
素子形成工程は、 図 1 2に示すようにキャパシタ素子 1 4の形成領域に対応し た部位に、 上部電極 3 4を形成する工程を第 5の工程とする。 上部電極形成工程 は、 例えばキャパシタ素子 1 4の形成領域に対応した部位を開口したマスキング を施した状態で、 リフトオフ法によって銅層とニッケル層とからなる上部電極 3 4を形成する。 なお、 上部電極形成工程は、 例えばウエットエッチング法によつ て上部電極 3 4を形成するようにしてもよい。 素子形成工程においては、 上述し たように第 1屑単位配線層 8の表面 8 a上にキャパシタ素子 1 4と抵抗体素子 1 5とが同時に成膜形成される。
回路モジュール 1の製造工程においては、 上述したように耐熱特性ゃ耐薬品特 性を有し高精度の平坦面を以つて構成された第 1のベース基板 2 0上に第 1層単 位配線層 8を形成するとともに、 この第 1層単位配線層 8に平坦化処理を施して なる。 したがって、 素子形成工程は、 スパッタリ ング時の熱やエッチングの薬品 等による影響を受けることなく、 フォ トリソグラフィ時の焦点深度やマスキング 時のコンタク トァライメントが保持されて、 第 1層単位配線層 8上に高精度のキ ャパシタ素子 1 4と抵抗体素子 1 5とが同時に成膜形成される。
素子形成工程は、 上述した第 1の工程乃至第 5の工程に限定されたものではな く、 例えば T a N層 3 0を成膜形成した後に素子形成用マスク 3 1を用いずにキ ャパシタ素子 1 4と抵抗体素子 1 5とを同時に成膜形成することも可能である。 素子形成工程においては、 T a N層 3 0を成膜形成した第 1層単位配線層 8に対 して陽極酸化処理を施すことにより、 図 1 3に示すように T a N層 3 0上に全面 に亘つて所定の厚みを有する T a O層 3 5を成膜形成する。 素子形成工程におい ては、 T a N層 3 0と T a O層 3 5に対して所定のパターニング処理を施すこと によって、 図 1 4に示すようにキャパシタ素子 1 4の上電極 3 4を形成すること によって、 キャパシタ素子 1 4と抵抗体素子 1 5とを同時に成膜形成する。 なお、 抵抗体素子 1 5は、 T a 0膜付の T a N層 3 0によって構成される。
素子形成工程は、 後述する各単位配線層内にキャパシタ素子 1 4と抵抗体素子 1 5とが存在しない場合には、 これら素子をそれぞれ独自の工程によって成膜形 成することは勿論である。 キャパシタ素子 1 4は、 誘電体層を例えばスパッタリ ング法や C V D法等によって回路パターン上に直接薄膜形成するようにしてもよ い。 また、 抵抗体素子 1 5も、 例えば回路パターンの形成部位に T a Nや T a又 は N i _ C r、 R u O 2等の抵抗体素子形成材料をフォ ト リ ソグラフィ技術、 ス パッタリング法又は C V D法等によって、 キャパシタ素子 1 4 と別工程により成 膜形成される。
回路モジュール 1の製造工程においては、 上述した第 1 単位配線層 8の製造 工程と同様に、 第 2の絶縁層形成工程—エッチング工程—配線溝形成工程一めつ き工程一平坦化工程とを経て第 2層単位配線層 9が積層形成される。 キャパシタ 素子 1 4と抵抗体素子 1 5は、 第 2層単位配線層 9を構成する第 2の絶縁層 3 6 によって被覆される。 第 2の絶縁層 3 6は、 配線溝が形成されるとともに平坦化 工程による C M P処理が施されるが、 キャパシタ素子 1 4や抵抗体素子 1 5が配 線溝や表面に露出されずに被覆状態を保持される厚みを以つて形成される。 第 2 層単位配線層 9にも、 第 2の回路パターンの一部にキャパシタ素子 1 4 Bと抵抗 体素子 1 5 Bとが成膜形成されるとともに、 凹設したスパイラルパターンにめつ き処理を施してなるィンダクタ素子 1 6 Bが形成されている。
多層配線部 2の製造工程においては、 第 2層単位配線層 9の平坦化された表面 上に上述した各工程を経て第 3層単位配線層 1 0が積層形成されるとともに、 以 下第 3層単位配線層 1 0上に第 4層単位配線層 1 1が積層形成され、 第 4層単位 配線層 1 1上に第 5層単位配線層 1 2が積層形成されることによって、 図 1 5に 示すように第 1のベース基板 2 0上に 5層の単位配線層からなる多層配線部 2が 構成される。
多層配線部 2には、 第 3層単位配線層 1 0の第 3の回路パターン内にキャパシ タ素子 1 4 Cと抵抗体素子 1 5 Cとが成膜形成されている。 多層配線部 2には、 第 4層単位配線層 1 1の第 4の回路パターン内にィンダクタ素子 1 6 Dが形成さ れるとともに、 キャパシタ素子 1 4 Dと抵抗体素子 1 5 Dとが成膜形成されてい る。 第 5層単位配線層 1 2は、 その表面 1 2 aが多層配線部 2の第 2の主面 2 b を構成し、 第 5の回路パターンが絶縁層と同一面を構成して形成されている。 多 層配線部 2には、 第 5層単位配線層 1 2の第 5の回路パターン内に後述する実装 工程により半導体チップ 6 A、 6 Bを実装するための多数個の電極パッド 3 7や 他の電子部品又は他のモジュールとの接続等を行うための接続端子部 3 8が形成 されている。
多層配線部 2の製造工程においては、 上述したように平坦化処理を施した下層 の単位配線層の表面上に上層の単位配線層を積層形成することから、 下層の回路 パターンの厚みが累積して上層に形成される単位配線層に影響を及ぼすことはな く、 反りやうねり又は凹凸の無い第 5層単位配線層 1 2が形成される。 したがつ て、 多層配線部 2の製造工程においては、 さらに多層の単位配線屑を備えた多層 配線部 2を、 高精度にかつ薄型化を図って形成することを可能とする。 多層配線 部 2の製造工程においては、 第 5層単位配線層 1 2が、 第 4層単位配線層 1 1の 平坦化処理を施した表面 1 1 a上に積層形成されることから狭ピッチ化を図った 電極パッド 3 7を高精度に形成することを可能とする。 なお、 多層配線部 2の製 造工程においては、 電極パッド 3 7と接続端子部 3 8とに対して例えば無電解二 ッケル Z銅めつきを施して端子形成が行われる。
以上の工程を経て製造された多層配線部 2には、 第 2の主面 2 b、 すなわち第 5層単位配線層 1 2の表面 1 2 a上に各半導体チップ 6 A、 6 Bを実装する半導 体チップ実装工程が施される。 半導体チップ実装工程は、 第 5層単位配線層 1 2 に形成した各電極パッド 3 7にそれぞれ半田バンプ 3 9を取り付ける工程と、 半 導体チップ 6 A、 6 Bを位置決めして載置した後に半田処理を施す工程とからな る。 半導体チップ実装工程は、 これら工程を経て、 図 1 6に示すように第 5層単 位配線層 1 2上に各半導体チップ 6 A、 6 Bを実装する。 各半導体チップ 6 A、 6 Bは、 高精度に形成された第 5層単位配線層 1 2の表面 1 2 a上にフリツプチ ップボンディング法により高精度に実装される。 なお、 半導体チップ実装工程は、 かかるフリップチップボンディング法ばかりでなく、 例えば T A B (Tape Autom ated Bondi ng) 法やビームリードボンディング法等のフェースダウン実装法等に よって第 5層単位配線層 1 2上に半導体チップ 6 A、 6 Bを実装するようにして もよい。
回路モジュール 1の製造工程は、 半導体チップ実装工程の後工程として、 封止 樹脂層 7によって各半導体チップ 6 A、 6 Bを封止する封止榭脂層形成工程が施 される。 封止樹脂層形成工程は、 例えばトランスファーモールド法や印刷法等に よって、 図 1 7に示すように各半導体チップ 6 A、 6 Bを含んで多層配線部 2の 第 2の主面 2 bを所定の厚みを以つて全面に亘つて封止する封止榭脂層 7を形成 する。 封止樹脂層 7には、 例えばエポキシ系樹脂等のように熱硬化収縮率の小さ な樹脂材が用いられることにより、 硬化後に第 1のベース基板 2 0に反り等を生 じさせる応力の発生が抑制されるようにする。
回路モジュール 1の製造工程においては、 多層配線部 2の第 2の主面 2 b上に 形成した封止樹脂層 7を所定の厚みまで研磨する研磨工程が施される。 研磨工程 は、 例えばグラインダを用いた機械研磨法、 ウエットエッチングによる化学研磨 法又は機械研磨法と化学研磨法とを併用した C M P等によって行われ、 封止樹脂 層 7とともに各半導体チップ 6 A、 6 Bを機能に支障の無い最大範囲でその表面 を研磨することにより図 1 8に示すように薄型化する。 研磨工程は、 第 1のべ一 ス基板 2 0を支持基板として各半導体チップ 6 A、 6 Bを封止樹脂層 7によって 封止した状態で研磨処理を施すことにより、 各半導体チップ 6 A、 6 Bにエッジ 欠け等の損傷を生じさせることなく最大限でかつ精密な研磨が行われる。
回路モジュール 1の製造工程においては、 図 1 9に示すように研磨処理が施さ れた封止樹脂層 7の表面 7 a上に、 剥離層 4 1を介して第 2のベース基板 4 0を 接合する工程が施される。 第 2のベース基板 4 0は、 機械的剛性を有し、 その主 面 4 0 aが平坦面として構成されてなる。 第 2のベース基板 4 0は、 後述するよ うに多層配線部 2の第 1の主面 2 aに接続端子部の形成等の所定の処理を施す後 工程に際して支持基板を構成することから、 その処理内容に対して所定の耐性を 有する基板材によって形成される。 第 2のベース基板 4 0は、 例えば S i基板や ガラス基板、 石英基板等を用いてもよいが、 特にその材質に限定されるものでは なく適宜の材質からなる基板材によって形成される。
剥離層 4 1も、 上述した第 1のベース基板 2 0の剥離層 2 1 と同様に、 例えば スパッタリング法や C V D法等によって第 2のベース基板 4 0の主面 4 0 a上に 均一な厚みを有して形成された銅やアルミニウム等の金属薄膜層 4 2と、 この金 属薄膜層 4 2上に例えばスピンコート法等によつて均一な厚みを有して形成され たポリイミ ド樹脂等の樹脂薄膜層 4 3からなる。 剥離層 4 1は、 樹脂薄膜層 4 3 が封止樹脂層 Ίの表面 7 aと接合されるとともに、 後述する剥離工程において封 止樹脂層 Ίの表面 7 aを剥離面として多層配線部 2が第 2のベース基板 4 0から 剥離されるようにする。
回路モジュール 1の製造工程においては、 図 2 0に示すように多層配線部 2か ら第 1のベース基板 2 0を剥離する剥離工程が施される。 剥離工程においては、 上述した各工程を経て製造された回路モジュール 1の中間体を例えば塩酸等の酸 性溶液中に浸潰させる。 回路モジュール 1の中間体は、 剥離層 2 1の金屈薄膜層 2 2と樹脂薄膜層 2 3との界面で剥離が進行し、 多層配線部 2が第 1の主面 2 a に樹脂薄膜層 2 3を残した状態で第 1のベース基板 2 0から剥離される。
なお、 剥離工程は、 回路モジュール 1の中間体を例えば硝酸溶液中に浸漬させ た場合に、 硝酸溶液が金属薄膜層 2 2をわずかに溶解させつつ樹脂薄膜層 2 3と の間に浸入することによって多層配線部 2と第 1のベース基板 2 0との剥離を行 う。 したがって、 回路モジュール 1には、 第 1層単位配線層 8に予め保護層を形 成するようにしてもよい。 また、 剥離工程は、 例えばレーザアブレーシヨン処理 を施すことによって、 多層配線部 2を第 1のベース基板 2 0から剥離するように してもよい。
回路モジュール 1の製造工程においては、 上述したように剥離工程により第 1 のベース基板 2 0から剥離された多層配線部 2の第 1の主面 2 aに残留した樹脂 薄膜層 2 3の除去処理が施される。 除去処理は、 例えば酸素プラズマによるドラ ィエッチング法等によって行われる。 多層配線部 2は、 これによつて第 1層単位 配線層 8の第 1の回路パターン 2 5内に形成され接続端子部 2 5 aやランド 2 5 bが外方に露出する。 多層配線部 2は、 上述したように第 1層単位配線層 8が第 1のベース基板 2 0の平坦面とされた主面 2 0 a上に形成されるために、 この第 1層単位配線層 8の露出された第 2の表面 8 bも高精度の平坦面として構成され てなる。
回路モジュール 1の製造工程においては、 多層配線部 2の第 1の主面 2 aに端 子形成処理が施される。 すなわち、 多層配線部 2には、 図 2 1に示すように露出 された第 1層単位配線層 8の接続端子部 2 5 aやランド 2 5 b上にそれぞれ接続 用の半田バンプ 4 4が取り付けられる。 半田バンプ 4 4は、 回路モジュール 1を ィンタポーザ 3に実装する際の接続材を構成し、 例えば電解めつきや無電解めつ きにより表面に A u— N i層を形成するようにしてもよい。 回路モジュール 1の 製造工程においては、 上述したように第 2のベース基板 4 0を支持基板として多 層配線部 2に橈みの無い状態に保持し、 高精度の第 1層単位配線層 8に各半田バ ンプ 4 4の取付けが行われるようにする。
回路モジュール 1の製造工程においては、 上述した第 1のベース基板 2 0の剥 離工程と同様にして、 図 2 2に示すように多層配線部 2を第 2のベース基板 4 0 から剥離する剥離工程が施される。 すなわち、 剥離工程は、 回路モジュール 1の 中間体を塩酸等の酸性溶液中に浸溃させ、 剥離層 4 1の金属薄膜層 4 2と樹脂薄 膜層 4 3との界面で、 多層配線部 2がその第 2の主面 2 bに樹脂薄膜層 4 3を残 した状態で第 2のベース基板 4 0から剥離される。 さらに、 回路モジュール 1の 製造工程においては、 ドライエッチング法等によって第 2の主面 2 bに残留した 樹脂薄膜層 4 3が除去処理されて、 図 1に示した多層配線部 2が製造される。 ところで、 回路モジュール 1の製造工程においては、 一般に比較的大型のベー ス基板 2 0、 4 0が用いられ、 多数個の回路モジュール 1が連結部を介して相互 に連結された状態で一括して形成される。 したがって、 回路モジュール 1の製造 工程においては、 上述した第 2のベース基板 4 0からの剥離工程の前工程におい て各多層配線部 2を分離する連結部の力ッティング処理が施される。 各多層配線 部 2は、 相互に切り分けられるが、 第 2のベース基板 4 0上に形成された状態に 保持されている。 回路モジュール 1の製造工程においては、 上述した剥離工程を 施すことによって、 1個ずつの多層配線部 2が製造される。
ところで、 第 2のベース基板 4 0は、 上述したカッティング処理の際にカツタ によりその主面 4 0 aに各多層配線部 2の切断痕が残って平坦性が損なわれ再利 用することが不能な状態となる。 したがって、 第 2のベース基板 4 0は、 剥離層 4 1との間に合成樹脂等によって平坦性を有するダミー層を予め形成するように してもよい。 第 2のベース基板 4 0は、 カツタの先端部がこのダミー層で停止さ れるように制御されて力ッティング処理が行われ、 各多層配線部 2を剥離した後 にダミー層を除去するとともに新たなダミー層が再形成される。 回路モジュール 1の製造工程においては、 比較的高価な第 2のベース基板 4 0が再利用されるこ とでコスト低減と時間短縮が図られるようになる。
以上のように構成された回路モジュール 1は、 図 2 3に示すように第 1層単位 配線層 8の第 2の表面 8 bを実装而として他のチップ部品 4 7 A、 4 7 Bと同様 にィンタポーザ 4 6上にフェースダウン実装される実装部品として用いられてデ ジタル回路モジュール装置 4 5を形成することも可能である。 デジタル回路モジ ユール装置 4 5は、 一般的な多 ¾板製造工程を経て製造されたインタポーザ 4 6を備えている。 インタポーザ 4 6は、 内部に電源回路パターン 4 8やグランド パターン 4 9が形成されるとともに、 部品実装面 4 6 aにレジスト等によって成 膜形成される保護層 5 0から露出されて多数個の接続端子部 5 1が形成されてい る。
なお、 インタポーザ 4 6は、 部品実装面 4 6 aと対向する一方の主面が装置侧 の基板等に搭載される搭載面 4 6 bを構成してなる。 インタポーザ 4 6は、 搭載 面 4 6 b側にも装置側から信号や電源等が供給される多数個の接続端子部 5 2が 形成されるとともに、 これら接続端子部 5 2を外方に露出させて保護層 5 3が成 膜形成されている。 インタポーザ 4 6は、 部品実装面 4 6 a側の接続端子部 5 1 や内層の電源回路パターン 4 8及びグランドパターン 4 9又は搭載面 4 6 b側の 接続端子部 5 2が多数個のスルーホール 5 4によって適宜接続されてなる。
インタポーザ 4 6には、 部品実装面 4 6 a上に、 各接続端子部 5 1に対して接 続端子を構成する各半田バンプ 4 4が対応位置されて回路モジュール 1が位置決 めして搭載される。 インタポーザ 4 6には、 回路モジュール 1を搭載した状態に おいて、 多層配線部 2の第 2の主面 2 bと部品実装面 4 6 aとの間にアンダフィ ル 5 5が充填される。 インタポーザ 4 6は、 この状態で例えばリ フロー半田槽に 供給されることにより各半田バンプ 4 4が相対する各接続端子部 5 1に接合固定 されて回路モジュール 1を実装し、 デジタル回路モジュール装置 4 5を製造する。 デジタル回路モジュール装置 4 5においては、 回路モジュール 1に対してィン タポーザ 4 6側に電源回路ゃグランドが形成されるとともに制御信号等の低速信 号等が供給され、 各半導体チップ 6 A、 6 B間の高速信号が回路モジュール 1内 において処理される。 デジタル回路モジュール装置 4 5においては、 回路モジュ ール 1内に成膜形成することができなかった受動素子等について、 上述したよう にィンタポーザ 4 6の部品実装面 4 6 a上に回路モジュール 1 とともに実装され ることにより配線長が短縮されたチップ部品 4 7によって補完される。 デジタル 回路モジュール装置 4 5は、 薄型化が図られた多機能の回路モジュール 1を備え ることによって、 全体が薄型化、 多機能化が図られて構成される。 デジタル回路 モジュール装置 4 5は、 インタポーザ 4 6側に充分な面積を有する電源回路パタ ーン 4 8やダランドパターン 4 9が形成されることにより、 レギュレーションの 高 、電源供給が行われるようになる。
ところで、 回路モジュール 1の製造工程においては、 上述したように多層配線 部 2の第 1の主面 2 a側に端子形成を行うために封止樹脂層 7の表面 7 aに剥離 層 4 1を介して適宜の基板材によって形成された第 2のベース基板 4 0が接合さ れる。 回路モジュール 1の製造工程においては、 端子形成を行った後に、 第 2の ベース基板 4 0が剥離される。 回路モジュール 1は、 第 2のベース基板 4 0が多 層配線部 2の第 2の主面 2 b上にそのまま残されて他の部品の搭載用部材として 用いるようにしてもよい。 回路モジュール 1は、 使用状態において半導体チップ 6 A、 6 Bから熱が発生することがあり、 図 2 4に示すように第 2のベース基板 4 0が放熱部材 5 6の搭載部材として利用される。
すなわち、 回路モジュール 1は、 例えばアルミ等の金属材又は金属粉を混入し た樹脂材材等の熱伝導率が大きな適宜の基材によって形成された第 2のベース基 板 5 7が用いられて形成される。 回路モジュール 1は、 第 2のベース基板 5 7が 剥離されることなく多層配線部 2の第 2の主面 2 b上にそのまま残され、 この第 2のベース基板 5 7の主面上にヒートシンク等の放熱部材 5 6が接合固定される。 回路モジュール 1は、 半導体チップ 6 A、 6 Bから発生した熱が第 2のベース基 板 5 7に効率よく伝達され、 この第 2のベース基板 5 7を介して放熱部材 5 6に より放熱される。 したがって、 回路モジュール 1は、 半導体チップ 6 A、 6 Bか らの熱により特性が劣化するといつた不都合の発生が防止され、 安定した信号処 理が行われるようになる。
回路モジュール 1は、 上述したように多層配線部 2の第 2の主面 2 b上に半導 体チップ 6 A、 6 Bが実装されて構成されるが、 第 2のベース基板 4 0を支持基 板として多層配線部 2の第 1の主面 2 a側にも複数個の第 2の半導体チップ 6 1 A、 6 1 Bを実装した図 2 5に示す両面実装型の回路モジュール 6 0にも展開さ れる。 回路モジュール 6 0は、 上述したように多層配線部 2が、 多数層の単位配 線層 8乃至 1 2を高精度に積層形成するとともに平坦化された第 1の主面 2 aと 第 2の主面 2 bとを有することから、 第 2の主面 2 b側に複数個の第 1の半導体 チップ 6 A、 6 Bが実装されるとともに第 1の主面 2 a側にも複数個の第 2の半 導体チップ 6 1 Λ、 6 1 Βが高精度に実装されてなる。
回路モジュール 6 0は、 複数個の第 1の半導体チップ 6 Α、 6 Βと第 2の半導 体チップ 6 1 Α、 6 I Bとが、 同一主面上ばかりでなく厚み方向に対面実装する ことで、 小型化、 薄型化が図られる。 回路モジュール 6 0も、 多層配線部 2を構 成する第 1層単位配線層 8乃至第 5層単位配線層 1 2がそれぞれ 5 μ m程度の厚 みで形成され、 数 m径に形成されたビア 1 3によりいわゆるビア一オン一ビア 構造を以つて互いに層間接続が図られている。 したがって、 回路モジュール 6 0 は、 第 1の半導体チップ 6 A、 6 B間や第 2の半導体チップ 6 1 A、 6 I B間と ともに、 これらの間においてもそれぞれの配線長が短縮化され、 高機能化が図ら れるとともにさらに高速処理化が図られるようになる。
回路モジュール 6 0には、 図 2 5に示すように第 1の半導体チップ 6 A、 6 B を実装した多層配線部 2の第 2の主面 2 b上に、 第 1の半導体チップ 6 A、 6 B の実装領域の外側に位置して多数個の第 1の接続端子部 6 2が設けられている。 回路モジュール 6 0は、 詳細を後述するように第 1の各接続端子部 6 2が第 1の 半導体チップ 6 A、 6 Bと同様に研磨処理が施されて薄型化されるとともに平坦 化された表面 6 2 aが第 1の封止樹脂層 7と同一面を構成して露出される。 回路 モジュール 6 0は、 第 1の半導体チップ 6 A、 6 Bが第 1の各接続端子部 6 2と ともに約 0 . 0 5 m m程度の厚みまで研磨されている。 なお、 第 1の各接続端子 部 6 2には、 必要に応じてそれぞれの表面 6 2 aに例えば金めつき等を施して接 続端子 6 3を形成するようにしてもよい。
回路モジュール 6 0は、 多層配線部 2の第 1の主面 2 a側にも第 2の封止樹脂 層 6 4によって封止された第 2の半導体チップ 6 1 A、 6 1 Bが実装されるとと もに、 これら第 2の半導体チップ 6 1 A、 6 1 Bの実装領域の外側に位置して多 数個の第 2の接続端子部 6 5が設けられている。 回路モジュール 6 0は、 第 2の 半導体チップ 6 1 A、 6 1 Bや第 2の接続端子部 6 5が第 1の半導体チップ 6 A、 6 Bや第 1 の各接続端子部 6 2と同様に第 2の封止樹脂層 6 4に研磨処理を施す ことによって薄型化されるとともに平坦化され、 その表面が第 2の封止樹脂層 6 4と同一面を構成して露出されている。 回路モジュール 6 0は、 第 2の半導体チ ップ 6 1 A、 6 1 Bと第 2の各接続端子部 6 5とが約 0 . 0 5 m m程度の厚みま で研磨されることによって、 全体で約 1 5 0 μ m程度まで薄型化が図られている c なお、 第 2の各接続端子部 6 5にも、 必要に応じてそれぞれの表面 6 5 aに例え ば金めつき等を施して接続端子 6 6を形成するようにしてもよい。
回路モジュール 6 0は、 第 1の接続端子部 6 2や第 2の接続端子部 6 5を介し て例えば制御基板等のインタポーザ側の信号入出力端子とそれぞれ接続されるこ とによって制御信号等が入出力される。 回路モジュール 6 0は、 インタポーザ側 から電源， グランドや制御信号等の低速信号等が供給されるとともに、 第 1の半 導体チップ 6 A、 6 Bと第 2の半導体チップ 6 1 A、 6 I B間の高速信号が多層 配線部 2内において処理される。 回路モジュール 6 0は、 薄型化が図られるとと もに平坦化された第 1 の主面 2 aと第 2の主面 2 bを有する多層配線部 2を備え る。 したがって、 回路モジュール 6 0は、 全体が薄型化、 多機能化が図られて構 成されるとともに上下をグランドで挟まれたマイクロストリップラインを形成す るなどィンピーダンス制御された回路パターンを容易に形成し、 レギユレーショ ンの高い電源供給が行われるようになる。
以上のように構成された回路モジュール 6 0の製造工程について、 以下図 2 6 乃至図 3 3を参照して説明する。 なお、 回路モジュール 6 0は、 その他の構成に ついては上述した回路モジュール 1と同様とすることから、 対応する部位に同一 符号を付すことにより詳細な説明を省略する。
回路モジュール 6 0の製造工程は、 上述した回路モジュール 1の製造工程にお ける図 1 5に示した第 1のベース基板 2 0上に多層配線部 2を形成した状態で、 第 5層単位配線層 1 2に形成した各電極パッド 3 7にそれぞれ半田バンプ 3 9を 取り付け、 フリップチップ実装法等により第 1の半導体チップ 6 A、 6 Bの実装 工程が施される。 回路モジュール 6 0の製造工程においては、 第 1の半導体チッ プ 6 A、 6 Bを実装するとともに、 図 2 6に示すように多層配線部 2の第 5層単 位配線層 1 2に形成された接続端子部 3 8上に第 1の接続端子部 6 2を形成する。 第 1の接続端子部 6 2は、 例えば露出された接続端子部 3 8上に C uめっき処理 を施して厚膜形成された C uバンプからなる。 第 1の接続端子部 6 2は、 例えば 接続端子部 3 8上に半田ボールを接合したりはんだめつきを施して形成してもよ レ、。
回路モジュール 6 0の製造工程においては、 第 1の半導体チップ 6 A、 6 Bの 実装工程の後工程として、 図 2 7に示すように第 1の封止樹脂屑 7によって第 1 の半導体チップ 6 A、 6 Bと第 1の接続端子部 6 2とを封止する第 1の封止樹脂 層形成工程が施される。 第 1の封止樹脂層形成工程は、 回路モジュール 1の製造 工程と同様に、 例えばトランスファーモールド法や印刷法等によって第 1の半導 体チップ 6 A、 6 Bと第 1の接続端子部 6 2とを含んで多層配線部 2の第 2の主 面 2 bを所定の厚みを以つて全面に亘り封止する第 1の封止樹脂層 7を形成する。 回路モジュール 6 0の製造工程においても、 多層配線部 2の第 2の主面 2 b上 に形成した第 1の封止樹脂層 7を所定の厚みまで研磨する研磨工程が施される。 研磨工程は、 例えばグラインダを用いた機械研磨法、 ウエットエッチングによる 化学研磨法又はこれら機械研磨法と化学研磨法とを併用した C M P等によって行 われ、 第 1の封止樹脂層 7とともに第 1の半導体チップ 6 A、 6 Bと第 1の接続 端子部 6 2とを研磨して平坦化する。 第 1の半導体チップ 6 A、 6 Bは、 機能に 支障の無い最大範囲でその表面を研磨されることにより図 2 8に示すように薄型 化されて第 1の封止樹脂層 7の表面 7 aと同一面を構成する。 第 1の接続端子部 6 2も、 薄型化されて第 1の半導体チップ 6 A、 6 Bと同様に第 1の封止樹脂層 7の表面 7 aと同一面を構成する。
回路モジュール 6 0の製造工程においては、 図 2 9に示すように研磨処理が施 されることにより平坦化された第 1の封止樹脂層 7の表面 7 a上に、 剥離層 4 1 を介して第 2のベース基板 4 0を接合する接合工程が施される。 第 2のベース基 板 4 0は、 後述するように多層配線部 2の第 1の主面 2 a側に所定の処理を施す 際に支持基板を構成することから、 その主面 4 0 aが平坦面とされるとともに機 械的剛性を有している。 剥離層 4 1も、 上述した第 1のベース基板 2 0の剥離層 2 1と同様に、 スパッタリング法や C V D法等によって第 2のベース基板 4 0の 主面 4 0 a上に均一な厚みを有して形成された銅やアルミニウム等の金属薄膜層 4 2と、 この金属薄膜層 4 2上に例えばスピンコート法等によって均一な厚みを 有して形成されたポリイミ ド樹脂等の樹脂薄膜層 4 3カゝらなる。 剥離層 4 1は、 樹脂薄膜層 4 3が第 1の封止樹脂層 7の表面 7 aと接合されるとともに、 後述す る剥離工程においてこの表面 7 aを剥離面として多層配線部 2が第 2のベース基 板 4 0から剥離されるようにする。
回路モジュール 6 0の製造工程においては、 第 2のベース^板 4 0を接合した 後に、 多層配線部 2から第 1のベース基板 2 0を剥離する剥離工程が施される。 剥離工程は、 例えば第 1のベース基板 2 0側を塩酸等の酸性溶液中に浸漬するこ とによってこの第 1のベース基板 2 0のみを多層配線部 2から剥離するようにす る。 剥離工程においては、 剥離層 2 1の金属薄膜層 2 2と樹脂薄膜層 2 3 との界 面で剥離が進行し、 図 3 0に示すように多層配線部 2が第 1の主面 2 aに榭脂薄 膜層 2 3を残した状態で第 1のベース基板 2 0から剥離される。 なお、 剥離工程 は、 酸性溶液が第 2のベース基板 4 0側に流れ込まないようにして行われる。 剥 離工程は、 レーザアブレーションにより多層配線部 2と第 1のベース基板 2 0と を剥離処理するようにしてもよい。 第 1のベース基板 2 0は、 剥離層 2 1を再形 成することによって、 再利用することが可能である。
回路モジュール 6 0の製造工程においては、 後述するように多層配線部 2の第 1の主面 2 aに各工程を施す際に、 第 2のベース基板 4 0が支持基板を構成して その処理が施される。 したがって、 回路モジュール 6 0の製造工程においては、 多層配線部 2を損傷することなくその第 1の主面 2 a側に施される樹脂薄膜層 2 3の除去処理や研磨処理等が効率的かつ高精度に行われるようになる。
回路モジュール 6 0の製造工程においては、 例えば酸素プラズマによるドライ エッチング法等によって、 上述した剥離工程により第 1のベース基板 2 0から剥 離された多層配線部 2の第 1の主面 2 aに残留した樹脂薄膜層 2 3の除去処理が 施される。 回路モジュール 6 0の製造工程においては、 樹脂薄膜層 2 3の除去処 理により外方に露出された第 1層単位配線層 8の第 1の回路パターン 2 5内に形 成された接続端子部 2 5 aやランド 2 5 bに、 図 3 1に示すように第 2の半導体 チップ 6 1 A、 6 1 Bや第 2の接続端子部 6 5が実装される。 第 2の半導体チッ プ 6 1 A、 6 1 Bは、 各ランド 2 5 b上にそれぞれ半田バンプ 4 4を取り付けて フリップチップ実装法等により多層配線部 2の第 1の主面 2 a上に実装される。 第 2の接続端子部 6 5は、 各接続端子部 2 5 aに C uめっき処理を施すことによ つて形成される。
回路モジュール 6 0の製造工程においては、 第 2の封止樹脂層 6 4によって第 2の半導体チップ 6 1 A、 6 1 Bと第 2の接続端子部 6 5とを封止する第 2の封 止樹脂層形成工程が施される。 第 2の封止樹脂層形成工程は、 第 1の封止樹脂層 形成工程と同様に例えばトランスファーモールド法ゃ印刷法等によって第 2の半 導体チップ 6 1 A、 6 1 Bと第 2の接続端子部 6 5とを含んで多層配線部 2の第 1の主面 2 aを所定の厚みを以つて全面に亘り封止する第 2の封止樹脂層 6 4を 形成する。
回路モジュール 6 0の製造工程においても、 第 2の封止樹脂層 6 4を所定の厚 みまで研磨する研磨工程が施される。 研磨工程は、 例えばグラインダを用いた機 械研磨法、 ゥエツトエッチングによる化学研磨法又は機械研磨法と化学研磨法と を併用した C M P等によって行われ、 図 3 2に示すように第 2の封止樹脂層 6 4 とともに第 2の半導体チップ 6 1 A、 6 1 Bと第 2の接続端子部 6 5とを研磨し て薄型化するとともにこの第 2の封止樹脂層 6 4の表面 6 4 aを平坦化する。 第 2の半導体チップ 6 1 A、 6 I Bは、 機能に支障の無い最大範囲でその表面を研 磨されることにより同図に示すように薄型化されて第 2の封止樹脂層 6 4の表面 6 4 aと同一面を構成する。 第 2の接続端子部 6 5も、 薄型化されて第 2の半導 体チップ 6 1 A、 6 1 Bと同様に第 2の封止樹脂層 6 4の表面 6 4 aと同一面を 構成する。 研磨工程は、 第 2のベース基板 4 0を支持基板として第 2の封止樹脂 層 6 4を研磨することにより、 高精度の研磨処理を施すことが可能である。 回路モジュール 6 0の製造工程においては、 上述した工程を経て多層配線部 2 から第 2のベース基板 4 0を剥離する剥離工程が施される。 剥離工程は、 例えば 回路モジュール 6 0の中間体を塩酸等の酸性溶液中に浸漬することによってこの 第 2のベース基板 4 0を多層配線部 2から剥離する。 剥離工程においては、 剥離 層 4 1の金属薄膜層 4 2と樹脂薄膜層 4 3との界面で剥離が進行し、 図 3 3に示 すように多層配線部 2が第 2の主面 2 bに樹脂薄膜層 4 3を残した状態で第 2の ベース基板 4 0から剥離される。 なお、 剥離工程は、 例えばレーザアブレーショ ンにより多層配線部 2と第 2のべ一ス基板 4 0とを剥離処理してもよい。
回路モジュール 6 0の製造工程においては、 例えば酸素プラズマによる ドライ エッチング法等によって、 上述した剥離工程により第 2のベース基板 4 0から剥 離された多層配線部 2の第 2の主面 2 bに残留した樹脂薄膜層 4 3の除去処理が 施される。 回路モジュール 6 0の製造工程においては、 以上の工程を経て図 2 5 に示した回路モジュール 6 0が製造される。 なお、 回路モジュール 6 0の製造ェ 程においても、 比較的大型のベース基板 2 0、 4 0が用いられて多数個の回路モ ジュール 6 0を連結部を介して相互に連結された状態で一括して製造するように してもよいことは勿論である。 回路モジュール 6 0の製造工程においては、 上述 した回路モジュール 1の製造工程と同様に、 第 2のベース基板 4 0からの剥離ェ 程の前工程において各多層配線部 2を分離する連結部の力ッティング処理が施さ れて各回路モジュール 6 0が相互に切り分けられる。
以上の工程を経て製造された回路モジュール 6 0は、 上述した回路モジュール 1と同様にインポ一ザ 7 0上に実装される実装部品として用いられ、 例えば図 3 4に示したワイヤボンディング法により接続を行ったデジタル回路モジュール装 置 6 8や図 3 5に示したフェースダウン実装法により接続を行ったデジタル回路 モジュール装置 6 9等を構成する。 回路モジュール 6 0は、 第 1の封止樹脂層 7 の表面 Ί a又は第 2の封止樹脂層 6 4の表面 6 4 aのいずれか一方を実装面とし てインポ一ザ 7 0上に実装可能である。 回路モジュール 6 0は、 その他の適宜の 方法によってィンポーザ 7 0や適宜の回路基板に実装される。
ィンポーザ 7 0は、 上述したデジタル回路モジュール装置 4 5に用いられるィ ンポーザ 4 6と同様の部材であり、 一般的な多層基板製造工程を経て製造されて 内部に電源回路パターン 7 1ゃグランドパターン 7 2が形成されている。 ィンポ 一ザ 7 0には、 部品実装面 7 0 aにレジスト等によって成膜形成される保護層 7 3から露出されて多数個のランド 7 4が形成されている。 インポ一ザ 7 0は、 部 品実装面 7 0 aと対向する一方の主面が装置側の基板等に搭載される搭載面 7 0 bを構成してなる。 インタポーザ 7 0は、 搭載面 7 0 b側にも装置側から信号や 電源等が供給される多数個の接続端子部 7 5が形成されるとともに、 これら接続 端子部 7 5を外方に露出させて保護層 7 6が成膜形成されている。 ィンタポーザ 7 0は、 部品実装面 7 0 a側のランド 7 4や電源回路パターン 7 1及びグランド パターン 7 2又は搭載面 7 0 b側の接続端子部 7 5が多数個のスルーホール 7 7 によって適宜接続されてなる。
デジタル回路モジュール装置 6 8は、 図 3 4に示すように回路モジュール 6 0 が例えば第 2の封止樹脂層 6 4側を実装面としてインポ一ザ 7 0の部品実装面 7 0 a上の実装領域内に搭載されてなる。 デジタル回路モジュール装置 6 8は、 回 路モジュール 6 0の第 1の封止樹脂層 7側に形成された第 1の各接続端子部 6 2 の接続端子 6 3とインポ一ザ 7 0側の実装領域を囲んで形成された相対するラン ド 7 4とをワイヤ 7 8によりそれぞれ接続してなる。 デジタル回路モジュール装 置 6 8は、 回路モジュール 6 0を搭載した状態で、 インポ一ザ 7 0の部品実装面 7 0 aに封止榭脂層 Ί 9を形成して回路モジュール 6 0を封止する。
デジタル回路モジュール装置 6 9も、 図 3 5に示すように回路モジュール 6 0 が例えば第 2の封止樹脂層 6 4側を実装面としてィンポーザ 7 0の部品実装面 7 0 a上の実装領域内に搭載されてなる。 デジタル回路モジュール装置 6 8は、 ィ ンポーザ 7 0側の部品実装面 7 0 aに形成されたランド 8 0にそれぞれ半田バン プ 8 1が接合されており、 回路モジュール 6 0が第 2の封止榭脂層 6 4側に形成 された第 2の接続端子部 6 5の接続端子 6 6を相対する半田バンプ 8 1に対応位 置させるようにして位置決めして搭載される。 デジタル回路モジュール装置 6 8 は、 回路モジュール 6 0とィンポーザ 7 0との間にアンダフィル 8 2が充填され、 この状態で例えばリフロー半田処理を施すことによって回路モジュール 6 0をィ ンポーザ 7 0に実装してなる。
回路モジュール 6 0も、 上述した回路モジュール 1と同様に、 第 2のベース基 板 4 0が多層配線部 2の第 2の主面 2 b上にそのまま残されて他の部品の搭載用 部材として用いるようにしてもよい。 回路モジュール 6 0は、 図 3 6に示すよう に第 2のベース基板 4 0の主面上にヒートシンク等の放熱部材 5 6が接合固定さ れることによって、 使用状態において第 1の半導体チップ 6 A、 6 Bや第 2の半 導体チップ 6 1 A、 6 1 Bから発生する熱を放熱するようにされる。
上述した各実施の形態においては、 1個の回路モジュール 6 0を使用するよう にしたが、 図 3 7に示すように多数個の回路モジュール 6 O A乃至 6 0 Cを積層 して多層回路モジュール体 8 3を構成することも可能である。 回路モジュール 6 0には、 上述したように第 1の封止樹脂層 7の表面 7 aと第 2の封止樹脂層 6 4 の表面 6 4 aとにそれぞれ多数個の接続端子部 6 2及ぴ接続端子部 6 5が形成さ れている。 回路モジュール 6 0には、 例えば接続端子部 6 2及び接続端子部 6 5 の表面にそれぞれ金めつきを施して接続端子 6 3 , 6 6が形成されている。 多層回路モジュール体 8 3においては、 第 1の回路モジュール 6 0 Aの第 1の 封止榭脂層 7 A上に第 2の回路モジュール 6 0 Bが第 2の封止樹脂層 6 4 B側を 実装面として、 相対する接続端子部 6 2 Aと接続端子部 6 5 Bとを重ね合わせる ようにして位置決めされて積層される。 多層回路モジュール体 8 3は、 第 1の回 路モジュール 6 O Aと第 2の回路モジュール 6 0 Bとの間にアンダフィル 8 4 A が充填されることによって相互の絶縁を保持するとともに積層状態が保持されて なる。
多層回路モジュール体 8 3は、 第 1の回路モジュール 6 O Aと第 2の回路モジ ユール 6 0 Bとを圧着することによって、 接続端子部 6 2 Aの接続端子 6 3 Aと 接続端子部 6 5 B接続端子 6 6 Aとが金一金熱圧着によりそれぞれ接合されるこ とによって一体的に積層される。 なお、 多層回路モジュール体 8 3は、 接続端子 部 6 2 Aの接続端子 6 3 Aと接続端子部 6 5 Bと接続端子 6 6 Aとを、 例えば超 音波接合法又は適宜のフェースダウン接合法等によって接合するようにしてもよ いことは勿論である。
多層回路モジュール体 8 3は、 第 1の回路モジュール 6 0 Aと第 2の回路モジ ユール 6 0 Bとの積層体に対して、 第 2の回路モジュール 6 0 Bの第 1の封止樹 脂層 7 B上に第 3の回路モジュール 6 0 Cが第 2の封止樹脂層 6 4 C側を実装面 と して積層される。 第 3の回路モジュール 6 0 Cは、 第 2の回路モジュール 6 0 Bに対して、 相対する接続端子部 6 2 Cを接続端子部 6 5 Bに重ね合わせるよう にして位置決めされて積層される。 多層回路モジュ一ル体 8 3は、 第 1の回路モ ジュール 6 0 Aと第 2の回路モジュール 6 0 Bとの積層体に対して、 第 3の回路 モジュール 6 0 C圧着することによって各回路モジュール 6 0 A乃至 6 0 Cがー 体化されて積層される。 多層回路モジュール体 8 3は、 多数個の半導体チップ 6 A、 6 B、 6 1 A、 6 1 Bが 3次元的に高密度実装してなる。 多層回路モジュール体 8 3は、 各回路モ ジュール 6 0 A乃至 6 0 Cがそれぞれ薄型化されていることから、 これらを多層 化しても全体として極めて薄型に構成されてなる。 多層回路モジュール体 8 3は. 3次元的に高密度実装された各半導体チップ 6 A、 6 B、 6 1 A、 6 I B間の配 線長も短縮化されており、 制御信号等の伝播口スゃ劣化も小さく高速処理化が図 られる。
なお、 多層回路モジュール体 8 3は、 説明の便宜上同一構成の回路モジュール 6 0 A乃至 6 0 Cを一体的に積層したものとして示したが、 それぞれ多層配線部 2の内部構成や半導体チップの実装構成を異にした回路モジュールが積層して構 成される。 また、 多層回路モジュール体 8 3は、 半導体チップ 6 A、 6 Bを片面 に実装した上述した回路モジュール 1の積層体であってもよく、 またこの回路モ ジュール 1を一部に含んでいてもよいことは勿論である。 さらに、 多層回路モジ ユーノレ体 8 3においては、 外側の回路モジュール 6 0 Cに第 2のベース基板 4 0 Cが残されてこれに放熱部材を取り付けるようにしてもよい。
なお、 本発明は、 図面を参照して説明した上述の実施例に限定されるものでは なく、 添付の請求の範囲及びその主旨を逸脱することなく、 様々な変更、 置換又 はその同等のものを行うことができることは当業者にとって明らかである。 産業上の利用可能性 上述したように、 本発明によれば、 各単位配線層が平坦化処理を施された下層 単位配線層に上層の単位配線層がビア—オン—ビア構造によって互いに層間接続 されて積層形成されて多層配線部が構成されるとともに、 この多層配線部に実装 した半導体チップを研磨して薄型化して構成したことから、 多層配線部内に各半 導体チップ間における大容量、 高速、 高密度バスに対応した微細で高密度の回路 パターンが高精度に形成され、 配線長の短縮化を図って伝送される信号の減衰を 低減するとともに信号遅延を最小限とした高密度化、 高機能化、 高速処理化を図 りかつ小型化、 薄型化が図られる。

Claims

請求の範囲
1 . 絶縁層内に所定の回路パターンが形成されるとともに表面に平坦化処理を施 してなる単位配線層が層間接続されて多層に形成され、 最外層を構成する単位配 線層に接続端子が設けられてなる多層配線部と、
上記多層配線部の少なくとも一方の最外層単位配線層の主面に実装された半導 体チップと、
上記最外層の単位配線層の主面に上記半導体チップと上記接続端子とを封止し て設けられる封止樹脂層とから構成され、
上記半導体チップを研磨するとともに上記接続端子を露出させる研磨処理を上 記封止樹脂層に施すことにより、 薄型化されるとともに上記半導体チップの配線 長の短縮化が図られたことを特徴とするマルチチップ回路モジュール。
2 . 上記回路パータンが、 上記絶縁層にパターン溝を形成するとともにこのパタ 一ン溝内を含んで上記絶縁層に導体層を形成した後に、 上記導体層に上記絶縁層 を露出させるまで研磨する平坦化処理を施すことによって形成されることを特徴 とする請求の範囲第 1項記載のマルチチップ回路モジュール。
3 . 上記多層配線部が、 平坦な主面上に剥離層が形成されており上記研磨処理を 施した後に上記剥離層を介して剥離されるベース基板上に、 上記各単位配線層を 積層形成することによって形成されることを特徴とする請求の範囲第 1項記載の マノレチチップ回路モジュール。
4 . 上記多層配線部の各単位配線層が、 化学一機械研磨法によつてそれぞれの表 面の平坦化処理を施されることを特徴とする請求の範囲第 1項記載のマルチチッ プ回路モジユーノレ。
5 . 上記多層配線部には、 上記単位配線層内にキャパシタ素子や抵抗体素子等の 受動素子が成膜形成されていることを特徴とする請求の範囲第 1項記載のマルチ チップ回路モジュール。
6 . 上記キャパシタ素子が、 窒化タンタル又はタンタルを陽極酸化させて形成し た酸化タンタル膜を誘電体とすることを特徴とする請求の範囲第 5項記載のマル チチップ回路モジュール。
7 . 上記抵抗体素子が、 窒化タンタル又はタンタルによって成膜形成されること を特徴とする請求の範囲第 5項記載のマルチチップ回路モジュール。
8 . 上記接続端子を介してインタポーザに実装されることを特徴とする請求の範 囲第 1項記載のマルチチップ回路モジュール。
9 . 上記研磨処理が施された最外層単位配線層に剥離層を形成した第 2のベース 基板が接合された状態で上記第 1のベース ¾板が剥離された上記多層配線部の第 1層単位配線) ¾に第 2の接続端子が設けられることを特徴とする請求の範囲第 1 項記載のマルチチップ回路モジュール。
1 0 . 上記最外層単位配線層に設けられた第 1の接続端子と上記第 1層単位配線 層に設けられた第 2の接続端子手段とを介して多数個が積層接続されることによ り多層マルチチップ回路モジュールを構成することを特徴とする請求の範囲第 9 項記載のマルチチップ回路モジユーノレ。
1 1 . 上記第 2のベース基板が、 上記第 1層単位配線層に残されて部品実装材と して機能することを特徴とする請求の範囲第 9項記載のマルチチップ回路モジュ 一ノレ。
1 2 . 上記第 2のベース基板が、 熱伝導率が大きな基材により形成されるととも に、 上記半導体チップから発生する熱を放熱する放熱部材が実装されることを特 徴とする請求の範囲第 9項記載のマルチチップ回路モジュール。
1 3 . 平坦化されたベース基板の主面上に、 均一な厚みを有する剥離層を形成す る剥離層形成工程と、
上記ベース基板の剥離層上に絶縁層を形成するとともに、 この絶縁層内に所定 の回路パターンを形成してなる第 1層目の単位配線層を形成する第 1層単位配線 層形成工程と、
上記第 1層単位配線層の表面を平坦化する平坦化処理工程と、
平坦化された上記第 1層単位配線層上に絶縁層を形成するとともに、 この絶縁 層内に所定の回路パターンを形成しかつその表面に平坦化処理が施された単位配 線層を互いに層間接続して順次多層に形成する単位配線層形成工程と、
上記多層配線部の最上層単位配線層の主面に少なくとも 1個以上の半導体チッ プを実装する半導体チップ実装工程と、 上記最上層単位配線層の主面に上記半導体チップを封止する封止樹脂層を形成 する封止樹脂層形成工程と、
上記半導体チップまで研磨する研磨処理を上記封止樹脂層に施す研磨工程と、 上記多層配線部を上記剥離層を介して上記ベース基板から剥離する剥離工程と を経て
上記 ^導体チップを研磨して薄型 ί匕するとともに、 その配線長を短縮化したマ ルチチップ回路モジュールを製造することを特徴とするマルチチップ回路モジュ ールの製造方法。
1 4 . 上記各単位配線層形成工程が、 上記絶縁層にパターン溝とビアとを形成す る工程と、 上記絶縁層に上記パターン溝内とビア内とを含んで導体層を形成する 工程と、 上記導体層に上記絶縁層を露出させるまで研磨を行つて平坦化する工程 とを有することを特徴とする請求の範囲第 1 3項記載のマルチチップ回路モジュ ールの製造方法。
1 5 . 上記各単位配線層形成工程において、 上記各平坦化処理を化学一機械研磨 法によって行うことを特徴とする請求の範囲第 1 3項記載のマルチチップ回路モ ジュールの製造方法。
1 6 . 上記単位配線層形成工程が、 上記単位配線層内にキャパシタ素子や抵抗体 素子等の受動素子を成膜形成する工程を有することを特徴とする請求の範囲第 1 3項記載のマルチチップ回路モジュールの製造方法。
1 7 . 上記キャパシタ素子及び抵抗体素子の形成工程が、 窒化タンタル膜又はタ ンタル膜を陽極酸化させた酸化タンタル膜を誘電体とするキャパシタ素子と、 窒 化タンタル膜又はタンタル膜からなる抵抗体素子とを形成することを特徴とする 請求の範囲第 1 6項記載のマルチチップ回路モジュールの製造方法。
1 8 . 上記単位配線層形成工程が、 上記最上層単位配線層の主面に第 2の接続端 子を形成する接続端子形成工程を有し、 上記第 2接続端子を上記研磨工程におい て上記半導体チップとともに上記封止樹脂層が研磨されることにより露出される ことを特徴とする請求の範囲第 1 3項記載のマルチチップ回路モジュールの製造 方法。
1 9 . 上記第 2接続端子を介してインタポーザに実装する工程を有することを特 徴とする請求の範囲第 1 8項記載のマルチチップ回路モジュールの製造方法。
2 0 . 上記研磨工程の後段工程として、 上記最上層単位配線層の主面上に平坦な 主面上に剥離層を形成した第 2のベース基板を接合する第 2ベース基板基板接合 工程と、 上記第 1層単位配線層から上記剥離層を介して上記第 1のベース基板を 剥離する第 1ベース基板剥離工程と、 上記第 1層単位配線層の主面上に少なくと も 1個の半導体チップを実装する第 2半導体チップ実装工程と、 上記第 1層単位 配線層の主面上に上記半導体チップを封止する第 2の封止樹脂層を形成する第 2 封止樹脂形成工程と、 上記第 2の半導体チップを研磨する研磨処理を上記第 2の 封止樹脂層に施す第 2研磨工程とが施されることにより、
上記多層配線部の表裏主面にそれぞれ薄型化されかつ配線長が短縮化された半 導体チップが実装されることを特徴とする請求の範囲第 1 3項記載のマルチチッ プ回路モジュールの製造方法。
2 1 . 上記単位配線層形成工程が、 上記最上層単位配線層の主面に第 1の接続端 子を形成する第 1接続端子形成工程を有するとともに、 上記第 1研磨工程が上記 第 1の半導体チップとともに上記第 1の封止樹脂層を研磨して上記第 1の接続端 子を露出させる工程であり、
上記第 1研磨工程の後段工程として、 上記最上層単位配線層の主面上に平坦な 主面上に剥離層を形成した第 2のベース基板を接合する第 2ベース基板接合工程 と、 上記第 1層単位配線層から上記剥離層を介して上記第 1のベース基板を剥離 する第 1ベース基板剥離工程と、 上記第 1層単位配線層の主面上に第 2の接続端 子を形成する第 2接続端子形成工程と、 少なくとも 1個の第 2の半導体チップを 実装する第 2半導体チップ実装工程と、 上記第 1層単位配線層の主面上に上記第
2の接続端子と上記第 2の半導体チップとを封止する第 2の封止樹脂層を形成す る第 2封止樹脂形成工程と、 上記第 2の半導体チップとともに上記第 2の封止樹 脂層を研磨することによって上記第 2の接続端子を露出させる第 2研磨工程とが 施され、
上記多層配線部の表裏主面にそれぞれ薄型化された第 1の半導体チップ及び第 2の半導体チップが、 配線長を短縮されて搭載されてなるマルチチップ回路モジ ユールを製造することを特徴とする請求の範囲第 1 3項記載のマルチチップ回路 モジュールの製造方法。
2 2 . 上記第 2の研磨工程を施した後に、 上記最上層単位配線層から上記剥離層 を介して上記第 2のベース基板を剥離する第 2ベース基板剥離工程と、 相対する 上記最上層単位配線層の第 1の接続端子と第 1層単位配線層の第 2の接続端子と を接合して多数個を積層接続する積層工程とを施すことにより多層マルチチップ 回路モジュールを製造することを特徴とする請求の範囲第 2 1項記載のマルチチ ップ回路モジュールの製造方法。
2 3 . 上記第 2のベース基板を熱伝導率が大きな基材によって形成するとともに 上記最上層単位配線層に残し、 この第 2のベース基板に上記第 2の半導体チップ から発生する熱を放熱する放熱部材を実装する工程を施すことを特徴とする請求 の範囲第 2 1項記載のマルチチップ回路モジュールの製造方法。
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