WO2003045003A1 - Phase adjustment apparatus and semiconductor test apparatus - Google Patents

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WO2003045003A1
WO2003045003A1 PCT/JP2002/012121 JP0212121W WO03045003A1 WO 2003045003 A1 WO2003045003 A1 WO 2003045003A1 JP 0212121 W JP0212121 W JP 0212121W WO 03045003 A1 WO03045003 A1 WO 03045003A1
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clock
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transmission signal
phase adjustment
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Masaru Goishi
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Advantest Corporation
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    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal

Definitions

  • the present invention relates to a phase adjustment device for a transmission signal transmitted between devices in synchronization with a computer, and a semiconductor test device using the same.
  • the receiver when receiving a transmission signal transmitted between devices in synchronization with a high-speed clock, the receiver automatically compensates for variations in the propagation delay of the transmission signal so that it can be received at a stable and optimal timing.
  • the present invention relates to a transmission signal phase adjustment device and a semiconductor test device. Background art
  • FIG. 6 is a typical conceptual configuration diagram of a semiconductor test apparatus.
  • the main components include a timing generator TG, a pattern generator PG, a waveform shaper F C, pin electronics: PE, a logic comparator D C, and a fail memory FM.
  • TG timing generator
  • PG pattern generator
  • F C waveform shaper
  • PE logic comparator
  • FM fail memory FM
  • signals transmitted in synchronization with the clock between these elements include thousands of pattern data overnight PATs, hundreds of expected values EXP, fail signals FD, address signals AD, and others.
  • Each unit is connected with a long cable length of several meters. It is mainly transmitted in the form of differential transmission signals. Also, within each unit, there are a number of circuit parts that transmit high-speed clocks between circuits and between LSIs. For all these signals, even if there are temperature changes, aging changes, board replacement, etc., stable transmission between devices / circuits is always possible in synchronization with the clock. Need to be
  • FIG. 1 shows a configuration example of a conventional transmission signal phase adjustment device that adjusts the phase of a timing with respect to a clock. It should be noted that, in semiconductor test equipment, etc., there are many transmission signals, and clocks to be applied may be clocks of different timings. The timing is simple.
  • the main components include a first clock CLK1, a second clock CLK2, a first device 100, a connection line 300, a delay element 80, and a second device 200.
  • the first clock CLK1 and the second clock CLK2 are high-speed clocks of the same period, for example, a clock of 500 MHz (2 nanosecond period), and the phases at the input terminals of both devices are in a timing state defined to some extent. Although there is an input, there is an undetermined phase difference of, for example, several hundred picoseconds.
  • the first clock CLK 1 and the second clock CLK 2 are common clocks that are also supplied to other internal circuits, a transmitting unit or a receiving unit, and usually include a clock buffer circuit (not shown) for distributing clocks. Prepare.
  • the first device 100 and the second device 200 may be individual board units or LSIs on the same board.
  • LSI is mounted on the same board as a specific example.
  • the first device 100 includes an internal circuit 10 and a transmission unit 110.
  • the transmission section 110 includes a flip-flop 20 as an example of the principle configuration.
  • a transmission signal 20 s is output by retiming the input signal 10 s at the input end of the flip-flop 20 with the first clock CLK 1, and this is transmitted through the connection line 300 and the delay element 80 to the second device. Supply to 200.
  • connection line 300 is, for example, a pattern wiring between both LSIs.
  • the amount of propagation delay due to the pattern depends on the dielectric constant of the substrate material, the thickness of the multilayer substrate, etc. 1
  • a propagation delay amount of about 1 nanosecond at 10 cm is shown.
  • the delay element 80 is a semi-fixed type delay means. That is, a fixed delay element having a desired delay amount is selectively mounted and mounted, and receives the transmission signal 20 s to output a delay signal 80 s with a predetermined delay. As a result, in the receiving section 210 of the second device 200, the transmission signal 20 s is reset by the second clock CLK2 under the timing conditions in which the set-up time and the hold time are stable. Can be timing.
  • the receiving section 21 1 ⁇ of the second device 200 is provided with a flip-flop 82, receives the above-mentioned delayed signal 80 s, and receives a delayed signal 82 2 which is re-timed by the second clock CLK 2. s is supplied to the internal circuit 90.
  • the delay element 80 it is necessary to replace the delay element 80 with a delay amount of, for example, about 0.1 to 1.0 nanosecond, for example, by performing exchange adjustment and the like, so that stable retiming conditions are obtained, and then to finally mount the delay element.
  • a delay amount of, for example, about 0.1 to 1.0 nanosecond, for example, by performing exchange adjustment and the like, so that stable retiming conditions are obtained, and then to finally mount the delay element.
  • mounting a large number of delay elements 80 on a board in response to a large number of transmission signals of several tens to hundreds requires a mounting area, resulting in a reduction in the mounting density on the board. There are also difficulties to do.
  • the delay characteristics of the transmitter 110 and receiver 210 of the LSI and the like to be mounted are 12121
  • the delay amount of the delay element 80 it is necessary to adjust and mount the delay amount of the delay element 80 for each transmission signal 20 s.
  • the evening condition for retiming the transmission signal 20 s fluctuates due to board exchange or the like, a stable retiming state may not always be obtained for many transmission signals.
  • the IC and the LSI also have variations in the propagation delay due to the manufacturing variation, the difference in the car, etc., and accordingly, the best retiming state is not necessarily achieved.
  • the propagation delay amount of a semiconductor IC is temperature-dependent, the propagation delay amount of a transmission unit, a reception unit, a clock distribution circuit, and the like may fluctuate, and a stable re-imaging condition may be shifted. .
  • the phase relationship between the received transmission signal and the clock on the receiving side for retiming the transmission signal will not be in an optimal phase state.
  • An object of the present invention is to provide a transmission signal phase adjustment device and a semiconductor test device that automatically correct delay variations.
  • An object of the present invention is to provide a transmission signal phase adjustment device and a semiconductor test device that automatically correct the transmission signal.
  • An object of the present invention is to provide a phase adjustment device and a semiconductor test device of a transmission signal to be corrected.
  • a transmission signal phase adjustment device and a semiconductor test device capable of automatically correcting the retiming phase relationship so as to receive a stable and optimal timing. It is to provide.
  • Phase adjusting means for correcting an unknown phase relationship between the clock on the receiving side and the transmission signal and delaying the transmission signal by a predetermined delay so as to be received under a stable and optimal retiming condition;
  • the transmission delay variation of the transmission signal is automatically corrected so as to be received at a stable and optimal timing.
  • a transmission signal phase adjustment device and a semiconductor test device can be realized.
  • a phase adjustment device for transmitting a transmission signal synchronized with a clock between a first device on a transmitting side and a second device on a receiving side
  • the current operating condition for example, power supply voltage, ambient temperature, clock phase conditions
  • a phase adjusting unit that adjusts the phase by delaying the transmission signal in a predetermined manner so that the transmission signal can be received under a suitable re-imaging condition.
  • a phase adjustment device for transmitting a transmission signal synchronized with a clock between a first device on a transmitting side and a second device on a receiving side
  • a phase adjusting device comprising a phase adjusting means for adjusting the phase of the transmission signal by performing a delay.
  • phase adjusting means is as follows.
  • Variable delay means 50 for receiving a transmission signal to be received and outputting a delayed pulse signal 50 s delayed by a predetermined time
  • a flip-flop 60 for retiming the delayed pulse signal 50 s received via the variable delay means 50 with a clock on the receiving side is provided.
  • the flip-flop 60 and the flip-flop 60 Phase detection means (for example, an XOR gate 62) for detecting the current phase relationship in response to the output retiming signal 60 s,
  • UPZDWN type counter 64 which counts up or counts down based on the phase detecting means
  • the variable delay means 50 delays a transmission signal received based on the code data 6 s output from the counter 64 by a predetermined amount, and has the above-mentioned arrangement.
  • phase detection means is that, when the logic of the delayed pulse signal 50 s and the logic of the retiming signal 60 s output from the flip-flop 60 are firstly different from each other, Is an XOR gate 62 that supplies a count-up signal to the counter 64, and secondly supplies a count-down signal to the counter 64 when both logics are the same.
  • phase adjustment device which comprises a variable delay amount corresponding to at least a clock cycle time.
  • variable delay amount of the variable delay means 50 is as follows. If it is known that the phase of the delayed pulse signal 50 s is in a delayed or advanced phase state, provide at least 1/2 of the variable delay amount corresponding to the clock cycle time There is the above-mentioned phase adjustment device characterized by the following.
  • the count operation of the count is enabled when the phase adjustment mode for adjusting the phase is Assert, and the count operation of the count is performed when the phase adjustment mode is Negative.
  • FIGS. 2 and 3 show the solution means according to the present invention.
  • a first device transmits a second device.
  • Variable delay means 50 inserted into a line for transmitting
  • a continuous pulse signal generating means for generating a continuous continuous pulse signal alternately inverted from the first device in synchronization with the clock
  • Phase control means for supplying code to the variable delay means 50 for controlling the amount of delay.
  • phase adjustment device characterized by having the above.
  • FIG. 5 shows a solution according to the present invention.
  • a transmission signal is transmitted from the first device to the second device.
  • a variable delay means 50 inserted into a transmission line;
  • a continuous pulse signal generating means for generating a continuous continuous pulse signal alternately inverted from the first device in synchronization with the clock
  • a semi-fixed delay means 55 for outputting a delay clock CLK 2 b delayed by a predetermined time in response to a clock on the receiving side;
  • Phase control means for supplying code data 64 s for controlling the amount of delay to the variable delay means 50,
  • phase adjustment device characterized by having the above.
  • FIG. 5 shows a solution according to the present invention.
  • One embodiment of the above-mentioned semi-fixed delay unit 55 is the above-described phase adjustment device, wherein one is provided for the second device on the receiving side of a predetermined plurality of channels.
  • FIG. 2 shows a solution according to the present invention.
  • a flip-flop 32 that receives an output signal from the multiplexer 30 provided in the preceding stage and supplies a transmission signal retimed by a transmitter-side port to the second device side;
  • the signal to be transmitted from the first device on the transmitting side is In the case of the phase adjustment mode for supplying a continuous pulse signal to the input terminal of the flip-flop 32, a multiplexer for supplying an inverted output signal of the flip-flop 32 to the input terminal of the flip-flop 32 30.
  • FIG. 4 shows a solution according to the present invention.
  • the internal circuit 10 is configured to continuously generate a continuous pulse signal for a predetermined period with respect to a signal transmitted from the internal circuit 10 of the first device on the transmission side. To generate the continuous pulse signal.
  • phase adjustment device As one mode of the continuous pulse signal generating means, there is the above-described phase adjustment device, wherein a continuous pulse signal for phase adjustment is generated from the first device on the transmission side in the phase adjustment mode. .
  • One mode of the above-mentioned transmission signal is a transmission signal of a single transmission type, or a connection line connecting a first device on a transmission side and a second device on a reception side is a transmission signal of a differential transmission type.
  • the above-mentioned phase adjustment device is characterized in that:
  • phase adjustment device is the above-described phase adjustment device, which is configured to be integrated in the LSI together with the second device.
  • connection line 300 of the transmission signal for connecting the first device on the transmission side and the second device on the reception side is, for example, a wiring pattern on a board or between separated devices.
  • phase adjustment device is characterized by being a cable connecting between the devices.
  • FIGS. 2 and 6 show a solution according to the present invention.
  • a semiconductor test device that transmits a transmission signal between devices or circuits in synchronization with a mouth, and includes the above-described phase adjustment device. .
  • FIGS. 2 and 6 show a solution according to the present invention.
  • phase adjustment apparatus is applied to adjust the phase of a transmission signal transmitted between apparatuses such as an LSI in synchronization with a high-speed clock.
  • the means of the present invention may be, if desired, practicable other constituent means by appropriately combining the respective element means in the above-mentioned solving means.
  • the reference numerals given to the respective elements correspond to the reference numerals shown in the embodiments of the invention, the present invention is not limited to this, and other practical equivalents are applied. It may be used as a means.
  • Figure 1 shows a configuration example of a conventional transmission signal phase adjustment device that adjusts the phase of the timing with respect to the clock.
  • FIG. 2 is a configuration example of a transmission signal phase adjustment device that adjusts the timing phase of a clock according to the present invention.
  • Fig. 3 is a timing chart explaining the operation of Fig. 2, from the start of automatic phase adjustment (automatic correction) to the convergence state.
  • FIG. 4 is a transmission diagram for adjusting the phase of a timing with respect to a clock according to the present invention. Another configuration example of a phase adjusting device for a transmission signal.
  • FIG. 5 is another configuration example of the transmission signal phase adjustment device for adjusting the phase of the timing with respect to the clock according to the present invention.
  • FIG. 6 is a typical conceptual configuration diagram of a semiconductor test apparatus. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 2 shows a configuration example of a transmission signal phase adjusting device for adjusting a phase of a clock with respect to a clock according to the present invention.
  • a simple case of receiving one transmission signal and performing re-timing with a clock is used.
  • the main components include a first clock CLK1, a second clock CLK2, adjustment mode signals ADJ1, ADJ2, reset signals RST1, RST2, and a first device 100.
  • a track 300 and a second device 200 are provided.
  • the transmission unit 120 in the first device 100 includes a multiplexer 30 and a flip-flop 32 to implement a continuous pulse generation unit. As a result, a transmission signal (continuous pulse) 32 s synchronized with the first clock CLK 1 can be generated in the adjustment mode. These circuits are provided in the LSI. Can be easily applied.
  • the multiplexer 30 performs a normal signal transmission operation, and the input signal 10 s from the internal circuit 10 is flip-flopped. Supply to D input terminal of 32.
  • the flip-flop 3 2 outputs a transmission signal 32 s obtained by retiming the signal 30 s at the D input terminal with the first clock CLK 1, and outputs the transmission signal 32 s through the connection line 300. Supply to 0.
  • a continuous clock signal can be generated as shown in the delayed pulse signal 50 s of FIG.
  • the reset signal RST 1 received at the reset input terminal R of the flip-flop is intended to prevent the possibility of generating an unnecessary impulse when the adjustment mode signal ADJ 1 is switched. There is no problem even if there is no.
  • the receiving unit 220 of the second device 200 includes a variable delay means 50, a flip-flop 60, an XOR gate 62, and a counter 64. Note that these circuits can be easily applied by providing them in the LSI.
  • the variable delay means 50 is a well-known variable delay circuit.
  • the variable delay means 50 receives an input pulse 50 i which receives the transmission signal 32 s through the connection line 300, and outputs a predetermined plural-bit code signal. Based on 4 s, a delayed pulse signal 50 s with a corresponding delay is output. As an example, with a resolution of 0.05 nanoseconds, a delay of up to about 1.5 nanoseconds can be achieved with a 5-bit codeword for 64 s.
  • the total variable delay must have at least a delay of one to two clock periods. For example, when the clock cycle of the second clock CLK2 is 2 nanoseconds, at least a delay of 1.0 nanosecond, which is 1/2, is provided.
  • the amount of propagation delay between the input and output terminals of the variable delay means 50 itself fluctuates depending on changes in the ambient temperature, the phase can be adjusted to the best state at the current ambient temperature, which is not a practical problem. No.
  • the flip-flop 60 receives the transmission signal 32 s via the variable delay means 50, and supplies a re-imaging signal 60 s retimed by the second clock CLK 2 to the internal circuit 90. , And also to one input of XOR gate 62.
  • the XOR gate 62 supplies a count control signal 62 s for incrementing or decrementing the count 64.
  • a high level is supplied to make the counter 64 increment
  • second, the delayed pulse signal When the level of the 50 s is the same as the level of the retiming signal 60 s, a low level is supplied and the count 64 is decremented.
  • the count signal 64 is an up / down count signal having a enable input terminal en, for example, having a 5-bit width, and receives the count control signal 62 s at the U / D input terminal and outputs the second clock signal. Count up or count down at the falling edge of CLK2.
  • the adjustment mode signal ADJ 2 is supplied to the enable input terminal en.
  • the phase state is automatically phase-adjusted in a short time of about several clocks, and the convergence operation is repeated ⁇ 1 before and after the code value.
  • the reset signal RST 2 is supplied in a pulsed manner to the reset input terminal R of the counter 64 to give an initial code value for the start of the automatic phase adjustment. It is desirable that the initial code value is close to the intermediate value of the total delay amount. For example, when the 5-bit code is "00000" and 0 ns, and "111" is 1.5 ns, the initial code value is 0.8, which is near the middle value, for example, "10000". Use code values on the order of nanoseconds. Therefore, the MSB bit of the 5-bit code is supplied to the variable delay means 50 after being inverted by, for example, an inverted output signal or an inverted signal (not shown).
  • FIG. 3A shows a case where the initial delay pulse signal 50 s is delayed from the target phase state by the timing of the phase amount J, as shown in FIG. 3B.
  • the timing chart of FIG. 3 (a) shows the automatic phase adjustment immediately after the code value "0" reset to the initial state by the reset signal RST2 for 64 s of code time. At this start time, the phase position of the delayed pulse signal 50 s of the continuous pulse is assumed to be at the phase position in the illustrated example.
  • the target phase position to be adjusted is such that the central part K of the delayed pulse signal 50 s comes to the rising edge of the second clock CLK 2 as shown in FIG. 3 (b). It should be adjusted. Therefore, it is necessary to shift the phase amount J with respect to the initial state shown in Fig. 3 (b). Therefore, automatic phase adjustment is performed in the direction of counting up the count 64. Need to work like that.
  • the delayed pulse signal 50 s is latched and output at the rising edge of the second clock CLK2.
  • the XOR gate 62 is output at the falling edge of the second clock CLK2. Since the count control signal 62 s is at the high level, the count operation is performed. As a result, 64 s of code time is "1".
  • the delayed pulse signal 50 s (see FIG. 3A), which is slightly delayed and increased by the variable delay means 50 receiving the signal, is supplied to the input terminal D of the flip-flop 60.
  • the count control signal 62s of the XOR gate 62 at the falling edge of the second clock CLK2 becomes the high level at the falling edge of the second clock CLK2, and the increment operation is performed.
  • 64 d of code data is "2".
  • the delayed pulse signal 50 s (see FIG. 3B), which is further delayed slightly by the variable delay means 50 receiving the signal, is supplied to the input terminal D of the flip-flop 60.
  • the count control signal 62 s of the XOR gate 62 also becomes high level, so that the incremental operation is performed, and the code data 64 s becomes "3", "4", ... ⁇ “n—1” and “n” (see Figures 3C, D, and E).
  • the operation is repeated n + 1 cycles and n + 2 cycles. Since the count control signal 62 s of the XOR gate 62 is incrementing / decrementing at the last minute timing, a one-cycle cycle shift may occur. For this reason, a phase shift of ⁇ 1 count may occur depending on when the adjustment mode signal ADJ2 is changed from high level to mouth level, but practically enough phase adjustment can be realized. ing.
  • the phase is adjusted so that the center K of the delayed pulse signal 50 s comes with respect to the rising edge of the second clock CLK2.
  • a great advantage is obtained on the receiving side where a transmission signal can be received at a stable and optimal timing.
  • FIG. 3 (c) is a case where the initial delay pulse signal 50 s has advanced from the target phase state by the timing of the phase amount M.
  • the count control signal 62 s of the XOR gate 62 becomes a mouth ureper, so that the operation is started from the decrement operation. Accordingly, except for the start from the decrement operation, it is the same as the above, and the description is omitted. Also in this case, in the convergence state, the phase is adjusted so as to be at the center N of the phase of the delayed pulse signal 50 s with respect to the rising edge of the second clock CLK 2. Therefore, the initial delay pulse signal 50 s is automatically adjusted to the imming position on the near side of the phase amount M as shown in FIG. 3 (c).
  • the phase is adjusted so that the center N of the delayed pulse signal 50 s comes to the rising edge of the second clock CLK 2 as shown in FIG. 3C.
  • a great advantage is obtained on the receiving side where a transmission signal can be received with stable and optimal evening. Therefore, re-timing can be performed by the second clock CLK 2 under the stable timing condition of the setup time and the hold time. Also, even if there is jitter or waveform distortion due to the reflection of the transmission signal, stable operation is possible because the delay pulse signal re-emers at the center N of 50 s.
  • all the phase states of the initially delayed pulse signal 50 s that is, the state in which the phase relationship between the transmission signal received on the receiving side and the clock on the receiving side for retiming it is unknown.
  • the delay amount of the variable delay means 50 is set in a state in which the propagation delay of the transmission signal is automatically corrected so that the signal can be received at a stable and optimal setting.
  • phase adjustment can be performed at any time after the power is turned on, various phase fluctuation factors that fluctuate the phase relationship between the two, for example, power supply voltage conditions, ambient temperature conditions, the first device side, Alternatively, even if the second device or the board of the clock supply source is replaced, etc., a great advantage can be obtained in that the best phase relationship can be adjusted.
  • the transmission signal is in the case of the single transmission mode.
  • the reception end converts the signal from the differential transmission mode to the single transmission mode. The same can be applied.
  • continuous pulses of about several tens of pulses required until convergence can be generated and controlled from the internal circuit 10 of the first device 100, as shown in the configuration example of FIG.
  • the phase adjuster of the transmission signal when it is known that the phase relationship between the second clock CLK 2 and the delayed pulse signal 50 s is always the phase relationship as shown in FIG. 3 (b).
  • the total delay amount of the variable delay means 50 may be reduced to 1/2 if desired. In this case, there is an advantage that the circuit scale of the variable delay means 50 can be reduced by half.
  • the phase adjusting device of the transmission signal when it is known that the phase relationship between the second clock CLK 2 and the delayed pulse signal 50 s is always the phase relationship as shown in FIG. Since only the decrement operation is performed, the total delay amount of the variable delay means 50 may be reduced to 1/2 if desired. Also in this case, the advantage that the circuit scale of the variable delay means 50 can be halved is obtained.
  • a second device 200 having a large number of channels exists, and a semi-fixed delay with respect to a second clock CLK 2 commonly used in a configuration for performing phase adjustment of each channel.
  • Means 55 can also be realized by a configuration means for additionally inserting. This configuration is effective when the connection lines 300 of the multiple channels have similar delay errors.
  • the variable delay amount of the variable delay means 50 of each channel is reduced to, for example, about 1/2, and the setting of the delay amount of the semi-fixed delay means 55 for the second clock CLK 2 which is commonly used instead is set externally. By controlling, the phase of the commonly used delay clock for retiming CLK 2 b itself is adjusted.
  • variable delay means 50 is mainly used for adjusting the delay variation between the connection lines 300, and the other semi-fixed delay means 5 5.
  • the phase shift element common to all channels includes, for example, a power supply voltage condition, an ambient temperature condition, a board replacement of the first device side or the second device side or a clock supply source, and the like.
  • variable delay amount of the variable delay means 50 having a large number of channels can be reduced, so that the circuit scale can be reduced and the configuration can be made more inexpensively.
  • a readout circuit for reading out the code data 64 s of any one channel is provided so that the delay amount of the variable delay means 50 converges in the vicinity of the middle. Based on this, a semi-fixed delay means is provided.
  • the settings of 5 and 5 may be controlled.
  • the present invention has the following advantages based on the above description.
  • the phase relationship between the second clock CLK2 and the flip-flop 60 on the receiving side which is retimed by receiving the transmission signal 32s from the first device, is unknown. Even so, a transmission signal phase adjustment device that can automatically correct the phase relationship between the two so that it can be received at a stable and optimal timing can be realized. Therefore, the reliability of the circuit operation can be remarkably improved.
  • phase fluctuation factors that fluctuate the phase relationship between the two, for example, Even if there is a power supply voltage condition, an ambient temperature condition, a board exchange of the first device side or the second device side, or a clock supply source, etc., a great advantage of being able to readjust to the best phase relationship is obtained.

Description

明 細 書 位相調整装置及び半導体試験装置 技術分野
この発明は、 ク口ックに同期して装置間を伝送する伝送信号の位相調 整装置及びこれを用いる半導体試験装置に関する。 特に、 高速のクロッ クに同期して装置間を伝送する伝送信号を受信側で受けるときに、 安定 した最適なタイミングで受けられるように伝送信号の伝搬遅延のばらつ きを自動的に補正する伝送信号の位相調整装置及び半導体試験装置に関 する。 背景技術
図 6は半導体試験装置の代表的な概念構成図である。 この要部構成要 素はタイミング発生器 T Gと、 パターン発生器 P Gと、 波形整形器 F C と、 ピンエレクトロニクス： P Eと、 論理比較器 D Cと、 フェイル 'メモ リ F Mとを備える。 ここで、 半導体試験装置は公知であり技術的に良く 知られている為、 各構成要素の詳細説明については省略する。
ところで、 これら要素間でクロヅクに同期して伝送される信号として は数千本のパターンデ一夕 P A T、 数百本上の期待値 E X P、 フェイル 信号 F D、 アドレス信号 A D、 その他があり、 比較的長い数メートルの ケーブル長で各ユニッ ト間を接続している。 また、 主に差動の伝送信号 形態にて伝送されている。 また、 各ユニッ ト内部において、 回路間や L S I間において高速のクロックで伝送する回路部位も多数力所に存在す る。 これらの全ての信号において、 温度変化、 経時変化、 ボード交換等 があっても、 クロックに同期して装置間/回路間を常に安定に伝送でき る必要がある。
図 1は従来のクロックに対するタイミングの位相調整を行う伝送信号 の位相調整装置の構成例である。 尚、 半導体試験装置等において、 伝送 信号の本数は多数本存在し、 また、 適用するクロックも異なるタイミン グのクロックを適用する場合があるが、 ここでは 1本の伝送信号を受け てクロックでリタイミングする簡明な場合とする。
この要部構成要素は、 第 1クロック CLK 1と、 第 2クロック CLK 2と、 第 1装置 100と、 接続線路 300と、 遅延素子 80と、 第 2装 置 200とを備える。
第 1クロック CLK 1と、 第 2クロック CLK2は、 同一周期の高速 のクロック、 例えば 500 MHz ( 2ナノ秒周期） のクロックであり、 両装置の入力端での位相はある程度規定されたタイミング状態で入力さ れるものの、 例えば数百ピコ秒の未定の位相差がある。 尚、 第 1クロッ ク CLK 1と、 第 2クロック CLK 2は他の内部回路、 送信部若しくは 受信部へも供給する共通のクロックであり、 通常はクロック分配するク ロヅクバッファ回路 （図示せず） を備える。
第 1装置 100と第 2装置 200は、 個別のボ一ドゃュニヅ トであつ たり、 同一ボード内の L S Iであったりする。 ここでは、 具体例として 同一ボード内に実装されている L S Iの場合と仮定する。
第 1装置 100の内部には内部回路 10と、 送信部 1 10を備える。 送信部 1 10の原理構成例としてはフリップ 'フロヅプ 20を備える。 フ リヅプ'フ口ヅプ 20の入力端の入力信号 10 sを第 1クロック CLK 1 でリタイ ミングした伝送信号 20 sを出力し、 これを接続線路 300と 遅延素子 80とを通って第 2装置 200へ供給する。
接続線路 300は、 例えば両 L S I間のパターン配線である。 パター ンによる伝搬遅延量は基板材料の誘電率、 多層基板の厚み等により異な 1
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り、 更に多層基板の内層と表面層によっても異なってくるが、 例えば 1 0 c mで 1ナノ秒前後の伝搬遅延量を示す。
両 L S I間を接続する多数本の各伝送信号のパ夕一ン配線長若しくは 伝搬遅延量は、 全て一致させることは実用的に困難である。 例えば、 パ ターン配線長が 1 c m異なると、 伝搬遅延量は 0 . 1ナノ秒前後の差と なってくる。 更に、 同一の線路長であっても、 実際に製造された多層基 板の内層や表面層を走る配線パターンの違いや、 通過するバイァホール (Via Hole) の個数の違いによっても変化してくる。 また、 伝送信号の 反射によるジッ夕や波形歪み等も存在する。
遅延素子 8 0は、 半固定型の遅延手段である。 即ち、 所望遅延量の固 定遅延素子を選択的に装着実装することで、 上記伝送信号 2 0 sを受け て所定に遅延付与した遅延信号 8 0 sを出力する。 これにより、 第 2装 置 2 0 0の受信部 2 1 0において、 上記伝送信号 2 0 sがセヅ トアップ • タイムやホールド ·タイムが安定したタイ ミング条件で、 第 2クロッ ク C L K 2によってリタイミングできる。
第 2装置 2 0 0の受信部 2 1 ◦は、 フリップ 'フロヅプ 8 2を備え、 上 記遅延信号 8 0 sを受けて、 第 2クロック C L K 2によってリ夕ィミン グしたリ夕ィミング信号 8 2 sを内部回路 9 0へ供給する。
上述従来構成によれば、 安定したリタイミング条件となるように、 例 えば 0 . 1〜 1 . 0ナノ秒前後の遅延量の遅延素子 8 0を交換調整等行 つてから最終的に取り付けする必要がある。 また、 所望遅延量の固定遅 延素子を選択しながら調整する調整作業の時間もかかる難点がある。 ま た、 数十〜百本の多数の伝送信号に対応して、 多数個の遅延素子 8 0を ボード上に実装することは、 実装面積が必要となる結果、 ボード上の実 装密度が低下する難点もある。
また、 実装する L S I等の送信部 1 1 0や受信部 2 1 0の遅延特性が 12121
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変わる場合や、 第 1クロヅク C L K 1や第 2クロヅク C L K 2のクロヅ クタイミングを設計変更する場合には、 以前に取得した遅延素子 8 0の 遅延量が適用できず、 再調整が必要となる。
また、 例えばボード交換やケーブル交換等に伴い、 第 1クロック C L K 1や第 2クロック C L K 2のクロックタイミングが変化しないように 配慮する必要がある。 もしも、 変化する場合には、 これに伴う リタイミ ング動作が不安定となる難点がある。
上述説明したように従来技術においては、 個々の伝送信号 2 0 s毎に 遅延素子 8 0の遅延量を調整して取り付ける必要がある。 また、 伝送信 号 2 0 sをリタイミングする夕イミング条件がボード交換等で変動する と多数本の伝送信号の中には必ずしも安定したリタイミング状態とはな らなくなる場合がある。 また、 I Cや L S I自体にも製造ばらつきゃメ —カーの違い等に伴う伝搬遅延のばらつきがあり、 これに伴って、 必ず しも最良のリタイミング状態とはならなくなってくる。 また、 伝送信号 の反射によるジッ夕や波形歪み等も存在する。 これらに伴って、 動作マ —ジンの狭い高速のクロックを適用する場合には、 最良の位相条件に設 定しないと、 間欠的な動作不良を招く可能性がある。
また、 半導体 I Cの伝搬遅延量は温度依存性がある為、 送信部や受信 部やクロック分配回路等の伝搬遅延量の変動を生じる結果、 安定なリ夕 イ ミング条件がずれてくる場合がある。
また、 クロックの周期を変更する利用形態の場合においては、 受信す る伝送信号とこれをリタイミングする受信側のクロックとの位相関係が 最適な位相状態とはならなくなる。
また、 電源電圧条件や経時変化や周囲温度等の変化に伴い、 当初の安 定したリ夕ィミング状態から徐々に外れてくる。
また、 電源を投入して運用状態において、 現在の電源電圧条件、 周囲 温度条件で安定したリタイミング状態が維持されて動作しているかは不 明の場合が多い。
これらの点において従来技術は好ましくなく実用上の難点がある。 発明の開示
そこで、 本発明が解決しょうとする課題は、 高速のクロックに同期し て装置間を伝送する伝送信号を受信側で受けるときに、 安定した最適な タイ ミ グで受けられるように伝送信号の伝搬遅延のばらつきを自動的 に補正する伝送信号の位相調整装置及び半導体試験装置を提供すること である。
また、 受信する伝送信号とこれをリ夕ィミングする受信側のクロック との位相関係が未知の状態にあっても、 安定した最適なタイミングで受 けられるように伝送信号の伝搬遅延等のばらつきを自動的に補正する伝 送信号の位相調整装置及び半導体試験装置を提供することである。
また、 電源を投入して運用状態において、 現在の電源電圧条件、 周囲 温度条件で ;最も安定したリ夕ィミング状態が維持されるように、 現運用 時点での伝搬遅延等のばらつきを自動的に補正する伝送信号の位相調整 装置及び半導体試験装置を提供することである。
また、 クロックの周期を変更する利用形態の場合においても、 安定し た最適なタイミングで受けられるように、 リタイミングの位相関係を自 動的に補正可能な伝送信号の位相調整装置及び半導体試験装置を提供す ることである。
第 1の解決手段を示す。
上記課題を解決するために、 送信側の第 1装置と受信側の第 2装置と の間をクロックに同期した伝送信号を伝送する位相調整装置において、 第 2装置の受信側のクロックで上記伝送信号をリタイミングするとき、 受信側のクロックと上記伝送信号との未知の位相関係を補正して、 安定 した最適なリタイミング条件で受けられるように上記伝送信号を所定に 遅延して位相を調整する位相調整手段を備える、 ことを特徴とする位相 調整装置である。
上記発明によれば、 高速のクロックに同期して装置間を伝送する伝送 信号を受信側で受けるときに、 安定した最適なタイミングで受けられる ように伝送信号の伝搬遅延のばらつきを自動的に補正する伝送信号の位 相調整装置及び半導体試験装置が実現できる。
次に、 第 2の解決手段を示す。
上記課題を解決するために、 送信側の第 1装置と受信側の第 2装置と の間をクロックに同期した伝送信号を伝送する位相調整装置において、 第 2装置の受信側のクロックで上記伝送信号をリ夕ィミングするとき、 現在の運用状態 （例えば電源電圧、 周囲温度、 クロック位相条件） にお いて、 受信側のクロックと上記伝送信号との未知の位相関係を補正して、 安定した最適なリ夕ィミング条件で受けられるように上記伝送信号を所 定に遅延して位相を調整する位相調整手段を備える、 ことを特徴とする 位相調整装置がある。
次に、 第 3の解決手段を示す。
上記課題を解決するために、 送信側の第 1装置と受信側の第 2装置と の間をクロックに同期した伝送信号を伝送する位相調整装置において、 第 2装置の受信側のクロックで上記伝送信号をリタイミングするとき、 受信側のクロックと上記伝送信号との未知の位相関を補正して、 安定し た最適なリ夕ィミング条件で受けられるように上記伝送信号を自動的に 位相調整する遅延を行って、 上記伝送信号の位相を調整する位相調整手 段を備える、 ことを特徴とする位相調整装置がある。
次に、 第 4の解決手段を示す。 上述位相調整手段の一態様は、
受信する伝送信号を受けて所定に遅延した遅延パルス信号 5 0 sを出 力する可変遅延手段 5 0を具備し、
上記可変遅延手段 5 0を介して受けた遅延パルス信号 5 0 sを受信側 のクロックでリタイミングするフリップ ·フロヅプ 6 0を具備し、 上記遅延パルス信号 5 0 sと上記フリップ'フロップ 6 0の出力である リタイミング信号 6 0 sとを受けて現在の位相関係を検出する位相検出 手段 （例えば X O Rゲート 6 2 ) を具備し、
上記位相検出手段に基づきカウントアップ若しくはカウントダヴンす る U P Z D W N型のカウン夕 6 4を具備し、
上記可変遅延手段 5 0は上記カウン夕 6 4が出力するコードデ一夕 6 sに基づき受信する伝送信号を所定に遅延し、 以上を具備すること を特徴とする上述位相調整装置がある。
次に、 第 5の解決手段を示す。
上述位相検出手段の一態様としては、 上記遅延パルス信号 5 0 sと上 記フリップ ·フロヅプ 6 0の出力であるリタイミング信号 6 0 sとの両者 の論理において、 第 1に両論理が異なるときはカウントアツプ信号とし て上記カウン夕 6 4へ供給し、 第 2に両論理が同一のときはカウントダ ゥン信号として上記カウン夕 6 4へ供給する X O Rゲート 6 2である、 ことを特徴とする上述位相調整装置がある。
次に、 第 6の解決手段を示す。
上述可変遅延手段 5 0の遅延量の一態様としては、 少なくともクロッ クの周期時間に対応する可変遅延量を備える、 ことを特徴とする上述位 相調整装置がある。
次に、 第 7の解決手段を示す。
上述可変遅延手段 5 0の遅延量の一態様としては、 クロックに対する 遅延パルス信号 5 0 sの位相が遅れた位相状態若しくは進んだ位相状態 の位相関係であることが判つている場合には、 少なくともクロックの周 期時間に対応する可変遅延量の 1 / 2を備える、 ことを特徴とする上述 位相調整装置がある。
次に、 第 8の解決手段を示す。
上述カウン夕 6 4の一態様としては、 位相を調整する位相調整モード がアサ一卜のときには当該カウン夕のカウント動作を有効にし、 位相調 整モードがネゲ一トのときには当該カウン夕のカウント動作を無効にし てカウン夕の出力コードを保持するカウント ·イネ一ブル入力端 e nを 備える、 ことを特徴とする上述位相調整装置がある。
次に、 第 9の解決手段を示す。 ここで第 2図と第 3図は、 本発明に係 る解決手段を示している。
上記課題を解決するために、 送信側の第 1装置と受信側の第 2装置と の間をクロックに同期した伝送信号を伝送する位相調整装置において、 第 1装置から第 2装置ヘイ云送信号を伝送する線路に挿入する可変遅延 手段 5 0を具備し、
第 1装置からクロックに同期して交互に反転した連続する連続パルス 信号を発生する連続パルス信号発生手段を具備し、
上記連続パルス信号を上記可変遅延手段 5 0を介して受けた遅延パル ス信号 5 0 sと、 前記遅延パルス信号 5 0 sを受信側のクロックにより リタイミングしたリタイミング信号 6 0 sとに基づいて上記可変遅延手 段 5 0へ遅延量を制御するコ一ドデ一夕 6 4 sを供給する位相制御手段 を具備し、
以上を具備することを特徴とする位相調整装置がある。
次に、 第 1 0の解決手段を示す。 ここで第 5図は、 本発明に係る解決 手段を示している。 上記課題を解決するために、 送信側の第 1装置と受信側の第 2装置と の間をクロックに同期した伝送信号を伝送する位相調整装置において、 第 1装置から第 2装置へ伝送信号を伝送する線路に挿入する可変遅延 手段 5 0を具備し、
第 1装置からクロックに同期して交互に反転した連続する連続パルス 信号を発生する連続パルス信号発生手段を具備し、
受信側のクロックを受けて所定に遅延した遅延クロヅク C L K 2 b を出力する半固定遅延手段 5 5を具備し、
上記連続パルス信号を上記可変遅延手段 5 0を介して受けた遅延パル ス信号 5 0 sと、 前記遅延パルス信号 5 0 sを上記遅延クロックにより リタイミングしたリタイミング信号 6 0 sとに基づいて上記可変遅延手 段 5 0へ遅延量を制御するコードデータ 6 4 sを供給する位相制御手段 を具備し、
以上を具備することを特徴とする位相調整装置がある。
次に、 第 1 1の解決手段を示す。 ここで第 5図は、 本発明に係る解決 手段を示している。
上述半固定遅延手段 5 5の一態様としては、 所定複数チャンネルの受 信側の第 2装置に対して 1つ備える構成である、 ことを特徴とする上述 位相調整装置がある。
次に、 第 1 2の解決手段を示す。 ここで第 2図は、 本発明に係る解決 手段を示している。
上述連続パルス信号発生手段の一態様は、
前段に備えるマルチプレクサ 3 0からの出力信号を受けて送信側のク 口ヅクでリタイミングした伝送信号を第 2装置側へ供給するフリヅプ-フ ロヅプ 3 2を具備し、
通常の場合は送信側の第 1装置から伝送すべき信号を上記フリップ 'フ 口ップ 3 2の入力端へ供給し、 連続パルス信号を発生する位相調整モー ドの場合には上記フリヅプ 'フロップ 3 2の反転出力信号を当該フリップ ，フロヅプ 3 2の入力端へ供給するマルチプレクサ 3 0を具備し、 以上 を備えることを特徴とする上述位相調整装置がある。
次に、 第 1 3の解決手段を示す。 ここで第 4図は、 本発明に係る解決 手段を示している。
上述連続パルス信号発生手段の一態様としては、 送信側の第 1装置の 内部回路 1 0から伝送する信号に対して、 連続パルス信号が所定期間連 続的に発生できるように前記内部回路 1 0を制御して上記連続パルス信 号を発生させる、 ことを特徴とする上述位相調整装置がある。
次に、 第 1 4の解決手段を示す。
上述連続パルス信号発生手段の一態様としては、 上記位相調整モード のときに送信側の第 1装置側から位相調整用の連続パルス信号を発生す る、 ことを特徴とする上述位相調整装置がある。
次に、 第 1 5の解決手段を示す。
上述伝送信号の一態様としては、 シングル伝送形態の伝送信号、 若し くは送信側の第 1装置と受信側の第 2装置との間を接続する接続線路が 差動伝送形態の伝送信号である、 ことを特徴とする上述位相調整装置が める。
次に、 第 1 6の解決手段を示す。
上述位相調整装置の一態様としては、 第 2装置と共に L S Iに集積す る構成である、 ことを特徴とする上述位相調整装置がある。
次に、 第 1 7の解決手段を示す。
上述送信側の第 1装置と上記受信側の第 2装置との間を接続する伝送 信号の上記接続線路 3 0 0の一態様としては、 ボード上の配線パ夕一ン 若しくは分離された装置間を接続する配線パターン若しくは分離された 装置間を接続するケ一プルである、 ことを特徴とする上述位相調整装置 がある。
次に、 第 1 8の解決手段を示す。 ここで第 2図と第 6図は、 本発明に 係る解決手段を示している。
ク口ックに同期して装置間若しくは回路間で伝送信号を伝送する半導 体試験装置において、 上述位相調整装置を備える、 ことを特徴とする半 導体試験装置がある。 .
次に、 第 1 8の解決手段を示す。 ここで第 2図と第 6図は、 本発明に 係る解決手段を示している。
上述位相調整装置を適用して、 高速のクロックに同期して L S I等の 装置間を伝送する伝送信号の位相調整を行う構成を備える、 ことを特徴 とする半導体試験装置がある。
尚、 本願発明手段は、 所望により、 上記解決手段における各要素手段 を適宜組み合わせて、 実用可能な他の構成手段としても良い。 また、 上 記各要素に付与されている符号は、 発明の実施の形態等に示されている 符号に対応するものの、 これに限定するものではなく、 実用可能な他の 均等物を適用した構成手段としても良い。 図面の簡単な説明
図 1は、 従来の、 クロックに対するタイミングの位相調整を行う伝送 信号の位相調整装置の構成例。
図 2は、 本発明の、 クロックに対するタイ ミングの位相調整を行う伝 送信号の位相調整装置の構成例。
図 3は、 図 2の動作を説明する、 自動位相調整 （自動補正） の開始か ら収束状態に至る迄のタイミングチヤ一ト。
図 4は、 本発明の、 クロックに対するタイミングの位相調整を行う伝 送信号の位相調整装置の他の構成例。
図 5は、 本発明の、 クロックに対するタイミングの位相調整を行う伝 送信号の位相調整装置の他の構成例。
図 6は、 半導体試験装置の代表的な概念構成図である。 発明を実施するための最良の形態
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明 する。 また、 以下の実施の形態の説明内容によって特許請求の範囲を限 定するものではないし、 更に、 実施の形態で説明されている要素や接続 関係が解決手段に必須であるとは限らない。 更に、 実施の形態で説明さ れている要素や接続関係の形容/形態は、 一例でありその形容 Z形態内 容のみに限定するものではない。
本発明について、 図 2と図 3とを参照して以下に説明する。 尚、 従来 構成に対応する要素は同一符号を付し、 また重複する部位の説明は省略 する。
図 2は本発明のクロックに対するタイミングの位相調整を行う伝送信 号の位相調整装置の構成例である。 尚、 ここでも 1本の伝送信号を受け てクロックでリ夕ィミングする簡明な場合とする。
この要部構成要素は、 第 1クロック CLK 1と、 第 2クロック CLK 2と、 調整モード信号 AD J 1、 AD J 2と、 リセヅ ト信号 R S T 1、 R S T 2と、 第 1装置 100と、 接続線路 300と、 第 2装置 200と を備える。
第 1装置 1 00内の送信部 120は、 マルチプレクサ 30と、 フリヅ プ-フロップ 32とを備えて、 連続パルス発生手段を実現している。 これ により、 調整モード時において第 1クロック CLK 1に同期した伝送信 号 （連続パルス） 32 sが発生できる。 尚、 これら回路は LS I内に備 えることで、 容易に適用できる。
マルチプレクサ 3 0は、 第 1に、 調整モード信号 A D J が口ウレべ ルのときは、 通常の信号の伝送動作であり、 内部回路 1 0からの入力信 号 1 0 sをフ リ ヅプ'フロ ヅプ 3 2の D入力端へ供給する。
第 2に、 調整モード信号 A D J 1がハイレベルのときは、 連続クロヅ ク発生動作であり、 フリップ'フロップ 3 2の反転出力端 q信号をフリッ プ'フロップ 3 2の D入力端へ供給する。 この結果、 前回の状態を反転さ せる信号が入力されることになる結果、 位相調整用の連続パルスが発生 できる。
フリップ.フロップ 3 2は、 当該 D入力端の信号 3 0 sを第 1クロック C L K 1でリタイミングした伝送信号 3 2 sを出力し、 これを接続線路 3 0 0を通って第 2装置 2 0 0へ供給する。 この結果、 調整モード信号 A D J 1がハイレベルのときは、 図 3の遅延パルス信号 5 0 sに示すよ うに、 連続的なクロック信号が発生できる。 尚、 当該フリップ'フロ ヅプ のリセヅ ト入力端 Rで受けるリセヅ ト信号 R S T 1は、 調整モード信号 A D J 1の切替時に無用のィンパルスが発生する可能性を防止するもの であるが、 実用的には無くても支障は無い。
第 2装置 2 0 0の受信部 2 2 0は、 可変遅延手段 5 0と、 フ リップ 'フ ロ ヅプ 6 0と、 X O Rゲート 6 2と、 カウン夕 6 4とを備える。 尚、 こ れら回路は L S I内に備えることで、 容易に適用できる。
可変遅延手段 5 0は、 周知の可変遅延回路であり、 上記伝送信号 3 2 sを接続線路 3 0 0を通って受ける入力パルス 5 0 iを、 所定複数ビッ トのコ一ドデ一夕 6 4 sに基づいて、 これに対応する遅延を付与した遅 '延パルス信号 5 0 sを出力する。 一例として分解能 0 . 0 5ナノ秒で、 5ビッ トのコ一ドデ一夕 6 4 sにより 1 . 5ナノ秒程度迄の遅延ができ 全体の可変遅延量は、 少なく ともクロック周期の 1ノ2の遅延量を備 える必要がある。 例えば第 2クロック C L K 2のクロック周期が 2ナノ 秒としたとき、 1 / 2である 1 . 0ナノ秒の遅延量を少なく とも備える。 尚、 可変遅延手段 5 0自身の入出力端間の伝搬遅延量は周囲温度の変化 に依存して変動するものの、 現在の周囲温度で最良の状態に位相調整で きるので実用上の支障とはならない。
フリ ップ *フロップ 6 0は、 上記伝送信号 3 2 sを上記可変遅延手段 5 0を介して受けて、 第 2クロヅク C L K 2によってリタイ ミングしたリ 夕イ ミング信号 6 0 sを内部回路 9 0へ供給し、 且つ X O Rゲート 6 2 の一方の入力端へも供給する。
X O Rゲート 6 2は、 カウン夕 6 4をインクリメント又はデクリメン トさせるカウン夕制御信号 6 2 sを供給する。 即ち、 第 1に、 遅延パル ス信号 5 0 sとリタイミング信号 6 0 sのレベルが異なる場合にはハイ レベルを供給してカウン夕 6 4をインクリメント動作させ、 第 2に、 遅 延パルス信号 5 0 s とリタイ ミング信号 6 0 sのレベルが同一の場合に はロウレベルを供給してカウン夕 6 4をデクリメン卜動作させる。
カウン夕 6 4は、 ィネーブル入力端 e n付きの、 .例えば 5ビッ ト幅の アップ/ダウンカウン夕であって、 上記カウン夕制御信号 6 2 sを U/ D入力端で受けて、 第 2クロック C L K 2の立下がりエッジのタイ ミン グでカウントアツプ又はカウントダウン動作する。
調整モード信号 A D J 2は、 ィネーブル入力端 e nに供給する。 第 1 に、 調整モード信号 A D J 2がハイレベルのときは、 自動位相調整の動 作中であり、 カウン夕 6 4は上記自動位相調整用の連続パルス 3 2 sを 受けて所定にカウン ト動作が行われ、 数クロック程度の短時間で自動位 相調整された位相状態に至り、 そのコード値の前後 ± 1で収束動作を繰 り返している。 第 2に、 調整モード信号 A D J 2がロウレベルのときは、 通常の信号の伝送動作であり、 カウン夕 64は自動位相調整された位相 状態のコード値を保持する保持レジス夕となる。
リセッ ト信号 RST 2は、 自動位相調整の開始に先立って、 カウン夕 64のリセッ ト入力端 Rへパルス的に供給して自動位相調整の開始の初 期コード値を与えるものである。 この初期コード値としては、 全遅延量 の中間値近くが望ましい。 例えば 5ビヅ トコ一ドが" 00000 " で 0 ナノ秒とし、 " 1 1 1 1 1" で 1. 5ナノ秒としたとき、 初期コード値 は中間値付近の例えば" 10000" の 0. 8ナノ秒程度のコード値を 使用する。 従って、 5ビヅ トコードの MSBビヅトは、 例えば反転出力 信号若しくはインバー夕等 （図示せず） で反転させて可変遅延手段 50 へ供給する。
次に、 図 3の自動位相調整 （自動補正） の開始から収束状態に至る迄 の夕イミングチャートを参照して説明する。
図 3 (a) は、 図 3 (b) に示すように、 当初の遅延パルス信号 50 sが目的の位相状態から位相量 Jのタイミングだけ遅れている場合であ る。
図 3 (a) のタイミングチャートは、 コードデ一夕 64 sがリセッ ト 信号 R S T 2により初期状態にリセヅトされたコ一ド値" 0" の直後か らの自動位相調整を示している。 この開始時点では、 連続パルスの遅延 パルス信号 50 sの位相位置は、 図示例の位相位置に存在するものとす o
この場合において、 調整すべき目的とする位相位置は、 図 3 (b) に 示すように、 第 2クロック CLK 2の立ち上がりエッジに対して遅延パ ルス信号 50 sの中央部 Kが来るように位相調整されれば良い。 従って、 図 3 (b) に示す当初状態に対して位相量 Jをシフ トする必要がある。 従って、 カウン夕 64をカウントアップする方向に自動位相調整するよ うに動作する必要がある。
先ず、 図 3 (a) における第 1サイクルでは、 第 2クロック CLK2 の立ち上がりで遅延パルス信号 50 sをラッチ出力する結果、 第 2クロ ック C L K 2の立下がり時点では X ORゲ一ト 62のカウン夕制御信号 62 sはハイレベルとなるのでインクリメント動作する。 この結果、 コ —ドデ一夕 64 sは" 1" となる。 これを受ける可変遅延手段 50によ つて少し遅延増加された遅延パルス信号 50 s (図 3 A参照） がフリツ プ'フロ ヅプ 60の入力端 Dへ供給される。
次の第 2サイクルでは、 前記と同様に第 2クロック CLK2の立下が り時点では X ORゲート 62のカウン夕制御信号 62 sは、 同じくハイ レベルとなるのでインクリメント動作する。 この結果、 コードデ一夕 6 4 sは" 2" となる。 これを受ける可変遅延手段 50によって更に少し 遅延増加された遅延パルス信号 50 s (図 3B参照） がフリップ'フロッ プ 60の入力端 Dへ供給される。
以後の第 3サイクルから第 nサイクルにおいても、 XORゲート 62 のカウン夕制御信号 62 sは、 同じくハイレベルとなるのでィンクリメ ント動作して、 コードデ一夕 64 sは" 3"、 " 4"、 …ヽ " n— 1"、 " n" と進んでいく （図 3 C、 D、 E参照） 。
次に、 第 n+ 1サイクルでは、 第 2クロック CLK 2の立下がり時点 では X ORゲ一ト 62のカウン夕制御信号 62 sはロウレベルに変化す るので今度はデクリメント動作となる。 この結果、 コードデータ 64 s は" n" から" n— 1" になる。 この結果、 可変遅延手段 50によって 少し遅延減少された遅延パルス信号 50 s (図 3F参照） がフリップ'フ ロヅプ 60の入力端 Dへ供給される。
次に、 第 n+ 2サイクルでは、 第 2クロック CLK 2の立下がり時点 では X ORゲ一ト 62のカウン夕制御信号 62 sはハイレベルに変化す るのでインクリメント動作に変化する。 この結果、 コードデ一夕 6 4 s は" n— 1 " から" n " となる。 これを受ける可変遅延手段 5 0によつ て少し遅延増加された遅延パルス信号 5 0 s (図 3 G参照） がフリ ヅプ 'フロ ヅプ 6 0の入力端 Dへ供給される。
以後のサイクルでは、 n + 1サイクルと、 n + 2サイクルの繰り返し 動作となる。 尚、 X O Rゲート 6 2のカウン夕制御信号 6 2 sは、 ギリ ギリのタイミングでインクリメント動作/デクリメント動作しているの で、 1サイクルのサイクルずれを生じる場合がある。 この為、 調整モー ド信号 A D J 2をハイレベルから口ウレベルにした調整終了のタイミン グによっては、 ± 1カウント分の位相ずれを生じる場合があるが、 実用 的には十分な位相調整が実現できている。
上記の結果、 第 2クロック C L K 2の立ち上がりエッジに対して、 図 3 ( b ) に示すように、 遅延パルス信号 5 0 sの中央部 Kが来るように 位相調整されることとなる。 この結果、 受信側において、 安定した最適 なタイミングで伝送信号を受けることができる大きな利点が得られる。 次に、 図 3 ( c ) に示す例は、 当初の遅延パルス信号 5 0 sが目的の 位相状態から位相量 Mのタイ ミングだけ進んでいる場合である。
この場合には、 上述した図 3 ( a ) のタイミングチャートの説明にお いて、 X O Rゲート 6 2のカウン夕制御信号 6 2 sが口ウレペルとなる のでデクリメント動作から開始していく。 従って、 デクリメント動作か らの開始の他は上述と同様であるからして説明を省略する。 この場合に おいても収束状態においては、 第 2クロック C L K 2の立ち上がりエツ ジに対して遅延パルス信号 5 0 sの位相の中央部 Nとなるように位相調 整される。 従って、 当初の遅延パルス信号 5 0 sは、 図 3 ( c ) に示す ように、 位相量 Mの手前側のイミング位置に自動位相調整されることと なる。 この結果、 第 2クロック C L K 2の立ち上がりエッジに対して、 図 3 ( c ) に示すように、 遅延パルス信号 5 0 sの中央部 Nが来るように位 相調整されることとなる。 この結果、 受信側において、 安定した最適な 夕イミングで伝送信号を受けることができる大きな利点が得られる。 従 つて、 セッ トアップ ·タイムやホールド ·タイムが安定したタイミング 条件で、 第 2クロック C L K 2によってリタイミングできる。 また、 伝 送信号の反射によるジッ夕や波形歪み等が存在していても、 遅延パルス 信号 5 0 sの中央部 Nでリ夕ィミングする為、 安定した動作が可能とな ο
上述発明構成によれば、 当初の遅延パルス信号 5 0 sの全ての位相状 態、 即ち、 受信側で受信する伝送信号と、 これをリタイミングする受信 側のクロックとの位相関係が未知の状態にあっても、 安定した最適な夕 ィミングで受けられるように伝送信号の伝搬遅延等が自動的に補正され た状態に、 可変遅延手段 5 0の遅延量がセッ トされる結果、 安定した最 適条件で伝送信号を受信することができる位相調整装置が実現できる大 きな利点が得られる。 回路動作の信頼性が格段に向上できる。
しかも、 上記自動位相調整は、 電源投入後に随時実施することが可能 であるからして、 両者の位相関係が変動する種々の位相変動要因、 例え ば電源電圧条件、 周囲温度条件、 第 1装置側若しくは第 2装置側若しく はクロック供給源のボード交換、 その他があっても、 最良の位相関係に 調整できる大きな利点が得られる。
更に、 クロック周期を変更して運用する場合においても、 クロック周 期の変更後に上記自動位相調整を実行することで安定した動作が可能と なる。
尚、 本発明の技術的思想は、 上述実施の形態の具体構成例、 接続形態 例に限定されるものではない。 更に、 本発明の技術的思想に基づき、 上 述実施の形態を適宜変形して広汎に応用してもよい。
例えば、 上述実施例では、 伝送信号はシングル伝送形態の場合であつ たが、 差動伝送形態の伝送信号の場合においても、 受端で差動伝送形態 からシングル伝送形態に変換することで、 上述同様にして適用できる。 また、 収束する迄に必要な数十パルス程度の連続パルスを、 第 1装置 1 0 0の内部回路 1 0から発生制御できる場合においては、 図 4の構成 例に示すように、 第 1装置 1 0 0の内部には、 図 2に示すような送信部 1 2 0及び調整モード信号 A D J 1、 リセヅ ト信号 R S T 1を設ける必 要性は無い。
また、 第 2クロック C L K 2と遅延パルス信号 5 0 sとの位相関係が、 常に図 3 ( b ) に示すような位相関係であることが判っている場合の伝 送信号の位相調整装置においては、 インクリメント動作のみであるから して、 所望により可変遅延手段 5 0の全遅延量を 1 / 2に削減する構成 としても良い。 この場合には、 可変遅延手段 5 0の回路規模を半減でき る利点が得られる。
逆に、 第 2クロック C L K 2と遅延パルス信号 5 0 sとの位相関係が、 常に図 3 ( c ) に示すような位相関係であることが判っている場合の伝 送信号の位相調整装置においては、 デクリメント動作のみであるからし て、 所望により可変遅延手段 5 0の全遅延量を 1 / 2に削減する構成と しても良い。 この場合にも、 可変遅延手段 5 0の回路規模を半減できる 利点が得られる。
また、 図 5の他の構成例に示すように、 多数チャンネルの第 2装置 2 0 0が存在し、 各々の位相調整を行う構成において共通使用される第 2 クロック C L K 2に対して半固定遅延手段 5 5を追加して挿入する構成 手段でも実現できる。 この構成手段は、 多数チャンネルの各接続線路 3 0 0の遅延誤差が類似している場合に有効である。 各チャンネルの可変遅延手段 5 0の可変遅延量は、 例えば 1 / 2程度 に少なく し、 変わりに共通使用される第 2クロック C L K 2用の半固定 遅延手段 5 5の遅延量の設定を外部から制御することで、 共通して使用 されるリタイミング用の遅延クロック C L K 2 b自体の位相を調整する。 従って、 一方の可変遅延手段 5 0は、 主に各接続線路 3 0 0間の遅延 ばらつき調整用となり、 他方の半固定遅延手段 5 5.は、 主に全チャンネ ル共通的に位相がずれる要素の補正用となる。 ここで、 全チャンネル共 通的な位相ずれ要素としては、 例えば電源電圧条件、 周囲温度条件、 第 1装置側若しくは第 2装置側若しくはクロック供給源のボード交換、 そ の他がある。
これによれば、 多数チャンネル備える可変遅延手段 5 0の可変遅延量 を低減できる結果、 回路規模が低減でき、 より安価に構成できる。
尚、 所望により、 可変遅延手段 5 0の遅延量が中間付近で収束するよ うに、 何れか 1チャンネルのコードデ一夕 6 4 sを読出しする読出し回 路を備え、 これに基づいて半固定遅延手段 5 5の設定を制御しても良い。 産業上の利用可能性
本発明は、 上述の説明内容からして、 下記に記載される効果を奏する。 上述説明したように本発明によれば、 第 1装置からの伝送信号 3 2 s を受けてリタイミングする受信側の第 2クロック C L K 2とフリップ-フ ロップ 6 0の位相関係が未知の状態にあっても、 安定した最適なタイ ミ ングで受けられるように両者の位相関係を自動的に補正できる伝送信号 の位相調整装置が実現できる。 従って、 回路動作の信頼性が格段に向上 できる。
また、 上記自動位相調整は、 電源投入後に随時実施することが可能で あるからして、 両者の位相関係を変動する種々の位相変動要因、 例えば 電源電圧条件、 周囲温度条件、 第 1装置側若しくは第 2装置側若しくは クロック供給源のボ一ド交換、 等があっても、 最良の位相関係に再調整 できる大きな利点が得られる。
従って、 本発明の技術的効果は大であり、 産業上の経済効果も大であ る。

Claims

請 求 の 範 囲
1 . 送信側の第 1装置と受信側の第 2装置との間をクロックに同期し た伝送信号を伝送する位相調整装置において、
第 2装置の受信側のクロックで該伝送信号をリタイミングするとき、 受信側のクロックと該伝送信号との未知の位相関係を補正して、 安定し たリ夕ィ ミング条件で受けられるように該伝送信号を所定に遅延して位 相を調整する位相調整手段を備える、 ことを特徴とする位相調整装置。
2 . 送信側の第 1装置と受信側の第 2装置との間をクロックに同期し た伝送信号を伝送する位相調整装置において、
第 2装置の受信側のクロックで該伝送信号をリタイミングするとき、 現在の運用状態において、 受信側のクロックと該伝送信号との未知の位 相関係を補正して、 安定したリ夕ィミング条件で受けられるように該伝 送信号を所定に遅延して位相を調整する位相調整手段を備える、 ことを 特徴とする位相調整装置。
3 . 送信側の第 1装置と受信側の第 2装置との間をクロックに同期し た伝送信号を伝送する位相調整装置において、
第 2装置の受信側のクロックで該伝送信号をリタイミングするとき、 受信側のクロックと該伝送信号との未知の位相関係を補正して、 安定し たリタイ ミング条件で受けられるように該伝送信号を自動的に位相調整 する遅延を行って、 該伝送信号の位相を調整する位相調整手段を備える、 ことを特徴とする位相調整装置。
4 . 該位相調整手段は、
受信する伝送信号を受けて所定に遅延した遅延パルス信号を出力する 可変遅延手段と、
該可変遅延手段を介して受けた遅延パルス信号を受信側のクロックで リ夕ィミングするフリップ ·フロヅプと、
該遅延パルス信号と該フリヅプ'フロヅプの出力であるリタイミング信 号とを受けて現在の位相関係を検出する位相検出手段と、
該位相検出手段に基づきカウントアップ若しくはカウントダウンする U P / D W N型のカウン夕と、
該可変遅延手段は該カウン夕が出力するコードデ一夕に基づき受信す る伝送信号を所定に遅延し、
以上を具備することを特徴とする請求項 1乃至 3記載の位相調整装置。
5 . 該位相検出手段は、 該遅延パルス信号と該フリップ'フロップの出 力であるリタイミング信号との両者の論理において、 第 1に両論理が異 なるときはカウントアップ信号として該カウン夕へ供給し、 第 2に両論 理が同一のときはカウントダウン信号として該カウン夕へ供給する X O Rゲートである、 ことを特徴とする請求項 4記載の位相調整装置。
6 . 該可変遅延手段の遅延量は、 少なくともクロックの周期時間に対 応する可変遅延量を備える、 ことを特徴とする請求項 4記載の位相調整 装置。
7 . 該可変遅延手段の遅延量は、 クロックに対する遅延パルス信号の 位相が遅れた位相状態若しくは進んだ位相状態の位相関係であることが 判っている場合には、 少なく ともクロックの周期時間に対応する可変遅 延量の 1 Z 2を備える、 ことを特徴とする請求項 4記載の位相調整装置。
8 . 該カウン夕は、 位相を調整する位相調整モードがアサートのとき には当該カウン夕のカウント動作を有効にし、 位相調整モードがネゲ一 卜のときには当該カウン夕のカウント動作を無効にしてカウン夕の出力 コ一ドを保持するカウント ·イネ一ブル入力端を備える、 ことを特徴と する請求項 4又は 5記載の位相調整装置。
9 . 送信側の第 1装置と受信側の第 2装置との間をクロックに同期し た伝送信号を伝送する位相調整装置において、
第 1装置から第 2装置へ伝送信号を伝送する線路に挿入する可変遅延 手段と、
第 1装置からクロックに同期して交互に反転した連続する連続パルス 信号を発生する連続パルス信号発生手段と、
該連続パルス信号を該可変遅延手段を介して受けた遅延パルス信号と、 前記遅延パルス信号を受信側のクロックにより リタイミングしたリ夕ィ ミング信号とに基づいて該可変遅延手段へ遅延量を制御するコードデー 夕を供給する位相制御手段と、
を具備することを特徴とする位相調整装置。
1 0 . 送信側の集 1装置と受信側の第 2装置との間をクロックに同期 した伝送信号を伝送する位相調整装置において、
第 1装置から第 2装置へ伝送信号を伝送する線路に挿入する可変遅延 手段と、
第 1装置からクロックに同期して交互に反転した連続する連続パルス 信号を発生する連続パルス信号発生手段と、
受信側のクロックを受けて所定に遅延した遅延クロックを出力する半 固定遅延手段と、 該連続パルス信号を該可変遅延手段を介して受けた遅延パルス信号と、 前記遅延パルス信号を該遅延クロックにより リタイミングしたリタイミ ング信号とに基づいて該可変遅延手段へ遅延量を制御するコードデ一夕 を供給する位相制御手段と、
を具備することを特徴とする位相調整装置。
1 1 . 該半固定遅延手段は、 所定複数チャンネルの受信側の第 2装置 に対して 1つ備える構成である、 ことを特徴とする請求項 1 0記載の位
1 2 . 該連続パルス信号発生手段は、
前段に備えるマルチプレクサからの出力信号を受けて送信側のクロッ クでリ夕イミングした伝送信号を第 2装置側へ供給するフリップ ·フロッ プと、
通常の場合は送信側の第 1装置から伝送すべき信号を該フリップ'フロ ップの入力端へ供給し、 連続パルス信号を発生する位相調整モ一ドの場 合には該フリップ 'フロヅプの反転出力信号を当該フリヅプ'フ口ヅプの 入力端へ供給するマルチプレクサと、
を備えることを特徴とする請求項 9又は 1 0記載の位相調整装置。
1 3 . クロックに同期して装置間若しくは回路間で伝送信号を伝送す る半導体試験装置において、 請求項 1 、 2、 3、 9又は 1 0記載の該位 相調整装置を備える、 ことを特徴とする半導体試験装置。
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