WO2003065459A1 - Dispositif a semi-conducteur - Google Patents

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Tetsuya Nitta
Tadaharu Minato
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Mitsubishi Denki Kabushiki Kaisha
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to an improvement in the performance of a semiconductor device using the RESURF effect.
  • Transistor instead of a uniform n-type drift layer, a repetitive structure of a fine n-type layer and a p-type layer using an electric field relaxation phenomenon called the RESURF (Reduced SURface Field) effect.
  • RESURF Reduced SURface Field
  • FIG. 19 is a cross-sectional view schematically showing a conventional STM structure.
  • a plurality of grooves 101a are provided repeatedly on the first main surface of semiconductor substrate 101.
  • Each of the n-type and p-type diffusion regions 103 and 104 is provided in a region sandwiched between the grooves 101a.
  • the 11-type diffusion region 103 is provided on the side wall surface of one groove 101a, and the p-type diffusion region 104 is provided on the side wall surface of the other groove 101a.
  • the n-type diffusion region 103 and the p-type diffusion region 104 form a pn junction along the depth direction of the groove 101a.
  • a p-type body region 105 is formed on the first main surface side of the n-type and p-type diffusion regions 103 and 104.
  • a source n + diffusion region 106 is provided on the side wall surface.
  • a gate electrode is formed along the side wall surface of one groove 101a so as to face p-type body region 105 sandwiched between source n + diffusion region 106 and n-type diffusion region 103 with gate insulating layer 108 interposed therebetween. Layer 109 has been formed.
  • the groove 101a is filled with a filling layer 110 made of an insulating material.
  • ap + diffusion region 107 is provided, and is in contact with the p-type body region 105.
  • the n + region of the semiconductor substrate 101 is located on the second main surface side of the repeating structure of the n-type and p-type diffusion regions 103 and 104 and the groove 101a.
  • source electrode layer 111 is formed so as to be electrically connected to p-type body region 105, source 11+ diffusion region 106 and p + diffusion region 107.
  • drain electrode layer 112 is formed so as to be electrically connected to n + region 101.
  • a high withstand voltage has been realized by making the total amount of charges in the n-type diffusion region 103 adjacent to each other equal to the total amount of charges in the p-type diffusion region 104.
  • the electric field strength at the time of avalanche breakdown (when the main breakdown voltage is maintained) is approximately 11-type and p-type. It becomes almost uniform in the region where the diffusion regions 103 and 104 are formed. As a result, since the positive feedback is applied by the avalanche current, there is a problem that the avalanche breakdown strength (non-clamp inductive load switching breakdown strength) is reduced.
  • each impurity in the n-type and p-type diffusion regions 103 and 104 is concentrated near the side wall of the groove 101a as shown in FIG. Therefore, at the time of the avalanche breakdown described above, current flows intensively near the side wall of the groove 101a as shown in FIG.
  • the effective current density in STMs was higher than in other devices with uniform drift concentrations, and STMs tended to be particularly weak in avalanche ruggedness.
  • FIG. 21 shows the results of the simulation.
  • PC orchids 2 / 00584-type and p-type diffusion areas 103 and 104 have high dot distribution density, which means high current density. Disclosure of the invention
  • An object of the present invention is to provide a STM or a multi-resurf type semiconductor device in which a current flows intensively on a trench side wall at the time of avalanche breakdown, while maintaining a high withstand voltage and at the same time, an electric field strength distribution in a breakdown state at the time of avalanche breakdown. Improve and increase the avalanche resistance.
  • a unit structure in which a first impurity region of a first conductivity type and a second impurity region of a second conductivity type that form a pn junction in contact with each other is repeated.
  • the impurity amount of the first impurity region and the impurity amount of the second impurity region in each unit structure are not equal. Things.
  • the first impurity region and the second impurity region sandwiched by the grooves have different impurity amounts, so that a device having a particularly low avalanche breakdown withstand capability such as STM is used. Also, the avalanche breakdown resistance can be improved.
  • the semiconductor device since the semiconductor device has a repeating structure in which the first impurity region and the second impurity region are repeated, a high withstand voltage can be realized by a resurf effect.
  • a ratio of an impurity amount of the second impurity region to an impurity amount of the first impurity region in each unit structure is 0.999 or less and 1.04 or more.
  • the ratio of the amount of impurity in the second impurity region to the amount of impurity in the first impurity region in each unit structure is 0.995 or more and 0.99 or less and 1.04 or less. It is one of the following: 1.10 or less.
  • the semiconductor device is sandwiched between grooves in each unit structure.
  • An insulated gate field effect transistor is formed on a main surface of a semiconductor substrate to be formed.
  • the first impurity region and the second impurity region function as diodes.
  • the impurity density of the first impurity region and the impurity density of the second impurity region in each unit structure are not equal.
  • the respective impurity densities of the first impurity region and the second impurity region are different in this manner, the respective impurity amounts of the first impurity region and the second impurity region can be made different.
  • the volume of the first impurity region and the volume of the second impurity region in each unit structure are not equal.
  • the material of the semiconductor substrate is made of SiC.
  • a material other than Si can be selected as the material of the semiconductor substrate.
  • a third impurity region of the second conductivity type formed in each unit structure so as to be in contact with the second impurity region and to protrude toward the first impurity region side. There are even more.
  • a semiconductor device is a semiconductor device having a first structure in which a unit structure having a first impurity region of a first conductivity type and a second impurity region of a second conductivity type arranged side by side is repeated.
  • each unit structure A charging layer disposed so as to be in contact with at least one of the first impurity region and the second impurity region in the structure, and a sum of a negative charge of the charging layer and a total amount of p-type impurities of the silicon layer in each unit structure. The sum of the positive charge of the charged layer and the total amount of n-type impurities of the silicon layer is not equal.
  • the charging layer by providing the charging layer: the sum of the negative charge of the charging layer and the total amount of P-type impurities of the silicon layer; Since the sum is not equal to the total amount of the 11-type impurities, the avalanche breakdown resistance can be improved.
  • the semiconductor device since the semiconductor device has a repeating structure in which the first impurity region and the second impurity region are repeated, a high breakdown voltage can be realized by a resurf effect.
  • a unit structure having a first impurity region of a first conductivity type and a second impurity region of a second conductivity type that are in contact with each other to form a pn junction is repeated.
  • a semiconductor device having a repetitive structure in a semiconductor substrate of the first conductivity type at least one of a guard ring and a field plate disposed on an outer peripheral portion of the repetitive structure is determined by a withstand voltage obtained inside the repetitive structure. It also has a low withstand voltage.
  • the guard ring and the field plate at the outer peripheral portion of the repeating structure have a lower withstand voltage than the inside of the repeating structure, the outer peripheral portion has the avalanche breakdown earlier than the inside of the repeating structure. As a result, the avalanche resistance to bursting of the element can be improved.
  • FIG. 1 is a sectional view schematically showing a configuration of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a diagram in which a change in the electric field intensity distribution in the n-type impurity region when the amount of ion implantation of impurities in the p-type and 11-type impurity regions adjacent to each other in FIG. 1 is changed is analyzed by simulation.
  • FIG. 3 is a diagram showing a change in the avalanche breakdown resistance when the ratio between the effective p-type impurity implantation amount and the effective n-type impurity implantation amount is changed.
  • FIG. 4 is a diagram showing a change in the performance index when the ratio between the effective p-type impurity implantation amount and the effective n-type impurity implantation amount is changed.
  • 5 to 9 are schematic cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 10 is a cross-sectional view schematically showing a structure of a diode as a semiconductor device according to the first embodiment of the present invention.
  • FIG. 11 is a perspective view schematically showing a configuration of a horizontal MOS FET as a semiconductor device according to the first embodiment of the present invention.
  • FIG. 12 is a perspective view schematically showing a configuration of a horizontal diode as a semiconductor device according to the first embodiment of the present invention.
  • FIG. 13 is a cross-sectional view schematically showing a configuration of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 14 is a cross-sectional view schematically showing another configuration of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 15 is a cross-sectional view schematically showing still another configuration of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 16 is a sectional view schematically showing still another configuration of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 17 is a cross-sectional view schematically showing a configuration of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 18 is a cross-sectional view schematically showing another configuration of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 19 is a cross-sectional view schematically showing the configuration of the STM shown in USP6, 040, and 600.
  • FIG. 20 is a diagram showing the impurity concentration distributions of the n-type and p-type diffusion regions adjacent to each other in FIG.
  • FIG. 21 is a diagram showing simulation results showing that current concentrates near the side wall of the trench in the STM.
  • a plurality of grooves 1 a are repeatedly provided on a first main surface (upper main surface in the figure) of semiconductor substrate 1.
  • Each trench 1a is filled with a filling layer 10 made of an insulator such as low-impurity-density silicon (including single crystal, polycrystal, and amorphous microcrystal) and a silicon oxide film.
  • N-type and P-type diffusion regions 3 and 4 are provided in the mesa region sandwiched between the trenches 1a.
  • the n-type diffusion region 3 is provided on the side wall surface of one groove 1a, and the p-type diffusion region 4 is provided on the side wall surface of the other groove 1a.
  • the 11-type diffusion region 3 and the p-type diffusion region 4 form a pn junction along the depth direction of the groove 1a.
  • the unit structure in which such n-type and!-Type diffusion regions 3 and 4 are sandwiched between the grooves 1a is restored.
  • the respective impurity concentration distributions of the n-type diffusion region 3 and the p-type diffusion region 4 of each unit structure are substantially the same as the distribution shown in FIG.
  • a p-type body region 5 is formed so as to project toward the n-type diffusion region 3.
  • source n + diffusion region 6 and p + diffusion region ⁇ are formed adjacent to each other.
  • a gate electrode layer 9 is formed on the first main surface so as to face p-type body region 5 sandwiched between source n + diffusion region 6 and n-type diffusion region 3 with gate insulating layer 8 interposed therebetween. Has been done. One end of the gate electrode layer 9 is in contact with the filling layer 10.
  • An insulating layer 11 is formed so as to cover the entire surface of the first main surface.
  • the insulating layer 11 has a contact that exposes a partial surface of each of the source n + diffusion region 6 and the p + diffusion region 7.
  • Tohole 11a is formed.
  • Source electrode layer 12 is formed on insulating layer 11 so as to be electrically connected to both source n + diffusion region 6 and p + diffusion region 7 via contact hole 11a.
  • the n + region of semiconductor substrate 1 is located on the second main surface side of the repeating structure of n-type and p-type diffusion regions 3 and 4 and trench 1a.
  • a drain electrode layer 13 is formed so as to be electrically connected to the n + region of semiconductor substrate 1.
  • the impurity amount in the n-type diffusion region 3 and the impurity in the p-type diffusion region 4 in each unit structure 4 Set so that the physical quantity is not equal (that is, unbalanced).
  • the unbalanced amount of impurities in the n-type and p-type diffusion regions 3 and 4 means that the 11-type and p-type diffusion regions 3 and 4 form a p11 junction in the depth direction of the semiconductor substrate in FIG. This implies that the amount of impurities in the n-type and p-type diffusion regions 3 and 4 in the region H to be changed is unbalanced.
  • the inventors of the present application have shown that the electric field intensity in the depth direction of the n-type diffusion region 3 when the impurity amount of the n-type diffusion region 3 and the impurity amount of the p-type diffusion region in each unit structure are changed in FIG.
  • the change of distribution was investigated by simulation analysis. As a result, the result shown in FIG. 2 was obtained.
  • the impurity amounts of the n-type and p-type diffusion regions 3 and 4 are unbalanced, the resurf effect is reduced and the withstand voltage is reduced. It is important to set the degree appropriately.
  • the horizontal axis in FIG. 2 represents the depth position from the first main surface of the semiconductor substrate 1, and the vertical axis represents the electric field intensity.
  • the inventors of the present application examined how much the amounts of impurities in the n-type and p-type diffusion regions 3 and 4 are preferably unbalanced in the STM shown in FIG. However, in the case of the STM, ions are implanted from the side walls of the groove to form the n-type and p-type diffusion regions 3 and 4 as described later. I can't do that.
  • the present inventors have determined that the effective p-type impurity implantation amount and the effective 11-type impurity Variations in the avalanche breakdown resistance and performance indices (trade-off characteristics between on-resistance and main withstand voltage) when the ratio to the injection amount was changed were investigated. As a result, the results shown in FIGS. 3 and 4 were obtained.
  • the ratio of the effective p-type impurity implantation amount to the effective n-type impurity implantation amount is 0.99 or less or 1.04 or more, the avalanche breakdown withstand capability rapidly increases. And noticeably improved. Therefore, the ratio of the effective p-type impurity injection amount to the effective 11-type impurity injection amount is preferably 0.999 or less or 1.04 or more.
  • the “effective implantation amount” is not the amount actually implanted, but the implantation amount corresponding to ions that effectively work as impurity ions after the process is completed.
  • the vertical axis is a performance index in this graph, and this performance index is defined as follows.
  • the on-resistance of the MOS FET has a value called the silicon limit depending on the breakdown voltage, and is calculated by the following equation.
  • the ratio of the on-resistance to the silicon limit when the 11-type diffusion region 3 and the ⁇ -type diffusion region 4 were most balanced was used as a reference, and the ratio of the on-resistance to the silicon limit in other cases was used as a performance index.
  • the performance index is represented by the following equation.
  • Performance index (on-resistance of each condition / silicon limit corresponding to withstand voltage of each condition) / (on-resistivity at most balanced / silicon limit corresponding to withstand voltage at most balanced)
  • the amount of impurities in the ⁇ -type diffusion region 3 and the ⁇ -type diffusion region 4 is unbalanced in order to improve the avalanche withstand capability, the on-resistance increases and the withstand voltage decreases. Force) Desirably, it should be within about 5 times that of the most balanced case. From the measured data in Fig. 4, if the ratio of the effective ⁇ -type impurity injection amount to the effective ⁇ -type impurity injection amount is within the range of 0.95 or more and 1.10 or less, the performance index is about 5. It turned out to be the following.
  • the ratio of the impurity amounts of the n-type diffusion region 3 and the p-type diffusion region 4 is preferably unbalanced. If the value is unbalanced, the trade-off between the on-resistance and the main withstand voltage is deteriorated. Therefore, it is important how much unbalance can be tolerated, but the indicator is that the on-resistance is lower than the silicon limit. This is because an on-resistance larger than the silicon limit value can be realized in principle with ordinary MOS FET, and the advantage of the STM's ultra-low on-resistance characteristic is reduced.
  • the drift layers 3 and 4 are formed along the side walls of the trench 1a, so that it is easy to reduce the cell pitch, and the on-resistance and the main breakdown voltage are higher than those of other multi-resurf devices.
  • the STM can obtain an on-resistance of approximately 1Z5 or less of the silicon limit when the p-type impurity amount and the n-type impurity amount are most balanced.
  • the amount of p-type impurities and the amount of n-type impurities are unbalanced to improve the avalanche breakdown resistance. Even if the characteristics (performance index) deteriorate up to about five times, they have better characteristics than ordinary MOS FETs. It can be said that it is possible.
  • an effective 11-type impurity implantation amount is required.
  • the ratio of the P-type impurity implantation amount is preferably 0.95 or more and 0.99 or less, or 1.04 or more and 1.10 or less.
  • a semiconductor substrate having n + region 1 and 11-region 2 is prepared.
  • a plurality of grooves 1 is formed on the first main surface of the semiconductor substrate.
  • a is formed.
  • polonions are implanted into only one side wall of groove 1 a formed in a stripe shape, and boron ion implanted regions 4 are formed.
  • phosphor ion is implanted only into the side wall opposite to stripe-shaped groove 1a, and phosphor ion implanted region 3 is formed.
  • the implantation amounts of boron and phosphorus are set so that the effective impurity amounts are unbalanced.
  • the steps in FIGS. 6 and 7 may be interchanged.
  • the boron ion implanted region 4 and the phosphorus ion implanted region 3 are simultaneously diffused by heat treatment to form p-type diffused region 4 and n-type diffused region 3 having desired impurity concentration profiles.
  • trench 1a is filled with a filling layer 10 such as a silicon oxide film formed by the CVD method.
  • a filling layer 10 such as a silicon oxide film formed by the CVD method.
  • the impurity concentrations of the n-type and p-type diffusion regions 3 and 4 are highest near the side wall of the groove la, as shown in FIG. It becomes lower toward the inside of the mesa region.
  • the STM has been described as a device in which the amount of each impurity in the n-type diffusion region 3 and the p-type diffusion region 4 constituting the pn junction is unbalanced, but the vertical diode as shown in FIG.
  • the present invention may be applied to a lateral MOSFET as shown in FIG. 11 and a lateral diode as shown in FIG.
  • a unit structure in which 11-type and ⁇ -type diffusion regions 3 and 4 that are in contact with each other to form a ⁇ junction are interposed between grooves 1a is repeated.
  • the n + region of the semiconductor substrate 1 is located on the second principal surface side, and the electrode 13 is electrically connected to the 11 + region.
  • the other configuration is almost the same as the configuration described with reference to FIG. 1, and the description thereof will be omitted.
  • the avalanche breakdown resistance can be improved as described above.
  • a semiconductor layer 60 is formed on a silicon substrate 51 via an insulating film 52 such as a silicon oxide film. Then, a horizontal MOS FET is formed on the semiconductor layer 60.
  • a unit structure in which an 11-type diffusion region 3 and a p-type diffusion region 4 that are in contact with each other to form a p11 junction are interposed between grooves 1a is repeatedly formed.
  • the filling layer 10 is filled in the groove 1a.
  • a p-type region 5 is formed on one end side of the repeating structure obtained by repeating this unit structure.
  • An n + source region 6 is formed on the surface in the p-type region 5, and is electrically connected to the source electrode.
  • Gate electrode layer 9 is formed to face p-type region 5 sandwiched between n-type diffusion region 3 and n + source region 6 via gate insulating layer 8. This gate electrode layer 9 extends along the repeating direction of the unit structure on the first main surface.
  • An n + impurity region 54 and an nb region 53 are formed on the other end side of the above-described repeating structure, and n + impurity region 54 is electrically connected to the drain electrode.
  • the other configuration is almost the same as the configuration described with reference to FIG. 1, and the description thereof will be omitted.
  • a semiconductor layer 60 is formed on a silicon substrate 51 via an insulating layer 52 such as a silicon oxide film. Then, a horizontal die is added to this semiconductor layer 60. Is formed.
  • a unit structure in which an n-type diffusion region 3 and a p-type diffusion region 4, which are in contact with each other to form a pn junction, are interposed between grooves 1a is repeatedly formed.
  • the filling layer 10 is filled in the groove 1a.
  • a pn junction is formed in contact with each other.
  • a unit structure in which the n-type diffusion region 3 and the p-type diffusion region 4 are interposed between the grooves 1a is repeatedly formed on the surface of the semiconductor substrate.
  • the filling layer 10 is filled in the groove 1a.
  • a p + impurity region 31 is formed at one end of the repeated structure of the unit structure, and a source electrode 12 is electrically connected to the p + impurity region 31.
  • an n + impurity region 54 is formed on the other end side of the repeating structure, and a drain electrode 13 is electrically connected to the n + impurity region 54.
  • the other configuration is almost the same as the configuration described with reference to FIG. 1, and the description thereof will be omitted.
  • the material of the semiconductor substrate 1 is not limited to silicon (Si), but may be made of SiC.
  • the impurity density of the n-type diffusion region 3 and the impurity density of the ⁇ -type diffusion region 4 may be unbalanced.
  • the volume of the n-type diffusion region 3 different from the volume of the p-type diffusion region 4 (by making them unbalanced)
  • the respective impurity amounts of the 11-type diffusion region 3 and the p-type diffusion region 4 are unbalanced. It may be.
  • a diode is formed in the cell portion.
  • This diode has a pn repeating structure in which an n-type diffusion region 3 and a p-type diffusion region 4 that form a pn junction in contact with each other are repeated, and a p11 formed in the first main surface side of the p11 repeating structure. Having a mold 31 and an n + substrate region 1 located on the second principal surface side of the pn repeating structure.
  • a guard ring 61 is formed to surround the outer peripheral region of the cell portion, for example, five times.
  • the withstand voltage of the guard ring 61 is set lower than the withstand voltage of the cell portion.
  • withstand voltage of the guard ring 61 lower than the withstand voltage of the cell portion can be realized by various methods, for example, by making each ring interval of the guard ring 61 narrower than usual.
  • the withstand voltage of the guard ring portion is set higher than the withstand voltage of the cell / recess portion. Therefore, when the withstand voltage of the cell part is 300 V, each of the ring intervals abcde of the guard ring 61 is usually set to 5 ⁇ ⁇ 7 ⁇ m 9 ⁇ m 11 ⁇ m and 13 ⁇ m It is designed so that the withstand voltage of the guard ring part exceeds 300 V.
  • any one of the ring intervals a b cd and e of each guard ring 61 is reduced to about half of the above-described size.
  • the withstand voltage of the guard ring portion becomes lower than 300 V, and can be lower than the withstand voltage of the cell portion.
  • the withstand voltage of the guard ring 61 surrounding the outer periphery is lower than the withstand voltage of the cell portion, the avalanche break-down occurs earlier in the outer periphery than in the cell portion.
  • the avalanche breakdown resistance of the device can be improved.
  • the outer periphery of the cell may be surrounded by a field plate as shown in FIG.
  • a field plate is formed by extending the electrode 62 electrically connected to the P-type module 31 around the outer periphery of the cell portion and facing the n-region 2 with the insulating layer 63 interposed therebetween.
  • a configuration in which the breakdown voltage is set lower than the breakdown voltage of the cell unit may be used. Since the other configuration is almost the same as the configuration shown in FIG. 13, the same members are denoted by the same reference numerals and description thereof will be omitted.
  • the withstand voltage of the field plate portion is determined by the size of the width a facing the electrode 6 2 force region 2.
  • the withstand voltage of the field plate is set higher than the withstand voltage of the cell portion. For this reason, for example, the cell part When the breakdown voltage of the field plate is 100 V, the width a is set to about 10 / zm and the breakdown voltage of the field blade portion is designed to exceed 100 OV.
  • the width a is reduced to about half (about 5 m), so that the withstand voltage of the field plate portion becomes lower than 10 OV and lower than the withstand voltage of the cell portion. it can. ''
  • the breakdown voltage of the field plate surrounding the periphery is made lower than the breakdown voltage of the cell part, so that the avalanche breakdown occurs earlier in the periphery than in the cell part. The breakdown strength can be improved.
  • the structure of the cell part is the structure of the diode shown in Fig. 10 as shown in Fig. 15 (a set of n-type and p-type diffusion regions 3, 4 sandwiched between grooves 1a).
  • the configuration of the cell section may be the configuration of the STM shown in FIG. 1 as shown in FIG.
  • the avalanche breakdown occurs in the outer peripheral portion before the cell portion, and as a result, the avalanche breakdown withstand capability of the element is reduced. Can be improved.
  • a plurality of trenches 1a are formed in the first main surface of semiconductor substrate 1, and n-type diffusion regions 3 are alternately formed in each of the regions sandwiched between these trenches 1a. And a p-type diffusion region 4 are formed.
  • ap + impurity region 31 is formed on the first main surface side of the n-type diffusion region 3 and the p-type diffusion region 4.
  • the groove 1a is filled with a charged layer 71 made of an insulating film or a semi-insulating film charged to a positive charge or a negative charge.
  • the n + region of semiconductor substrate 1 is located on the second main surface side of n-type diffusion region 3> p-type diffusion region 4 and charged layer 71.
  • the sum of the total amount of positive charges and the amount of n-type impurities in the unit structure is It is not equal to the sum of the total amount of negative charges and the total amount of p-type impurities in the unit structure, but is different (unbalanced).
  • the amount of impurities in the 11-type diffusion region 3 and the p-type diffusion region 4 in the unit structure was unbalanced. The same effect as in the case can be obtained. Thereby, similarly to Embodiment 1, the avalanche breakdown strength can be improved.
  • n-type diffusion region 3 and! The configuration in which the charged layer 71 is disposed between each of the n-type diffusion regions 4 and the p-type diffusion region 4 is described as one set as shown in Fig. 18.
  • the charging layer 71 may be disposed between each pair.
  • the total amount of positive charges and the amount of 11-type impurities in the unit structure are different (unbalanced) because the sum of the total amount of negative charges and the total amount of p-type impurities in the unit structure is not equal.
  • the charged layer 71 charged with a positive charge or a negative charge in the unit structure the same effect as in the case where the impurity amounts of the 11-type diffusion region and the p-type diffusion region in the unit structure are balanced. The effect can be obtained.
  • the semiconductor device of the present invention can be advantageously applied to a field where a high withstand voltage and a high / Hafunne withstand voltage are required.

Description

明細書
技術分野 .
本発明は、 半導体装置に関するもので、 特に RESURF効果を用いた半導体 装置の性能の改善に関するものである。 背景技術
従来型の M 0 S F E T ( Metal Oxide Semiconductor Field Effect
Transistor) の一様な n型ドリフ ト層の代わりに、 RE SUR F (Reduced SURface Field) 効果と呼ばれる電界緩和現象を応用した微細な n型層と p型層 との繰返し構造 （以下、 p n繰返し構造と称する） を用いた素子が、 たとえば U SP 6, 040， 600などで提唱されている。
この p.n繰返し構造では、 11型層と p型層とが繰返されているため、 ドリフト 層が空乏化しやすく、 ドリフト層のドーズ量の濃度を高くできるためオン抵抗を 低減できるという特徴がある。 これにより、 単独の高濃度 n型ドリフト層のみで 通常得られる主耐圧の数倍の耐圧を実現できる S TM (Super Trench power M0SFET) 構造が得られる。 以下、 従来例として U SP 6, 040， 600に開示 された STMの構造について説明する。
図 1 9は、 従来の STM構造を概略的に示す断面図である。 図 1 9を参照して、 半導体基板 101の第 1主面には、 複数の溝 101 aが繰返し設けられている。 この溝 101 aに挟まれる領域内には、 n型および p型拡散領域 103、 104 の各々が設けられている。 11型拡散領域 103は一方の溝 101 aの側壁面に設 けられており、 p型拡散領域 104は他方の溝 101 aの側壁面に設けられてい る。 この n型拡散領域 103と p型拡散領域 104とは、 溝 101 aの深さ方向 に沿って p n接合を構成している。
n型および p型拡散領域 103、 104の第 1主面側には p型ボディ領域 10 5が形成されている。 この 型ボディ領域 105内であって一方の溝 101 aの 側壁面にはソース n +拡散領域 106が設けられている。 このソース n +拡散領域 106と n型拡散領域 103とに挟まれる p型ボディ領域 105にゲート絶緣層 108を介在して対向するように、 一方の溝 101 aの側壁面に沿ってゲート電 極層 109が形成されている。
溝 101 a内には、 絶縁物よりなる充填層 1 10が充填されている。 この充填 層 1 10の第 1主面側には、 p+拡散領域 107が設けられており、 p型ボディ 領域 105と接している。 また n型および p型拡散領域 103、 104と溝 1 0 1 aとの繰返し構造の第 2主面側には半導体基板 101の n+領域が位置してい る。
第 1主面上には、 p型ボディ領域 105、 ソース 11+拡散領域 106および p + 拡散領域 107に電気的に接続するようにソース電極層 1 1 1が形成されている。 また第 2主面上には、 n+領域 1 01と電気的に接続するようにドレイン電極層 1 1 2が形成されている。
このような構造において、 互いに隣り合う n型拡散領域 103の電荷総量と p 型拡散領域 104の電荷総量とを等量にすることにより、 高耐圧が実現されてい た。
しかしながら、 互いに隣り合う n型および p型拡散領域 103、 104の各電 荷総量が等量の場合には、 アバランシェブレークダウン時 （主耐圧保持時） の電 界強度が 11型おょぴ p型拡散領域 103、 104の形成領域内でほぼ均一になる。 これにより、 アバランシェ電流による正帰還がかかるため、 アバランシェ破壌耐 量 （非クランプ誘導負荷スイッチング破壊耐量） が低くなるという問題点があつ た。
特に図 1 9に示すような STMでは、 n型および p型拡散領域 103、 104 内の各不純物は、 図 20に示すように溝 101 aの側壁近傍に集中している。 こ のため、 上述のアバランシェブレークダウン時に、 図 21に示すように溝 101 a側壁近傍に集中して電流が流れる。 よって、 STMにおける実効的な電流密度 は、 均一なドリフト濃度を持つ他のデバイスよりも高くなり、 STMはアバラン シェ耐量において特に弱い傾向にあった。
なお、 図 21はシミュレーションの結果を示しており、 また図 2 1において n PC蘭 2/00584 型および p型拡散領域 1 0 3、 1 0 4内のドットの分布密度の高い領域は電流密 度が高い領域であることを意味している。 発明の開示
本発明の目的は、 アバランシェブレークダウン時に溝側壁に電流が集中して流 れる S TMやマルチリサーフ型半導体装置において、 高耐圧を保持するとともに、 アバランシェブレークダウン時の降伏状態の電界強度分布を改善し、 アバランシ ェ破壊耐量を高めることである。
本発明の一の局面に従う半導体装置は、 互いに接して p n接合を形成する第 1 導電型の第 1不純物領域と第 2導電型の第 2不純物領域とが溝に挟まれた単位構 造が繰返された繰返し構造を第 1導電型の半導体基板内に有する半導体装置にお いて、 各単位構造内の第 1不純物領域の不純物量と第 2不純物領域の不純物量と が等しくないことを特徴とするものである。
本発明の一の局面に従う半導体装置によれば、 溝によって挟まれる第 1不純物 領域と第 2不純物領域との各不純物量を異ならせることにより、 S TMのような アバランシェ破壊耐量の特に弱いデバイスにおいても、 アバランシェ破壊耐量を 向上することができる。
また、 第 1不純物領域と第 2不純物領域とが繰返された繰返し構造を有するた め、 リサーフ効果により高耐圧を実現することができる。
上記の半導体装置において好ましくは、 各単位構造内にある第 1不純物領域の 不純物量に対する第 2不純物領域の不純物量の比が 0 . 9 9以下および 1 . 0 4 以上のいずれかである。
これにより、 ァバランシェ破壊耐量改善の顕著な効果を得ることができる。 上記一の局面に従う半導体装置において好ましくは、 各単位構造内にある第 1 不純物領域の不純物量に対する第 2不純物領域の不純物量の比が 0 . 9 5以上0 . 9 9以下および 1 . 0 4以上1 . 1 0以下のいずれかである。
これにより、 アバランシヱ破壊耐量改善の顕著な効果が得られるとともに、 耐 圧を通常の MO S F E Tより良好に保つことができる。 - 上記一の局面に従う半導体装置において好ましくは、 各単位構造内の溝に挟ま れる半導体基板の主表面には絶縁ゲート型電界効果トランジスタが形成されてい る。
これにより、 S TMにおいて、 良好なアバランシェ破壊耐量および耐圧を得る ことができる。
上記の一の局面に従う半導体装置において好ましくは、 各単位構造内にある第
1不純物領域と第 2不純物領域とはダイオードとして働いている。
これにより、 ダイォードにおいても、 良好なアバランシェ破壊耐量および耐圧 を得ることができる。
上記の一の局面に従う半導体装置において好ましくは、 各単位構造内にある第 1不純物領域の不純物密度と第 2不純物領域の不純物密度とが等しくない。 このように第 1不純物領域と第 2不純物領域との各不純物密度を異ならせるこ とで、 第 1不純物領域と第 2不純物領域との各不純物量を異ならせることができ る。
上記の一の局面に従う半導体装置において好ましくは、 各単位構造内にある第 1不純物領域の体積と第 2不純物領域の体積とが等しくない。
このように第 1不純物領域と第 2不純物領域との各体積を異ならせることで、 第 1不純物領域と第 2不純物領域との各不純物量を異ならせることができる。 上記の一の局面に従う半導体装置において好ましくは、 半導体基板の材質は S i Cよりなる。
このように S i以外の材質を半導体基板の材質として選ぶこともできる。 上記の一の局面に従う半導体装置において好ましくは、 各単位構造内に、 第 2 不純物領域に接し、 力つ第 1不純物領域側に張り出すように形成された第 2導電 型の第 3不純物領域がさらに備えられている。
このような第 1不純物領域側に張り出すように形成された第 2導電型の第 3不 純物領域を備えたデバイスにおいても、 良好なアバランシヱ破壊耐量および耐圧 を得ることができる。
本発明の他の局面に従う半導体装置は、 互いに並んで配置された第 1導電型の 第 1不純物領域と第 2導電型の第 2不純物領域とを有する単位構造が繰返された 繰返し構造を第 1導電型の半導体基板内に有する半導体装置において、 各単位構 造内の第 1不純物領域および第 2不純物領域の少なくともいずれかに接するよう に配置された帯電層を備え、 各単位構造内における帯電層の負電荷とシリコン層 の p型不純物総量との和と、 帯電層の正電荷とシリコン層の n型不純物総量との 和とが等しくないことを特徴とするものである。
本発明の他の局面に従う半導体装置によれば、 帯電層を備えることにより:、 帯 電層の負電荷とシリコン層の P型不純物総量との和と、 帯電層の正電荷とシリコ ン層の 11型不純物総量との和とが等しくないようにされているため、 アバランシ ュ破壊耐量の向上を図ることができる。
また、 第 1不純物領域と第 2不純物領域とが繰返された繰返し構造を有するた め、 リサーフ効果により高耐圧を実現することもできる。
本発明のさらに他の局面に従う半導体装置は、 互いに接して p n接合を形成す る第 1導電型の第 1不純物領域と第 2導電型の第 2不純物領域とを有する単位構 造が繰返された繰返し構造を第 1導電型の半導体基板内に有する半導体装置にお いて、 繰返し構造外周部に配置されたガードリングぉよぴフィ一ルドプレートの 少なくともいずれかが、 繰返し構造内部で得られる耐圧よりも低い耐圧を有して いることを特徴とするものである。
本発明のさらに他の局面に従う半導体装置によれば、 繰返し構造外周部のガー ドリングおよびフィールドプレートが繰返し構造内部より低い耐圧を有するため、 繰返し構造内部よりも、 その外周部が先にアバランシェブレークダウンを起こす ため、 結果的に素子のアバランシェ破壌耐量を向上することができる。 図面の簡単な説明
図 1は、 本発明の実施の形態 1における半導体装置の構成を概略的に示す断面 図である。
図 2は、 図 1において互いに隣り合う p型および 11型不純物領域内の不純物の ィオン注入量を変化させた場合の n型不純物領域の電界強度分布の変化をシミュ レーシヨンにより解析した図である。
図 3は、 実効的な p型不純物注入量と実効的な n型不純物注入量との比を変化 させた場合のアバランシェ破壌耐量の変化を示す図である。 図 4は、 実効的な p型不純物注入量と実効的な n型不純物注入量との比の変化 させた場合の性能指標の変化を示す図である。
図 5〜図 9は、 本発明の実施の形態 1における半導体装置の製造方法を工程順 に示す概略断面図である。
図 1 0は、 本発明の実施の形態 1 'における半導体装置としてダイ.オードの構成 を概略的に示す断面図である。
図 1 1は、 本発明の実施の形態 1における半導体装置として横型の MO S F E Tの構成を概略的に示す斜視図である。
図 1 2は、 本発明の実施の形態 1における半導体装置として横型のダイォード の構成を概略的に示す斜視図である。
図 1 3は、 本発明の実施の形態 2における半導体装置の構成を概略的に示す断 面図である。
図 1 4は、 本発明の実施の形態 2における半導体装置の他の構成を概略的に示 す断面図である。
図 1 5は、 本発明の実施の形態 2における半導体装置のさらに他の構成を概略 的に示す断面図である。
図 1 6は、 本発明の実施の形態 2における半導体装置のさらに他の構成を概略 的に示す断面図である。
図 1 7は、 本発明の実施の形態 3における半導体装置の構成を概略的に示す断 面図である。
図 1 8は、 本発明の実施の形態 3における半導体装置の他の構成を概略的に示 す断面図である。
図 1 9は、 U S P 6 , 0 4 0， 6 0 0に示された S TMの構成を概略的に示す 断面図である。
図 2 0は、 図 1 9の互いに隣り合う n型および p型拡散領域の不純物濃度分布 • を示す図である。
図 2 1は、 S TMにおいてトレンチの側壁近傍で電流が集中することを示すシ ミュレ一シヨン結果を示す図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図に基づいて説明する。
(実施の形態 1 )
図 1を参照して、 半導体基板 1の第 1主面 （図中上側主面） には、 複数の溝 1 aが繰返し設けられている。 各溝 1 a内には、 低不純物密度のシリ ン （単結晶、 多結晶、 非晶質おょぴ微結晶を含む） 、 シリコン酸化膜などの絶縁物よりなる充 填層 1 0が充填されている。 この溝 1 aに挟まれるメサ領域内には、 n型および P型拡散領域 3、 4が設けられている。 n型拡散領域 3は一方の溝 1 aの側壁面 に設けられており、 p型拡散領域 4は他方の溝 1 aの側壁面に設けられている。 この 11型拡散領域 3と p型拡散領域 4とは、 溝 1 aの深さ方向に沿って p n接合 を構成している。
このような n型および!)型拡散領域 3、 4を溝 1 aで挟みこんだ単位構造が操 返されている。 各単位構造の n型拡散領域 3と p型拡散領域 4との各不純物濃度 分布は図 2 0に示す分布とほぼ同じとなる。
各単位構造の p型拡散領域 4の第 1主面側には n型拡散領域 3側へ張り出すよ うに p型ボディ領域 5が形成されている。 この p型ボディ領域 5内の第 1主面に は、 ソース n +拡散領域 6と p +拡散領域 Ίとが互レ、に隣り合つて形成されている。 このソース n +拡散領域 6と n型拡散領域 3とに挟まれる p型ボディ領域 5にゲ 一ト絶縁層 8を介在して対向するように、 第 1主面上にゲート電極層 9が形成さ れている。 このゲート電極層 9の一方端部はこの充填層 1 0に接している。
この第 1主面全面を覆うように絶縁層 1 1が形成されており、 この絶縁層 1 1 にはソース n +拡散領域 6および p +拡散領域 7の各々の一部表面を露出するコン タク トホール 1 1 aが形成されている。 このコンタクトホール 1 1 aを介してソ —ス n +拡散領域 6および p +拡散領域 7の双方に電気的に接続するようにソース 電極層 1 2が絶縁層 1 1上に形成されている。 また n型および p型拡散領域 3、 4と溝 1 aとの繰返し構造の第 2主面側には半導体基板 1の n +領域が位置して いる。 第 2主面上には、 半導体基板 1の n +領域と電気的に接続するようにドレ ィン電極層 1 3が形成されている。
このような各単位構造内の n型拡散領域 3の不純物量と p型拡散領域 4の不純 4 物量とが等しくないように （つまりアンバランスとなるように） 設定されている。 ここで n型および p型拡散領域 3、 4の不純物量がアンバランスであるとは、 図 1において 11型および p型拡散領域 3、 4が互いに半導体基板の深さ方向に p 11接合を構成する領域 H内での n型おょぴ p型拡散領域 3、 4の不純物量がァン バランスであることを意味している。
本願発明者らは、 図 1において各単位構造内の n型拡散領域 3の不純物量と p 型拡散領域の不純物量とを変化させた場合の n型拡散領域 3の深さ方向の電界強 度分布の変化をシミュレーション解析により調査した。 その結果、 図 2に示す結 果が得られた。
図 2を参照して、 n型拡散領域 3と p型拡散領域 4との不純物量がほぼ等量の 場合 （P ^ N) 、 リサーフ効果が最大に働くため、 11型拡散領域 3の電界強度分 布がフラッ トになり、 ほぼ全域に絶縁破壊電界 （ 2 X 1 0 5〜3 X 1 O SvZ c m) に近い電界がかかっている。 一方、 不純物量をアンバランス （Pく N、 P > N) にすることにより、 リサーフ効果が減少するため電界強度分布が変化し、 絶 縁破壊電界に近い電界のかかる領域が少なくなる。 このように n型および p型拡 散領域 3、 4の各不純物量がアンバランスな方が、 絶縁破壊電界に近い電界のか カる領域が少なくなるため、 アバランシェ破壊耐量は大きくなる。
ただし、 n型および p型拡散領域 3、 4の各不純物量がアンバランスな場合、 リサーフ効果が小さくなり耐圧が下がるため、 素子のトータルの性能として良好 なものにするためには、 アンバランスの度合いを適切に設定することが重要であ る。
なお、 図 2の横軸は半導体基板 1の第 1主面からの深さ位置を表わしており、 縦軸は電界強度を示している。
本願発明者らは、 図 1に示すような S TMにおいて n型および p型拡散領域 3、 4の各不純物量をどの程度アンバランスにすることが好ましいかについて調べた。 し力 し、 S TMの場合、 後述するように溝の側壁からイオンを注入して n型およ び p型拡散領域 3、 4を形成するため、 溝を有しない他のデバイスと同様に考え ることはできなレ、。
そこで、 本願発明者らは、 実効的な p型の不純物注入量と実効的な 11型不純物 注入量との比を変化させた場合のアバランシェ破壊耐量の変化と性能指標 （オン 抵抗と主耐圧とのトレードオフ特性） との変化について調べた。 その結果、 図 3 および図 4に示す結果が得られた。
図 3を参照して、 実効的な n型不純物注入量に対する実効的な p型不純物注入 量の比が 0 . 9 9以下もしくは 1 . 0 4以上になる.と急激にアバランシェ破壊耐 量が増大し、 顕著に改善されていることがわかった。 そのため、 実効的な 11型不 純物注入量に対する実効的な p型不純物注入量の比は、 0 . 9 9以下もしくは 1 . 0 4以上であることが好ましい。
なお上記において 「実効的な注入量」 とは実際に注入した量ではなく、 プロセ ス完了後、 不純物イオンとして有効に働くイオンに対応する注入量のことであり、
' 最も高耐圧が得られる注入量のことである。 ，
次に図 4を参照して、 このグラフでは縦軸を性能指標としているが、 この性能 指標は以下のように規定される。
MO S F E Tのオン抵抗率には、 耐圧に依存したシリコン限界という値があり、 下記の式で算出される。
シリコン限界 ( Ω c m2) = 5 . 9 X 1 (Γ9 Χ主耐圧2 ·5 (V)
11型拡散領域 3と ρ型拡散領域 4とが最もバランスの取れた場合のオン抵抗の シリコン限界に対する比率を基準とし、 他の場合のシリコン限界に対するオン抵 抗率の比率を性能指標とした。 性能指標は以下の式で表わされる。
性能指標 = (各条件のオン抵抗率/各条件の耐圧に対応するシリコン限界) / (最もバランスの取れた場合のオン抵抗率/最もバランスの取れた場合の耐圧に 対応するシリコン限界）
ァバランシュ耐量を向上させるために η型拡散領域 3と ρ型拡散領域 4との不 純物量をアンバランスにするとオン抵抗が高くなつたり、 耐圧が下がるため、 こ の性能指標が悪くなる （値が大きくなる） 力 望ましくは最もバランスの取れた 場合の 5倍程度までに収まることがよい。 図 4の実測データから、 実効的な η型 不純物注入量に対する実効的な ρ型不純物注入量の比が、 0 . 9 5以上 1 . 1 0 以下の範囲内であれば、 性能指標が 5程度以下になることがわかった。
なお、 上記性能指標を 5倍程度まで許容できると判断した根拠は以下のとおり である。
アバランシェ破壊耐量向上の観点から、 n型拡散領域 3と p型拡散領域 4との 不純物量の比率はアンバランスであることがよいが、 S T Mにおいて 11型拡散領 域 3と p型拡散領域 4とをアンバランスにすると、 オン抵抗と主耐圧のトレード ■ オフ特性 （性能指標） が悪化する。 そのため、 どの程度までのアンバランスまで 許容できるかが重要であるが、 その指標は 「オン抵抗がシリコンリミット値より も低いこと」 である。 シリコンリミット値よりも大きいオン抵抗は、 通常の MO S F E Tでも原理的に実現可能であり、 S TMの超低オン抵抗である特性のメリ ットが少なくなるからである。
S TMでは、 ドリフト層 3、 4が溝 1 aの側壁に沿って形成されるため、 小さ なセルピッチにすることが容易で、 他のマルチリサーフデバイスと比較して、 ォ ン抵抗と主耐圧とのトレードオフ特性 （性能指標） を良くしやすい特徴がある。 シミュレーションの結果によると、 S TMは p型不純物量と n型不純物量とを最 もバランスさせた場合、 概ねシリコンリミツトの 1 Z 5以下のオン抵抗を得るこ とが可能である。 つまりアバランシェ破壊耐量向上のために p型不純物量と n型 不純物量とをアンバランスにして、 5倍程度までは特性 （性能指標） が悪くなつ ても、 通常の MO S F E Tより、 よい特性を持つことが可能といえる。
そのため、 S TMでは、 「高アバランシェ破壌耐量」 と 「良好なオン抵抗と主 耐圧のトレードオフ特性」 とを両立できる n型拡散領域 3と p型拡散領域 4との バランスを選択することが可能である。 他のマルチリサーフデバイスの場合、 S T Mのようにピッチを小さくすることが難しく、 「高アバランシェ破壊耐量」 と 「良好なオン抵抗と主耐圧のトレードオフ特性」 とを両立できる n型拡散領域 3 と p型拡散領域 4とのバランス範囲が極端に少ない場合や、 シリコンリ ミッ トの 1 / 2程度の特性しか出せないデバイスでは、 これらを両立できるバランスの範 囲がない場合があり得る。
図 3および図 4の結果より、 良好なァバランシェ破壊耐量およぴォン抵抗と主 耐圧のトレードオフ特性 （性能指標） を実現するためには、 実効的な 11型不純物 注入量に対する実効的な P型不純物注入量の比は、 0 . 9 5以上0 . 9 9以下ま たは 1 . 0 4以上1 . 1 0以下であることが好ましい。 JP02/00584 次に、 本実施の形態の半導体装置の製造方法について説明する。
図 5を参照して、 まず、 n +領域 1と 11—領域 2とを有する半導体基板が準備さ れる。 通常の方法で、 C V D (Chemical Vapor Deposition) 法により开成され たシリコン酸化膜などをマスク材 2 1として異方性ェッチングを行なうことによ り、 半導体基板の第 1主面に複数の溝 1 aが形成される。 ' 図 6を参照して、 ストライプ状に形成した溝 1 aの片方の側壁にのみポロンィ オンが注入され、 ボロンィォン注入領域 4が形成される。
図 7を参照して、 ストライプ状に形成した溝 1 aの反対の側壁にのみ燐ィオン が注入され、 燐イオン注入領域 3が形成される。 ここで、 ボロンと燐との実効的 な不純物量がアンバランスとなるように、 それらの注入量が設定されている。 こ の図 6および図 7の工程は入れ替つても構わない。
図 8を参照して、 熱処理によりボロンィオン注入領域 4と燐イオン注入領域 3 とが同時に拡散して所望の不純物濃度プロファイルを有する p型拡散領域 4と n 型拡散領域 3とが形成される。
図 9を参照して、 C VD法により形成されたシリコン酸化膜などの充填層 1 0 で溝 1 aの埋込が行なわれる。
このようにして、 互いに接して p n接合を形成する n型拡散領域 3と p型拡散 領域 4とが溝 1 aに挟まれた単位構造が操返された繰返し構造が形成される。 さ らにこの後、 さまざまな処理が施されることによって図 1に示すような S TMを 製造することができる。
また上記のように溝 1 aの側壁からイオンを注入するため、 図 2 0に示すよう に n型および p型拡散領域 3、 4の各不純物濃度は、 溝 l aの側壁近傍において 最も高くなり、 メサ領域の内部に向かうにしたがって低くなる。
上記においては p n接合を構成する n型拡散領域 3と p型拡散領域 4との各不 '純物量をアンバランスにしたデバイスとして S TMについて説明したが、 図 1 0 に示すような縦型ダイォード、 図 1 1に示すような横型 MO S F E T、 および図 1 2に示すような横型ダイオードに適用されてもよい。
図 1 0を参照して、 このダイオードにおいては、 互いに接して ρ η接合を構成 する 11型および ρ型拡散領域 3、 4が溝 1 aに挟まれた単位構造が繰返されてい る。 この各単位構造内の n型および p型拡散領域 3、 4の第 1主面側には p +不 純物領域 3 1が形成されており、 この p +不純物領域 3 1に電極 1 2が電気的に 接続されている。 また、 第 2主面側には半導体基板 1の n +領域が位置しており、 この 11 +領域には電極 1 3が電気的に接続されている。
なお、 これ以外の構成については図 1で説明した構成とほぼ同じであるため、 その説明を省略する。
このダイオードにおいても、 p n接合を構成する n型おょぴ p型拡散領域 3、 4の各不純物量がアンバランスに設定されているため、 上述と同様アバランシェ 破壊耐量を向上することができる。
図 1 1を参照して、 シリコン基板 5 1上にシリコン酸化膜などの絶縁膜 5 2を 介して半導体層 6 0が形成されている。 そしてこの半導体層 6 0に横型 MO S F E Tが形成されている。
この半導体層 6 0には、 互いに接して p 11接合を形成する 11型拡散領域 3と p 型拡散領域 4とが溝 1 aに挟まれた単位構造が繰返し形成されている。 溝 1 a内 には、 充填層 1 0が充填されている。 この単位構造が繰返された繰返し構造の一 方端側に p型領域 5が形成されている。 この p型領域 5内の表面に n +ソース領 域 6が形成されており、 ソース電極に電気的に接続されている。
ゲート電極層 9は、 n型拡散領域 3と n +ソース領域 6とに挟まれる p型領域 5にゲート絶縁層 8を介して対向するように形成されている。 このゲート電極層 9は、 第 1主面上において単位構造の繰返し方向に沿って延在している。 上記繰 返し構造の他方端側には、 n +不純物領域 5 4と n b領域 5 3とが形成されてお り、 n +不純物領域 5 4はドレイン電極に電気的に接続されている。
なお、 これ以外の構成については図 1で説明した構成とほぼ同じであるため、 その説明を省略する。
この横型 MO S F E Tにおいても、 p n接合を構成する n型および p型拡散領 域 3、 4の各不純物量がアンバランスに設定されているため、 上述と同様アバラ ンシェ破壊耐量を向上することができる。
図 1 2を参照して、 シリコン基板 5 1上にシリコン酸化膜などの絶縁莫 5 2を 介して半導体層 6 0が形成されている。 そしてこの半導体層 6 0に横型ダイォー ドが形成されている。
この半導体層 6 0には、 互いに接して p n接合を形成する n型拡散領域 3と p 型拡散領域 4とが溝 1 aに挟まれた単位構造が繰返し形成されている。 溝 1 a内 には、 充填層 1 0が充填されている。
互いに接して p n接合を形成する. n型拡散領域 3と p型拡散領域 4とが溝 1 a に挟まれた単位構造が半導体基板の表面に繰返し形成されている。 この溝 1 a内 には充填層 1 0が充填されている。 この単位構造の繰返された繰返し構造の一方 端側には p +不純物領域 3 1が形成されており、 この p +不純物領域 3 1にはソー ス電極 1 2が電気的に接続されている。 また繰返し構造の他方端側には n +不純 物領域 5 4が形成されており、 この n +不純物領域 5 4にはドレイン電極 1 3が 電気的に接続されている。
なお、 これ以外の構成については図 1で説明した構成とほぼ同じであるため、 その説明を省略する。
この横型ダイォードにおいても、 p n接合を構成する n型および p型拡散領域 3、 4の各不純物量がアンバランスに設定されているため、 上述と同様アバラン シェ破壊耐量を向上することができる。 - なお、 図 1、 図 1 0〜図 1 2の各構成において、 半導体基板 1の材質は、 シリ コン （S i ) に限定されず、 S i Cよりなつていてもよレヽ。
また、 n型拡散領域 3の不純物密度と ρ型拡散領域 4の不純物密度とを等しく ならないように異ならせることにより （アンバランスにすることにより） 、 n型 拡散領域 3と p型拡散領域 4との各不純物量をアンバランスにしてもよい。 また n型拡散領域 3の体積と p型拡散領域 4の体積とを異ならせることにより (アン バランスにすることにより) 、 11型拡散領域 3と p型拡散領域 4との各不純物量 をアンバランスにしてもよい。
(実施の形態 2 )
図 1 3を参照して、 セル部にはダイオードが形成されている。 このダイオード は、 互いに接して p n接合を形成する n型拡散領域 3と p型拡散領域 4とが繰返 された p n繰返し構造と、 その p 11繰返し構造の第 1主面側に形成された p型ゥ ル 3 1と、 p n繰返し構造の第 2主面側に位置する n +基板領域 1とを有して „
PCT/JP02/00584 いる。 このセル部の外周領域をたとえば 5重に取囲むようにガードリング 6 1力 S 形成されている。 このガードリング 6 1の耐圧は、 セル部の耐圧よりも低く設定 されている。
ガードリング 6 1の耐圧をセル部の耐圧より低く設定することは、 たとえば、 ガードリング 6 1の各リング間隔を通常より狭くすることなどの多様な方法で実 現することができる。
通常、 ガードリング部の耐圧はセ /レ部の耐圧よりも高く設定されている。 この ため、 セル部の耐圧が 3 0 0 Vの場合、 ガードリング 6 1の各リング間隔 a b c d eの各々 ίま通常、 5 μ τη^ 7〃 m 9 μ m 1 1 mおよび 1 3 μ mに 設定され、 それによりガードリング部の耐圧が 3 0 0 Vを超えるように設計され ている。
本実施の形態では、 各ガードリング 6 1の各リング間隔 a b c dおよび eのいずれか 1つが上記寸法の半分程度に縮められている。 これにより、 ガード リング部の耐圧は 3 0 0 Vよりも小さくなり、 セル部の耐圧より低くすることが できる。
本実施の形態では、 セル部の耐圧よりも.その外周を取囲むガードリング 6 1の 耐圧を低くすることにより、 セル部よりも外周部が先にアバランシェブレークダ ゥンを起こすため、 結果的に素子のァバランシェ破壊耐量を向上することができ る。
上記においては、 ガードリング 6 1について説明したが、 図 1 4に示すように セル部の外周はフィールドプレートにより取囲まれていてもよい。 つまり、 P型 ゥュル 3 1に電気的に接続された電極 6 2をセル部外周に延ばし、 絶縁層 6 3を 挟んで n—領域 2と対向させることでフィールドプレートを構成し、 このフィー ノレドプレートの耐圧をセル部の耐圧より低く設定する構成が用いられてもよい。 なお、 これ以外の構成については図 1 3に示す構成とほぼ同じであるため、 同 一の部材については同一の符号を付し、 その説明を省略する。
通常のフィールドプレートの場合、 電極 6 2力 領域 2と対向する幅 aの大 きさでフィールドプレート部の耐圧が決まる。 そして、 通常、 フィールドプレー トの耐圧はセル部の耐圧よりも高く設定されている。 このため、 たとえばセル部 の耐圧が 1 0 0 Vの場合、 この幅 aは 1 0 /z m程度に設定されてフィールドブレ 一ト部の耐圧が 1 0 O Vを超えるよう設計されている。
本実施の形態では、 この幅 aの大きさが半分程度 （5 m程度） に狭められて おり、 これによりフィールドプレート部の耐圧は 1 0 O Vより小さくなり、 セル 部の耐圧より低くすることができる。 ' 本実施の形態では、 セル部の耐圧よりもその外周を取囲むフィールドプレート の耐圧を低くすることにより、 セル部よりも外周部が先にアバランシェブレーク ダウンを起こすため、 結果的に素子のアバランシェ破壊耐量を向上することがで さる。
'なお、 セル部の構成は、 図 1 5に示すように図 1 0に示したダイォードの構成 ( 1組の n型および p型拡散領域 3、 4を溝 1 aで挟み込む構成） であってもよ レ、。 また、 セル部の構成は図 1 6に示すように図 1に示した S TMの構成であつ てもよレヽ。 これにより、 溝を有するダイオード （図 1 5 ) や S TM (図 1 6 ) に おいても、 セル部よりも外周部が先にアバランシェブレークダウンを起こすため、 結果的に素子のアバランシェ破壊耐量を向上することができる。
(実施の形態 3 )
図 1 7を参照して、 半導体基板 1の第 1主面には複数の溝 1 aが形成されてお り、 それらの溝 1 aに挟まれる領域の各々には交互に n型拡散領域 3と p型拡散 領域 4とが形成されている。 この n型拡散領域 3と p型拡散領域 4との第 1主面 側には p +不純物領域 3 1が形成されている。 また溝 1 a内には正電荷あるいは 負電荷に帯電した絶縁膜または半絶縁膜^りなる帯電層 7 1が充填されている。 これら n型拡散領域 3 > p型拡散領域 4および帯電層 7 1の第 2主面側には半 導体基板 1の n +領域が位置している。
溝 1 aに挟まれた 11型および p型拡散領域 3、 4と帯電層 7 1とを単位構造と した場合、 その単位構造内の正電荷の総量と n型不純物量との和が、 その単位構 造内の負電荷の総量と p型不純物総量との和と等しくなく、 異なっている （アン バランスになっている） 。 つまり、 単位構造内に、 正電荷あるいは負電荷に帯電 した帯電層 7 1を設けたことにより、 単位構造内の 11型拡散領域 3と p型拡散領 域 4との不純物量をアンバランスにした場合と同等の効果を得ることができる。 これにより、 実施の形態 1と同様、 アバランシェ破壊耐量を向上することができ る。
なお図 1 7では n型拡散領域 3と！)型拡散領域 4との間毎に帯電層 7 1が配置 された構成について説明したが、 図 1 8に示すように n型拡散領域 3と p型拡散 領域 4とが隣接した構成を 1組とし、 その 1組の間毎に帯電層 7 1が配置されて いてもよレヽ。
この構成においても、 溝 1 aに挟まれた n型および p型拡散領域 3、 4と帯電 層 7 1とを単位構造とした場合、 その単位構造内の正電荷の総量と 11型不純物量 との和が、 その単位構造内の負電荷の総量と p型不純物総量との和とが等しくな く、 異なっている (アンバランスになっている) 。 つまり、 単位構造内に、 正電 荷あるいは負電荷に帯電した帯電層 7 1を設けたことにより、 単位構造内の 11型 拡散領域と p型拡散領域の不純物量をァンバランスにした場合と同等の効果を得 ることができる。
今回開示された実施の形態はすべての点で例示であつて制限的なものではない と考えられるべきである。 本発明の範囲は上記した説明ではなくて特許請求の範 囲によつて示され、 特許請求の範囲と均等の意味および範囲内でのすべての変更 が含まれることが意図される。 産業上の利用可能性
以上説明したように本発明の半導体装置は、 高い耐圧と高い/ ハフンンェ 耐量とが要求される分野に有利に適用され得る。

Claims

W° 03065459 PC謂細 584 請求の範囲
1. 互いに接して p 11接合を形成する第 1導電型の第 1不純物領域 （3) と第 2 導電型の第 2不純物領域 （4) とが溝 （l a) に挟まれた単位構造が繰返された 繰返し構造を第 1導電型の半導体基板 （1 ) 内に有する半導体装置において、 各前記単位構造内の前記第 1不純物領域 （3) の不純物量と前記第 2不純物領 域 （4) の不純物量とが等しくないことを特徴とする、 半導体装置。
2. 各前記単位構造内にある前記第 1不純物領域 （3) の不純物量に対する前記 第 2不純物領域 （4) の不純物量の比が 0. 9 9以下および 1. 04以上のいず れかであることを特徴とする、 請求の範囲第 1項記載の半導体装置。
3. 各前記各単位構造内にある前記第 1不純物領域 （3) の不純物量に対する前 記第 2不純物領域 （4) の不純物量の比が 0. 9 5以上0. 9 9以下および 1. 04以上 1. 1 0以下のいずれかであることを特徴とする、 請求の範囲第 2項記 載の半導体装置。
4. 各前記単位構造内の前記溝 （l a) に挟まれる前記半導体基板 （1 ) の主表 面には絶縁ゲ一ト型電界効果トランジスタが形成されていることを特徴とする、 請求の範囲第 1項記載の半導体装置。
5. 各前記単位構造内にある前記第 1不純物領域 （3 ) と前記第 2不純物領域 (4) とはダイオードとして働くことを特徴とする、 請求の範囲第 1項記載の半
6. 各前記各単位構造内にある前記第 1不純物領域 （3) の不純物密度と前記第 2不純物領域 （4) の不純物 度とが等しくないことを特徴とする、 請求の範囲 第 1項記載の半導体装置。 '
7. 各前記各単位構造内にある前記第 1不純物領域 （3) の体積と前記第 2不純 物領域 （4) の体積とが等しくないことを特徴とする、 請求の範囲第 1項記載の 半導体装置。 ·
8. 前記半導体基板 （1 ) の材質は S i Cよりなることを特徴とする、 請求の範 囲第 1項記載の半導体装置。
9. 各前記単位構造内に、 前記第 2不純物領域 （4) に接し、 かつ前記第 1不純 物領域.（3) 側に張り出すように形成された第 2導電型の第 3不純物領域 （5) をさらに備えたことを特徴とする、 請求の範囲第 1項記載の半導体装置。
10. 互いに並んで配置された第 1導電型の第 1不純物領域 （3) と第 2導電型 の第 2不純物領域 （4) とを有する単位構造が繰返された繰返し構造を第 1導電 型の半導体基板 （1) 内に有する半導体装置において、
各前記単位構造内の前記第 1不純物領域 （3) および前記第 2不純物領域 (4) の少なくともいずれかに接するように配置された帯電層 （71) を備え、 各前記単位構造内における前記帯電層 （71) 内の正電荷量と各前記単位構造 内における n型不純物量との和が、 各前記単位構造内における前記帯電層 （70 1 ) 内の負電荷量と各前記単位構造内における p型不純物量とえの和と等しくな いことを特徴とする、 半導体装置。
1 1. 互いに接して p n接合を形成する第 1導電型の第 1不純物領域 （3) と第 2導電型の第 2不純物領域 （4) とを有する単位構造が繰返された繰返し構造を 第 1導電型の半導体基板 （1) 内に有する半導体装置において、
δ 前記繰返し構造外周部にガードリング （61) およびフィールドプレート （ 6 3) の少なくともいずれかが、 繰返し構造内部で得られる耐圧よりも低い耐圧を 有していることを特徴とする、 半導体装置。
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