WO2004003991A2 - Elektronisches bauteil mit einer gehäusepackung - Google Patents

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Definitions

  • the invention relates to an electronic component with a housing package made of several plastic layers with at least one buried conductor track and with at least one semiconductor chip and a method for the simultaneous production of several such electronic components according to the type of the independent claims.
  • connection technology in a housing package is solved by ball-shaped external contacts applied to the semiconductor chip without any wire bonding, because the external contacts can be soldered directly onto a rewiring plate or onto a circuit carrier, but there is a considerable gap between them the semiconductor chip and either the rewiring plate or a circuit carrier that has to be subsequently filled up with so-called underfill, so that although space is saved compared to the wire connection technologies, a relatively complex connection Technology between the external contacts of the semiconductor chip and a U wiring board or a circuit carrier is required.
  • the object of the invention is to provide an electronic component which can be produced inexpensively and enables an improved packaging density of semiconductor chips in a housing package.
  • an electronic component is specified with a package made of several plastic layers, which has at least one buried conductor track layer and is provided with at least one semiconductor chip.
  • This semiconductor chip has, on its outside, distributed, tapered external contacts. These tapered external contacts penetrate one of the plastic layers in the housing pack and form through contacts to the at least one buried conductor track layer.
  • pointed cone is understood to mean a body which has a base area and a height, its outer contour tapering from the base area with increasing height.
  • Such a component according to the invention can be implemented inexpensively by laminating semiconductor chips into a plastic layer without having to make expensive through contacts in the plastic layer beforehand. This enables very flat heights to be achieved, since the contacting is too the buried conductor track position practically does not contribute to the component height because external contacts disappear as intended in the plastic layer. In addition, there is no need to provide a so-called "underfill" layer for the subsequent filling of gaps between the semiconductor chip and an external conductor track layer.
  • underfill for the subsequent filling of gaps between the semiconductor chip and an external conductor track layer.
  • the housing pack has a correspondingly structured plastic layer.
  • the electronic component can be a multichip module with a plurality of buried conductor track layers and a plurality of semiconductor chips which have tapered external contacts.
  • the tapered external contacts of the semiconductor chips in the housing package of the multichip module can penetrate different plastic layers and form through contacts to different buried interconnect layers.
  • This possible embodiment of the invention shows the high flexibility of this new technology, which makes it possible to display housing packs and electronic components with such housing packs in which semiconductor chips are embedded in the housing pack and / or the housing pack is additionally equipped with semiconductor chips.
  • the invention thus makes it possible for the electronic component to have buried semiconductor chips.
  • a buried semiconductor chip in a housing package of this type consisting of a plurality of plastic layers can be realized solely by arranging a further plastic layer via a semiconductor chip, the tapered external contacts of which penetrate a plastic layer and contact a buried conductor track layer.
  • the advantage of saving space can be increased by using thinned semiconductor chips with frustoconical external contacts as semiconductor chips.
  • Such thinned semiconductor chips can have a thickness between 30 and 100 micrometers than buried semiconductor chips and are protected from damage by a covering outer plastic layer.
  • the multichip module can additionally have passive components on its upper side, which are then connected to one of the buried interconnect layers via separate through contacts in the uppermost plastic layer or to the external contact areas on the underside of the multichip module via through contacts through several plastic layers are.
  • the hollow housing pack consists only of two plastic layers.
  • one forms the hollow housing frame with penetrated pointed-conical external contacts of the semiconductor chip, and a further plastic layer serves to cover the hollow housing or the recess. is surrounded by the frame.
  • the semiconductor chip forms a second cover of the hollow housing package, so that there is advantageously direct access to an upper side of the semiconductor chip, with which touch sensors can be implemented.
  • the hollow housing pack can also be used to implement pressure sensors.
  • the covering plastic layer can have a central opening through which a connection to the ambient pressure and to the pressure exchange with the semiconducting one
  • the hollow housing package according to the invention can also serve as a light sensor housing or chip camera housing if the covering plastic layer is made of transparent plastic, such as acrylic glass, so that exposure of the semiconductor chip is possible.
  • the hollow housing pack can also serve as a gas sensor housing, the covering plastic layer having a central opening for gas exchange.
  • the hollow housing pack can be designed as a sound sensor, the cover having a central opening for sound recording or sound emission.
  • At least one plastic layer made of a pre-crosslinked plastic is provided, which only subsequently becomes a crosslinked and thus hardened plastic layer by thermal treatment.
  • a pre-crosslinked plastic layer can have glass fibers or carbon fiber reinforcements in order to ensure the dimensional stability of the plastic layer, although the actual crosslinking and curing has not yet taken place.
  • the invention relates not only to individual components but also to benefits which have a plurality of component positions, the benefit having a plurality of plastic layers and at least one buried conductor track layer and each component position having at least one semiconductor chip with pointed conical external contacts distributed on an outside.
  • the tapered external contacts in the panel penetrate one of the plastic layers and form through contacts to the buried conductor track layer.
  • Each component position can have a multichip module with a plurality of buried conductor track layers and with a plurality of semiconductor chips which have tapered external contacts.
  • the tapered external contacts of the semiconductor chips can penetrate different plastic layers and serve as through contacts to different buried interconnect layers.
  • the benefit can also have buried semiconductor chips, which can be thinned semiconductor chips with a thickness between 30 and 100 micrometers.
  • the benefits can be displayed extremely flat and can be delivered as a thin plate.
  • additional semiconductor chips can be arranged in each component position, which, with their tapered external contacts, are the uppermost plastic layer of the Penetrate utility and form through contact to a buried conductor track layer or are connected to through contacts which penetrate through the other plastic layers to external contact areas on the underside of the utility.
  • the benefit can also already carry all passive components of a multichip module in each of the component positions, so that the benefit does not have to be assembled by the customer first.
  • Passive components of this type can be connected to one of the buried conductor tracks via corresponding through contacts provided in the plastic layers or also to through contacts which pass through all the plastic layers and are connected to the external contact surfaces on the underside of the panel.
  • Such a use can also have a hollow housing pack in each of the component positions, which on the one hand has a plastic layer that has a recess for a hollow housing pack in each component position and is structured in such a way that it forms the frame of the hollow housing pack in each component position.
  • the hollow housing package In each component position, has at least one buried conductor track layer and at least one semiconductor chip which penetrates the frame-forming plastic layer with its tapered external contacts and forms through contact with the buried conductor track layer.
  • a further plastic layer can be provided with through contacts as a cover to complete the hollow housing pack.
  • the plastic layers which are provided for penetration of tapered external contacts of a semiconductor chip, can have pre-crosslinkable plastic layers, which has the advantage that the pre-crosslinkable plastic layers only after penetration of the tapered external contacts of the semiconductor chip.
  • chip can be cross-linked in a thermal process to hardened plastic layers or thermosets.
  • the pre-crosslinkable plastic layers so-called “pre-packs”, can have glass fibers or carbon fiber reinforcements in order to ensure limited dimensional stability even in the pre-crosslinked state.
  • a method for producing at least one electronic component with a housing package made of a plurality of plastic layers with at least one buried conductor layer and at least one semiconductor chip which has pointed conical external contacts distributed on an outside has the following method steps:
  • a circuit carrier with external contact surfaces on the underside of the circuit carrier and with a conductor track layer on the top of the circuit carrier is produced, the outer contact surfaces and the conductor track layer being electrically connected through contacts through the circuit carrier.
  • semiconductor chips with pointed conical external contacts can be produced on semiconductor wafers in order to use them after the semiconductor wafer has been separated into individual semiconductor chips with pointed conical external contacts for producing an electronic component with a package.
  • a pre-cross-linked plastic layer is applied to the circuit carrier or to the conductor track layer on the top of the circuit carrier. This pre-networked
  • Plastic layer can be converted into a viscous state, so that the semiconductor chips can advantageously be placed on the pre-crosslinked plastic with minimal pressure load. can be applied.
  • the tapered external contacts of at least one semiconductor chip penetrate the pre-crosslinked plastic layer until they form through contacts to the conductor track layer on the top of the circuit carrier and the semiconductor chip impresses itself in the pre-crosslinked plastic layer.
  • the pre-cross-linked plastic layer is hardened and cross-linked to form a plastic layer.
  • the functional test of the electronic component can be carried out via the external contact surfaces of the circuit carrier.
  • a further pre-cross-linked plastic layer can be applied to the semiconductor chip before the pre-cross-linked plastic layer has hardened and cross-linked.
  • This plastic layer covers the semiconductor chip and protects it from mechanical damage. This results in a housing package made of several plastic layers with a buried semiconductor chip.
  • Housing packs can be realized analogously to flip-chip packs, without the need for so-called "underfill layers”.
  • Ultra-thin semiconductor chips which in turn have improved flexibility, allow these semiconductor chips to be embedded between substrate layers, which minimizes the overall height by the fact that the external contacts do not impair the component height, because the conical external contacts can disappear in the plastic layer of the substrate.
  • Complex multichip modules can be realized with the technology according to the invention, which can have contacts on both sides, namely on the top and / or the bottom, and which have additional semiconductors.
  • terchips and / or passive components can be equipped on their top or / and bottom.
  • the contacts created by pressing the tapered contacts into a plastic layer are so reliable that they can be used in high-performance burial applications, such as in high-frequency technology.
  • an additional heat treatment can possibly be carried out simultaneously under pressure on the entire housing packaging when the pre-crosslinked plastic layers harden.
  • FIG. 1 shows a schematic cross section of an electronic component of a first embodiment of the invention
  • FIG. 2 shows a schematic cross section of an electronic component of a second embodiment of the invention
  • FIG. 3 shows a schematic cross section of an electronic component of a third embodiment of the invention
  • FIG. 5 shows a schematic cross section of an electronic component of a fifth embodiment of the invention
  • 6 to 12 show schematic cross sections through components of a panel according to method steps for producing an electronic component according to the first
  • FIG. 6 shows a schematic cross section through a circuit carrier of a panel with a conductor track layer on its upper side, with external contact areas on its underside and with through contacts to the external contact areas in a component position of the panel.
  • FIG. 7 shows a schematic cross section through a circuit carrier of a panel after a pre-crosslinked plastic layer has been applied to the top of the circuit carrier
  • FIG. 8 shows a schematic cross section through a semiconductor chip with tapered external contacts after alignment in a component position of the panel
  • Figure 9 shows a schematic cross section through a
  • FIG. 10 shows a schematic cross section through a further pre-crosslinked uppermost plastic layer
  • FIG. 11 shows a schematic cross section through a panel after application of the further, pre-crosslinked, uppermost plastic layer and curing of the plastic layers of the panel with electrical connection of the tapered external contacts of the semiconductor chip to the buried conductor track layer,
  • FIG. 12 shows a schematic cross section through an electronic component after the utility has been separated into individual electronic components.
  • the circuit carrier 26 of this embodiment of the invention has a plastic layer 3, on the top 27 of which the buried conductor track layer is arranged and which is electrically connected via through contacts 8 to external contact surfaces 14 arranged on the underside 28 of the circuit carrier 26.
  • external contact balls 29 of the electronic component 1 are arranged on the external contact surfaces 17.
  • the housing package 2 made of the three plastic layers 3 with the one buried conductor track structure 4 can not only be manufactured extremely inexpensively but also very compactly and thus with an extremely low overall height, in particular when the semiconductor chip 5 is a thinned semiconductor chip 11, which has a thickness between 30 to 100 micrometers and in extreme cases can assume a thickness below 30 micrometers.
  • the total component height, which essentially results from the layer thicknesses of the three plastic layers, can be between 100 and 500 micrometers between the bottom 12 and the top 13.
  • the second embodiment of the invention represents a multi-chip module in schematic cross section, which in this embodiment and in this cross section has three semiconductor chips 31, 32 and 33 which are arranged in different positions in or on the housing package 2 of the multi-chip module 9.
  • two buried conductor track layers 34 and 35 are arranged between three plastic layers 3.
  • the circuit carrier 26 is also made of a pre-cross-linkable plastic 22, so that the semiconductor chip 31 with its passive rear side 30 can be stamped into the pre-cross-linked plastic 22 before the plastic layers 3 are completely cross-linked.
  • the multichip module can be equipped with further semiconductor chips 5 as well as with passive components 16 on its upper side 13, while its underside 12 has external contact surfaces 14 which can be equipped with external contact balls (not shown).
  • the passive components 16 can be connected both with their electrodes via contacts to the individual buried interconnect layers 34 or 35 and also directly with the external contact areas 8.
  • Such an electronic component 1 according to the invention is distinguished by the fact that no bond connections are to be provided and the through contacts to be prepared in the individual plastic layers 3 can also be minimized, especially since the pointed-conical external contacts 7 of the semiconductor chips form through contacts 8 through the individual plastic layers 3.
  • Semiconductor chip 5 simultaneously forms the upper side 13 of the electronic component 1 with one of its surfaces.
  • FIG. 4 shows a schematic cross section of an electronic component 1 of a fourth embodiment of the invention.
  • This fourth embodiment of the invention differs from the third embodiment of the invention according to FIG. 3 in that the semiconductor chip 5 is buried
  • Semiconductor chip 10 is formed by an upper plastic layer 15 covering the semiconductor chip 5 and at the same time protecting against contact.
  • Such an electronic component with a flat cavity 36 can be used in particular for precise high-frequency filters, the filter structure being arranged on the active top side 6 of the semiconductor chip 5 and via the tapered external contacts 7 of the semiconductor chip 5 with through contacts 8 through the cover 18 of the cavity housing package 17 is connected to external contact surfaces 14 on the underside 12 of the housing pack 2.
  • the housing package consists of three plastic layers 3 with a buried conductor track layer 4, while the housing package 2 in the third embodiment of the invention has only two plastic layers 3 with a buried conductor track layer 4 in between.
  • FIG. 5 shows a schematic cross section of an electronic component 1 of a fifth embodiment of the invention.
  • This fifth embodiment of the invention differs from the fourth embodiment in that the cover 18 has a central opening 21 to the cavity 36.
  • This central opening is used for gas coupling, for example of a gas sensor, or can also be used for sound coupling of a sound sensor, such as a microphone or a microphone.
  • Figure 6 shows a schematic cross section through a circuit board 26 of a panel 24 with a conductor layer 4 on its top 27, with external contact surfaces 14 on its underside 28 and with through contacts 8 to the external contacts 14 in a component position 23.
  • a circuit board 26 can be used to reinforce the Dimensional stability can be reinforced with glass fibers or carbon fibers.
  • the dotted lines 38 indicate the limits of a component position 23 of the panel 24.
  • the circuit carrier can already consist of cross-linked plastic and have a structured copper layer as the conductor track layer 4 on its upper side. This interconnect layer 4 is connected via contacts 8 made of copper or a copper alloy to external contact surfaces 14, which are provided on the underside 28 of the circuit board 26.
  • FIG. 7 shows a schematic cross section through a circuit carrier 26 of a panel 24 after a pre-cross-linked plastic layer 22 has been applied to the top 27 of the circuit carrier 26.
  • a pre-cross-linked plastic layer 22 is relatively soft in relation to the already cross-linked and hardened plastic of the circuit carrier 26 and can therefore be deformed without great effort.
  • This deformability of a pre-crosslinked plastic is used in the next step, which is shown with FIGS. 8 and 9, in order to reduce the manufacturing costs of electronic components.
  • FIG. 9 shows a schematic cross section through a component position 23 of a panel 24 after penetration of the pre-crosslinked plastic layer 22 with the pointed-conical external contacts of the semiconductor chip 5, 11 and after contacting the pointed-conical external contacts 7 of the semiconductor chip 5, 11 with a buried conductor track layer 4.
  • the interconnect layer originally arranged on the upper side 27 of the circuit carrier 26 becomes a buried interconnect layer 4.
  • this buried interconnect layer 4 after penetrating the plastic layer 3 with the aid of the tapered external contacts 7 of the semiconductor chip 5 with the semiconductor chip 5 contacted.
  • the outside 6 of the semiconductor chip 5, which carries the pointed-conical external contacts 7, is stamped into the pre-crosslinked plastic layer 22.
  • FIG. 10 shows a schematic cross section through a further pre-crosslinked uppermost plastic layer 15 of a panel 24 after positioning over a component position 23 with a semiconductor chip 5.
  • FIG. 11 shows a schematic cross section through a panel 24 after application of the further pre-crosslinked uppermost plastic layer 15 and hardening of the plastic layers 15 and 22 of the panel 24 with electrical connection of the tapered external contacts 7 of the semiconductor chip 5 to the buried conductor layer 4.
  • FIG. 11 thus shows the result of two process steps, namely the application of the positioned topmost plastic layer 15 in the direction of arrow A, as shown in FIG.
  • a plurality of electronic components are simultaneously produced in the component positions 23 of the benefit.
  • the use can be carried out in a standard PCB format of 18 "x 24".
  • the panel can be separated into several assembly panels and after surface mounting of additional components, singulation can be performed by sawing, milling or by breaking the panel to individual multichip modules.

Abstract

Die Erfindung betrifft ein elektronisches Bauteil mit einer Gehäusepackung (2) aus mehreren Kunststofflagen (3) mit mindestens einer vergrabenen Leiterbahnlage (4) und mit mindestens einem Halbleiterchip (5), der auf einer Aussenseite (6) verteilte spitzkegelige Aussenkontakte (7) aufweist. Die spitzkegeligen Aussenkontakte (7) durchdringen eine der Kunststofflagen (3) und bilden Durchkontakte zu der vergrabenen Leiterbahnlage (4). Ferner betrifft die Erfindung ein Verfahren zur Herstellung eines derartigen elektronischen Bauteils (1).

Description

Elektronisches Bauteil mit einer Gehäusepackung
Beschreibung
Die Erfindung betrifft ein elektronisches Bauteil mit einer Gehäusepackung aus mehreren Kunststofflagen mit mindestens einer vergrabenen Leiterbahn und mit mindestens einem Halbleiterchip sowie ein Verfahren zur gleichzeitigen Herstellung von mehreren derartigen elektronischen Bauteilen gemäß der Gattung der unabhängigen Ansprüche.
Die Verkleinerung von Baugruppen in vielen Elektronikbereichen erfordert eine immer höhere Integrationsdichte von Bauelementen sowohl auf Leiterplatten als auch in einer Gehäuse- Verpackung. Jedoch nimmt die Kontaktierung der Kontaktflächen des Halbleiterchips mit entsprechenden Kontaktanschlußflächen auf einer Umverdrahtungsplatte oder einem Schaltungsträger in der Gehäusepackung einen erheblichen Raum ein, weil Drahtverbindungen den sogenannten Bondverbindungen zwischen den Kon- taktflächen und den Kontaktanschlußflächen geschaffen werden müssen.
Bei einer Flip-Chip-Verbindung wird zwar die Verbindungstechnik in einer Gehäusepackung durch auf den Halbleiterchip auf- gebrachte ballförmigen Außenkontakten ohne jedes Drahtbonden gelöst, weil die Außenkontakte unmittelbar auf eine Umverdrahtungsplatte oder auf einen Schaltungsträger aufgelötet werden können, jedoch ergibt sich ein erheblicher Zwischenraum zwischen dem Halbleiterchip und entweder der Umverdrah- tungsplatte oder einem Schaltungsträger, der nachträglich durch sogenannten Underfill aufgefüllt werden muss, so dass zwar eine Flächenersparnis gegenüber den Drahtverbindungstechnologien auftritt, jedoch eine relativ komplexe Verbin- dungstechnik zwischen den Außenkontakten des Halbleiterchips und einer U verdrahtungsplatte oder eines Schaltungsträgers erforderlich wird.
Aufgabe der Erfindung ist es, ein elektronisches Bauteil zu schaffen, das kostengünstig herstellbar und eine verbesserte Packungsdichte von Halbleiterchips in einer Gehäusepackung ermöglicht .
Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Erfindungsgemäß wird ein elektronisches Bauteil mit einer Ge- häusepackung aus mehreren Kunststofflagen angegeben, das mindestens eine vergrabene Leiterbahnlage aufweist und mit mindestens einem Halbleiterchip versehen ist. Dieser Halbleiterchip weist auf seiner Außenseite verteilte, spitzkegelige Außenkontakte auf. Diese spitzkegeligen Außenkontakte durch- dringen in der Gehäusepackung eine der Kunststofflagen und bilden Durchkontakte zu der mindestens einen vergrabenen Leiterbahnlage.
Unter "spitzkegelig" wird in diesem Zusammenhang ein Körper verstanden, der eine Grundfläche und eine Höhe aufweist, wobei sich seine Außenkontur von der Grundfläche aus mit zunehmender Höhe verjüngt.
Ein derartiges erfindungsgemäßes Bauteil ist kostengünstig durch Einlaminieren von Halbleiterchips in eine Kunststoffläge zu realisieren, ohne dass aufwendige Durchkontakte in der Kunststoffläge vorher vorzuhalten sind. Damit können sehr flache Bauhöhen realisiert werden, da die Kontaktierung zu der vergrabenen Leiterbahnlage praktisch nicht zur Bauteilhöhe beiträgt, weil Außenkontakte in der Kunststoffläge wie vorgesehen verschwinden. Darüber hinaus entfällt die Notwendigkeit eine sogenannte "Underfill"-Schicht zum nachträgli- chen Auffüllen von Zwischenräumen zwischen dem Halbleiterchip und einer außenliegenden Leiterbahnlage vorzusehen. Mit dem Durchdringen einer Kunststofflage mittels der spitzkegeligen Außenkontakte des Halbleiterchip sind automatisch zumindest die Unterseite des Halbleiterchips und die spitzkegeligen Au- ßenkontakte von einer Kunststoffmasse umgeben. Somit bilden sich keine unerwünschten Hohlräume.
Andererseits ist es möglich, wahlweise erwünschte Hohlräume definiert herzustellen, indem in der Kunststofflage zwischen den spitzkegeligen Außenkontakten, welche die Kunststoffläge durchdringen, Vertiefungen vorgesehen sind, so dass sich flache Hohlgehäuse ausbilden, die insbesondere für die Sensortechnik von Vorteil sind. Dazu weist die Gehäusepackung eine entsprechend strukturierte Kunststoffläge auf.
Das elektronische Bauteil kann ein Multichipmodul mit mehreren vergrabenen Leiterbahnlagen und mehreren Halbleiterchips, die spitzkegelige Außenkontakte aufweisen, sein. Dabei können die spitzkegeligen Außenkontakte der Halbleiterchips in der Gehäusepackung des Multichipmoduls unterschiedliche Kunststofflagen durchdringen und Durchkontakte zu unterschiedlichen vergrabenen Leiterbahnlagen bilden. Diese mögliche Ausführungsform der Erfindung zeigt die hohe Flexibilität dieser neuen Technik, die es ermöglicht, Gehäusepackungen und elek- tronische Bauteile mit derartigen Gehäusepackungen darzustellen, bei denen Halbleiterchips in die Gehäusepackung eingebettet sind und/oder die Gehäusepackung zusätzlich mit Halbleiterchips bestückt ist. Somit schafft die Erfindung die Möglichkeit, dass das elektronische Bauteil vergrabene Halbleiterchips aufweist . Ein vergrabenes Halbleiterchip in einer derartigen Gehäusepackung aus mehreren Kunststofflagen kann allein dadurch realisiert werden, dass über einen Halbleiterchip, dessen spitzkegelige Außenkontakte eine Kunststoffläge durchdringen und eine vergrabene Leiterbahnlage kontaktieren, eine weitere Kunststofflage angeordnet is .
Der Vorteil der Raumersparnis kann dadurch vergrößert werden, dass als Halbleiterchips gedünnte Halbleiterchips mit kegelstumpfförmigen Außenkontakten eingesetzt werden. Derartige gedünnte Halbleiterchips können eine Dicke zwischen 30 und 100 Mikrometern als vergrabene Halbleiterchips aufweisen und sind durch eine abdeckende äußere Kunststoffläge vor Beschädigungen gesichert.
Ein Multichipmodul kann zusätzlich auf seiner Oberseite und/oder seiner Unterseite Außenkontaktflachen aufweisen, die mit einer übergeordneten Schaltungsplatine elektrisch verbunden werden können oder auf die Außenkontakte in Form von Lotbällen oder Lothöcker aufgebracht sind. Grundsätzlich besteht auch die Möglichkeit, dass mit der neuen Technik ein Multi- chip auf seiner Oberseite Halbleiterchips aufweist, die mit ihren spitzkegeligen Außenkontakten die oberste Kunststoffläge durchdringen und Durchkontakt zu einer darunter liegenden vergrabenen Leiterbahnlage bilden. Auch in dieser Ausführungsform der Erfindung kann auf vorher vorbereitete Durch- kontakte durch eine Kunststofflage zu der vergrabenen Leiterbahnlage verzichtet werden, da die spitzkegeligen Außenkontakte beim Durchdringen der obersten Kunststoffläge Durchkontakte ausbilden. In einer weiteren Ausführungsform der Erfindung kann das Mul- tichipmodul auf seiner Oberseite zusätzlich passive Bauelemente aufweisen, die dann über gesonderte Durchkontakte in der obersten Kunststoffläge mit einer der vergrabenen Leiterbahnlagen oder über Durchkontakte durch mehrere Kunststofflagen mit den Außenkontaktflachen auf der Unterseite des Multi- chipmoduls verbunden sind.
Eine weitere Anwendungsmöglichkeit der erfindungsgemäßen Gehäusepackung besteht darin elektronische Bauteile mit einer Hohlgehäusepackung zu schaffen, wobei diese Hohlgehäusepak- kung sowohl die Kunststofflagen, die vergrabene Leiterbahnlage als auch den mindestens einen Halbleiterchip mit spitzke- geligen Kontakten aufweist. Die Kunststoffläge, die sich unmittelbar an den Halbleiterchip anschließt und durch welche die spitzkegeligen Außenkontakte hindurchragen, bildet dabei einen Rahmen des Hohlgehäuses aus und weist innerhalb des Rahmens eine Vertiefung auf. Dazu ist diese Kunststof läge, durch welche die spitzkegeligen Außenkontakte des Halbleiterchips hindurchdringen, eine strukturierte Kunststofflage . Eine weitere Kunststofflage kann eine Abdeckung der Vertiefungen bilden und dabei Durchkontakte aufweisen, die mit den spitzkegeligen Außenkontakten des Halbleiterchips elektrisch verbunden sind.
Im einfachsten Fall der Realisierung einer Hohlgehäusepackung mit Hilfe des erfindungsgemäßen Aufbaus besteht die Hohlgehäusepackung lediglich aus zwei Kunststofflagen. Dabei bildet eine den Hohlgehäuserahmen mit durchdrungenen spitzkegeligen Außenkontakten des Halbleiterchips und eine weitere Kunststofflage dient der Abdeckung des Hohlgehäuses beziehungsweise der Vertiefung, die. von dem Rahmen umgeben ist. In dieser Ausführungsform der Erfindung bildet der Halbleiterchip eine zweite Abdeckung der Hohlgehäusepackung, so dass in vorteilhafter Weise unmittelbarer Zugriff zu einer Oberseite des Halbleiterchips besteht, womit Berührungssensoren realisier- bar sind.
Die Hohlgehäusepackung kann auch dazu dienen, Drucksensoren zu realisieren. Dazu kann die abdeckende Kunststofflage eine zentrale Öffnung aufweisen, durch die eine Verbindung zum Um- gebungsdruck und zum Druckaustausch mit dem halbleitenden
Sensorchip über den gebildeten Hohlraum möglich ist. Ferner kann die erfindungsgemäße Hohlgehäusepackung auch als Lichtsensorgehäuse oder Chipkameragehäuse dienen, wenn die abdek- kende Kunststofflage aus transparentem Kunststoff, wie Acryl- glas, hergestellt ist, so dass eine Belichtung des Halbleiterchips möglich wird. Darüber hinaus kann die Hohlgehäusepackung auch als Gassensorgehäuse dienen, wobei die abdeckende Kunststofflage eine zentrale Öffnung zum Gasaustausch aufweist. Zur Realisierung von Mikrokopfhörern und/oder von Mi- krophonen kann die Hohlgehäusepackung als Schallsensor ausgebildet sein, wobei die Abdeckung eine zentrale Öffnung zur Schallaufnahme oder Schallabgabe aufweist.
Um das Durchdringen der spitzkegeligen Außenkontakte des Halbleiterchips durch eine Kunststofflage zu erleichtern, ist mindestens eine Kunststofflage aus einem vorvernetzten Kunststoff vorgesehen, der erst nachträglich durch thermische Behandlung in eine vernetzte und damit gehärtete Kunststofflage übergeht. Eine derartige vorvernetzte Kunststof lage kann Glasfasern oder Kohlefaserverstärkungen aufweisen, um die Formstabilität der Kunststofflage zu gewährleisten, obwohl die eigentliche Vernetzung und Aushärtung noch nicht erfolgt ist. Die Erfindung bezieht sich nicht nur auf Einzelbauteile sondern auch auf Nutzen, die mehrere Bauteilpositionen aufweisen, wobei der Nutzen mehrere Kunststofflagen und mindestens eine vergrabene Leiterbahnlage aufweist und wobei jede Bauteilposition mindestens einen Halbleiterchip mit auf einer Außenseite verteilten spitzkegeligen Außenkontakten aufweist. Die spitzkegeligen Außenkontakte in dem Nutzen durchdringen eine der Kunststofflagen und bilden Durchkontakte zu der ver- grabenen Leiterbahnlage. Ein derartiger Nutzen hat den Vorteil, dass gleichzeitig und parallel sämtliche Verfahrensschritte für mehrere elektronische Bauteile in den mehreren Bauteilpositionen durchgeführt werden können und dient auch als Handelsware, da mit dem fertigen Nutzen eine Vielzahl von Bauteilen an den Zwischenkunden geliefert werden können, die erst nach erfolgreichem Funktionstest und nach erfolgreichem Transport zu Einzelbauteilen getrennt werden.
In dem Nutzen kann jede Bauteilposition ein Multichipmodul mit mehreren vergrabenen Leiterbahnlagen und mit mehreren Halbleiterchips, die spitzkegelige Außenkontakte aufweisen, besitzen. Die spitzkegeligen Außenkontakte der Halbleiterchips können in dem Nutzen unterschiedliche Kunststofflagen durchdringen und als Durchkontakte zu unterschiedlichen ver- grabenen Leiterbahnlagen dienen. Darüber hinaus kann der Nutzen auch vergrabene Halbleiterchips aufweisen, die gedünnte Halbleiterchips mit einer Dicke zwischen 30 und 100 Mikrometern sein können. Somit lässt sich der Nutzen äußerst flach darstellen und kann als dünne Platte ausgeliefert werden.
Auf der Oberseite des Nutzens können in jeder Bauteilposition zusätzliche Halbleiterchips angeordnet sein, die mit ihren spitzkegeligen Außenkontakten die oberste Kunststofflage des Nutzens durchdringen und Durchkontakt zu einer vergrabenen Leiterbahnlage bilden oder mit Durchkontakten verbunden sind, welche durch die übrigen Kunststofflagen bis hin zu Außenkon- taktflachen auf der Unterseite des Nutzens dringen. Auch kann der Nutzen bereits alle passiven Bauelemente eines Multichip- moduls in jeder der Bauteilpositionen tragen, so dass der Nutzen nicht vom Abnehmer erst bestückt werden muss. Derartige passive Bauelemente können mit einer der vergrabenen Leiterbahnen über entsprechend vorgesehene Durchkontakte in den Kunststofflagen verbunden sein oder auch mit Durchkontakten, die durch sämtliche Kunststofflagen durchgehen und mit den Außenkontaktflachen auf der Unterseite des Nutzens verbunden sind.
Ein derartiger Nutzen kann auch in jeder der Bauteilpositionen eine Hohlgehäusepackung aufweisen, die einerseits eine Kunststofflage aufweist, die in jeder Bauteilposition eine Vertiefung für eine Hohlgehäusepackung aufweist und die derart strukturiert ist, dass sie in jeder Bauteilposition den Rahmen der Hohlgehäusepackung bildet. Dabei weist die Hohlgehäusepackung in jeder Bauteilposition mindestens eine vergrabene Leiterbahnlage und mindestens einen Halbleiterchip auf, der mit seinen spitzkegeligen Außenkontakten die rahmenbildende Kunststofflage durchdringt und mit der vergrabenen Lei- terbahnlage Durchkontakt bildet. Eine weitere Kunststofflage kann als Abdeckung mit Durchkontakten versehen sein, um die Hohlgehäusepackung abzuschließen.
Die Kunststofflagen, die für ein Durchdringen von spitzkege- ligen Außenkontakten eines Halbleiterchips vorgesehen sind, können vorvernetzbare Kunststofflagen aufweisen, was den Vorteil hat, dass die vorvernetzbaren Kunststofflagen erst nach Durchdringen der spitzkegeligen Außenkontakte des Halbleiter- chip in einem thermischen Prozess zu gehärteten Kunststofflagen oder Duroplasten vernetzt werden. Dabei können insbesondere die vorvernetzbaren Kunststofflagen, sogenannte "pre- packs" Glasfasern oder Kohlfaserverstärkungen aufweisen, um auch im vorvernetzten Zustand eine begrenzte Formstabilität zu gewährleisten.
Ein Verfahren zur Herstellung mindestens eines elektronischen Bauteils mit einer Gehäusepackung aus mehreren Kunststoffla- gen mit mindestens einer vergrabenen Leiterbahnlage und mindestens einem Halbleiterchip, der auf einer Außenseite verteilt spitzkegelige Außenkontakte aufweist, weist folgende Verfahrensschritte auf:
Zunächst wird ein Schaltungsträger mit Außenkontaktflachen auf der Unterseite des Schaltungsträgers und mit einer Leiterbahnlage auf der Oberseite des Schaltungsträgers hergestellt, wobei die Außenkontaktflachen und die Leiterbahnlage über Durchkontakte durch den Schaltungsträger elektrisch ver- bunden werden. Unabhängig von dem Herstellen eines Schaltungsträgers können Halbleiterchips mit spitzkegeligen Außenkontakten auf Halbleiterwafern hergestellt werden, um sie nach dem Auftrennen des Halbleiterwafers zu einzelnen Halbleiterchips mit spitzkegeligen Außenkontakten für die Her- Stellung eines elektronischen Bauteils mit einer Gehäusepak- kung zu verwenden.
Auf den Schaltungsträger beziehungsweise auf die Leiterbahnlage auf der Oberseite des Schaltungsträgers wird eine vor- vernetzte Kunststofflage aufgebracht. Diese vorvernetzte
Kunststofflage kann in einen zähviskosen Zustand überführt werden, so dass in vorteilhafter Weise bei minimaler Druckbelastung die Halbleiterchips auf die vorvernetzte Kunststoff- läge aufgebracht werden können. Dabei durchdringen die spitzkegeligen Außenkontakte mindestens eines Halbleiterchips die vorvernetzte Kunststofflage bis sie Durchkontakte zu der Leiterbahnlage auf der Oberseite des Schaltungsträgers bilden und sich der Halbleiterchip selbst in die vorvernetzte Kunststofflage einprägt.
In einem weiteren Schritt wird die vorvernetzte Kunststofflage zu einer Kunststofflage ausgehärtet und vernetzt. Nach diesem Arbeitsschritt kann der Funktionstest des elektronischen Bauteils über die Außenkontaktflachen des Schaltungsträgers durchgeführt werden. Dieses Verfahren hat den Vorteil, dass sich äußerst kostengünstig elektronische Bauteile herstellen lassen,- zumal jeder Drahtbondvorgang entfällt. Ge- genüber einer Flip-Chip-Technologie, die auch ohne Drahtbonden auskommt, hat dieses Verfahren den Vorteil, daß die Außenkontakte eines Halbleiterchips nicht nachträglich und kostenintensiv in eine sogenannte "Underfill-Schicht" eingebettet werden müssen, da die spitzkegeligen Außenkontakte des Halbleiterchips eine vorvernetzte Kunststofflage durchdringen und mit einer vergrabenen Leiterbahnlage Kontakt aufnehmen, wobei der Halbleiterchip gleichzeitig in diese Kunststofflage eingeprägt wird.
Vor dem Aushärten und Vernetzen der vorvernetzten Kunststofflage kann eine weitere vorvernetzte Kunststofflage auf dem Halbleiterchip aufgebracht werden. Diese Kunststofflage deckt den Halbleiterchip ab und geschützt ihn vor mechanischer Beschädigung. Daraus ergibt sich eine Gehäusepackung aus mehre- ren Kunststofflagen mit einem vergrabenen Halbleiterchip.
Auf dem Schaltungsträger können mehrere Folgen von Leiterbahnlagen- und Kunststofflagen mit Durchkontakten und einge- betteten Halbleiterchips aufgebracht werden, wobei die spitzkegeligen Außenkontakte der Halbleiterchips jeweils eine der Kunststofflagen durchdringen und damit Durchkontakte zu einer der vergrabenen Leiterbahnlagen bilden, so dass ein Multi- chipmodul entsteht, das selbst auf seiner obersten Kunststofflage noch obere Leiterbahnlagen aufweisen kann, die mit Halbleiterchips und/oder passiven Bauelementen bestückt wird.
Diese vorbeschriebenen Verfahrensschritte können auch zur Herstellung eines Nutzens mit mehreren Bauteilpositionen zur Herstellung von mehreren elektronischen Bauteilen durchgeführt werden, wobei der Nutzen bereits als Handelsprodukt verkauft werden kann. Von dem jeweiligen Abnehmer wird er abschließend zu einzelnen elektronischen Bauteilen aufgetrennt. Die Herstellung und der Versand eines Nutzens haben den Vorteil, dass funktionstüchtig getestete Bauteile des Nutzens gekennzeichnet sind, so dass nur geprüfte Bauteile dem Nutzen vom Abnehmer entnommen werden.
Zusammenfassend kann gesagt werden, dass die Kontaktflächen von Halbleiterchips mit spitzkegeligen Außenkontakten versehen werden. Diese spitzkegeligen Außenkontakte werden zur Kontaktierung durch eine Kunststofflage hindurch gepresst. Auf der dem Halbleiterchip gegenüberliegenden Seite der Kunststofflage treffen die spitzkegeligen Außenkontakte auf eine Metallisierung eines Schaltungsträgers, mit dem ein elektrischer Kontakt gebildet wird. Mit dieser Technik können auch elektronische Bauteile realisiert werden, die neben vergrabenen Leiterbahnlagen auch vergrabene Halbleiterchips auf- weisen, indem mindestens eine weitere Kunststofflage über dem Halbleiterchips angeordnet wird. Der erfindungsgemäße Gegenstand und das erfindungsgemäße Verfahren haben folgende Vorteile:
1. Ein kostengünstiges Einlaminieren von Chips zwischen Gehäusepackungen in Form von Kunststofflagen wird ohne aufwendige Durchkontakttechnik erreicht.
2. Es können Gehäusepackungen analog zu Flip-Chip-Packungen realisiert werden, ohne die Notwendigkeit von sogenannten "Underfill-Schichten" .
3. Es können sehr flache Bauhöhen realisiert werden, zumal die Kontaktierung praktisch nicht zur Bauhöhe beiträgt.
Durch ultradünne Halbleiterchips, die ihrerseits eine verbesserte Flexibilität aufweisen, ist eine Einlagerung dieser Halbleiterchips zwischen Substratlagen möglich, was die Bauhöhe dadurch minimiert, dass die Außenkontak- te nicht die Bauteilhöhe beeinträchtigen, weil die spitzkegeligen Außenkontakte in der Kunststofflage des Substrats verschwinden können.
4. Es ist die Realisierung einer flachen Hohlgehäusepackung möglich, indem die Kombination der erfindungsgemäßen Verdrahtung des Halbleiterchips durch seine spitzkegeligen Kontakte mit Vertiefungen in einer Kunststofflage kombiniert werden können. Derartige Gehäuse mit einem flachen Hohlraum, der die aktive Halbleiteroberfläche umgibt, kann insbesondere in der Sensorik bei Druck- und Gassensoren eingesetzt werden, in der Akustik bei der
Herstellung von Mikrophonen, Kopfhörern und Hörgeräten, in der Optik für Chipkameras und Leuchtdioden sowie in der Filtertechnik für Hochfrequenzfilter im Mobilfunk.
5. Es können komplexe Multichipmodule mit der erfindungsge- mäßen Technik realisiert werden, die auf beiden Seiten, nämlich auf der Oberseite und/oder der Unterseite Kontakte aufweisen können und die mit zusätzlichen Halblei- terchips und/oder passiven Bauelementen auf ihrer Oberoder/und Unterseite bestückt sein können.
6. Es lassen sich mit der erfindungsgemäßen Technik auch flachleiterfreie Gehäusepackungen mit entsprechenden Um- verdrahtungsebenen darstellen.
7. Die durch das Einpressen der spitzkegeligen Kontakte in eine Kunststofflage entstehenden Kontakte sind derart zuverlässig, dass sie in Anwendungen der "High Performancevergrabe", wie zum Beispiel in der Hochfrequenz- technik eingesetzt werden können.
Im Fall, dass eine Montage eines Nutzens vorgesehen ist, kann dieser Nutzen im Standard PCB-Format 18" x 24" ausgeführt sein. Für eine Oberflächenmontage kann der PCB-Nutzen in meh- rere Montagenutzen vereinzelt werden und einer derartigen
Oberflächenmontage kann durch anschließendes Singulieren mittels Sägen oder Brechen das finale elektronische Bauteil mit einer Gehäusepackung erzeugt werden.
Zum Ausbilden zuverlässiger elektrischer Kontakte zwischen den spitzkegeligen Außenkontakten und der vergrabenen Leiterbahnschicht, kann beim Aushärten der vorvernetzten Kunststofflagen eine zusätzliche Wärmebehandlung eventuell gleichzeitig unter Druck auf die Gesamtgehäuseverpackung durchge- führt werden.
Die Erfindung wird nun anhand von Ausführungsbeispielen mit Bezug auf die beigefügten Figuren näher erläutert.
Figur 1 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer ersten Ausführungsform der Erfindung, Figur 2 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer zweiten Ausführungsform der Erfindung,
Figur 3 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer dritten Ausführungsform der Erfindung,
Figur 4 zeigt einen schematischen Querschnitt eines elek- tronischen Bauteils einer vierten Ausführungsform der Erfindung,
Figur 5 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer fünften Ausführungsform der Erfindung,
Figuren
6 bis 12 zeigen schematische Querschnitte durch Komponenten eines Nutzens nach Verfahrensschritten zur Herstel- lung eines elektronischen Bauteils gemäß der ersten
Ausführungsform der Erfindung,
Figur 6 zeigt einen schematischen Querschnitt durch einen Schaltungsträger eines Nutzens mit einer Leiter- bahnlage auf seiner Oberseite, mit Außenkontaktflächen auf seiner Unterseite und mit Durchkontakten zu den Außenkontaktflächen in einer Bauteilposition des Nutzens.
Figur 7 zeigt einen schematischen Querschnitt durch einen Schaltungsträger eines Nutzens nach Aufbringen einer vorvernetzten Kunststoffläge auf die Oberseite des Schaltungsträgers, Figur 8 zeigt einen schematischen Querschnitt durch einen Halbleiterchip mit spitzkegeligen Außenkontakten nach einem Ausrichten in einer Bauteilposition des Nutzens,
Figur 9 zeigt einen schematischen Querschnitt durch eine
Bauteilposition eines Nutzens nach Durchdringen der vorvernetzten Kunststofflage mit den spitzkegeligen Außenkontakten des Halbleiterchips und nach Kontaktieren der spitzkegeligen Außenkontakte mit einer vergrabenen Leiterbahnlage,
Figur 10 zeigt einen schematischen Querschnitt durch eine weitere vorvernetzte oberste Kunststofflage eines
Nutzens nach einem Positionieren über einer Bauteilposition mit Halbleiterchip,
Figur 11 zeigt einen schematischen Querschnitt durch einen Nutzen nach Aufbringen der weiteren vorvernetzten obersten Kunststofflage und Aushärten der Kunststofflagen des Nutzens unter elektrischem Verbinden der spitzkegeligen Außenkontakte des Halbleiterchips mit der vergrabenen Leiterbahnlage,
Figur 12 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil nach dem Trennen des Nutzens in einzelne elektronische Bauteile.
Figur 1 zeigt einen schematischen Querschnitt eines elektronischen Bauteils 1 einer ersten Ausführungsform der Erfindung. Das Bezugszeichen 2 kennzeichnet eine Gehäusepackung, die sich aus drei Kunststofflagen 3 zusammensetzt. Zwischen den Kunststofflagen 3 ist mindestens eine vergrabene Leiterbahnlage 4 angeordnet. Diese Leiterbahnlage 4 liegt auf der Oberseite 27 eines Schaltungsträgers 26, der die Gehäusepak- kung trägt .
Der Schaltungsträger 26 dieser Ausführungsform der Erfindung weist eine Kunststofflage 3 auf, auf deren Oberseite 27 die vergrabene Leiterbahnlage angeordnet ist und die über Durchkontakte 8 mit auf der Unterseite 28 des Schaltungsträgers 26 angeordneten Außenkontaktflächen 14 elektrisch verbunden ist. Auf den Außenkontaktflächen 17 sind in dieser ersten Ausführungsform der Erfindung Außenkontaktbälle 29 des elektronischen Bauteils 1 angeordnet.
Das Bezugszeichen 22 kennzeichnet einen vorvernetzbaren
Kunststoff einer Kunststofflage 3 auf dem Schaltungsträger 26, der von spitzkegeligen Außenkontakten 7 eines Halbleiterchips 5 durchdrungen ist, die mit ihren Kegelspitzen elektrische Verbindungen zu der vergrabenen Leiterbahnlage 4 her- stellen. Der Halbleiterchip 5 ist mit seiner Außenseite 6, welche die spitzkegeligen Außenkontakte 7 aufweist, in die Kunststofflage 3 aus vorvernetztem Kunststoff 22 eingeprägt. Die Gehäusepackung 2 wird von einer obersten Kunststofflage 15 abgeschlossen, die ebenfalls aus einem vorvernetzten Kunststoff 22 besteht und eine Rückseite 30 des Halbleiterchips 5 abdeckt, so dass der Halbleiterchip 5 ein vergrabener Halbleiterchip 10 ist.
Die Gehäusepackung 2 aus den drei Kunststofflagen 3 mit der einen vergrabenen Leiterbahnstruktur 4 kann nicht nur äußerst preiswert hergestellt sondern auch sehr kompakt und somit mit äußerst geringer Bauhöhe realisiert werden, insbesondere dann, wenn der Halbleiterchip 5 ei gedünnter Halbleiterchip 11 ist, der eine Dicke zwischen 30 bis 100 Mikrometer aufweist und in Extremfällen eine Dicke unter 30 Mikrometern einnehmen kann. Somit kann die gesamte Bauteilhöhe, die sich aus den Schichtdicken der drei Kunststofflagen im wesentli- chen ergibt, zwischen der Unterseite 12 und der Oberseite 13 zwischen 100 und 500 Mikrometern liegen.
Figur 2 zeigt einen schematischen Querschnitt eines elektronischen Bauteils 1 einer zweiten Ausführungsform der Erfin- düng. Komponenten mit gleichen Funktionen wie in Figur 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert .
Die zweite Ausführungsform der Erfindung stellt ein Multi- chipmodul im schematischen Querschnitt dar, das in dieser Ausführungsform und in diesem Querschnitt drei Halbleiterchips 31, 32 und 33 aufweist, die in unterschiedlichen Lagen in oder auf der Gehäusepackung 2 des Multichipmoduls 9 angeordnet sind. Zwischen drei Kunststofflagen 3 sind in dieser Ausführungsform der Erfindung zwei vergrabene Leiterbahnlagen 34 und 35 angeordnet. Der Schaltungsträger 26 ist in dieser Ausführungsform der Erfindung ebenfalls aus einem vorvernetz- baren Kunststoff 22 hergestellt, so dass der Halbleiterchip 31 mit seiner passiven Rückseite 30 in den vorvernetzten Kunststoff 22 eingeprägt werden kann, bevor eine vollständige Vernetzung der Kunststofflagen 3 durchgeführt wird.
Die aktive Oberseite des Halbleiterchips 31 weist spitzkegelige Außenkontakte 7 auf, die als Durchkontakte 8 die mittle- re Kunststofflage 3 des Multichipmoduls durchdringen und mit der Leiterbahnlage 35 zwischen den obersten beiden Kunststofflagen verbunden sind. Der Halbleiterchip 32 ist als vergrabener Halbleiterchip 10 analog zur ersten Ausführungsform der Erfindung angeordnet und kontaktiert die untere Leiterbahnlage 35 der vergrabenen Leiterbahnlagen 4, wobei seine spitzkegeligen Außenkontakte ebenfalls die mittlere Kunststofflage der Gehäusepackung 2 durchdringen. Der dritte Halb- leiterchip 33 ist bei diesem Multichipmodul 9 auf dessen
Oberseite 13 angeordnet und durchdringt mit seinen spitzkegeligen Außenkontakten 7 die oberste Kunststofflage 15 des Multichipmoduls .
Das Multichipmodul kann sowohl mit weiteren Halbleiterchips 5 als auch mit passiven Bauelementen 16 auf seiner Oberseite 13 bestückt sein, während seine Unterseite 12 Außenkontaktflächen 14 aufweist, die mit nicht gezeigten Außenkontaktbällen ausgestattet sein können. Die passiven Bauelemente 16 können sowohl mit ihren Elektroden über Durchkontakte mit den einzelnen vergrabenen Leiterbahnlagen 34 oder 35 als auch direkt mit den Außenkontaktflächen 8 verbunden sein. Ein derartiges erfindungsgemäßes elektronisches Bauteil 1 zeichnet sich dadurch aus, dass keinerlei Bondverbindungen vorzusehen sind und auch die vorzubereitenden Durchkontakte in den einzelnen Kunststofflagen 3 minimiert werden können, zumal die spitzkegeligen Außenkontakte 7 der Halbleiterchips unmittelbar Durchkontakte 8 durch die einzelnen Kunststofflagen 3 bilden.
Die Figuren 3 bis 5 zeigen Sonderformen der elektronischen
Bauteile, wie sie insbesondere in der Sensorik, der Akustik, der Optik oder in der Filtertechnik, beispielsweise für Hochfrequenzfilter und für die Mobilfunktechnik vorgesehen werden können. Dabei ist allen drei Ausführungsformen gemeinsam, dass sie eine Hohlgehäusepackung realisieren. Komponenten der Figuren 3 bis 5, welche gleiche Funktionen wie in den vorhergehenden Figuren aufweisen, werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Figur 3 zeigt einen schematischen Querschnitt eines elektronischen Bauteils 1 einer dritten Ausführungsform der Erfindung, womit eine erste Hohlgehäusepackung 17 realisiert wird, die einen äußerst flachen Hohlraum 36 aufweist. Die Gehäusepackung 2 dieser Hohlraumgehäusepackung 17 weist im wesentlichen zwei Kunststofflagen auf. Einerseits eine strukturierte Kunststofflage 37, die den Rahmen 19 für die Hohlraumgehäusepackung bildet, wobei der Rahmen 19 von spitzkegeligen Außen- kontakten 7 des Halbleiterchips 5 durchdrungen wird. Der
Halbleiterchip 5 bildet gleichzeitig mit einer seiner Oberflächen die Oberseite 13 des elektronischen Bauteils 1.
Die Vertiefung 25 in der strukturierten Kunststo flage 37 wird durch eine geschlossene Kunststofflage in Form einer Abdeckung 18 abgedeckt, die ähnliche Funktionen aufweist wie der Schaltungsträger 26 in den vorhergehenden Ausführungsbeispielen, denn die Abdeckung 18 trägt gleichzeitig eine vergrabene Leiterbahnlage 4, welche über Durchkontakte 8 mit Au- ßenkontaktflächen 14 auf der Abdeckung 18 in Verbindung steht. Eine derartige Hohlraumgehäusepackung 17, wie sie in Figur 3 gezeigt wird, kann für Kontaktsensoren eingesetzt werden, wie sie in Notebooks, Rechnern oder Bankomaten vorgesehen sind, zumal eine Oberseite des Halbleiterchips 5 gleichzeitig die Oberseite 13 des Sensors bildet, während die Abschirmung 18 des Hohlraumes 36 die Unterseite 12 dieser Hohlraumgehäusepackung aufweist.
Figur 4 zeigt einen schematischen Querschnitt eines elektro- nischen Bauteils 1 einer vierten Ausführungsform der Erfindung. Diese vierte Ausführungsform der Erfindung unterscheidet sich von der dritten Ausführungsform der Erfindung nach Figur 3 dadurch, dass der Halbleiterchip 5 als vergrabener Halbleiterchip 10 ausgebildet ist, indem eine obere Kunststofflage 15 den Halbleiterchip 5 abdeckt und gleichzeitig vor Berührung schützt. Ein derartiges elektronisches Bauteil mit flachem Hohlraum 36 kann insbesondere für präzise Hoch- frequenzfilter eingesetzt werden, wobei die Filterstruktur auf der aktiven Oberseite 6 des Halbleiterchips 5 angeordnet ist und über die spitzkegeligen Außenkontakte 7 des Halbleiterchips 5 mit Durchkontakten 8 durch die Abdeckung 18 der Hohlraumgehäusepackung 17 mit Außenkontaktflächen 14 auf der Unterseite 12 der Gehäusepackung 2 verbunden ist. In dieser vierten Ausführungsform der Erfindung besteht die Gehäusepak- kung aus drei Kunststofflagen 3 mit einer vergrabenen Leiterbahnlage 4, während die Gehäusepackung 2 in der dritten Ausführungsform der Erfindung lediglich zwei Kunststofflagen 3 mit dazwischenliegender vergrabener Leiterbahnlage 4 aufweist .
Figur 5 zeigt einen schematischen Querschnitt eines elektronischen Bauteils 1 einer fünften Ausführungsform der Erfin- düng. Diese fünfte Ausführungsform der Erfindung unterscheidet sich von der vierten Ausführungsform dadurch, dass die Abdeckung 18 eine zentrale Öffnung 21 zum Hohlraum 36 aufweist. Diese zentrale Öffnung dient der Gaskopplung beispielsweise eines Gassensors oder kann auch der Schallkopp- lung eines Schallsensors, wie eines Mikrophons oder eines Mi- krohörers dienen.
Figuren 6 bis 12 zeigen schematische Querschnitte durch Komponenten eines Nutzens 24 nach einzelnen Verfahrensschritten zur Herstellung eines elektronischen Bauteils 1 gemäß der ersten Ausführungsform der Erfindung. Komponenten der Figuren 6 bis 12, die gleiche Funktionen wie in den vorhergehenden Fi- guren erfüllen, werden mit gleichen Bezugszeichen gekennzeichnet .
Figur 6 zeigt einen schematischen Querschnitt durch einen Schaltungsträger 26 eines Nutzens 24 mit einer Leiterbahnlage 4 auf seiner Oberseite 27, mit Außenkontaktflächen 14 auf seiner Unterseite 28 und mit Durchkontakten 8 zu den Außenkontakten 14 in einer Bauteilposition 23. Ein derartiger Schaltungsträger 26 kann zur Verstärkung der Formstabilität mit Glasfasern oder Kohlenstoff-Fasern verstärkt sein. Die punktierten Linien 38 kennzeichnen die Grenzen einer Bauteilposition 23 des Nutzens 24. Der Schaltungsträger kann bereits aus vernetztem Kunststoff bestehen und auf seiner Oberseite eine strukturierte Kupferschicht als Leiterbahnlage 4 aufwei- sen. Diese Leiterbahnlage 4 ist über Durchkontakte 8 aus Kupfer oder einer Kupferlegierung mit Außenkontaktflächen 14 verbunden, die auf der Unterseite 28 des Schaltungsträgers 26 vorgesehen sind.
Figur 7 zeigt einen schematischen Querschnitt durch einen Schaltungsträger 26 eines Nutzens 24 nach Aufbringen einer vorvernetzten Kunststofflage 22 auf die Oberseite 27 des Schaltungsträgers 26. Eine derartige vorvernetzte Kunststoff- lage 22 ist im Verhältnis zum bereits vernetzten und ausge- härteten Kunststoff des Schaltungsträgers 26 relativ weich und kann folglich ohne Aufwand allzu großer Kräfte verformt werden. Diese Verformbarkeit eines vorvernetzten Kunststoffs wird in dem nächsten Schritt, der mit den Figuren 8 und 9 gezeigt wird, verwendet, um die Herstellungskosten von elektro- nischen Bauteilen zu vermindern.
Figur 8 zeigt einen schematischen Querschnitt durch einen Halbleiterchip 5 oder einen gedünnten Halbleiterchip 11 mit spitzkegeligen Außenkontakten 7 nach einem Ausrichten des Halbleiterchips 5,11 über einer Bauteilposition 23 des Nutzens 24. Dieser Halbleiterchip 5, 11 ist mit seinen spitzkegeligen Außenkontakten 7 über der Kunststofflage 3 aus vor- vernetzten! Kunststoff 22 angeordnet und wird nach der Positionierung, die in Figur 8 gezeigt wird, in Figur 9 die Kunststofflage 3 mit seinen spitzkegeligen Außenkontakten durchdringen .
Figur 9 zeigt einen schematischen Querschnitt durch eine Bauteilposition 23 eines Nutzens 24 nach Durchdringen der vorvernetzten Kunststofflage 22 mit den spitzkegeligen Außenkontakten des Halbleiterchips 5, 11 und nach Kontaktieren der spitzkegeligen Außenkontakte 7 des Halbleiterchips 5,11 mit einer vergrabenen Leiterbahnlage 4. Durch das Aufbringen der vorvernetzbaren Kunststofflage 22 in Figur 7 wird die ursprünglich auf der Oberseite 27 des Schaltungsträgers 26 angeordnete Leiterbahnlage zu einer vergrabenen Leiterbahnlage 4. In Figur 9 wird diese vergrabene Leiterbahnlage 4 nach Durchdringen der Kunststofflage 3 mit Hilfe der spitzkegeligen Außenkontakte 7 des Halbleiterchips 5 mit dem Halbleiterchip 5 kontaktiert. Dabei prägt sich die Außenseite 6 des Halbleiterchips 5, welche die spitzkegeligen Außenkontakte 7 trägt, in die vorvernetzte Kunststofflage 22 ein.
Figur 10 zeigt einen schematischen Querschnitt durch eine weitere vorvernetzte oberste Kunststofflage 15 eines Nutzens 24 nach einem Positionieren über einer Bauteilposition 23 mit Halbleiterchip 5. Mit dieser obersten Kunststofflage 15, die in Figur 10 positioniert wird, kann, wie es die Figur 11 zeigt, der Halbleiterchip 5 vollständig abgedeckt werden. Figur 11 zeigt einen schematischen Querschnitt durch einen Nutzen 24 nach Aufbringen der weiteren vorvernetzten obersten Kunststofflage 15 und Aushärten der Kunststofflagen 15 und 22 des Nutzens 24 unter elektrischem Verbinden der spitzkegeli- gen Außenkontakte 7 des Halbleiterchips 5 mit der vergrabenen Leiterbahnlage 4. Figur 11 zeigt somit das Ergebnis von zwei Verfahrensschritten, nämlich einmal dem Aufbringen der positionierten obersten Kunststofflage 15 in Pfeilrichtung A, wie sie in Figur 10 gezeigt wird, auf den Nutzen 24 und zusätz- lieh den weiteren Schritt des Aushärtens und Vernetzens der Kunststofflagen 15 und 22 unter gleichzeitigem elektrischem Verbinden der Spitzen der spitzkegeligen Außenkontakte 7 zu der vergrabenen Leiterbahnlage 4, so dass die spitzkegeligen Außenkontakte 7 praktisch zu Durchkontakten 8 durch die mitt- lere der drei Kunststofflagen 3 werden.
Mit dem in Figur 11 fertiggestellten Nutzen werden gleichzeitig mehrere elektronische Bauteile in den Bauteilpositionen 23 des Nutzens hergestellt. Dazu kann der Nutzen in einem Standard-PCB-Format von 18" x 24" ausgeführt sein. Für eine Oberflächenmontage von zusätzlichen Bauteilen auf dem Nutzen kann der Nutzen in mehrere Montagenutzen vereinzelt werden und nach einer Oberflächenmontage von zusätzlichen Bauteilen kann ein Singulieren durch Sägen, Fräsen oder durch Brechen des Nutzens zu einzelnen Multichipmodulen erfolgen.
In der hier gezeigten Ausführungsform wird jedoch ein einzelnes elektronisches Bauteil 1 mit lediglich einem einzelnen elektronischen Halbleiterchip 5, 11 ohne Bestückung der Ober- seite 13 mit weiteren Bauteilen gezeigt, wie es der ersten Ausführungsform der Erfindung entspricht. Figur 12 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 1 nach dem Trennen des Nutzens 24 in einzelne elektronische Bauteile 1. Der schematische Querschnitt, wie er in Figur 12 gezeigt wird, entspricht somit dem schematischen Querschnitt, wie er bereits aus Figur 1 bekannt ist. Die Außenkontaktbälle 29, die hier erst nach dem Vereinzeln der elektronischen Bauteile 1 gezeigt werden, können auch während der Herstellung des Nutzens auf die Außenkontaktflächen 14 des Nutzens aufgebracht werden, bevor der Nutzen durch Sägen, Fräsen oder Brechen in einzelne elektronische Bauteile 1 getrennt wird.

Claims

Patentansprüche
1. Elektronisches Bauteil mit einer Gehäusepackung (2) aus mehreren Kunststofflagen (3), mit mindestens einer ver- grabenen Leiterbahnlage (4) und mit mindestens einem Halbleiterchip (5), der auf einer Außenseite (6) verteilte spitzkegelige Außenkontakte (7) aufweist, wobei die spitzkegeligen Außenkontakte (7) in der Gehäusepak- kung (2) eine der Kunststofflagen (3) durchdringen und Durchkontakte zu der vergrabenen Leiterbahnlage (4) bilden.
2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass das elektronische Bauteil (1) ein Multichipmodul (9) mit mehreren vergrabenen Leiterbahnlagen (4) und mehreren Halbleiterchips (5), die spitzkegelige Außenkontakte (7) aufweisen, ist, wobei die spitzkegeligen Außenkontakte (7) der Halbleiterchips (5) in der Gehäusepackung (2) unterschiedliche Kunststofflagen (3) durchdringen und
Durchkontakte (8) zu unterschiedlichen vergrabenen Leiterbahnlagen (4) bilden.
3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass das elektronische Bauteil (1) vergrabene Halbleiterchips (10) aufweist.
4. Elektronisches Bauteil nach einem der vorhergehenden An- Sprüche, dadurch gekennzeichnet, dass das elektronische Bauteil (1) gedünnte Halbleiterchips (11) mit einer Dicke zwischen 30 und 100 Mikrometern als vergrabene Halbleiterchips (10) aufweisen.
5. Elektronisches Bauteil nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass das Multichipmodul (9) auf der Unterseite (12) und/oder der Oberseite (13) Außenkontaktflächen (14) aufweist.
6. Elektronisches Bauteil nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass das Multichipmodul (9) auf seiner Oberseite (13) Halbleiterchips (5) aufweist, die mit ihren spitzkegeligen Außenkontakten (7) die oberste Kunststofflage (15) durchdringen und Durchkontakte (8) zu einer vergrabenen Leiterbahnlage (4) bilden.
7. Elektronisches Bauteil nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass das Multichipmodul (9) auf seiner Oberseite (13) passive Bauelemente (16) aufweist, die über Durchkontakte (8) in der obersten Kunststofflage (15) mit einer der vergrabenen Leiterbahnlagen (4) verbunden sind.
8. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Hohlgehäusepackung (17) die Kunststofflagen (3), die vergrabene Leiterbahnlage (4) und den mindestens ei- nen Halbleiterchip (5) aufweist, wobei eine der Kunststofflagen (3) eine Abdeckung (18) mit Durchkontakten (8) bildet und eine weitere Kunststofflage (3) den Rahmen (19) der Hohlgehäusepackung (17) aufweist, die von den spitzkegeligen Außenkontakten (7) des Halbleiterchips (5) durchdrungen ist, wobei die spitzkegeligen Außenkontakte (7) mit Durchkontakten (8) der Abdeckung (18) elektrisch verbunden sind.
9. Elektronisches Bauteil nach Anspruch 8, dadurch gekennzeichnet, dass die Hohlgehäusepackung (17) ein Lichtsensorgehäuse oder Chipkameragehäuse ist und die Abdeckung (18) eine trans- parente Kunststofflage (20) aufweist.
10. Elektronisches Bauteil nach Anspruch 8 oder Anspruch 9, dadurch gekennzeichnet, dass die Hohlgehäusepackung (17) ein Drucksensorgehäuse ist und die Abdeckung (18) eine zentrale Öffnung (21) zur Druckkopplung aufweist.
11. Elektronisches Bauteil nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass die Hohlgehäusepackung (17) ein Gassensorgehäuse ist und die Abdeckung (18) eine zentrale Öffnung (21) zum Gasaustausch aufweist.
12. Elektronisches Bauteil nach einem der Ansprüche 8 bis
dadurch gekennzeichnet, dass die Hohlgehäusepackung (17) ein Schallsensorgehäuse ist und die Abdeckung (18) eine zentrale Öffnung (21) zur Schallaufnahme oder Schallabgabe aufweist.
13. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine der Kunststofflagen (3) einen vorvernetzten Kunststoff (22) aufweist.
14. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine der Kunststofflagen (3) Glasfaser- oder Kohlefaserverstärkungen aufweist .
15. Nutzen mit mehreren Bauteilpositionen (23), wobei der Nutzen (24) mehrere Kunststofflagen (3) und mindestens eine vergrabenen Leiterbahnlage (4) aufweist und wobei jede Bauteilposition (23) mindestens einen Halbleiter- chip (5) mit auf einer Außenseite (6) verteilten spitzkegeligen Außenkontakten (7) aufweist, und wobei die spitzkegeligen Außenkontakte (7) in dem Nutzen (24) eine der Kunststofflagen (3) durchdringen und Durchkontakte (8) zu der vergrabenen Leiterbahnlage (4) bilden.
16. Nutzen nach Anspruch 15, dadurch gekennzeichnet, dass jede Bauteilposition (23) ein Multichipmodul (9) mit mehreren vergrabenen Leiterbahnlagen (4) und mehreren Halbleiterchips (5), die spitzkegelige Außenkontakte (7) haben, aufweist, wobei die spitzkegeligen Außenkontakte (7) der Halbleiterchips (5) in dem Nutzen (24) unterschiedliche Kunststofflagen (3) durchdringen und Durchkontakte (8) zu unterschiedlichen vergrabenen Leiter- bahnlagen (4) bilden.
17. Nutzen nach Anspruch 15 oder Anspruch 16, dadurch gekennzeichnet, dass der Nutzen (24) vergrabene Halbleiterchips (10) aufweist .
18. Nutzen nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass der Nutzen (24) gedünnte Halbleiterchips (11) mit einer Dicke zwischen 30 und 100 Mikrometern als vergrabene Halbleiterchips (10) aufweist.
19. Nutzen nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass der Nutzen (24) auf der Unterseite (12) und/oder der Oberseite (13) in jeder Bauteilposition (23) Außenkontaktflächen (14) aufweist.
20. Nutzen nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, dass der Nutzen (24) auf seiner Oberseite (13) in jeder Bauteilposition (23) Halbleiterchips (5) aufweist, die mit ihren spitzkegeligen Außenkontakten (7) die oberste
Kunststofflage (15) durchdringen und Durchkontakte (8) zu einer vergrabenen Leiterbahnlage (4) bilden..
21. Nutzen nach einem der Ansprüche 15 bis 20, dadurch gekennzeichnet, dass der Nutzen (24) auf seiner Oberseite (13) passive Bauelemente (16) aufweist, die über Durchkontakte (8) in der obersten Kunststofflage (15) mit einer der vergrabenen Leiterbahnlagen (4) verbunden sind.
22. Nutzen nach einem der Ansprüche 15 bis 21, dadurch gekennzeichnet , dass der Nutzen (24) in einer der Kunststofflagen (3) für je- de Bauteilposition (23) eine Vertiefung für eine Hohlgehäusepackung (17) mit mindestens einer vergrabenen Leiterbahnlage (4) und mit mindestens einem Halbleiterchip (5) aufweist, wobei eine weitere der Kunststofflagen (3) eine Abdeckung (18) mit Durchkontakten (8) bildet.
23. Nutzen nach einem der Ansprüche 15 bis 22, dadurch gekennzeichnet, dass der Nutzen (24) mindestens eine Kunststofflage (3) eines vorvernetzten Kunststoffs (22) aufweist.
24. Nutzen nach einem der Ansprüche 15 bis 23, dadurch gekennzeichnet, dass der Nutzen (24) mindestens eine Kunststofflage (3) mit Glasfaser- oder Kohlefaserverstärkungen aufweist.
25. Verfahren zur Herstellung mindestens eines elektronischen Bauteils (1) mit einer Gehäusepackung (2) aus mehreren Kunststofflagen (3), mit mindestens einer vergra- benen Leiterbahnlage (4) und mit mindestens einem Halbleiterchip (5), der auf einer Außenseite (6) verteilte spitzkegelige Außenkontakte (7) aufweist, wobei die spitzkegeligen Außenkontakte (7) in der Gehäusepackung (2) eine der Kunststofflagen (3) durchdringen und Durch- kontakte (8) zu der vergrabenen Leiterbahnlage
(4) bilden, das folgende Verfahrensschritte aufweist:
Herstellen eines Schaltungsträgers (26) mit Außenkontaktflächen (14) auf der Unterseite (12) des Schaltungsträgers (26) und einer Leiterbahnlage (4) auf der Oberseite (27) des Schaltungsträgers (26) , wobei die Außenkontaktflächen (14) und die Leiterbahnlage (4) über Durchkontakte (8) durch den Schaltungsträger (26) elektrisch verbunden werden , Herstellen von Halbleiterchips (5) mit spitzkegeligen Außenkontakten (7),
Aufbringen einer vorvernetzten Kunststofflage (22) auf die Leiterbahnlage (4) des Schaltungsträgers (26),
Durchdringen der vorvernetzten Kunststoffslage (22) mit den spitzkegeligen Außenkontakten (7) mindestens eines der Halbleiterchips (5) bis die spitzkegeligen Außenkontakte (7) Durchkontakte (8) zu der Leiterbahnlage bilden und der mindestens eine
Halbleiterchip (5) sich in die vorvernetzte Kunststofflage (22) einprägt,
Aushärten und Vernetzen der vorvernetzten Kunststofflage (22) zu einer Kunststofflage (3) , - Funktionstest des elektronischen Bauteils (1) über die Außenkontaktflächen (14) des Schaltungsträgers (26) .
26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass vor dem' Aushärten und Vernetzen der vorvernetzten Kunststofflage (22) eine weitere vorvernetzte Kunststofflage (22) zur Abdeckung des Halbleiterchips (5) aufgebracht wird.
27. Verfahren nach Anspruch 25 oder Anspruch 26, dadurch gekennzeichnet, dass auf die Leiterbahnlage (4) des Schaltungsträgers (26) eine strukturierte vorvernetzte Kunststofflage (22) mit mindestens einer Vertiefung (25) für eine Hohlgehäusepackung (17) aufgebracht wird.
28. Verfahren nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, dass auf die Leiterbahnlage (4) des Schaltungsträgers (26) mehrere Folgen von Leiterbahnlagen (4) und Kunststofflagen (3) mit Durchkontakten (8) und eingebetteten Halbleiterchips (10) aufgebracht werden, wobei die spitzkegelige Außenkontakte (7) der Halbleiterchips (5) jeweils eine der Kunststofflagen (3) durchdringen und Durchkontakte (8) zu einer der Leiterbahnlagen (4) bilden.
29. Verfahren nach einem der Ansprüche 25 bis 28, dadurch gekennzeichnet, dass auf eine oberste Kunststofflage (15) eine obere Leiterbahnlage (4) aufgebracht wird, die mit Halbleiterchips (5) und/oder passiven Bauelementen (16) zu einem Multichipmodul (9) bestückt wird.
30. Verfahren nach einem der Ansprüche 25 bis 29, dadurch gekennzeichnet, dass die beanspruchten Verfahrensschritte zur Herstellung eines Nutzens (24) mit mehreren Bauteilpositionen (23) durchgeführt werden und der Nutzen (24) abschließend zu einzelnen elektronischen Bauteilen (1) aufgetrennt wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011131362A1 (de) * 2010-04-22 2011-10-27 Schweizer Electronic Ag Leiterplatte mit hohlraum
WO2022067569A1 (zh) * 2020-09-29 2022-04-07 华为技术有限公司 信号传输装置及电子设备

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004043663B4 (de) 2004-09-07 2006-06-08 Infineon Technologies Ag Halbleitersensorbauteil mit Hohlraumgehäuse und Sensorchip und Verfahren zur Herstellung eines Halbleitersensorbauteils mit Hohlraumgehäuse und Sensorchip
US20060211233A1 (en) * 2005-03-21 2006-09-21 Skyworks Solutions, Inc. Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure
US7576426B2 (en) * 2005-04-01 2009-08-18 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component
US8120173B2 (en) 2005-05-03 2012-02-21 Lockheed Martin Corporation Thin embedded active IC circuit integration techniques for flexible and rigid circuits
DE102006025960B4 (de) * 2006-06-02 2011-04-07 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleitereinrichtung
DE102006030581B3 (de) 2006-07-03 2008-02-21 Infineon Technologies Ag Verfahren zum Herstellen eines Bauelements
US7635606B2 (en) * 2006-08-02 2009-12-22 Skyworks Solutions, Inc. Wafer level package with cavities for active devices
US7445959B2 (en) * 2006-08-25 2008-11-04 Infineon Technologies Ag Sensor module and method of manufacturing same
US20080217708A1 (en) * 2007-03-09 2008-09-11 Skyworks Solutions, Inc. Integrated passive cap in a system-in-package
JP2011501410A (ja) * 2007-10-10 2011-01-06 テッセラ，インコーポレイテッド 頑健な多層配線要素および埋設された超小型電子素子とのアセンブリ
KR20150068495A (ko) 2007-11-30 2015-06-19 스카이워크스 솔루션즈, 인코포레이티드 플립 칩 실장을 이용하는 웨이퍼 레벨 패키징
US8900931B2 (en) 2007-12-26 2014-12-02 Skyworks Solutions, Inc. In-situ cavity integrated circuit package
DE102008030842A1 (de) * 2008-06-30 2010-01-28 Epcos Ag Integriertes Modul mit intrinsischem Isolationsbereich und Herstellungsverfahren
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US9407997B2 (en) 2010-10-12 2016-08-02 Invensense, Inc. Microphone package with embedded ASIC
US8823186B2 (en) * 2010-12-27 2014-09-02 Shin-Etsu Chemical Co., Ltd. Fiber-containing resin substrate, sealed substrate having semiconductor device mounted thereon, sealed wafer having semiconductor device formed thereon, a semiconductor apparatus, and method for manufacturing semiconductor apparatus
US9324586B2 (en) 2011-08-17 2016-04-26 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
US9422094B2 (en) 2011-11-15 2016-08-23 Skullcandy, Inc. Packaging for headphones, packaged headphones, and related methods
TWI527505B (zh) * 2013-01-10 2016-03-21 元太科技工業股份有限公司 電路基板結構及其製造方法
CN104576883B (zh) 2013-10-29 2018-11-16 普因特工程有限公司 芯片安装用阵列基板及其制造方法
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
US10529666B2 (en) * 2016-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0920058A2 (de) * 1997-11-25 1999-06-02 Matsushita Electric Industrial Co., Ltd. Modul mit Einbaukomponente und seine Herstellung
EP1041624A1 (de) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Transfermethode ultra-dünner Substrate und Anwendung zur Herstellung von Mehrlagen-Dünnschichtstrukturen
EP1069616A2 (de) * 1999-07-12 2001-01-17 Sony Chemicals Corporation Flexible Mehrlagenleiterplatte
JP2001044226A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6204089B1 (en) * 1999-05-14 2001-03-20 Industrial Technology Research Institute Method for forming flip chip package utilizing cone shaped bumps
EP1111674A2 (de) * 1999-12-20 2001-06-27 Matsushita Electric Industrial Co., Ltd. Modul mit eingebauter Schaltungskomponente, Funkgerät und seine Herstellung
US20030127725A1 (en) * 2001-12-13 2003-07-10 Matsushita Electric Industrial Co., Ltd. Metal wiring board, semiconductor device, and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691289A (en) * 1970-10-22 1972-09-12 Minnesota Mining & Mfg Packaging of semiconductor devices
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
JPH08125344A (ja) 1994-10-26 1996-05-17 Toshiba Corp 印刷配線板の製造方法
JPH08124950A (ja) 1994-10-26 1996-05-17 Toshiba Corp 半導体装置の製造方法
JPH08181175A (ja) 1994-12-22 1996-07-12 Toshiba Corp ワイヤボンディング方法
JP3600295B2 (ja) 1995-01-23 2004-12-15 京セラケミカル株式会社 印刷配線板の製造方法
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
JP3654982B2 (ja) * 1995-12-13 2005-06-02 株式会社東芝 多層印刷配線板の製造方法
JP3514361B2 (ja) * 1998-02-27 2004-03-31 Ｔｄｋ株式会社 チップ素子及びチップ素子の製造方法
US6455442B1 (en) * 1998-04-27 2002-09-24 Ciba Specialty Chemicals Corporation Process for the preparation of UV protective coatings by plasma-enhanced deposition
JP4447143B2 (ja) * 2000-10-11 2010-04-07 新光電気工業株式会社 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0920058A2 (de) * 1997-11-25 1999-06-02 Matsushita Electric Industrial Co., Ltd. Modul mit Einbaukomponente und seine Herstellung
EP1041624A1 (de) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Transfermethode ultra-dünner Substrate und Anwendung zur Herstellung von Mehrlagen-Dünnschichtstrukturen
US6204089B1 (en) * 1999-05-14 2001-03-20 Industrial Technology Research Institute Method for forming flip chip package utilizing cone shaped bumps
EP1069616A2 (de) * 1999-07-12 2001-01-17 Sony Chemicals Corporation Flexible Mehrlagenleiterplatte
JP2001044226A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
EP1111674A2 (de) * 1999-12-20 2001-06-27 Matsushita Electric Industrial Co., Ltd. Modul mit eingebauter Schaltungskomponente, Funkgerät und seine Herstellung
US20030127725A1 (en) * 2001-12-13 2003-07-10 Matsushita Electric Industrial Co., Ltd. Metal wiring board, semiconductor device, and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011131362A1 (de) * 2010-04-22 2011-10-27 Schweizer Electronic Ag Leiterplatte mit hohlraum
US9232647B2 (en) 2010-04-22 2016-01-05 Schweizer Electronic Ag Printed circuit board with cavity
WO2022067569A1 (zh) * 2020-09-29 2022-04-07 华为技术有限公司 信号传输装置及电子设备

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Publication number Publication date
US7319598B2 (en) 2008-01-15
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