WO2004010489A1 - 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 - Google Patents

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drift
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Takashi Hoshino
Shin Harada
Kazuhiro Fujikawa
Satoshi Hatsukawa
Kenichi Hirotsu
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Sumitomo Electric Industries, Ltd.
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a vertical junction field effect and a vertical junction field effect manufacturing method.
  • JFET Junction Field Effect Transistor
  • the JFET has a channel region located between the source electrode and the drain electrode and in contact with the Good electrode, and has a thickness of a depletion layer formed by a pn junction formed by the Good semiconductor layer and the channel semiconductor layer. This is a device that controls the drain current flowing through the channel region by varying the voltage applied to the gate electrode.
  • MOS FET metal oxide film / semiconductor field effect transistor
  • IGBTs insulated gate bipolar transistors
  • thyristors are the mainstream.
  • an electrostatic induction transistor which is a type of JFET, has been developed and commercialized as a power semiconductor.
  • the SIT has a device structure similar to that of the JFET, but the static characteristics of the JFET are pentode characteristics having saturation, whereas the static characteristics of the SIT are triode characteristics characterized by non-saturation. Disclosure of the invention
  • Gap semiconductor materials are attracting attention as semiconductor materials capable of realizing superior power semiconductor devices with higher breakdown voltage, lower loss, higher output and higher frequency operation than silicon.
  • SiC silicon carbide
  • GaN gallium nitride
  • Gap semiconductor materials are attracting attention as semiconductor materials capable of realizing superior power semiconductor devices with higher breakdown voltage, lower loss, higher output and higher frequency operation than silicon.
  • high breakdown voltage and low loss a loss of more than two orders of magnitude can be expected for lkV breakdown voltage compared to silicon.
  • a promising low-loss device has not been developed for a MOS structure device because the surface mobility immediately below the oxide film is small.
  • an advantage of the MOS structure is that it is a voltage-driven normally-off type. Therefore, the inventors have focused on JFET, whose characteristics are characterized by the mobility inside the crystal, which has not been widely developed in silicon, and have come to study a high-voltage low-loss device. In addition, J FET for normally-off devices is possible. In addition, it was determined that a structure in which a current flows in a direction from the front surface to the back surface of the substrate was preferable as a power device, and a vertical JFET was examined.
  • an object of the present invention is to provide a vertical junction field effect transistor having low loss while maintaining high drain withstand voltage, and a method of manufacturing the vertical junction field effect transistor.
  • the vertical junction field effect transistor according to the present invention includes a drain semiconductor section, a drift semiconductor section, a buried semiconductor section, a channel semiconductor section, a source semiconductor section, and a gate.
  • the drift semiconductor unit is provided on the main surface of the drain semiconductor unit, and has first, second, third, and fourth regions extending in a predetermined axial direction intersecting the main surface.
  • the embedded semiconductor section has a conductivity type and a reverse conductivity type of the drift semiconductor section, and is provided on the first, second, and third regions of the drift semiconductor section.
  • the channel semiconductor section is provided along the embedded semiconductor section, has a conductivity type opposite to that of the embedded semiconductor section, and is electrically connected to the fourth region of the drift semiconductor section.
  • the source semiconductor unit is provided on the first region of the drift semiconductor unit and the channel semiconductor unit.
  • the gate semiconductor portion has a conductivity type opposite to that of the drain semiconductor portion, and is provided on the third and fourth regions and the channel semiconductor portion.
  • the good semiconductor portion has a plurality of convex portions extending in a direction from the third region to the fourth region, a channel semiconductor portion is provided between the convex portions, and the convex portion is an embedded semiconductor. Connected to the unit.
  • the buried semiconductor portion and the channel semiconductor portion can be arranged on the drift semiconductor portion.
  • the sum of the loss of the channel semiconductor portion and the loss of the drift semiconductor portion becomes the basic loss of the device. For this reason, if the breakdown voltage of the device is made high by only the channel semiconductor portion, the impurity concentration of the channel becomes low, the channel length becomes long, and the loss of the device becomes large.
  • the channel semiconductor portion can have a high impurity concentration and a short channel length, so that the loss of the channel semiconductor portion can be reduced.
  • the drift semiconductor section can obtain a desired drain withstand voltage depending on the impurity concentration and the thickness thereof, and the loss can be minimized.
  • the vertical junction field-effect transistor includes a drain semiconductor part, a drift semiconductor part, a buried semiconductor part, a channel semiconductor part, a source semiconductor part, and a plurality of gate semiconductor parts.
  • the drift semiconductor portion is provided on a main surface of the drain semiconductor portion, and has first, second, third, and fourth regions extending in a predetermined axial direction intersecting the main surface.
  • the embedded semiconductor section has a conductivity type opposite to that of the drift semiconductor section, and is provided on the first, second, and third regions of the drift semiconductor section.
  • the channel semiconductor section is provided along the embedded semiconductor section, and has a conductivity type opposite to that of the embedded semiconductor section. It has a conductivity type and is electrically connected to the fourth region of the drift semiconductor portion.
  • the source semiconductor unit is provided on the first region of the drift semiconductor unit and the channel semiconductor unit.
  • the plurality of gate semiconductor units have a conductivity type opposite to that of the drain semiconductor unit, and are provided on the third and fourth regions and the channel semiconductor unit.
  • Each of the plurality of gate semiconductor portions extends in a direction from the third region toward the fourth region, and a channel semiconductor portion is provided between the plurality of gate semiconductor portions. It is connected to the embedded semiconductor section.
  • the channel semiconductor portion is provided between the plurality of gate semiconductor portions, the channel semiconductor portion is controlled from both sides. Therefore, the thickness of the channel can be increased and the loss can be reduced.
  • the vertical junction field-effect transistor includes a drain semiconductor section, a drift semiconductor section, a buried semiconductor section, a channel semiconductor section, and a gate semiconductor section.
  • the drift semiconductor portion is provided on the main surface of the drain semiconductor portion, and has first, second, third, and fourth regions extending in a predetermined axial direction intersecting the main surface.
  • the embedded semiconductor portion is provided on the main surface of the drift semiconductor portion, and is provided on first, second, and third regions extending in a predetermined axial direction intersecting with the main surface.
  • the channel semiconductor portion is provided along the buried semiconductor portion, has a conductivity type opposite to that of the buried semiconductor portion, and is electrically connected to the fourth region of the drift semiconductor portion.
  • the gate semiconductor unit has a conductivity type opposite to that of the drift semiconductor unit, and is provided on the third and fourth regions and the channel semiconductor unit.
  • the gate semiconductor portion has a plurality of protrusions extending in a direction from the third region to the fourth region, a channel semiconductor portion is provided between the protrusions, and the drift semiconductor portion has It is connected to the embedded semiconductor section.
  • the drift semiconductor portion has a fifth region extending in the axial direction intersecting the main surface of the drain semiconductor portion, has a conductivity type opposite to that of the drain semiconductor portion, and is provided on the fifth region.
  • the semiconductor device further includes the obtained second semiconductor unit.
  • the second semiconductor portion extends in a predetermined axial direction from the buried semiconductor portion along the source semiconductor portion. According to such a transistor, since the channel semiconductor portion is provided between the buried semiconductor portion and the gate semiconductor portion, the channel semiconductor portion is controlled from both sides. Therefore, the thickness of the channel can be increased and the loss can be reduced.
  • the vertical junction field-effect transistor further includes a first semiconductor unit.
  • the first semiconductor unit is provided on the first and second regions of the drift semiconductor unit and the channel semiconductor unit, and has the same conductivity type as the source semiconductor unit.
  • the dopant concentration of the first semiconductor portion is preferably lower than the dopant concentration of the channel semiconductor portion.
  • the first semiconductor portion is provided between the channel semiconductor portion and the source semiconductor portion.
  • the thickness tolerance of the channel semiconductor portion accompanying the etching can be absorbed. Therefore, individual differences in the electrical characteristics of the vertical junction field effect transistor can be reduced.
  • the vertical junction field-effect transistor includes a drain semiconductor section, a drift semiconductor section, an embedded semiconductor section, a plurality of gate semiconductor sections, a channel semiconductor section, a connection semiconductor section, and a
  • the semiconductor device includes one grouped semiconductor part, a second grouped semiconductor part, and a source semiconductor part.
  • the drift semiconductor portion is provided on a main surface of the drain semiconductor portion, and has first to fifth regions extending in a predetermined axial direction intersecting with a reference surface extending along the main surface.
  • the buried semiconductor section has a conductivity type opposite to that of the drift semiconductor section, and is provided along the reference plane on the first to fourth regions of the drift semiconductor section.
  • the plurality of gate semiconductor units are provided along the reference plane on the second to fourth regions of the drift semiconductor unit, and have the same conductivity type as the buried semiconductor unit.
  • the channel semiconductor section is provided between the embedded semiconductor section and the plurality of gate semiconductor sections and between the plurality of gate semiconductor sections, and has a conductivity type opposite to that of the embedded semiconductor section.
  • the connection semiconductor portion has the same conductivity type as the buried semiconductor portion and the channel semiconductor portion, extends in a predetermined axial direction, and connects the buried semiconductor portion and the plurality of gate semiconductor portions.
  • the first collective semiconductor unit connects the channel semiconductor unit on the first region of the drift semiconductor unit.
  • the second collective semiconductor section connects the channel semiconductor section on the fifth region of the drift semiconductor section.
  • the source semiconductor unit is provided on the first region of the drift semiconductor unit, and is connected to the first collective semiconductor unit.
  • a channel region is provided between the buried semiconductor portion and a plurality of gate semiconductor portions. Therefore, the number of channel regions that can be controlled by the gate semiconductor portion can be increased. Further, the buried semiconductor section and the channel semiconductor section can be arranged on the drift semiconductor section. Therefore, a desired drain withstand voltage can be obtained depending on the thickness of the drift semiconductor portion.
  • the vertical junction field effect transistor includes a drain semiconductor part, a drift semiconductor part, a buried semiconductor part, a plurality of gate semiconductor parts, a channel semiconductor part, and a connection semiconductor part. , A first integrated semiconductor section, a second integrated semiconductor section, a source semiconductor section, and a third connecting semiconductor section.
  • the drift semiconductor portion is provided on the main surface of the drain semiconductor portion, and has first to fifth regions extending in a predetermined axial direction intersecting with a reference surface extending along the main surface.
  • the buried semiconductor section has a conductivity type opposite to that of the drift semiconductor section, and is provided along the reference plane on the first to fourth regions of the drift semiconductor section.
  • the plurality of gate semiconductor units are provided along the reference plane on the second to fourth regions of the drift semiconductor unit, and have the same conductivity type as the buried semiconductor unit.
  • the channel semiconductor section is provided between the buried semiconductor section and the plurality of gate semiconductor sections and between the plurality of gate semiconductor sections, and has a conductivity type opposite to that of the buried semiconductor section.
  • the connection semiconductor section has the same conductivity type as the channel semiconductor section, and connects a plurality of gate semiconductor sections.
  • the first collective semiconductor unit connects the channel semiconductor unit on the first region of the drift semiconductor unit.
  • the second collective semiconductor unit connects the channel semiconductor unit on the fifth region of the drift semiconductor unit.
  • the source semiconductor section is provided on the first region of the drift semiconductor section, and is connected to the first collective semiconductor section.
  • the drift semiconductor portion has a sixth region provided on the main surface and extending in a direction intersecting the main surface.
  • the third connection semiconductor part is a conductive type of the drain semiconductor part. And has a reverse conductivity type and is provided on the sixth region.
  • the third connection semiconductor section is provided along the first collective semiconductor section.
  • the plurality of gate semiconductor units are electrically connected to the embedded semiconductor unit via the third connection semiconductor unit. This allows both the buried semiconductor portion and the plurality of gate semiconductor portions to be used as gates. Therefore, the thickness of the controllable channel is increased.
  • the thickness of the gate semiconductor portion and the thickness of the channel semiconductor portion are smaller than the distance between the buried semiconductor portion on the first region of the drift semiconductor portion and the source semiconductor portion. Is preferred.
  • the thicknesses of the plurality of gate semiconductor portions and the channel semiconductor portion on the second to fourth regions of the drift semiconductor portion are different from those of the drift semiconductor portion. It is preferable that the distance between the buried semiconductor portion and the source semiconductor portion on the first region is smaller than that.
  • the embedded semiconductor portion can be separated from the source semiconductor portion. Thereby, the breakdown voltage between the gate and the source is improved. Also, since the distance between the channel semiconductor portion and the source semiconductor portion is set in the vertical direction, even if this distance is increased, the chip size of the transistor does not increase.
  • the interval between the protrusions of the gate semiconductor portion is determined such that the vertical junction field effect transistor exhibits normally-off characteristics.
  • the distance between the protrusions of the gate semiconductor portion and the distance between the protrusions of the gate semiconductor portion and the buried semiconductor portion are determined by the vertical junction field effect transistor.
  • the effect transistor is determined so as to exhibit normally-off characteristics.
  • the distance between each gate semiconductor portion and the distance between the gate semiconductor portion and the buried semiconductor portion are determined by the vertical junction field-effect transistor.
  • the combined field effect transistor is determined so as to exhibit normally-off characteristics.
  • each gate semiconductor portion is designed such that a depletion layer generated by a diffusion potential between the buried semiconductor portion and the channel semiconductor portion having the opposite conductivity type spreads over the entire channel semiconductor portion. It is easy to reduce the impurity concentration and the thickness of the channel semiconductor portion. Therefore, even if no gate voltage is applied, the channel semiconductor portion can be depleted, and a normally-off transistor can be realized.
  • the channel semiconductor portion has a structure in which low-concentration layers and high-concentration layers are alternately stacked.
  • the drift semiconductor portion of the vertical junction field effect transistor extends along a reference plane intersecting the main surface of the drain semiconductor portion and has the same conductivity type as the conductivity type of the drain semiconductor portion.
  • the loss of the drift semiconductor portion can be reduced. That is, when a voltage is applied so that a drain current flows through the gate semiconductor portion, the drain current controlled by the channel semiconductor portion reaches the drain semiconductor portion via the conductive semiconductor region of the drift semiconductor portion. on the other hand, When a voltage is applied such that a drain current does not flow through the good semiconductor portion, the impurity concentration and the thickness of each semiconductor region are reduced so that both the conductive semiconductor region and the non-conductive semiconductor region of the drift semiconductor portion are depleted. It has been determined and is in a state equivalent to a kind of dielectric.
  • the thickness of the drift semiconductor portion can be reduced to half as compared with the case where the drift semiconductor portion has no conductive semiconductor region and non-conductive semiconductor region. Therefore, in order to realize a desired drain breakdown voltage, the impurity concentration of the conductive semiconductor region can be increased, and the thickness of the drift semiconductor portion can be reduced to half. As a result, the loss of the drift semiconductor part can be reduced.
  • the drain semiconductor portion, the drift semiconductor portion, the buried semiconductor portion, and the like are formed by wide-gap semiconductor materials such as SiC and GaN. It is preferable to form each semiconductor portion such as a gate semiconductor portion, a channel semiconductor portion, a connection semiconductor portion, and a source semiconductor portion. Wide gap semiconductors have excellent characteristics as power device semiconductor materials, such as a large band gap and a high maximum dielectric breakdown strength as compared with silicon. Therefore, particularly low loss can be realized as compared with silicon.
  • a method of manufacturing a vertical junction field-effect transistor includes a step of forming a first semiconductor layer of a first conductivity type on a substrate of a first conductivity type, The surface has first to fourth regions arranged in order in a predetermined axial direction, and a second conductivity type dopant is applied to the first to third regions of the main surface of the first semiconductor layer. And forming a buried semiconductor portion, and forming a second semiconductor layer of the first conductivity type on the first semiconductor layer, and forming the first conductivity type on the second semiconductor layer.
  • a source semiconductor layer Forming a source semiconductor layer, etching at least a source semiconductor layer on at least one of the second, third, and fourth regions of the main surface of the first semiconductor layer so as to reach the first semiconductor layer; Exposing a predetermined region of the second semiconductor layer, the predetermined region includes: a plurality of first portions extending in a predetermined axial direction; And a second part defined to include the part Forming a first semiconductor portion of the second conductivity type by introducing a second conductivity type dopant for the gate semiconductor portion into the plurality of first portions.
  • a second conductivity type dopant for a gate semiconductor portion is introduced into a second portion to form a second semiconductor portion of a second conductivity type. It is preferable that the method further includes a step of forming the second semiconductor portion, wherein the depth of the second semiconductor portion is smaller than the depth of the first semiconductor portion.
  • the first semiconductor portion is formed so as to be connected to the buried semiconductor portion.
  • the method for manufacturing a vertical junction field-effect transistor includes a first semiconductor layer forming step of forming a first conductive type first semiconductor layer on a first conductive type substrate,
  • the main surface of the semiconductor layer has first to fourth regions arranged in order in a predetermined axial direction, and the first to third regions of the main surface of the first semiconductor layer have the second conductivity type.
  • a second conductivity type dopant for the gate semiconductor portion is introduced at a predetermined depth into the second semiconductor layer on the second and third regions on the main surface of the first semiconductor layer to form the second conductivity type.
  • a second semiconductor region forming step of forming a second semiconductor region repeating the second semiconductor layer forming step and the second semiconductor region step until a desired number of second semiconductor layers is obtained; Forming a channel semiconductor portion for forming a gate semiconductor portion and a channel semiconductor portion of the channel semiconductor portion.
  • a second semiconductor layer of a first conductivity type having a predetermined thickness is formed on the first semiconductor layer. And forming a channel semiconductor portion by introducing a dopant of the second conductivity type such that the concentration is maximized at a predetermined depth in the second semiconductor layer, thereby forming a plurality of stacked gate semiconductor portions and a channel semiconductor portion. It is preferable to form a part.
  • the first dopant and the second dopant are so formed that the concentration becomes maximum at a predetermined depth in the second semiconductor layer. It is preferable to alternately introduce these dopants to simultaneously form a plurality of stacked gate semiconductor portions and channel semiconductor portions.
  • a second semiconductor connection region of the second conductivity type is formed so as to connect the insides of the second semiconductor layers to each other. It is preferable to include a connection region forming step.
  • a conductive semiconductor layer of the same conductivity type as the substrate of the first conductivity type is formed. It is preferable that a non-conductive semiconductor layer of a conductivity type opposite to that of the layer is formed on the conductive semiconductor layer, and the first semiconductor layer is formed so that the conductive semiconductor layer is electrically connected to the channel semiconductor portion.
  • a non-conductive semiconductor layer of the opposite conductivity type to the substrate of the first conductivity type is formed. It is preferable that a conductive semiconductor layer having a conductivity type opposite to that of the conductive semiconductor layer is formed on the non-conductive semiconductor layer, and the first semiconductor layer is formed so that the conductive semiconductor layer is electrically connected to the channel semiconductor portion. .
  • the conductive semiconductor layer and the non-conductive semiconductor layer are formed in a direction intersecting the main surface of the substrate. It is preferable to form the first semiconductor layer by forming.
  • the vertical junction field-effect transistor further includes a source electrode electrically connected to the source semiconductor portion and the second semiconductor portion, and the embedded semiconductor portion is connected via the second semiconductor portion. It is preferable to be electrically connected to the source electrode.
  • the buried semiconductor portion and the source semiconductor portion are connected to the same source electrode. It is electrically connected.
  • the capacitance between gate and drain Since the component is a capacitance component between the gate and the source, high-frequency operation is possible.
  • a vertical junction field-effect transistor includes a drain semiconductor section, a drift semiconductor section, a buried semiconductor section, a channel semiconductor section, a source semiconductor section, A first gate semiconductor portion, a first gate electrode, and a source electrode.
  • the drift semiconductor unit is provided on the main surface of the drain semiconductor unit, and has first, second, third, and fourth regions extending in a direction crossing the main surface.
  • the buried semiconductor portion has a conductivity type opposite to that of the drift semiconductor portion, and is provided on the first, second, and fourth regions of the drift semiconductor portion.
  • the channel semiconductor portion is provided along the embedded semiconductor portion on the first and second regions, has a conductivity type different from the conductivity type of the embedded semiconductor portion, and is electrically connected to the third region of the drift semiconductor portion.
  • the source semiconductor section is provided on the first region of the drift semiconductor section and the channel semiconductor section.
  • the first gut semiconductor section has the same conductivity type as the embedded semiconductor section, is electrically connected to the embedded semiconductor section, and is provided on the fourth region of the drift semiconductor section.
  • the first gate electrode is electrically connected to the first good semiconductor part on the fourth region of the drift semiconductor part.
  • the source electrode is electrically connected to the source semiconductor portion on the first region of the drift semiconductor portion, is electrically insulated from the first gate electrode on the first gate electrode, and is connected to the drift semiconductor portion. Are provided on the first, second, third and fourth regions.
  • the buried semiconductor portion and the channel semiconductor portion, and the first gate electrode and the source electrode can be arranged on the drift semiconductor portion.
  • the sum of the loss of the channel semiconductor portion and the loss of the drift semiconductor portion becomes the basic loss of the device. Therefore, if the breakdown voltage of the device is increased by only the channel semiconductor portion, the impurity concentration of the channel becomes lower, the channel length becomes longer, and the device loss increases. Therefore, the following effects can be obtained by providing a channel semiconductor portion for controlling the drain current and a drift semiconductor portion for bearing the breakdown voltage of the device as in the structure of the present invention.
  • the channel semiconductor can increase the impurity concentration and shorten the channel length. The loss of the semiconductor part can be reduced.
  • the vertical junction field-effect transistor preferably further includes a second gate semiconductor unit.
  • the second gate semiconductor unit has a conductivity type opposite to that of the drain semiconductor unit, and is provided on the second region or the second and third regions of the drift semiconductor unit.
  • a channel semiconductor section is provided between the first gate semiconductor section and the second gate semiconductor section.
  • a second gut electrode electrically connected to the second gate semiconductor unit and electrically insulated below the source electrode is provided on the second region or the second and third regions of the drift semiconductor unit.
  • the channel semiconductor portion is provided between the first buried semiconductor portion and the second good semiconductor portion, the channel semiconductor portion is controlled from both sides. Therefore, the thickness of the channel can be increased and the loss can be reduced.
  • the second gate semiconductor portion is connected to the gate electrode by electrically connecting the first gate semiconductor portion and the source semiconductor portion with the source electrode.
  • Feedback capacitance (capacitance between gate and drain) ⁇ mutual conductance is often used as an index indicating the operating frequency of a transistor.
  • connection semiconductor portion is provided in the vertical junction field-effect transistor.
  • the connection semiconductor portion has the same conductivity type as the buried semiconductor portion, penetrates the channel semiconductor portion so as to electrically connect the second gate semiconductor portion and the buried semiconductor portion, and is connected to the first portion of the drift semiconductor portion. It is scattered on the area of 2. According to this structure, the drift semiconductor portion The fourth region and the first gate semiconductor portion can be eliminated, and the device area can be reduced with the same loss.
  • the vertical junction field-effect transistor further includes a first semiconductor unit.
  • the first semiconductor unit is provided on the first region of the drift semiconductor unit and the channel semiconductor unit, and has the same conductivity type as the source semiconductor unit.
  • the impurity concentration of the first semiconductor portion is preferably lower than the impurity concentration of the channel semiconductor portion.
  • the first semiconductor portion is provided between the channel semiconductor portion and the source semiconductor portion.
  • the thickness tolerance of the channel semiconductor portion accompanying the etching can be absorbed. Therefore, individual differences in the electrical characteristics of the vertical junction field effect transistor can be reduced.
  • a vertical junction field-effect transistor has a structure in which at least one of the first and second gate electrodes serves as a gate electrode on the outer periphery of a basic cell (block) or a chip composed of a plurality of transistors. Provided. In the transistor having such a structure, it is preferable that the first gate semiconductor portion and the source semiconductor portion are electrically connected to each other by a source electrode. In such a vertical junction field-effect transistor, a good electrode and a source electrode can be formed at the same time, and as a result, the manufacturing process can be simplified.
  • a heterojunction semiconductor material is provided as a second gate electrode so that the second gate semiconductor portion and the channel semiconductor portion form a heterojunction. May be used. According to the transistor having such a structure, the step of forming the second gate semiconductor portion is not required, and the manufacturing process is simplified.
  • the thickness of the channel semiconductor portion provided on the second region of the drift semiconductor portion is equal to the thickness of the buried portion provided on the first region of the drift semiconductor portion. It is preferable that the distance be smaller than the distance between the embedded semiconductor portion and the source semiconductor portion. According to such a transistor, the buried semiconductor portion and the second gate half The conductor can be separated from the source semiconductor. As a result, the breakdown voltage between the gate and the source is improved. Further, since the distance between the channel semiconductor portion and the source semiconductor portion is set in the vertical direction, even if this distance is increased, the chip size of the transistor does not increase.
  • the thickness of the channel semiconductor portion on the buried semiconductor portion or the drain semiconductor located between the buried semiconductor portion and the second gut semiconductor portion is determined so that the vertical junction field effect transistor exhibits normally-off characteristics.
  • the thickness of the channel semiconductor portion can be determined by etching. For this reason, a channel is formed so that a depletion layer generated by a diffusion potential between each gate semiconductor part or the buried semiconductor part and the semiconductor part and the channel semiconductor part having the opposite conductivity type spreads over the entire channel semiconductor part. It becomes easy to reduce the impurity concentration and the thickness of the semiconductor portion. Therefore, even if no gate voltage is applied, the channel semiconductor portion can be depleted, and a normally-off transistor can be realized.
  • the channel semiconductor portion has a structure in which low-concentration layers and high-concentration layers are alternately stacked.
  • the drift semiconductor portion of the vertical junction field effect transistor extends along a reference plane intersecting the main surface of the drain semiconductor portion and has the same conductivity type as the drain semiconductor portion.
  • the conductive semiconductor region, the non-conductive semiconductor region, and the first to fourth regions of the power drift semiconductor portion are formed in the same direction as the direction in which the first to fourth regions are arranged or in the direction intersecting with the direction.
  • the loss of the drift semiconductor portion can be reduced. That is, when a voltage is applied so that a drain current flows through the gate semiconductor portion, the drain current controlled by the channel semiconductor portion reaches the drain semiconductor portion via the conductive semiconductor region of the drift semiconductor portion. On the other hand, when a voltage is applied so that the drain current does not flow through the good semiconductor portion, the impurity concentration and the thickness of each semiconductor region are so set that both the conductive semiconductor region and the non-conductive semiconductor region of the drift semiconductor portion are depleted. Is determined, and it becomes a state equivalent to a kind of dielectric.
  • the thickness of the drift semiconductor portion can be reduced to half as compared with the case where the drift semiconductor portion has no conductive semiconductor region and non-conductive semiconductor region. Therefore, to achieve a desired drain breakdown voltage, the impurity concentration of the conductive semiconductor region can be increased, and the thickness of the drift semiconductor portion can be reduced to half. As a result, the loss of the drift semiconductor portion is reduced.
  • the drain semiconductor portion, the drift semiconductor portion, and the first gate are formed by a wide-gap semiconductor material such as SiC or GaN. It is preferable to form each semiconductor portion such as a semiconductor portion and a channel semiconductor portion. Wide gap semiconductors have excellent characteristics as power device semiconductor materials, such as a large band gap and a high maximum dielectric breakdown strength compared to silicon. Therefore, a low loss can be realized especially as compared with silicon.
  • a drift semiconductor layer having first, second, third, and fourth regions is formed on a substrate of a first conductivity type. Forming the drift semiconductor layer in the first, second, and fourth regions of the drift semiconductor layer. A step of forming a buried semiconductor portion by introducing an impurity having a conductivity type opposite to the conductivity type, and a channel semiconductor having a conductivity type different from the conductivity type of the buried semiconductor portion on the buried semiconductor portion and the drift semiconductor layer. Forming a source portion on the first region of the drift semiconductor layer; and forming a portion of the drift semiconductor layer on the fourth region having the same conductivity type as that of the buried semiconductor portion.
  • the second region or the second and third regions of the drift semiconductor layer are formed before the step of forming the first gate semiconductor portion. Further comprising the step of introducing an impurity having the same conductivity type as the first gate semiconductor portion to form a second gate semiconductor portion, wherein the second gate semiconductor portion is electrically connected to the second gate semiconductor portion.
  • the second gate electrode is formed in a step of forming the first gut electrode.
  • a method of manufacturing a vertical junction field-effect transistor includes forming a drift semiconductor layer having first, second, third, and fourth regions on a substrate of a first conductivity type. Forming a buried semiconductor portion by introducing an impurity having a conductivity type opposite to that of the drift semiconductor layer into the first, second, and fourth regions of the drift semiconductor layer; Forming a channel semiconductor portion having a conductivity type different from the conductivity type of the buried semiconductor portion on the drift semiconductor layer; forming a source semiconductor portion on the first region of the drift semiconductor layer; Introducing a dopant having the same conductivity type as the buried semiconductor portion into the second region or the second and third regions of the layer to form a second gate semiconductor portion; Embedded semi-conductor on part of the fourth area of the layer By introducing part of the conductivity type the same conductivity type as consisting impurity, and forming a first gate semiconductor portion, which is electrically connected to the second gate one bets semiconductor portion
  • the method preferably includes a step of forming forming
  • a drift semiconductor layer having first, second, third, and fourth regions is formed on a substrate of a first conductivity type.
  • Forming a buried semiconductor portion by introducing impurities having a conductivity type opposite to that of the drift semiconductor layer into the first, second, and fourth regions of the drift semiconductor layer;
  • Embedded in a part of the second region of the semiconductor layer Forming a connection semiconductor portion for electrically connecting the buried semiconductor portion and the second gate semiconductor portion by introducing an impurity having the same conductivity type as the conductivity type of the conductor portion; and Forming a second good electrode electrically connected to the
  • the method of manufacturing the vertical junction field effect transistor prior to the step of forming the source semiconductor portion, a first semiconductor having the same conductivity type as the source semiconductor portion on the channel semiconductor portion is provided.
  • the method further includes a step of forming a semiconductor portion, wherein the impurity concentration of the first semiconductor portion is preferably lower than the impurity concentration of the channel semiconductor portion.
  • a step of forming a drift semiconductor layer includes forming a conductive semiconductor layer having the same conductivity type as a drain semiconductor portion, and forming a conductive semiconductor layer opposite to the conductive semiconductor layer.
  • the non-conductive semiconductor layer is formed in the conductive semiconductor layer, and the drift semiconductor layer is formed so that the conductive semiconductor layer is electrically connected to the channel semiconductor portion.
  • a method for manufacturing a vertical junction field-effect transistor is as follows. In the step of forming a drift semiconductor layer, a drift semiconductor portion and a non-conductive semiconductor layer of the opposite conductivity type are formed; It is preferable that a conductive semiconductor layer of a conductivity type opposite to that of the nonconductive semiconductor layer is formed in the nonconductive semiconductor layer, and the drift semiconductor layer is formed so that the conductive semiconductor layer is electrically connected to the channel semiconductor portion. .
  • FIG. 1A is a perspective view of a vertical J FET according to the first embodiment.
  • Figure 1B shows
  • FIG. 2 is a cross-sectional view of the vertical J FET according to the first embodiment, taken along the line II.
  • FIG. 2A is a perspective view in a drain semiconductor film forming step.
  • FIG. 2B is a perspective view in a drift semiconductor film forming step.
  • FIG. 2C is a perspective view showing a step of forming a buried semiconductor portion.
  • FIG. 3A is a perspective view in a channel semiconductor film forming step.
  • FIG. 3B is a perspective view in a source semiconductor film forming step.
  • FIG. 4A is a perspective view in a source semiconductor part forming step.
  • FIG. 4B is a perspective view in the step of forming the p + type semiconductor region.
  • FIG. 5A is a perspective view in the step of forming the p + type semiconductor portion.
  • FIG. 5B is a perspective view in the thermal oxidation step.
  • FIG. 6A is a perspective view in an opening forming step.
  • FIG. 6B is a perspective view in an electrode forming step.
  • FIG. 7A is a perspective view showing a shallow concave portion forming step.
  • FIG. 7B is a perspective view showing a deep concave portion forming step.
  • FIG. 8 is a perspective view in a gate semiconductor part forming step.
  • FIG. 9 is a perspective view of a vertical JFET according to the fourth embodiment.
  • FIG. 10 is a perspective view of a vertical JFET according to the fourth embodiment.
  • FIG. 11A is a perspective view in a step of forming a p + type semiconductor film.
  • FIG. 11B is a perspective view in a source semiconductor film forming step.
  • FIG. 11C is a perspective view of the step of forming the p + type semiconductor portion.
  • FIG. 12 is a perspective view of a vertical JFET according to the sixth embodiment.
  • FIG. 13A is a perspective view of a vertical JFET according to the seventh embodiment.
  • FIG. 13B is a cross-sectional view of the vertical JFET of the seventh embodiment, taken along the line II-II.
  • FIG. 14A is a perspective view in the step of forming the p + type semiconductor layer.
  • FIG. 14B is a perspective view in the step of forming the p + type connection semiconductor layer.
  • FIG. 15A is a perspective view of the step of forming the p + type gate semiconductor portion.
  • FIG. 15B is a perspective view in the step of forming the p + -type gut semiconductor portion.
  • FIG. 16A is a perspective view showing a channel semiconductor film forming step.
  • FIG. 16B is a perspective view of the source semiconductor film forming step.
  • FIG. 17A is a perspective view showing a source semiconductor part forming step.
  • FIG. 17B is a perspective view of the thermal oxidation step.
  • FIG. 18A is a perspective view in an opening forming step.
  • FIG. 18B is a perspective view in an electrode forming process.
  • FIG. 19A is a perspective view of a vertical JFET according to the ninth embodiment.
  • FIG. 19B is a cross-sectional view of the vertical JFET of the ninth embodiment, taken along the line III-III.
  • FIG. 2OA is a perspective view in a second p + type semiconductor layer forming step.
  • FIG. 20B is a perspective view in the step of forming the P + type connection semiconductor layer.
  • FIG. 21A is a perspective view of the vertical JFET according to the first embodiment.
  • FIG. 21B is a perspective view of the pulse-doped semiconductor portion of the vertical JFET in the first embodiment.
  • FIG. 22A is a perspective view of a vertical type FET showing another embodiment having a pulse dope structure.
  • FIG. 22B is a perspective view of a vertical J FET showing still another form having a pulse dope structure.
  • FIG. 23 is a perspective view of a vertical JFET according to the 12th embodiment.
  • FIG. 24A is a perspective view of a vertical JFET according to the twelfth embodiment.
  • FIG. 24B is a perspective view of the vertical JFET in the 12th embodiment.
  • FIG. 25 is a sectional view of a vertical JFET according to the thirteenth embodiment.
  • FIG. 26 is a cross-sectional view of a vertical JFET showing another mode having a super junction structure.
  • FIG. 27 is a cross-sectional view of a vertical JFET showing yet another mode having a super junction structure.
  • FIG. 28A is a schematic diagram showing a positional relationship between a semiconductor region of a vertical JFET and a gut semiconductor portion in the fourteenth embodiment.
  • FIG. 28B is a schematic diagram showing a vertical JFET according to the thirteenth embodiment.
  • FIG. 28C is a schematic diagram showing a vertical JFET according to still another embodiment.
  • FIG. 29A is a perspective view of a vertical JFET in a drift region forming step.
  • FIG. 29B is a perspective view of the vertical J FET in the p + type semiconductor region forming step.
  • FIG. 29C is a perspective view of the vertical J FET in the source region forming step.
  • FIG. 30 is a cross-sectional view of the vertical J FET according to the sixteenth embodiment.
  • FIG. 31A is a cross-sectional view of the step of forming the drain semiconductor film.
  • FIG. 31B is a cross-sectional view of the drift semiconductor film forming step.
  • FIG. 31C is a cross-sectional view of the Good semiconductor part forming step.
  • FIG. 32A is a cross-sectional view in a step of forming a channel semiconductor film.
  • FIG. 32B is a cross-sectional view of the source semiconductor film forming step.
  • FIG. 32C is a cross-sectional view of the step of forming the source semiconductor unit.
  • FIG. 33A is a cross-sectional view in a step of forming the p + -type gate semiconductor portion.
  • FIG. 33B is a cross-sectional view of the thermal oxidation step.
  • FIG. 33C is a sectional view of the opening forming step.
  • FIG. 34A is a cross-sectional view in a gate electrode formation step.
  • FIG. 34B is a sectional view of the insulating film forming step.
  • FIG. 34C is a cross-sectional view of the step of forming the opening.
  • FIG. 35 is a cross-sectional view in a source electrode forming step.
  • FIG. 36 is a cross-sectional view of the vertical J FET according to the eighteenth embodiment.
  • FIG. 37A is a cross-sectional view in a step of forming a channel semiconductor film.
  • Figure 37B shows FIG. 6 is a cross-sectional view in a step of forming an n-type semiconductor film.
  • FIG. 37C is a cross-sectional view of a step of forming the source semiconductor unit.
  • FIG. 38 is a perspective view of a vertical JFET according to the twentieth embodiment.
  • FIG. 39 is a cross-sectional view of the vertical JFET according to the twenty-first embodiment.
  • FIG. 4OA is a cross-sectional view in the step of forming the p + type gate semiconductor portion.
  • FIG. 40B is a cross-sectional view after the p + -type gut semiconductor portion is formed.
  • FIG. 41 is a cross-sectional view of a vertical JFET according to the second embodiment.
  • FIG. 42A is a cross-sectional view of the vertical JFET according to the twenty-fourth embodiment.
  • Fig. 4 2 is a cross-sectional view of the vertical JFET according to the twenty-fourth embodiment.
  • B is a cross-sectional view of the vertical JFET of the twenty-fourth embodiment, taken along the line IV-IV.
  • FIG. 43A is a sectional view of a vertical JFET according to the twenty-fifth embodiment.
  • FIG. 43B is a cross-sectional view of the pulse-doped semiconductor portion of the vertical JFET in the twenty-fifth embodiment.
  • FIG. 44 is a cross-sectional view of the vertical JFET according to the twenty-sixth embodiment.
  • FIG. 45 is a cross-sectional view of a vertical JFET showing another embodiment having a super junction structure.
  • FIG. 46 is a cross-sectional view of a vertical JFET showing still another mode having a super-joined structure.
  • FIG. 47A is a schematic diagram showing a positional relationship between a semiconductor region of a vertical JFET and a gate semiconductor portion in the twenty-seventh embodiment.
  • FIG. 47B is a schematic diagram showing a vertical J FET in the twenty-seventh embodiment.
  • FIG. 47C is a schematic diagram showing a vertical JFET according to still another embodiment.
  • FIG. 48A is a perspective view of a vertical JFET in a drift region forming step.
  • FIG. 48B is a perspective view of the vertical JFET in the step of forming the p + -type semiconductor region.
  • FIG. 48C is a perspective view of the vertical JFET in the source region forming step.
  • FIG. 1A is a perspective view of a vertical J FE Tla according to a first embodiment.
  • the vertical JFET la is composed of an n + -type drain semiconductor section 2, an n-type drift semiconductor section 3, a p + -type buried semiconductor section 4, and an n-type channel semiconductor section 5. And an n + type source semiconductor section 7 and a p + type gate semiconductor section 8.
  • the vertical JFET 1a has a vertical structure in which majority carriers move in a direction from one surface to the other surface of the element (hereinafter, referred to as "current direction").
  • Figure 1A shows the coordinate system. These coordinates are specified so that the current direction of the JFET is aligned with the y-axis.
  • the n + -type drain semiconductor unit 2 has a pair of opposing surfaces. Further, the n + -type drain semiconductor portion 2 can be a substrate to which a dopant is added. In a preferred embodiment, the substrate is formed of SiC (silicon carbide). As dopants added to SiC, donor impurities such as N (nitrogen), P (phosphorus), and As (arsenic), which are elements of Group 5 of the periodic table, can be used.
  • the n + -type drain semiconductor portion 2 has a drain electrode 2 a on one (back surface) of a pair of surfaces. The drain electrode 2a is formed of a metal.
  • the n-type drift semiconductor portion 3 is provided on the other (front surface) of the pair of surfaces of the n + -type drain semiconductor portion 2.
  • the n-type drift semiconductor unit 3 has first to fourth regions 3a, 3b, 3c, 3d arranged in the y-axis direction on the surface thereof.
  • Each of the first to fourth regions 3a, 3b, 3c, 3d extends in a predetermined axial direction ((-axis direction in FIG. 1), and in a preferred embodiment, a rectangular region It is.
  • a p + type embedded semiconductor unit 4 is provided on the first, second, and third regions 3a, 3b, and 3c. No.
  • the channel semiconductor section 5 is provided on the region 3d of FIG.
  • the conductivity type of the drift semiconductor portion 3 is the same as the conductivity type of the drain semiconductor portion 2, and the dopant concentration of the drift semiconductor portion 3 is lower than the dopant concentration of the drain semiconductor portion 2.
  • the drift semiconductor section 3 is formed of SiC (silicon carbide) to which a dopant is added.
  • the p + type embedded semiconductor unit 4 is provided on the first, second, and third regions 3a, 3b, and 3c.
  • the conductivity type of the buried semiconductor portion 4 is opposite to the conductivity type of the drift semiconductor portion 3.
  • the buried semiconductor section 4 has a higher p-type dopant concentration than the drift semiconductor section 3 has an n-type dopant concentration.
  • the p + type buried semiconductor portion 4 is formed of SiC (silicon carbide) to which a dopant is added.
  • acceptor impurities such as B (boron) and A 1 (aluminum), which are elements of Group 3 of the periodic table, can be used.
  • the n-type channel semiconductor portion 5 is formed on the first to third regions 3a, 3b, 3c and the p + type buried semiconductor portion 4 and on the fourth region 3d. Is provided.
  • the n-type channel semiconductor portion 5 extends in a predetermined axial direction (the y-axis direction in FIG. 1A) along the p + -type embedded semiconductor portion 4.
  • the n-type channel semiconductor section 5 is electrically connected to the n-type drift semiconductor section 3 in the fourth region 3d. Since the conductivity type of the channel semiconductor portion 5 is opposite to the conductivity type of the buried semiconductor portion 4, a pn junction is formed at the interface between the buried semiconductor portion 4 and the channel semiconductor portion 5.
  • the dopant concentration of the n-type channel semiconductor portion 5 is lower than the dopant concentration of the n + -type drain semiconductor portion 2.
  • the n- type channel semiconductor section 5 is formed of SiC to which a dopant is added.
  • the n + -type source semiconductor unit 7 is provided on the first region 3a and the n-type channel semiconductor unit 5.
  • the source semiconductor portion 7 has the same conductivity type as the conductivity type of the drain semiconductor portion 2.
  • the source semiconductor section 7 is connected to the drift semiconductor section 3 via the channel semiconductor section 5.
  • a source electrode 7a is provided on the n + type source semiconductor section 7,
  • Source electrode 7a is formed of metal.
  • An insulating film 9 serving as a silicon oxide film is provided on the n- type source semiconductor unit 7, and the n- type source semiconductor unit 7 is connected to the source electrode 7 a via an opening of the insulating film 9.
  • the p + type gate semiconductor unit 8 is provided on the third and fourth regions 3c and 3d and the channel semiconductor unit 5 as shown in FIG. 1B.
  • the p + type gate semiconductor portion 8 has convex portions 8b, 8c, 8d extending from the third region 3c toward the fourth region 3d (y-axis direction in the figure).
  • the protrusions 8 b, 8 c, and 8 d extend to reach the embedded semiconductor section 4.
  • the protrusions 8b, 8c, 8d are electrically connected to the embedded semiconductor unit 4 on the third region 3c.
  • An n-type channel semiconductor portion 5 is provided between the convex portions 8b, 8c, 8d.
  • the conductivity type of the good semiconductor portion 8 is opposite to the conductivity type of the channel semiconductor portion 5, a pn junction is formed at the interface between the gate semiconductor portion 8 and the channel semiconductor portion 5.
  • the drain current flowing through the n-type channel semiconductor section 5 is controlled by the P + type buried semiconductor section 4 and the p + type gate semiconductor section 8.
  • the p-type dopant concentration of the gate semiconductor section 8 is higher than the n-type dopant concentration of the channel semiconductor section 5.
  • the p + type gate semiconductor section 8 is formed of SiC to which a dopant is added.
  • the channel length (in the y-axis direction in the figure) is greater than 10 times the channel thickness (in the z-axis direction in the figure).
  • a gate electrode 8 a is provided on the surface of the p + -type gate semiconductor unit 8.
  • Gate electrode 8a is formed of metal.
  • Source electrode 7a is formed of metal.
  • An insulating film 9, such as a silicon oxide film, is provided on the p + type gate semiconductor portion 8, and the p + type gate semiconductor portion 8 is connected to the gate electrode 8a through the opening of the insulating film 9. I have.
  • Arrow e indicates a path of a current flowing from the source semiconductor unit 7 to the drain semiconductor unit 2. (Second Embodiment) Next, a method of manufacturing the vertical JFET 1a will be described. 2A to 2C, 3A and 3B, 4A and 4B, 5A and 5
  • FIG. 5B, FIG. 6A and FIG. 6B, FIG. 7A and FIG. It is a perspective view which shows the manufacturing process of type
  • a substrate is prepared as shown in FIG. 2A.
  • an n + type SiC semiconductor substrate is exemplified.
  • the dopant concentration of the substrate is so high that the substrate can be used as the drain semiconductor portion 2.
  • a SiC film 3 is formed on the surface of the n + type drain semiconductor portion 2 by an epitaxy growth method.
  • the thickness T 1 of the S i C film 3 is, for example, ⁇ ⁇ .
  • the conductivity type of the SiC film 3 is the same as the conductivity type of the n + type drain semiconductor portion 2.
  • the dopant concentration of the SiC film 3 is lower than the dopant concentration of the n + -type drain semiconductor portion 2.
  • Dopant DOO concentration of S i C film 3 is, for example, about 1 X 10 16 Zc m 3. From the S i C film 3, an n-type drift semiconductor portion is formed.
  • a step of forming an embedded semiconductor part will be described with reference to FIG. 2C.
  • a mask M1 having a pattern extending in a predetermined axial direction (X-axis direction in the figure) is formed.
  • a dopant A1 is selectively ion-implanted into a region 3e formed on the SiC film 3 to form a P + type buried semiconductor portion 4 having a predetermined depth.
  • the depth D 1 of the p + type embedded semiconductor section 4 is, for example, about 1.2 / m.
  • the dopant concentration of the p + type buried semiconductor section 4 is, for example, about 1 ⁇ 10 / cm 3 .
  • a SiC film 5 is formed on the surface of the p + type buried semiconductor part 4 and the SiC film 3 by an epitaxy method. I do.
  • the thickness T 2 of the S i C film 5 is, for example, about 0.
  • the conductivity type of the SiC film 5 is the same as the conductivity type of the drain semiconductor unit 2.
  • the dopant concentration of the SiC film 5 is lower than the dopant concentration of the drain semiconductor portion 2.
  • the dopant concentration of the SiC film 5 is, for example, about 1 ⁇ 10 17 / cm 3 .
  • the S i C film 5 forms an n-type channel semiconductor portion.
  • the n-type drift Although a single SiC film is formed for the semiconductor portion and the n-type channel semiconductor portion, the SiC film is repeatedly formed for each of the drift semiconductor portion and the channel semiconductor portion. A plurality of film forming steps may be included. In addition, a desired dopant concentration profile can be employed for the SiC film so as to function as a three-diffusion film and three drift semiconductor portions and a channel semiconductor portion.
  • an S i C film 7 for an n + type source semiconductor portion is formed on the surface of the S i C film 5 by an epitaxial growth method.
  • the thickness ⁇ 3 of the SiC film 7 is, for example, about 0.2 m.
  • the conductivity type of the SiC film 7 is the same as the conductivity type of the drain semiconductor unit 2. Further, the dopant concentration of the SiC film 7 is higher than the dopant concentration of the SiC film 5.
  • a step of forming a source semiconductor part will be described with reference to FIG. 4A.
  • a mask M2 having a pattern extending in a predetermined axial direction (X-axis direction in the figure) is formed.
  • the n + type source film 7 and the SiC film 5 are selectively etched.
  • the portion of the n + type source layer 7 and the S i C film 5 covered with the mask M2 remains without being etched, and a semiconductor portion for the n + type source semiconductor portion is formed.
  • the mask M2 is removed.
  • a step of forming a p + -type semiconductor region will be described with reference to FIG. 4B.
  • a mask M3 having a pattern of a predetermined shape is formed.
  • the dopant A 2 is selectively ion-implanted into the regions 5 a, 5 b, and 5 c defined on the S iC film 5 by the mask M 3, and the p + -type semiconductor regions 81, Form 82 and 83.
  • the dopant concentration of the p + -type semiconductor regions 81, 82, and 83 is, for example, about 1 ⁇ 10 18 / cm 3 .
  • P + -Type Semiconductor Part Forming Step A step of forming a p + -type semiconductor part will be described with reference to FIG. 5A.
  • the mask A has a predetermined depth by selectively ion-implanting the dopant A3 into a region defined on the SiC film 5 by the mask M4 (for example, the regions 5a to 5e including the regions 5a to 5c).
  • P + type semiconductor layers 84 and 85 are formed.
  • the dopant concentration of the p + type semiconductor layers 84 and 85 is, for example, about 1 ⁇ 10 18 / cm 3 .
  • the concentration near the surface is about 1 ⁇ 10 19 to 1 ⁇ 10 2 ° cm 3 .
  • the mask M4 is removed. Note that the order of performing the p + type semiconductor layer forming step and the p + type semiconductor portion forming step is interchangeable.
  • Thermal Oxidation Step The step of thermally oxidizing the vertical JFET 1a will be described with reference to FIG. 5B. Thermal oxidation is applied to the vertical JFET 1a. Thermal oxidation treatment, the exposure of the S i C in an oxidizing atmosphere at high temperatures (e.g., about 1 200 ° C), silicon and oxygen chemically reacts silicon oxide film in the semiconductor unit (S i 0 2) is formed Is done. As a result, the surface of each semiconductor portion is covered with oxide film 9.
  • high temperatures e.g., about 1 200 ° C
  • a step of forming an opening for forming a source electrode and a gate electrode will be described with reference to FIG. 6A.
  • the oxide film 9 is selectively etched to form openings 9a and 9b.
  • the surface portions of the source semiconductor section 7 and the gate semiconductor section 8 are respectively exposed. These exposed portions serve as conductive portions to the source electrode and the gate electrode, respectively.
  • the resist mask is removed.
  • Electrode Forming Step A step of forming an electrode will be described with reference to FIG. 6B.
  • a metal film for an ohmic contact electrode for example, nickel (Ni) is deposited on the surface of the vertical JFET 1a.
  • a photoresist mask is formed so that Ni is left only in the source electrode opening 9a and the gut electrode opening 9b, and the Ni metal film is etched to remove the resist.
  • heat treatment is performed in an atmosphere of an inert gas such as nitrogen or argon at a high temperature (for example, about 1000 ° C. for Ni) to form an ohmic contact.
  • Materials for the metal film for the ohmic contact electrode include Ni, tungsten (W), and titanium (Ti). It is not limited to these.
  • a metal film for electrodes such as aluminum (A1) is deposited.
  • a photoresist mask having a predetermined shape is formed.
  • the metal film for the electrode is selectively etched.
  • the material of the electrode metal film may be, but is not limited to, aluminum alloy, copper (Cu), and tungsten (W).
  • the vertical JFET 1a shown in the first embodiment was completed.
  • the p + -type buried semiconductor section 4 and the p + -type gate semiconductor section 8 can be arranged on the n-type drift semiconductor section 3. Therefore, a desired drain withstand voltage can be obtained by increasing the thickness of the n-type drift semiconductor section 3 without increasing the chip size. Therefore, the breakdown voltage between the source and the drain can be improved.
  • carriers flow not only below the n-type channel semiconductor section 5 but also to the n-type drift semiconductor section 3 located below the p + -type embedded semiconductor section 4. Therefore, the on-resistance can be reduced while maintaining the withstand voltage. In other words, this structure is suitable for a high breakdown voltage JFET.
  • the vertical JFET 1a has an n-type channel semiconductor section 5 provided between a p + -type buried semiconductor section 4 and a p + -type gate semiconductor section 8, and a p + -type gate semiconductor section.
  • the n-type channel semiconductor portion 5 is also provided between the eight convex portions. According to this structure, the width of the controllable channel is increased as compared with the case where the channel is controlled from one side of the n-type channel semiconductor unit 5. If the distance A between the p + type buried semiconductor part 4 and the p + type gut semiconductor part 8 is wider than the distance B between the convex parts of the p + type gate semiconductor part 8, the vertical JFET The threshold of 1a is determined.
  • the drain, source, and gate semiconductor portions are formed of SiC.
  • SiC has the following advantages over semiconductors such as Si (silicon) and GaAs (gallium arsenide).
  • the device has a high melting point and a large band gap (forbidden band width), which facilitates high-temperature operation of the device.
  • the insulation breakdown electric field is large, a high breakdown voltage can be achieved.
  • the thermal conductivity is high, there is an advantage that large current and low loss can be easily achieved.
  • the present embodiment is different from the second embodiment in the p + -type semiconductor layer forming step and the p + -type semiconductor portion forming step of the vertical JFET la. Construction method. That is, in the second embodiment, the gate semiconductor portion 8 is formed by the ion implantation method. However, in the present embodiment, the gate semiconductor portion 8 is formed through the following steps. The steps other than the p + -type semiconductor layer forming step and the p + -type semiconductor portion forming step are not described or illustrated. The same components as those in the second embodiment are denoted by the same reference numerals.
  • Step of forming shallow concave portion With reference to Fig. 7A, a step of forming a shallow concave portion in the n-type semiconductor layer 5 will be described.
  • the shallow concave portion forming step is performed subsequently to the source semiconductor part forming step of the second embodiment.
  • a photoresist mask M5 having a pattern of a predetermined shape is formed.
  • the n-type semiconductor layer 5 is selectively etched using the mask M5.
  • the etching depth D 5 is such that it reaches the p + type embedded semiconductor portion 4.
  • the portion of the n-type semiconductor layer 5 covered with the resist pattern remains without being etched, and a shallow concave portion is formed.
  • the mask M5 is removed.
  • a step of forming a deep recess in the n-type semiconductor layer 5 will be described.
  • a photoresist mask M6 having a pattern of a predetermined shape is formed.
  • the n-type semiconductor layer 5 is selectively etched.
  • the etching depth D 6 is such that it reaches the p + type embedded semiconductor portion 4.
  • the portion of the n-type semiconductor layer 5 covered with the resist pattern is etched.
  • a stripe-shaped deep concave portion extending in a predetermined axial direction (y-axis direction in the figure) is formed. After forming the deep recess, the mask M6 is removed.
  • Step of forming gate semiconductor unit a step of forming the gut semiconductor unit will be described.
  • Polysilicon is deposited on the surfaces of the n-type drift semiconductor layer 3, the p + -type buried semiconductor layer 4, and the n-type semiconductor layer 5, and a polysilicon semiconductor portion 8 is formed in the shallow concave portion and the deep concave portion.
  • the polysilicon film is grown by, for example, thermally decomposing SiH 4 (silane) using a chemical vapor deposition method.
  • the conductivity type of the polysilicon semiconductor portion 8 is opposite to the conductivity type of the drain semiconductor portion 2.
  • the dopant concentration of the polysilicon semiconductor portion 8 is higher than the dopant concentration of the n-type semiconductor layer 5. Subsequent to the gate semiconductor part formation step, steps subsequent to the thermal oxidation step are performed. According to the manufacturing method shown in the third embodiment, the channel semiconductor portion and the gate semiconductor portion can be formed by a hetero junction.
  • FIG. 9 is a perspective view of a vertical JFET 1c according to the fourth embodiment. That is, the vertical J FET 1 c according to the fourth embodiment includes the p + -type semiconductor unit 6 on the fifth region 3 e and the p + -type embedded semiconductor unit 4 .
  • FIG. 10 is a perspective view of a vertical J FET 1d according to the fifth embodiment. That is, the vertical type in still another embodiment
  • J FET 1 d includes a p + type semiconductor section 6 on the fifth region 3 e and the p + type embedded semiconductor section 4.
  • the n-type drift semiconductor portion 3 has first to fifth regions 3e, 3a, 3b, 3 arranged in the y-axis direction on the surface thereof. c, 3 d.
  • the p + type semiconductor section 6 is provided on the fifth region 3 e and the p + type embedded semiconductor section 4.
  • the p + -type semiconductor section 6 extends along the n-type channel semiconductor section 5 (see Middle z-axis direction).
  • the conductivity type of the semiconductor section 6 is opposite to the conductivity type of the channel semiconductor section 5.
  • the p-type dopant concentration of the semiconductor section 6 is higher than the n-type dopant concentration of the channel semiconductor section 5.
  • the P + type semiconductor section 6 is formed of SiC to which a dopant is added.
  • the p + -type embedded semiconductor unit 4 is electrically connected to the electrode 6a via the p + -type semiconductor unit 6. You. When the electrode 6a is used as a good electrode, a channel semiconductor portion is also formed between the P + type semiconductor portion and the P + type buried semiconductor portion. Therefore, more current can flow, and the loss is reduced.
  • the p + type embedded semiconductor is connected to the source electrode 7a by connecting the p + type semiconductor portion 6 instead of the electrode 6a.
  • the structure may be such that the part 4 and the source semiconductor part 7 are electrically connected to the same source electrode 7a.
  • the p + type buried semiconductor section 4 has the same potential as the source semiconductor section 7.
  • the capacitance formed between the P + type buried semiconductor portion and the drain semiconductor portion changes from the capacitance between the gate and the drain to the capacitance between the gate and the source, enabling high-frequency operation.
  • FIGS. 11A to 11C a fifth embodiment, which is a modification of the second embodiment, will be described with reference to FIGS. 11A to 11C.
  • the same components as those in the method of manufacturing the vertical JFET 1a described in the second embodiment are denoted by the same reference numerals. .
  • steps after the p + type semiconductor film forming step different from the second embodiment will be described.
  • P + -Type Semiconductor Film Forming Step A step of forming a p + -type semiconductor film will be described with reference to FIG. 11A.
  • the p + type semiconductor film forming step is performed subsequent to the channel semiconductor film forming step.
  • a mask M7 having a pattern of a predetermined shape is formed.
  • the dopant A4 is selectively ion-implanted into the region 51a formed on the SiC film 51 to form the p + type semiconductor layer 61.
  • S i C film 5 The thickness T4 of 1 is such a thickness that a ⁇ + type semiconductor layer 61 reaching the ⁇ + type gut semiconductor portion 4 can be formed by ion implantation.
  • the dopant concentration of the ⁇ + type semiconductor layer 61 is almost the same as that of the ⁇ + type gate semiconductor portion 4.
  • the mask # 7 is removed.
  • the channel semiconductor film forming step and the ⁇ + type semiconductor film forming step are repeatedly performed until the channel semiconductor film and the ⁇ + type semiconductor film have a predetermined thickness.
  • the S An iC film 7 is formed on the ⁇ -type semiconductor layer 5 and the ⁇ + -type semiconductor layer 6, the S An iC film 7 is formed.
  • the conductivity type of the SiC film 7 is the same as the conductivity type of the n + type drain semiconductor unit 2. Further, the dopant concentration of the SiC film 7 is higher than the dopant concentration of the SiC film 5.
  • FIG. 11C A step of forming the p + type semiconductor part will be described with reference to Fig. 11C.
  • a mask M8 having a pattern of a predetermined shape is formed.
  • the dopant A5 is selectively ion-implanted into the region 7a formed on the SiC film 7 to form the p + type semiconductor portion 6.
  • the mask M8 is removed.
  • a source semiconductor portion forming step is performed.
  • the steps after the p + type semiconductor film forming step different from the second embodiment have been described. Other steps are the same as those in the second embodiment, but are not limited thereto.
  • FIG. 12 is a perspective view of a vertical JFET 1 e according to the sixth embodiment. That is, in the fourth embodiment, the n-type channel semiconductor section 5 is configured to be in contact with the n + type source semiconductor section 7 on the first region 3a. On the other hand, in the sixth embodiment, the vertical J FET 1 e is connected between the n-type channel semiconductor section 5 and the n +
  • the P + type gate semiconductor section 4 and the n-type semiconductor section 10 This is particularly suitable for a form in which the distance between them is smaller than the distance between the protrusions of the p + -type gate semiconductor portion 8.
  • the n-type semiconductor unit 10 is provided on the first and second regions 3a, 3b, 3c, 3d and the n-type channel semiconductor unit 5.
  • the conductivity type of the semiconductor section 10 is the same as the conductivity type of the channel semiconductor section 5.
  • the n-type dopant concentration of the semiconductor section 10 is lower than the n-type dopant concentration of the channel semiconductor section 5.
  • the dopant concentration of the n-type semiconductor section 10 is, for example, about 1 ⁇ 10 16 Zcm 3 .
  • the n -type semiconductor portion 10 is formed of SiC (silicon carbide) to which a dopant is added.
  • the n-type channel semiconductor portion 5 is not etched, so that the thickness of the channel semiconductor portion is not affected by the variation due to the etching process. Therefore, individual differences in the electrical characteristics of the vertical J FET 1 e can be reduced.
  • the p + -type buried semiconductor portion 4 is connected to the source electrode 7a by connecting the p + -type semiconductor portion 6 to the source electrode 7a instead of the electrode 6a.
  • the structure may be such that the source semiconductor unit 7 is electrically connected to the same source electrode 7a.
  • the p + type buried semiconductor section 4 has the same potential as the source semiconductor section 7, and the capacitance formed between the P + type buried semiconductor section and the drain semiconductor section is reduced by the gate High-frequency operation is possible instead of capacitance between sources.
  • a seventh embodiment which is a modification of the first embodiment, will be described with reference to FIG. 13A.
  • the same components as those in the configuration of the vertical JFET 1f described in the first embodiment are denoted by the same reference numerals.
  • the configuration of the channel semiconductor unit different from that of the first embodiment will be described.
  • FIG. 13A is a perspective view of a vertical JFET 1f according to the seventh embodiment.
  • the first embodiment differs from the seventh embodiment in the structure of the channel semiconductor portion.
  • the vertical JFET 1 f has an n + -type drain semiconductor section 2, an n- type drift semiconductor section 3, a p + -type gate semiconductor section 4, and an n-type channel semiconductor section 5, , N + type source semiconductor section 7, p + type gate semiconductor section 81, 82, 83 and p + type connection semiconductor section 11.
  • the n-type channel semiconductor unit 5 has n-type channel semiconductor regions 51, 52, and 53.
  • the n-type channel semiconductor region 51 is provided on the second to fourth regions 3 b, 3 c, 3 d and the p + -type gate semiconductor unit 4 of the n-type drift semiconductor unit 3.
  • n-type channel semiconductor region 5 1, p + -type gate semiconductor part 4 and the p + -type Gut between the semiconductor portion 8 1, p + -type gate semiconductor part 81, 82 and between the p + -type gate semiconductor part 8, It is provided between 2, 83.
  • the n-type channel semiconductor region 52 is provided on the fifth region 3 e of the n-type drift semiconductor unit 3, and is connected to the n- type drift semiconductor unit 3 in the fifth region 3 e.
  • the n-type channel semiconductor region 53 is provided on the first region 3 a of the n-type drift semiconductor unit 3.
  • the n-type channel semiconductor region 53 is connected to the n-type channel semiconductor region 52 via the n-type channel semiconductor region 51.
  • the dopant concentration of the n-type channel semiconductor portion 5 is lower than the dopant concentration of the n + type drain semiconductor portion 2.
  • the n-type channel semiconductor portion 5 is formed of SiC to which a dopant is added.
  • the p + type gate semiconductor portions 81, 82, and 83 are provided on the second to fourth regions 3b to 3d.
  • An n-type channel semiconductor region 51 is provided between the p + -type gate semiconductor portions 81, 82, and 83. Since the conductivity types of the gate semiconductor portions 81, 82, 83 and the gate semiconductor portion 4 are opposite to those of the channel semiconductor region 51, the gate semiconductor portions 81, 82, 83, 4 and the channel semiconductor region At the interface with 51, a pn junction is formed.
  • the drain current flowing through the n-type channel semiconductor region 51 is controlled by the P + type gate semiconductor portions 81, 82, 83, and 4.
  • the p-type dopant concentration of the gate semiconductor portions 81, 82, 83, and 4 depends on the channel semiconductor region 5 Higher than 1 n-type dopant concentration.
  • the P + type gate semiconductor portions 81, 82, 83, 4 are formed of SiC to which a dopant is added.
  • a gate electrode 8a is provided on the surface of the p + type gate semiconductor section 83.
  • the gate electrode 8a is formed of a metal.
  • An insulating film 9 such as a silicon oxide film is provided on the p + -type gate semiconductor unit 83, and the p + -type gate semiconductor unit 83 is connected to the good electrode 8 a via an opening of the insulating film 9.
  • the p + type connection semiconductor portion 11 is provided on the third region 3c as shown in FIG. 13B.
  • the conductivity type of the connection semiconductor portion 11 is the same as the conductivity type of the gate semiconductor portion 4.
  • the p + -type connection semiconductor portion 11 extends in the vertical direction (the z-axis direction in the figure) and connects the p + -type gate semiconductor portion 4 to the p + -type gate semiconductor portions 81, 82, and 83.
  • the p-type dopant concentration of the connection semiconductor portion 11 is higher than the n-type dopant concentration of the channel semiconductor region 51.
  • the P + type connection semiconductor portion 11 is formed of SiC to which a dopant is added. Arrow e indicates a path of a current flowing from the source semiconductor unit 7 to the drain semiconductor unit 2.
  • FIGS. 14A and 14B, FIGS. 15A and 15B, FIGS. 16A and 16B, FIGS. 17A and 17B An eighth embodiment, which is a modification of the second embodiment, will be described with reference to FIGS. 18A and 18B.
  • the same components as those in the method of manufacturing the vertical JFET 1a described in the second embodiment are denoted by the same reference numerals. .
  • steps after the channel semiconductor film forming step different from the second embodiment will be described.
  • a step of forming a p + -type semiconductor layer will be described with reference to FIG. 14A.
  • the P + type semiconductor layer forming step is performed subsequent to the channel semiconductor film forming step.
  • a mask M9 having a pattern extending in a predetermined direction (X-axis direction in the figure) is formed.
  • the dopant A6 is selectively ion-implanted into the region 51a defined on the SiC film 51 to form the p + type semiconductor layer 81.
  • the depth D7 of the ion implantation is determined according to the threshold value of the vertical JFET.
  • the mask M9 is removed.
  • a step of forming a p + -type connection semiconductor layer will be described with reference to FIG. 14B.
  • a mask M10 having a pattern of a predetermined shape is formed.
  • the dopant A7 is selectively ion-implanted into the region 51b defined on the SiC film 51 to form the p + type connection semiconductor layer 1111.
  • the depth of the ion implantation is deep enough to reach the P + type gate semiconductor portion 4.
  • the dopant concentration of the p + -type connection semiconductor layer 111 is almost the same as that of the P + -type gate semiconductor portion 4.
  • the mask M10 is removed.
  • Step of forming p + type gate semiconductor portion A step of forming the p + type gate semiconductor portion will be described with reference to FIGS. 15A and 15B. In this step, the channel semiconductor film forming step, the p + type semiconductor layer forming step, and the p + type connecting semiconductor layer forming step are repeated, and the semiconductor layer having the p + type semiconductor layer and the p + type connecting semiconductor layer is n-type doped.
  • the stacked channel portion is formed by depositing on the lift semiconductor portion 3. As a result, a semiconductor layer 5 having a predetermined thickness T5 (in the z-axis direction in the figure) is formed.
  • Step of Forming Channel Semiconductor Film A step of forming an n-type channel semiconductor film will be described with reference to FIG. 16A.
  • a SiC film 54 is formed on the SiC film 5 by an epitaxy growth method.
  • the conductivity type of the SiC film 54 is the same as the conductivity type of the n + type drain semiconductor unit 2.
  • the dopant concentration of the 31 film 54 is lower than the dopant concentration of the drain semiconductor portion 2.
  • a SiC film 7 for an n + type source layer is formed on the surface of the 31 3 film 54 by an epitaxial growth method. I do.
  • the conductivity type of the SiC film 7 is the same as the conductivity type of the drain semiconductor unit 2. Further, the dopant concentration of the SiC film 7 is higher than the dopant concentration of the SiC film 54.
  • Step of Forming Source Semiconductor Part A step of forming the source semiconductor part will be described with reference to FIG. 17A. Pattern extending in the specified axial direction (X-axis direction in the figure) A mask M 11 having a pattern is formed.
  • n + type source layer 7 and the S i C film 54 are selectively etched using the mask Ml.
  • the n + type source semiconductor portion 7 and the n + type source semiconductor portion 7 are formed, while the n + type source layer 7 covered with the resist pattern and the portion 54 a of the SiCJI 54 remain without being etched.
  • the mask Ml 1 is removed.
  • Thermal Oxidation Step A step of thermally oxidizing the vertical JFET 1f will be described with reference to FIG. 17B.
  • the vertical J FET 1 f is subjected to thermal oxidation.
  • Thermal oxidation process when exposed to an oxidizing atmosphere to S i C at elevated temperature (e.g., about 1 20.0 ° C), silicon and oxygen chemically reacts silicon oxide film in the semiconductor portions (S I_ ⁇ 2) is formed Is done. As a result, the surface of each semiconductor portion is covered with oxide film 9.
  • Step of Forming Opening A step of forming an opening for forming a source electrode and a gate electrode is described with reference to FIG. 18A.
  • the oxide film 9 is selectively etched to form openings 9a and 9b.
  • the surface portions of the source semiconductor portion 7 and the gate semiconductor portion 8 are exposed.
  • the exposed portion becomes a conductive portion to the source electrode and the gate electrode.
  • the resist mask is removed.
  • Electrode forming step A step of forming an electrode will be described with reference to FIG. 18B.
  • a metal film for an ohmic contact electrode such as nickel (Ni) is deposited on the surface of the vertical J FET 1f.
  • a photoresist mask is formed so that Ni is left only in the source electrode opening 9a and the gate electrode opening 9b, the Ni metal film is etched, and the resist is removed.
  • a heat treatment is performed in an atmosphere of an inert gas such as nitrogen or argon at a high temperature (for example, about 1000 ° C. for Ni) to form an ohmic contact.
  • the material of the metal film for the ohmic contact electrode may be, but is not limited to, Ni, tungsten (W), titanium (Ti), and the like.
  • a metal film for an electrode such as aluminum (A 1) is deposited.
  • a photoresist mask having a predetermined shape is formed.
  • the metal film for the electrode is selectively etched.
  • the portion of the metal film for the electrode covered with the resist pattern remains without being etched, and becomes the source electrode 7a and the good electrode 8a.
  • the material of the electrode metal film may be, but is not limited to, aluminum alloy, copper (Cu), or tungsten (W). After forming the electrodes, the resist mask is removed.
  • the vertical JFET 1f shown in the first embodiment is completed.
  • the P + -type gate semiconductor sections 81, 82, and 83 are connected to the p + -type gate semiconductor section 4 via the p + -type connection semiconductor section 11.
  • both the p + type connection semiconductor section 11 and the p + type gate semiconductor sections 81, 82, 83 can be used as gates.
  • the gate electrode 8a can be connected to the embedded gate semiconductor portion. Therefore, a channel region is formed between the p + -type gate semiconductor portions 4, 81, 82, and 83. Therefore, the channel region that can be controlled by the gate semiconductor portion can be increased, and the ON resistance can be reduced.
  • FIG. 19A is a perspective view of a vertical J FET 1 g according to the ninth embodiment. That is, the vertical JFET 1 g in the ninth embodiment differs from the vertical JFET 1 f in that the sixth region 3 f and the P + type semiconductor portion 6 are provided on the p + type embedded semiconductor portion 4. .
  • the n-type drift semiconductor portion 3 has, on its surface, first to sixth regions 3f, 3a, 3b, 3 arranged sequentially in the y-axis direction. c, 3d, and 3e.
  • the p + type semiconductor section 6 is provided on the sixth region 3 f and the p + type embedded semiconductor section 4.
  • the p + type semiconductor section 6 extends along the n + type source semiconductor section 7 (in the X-axis direction in the figure).
  • the conductivity type of the p + -type semiconductor portion 6 is opposite to the conductivity type of the n-type channel semiconductor portion 5.
  • the p-type dopant concentration of the semiconductor portion 6 is higher than the n- type dopant concentration of the channel semiconductor portion 5.
  • the p + semiconductor 6 Punts are attached ;!] formed by mouthed SiC.
  • the p + type embedded semiconductor section 4 is electrically connected to the electrode 6a via the p + type semiconductor section 6. It is also possible to use the electrode 6a as a good electrode, and the channel semiconductor portion between the p + type gate semiconductor portion 81 and the p + type buried semiconductor portion 4 has no connection semiconductor portion 11 However, the current path is large and the on-resistance can be reduced.
  • the p + type buried semiconductor portion 4 is connected to the source electrode 7a by connecting the p + type semiconductor portion 6 to the source electrode 7a instead of the electrode 6a.
  • the structure may be such that the source semiconductor unit 7 is electrically connected to the same source electrode 7a.
  • the p + type buried semiconductor section 4 has the same potential as the source semiconductor section 7 and the capacitance between the P + type buried semiconductor section and the drain semiconductor section changes from the gate-drain capacity to the gate-source capacity. High frequency operation becomes possible.
  • FIGS. 20A and 20B a tenth embodiment which is a modification of the eighth embodiment will be described with reference to FIGS. 20A and 20B.
  • the same components as those in the method of manufacturing the vertical JFET 1f described in the eighth embodiment are denoted by the same reference numerals.
  • a p + type semiconductor portion forming step different from that of the eighth embodiment will be described.
  • Step of forming second p + type semiconductor layer A step of forming the p + type semiconductor layer will be described with reference to FIG.
  • the second p + type semiconductor layer forming step is performed subsequent to the p + type semiconductor layer forming step.
  • a mask Ml 2 having a pattern of a predetermined shape is formed.
  • the dopant A 8 is selectively ion-implanted into the region 51 c defined on the SiC film 51 to form the p + type semiconductor layer 61.
  • the depth of the ion implantation is deep enough to reach the p + type buried semiconductor portion 4.
  • the dopant concentration of the p + -type semiconductor layer 61 is similar to that of the p + -type buried semiconductor portion 4.
  • P + -Type Connection Semiconductor Layer Forming Step Referring to FIG. 20B, p + -type connection The step of forming a semiconductor layer will be described. Prior to the formation of the P + type connection semiconductor layer, an n-type semiconductor film 52, a p + type semiconductor portion 82, and a p + type semiconductor portion 62 are formed. A mask Ml3 having a pattern of a predetermined shape is formed. The dopant A 9 is selectively ion-implanted into the region 52 a formed on the n-type semiconductor film 52 by the mask Ml 3 to form the p + -type connection semiconductor portion layer 11. The depth of the ion implantation is deep enough to reach the p + type gate semiconductor portion 81. The dopant concentration of the p + -type connection semiconductor layer 111 is almost the same as that of the p + -type semiconductor layer 61. After the formation of the p + type connection semiconductor layer 111, the mask Ml3 is removed.
  • a channel semiconductor film forming step is performed.
  • a stacked channel portion is formed on the n-type drift semiconductor portion 3 by repeating the channel semiconductor film forming process, the P + type semiconductor layer forming process, the second p + type semiconductor layer forming process, and the p + type connecting semiconductor layer forming process. I do.
  • the steps after the second p + type semiconductor layer forming step different from the eighth embodiment have been described. Other steps are the same as those in the eighth embodiment, but are not limited thereto.
  • a first embodiment which is a modification of the first embodiment, will be described with reference to Figs. 21A and 21B.
  • the same components as those in the configuration of the vertical JFET 1a described in the first embodiment are denoted by the same reference numerals.
  • differences from the first embodiment will be described.
  • FIG. 21A is a perspective view of the vertical JFET 1h in the first embodiment.
  • the eleventh embodiment differs from the first embodiment in the structure of the channel semiconductor unit. That is, in the first embodiment, the channel semiconductor section has a pulse-doped structure.
  • the pulse-doped semiconductor section 12 includes n ⁇ type SiC layers 121 to 124 and n + type SiC layers 125 to 127 arranged alternately. It is configured.
  • the n-type dopant concentration of the SiC layers 121 to 124 is Si. layer Lower than the n-type dopant concentration of 125-127.
  • the dopant concentration of the n-type SiC layers 12 1 to 12 4 is, for example, about 1 ⁇ 10 16 Zc; m 3 .
  • the thickness T6 of the n-type SiC layers 121 to 124 is, for example, about 10 nm. !
  • the salt concentration is 1 ⁇ 10 17 Z cm 3 to 1 ⁇ 10 18 Z cm 3 .
  • the thickness T7 of the n + type SiC layers 125 to 127 is, for example, about 10 nm.
  • the pulse-doped structure can be applied to the vertical JFET 1 # channel semiconductor section described in the seventh embodiment.
  • the pulse-doped structure can also be applied to the vertical J F ⁇ 1 g channel semiconductor portion described in the ninth embodiment, as shown in FIG.
  • the p + type embedded semiconductor section 4 is connected to the source electrode 7a by connecting the p + type semiconductor section 6 instead of the electrode 6a.
  • the source semiconductor section 7 may be electrically connected to the same source electrode 7a.
  • the p + type buried semiconductor portion 4 has the same potential as the source semiconductor portion 7, and the capacitance formed in the P + type buried semiconductor portion and the drain semiconductor portion changes from the gate-to-drain capacitance to the source-to-drain capacitance. Therefore, high-frequency operation becomes possible.
  • Embodiment 12 which is a modified embodiment of Embodiment 1 will be described.
  • the same components as those in the configuration of the vertical JFET 1a described in the first embodiment are denoted by the same reference numerals.
  • differences from the first embodiment will be described.
  • FIG. 23 is a perspective view of a vertical JFET 1n according to the first and second embodiments.
  • the first and second embodiments are different from each other in the structure of the gate semiconductor unit.
  • the vertical J FET ln has the P + type semiconductor section 13 in the gate semiconductor section 4.
  • the p + type semiconductor section 13 is formed between the buried semiconductor section 4 and the channel semiconductor section 5 and the p + type semiconductor section 6.
  • the p + type semiconductor portion 13 is formed of SiC to which A 1 (aluminum) is added as a dopant.
  • the gate semiconductor part 4 is formed of SiC to which B (boron) is added as a dopant.
  • the gate semiconductor section 4 is formed between the p + type semiconductor section 13 and the drift semiconductor section 3.
  • the dopant concentration of the gate semiconductor portion 4 is lower than the dopant concentration of the p + type semiconductor portion 13.
  • the depletion layer also extends to the gate semiconductor portion 4, so that the potential gradient between the gate semiconductor portion and the drift semiconductor portion can be moderated, and the concentration of the electric field is reduced. As a result, the withstand voltage of the vertical JFET is improved.
  • the present structure is also applicable to the gate semiconductor portion of the vertical J FET 1f described in the seventh embodiment. Further, as shown in FIG. 24B, the pulse-doped structure can be applied to the vertical J FET 1 g gate semiconductor unit described in the ninth embodiment.
  • the dopant concentration of the gate semiconductor portion 4 can be made lower than the dopant concentration of the p + type semiconductor portion 13.
  • the depletion layer also extends to the gate semiconductor portion 4, so that the potential gradient between the gate semiconductor portion and the drift semiconductor portion can be moderated, and the concentration of the electric field is reduced.
  • the pressure resistance of the vertical JFET is improved.
  • the p + type embedded semiconductor section 6 is connected to the source electrode 7 a instead of the electrode 6 a to connect the p + type embedded semiconductor section 6. 4 and the source semiconductor section 7 may be electrically connected to the same source electrode 7a.
  • the p + type buried semiconductor section 4 has the same potential as the source semiconductor section 7, and the capacity formed between the P + type buried semiconductor section and the drain semiconductor section changes from the gate-drain capacitance to the source-drain High lap because it changes to the capacity between Wave operation becomes possible.
  • FIG. 25 is a cross-sectional view of the vertical J FET 1r according to the thirteenth embodiment.
  • the thirteenth embodiment differs from the first embodiment in the structure of the drift semiconductor unit. That is, in the first embodiment, the drift semiconductor portion has the same conductivity type as the conductivity type of the n + type drain semiconductor portion 2, but in the first embodiment, the drift semiconductor portion has a different conductivity type. It has a super junction (SJ) structure composed of semiconductor regions.
  • SJ super junction
  • the drift semiconductor portion is provided on the main surface of n + type drain semiconductor portion 2.
  • the drift semiconductor portion has p-type semiconductor regions 31 and 33 and an n-type semiconductor region 32 extending along a reference plane intersecting the main surface of the n + type drain semiconductor portion 2.
  • the p-type semiconductor regions 31 and 33 are arranged so as to sandwich the n-type semiconductor region 32.
  • the junction between the p-type semiconductor region and the n-type semiconductor region is located between the p + -type gate semiconductor portions 41, 42 and the n + -type drain semiconductor portion 2.
  • the p-type semiconductor regions 31 and 33 are located between the p + -type gate semiconductor portions 41 and 42 and the n + -type drain semiconductor portion 2 and the p + -type gate semiconductor portions 41 and 4 2 (in the X-axis direction in the figure).
  • the n-type semiconductor region 32 is formed of an n-type channel semiconductor portion 5 between the p + -type gate semiconductor portion 41 and the p + -type gate semiconductor portion 42 and an n + -type drain semiconductor portion 2. It is located between them and extends along the p + -type gate semiconductor portions 41 and 42 (in the X-axis direction in the figure).
  • the n-type semiconductor region 32 has the same conductivity type as the conductivity type of the drain semiconductor portion 2.
  • FIG. 26 is a cross-sectional view of a vertical JFET 1 s showing another embodiment having a super junction structure. As shown in FIG. 26, the super-junction structure is also applicable to the drift semiconductor section of the vertical J FET 1 f described in the seventh embodiment.
  • Figure 2 is a cross-sectional view of a vertical JFET 1 s showing another embodiment having a super junction structure. As shown in FIG. 26, the super-junction structure is also applicable to the drift semiconductor section of the vertical J FET 1 f described in the seventh embodiment.
  • FIG. 7 is a cross-sectional view of a vertical JFET 1t showing still another form having a super junction structure.
  • the super-junction structure is also applicable to the vertical J FET 1 g drift semiconductor section described in the ninth embodiment.
  • the super junction structure can be applied to the vertical J FET described in the other embodiments.
  • the drift semiconductor portion is configured by a plurality of semiconductor regions having different conductivity types.
  • the drift semiconductor section having such a structure when the drain voltage is high, the entire drift semiconductor section is sufficiently depleted. Therefore, the maximum value of the electric field in the drift semiconductor portion is reduced. Therefore, the thickness of the drift semiconductor portion can be reduced. For this reason, the on-resistance is reduced.
  • the dopant concentrations of the p-type semiconductor regions 31 and 33 and the n-type semiconductor region 32 be substantially the same.
  • the dopant concentration of the p-type semiconductor regions 31 and 33 and the n-type semiconductor region 32 is about 2.7 ⁇ 10 17 cm 3 .
  • the width of the p-type semiconductor regions 31 and 33 and the n-type semiconductor region 32 is about 0.5 m.
  • FIG. 28A is a schematic diagram illustrating a positional relationship between each semiconductor region and a gate semiconductor unit in the fourteenth embodiment.
  • P-type semiconductor regions 31, 33 and n-type semiconductor regions Both 32 extend in a predetermined axial direction (X-axis direction in the figure).
  • the P-type semiconductor regions 31 and 33 are arranged so as to sandwich the n-type semiconductor region 32.
  • the junction between the p-type semiconductor region and the n-type semiconductor region is located below the p + -type gate semiconductor portions 41 and 42.
  • FIG. 28B is a schematic diagram illustrating a positional relationship between each semiconductor region and the gate semiconductor unit in the fourteenth embodiment.
  • Both the p-type semiconductor regions 31 and 33 and the n-type semiconductor regions 32 and 34 extend in a predetermined axial direction (x-axis direction in the figure).
  • the p-type semiconductor regions 31 and 33 are alternately arranged with the n-type semiconductor regions 32 and 34.
  • the junction between the p-type semiconductor region and the n-type semiconductor region is located not only below the P + type gate semiconductor portions 41 and 42 but also between the respective gate semiconductor portions.
  • FIG. 28C is a schematic diagram showing a positional relationship between each semiconductor region and the good semiconductor portion in still another mode.
  • the p-type semiconductor regions 31 and 33 and the n-type semiconductor region 32 all extend in a predetermined axial direction (y-axis direction in the figure).
  • the p-type semiconductor regions 31 and 33 are arranged so as to sandwich the n-type semiconductor region 32. There may be a plurality of n-type semiconductor regions.
  • an n + -type SiC semiconductor substrate is prepared.
  • the n-type impurity concentration of the substrate is so high that the substrate can be used as a drain semiconductor portion.
  • a SiC film 3 is formed on the surface of the n + type drain semiconductor portion 2 by an epitaxy growth method.
  • the thickness 8 of the 31 film 3 is not less than 2.0 / im and not more than 3.0 ⁇ m.
  • the conductivity type of the SiC film 3 is the same as the conductivity type of the drain semiconductor unit 2. Further, the dopant concentration of the SiC film 3 is lower than the dopant concentration of the n + type drain semiconductor portion 2.
  • n-type semiconductor layers 32, 34 and 36 are formed.
  • P-type semiconductor layer forming step A step of forming a p-type semiconductor layer will be described with reference to FIG. Using a predetermined mask M, the dopant A 10 is selectively ion-implanted into the regions 31 a, 33 a, 35 a, and 37 a formed on the n-type semiconductor layer 3 so that the predetermined depth is obtained. P-type semiconductor layers 31 1, 33 1, 35 1, and 37 1 are formed. After forming the p-type semiconductor layer, the mask M is removed.
  • drift semiconductor part forming step A step of forming a drift semiconductor part having a desired thickness will be described with reference to Fig. 29C. That is, the n-type semiconductor layer forming step and the p-type semiconductor layer forming step are alternately repeated to form a drift semiconductor part having a super junction structure on the n + -type drain semiconductor part 2. As a result, a semiconductor layer 3 having a predetermined thickness (the Z- axis direction in the figure) is formed.
  • the method for forming the drift semiconductor portion having the n-type semiconductor region and the p-type semiconductor region has been described above. Other steps are the same as those in the second, sixth, and eighth embodiments, but are not limited thereto.
  • FIG. 30 is a sectional view of a vertical JFET 1 u according to a sixteenth embodiment.
  • the vertical J FET lu is composed of an n + type drain semiconductor section 2, an n-type drift semiconductor section 3, a p-type buried semiconductor section 4, an n-type channel semiconductor section 5, and a p + It has a type gate semiconductor section 6 and an n + type source semiconductor section 7.
  • the vertical J FET lu has a vertical structure in which majority carriers move in a direction from one surface of the device to the other surface (hereinafter, referred to as "current direction").
  • Figure 30 shows the coordinate system. These coordinates are defined so that the current direction of the JFET channel section is aligned with the y-axis.
  • the n + type drain semiconductor portion 2 has a pair of opposing surfaces. Further, the n + -type drain semiconductor portion 2 can be a substrate to which a dopant is added. In a preferred embodiment, the substrate is formed of SiC (silicon carbide). Dopants added to SiC include N (nitrogen), P, which is a group 5 element of the periodic table. Donor impurities such as (phosphorus) and As (arsenic) can be used.
  • the n + type drain semiconductor portion 2 has a drain electrode 2a on one (back surface) of a pair of surfaces. The drain electrode 2a is formed of a metal.
  • the n-type drift semiconductor unit 3 is provided on the other (front surface) of the pair of surfaces of the n + -type drain semiconductor unit 2.
  • the n-type drift semiconductor unit 3 has first to fourth regions 3a, 3b , 3c , 3d arranged on the surface thereof in the y- axis direction in order.
  • the first to fourth regions 3a, 3b, 3c, 3d extend in a predetermined axial direction (x-axis direction in FIG. 30), and are rectangular regions in a preferred embodiment. .
  • a p-type embedded semiconductor section 4 is provided on the first, second, and fourth regions 3a, 3b, and 3d.
  • the channel semiconductor section 5 is provided on the first to third regions 3a, 3b, 3c.
  • the conductivity type of the drift semiconductor portion 3 is the same as the conductivity type of the drain semiconductor portion 2, and the dopant concentration of the drift semiconductor portion 3 is lower than the dopant concentration of the drain semiconductor portion 2.
  • the drift semiconductor portion 3 is formed of SiC (silicon carbide) to which a dopant is added.
  • the p-type embedded semiconductor unit 4 is provided on the first to third regions 3a, 3b, 3c.
  • the conductivity type of the buried semiconductor portion 4 is opposite to the conductivity type of the drift semiconductor portion 3.
  • the p-type buried semiconductor portion 4 is formed of SiC (silicon carbide) to which a dopant is added.
  • acceptor impurities such as B (boron) and A 1 (aluminum), which are Group 3 elements of the periodic table, can be used.
  • the n-type channel semiconductor section 5 is provided on the first to third regions 3a, 3b, 3c.
  • the n-type channel semiconductor section 5 extends along the p-type buried semiconductor section 4 in a predetermined axial direction (y-axis direction in FIG. 30).
  • the n-type channel semiconductor section 5 is electrically connected to the n-type drift semiconductor section 3 in the third region 3c. Since the conductivity type of the channel semiconductor portion 5 is opposite to the conductivity type of the embedded semiconductor portion 4, a pn junction is formed at the interface between the embedded semiconductor portion 4 and the channel semiconductor portion 5.
  • n- type channel half The drain current flowing through the conductor 5 is controlled by the p-type buried semiconductor 4.
  • the dopant concentration of the n-type channel semiconductor section 5 is lower than the dopant concentration of the n + -type drain semiconductor section 2.
  • the n- type channel semiconductor section 5 is formed of SiC to which a dopant is added.
  • the channel length (y-axis in the figure) is greater than 10 times the channel thickness (z-axis in the figure).
  • the p + -type gut semiconductor section 6 is provided on the fourth region 3d and the p-type buried semiconductor section 4.
  • the p + type gate semiconductor section 6 extends in the vertical direction (the X-axis direction in FIG. 30).
  • a gate electrode 6a is provided on the surface of the p + type gate semiconductor section 6.
  • Gate electrode 6a is formed of metal.
  • the p + -type gate semiconductor section 6 connects the p-type buried semiconductor section 4 to the gate electrode 6a.
  • the n + -type source semiconductor unit 7 is provided on the first region 3a and the n-type channel semiconductor unit 5.
  • the source semiconductor portion 7 has the same conductivity type as the conductivity type of the drain semiconductor portion 2.
  • the source semiconductor section 7 is connected to the drift semiconductor section 3 via the channel semiconductor section 5.
  • a source electrode 7 a is provided on the n + -type source semiconductor unit 7.
  • Source electrode 7a is formed of metal.
  • the n-type channel semiconductor section 5 is insulated from the source electrode 7a by insulating films 8 and 9 such as silicon oxide films.
  • FIGS. 31A to 31C, 32A to 32C, 33A to 33C, 34A to 34C, and 35 show the vertical J FET 1 u according to the 17th embodiment. It is sectional drawing which shows the manufacturing process.
  • a substrate is prepared as shown in FIG. 31A.
  • an n + type SiC semiconductor substrate is exemplified.
  • the dopant concentration of the substrate is so high that the substrate can be used as the drain semiconductor portion 2.
  • a SiC film 3 is formed on the surface of the n + type drain semiconductor portion 2 by an epitaxy growth method. S i
  • the film thickness T 1 of the C film 3 is, for example, 10 m.
  • the conductivity type of the SiC film 3 is the same as the conductivity type of the n + -type drain semiconductor unit 2.
  • the dopant concentration of the SiC film 3 is lower than the dopant concentration of the n + -type drain semiconductor portion 2.
  • the dopant concentration of S i Cfl 3 is, for example, about 1 ⁇ 10 16 / cm 3 . From the S i C film 3, an n-type drift semiconductor portion is formed.
  • a step of forming an embedded semiconductor section will be described with reference to FIG. 31C.
  • a mask Ml having a pattern extending in a predetermined axial direction (X-axis direction in the figure) is formed.
  • a dopant A1 is selectively ion-implanted into a region 3e formed on the SiC film 3 to form a p-type buried semiconductor portion 4 having a predetermined depth.
  • the depth D 1 of the p-type buried semiconductor section 4 is, for example, about 1.2 m.
  • the dopant concentration of the p-type buried semiconductor portion 4 is, for example, IX It is about.
  • a SiC film 5 is formed on the surface of the p-type buried semiconductor portion 4 and the SiC film 3 by an epitaxy method. .
  • the thickness T 2 of the SiC film 5 is, for example, about 0.3 ⁇ .
  • the conductivity type of S i Cfl 5 is the same as the conductivity type of n + type drain semiconductor unit 2.
  • the dopant concentration of the SiC film 5 is lower than the dopant concentration of the n + type drain semiconductor portion 2.
  • the dopant concentration of the SiC film 5 is, for example, about 1 ⁇ 10 17 cm 3 .
  • an n-type channel semiconductor portion is formed.
  • the S i C film is formed for each of the drift semiconductor portion and the channel semiconductor portion.
  • a plurality of film forming steps for repeatedly forming a film may be included.
  • a desired dopant concentration profile can be adopted for the SiC film so that the SiC film 3 functions as a drift semiconductor part and a channel semiconductor part.
  • an S i C film 7 for an n + type source layer is formed on the surface of the S i C film 5 by an epitaxial growth method. I do.
  • the thickness T 3 of the SiC film 7 is, for example, about 0.2 ⁇ m.
  • the conductivity type of the SiC film 7 is the same as the conductivity type of the n + type drain semiconductor unit 2. Further, the dopant concentration of the SiC film 7 is higher than the dopant concentration of the SiC film 5.
  • a mask M2 having a pattern extending in a predetermined axial direction (X-axis direction in the figure) is formed.
  • Step of Forming Source and Channel Semiconductor Part A step of forming the source semiconductor part will be described with reference to FIG. 32C.
  • the n + type source layer 7 and the SiC film 5 and the SiC film 3 are selectively etched until the depth reaches D2.
  • the portion of the n + type source layer 7 and the S i C film 5 covered with the mask M2 remains without being etched, and becomes an n + type source semiconductor portion.
  • the thickness T4 of the SiC film 3 on the surface of the P-type buried semiconductor portion that is not covered with the mask greatly affects the characteristics of JFET (intrinsic channel semiconductor portion).
  • the etching depth D 2 is, for example, about 0.4 / im, and the thickness T 4 of the etched SiC film 3 is, for example, about 0.1 ⁇ .
  • the mask # 2 is removed.
  • a mask # 3 having a pattern extending in a predetermined axial direction (X-axis direction in the figure) is formed.
  • [0176] (Step of Forming ⁇ + Semiconductor Portion) A step of forming a ⁇ + type gate semiconductor portion will be described with reference to FIG. 32C. Using the mask # 3, the dopant A2 is selectively ion-implanted into the region 5a formed on the SiC film 5 to form the p + type gate semiconductor portion 6. Referring to FIG. 33A, a p + -type gate semiconductor portion 6 reaching the p-type buried semiconductor portion 4 is formed in the semiconductor portion 5. After forming the p + type semiconductor portion, the mask M3 is removed.
  • Thermal Oxidation Step A step of thermally oxidizing the vertical JFET 1u will be described with reference to FIG. 33B. Thermal oxidation is applied to the vertical J FET 1 u. Thermal oxidation treatment, the exposure of the S i C in an oxidizing atmosphere at high temperatures (e.g., about 1 200 ° C), silicon and oxygen chemically reacts silicon oxide film in the semiconductor unit (S i 0 2) is formed Is done. As a result, the surface of each semiconductor portion is covered with the oxide film 8.
  • high temperatures e.g., about 1 200 ° C
  • FIG. 33C a process for forming a gate electrode was performed.
  • the step of forming the opening will be described.
  • the oxide film 8 is selectively etched using a photoresist mask to form an opening.
  • the surface portions of the p + -type good semiconductor portion 6 and the n + -type source semiconductor portion 7 are exposed.
  • the exposed portions serve as conductive portions to the gate electrode and the source electrode, respectively.
  • the resist mask is removed.
  • Electrode formation step The step of forming an electrode will be described with reference to Fig. 34A.
  • a metal film for an electrode such as Ni is deposited.
  • a photoresist mask having a predetermined shape is formed.
  • the metal film for the electrode is selectively etched.
  • the portion of the electrode metal film covered with the resist pattern remains without being etched, and becomes the gate electrode 6a and the source ohmic electrode 7a.
  • the resist mask is removed.
  • an insulating film 9 such as Si ⁇ 2 and Si ON is formed by CVD (Chemical Vapor Deposition) or the like.
  • a step of forming an opening for forming a source electrode will be described with reference to FIG. 34C.
  • oxide film 8 and insulating film 9 are selectively etched to form contact holes 9a.
  • the surface portion of the source ohmic electrode 7a is exposed.
  • the exposed portion becomes a conductive portion to the source electrode.
  • the contact hole 9a is provided so as to reach the source ohmic electrode 7a. After forming the contact holes 9a, the resist mask is removed.
  • Source electrode 7b is formed so as to be in contact with the surface of source semiconductor unit 7.
  • Source electrode 7b is in contact with source semiconductor section 7 through contact hole 9a shown in FIG. 34C.
  • Aluminum (A 1) and A 1 alloy are preferable as the material of the wiring metal film from the viewpoint of low resistance, ease of fine processing and adhesion, but copper (Cu) and tungsten (W) are preferred.
  • the present invention is not limited to these.
  • the vertical JFET lu shown in the sixteenth embodiment was completed.
  • the p-type buried semiconductor section 4 and the n-type channel semiconductor section 5 can be arranged on the n-type drift semiconductor section 3. Therefore, a desired drain withstand voltage can be obtained by increasing the thickness of the n-type drift semiconductor section 3 without increasing the chip size. Therefore, the breakdown voltage between the source and the drain can be improved.
  • carriers flow not only below the n-type channel semiconductor section 5 but also to the n-type drift semiconductor section 3 located below the p-type buried semiconductor section 4. Therefore, the on-resistance can be reduced while maintaining the withstand voltage. In other words, this structure is suitable for a high breakdown voltage JFET.
  • the drain, source, and gate semiconductor portions are formed of SiC.
  • S i C has the following advantages over semiconductors such as S i (silicon) and G aAs (gallium arsenide).
  • the device has a high melting point and a large band gap (forbidden band width), which facilitates high-temperature operation of the device.
  • the insulation breakdown electric field is large, high breakdown voltage and low loss can be achieved.
  • heat radiation is facilitated because of high thermal conductivity.
  • FIG. 36 is a cross-sectional view of the vertical JFET 1V according to the eighteenth embodiment.
  • the eighteenth embodiment and the sixteenth embodiment differ in the structure of the channel region. That is, in the sixteenth embodiment, the configuration is such that the n-type channel semiconductor section 5 contacts the n + -type source semiconductor section 7 on the first region 3a.
  • the vertical J FET 1 v further includes an n ⁇ type semiconductor section 10 between the n type channel semiconductor section 5 and the n + type source semiconductor section 7. . According to this structure, since the n-type channel semiconductor portion 5 is not etched, the thickness of the channel semiconductor portion is not affected by the variation due to the etching process. Therefore, individual differences in the electrical characteristics of the vertical J FET lv can be reduced.
  • the n-type semiconductor unit 10 is provided on the first to third regions 3a, 3b, 3c and the n-type channel semiconductor unit 5.
  • the conductivity type of the semiconductor section 10 is the same as the conductivity type of the channel semiconductor section 5.
  • the dopant concentration of the n_ type semiconductor section 10 is lower than the dopant concentration of the n-type channel semiconductor section 5.
  • the dopant concentration of the n_ type semiconductor unit 10 is, for example, about 1 ⁇ 10 / Zcm 3 .
  • the n-type semiconductor portion 10 is made of SiC (silicon carbide) to which a dopant is added.
  • the channel structure including the n-type semiconductor portion and the n-type semiconductor portion described in the present embodiment is applicable to not only the sixteenth embodiment but also all the embodiments described below (twentieth embodiment). To the twenty-eighth embodiment).
  • FIGS. 37A to 37C a ninth embodiment which is a modification of the 17th embodiment will be described with reference to FIGS. 37A to 37C.
  • the manufacturing method of the vertical JFET in the nineteenth embodiment is described in the seventeenth embodiment.
  • the same components as those in the method of manufacturing the vertical JFET 1u are denoted by the same reference numerals.
  • a step of forming a channel semiconductor film, a step of forming an n-type semiconductor film, and a step of forming a source semiconductor portion different from the seventeenth embodiment will be described.
  • the channel semiconductor film forming step is performed subsequent to the good semiconductor part forming step.
  • a SiC film 5 is formed on the surface of the p + type gate semiconductor portion 4 and the SiC film 3 by an epitaxy method.
  • the thickness T 6 of the SiC film 5 is, for example, about 0.1 ⁇ .
  • the conductivity type of the SiC film 5 is the same as the conductivity type of the n + type drain semiconductor unit 2.
  • the dopant concentration of the SiC film 5 is lower than the dopant concentration of the n + -type drain semiconductor portion 2.
  • the dopant concentration of the SiC film 5 is, for example, about 1 ⁇ 10 17 / cm 3 . From the SiC film 5, an n-type channel semiconductor portion is formed.
  • an S i C film 10 is formed on the surface of the S i C film 5 by an epitaxy growth method.
  • the thickness T 7 of S i Cfl 10 is, for example, about 0.
  • the conductivity type of the S i C film 10 is the same as the conductivity type of the S i C film 5.
  • the dopant concentration of the SiC film 10 is lower than the dopant concentration of the SiC film 5.
  • the dopant concentration of the SiC film 10 is, for example, about 1 ⁇ 10 16 Z cm 3 . From this S i C film 10, an n-type semiconductor portion is formed.
  • Step of Forming Source Semiconductor Film Subsequently, a step of forming a source semiconductor film will be described with reference to FIG. 37B.
  • An S i C film 7 for an n + type source layer is formed on the surface of the S i C film 10 by an epitaxial growth method.
  • the thickness of the SiC film 7 is, for example, about 0.
  • the conductivity type of the SiC film 7 is the same as the conductivity type of the n + -type drain semiconductor unit 2.
  • the dopant concentration of S i C film 7 is higher than the dopant concentration of S i C film 10, for example, about l X l O / cm 3.
  • Step of forming source semiconductor portion A step of forming the source semiconductor portion will be described with reference to Fig. 37C.
  • Mask M having a pattern covering a predetermined area Form 4.
  • the n + type source layer 7 and the n ⁇ type semiconductor layer 10 are selectively etched using the mask M4.
  • the etching depth D 3 is a depth that does not reach the semiconductor layer 5.
  • the channel semiconductor film forming step, the n- type semiconductor film forming step, and the source semiconductor part forming step different from the seventeenth embodiment have been described above. Subsequent to the source semiconductor part forming step, a P + type semiconductor part forming step is performed. Other steps are the same as in the seventeenth embodiment. According to the method of manufacturing the vertical JFET in this embodiment, the SiC film 5 is not etched in the source semiconductor portion forming step. Therefore, the thickness of the channel semiconductor portion is not affected by the variation due to the etching process. Therefore, individual differences in electrical characteristics of transistors can be reduced.
  • FIG. 38 is a perspective view of the vertical J FET 1 w.
  • the vertical J FET lw has an n + type drain semiconductor section 2, an n type drift semiconductor section 3, a p + type gate diffusion semiconductor section 41, 42, 43, 44, 45, It has an n-type channel semiconductor section 5 and an n + -type source semiconductor section 7 having a batch source electrode 7a on its surface.
  • the p + type gate diffusion semiconductor sections 41 to 45 control the role of gate wiring for external connection provided on the outer periphery of the basic cell of the transistor / semiconductor chip and control of the channel width. It also has a function as a gate. That is, the p + -type gate diffusion semiconductor portions 41 to 45 are formed so as to be embedded in the n-type channel semiconductor portion 5 at predetermined intervals in the y-axis direction. Each of the p + type gut diffusion semiconductor portions 41 to 45 extends in a predetermined axial direction (the X-axis direction in FIG. 38). In a preferred embodiment, the p + -type gate diffusion semiconductor portions 41 to 45 are doped with a dopant. It is formed of SiC (silicon carbide). The gate electrode 4a is provided so as to surround a collective source electrode 7a described later.
  • the n + -type source semiconductor unit 7 is provided on the n-type channel semiconductor unit 5.
  • the source semiconductor section 7 has the same conductivity type as the conductivity type of the drain semiconductor section 2.
  • the n + -type source semiconductor unit 7 is connected to the n-type drift semiconductor unit 3 via the n-type channel semiconductor unit 5.
  • a batch source electrode 7 a is provided on the surface of the n + type source semiconductor section 7.
  • Collective source electrode 7a is formed of metal. Further, the p + -type gate diffusion semiconductor section 41 and the n + -type source semiconductor section 7 are electrically connected by the collective source electrode 7a.
  • Fig. 39 is a cross-sectional view of the vertical JFET 1x in the twenty-first embodiment.
  • the structure of the gate semiconductor unit is different between the twenty-first embodiment and the sixteenth embodiment. That is, in the twenty-first embodiment, the p + -type gut semiconductor portion 11 is provided on the second and third regions 3 b and 3 c and the n-type channel semiconductor portion 5.
  • the conductivity type of the gate semiconductor portion 11 is opposite to the conductivity type of the channel semiconductor portion 5. Since the p-type dopant concentration of the gate semiconductor portion 11 is higher than the n-type dopant concentration of the channel semiconductor portion 5, the depletion layer extends to the channel semiconductor portion. p
  • the dopant concentration of the + -type gate semiconductor portion 11 is, for example, about 1 ⁇ 10 18 Z C m 3 . is there.
  • the P-type gate semiconductor portion 11 is formed of SiC to which a dopant has been added.
  • the thickness of the p-type gate semiconductor portion is, for example, about 0.3 / im. Since the vertical J FET lx has the n-type channel semiconductor section 5 between the p-type buried semiconductor section 4 and the p-type gate semiconductor section 11, the channel can be controlled from both sides of the n-type channel semiconductor section 5. According to this structure, the width of the controllable channel is increased as compared with the case where the channel is controlled from one side of the n-type channel semiconductor unit 5. As a result, a structure in which normally-off is easily realized is provided.
  • FIGS. 40A and 40B Regarding the method of manufacturing the vertical JFET in the second embodiment, the same components as those in the method of manufacturing the vertical JFET 1u described in the seventeenth embodiment are denoted by the same reference numerals. .
  • a description will be given of a p + -type gate semiconductor portion forming step different from that of the seventeenth embodiment.
  • the p + -type gate semiconductor part forming step is performed subsequent to the p + -type semiconductor part forming step.
  • a process of forming a p + type good semiconductor portion will be described.
  • a dopant A2 is selectively ion-implanted into a region 5a on the SiC film 5 to form a P + type gate semiconductor portion 11 having a predetermined depth. I do.
  • the thickness D4 of the channel layer formed by forming the P + type gate semiconductor portion 11 is determined according to the threshold value of the vertical JFET. For example, D4 is about 0.2 // in.
  • the mask M3 is removed.
  • the result is a vertical JFET as shown in Figure 40B.
  • the p + type gate semiconductor portion forming process different from the seventeenth embodiment has been described above.
  • a thermal oxidation step is performed.
  • the other steps are the same as those in the seventeenth embodiment, but are not limited thereto.
  • FIG. 41 is a cross-sectional view of the vertical JFET 1y according to the twenty-third embodiment.
  • the 23rd embodiment differs from the 16th embodiment in the structure of the gate semiconductor portion. That is, in the twenty-third embodiment, the vertical J FET ly includes the p + -type gate semiconductor portion 12.
  • the pn junction between the n-type channel semiconductor section 5 and the p + -type gate semiconductor section 12 is a hetero junction.
  • the n-type channel semiconductor section 5 is formed of SiC.
  • the p + type gate semiconductor section 12 is formed of polysilicon. This eliminates the need for the SiC epitaxy growth step for forming the p + -type gate semiconductor portion 11 shown in the second embodiment, and allows the vertical JFET 1y to be easily configured.
  • FIG. 42A is a cross-sectional view of a vertical JFET 1z according to the twenty-fourth embodiment.
  • the twenty-fourth embodiment differs from the sixteenth embodiment in the structure of the gate semiconductor unit. That is, in the twenty-fourth embodiment, the p + -type gate semiconductor unit 4 and the p + -type good semiconductor unit 11 sandwich the channel region.
  • the vertical J FET lz further includes a p + -type semiconductor section 13 provided in the channel region of the n-type channel semiconductor section 5.
  • the P + type semiconductor section 13 is provided on the region 4 a of the p + type gate semiconductor section 4.
  • the p + type semiconductor portion 13 is provided so as to partially penetrate the n type channel semiconductor portion 5. [0209] FIG.
  • the p + type semiconductor sections 13 are arranged in the n-type channel semiconductor section 5 at predetermined intervals in the X-axis direction.
  • the dopant concentration of the p + -type semiconductor portion 13 is higher than the dopant concentration of the n-type channel semiconductor portion 5. For this reason, the depletion layer mainly extends into the n-type channel semiconductor section 5.
  • the p + type semiconductor portion 13 is formed of SiC to which a dopant is added.
  • the p + -type gate semiconductor unit 4 is electrically connected to the p + -type gate semiconductor unit 11 via the p + -type semiconductor unit 13. Thereby, the same potential is applied to the p + -type gate semiconductor portion 4 and the p + -type gate semiconductor portion 11, so that the thickness of the channel layer can be increased.
  • FIG. 43A is a cross-sectional view of a vertical J FET 10a according to the twenty-fifth embodiment.
  • the twenty-fifth embodiment differs from the sixteenth embodiment in the structure of the channel semiconductor unit. That is, in the twenty-fifth embodiment, the channel semiconductor unit has a pulse dope structure.
  • the pulse-doped semiconductor section 14 is configured by alternately stacking n- type SiC layers 141 to 144 and n + type SiC layers 145 to 147. Further, the dopant concentration of the n ⁇ type S 1 ⁇ layers 141 to 144 is lower than the dopant concentration of the n + type S 1 ⁇ layers 145 to 147.
  • the dopant concentration of the n-type SiC layers 141 to 144 is, for example, about 1 ⁇ 10 16 cm 3 .
  • the thickness T8 of the n-type SiC layers 141 to 144 is, for example, about 10 nm. !
  • the dopant concentration of the 1+ type 3 1 layer 145 to 147 is 1 ⁇ 10 17 cm 3 to 1 ⁇ 10 18 Z cm 3 It is.
  • the thickness T9 of the n + type SiC layer 145 to 147 is, for example, about 10 nm.
  • Fig. 44 is a cross-sectional view of the vertical J FET 10b in the twenty-sixth embodiment.
  • the 26th embodiment differs from the first embodiment in the structure of the drift semiconductor unit. That is, in the first embodiment, the drift semiconductor portion has the same conductivity type as the conductivity type of the n + type drain semiconductor portion 2. However, in the twenty-sixth embodiment, the drift semiconductor portion has the conductivity type. It has a super junction (SJ) structure composed of different semiconductor regions.
  • SJ super junction
  • the drift semiconductor portion is provided on the main surface of n + type drain semiconductor portion 2.
  • the drift semiconductor portion has p-type semiconductor regions 31 and 33 and an n-type semiconductor region 32 extending along a reference plane intersecting the main surface of the n + type drain semiconductor portion 2.
  • the p-type semiconductor regions 31 and 33 are arranged so as to sandwich the n-type semiconductor region 32.
  • the junction surface between the p-type semiconductor region and the n-type semiconductor region is located between the p + -type gate semiconductor portions 41, 42 and the n + -type drain semiconductor portion 2.
  • the p-type semiconductor regions 31 and 33 are located between the p + -type gate semiconductor portions 41 and 42 and the n + -type drain semiconductor portion 2 and the p + -type gate semiconductor portion 41 , 42 (in the X-axis direction in Fig. 44).
  • the n-type semiconductor region 32 includes an n-type channel semiconductor portion 5 between the p + -type gate semiconductor portion 41 and the p + -type gate semiconductor portion 42, and an n + -type drain semiconductor portion 2. And extends in the direction along the P + type gate semiconductor portions 41 and 42 (the X-axis direction in FIG. 44).
  • the n-type semiconductor region 32 has the same conductivity type as the conductivity type of the drain semiconductor portion 2.
  • the super-junction structure can be applied to the drift semiconductor portion of the vertical J FET 1X described in the twenty first embodiment. Further, as shown in FIG. 46, the super-junction structure can be applied to the vertical J FET 1z drift semiconductor section described in the twenty-fourth embodiment. The super junction structure can also be applied to the vertical JFET described in other embodiments.
  • the drift semiconductor portion is constituted by a plurality of semiconductor regions having different conductivity types.
  • the entire drift semiconductor section is sufficiently depleted. Therefore, the maximum value of the electric field in the drift semiconductor portion is reduced. Therefore, the thickness of the drift semiconductor portion can be reduced. For this reason, the on-resistance decreases.
  • the p-type semiconductor regions 31 and 33 and the n-type semiconductor region 32 have substantially the same dopant concentration.
  • dopant preparative concentration of P-type semiconductor regions 3 1, 33 and n-type semiconductor region 32 is about 2. 7 X 10 17 cm_ 3.
  • the widths of the p-type semiconductor regions 31 and 33 and the n-type semiconductor region 32 are about 0.5 ⁇ .
  • the depletion layer extends over the entire p-type semiconductor region and extends over the entire n-type semiconductor region. As described above, since the depletion layer extends to both semiconductor regions, the concentration of the electric field in the drift semiconductor portion is reduced.
  • FIG. 47A shows the semiconductor regions and the gate semiconductor portions in the twenty-seventh embodiment It is a schematic diagram which shows the positional relationship of.
  • the p-type semiconductor regions 31 and 33 and the n-type semiconductor region 32 all extend in a predetermined axial direction (X-axis direction in the figure).
  • the p-type semiconductor regions 31 and 33 are arranged so as to sandwich the n-type semiconductor region 32.
  • the junction between the p-type semiconductor region and the n-type semiconductor region is located below the p + type gate semiconductor portions 41 and 42.
  • FIG. 47B is a schematic diagram showing a positional relationship between each semiconductor region and the gate semiconductor portion in the 27th embodiment.
  • Both the p-type semiconductor regions 31 and 33 and the n-type semiconductor regions 32 and 34 extend in a predetermined axial direction (x-axis direction in the figure).
  • the p-type semiconductor regions 31 and 33 are alternately arranged with the n-type semiconductor regions 32 and 34.
  • the junction between the p-type semiconductor region and the n-type semiconductor region is located not only below the p + -type gate semiconductor portions 41 and 42 but also between the respective gate semiconductor portions.
  • FIG. 47C is a schematic plan view showing the positional relationship between each semiconductor region and the gate semiconductor portion in still another mode.
  • the p-type semiconductor regions 31 and 33 and the n-type semiconductor region 32 both extend in a predetermined axial direction (y-axis direction in the figure).
  • the p-type semiconductor regions 31 and 33 are arranged so as to sandwich the n-type semiconductor region 32. There may be a plurality of n-type semiconductor regions.
  • an n + -type SiC semiconductor substrate is prepared.
  • the n-type impurity concentration of the substrate is so high that the substrate can be used as a drain semiconductor portion.
  • a SiC film 3 is formed on the surface of the n + type drain semiconductor portion 2 by an epitaxy growth method.
  • the thickness T 10 of the SiC film 3 is not less than 2. O / im and not more than 3.0 / m.
  • the conductivity type of the SiC film 3 is the same as the conductivity type of the drain semiconductor unit 2.
  • the dopant concentration of the SiC film 3 is lower than the dopant concentration of the n + type drain semiconductor portion 2. From the SiC film 3, the n-type semiconductor layer 3 2, 34, 3 6 Is formed.
  • Step of forming p-type semiconductor layer The step of forming the p-type semiconductor layer will be described with reference to Fig. 48B.
  • the dopant A 3 is selectively ion-implanted into the regions 3 la, 31 c, 31 e, and 31 g formed on the n-type semiconductor layer 3, and The P-type semiconductor layers 311, 331, 351, and 371 having a depth of 311 are formed.
  • the mask M is removed.
  • Step of Forming Drift Semiconductor Part A step of forming a drift semiconductor part having a desired thickness will be described with reference to FIG. 48C. That is, the n-type semiconductor layer forming step and the p-type semiconductor layer forming step are alternately repeated to form a drift semiconductor section having a super junction structure on the n + type drain semiconductor section 2. As a result, a semiconductor layer 3 having a predetermined thickness (the z-axis direction in the figure) is formed.
  • the method for forming the drift semiconductor portion having the n-type semiconductor region and the p-type semiconductor region has been described above. Other steps are the same as those in the 18th, 20th, and 22nd embodiments, but are not limited thereto.
  • the vertical JFET and the method of manufacturing the same according to the present invention are not limited to the embodiments described in the above embodiments, and various modifications may be made according to other conditions and the like. It is possible to take.
  • a channel region is formed by an n-type semiconductor containing a donor impurity
  • the present invention is also applicable to a JFET having a channel region formed by a P-type semiconductor. However, in this case, the current direction and the polarity of the applied gut voltage are reversed.
  • the present invention it is possible to provide a low-loss vertical junction field effect transistor while maintaining a high drain breakdown voltage, and a method of manufacturing the vertical junction field effect transistor.

Description

明細書
縦型接合型電界効果トランジスタ、 及び縦型接合型電界効果トランジスタの製造 方法
技術分野
【0001】 本発明は、 縦型接合型電界効果 、 及び縦型接合型電 界効果 製造方法に関する。
背景技術
【0002】 接合型電界効果トランジスタ （ J FET ： JunctionField Effect Transistor) は、 ゲート電圧によりソース電極と ドレイン電極間の電流を制御す る電庄制御半導体デバイスである。 詳細には、 J FETは、 ソース電極と ドレイ ン電極との間に位置しグート電極と接するチャネル領域を有し、 グート半導体層 とチャネル半導体層とにより形成される p n接合によって生じる空乏層の厚さを、 ゲート電極に加える電圧によって変化させ、 チャネル領域を流れるドレイン電流 を制御するデバイスである。
【0003】 今日、 シリコンを半導体材料とする半導体デバイスが主流となつ ている。 シリコン系パワー半導体デバイスにおいて、 デバイスの耐圧によって使 用されるデバイスタイプが異なり、 デバイス耐圧が 200V以下の低圧系では M OS FET (金属 酸化膜/半導体 電界効果トランジスタ） が主流であり、 デバ イス耐圧がそれ以上の高圧系では I GBT (絶縁ゲートバイポーラトランジスタ）、 サイリスタなどが主流である。
【0004】 J FETに関しては、 J F ETの一種である静電誘導トランジス タ （S I T) がパワー半導体として開発及び製品化されている。 S I Tは、 J F ETと同様のデバイス構造を有するが、 J FETの静特性が飽和を有する五極管 特性であるのに対して、 S I Tの静特性は非飽和を特徴とする三極管特性である。 発明の開示
【0005】 近年、 炭化珪素 （S i C)、 窒化ガリゥム （GaN) などのワイド ギャップ半導体材料が、 シリコンよりも高耐圧かつ低損失、 高出力で高周波動作 などの優れたパワー半導体デバイスを実現可能な半導体材料として注目されてい る。 特に、 高耐圧、 低損失に関しては、 耐圧 l k Vでは、 シリコンに比べて 2桁 以上もの低損失化が期待できる。 しかしながら現状では、 MO S構造デバイスに おいては、 酸化膜直下の表面移動度が小さいため、 期待できる低損失デバイスは できていない。
【0 0 0 6】 パワーデバイスタイプとして、 MO S構造の優位性は、 電圧駆動 でノーマリオフ型であることである。 そこで、 発明者らは、 シリコンではあまり 開発されていない、 結晶内部の移動度によりその特性が特徴づけられる J F E T に着目し、 高耐圧の低損失デバイスを検討するに至った。 加えて、 ノーマリオフ 型デバイスの J F E Tは可能である。 また、 基板の表面から裏面に向かう方向に 電流を流す構造がパワーデバイスとして好ましい構造であると判断して、 縦型 J F E Tの検討を行った。
【0 0 0 7】 そこで、 本発明の目的は、 高ドレイン耐圧を維持しつつ低損失な 縦型接合型電界効果トランジスタ、 及び縦型接合型電界効果トランジスタの製造 方法を提供することである。
【0 0 0 8】 まず、 この縦型 J F E Tの構造において、 低損失を実現するため に検討を続けた結果、 次のような発明をするに至った。
【0 0 0 9】 本発明に係る縦型接合型電界効果トランジスタは、 ドレイン半導 体部と、 ドリフ ト半導体部と、 埋込半導体部と、 チャネル半導体部と、 ソース半 導体部と、 ゲート半導体部とを備える。 ドリフ ト半導体部は、 ドレイン半導体部 の主面上に設けられ、 この主面と交差する所定の軸方向に延びる第 1、 第 2、 第 3及び第 4の領域を有する。 埋込半導体部は、 ドリフ ト半導体部の導電型と逆導 電型を有し、ドリフト半導体部の第 1、第 2及び第 3の領域上に設けられている。 チャネル半導体部は、 埋込半導体部に沿って設けられ、 埋込半導体部の導電型と 逆導電型を有し、 ドリフ ト半導体部の第 4の領域に電気的に接続されている。 ソ ース半導体部は、 ドリフト半導体部の第 1の領域及びチャネル半導体部上に設け られている。 ゲート半導体部は、 ドレイン半導体部の導電型と逆導電型を有し、 第 3及び第 4の領域及びチャネル半導体部上に設けられている。 グート半導体部 は、 第 3の領域から第 4の領域に向かう方向に延びる複数の凸部を有しており、 凸部の間にはチャネル半導体部が設けられており、 凸部は埋込半導体部に接続さ れている。
【0 0 1 0】 この様な縦型接合型電界効果トランジスタによれば、 埋込半導体 部及びチャネル半導体部をドリフト半導体部上に配置できる。 この構造では、 チ ャネル半導体部の損失と ドリフト半導体部の損失との和がデバイスの基本損失と なる。このため、チャネル半導体部のみによりデバイスの耐圧を高耐圧にすると、 チャネルの不純物濃度は低くなり、 チャネル長も長くなり、 デバイスの損失は大 きくなる。 そこで、 本発明の構造のように、 ドレイン電流を制御するチャネル半 導体部とデバイスの耐圧を担う ドリフト半導体部とを設けることにより、 以下に 示す効果がある。 第一に、 チャネル半導体部は不純物濃度を高くでき、 かつ、 チ ャネル長を短くできるので、 チャネル半導体部の損失を小さくできる。 第二に、 ドリフト半導体部は、 その不純物濃度及び厚さにより所望のドレイン耐圧を得る ことができ、 損失を最小限度にとどめることが可能となる。 第三に、 ドリフト半 導体部とチヤネル半導体部とを縦方向に積層することにより、 限られた面積にお けるデバイス損失が低減される。
【0 0 1 1】 また、縦型接合型電界効果トランジスタは、 ドレイン半導体部と、 ドリフト半導体部と、埋込半導体部と、チャネル半導体部と、ソース半導体部と、 複数のゲート半導体部とを備える。 ドリフト半導体部は、 ドレイン半導体部の主 面上に設けられ、 この主面と交差する所定の軸方向に延びる第 1、 第 2、 第 3及 び第 4の領域を有する。 埋込半導体部は、 ドリフ ト半導体部の導電型と逆導電型 を有し、 ドリフ ト半導体部の第 1、 第 2及び第 3の領域上に設けられている。 チ ャネル半導体部は、 埋込半導体部に沿って設けられ、 埋込半導体部の導電型と逆 導電型を有し、 ドリフト半導体部の第 4の領域に電気的に接続されている。 ソー ス半導体部は、 ドリフト半導体部の第 1の領域及びチャネル半導体部上に設けら れている。 複数のゲート半導体部は、 ドレイン半導体部の導電型と逆導電型を有 し、 第 3及び第 4の領域及びチャネル半導体部上に設けられている。 複数のゲー ト半導体部の各々は、 第 3の領域から第 4の領域に向かう方向に延び、 複数のゲ ート半導体部の間にはチャネル半導体部が設けられており、 各ゲート半導体部は 埋込半導体部に接続されている。
【0 0 1 2】 この様なトランジスタによれば、 複数のゲート半導体部の間にチ ャネル半導体部を有するので、 チャネル半導体部は両側から制御される。 故に、 チャネルの厚さを大きくでき、 損失を小さくできる。
【0 0 1 3】 また、縦型接合型電界効果トランジスタは、 ドレイン半導体部と、 ドリフト半導体部と、 埋込半導体部と、 チャネル半導体部と、 ゲート半導体部と を備える。 ドリフト半導体部は、 ドレイン半導体部の主面上に設けられ、 この主 面と交差する所定の軸方向に延びる第 1、 第 2、 第 3及び第 4の領域を有する。 埋込半導体部は、 ドリフト半導体部の主面上に設けられ、 この主面と交差する所 定の軸方向に延びる第 1、 第 2及び第 3の領域上に設けられている。 チャネル半 導体部は、 埋込半導体部に沿って設けられ、 埋込半導体部の導電型と逆導電型を 有し、 ドリフト半導体部の第 4の領域に電気的に接続されている。 ゲート半導体 部は、 ドリフト半導体部の導電型と逆導電型を有し、 第 3及び第 4の領域及びチ ャネル半導体部上に設けられている。 ゲート半導体部は、 第 3の領域から第 4の 領域に向かう方向に延びる複数の凸部を有しており、 凸部の間にはチャネル半導 体部が設けられており、 ドリフト半導体部は埋込半導体部に接続されている。 ド リフ ト半導体部は、 ドレイン半導体部の主面と交差する軸方向に延びる第 5の領 域を有し、 ドレイン半導体部の導電型と逆導電型を有し、 第 5の領域上に設けら れた第 2の半導体部を更に備える。 第 2の半導体部は、 埋込半導体部からソース 半導体部に沿って所定の軸方向に延びる。 【0 0 1 4】 この様なトランジスタによれば、 埋込半導体部とゲート半導体部 の間にチヤネル半導体部を有するので、チヤネル半導体部は両側から制御される。 故に、 チャネルの厚さを大きくでき、 損失を小さくできる。
【0 0 1 5】 縦型接合型電界効果トランジスタは、 第 1の半導体部を更に備え る。 第 1の半導体部は、 ドリフ ト半導体部の第 1、 第 2の領域及びチャネル半導 体部上に設けられ、 ソース半導体部の導電型と同一導電型を有する。 第 1の半導 体部のドーパント濃度は、 チャネル半導体部のドーパント濃度より低いことが好 ましい。
【0 0 1 6】 このようなトランジスタによれば、 チャネル半導体部とソース半 導体部との間に第 1の半導体部が設けられる。 この構造により、 エッチングに伴 うチャネル半導体部の厚さの公差を吸収できる。 したがって、 縦型接合型電界効 果トランジスタの電気的特性の個体差を小さくできる。
【0 0 1 7】 縦型接合型電界効果トランジスタは、 ドレイン半導体部と、 ドリ フト半導体部と、 埋込半導体部と、 複数のゲート半導体部と、 チャネル半導体部 と、 接続半導体部と、 第 1の集合半導体部と、 第 2の集合半導体部と、 ソース半 導体部とを備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられ、 この主面に沿つて延びる基準面と交差する所定の軸方向に延びる第 1から第 5の 領域を有する。 埋込半導体部は、 ドリフト半導体部の導電型と逆導電型を有し、 ドリフト半導体部の第 1から第 4の領域上に基準面に沿って設けられている。 複 数のゲート半導体部は、 ドリフト半導体部の第 2から第 4の領域上に基準面に沿 つて設けられ、 埋込半導体部の導電型と同一導電型を有する。 チャネル半導体部 は、 埋込半導体部と複数のゲート半導体部との間、 及び複数のゲート半導体部の 間に設けられ、 埋込半導体部の導電型と逆導電型を有する。 接続半導体部は、 埋 込半導体部及びチャネル半導体部の導電型と同一の導電型を有し、 所定の軸方向 に延び、 埋込半導体部と複数のゲート半導体部とを接続する。 第 1の集合半導体 部は、 ドリフト半導体部の第 1の領域上においてチャネル半導体部を接続する。 第 2の集合半導体部は、 ドリフト半導体部の第 5の領域上においてチャネル半導 体部を接続する。 ソース半導体部は、 ドリフ ト半導体部の第 1の領域上に設けら れ、 第 1の集合半導体部に接続される。
【0 0 1 8】 この様な縦型接合型電界効果トランジスタは、 埋込半導体部と複 数のゲート半導体部との間にチャネル領域が設けられている。 したがって、 ゲー ト半導体部が制御できるチャネル領域を増やすことができる。 また、 埋込半導体 部とチャネル半導体部とをドリフト半導体部上に配置できる。 故に、 ドリフ ト半 導体部の厚さにより所望のドレイン耐圧を得ることができる。
【0 0 1 9】 更に、縦型接合型電界効果トランジスタは、 ドレイン半導体部と、 ドリフト半導体部と、 埋込半導体部と、 複数のゲート半導体部と、 チャネル半導 体部と、 接続半導体部と、 第 1の集合半導体部と、 第 2の集合半導体部と、 ソー ス半導体部と第 3の接続半導体部とを備える。 ドリフト半導体部は、 ドレイン半 導体部の主面上に設けられ、 この主面に沿って延びる基準面と交差する所定の軸 方向に延びる第 1から第 5の領域を有する。 埋込半導体部は、 ドリフ ト半導体部 の導電型と逆導電型を有し、 ドリフ ト半導体部の第 1から第 4の領域上に基準面 に沿って設けられている。 複数のゲート半導体部は、 ドリフト半導体部の第 2か ら第 4の領域上に基準面に沿って設けられ、 埋込半導体部の導電型と同一導電型 を有する。 チャネル半導体部は、 埋込半導体部と複数のゲート半導体部との間、 及び複数のゲート半導体部の間に設けられ、 埋込半導体部の導電型と逆導電型を 有する。 接続半導体部は、 チャネル半導体部の導電型と同一の導電型を有し、 複 数のゲート半導体部を接続する。 第 1の集合半導体部は、 ドリフト半導体部の第 1の領域上においてチャネル半導体部を接続する。 第 2の集合半導体部は、 ドリ フト半導体部の第 5の領域上においてチャネル半導体部を接続する。 ソース半導 体部は、 ドリフ ト半導体部の第 1の領域上に設けられ、 第 1の集合半導体部に接 続される。 ドリフ ト半導体部は、 主面上に設けられ、 この主面と交差する方向に 延びる第 6の領域を有する。 第 3の接続半導体部は、 ドレイン半導体部の導電型 と逆導電型を有し、 第 6の領域上に設けられている。 第 3の接続半導体部は、 第 1の集合半導体部に沿って設けられている。
【0 0 2 0】 これにより、 複数のゲート半導体部は、 第 3の接続半導体部を介 して埋込半導体部と電気的に接続される。 これにより、 埋込半導体部と複数のゲ ート半導体部とを共にゲートとして使用できる。 したがって、 制御できるチヤネ ルの厚さが増す。
【0 0 2 1】 縦型接合型電界効果トランジスタにおいて、 ゲート半導体部及び チャネル半導体部の厚さは、 ドリフト半導体部の第 1の領域上の埋込半導体部と ソース半導体部との間隔より小さいことが好ましい。
【0 0 2 2】 また、 縦型接合型電界効果トランジスタにおいて、 ドリフ ト半導 体部の第 2から第 4の領域上の複数のゲート半導体部及びチャネル半導体部の厚 さは、 ドリフト半導体部の第 1の領域上の埋込半導体部とソース半導体部との間 隔より小さいことが好ましい。
【0 0 2 3】 これらのトランジスタによれば、 埋込半導体部をソース半導体部 から離すことができる。 これにより、 ゲートとソース間の耐圧が向上される。 ま た、 チャネル半導体部とソース半導体部との距離は、 縦方向にとられるので、 こ の距離を大きくとつてもトランジスタのチップサイズは大きくならない。
【0 0 2 4】 好ましくは、 縦型接合型電界効果トランジスタにおいて、 ゲート 半導体部の凸部の間隔は、 当該縦型接合型電界効果トランジスタがノーマリオフ 特性を示すように決定されている。
【0 0 2 5】 好ましくは、 縦型接合型電界効果トランジスタにおいて、 ゲート 半導体部の凸部の間隔、 及びゲート半導体部の凸部と埋込半導体部との間隔は、 当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定され ている。
【0 0 2 6】 好ましくは、 縦型接合型電界効果トランジスタにおいて、 各ゲ一 ト半導体部の間隔、 及びゲート半導体部と埋込半導体部との間隔は、 当該縦型接 合型電界効果トランジスタがノーマリオフ特性を示すように決定されている。
【0 0 2 7】 これらの縦型接合型電界効果トランジスタによれば、 チャネル半 導体部の厚さをエッチングによって決定できる。 このため、 各ゲート半導体部あ るレ、は埋込半導体部と、 当該半導体部と逆導電型を有するチヤネル半導体部との 間の拡散電位によって生じる空乏層がチャネル半導体部の全域にひろがるように、 チャネル半導体部の不純物濃度及び厚さを薄くすることが容易になる。 したがつ て、 ゲート電圧が印加されていなくても、 チャネル半導体部を空乏化させること が可能となり、 ノーマリオフ型のトランジスタを実現できる。
【0 0 2 8】 縦型接合型電界効果トランジスタによれば、チャネル半導体部は、 低濃度層と高濃度層とが交互に積層されている構造を有する。 各層の厚さは、 n m (ナノメータ ： 1 0— 9 m) オーダである。 この構造により、 多数のキャリアが 存在する高濃度層から、 量子効果により、 キャリア移動度の大きい低濃度層へキ ャリアが浸みだす。 その結果、 チャネル半導体部に流れる電流が増大し、 チヤネ ル半導体部の損失が低減される。
【0 0 2 9】 縦型接合型電界効果トランジスタのドリフト半導体部は、 ドレイ ン半導体部の主面と交差する基準面に沿つて延びドレイン半導体部の導電型と同 一の導電型を有しチャネル半導体部に電気的に接続される導電半導体領域と、 当 該導電半導体領域に隣接して設けられドレイン半導体部の導電型と逆導電型を有 し埋込半導体部に電気的に接続される非導電半導体領域とを有することが好まし い。 また、 導電半導体領域と非導電半導体領域とが、 ドリフ ト半導体部の第 1か ら第 4の領域が並ぶ方向と同一の方向、 あるいは交差する方向に形成されている ことが好ましい。
【0 0 3 0】 このような縦型接合型電界効果トランジスタによれば、 ドリフト 半導体部の損失を小さくできる。 すなわち、 ゲート半導体部にドレイン電流が流 れるように電圧を印加すると、 チャネル半導体部で制御されたドレイン電流は、 ドリフト半導体部の導電半導体領域を経由してドレイン半導体部に達する。一方、 グート半導体部にドレイン電流が流れないように電圧を印加すると、 ドリフ ト半 導体部の導電半導体領域及び非導電半導体領域が、 共に空乏化されるように不純 物濃度及び各半導体領域の厚さが決定されており、 一種の誘電体と等価な状態に なる。 この様な状態においては、 ドリフト半導体部は一定の電界強度を有するの で、 ドリフト半導体部に導電半導体領域及び非導電半導体領域がない場合に比べ て、 ドリフト半導体部の厚さを半分にできる。 したがって、 所望のドレイン耐圧 を実現するにあたり、 導電半導体領域の不純物濃度を高くでき、 かつ、 ドリフト 半導体部の厚さを半分にできる。 その結果、 ドリフト半導体部の損失を小さくで きる。
【0 0 3 1】 このような縦型接合型電界効果トランジスタでは、 ワイ ドギヤッ プ半導体材料である S i Cや G a N等により、 ドレイン半導体部、 ドリフト半導 体部、 埋込半導体部、 ゲート半導体部、 チャネル半導体部、 接続半導体部、 及び ソース半導体部などの各半導体部を形成することが好ましい。 ワイ ドギャップ半 導体は、 シリコンに比べてバンドギヤップが大きく最大絶縁破壊強度が大きいな ど、 パワーデバイス半導体材料として優れた特性を有する。 したがって、 特にシ リコンと比較して低損失が実現できる。
【0 0 3 2】 縦型接合型電界効果トランジスタの製造方法は、 第 1導電型の基 板上に、 第 1導電型の第 1半導体層を形成する工程を備え、 第 1半導体層の主面 は、 所定の軸方向に順に配置された第 1から第 4の領域を有しており、 第 1半導 体層の主面の第 1から第 3の領域に第 2導電型のドーパントを導入して、 埋込半 導体部を形成する工程を備え、 第 1半導体層上に第 1導電型の第 2半導体層を形 成する工程を備え、 第 2半導体層上に第 1導電型のソース半導体層を形成するェ 程を備え、 第 1半導体層の主面の少なくとも第 2、 第 3、 第 4の何れかの領域上 のソース半導体層を、 第 1半導体層に到達するようにエッチングして第 2半導体 層の所定領域を露出する工程を備え、 所定領域は、 所定の軸方向に延びる複数の 第 1の部分と、 該複数の部分を含むように規定された第 2の部分とを有しており 、 ゲート半導体部のための第 2導電型のドーパントを複数の第 1の部分に導入し て第 2導電型の第 1の半導体部を形成する工程を備える。
【0 0 3 3】 縦型接合型電界効果トランジスタの製造方法において、 ゲート半 導体部のための第 2導電型のドーパントを第 2の部分に導入して第 2導電型の第 2の半導体部を形成する工程を更に備え、 第 2の半導体部の深さは第 1の半導体 部の深さより浅いことが好ましい。
【0 0 3 4】 縦型接合型電界効果トランジスタの製造方法において、 第 1の半 導体部は埋込半導体部に接続されるように形成されることが好ましい。
【0 0 3 5】 縦型接合型電界効果トランジスタの製造方法は、 第 1導電型の基 板上に、 第 1導電型の第 1半導体層を形成する第 1半導体層形成工程を備え、 第
1半導体層の主面は、 所定の軸方向に順に配置された第 1から第 4の領域を有し ており、 第 1半導体層の主面の第 1から第 3の領域に第 2導電型のドーパントを 導入して、 埋込半導体部を形成する埋込半導体部形成工程を備え、 第 1半導体層 上に第 1導電型の第 2半導体層を形成する第 2半導体層形成工程を備え、 第 1半 導体層の主面の第 2及び第 3の領域上の第 2半導体層に、 ゲート半導体部のため の第 2導電型のドーパントを所定の深さで導入して第 2導電型の第 2の半導体領 域を形成する第 2半導体領域工程を備え、 所望の数の第 2半導体層が得られるま で第 2半導体層形成工程及び第 2半導体領域工程を繰り返して、 積層された複数 のゲート半導体部及びチャネル半導体部を形成するチヤネル半導体部形成工程を 備え、 チャネル半導体部上にソース半導体部を形成するソース半導体部形成工程 を備える。
【0 0 3 6】 縦型接合型電界効果トランジスタの製造方法において、 第 2半導 体層形成工程では、 所定の厚さを有する第 1導電型の第 2半導体層を第 1半導体 層上に形成し、 チャネル半導体部形成工程では、 第 2半導体層内の所定の深さで 濃度が極大になるように第 2導電型のドーパントを導入して、 積層された複数の ゲート半導体部及びチャネル半導体部を形成することが好ましい。 【0 0 3 7】 縦型接合型電界効果トランジスタの製造方法において、 チャネル 半導体部形成工程では、 第 2半導体層内の所定の深さで濃度が極大になるように 第 1のドーパント及び第 2のドーパントを交互に導入して、 積層された複数のゲ ート半導体部及びチャネル半導体部を同時に形成することが好ましい。
【0 0 3 8】 縦型接合型電界効果トランジスタの製造方法において、 チャネル 半導体部形成工程は、 第 2半導体層内を互いに接続するように第 2導電型の第 2 の半導体接続領域を形成する接続領域形成工程を含むことが好ましい。
【0 0 3 9】 縦型接合型電界効果トランジスタの製造方法において、 第 1半導 体層を形成する工程では、 第 1導電型の基板と同一導電型の導電半導体層を形成 し、 導電半導体層と逆導電型の非導電半導体層を導電半導体層上に形成し、 導電 半導体層がチャネル半導体部と電気的に接続されるように、 第 1半導体層を形成 することが好ましい。
【0 0 4 0】 縦型接合型電界効果トランジスタの製造方法において、 第 1半導 体層を形成する工程では、 第 1導電型の基板と逆導電型の非導電半導体層を形成 し、 非導電半導体層と逆導電型の導電半導体層を非導電半導体層上に形成し、 導 電半導体層がチヤネル半導体部と電気的に接続されるように、 第 1半導体層を形 成することが好ましい。
【0 0 4 1】 縦型接合型電界効果トランジスタの製造方法において、 第 1半導 体層を形成する工程では、 基板の主面と交差する方向に導電半導体層と非導電半 導体層とを形成することにより第 1半導体層を形成することが好ましい。
【0 0 4 2】 縦型接合型電界効果トランジスタにおいて、 ソース半導体部及び 第 2の半導体部と電気的に接続されたソース電極を更に備え、 埋込半導体部は第 2の半導体部を介してソース電極に電気的に接続されることが好ましい。
【0 0 4 3】 この様な縦型接合型電界効果トランジスタによれば、 ソース電極 に第 2の半導体部を接続することにより、 埋込半導体部とソース半導体部とが同 一のソース電極に電気的に接続される。 これにより、 ゲート ' ドレイン間の容量 成分が、 ゲート · ソース間の容量成分となるため、 高周波動作が可能となる。
【0 0 4 4】 本発明に係る縦型接合型電界効果トランジスタは、 ドレイン半導 体部と、 ドリフ ト半導体部と、 埋込半導体部と、 チャネル半導体部と、 ソース半 導体部と、 第 1のゲート半導体部と、 第 1のゲート電極と、 ソース電極とを備え る。 ドリフト半導体部は、 ドレイン半導体部の主面上に設けられ、 この主面と交 差する方向に延びる第 1、第 2、第 3及び第 4の領域を有する。埋込半導体部は、 ドリフト半導体部の導電型と逆導電型を有し、 ドリフ ト半導体部の第 1、 第 2及 び第 4の領域上に設けられる。 チャネル半導体部は、 第 1及び第 2の領域上の埋 込半導体部に沿って設けられ、 埋込半導体部の導電型と異なる導電型を有し、 ド リフト半導体部の第 3の領域に電気的に接続される。 ソース半導体部は、 ドリフ ト半導体部の第 1の領域及びチャネル半導体部上に設けられる。 第 1のグート半 導体部は、 埋込半導体部と同一の導電型を有し、 埋込半導体部と電気的に接続さ れ、 ドリフト半導体部の第 4の領域上に設けられる。 第 1のゲート電極は、 ドリ フト半導体部の第 4の領域上に第 1のグート半導体部と電気的に接続される。 ソ ース電極は、 ドリフト半導体部の第 1の領域上のソース半導体部と電気的に接続 され、 第 1のゲート電極上に第 1のゲート電極と電気的に絶縁され、 ドリフ ト半 導体部の第 1、 第 2、 第 3及び第 4の領域上に設けられる。
【0 0 4 5】 この様な縦型接合型電界効果トランジスタによれば、 埋込半導体 部及びチャネル半導体部と、 第 1のゲート電極及びソース電極とをドリフト半導 体部上に配置できる。 この構造では、 チャネル半導体部の損失とドリフト半導体 部の損失との和がデバイスの基本損失となる。 このため、 チャネル半導体部のみ によりデバイスの耐圧を高耐圧にすると、 チャネルの不純物濃度は低くなり、 チ ャネル長も長くなり、 デバイスの損失は大きくなる。 そこで、 本発明の構造のよ うに、 ドレイン電流を制御するチャネル半導体部とデバイスの耐圧を担う ドリフ ト半導体部とを設けることにより、 以下に示す効果がある。 第一に、 チャネル半 導体部は不純物濃度を高くでき、 かつ、 チャネル長を短くできるので、 チャネル 半導体部の損失を小さくできる。 第二に、 ドリフト半導体部は、 その不純物濃度 及び厚さにより所望のドレイン耐圧を得ることができ、 損失を最小限度にとどめ ることが可能となる。 第三に、 ドリフト半導体部とチャネル半導体部とを縦方向 に積層することにより、 限られた面積におけるデバイス損失が低減される。 【0 0 4 6】 また、 縦型接合型電界効果トランジスタは、 第 2のゲート半導体 部を更に備えることが好ましい。 第 2のゲート半導体部は、 ドレイン半導体部の 導電型と逆導電型を有し、 ドリフト半導体部の第 2の領域あるいは第 2及び第 3 の領域上に設けられる。 第 1のゲート半導体部と第 2のゲート半導体部との間に は、 チャネル半導体部が設けられる。 ドリフト半導体部の第 2の領域あるいは第 2及び第 3の領域上に、 第 2のゲート半導体部と電気的に接続され、 ソース電極 の下に電気的に絶縁された第 2のグート電極が設けられる。
【0 0 4 7】 この様なトランジスタによれば、 第 1のゲート埋込半導体部と第 2のグート半導体部との間にチャネル半導体部を有するので、 チャネル半導体部 は両側から制御される。 故に、 チャネルの厚さを大きくでき、 損失を小さくでき る。
【0 0 4 8】 また、 縦型接合型電界効果トランジスタは、 第 1のゲート半導体 部とソース半導体部とをソース電極により電気的に接続することにより、 第 2の ゲート半導体部のみをゲート電極とする。 トランジスタの動作周波数を表す指標 としては、 帰還容量 （ゲートノドレイン間容量） ÷相互コンダクタンスが用いら れることが多い。 第 1のゲート半導体部をソース電極に接続することにより、 ド レイン半導体部と埋込半導体部とによる容量成分が帰還容量から除かれるので、 より高周波領域での動作が可能となる。
【0 0 4 9】 縦型接合型電界効果トランジスタには、 接続半導体部が設けられ る。 接続半導体部は、 埋込半導体部と同一導電型を有し、 第 2のゲート半導体部 と埋込半導体部とを電気的に接続するようにチャネル半導体部を貫通し、 ドリフ ト半導体部の第 2の領域上に点在する。 この構造によれば、 ドリフト半導体部の 第 4の領域及び第 1のゲート半導体部を廃すことができ、 同一損失でデバイス面 積を小さくできる。
【0 0 5 0】 縦型接合型電界効果トランジスタは、 第 1の半導体部を更に備え る。 第 1の半導体部は、 ドリフト半導体部の第 1の領域及びチャネル半導体部上 に設けられ、 ソース半導体部の導電型と同一導電型を有する。 第 1の半導体部の 不純物濃度は、 チャネル半導体部の不純物濃度より低いことが好ましい。
【0 0 5 1】 このようなトランジスタによれば、 チャネル半導体部とソース半 導体部との間に第 1の半導体部が設けられる。 この構造により、 エッチングに伴 うチャネル半導体部の厚さの公差を吸収できる。 したがって、 縦型接合型電界効 果トランジスタの電気的特性の個体差を小さくできる。
【0 0 5 2】 縦型接合型電界効果トランジスタは、 複数のトランジスタにより 構成される基本セル （ブロック） 又はチップの外周部分に、 第 1及び第 2のゲー ト電極の少なくとも一方がゲート電極として設けられる。 また、 このような構造 のトランジスタにおいて、 第 1のゲート半導体部とソース半導体部とがソース電 極により電気的に接続されることが好ましい。 このような縦型接合型電界効果ト ランジスタは、 グート電極とソース電極とを同時に形成することが可能となり、 その結果、 製造工程を簡略化できる。
【0 0 5 3】 縦型接合型電界効果トランジスタは、 第 2のゲート半導体部とチ ャネル半導体部とがへテロ接合を構成するように、 ヘテロ接合半導体材料が第 2 のゲート電極として設けられているものとしてもよい。 このような構造のトラン ジスタによれば、 第 2のゲート半導体部を形成する工程が不要となり、 製造工程 が簡略化される。
【0 0 5 4】 縦型接合型電界効果トランジスタにおいて、 ドリフト半導体部の 第 2の領域上に設けられたチャネル半導体部の厚さは、 ドリフト半導体部の第 1 の領域上に設けられた埋込半導体部とソース半導体部との間隔よりも小さいこと が好ましい。 この様なトランジスタによれば、 埋込半導体部及び第 2のゲート半 導体部をソース半導体部から離すことができる。 これにより、 ゲートとソース間 の耐圧が向上される。 また、 チャネル半導体部とソース半導体部との距離は、 縦 方向にとられるので、 この距離を大きくとってもトランジスタのチップサイズは 大きくならない。
【0 0 5 5】 縦型接合型電界効果トランジスタにおいて、 埋込半導体部上のチ ャネル半導体部の厚さ、 あるいは埋込半導体部と第 2のグート半導体部との間に 位置する、ドレイン半導体部の導電型と同一導電型のチヤネル半導体部の厚さは、 当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定され ていることが好ましい。
【0 0 5 6】 この様な縦型接合型電界効果トランジスタによれば、 チャネル半 導体部の厚さをエッチングによって決定できる。 このため、 各ゲート半導体部あ るいは埋込半導体部と、 当該半導体部と逆導電型を有するチャネル半導体部との 間の拡散電位によって生じる空乏層がチヤネル半導体部の全域にひろがるように、 チャネル半導体部の不純物濃度及び厚さを薄くすることが容易になる。 したがつ て、 ゲート電圧が印加されていなくても、 チャネル半導体部を空乏化させること が可能となり、 ノーマリオフ型のトランジスタを実現できる。
【0 0 5 7】 縦型接合型電界効果トランジスタによれば、チャネル半導体部は、 低濃度層と高濃度層とが交互に積層されている構造を有する。 各層の厚さは、 n m (ナノメータ ： 1 0 _ 9 m) オーダである。 この構造により、 多数のキャリアが 存在する高濃度層から、 量子効果により、 キャリア移動度の大きい低濃度層へキ ャリアが浸みだす。 その結果、 チャネル半導体部に流れる電流が増大し、 チヤネ ル半導体部の損失が低減される。
【0 0 5 8】 縦型接合型電界効果トランジスタのドリフト半導体部は、 ドレイ ン半導体部の主面と交差する基準面に沿って延びドレイン半導体部の導電型と同 一の導電型を有しドリフ卜半導体部の第 3の領域からチャネル半導体部に電気的 に接続される導電半導体領域と、 導電半導体領域に隣接 導体部の導電型と逆導電型を有し埋込半導体部に電気的に接続される非導電半導 体領域とを有することが好ましい。 また、 導電半導体領域と非導電半導体領域と 力 ドリフト半導体部の第 1から第 4の領域が並ぶ方向と同一の方向、 あるいは 交差する方向に形成されていることが好ましい。
【0 0 5 9】 このような縦型接合型電界効果トランジスタによれば、 ドリフト 半導体部の損失を小さくできる。 すなわち、 ゲート半導体部にドレイン電流が流 れるように電圧を印加すると、 チャネル半導体部で制御されたドレイン電流は、 ドリフト半導体部の導電半導体領域を経由してドレイン半導体部に達する。一方、 グート半導体部にドレイン電流が流れないように電圧を印加すると、 ドリフト半 導体部の導電半導体領域及び非導電半導体領域が、 共に空乏化されるように不純 物濃度及び各半導体領域の厚さが決定されており、 一種の誘電体と等価な状態に なる。 この様な状態においては、 ドリフト半導体部は一定の電界強度を有するの で、 ドリフト半導体部に導電半導体領域及び非導電半導体領域がない場合に比べ て、 ドリフト半導体部の厚さを半分にできる。 したがって、 所望のドレイン耐圧 を実現するにあたり、 導電半導体領域の不純物濃度を高くでき、 かつ、 ドリフト 半導体部の厚さを半分にできる。 その結果、 ドリフト半導体部の損失を小さくで さる。
【0 0 6 0】 このような縦型接合型電界効果トランジスタでは、 ワイ ドギヤッ プ半導体材料である S i Cや G a N等により、 ドレイン半導体部、 ドリフ ト半導 体部、 第 1のゲート半導体部、 チャネル半導体部などの各半導体部を形成するこ とが好ましい。 ワイ ドギャップ半導体は、 シリコンに比べてバンドギャップが大 きく最大絶縁破壊強度が大きいなど、 パワーデバイス半導体材料として優れた特 性を有する。 したがって、 特にシリコンと比較して低損失が実現できる。
【0 0 6 1】 縦型接合型電界効果トランジスタの製造方法は、 第 1導電型の基 板上に、 第 1、 第 2、 第 3及び第 4の領域を有するドリフ ト半導体層を形成する 工程と、 ドリフ ト半導体層の第 1、 第 2及び第 4の領域に、 ドリフ ト半導体層の 導電型と逆導電型となる不純物を導入して、 埋込半導体部を形成する工程と、 埋 込半導体部及びドリフト半導体層上に、 埋込半導体部の導電型と異なる導電型を 有するチャネル半導体部を形成する工程と、 ドリフト半導体層の第 1の領域上に ソース半導体部を形成する工程と、 ドリフト半導体層の第 4の領域上の一部に埋 込半導体部の導電型と同一の導電型となる不純物を導入して、 第 1のゲート半導 体部を形成する工程と、 第 1のゲート半導体部に電気的に接続された第 1のグー ト電極を形成する工程と、 第 1のゲート電極と電気的に絶縁された層間膜を形成 する工程と、 層間膜上にソース半導体部と電気的に接続されるソース電極を形成 する工程とを含む。
【0 0 6 2】 縦型接合型電界効果トランジスタの製造方法は、 第 1のゲート半 導体部を形成する工程に先立って、 ドリフト半導体層の第 2の領域あるいは第 2 及び第 3の領域に、 第 1のゲート半導体部の導電型と同一導電型を有する不純物 を導入して、 第 2のゲート半導体部を形成する工程を更に含み、 第 2のゲート半 導体部と電気的に接続された第 2のゲート電極を、 第 1のグート電極を形成する 工程にて形成することが好ましい。
【0 0 6 3】 縦型接合型電界効果トランジスタの製造方法は、 第 1導電型の基 板上に、 第 1、 第 2、 第 3及び第 4の領域を有するドリフト半導体層を形成する 工程と、 ドリフト半導体層の第 1、 第 2及び第 4の領域に、 ドリフト半導体層の 導電型と逆導電型となる不純物を導入して、 埋込半導体部を形成する工程と、 埋 込半導体部及びドリフト半導体層上に、 埋込半導体部の導電型と異なる導電型を 有するチャネル半導体部を形成する工程と、 ドリフト半導体層の第 1の領域上に ソース半導体部を形成する工程と、 ドリフト半導体層の第 2の領域あるいは第 2 及び第 3の領域に、 埋込半導体部の導電型と同一の導電型となる不純物を導入し て、 第 2のゲート半導体部を形成する工程と、 ドリフト半導体層の第 4の領域上 の一部に埋込半導体部の導電型と同一の導電型となる不純物を導入して、 第 1の ゲート半導体部を形成する工程と、 第 2のゲ一ト半導体部に電気的に接続された 第 2のゲート電極を形成する工程と、 第 1のゲート半導体部と、 ソース半導体部 とを同時に電気的に接続するソース電極を形成する工程とを含むことが好ましい。 【0 0 6 4】 縦型接合型電界効果トランジスタの製造方法は、 第 1導電型の基 板上に、 第 1、 第 2、 第 3及び第 4の領域を有するドリフ ト半導体層を形成する 工程と、 ドリフト半導体層の第 1、 第 2及び第 4の領域に、 ドリフト半導体層の 導電型と逆導電型となる不純物を導入して、 埋込半導体部を形成する工程と、 埋 込半導体部及びドリフト半導体層上に、 埋込半導体部の導電型と異なる導電型を 有するチヤネル半導体部を形成する工程と、 ドリフト半導体層の第 1の領域上に ソース半導体部を形成する工程と、 ドリフト半導体層の第 2の領域あるいは第 2 及び第 3の領域に、 埋込半導体部の導電型と同一の導電型を有する不純物を導入 して、 第 2のゲート半導体部を形成する工程と、 ドリフ ト半導体層の第 2の領域 上の一部に埋込半導体部の導電型と同一の導電型となる不純物を導入して、 埋込 半導体部と第 2のゲート半導体部とを電気的に接続する接続半導体部を形成する 工程と、 第 2のゲート半導体部に電気的に接続された第 2のグート電極を形成す る工程とを含むことが好ましい。
【0 0 6 5】 縦型接合型電界効果トランジスタの製造方法は、 ソース半導体部 を形成する工程に先立って、 チャネル半導体部上にソース半導体部の導電型と同 一導電型を有する第 1の半導体部を形成する工程を更に含み、 第 1の半導体部の 不純物濃度は、 チャネル半導体部の不純物濃度より低いことが好ましい。
【0 0 6 6】 縦型接合型電界効果トランジスタの製造方法は、 ドリフ ト半導体 層を形成する工程では、ドレイン半導体部と同一導電型の導電半導体層を形成し、 導電半導体層と逆導電型の非導電半導体層を導電半導体層内に形成し、 導電半導 体層がチャネル半導体部と電気的に接続されるように、 ドリフト半導体層を形成 することが好ましい。
【0 0 6 7】 縦型接合型電界効果トランジスタの製造方法は、 ドリフ ト半導体 層を形成する工程では、ドリフト半導体部と逆導電型の非導電半導体層を形成し、 非導電半導体層と逆導電型の導電半導体層を非導電半導体層内に形成し、 導電半 導体層がチャネル半導体部と電気的に接続されるように、 ドリフト半導体層を形 成することが好ましい。
図面の簡単な説明
図 1Aは、 第 1実施形態における縦型 J F ETの斜視図である。 図 1 Bは、 第
1の実施形態における縦型 J F ETの I-I線における断面図である。
図 2 Aは、 ドレイン半導体膜形成工程における斜視図である。 図 2 Bは、 ドリ フ ト半導体膜形成工程における斜視図である。 図 2Cは、 埋込半導体部形成工程 における斜視図である。
図 3 Aは、 チャネル半導体膜形成工程における斜視図である。 図 3 Bは、 ソー ス半導体膜形成工程における斜視図である。
図 4 Aは、 ソース半導体部形成工程における斜視図である。 図 4 Bは、 p+型 半導体領域形成工程における斜視図である。
図 5 Aは、 p+型半導体部形成工程における斜視図である。 図 5 Bは、 熱酸化 工程における斜視図である。
図 6 Aは、 開口部形成工程における斜視図である。 図 6 Bは、 電極形成工程に おける斜視図である。
図 7 Aは、 浅い凹部形成工程における斜視図である。 図 7Bは、 深い凹部形成 工程における斜視図である。
図 8は、 ゲート半導体部形成工程における斜視図である。
図 9は、 第 4の実施形態における縦型 J FETの斜視図である。
図 10は、 第 4の実施形態における縦型 J FETの斜視図である。
図 1 1Aは、 p+型半導体膜形成工程における斜視図である。 図 1 1 Bは、 ソ ース半導体膜形成工程における斜視図である。 図 1 1 Cは、 p+型半導体部形成 工程における斜視図である。
図 12は、 第 6の実施形態における縦型 J FETの斜視図である。 図 1 3 Aは、 第 7の実施形態における縦型 J FETの斜視図である。 図 1 3 B は、 第 7の実施形態における縦型 J FETの II- II線における断面図である。 図 14Aは、 p+型半導体層形成工程における斜視図である。 図 14Bは、 p + 型接続半導体層形成工程における斜視図である。
図 1 5Aは、 p+型ゲート半導体部形成工程における斜視図である。 図 1 5 B は、 p+型グート半導体部形成工程における斜視図である。
図 1 6 Aは、 チャネル半導体膜形成工程における斜視図である。 図 1 6 Bは、 ソース半導体膜形成工程における斜視図である。
図 1 7Aは、 ソース半導体部形成工程における斜視図である。 図 1 7 Bは、 熱 酸化工程における斜視図である。
図 1 8 Aは、 開口部形成工程における斜視図である。 図 18 Bは、 電極形成ェ 程における斜視図である。
図 1 9Aは、 第 9の実施形態における縦型 J FETの斜視図である。 図 1 9 B は、 第 9の実施形態における縦型 J FETの III-III線における断面図である。 図 2 OAは、 第 2の p+型半導体層形成工程における斜視図である。 図 20B は、 P +型接続半導体層形成工程における斜視図である。
図 2 1 Aは、 第 1 1の実施形態における縦型 J FETの斜視図である。 図 21 Bは、 第 1 1の実施形態における縦型 J F E Tのパルスドープ半導体部の斜視図 である。
図 22 Aは、 パルスドープ構造を有する別の形態を示す縦型】 FETの斜視図 である。 図 22 Bは、 パルスドープ構造を有する更に別の形態を示す縦型 J FE Tの斜視図である。
図 23は、 第 1 2の実施形態における縦型 J FETの斜視図である。
図 24Aは、 第 12の実施形態における縦型 J FETの斜視図である。 図 24 Bは、 第 1 2の実施形態における縦型 J FETの斜視図である。
図 25は、 第 1 3の実施形態における縦型 J FETの断面図である。 図 26は、 超接合構造を有する別の形態を示す縦型 J FETの断面図である。 図 27は、 超接合構造を有する更に別の形態を示す縦型 J FETの断面図であ る。
図 28 Aは、 第 14の実施形態における縦型 J FETの半導体領域とグート半 導体部との位置関係を示す模式図である。 図 28 Bは、 第 1 3の実施形態におけ る縦型 J FETを示す模式図である。 図 28 Cは、 更に別の形態における縦型 J FETを示す模式図である。
図 29Aは、 ドリフト領域形成工程における縦型 J FETの斜視図である。 図 29 Bは、 p+型半導体領域形成工程における縦型 J F ETの斜視図である。 図 29 Cは、 ソース領域形成工程における縦型 J F ETの斜視図である。
図 30は、 第 1 6の実施形態における縦型 J F ETの断面図である。
図 31Aは、 ドレイン半導体膜形成工程における断面図である。 図 3 1 Bは、 ドリフト半導体膜形成工程における断面図である。 図 3 1 Cは、 グート半導体部 形成工程における断面図である。
図 32Aは、 チャネル半導体膜形成工程における断面図である。 図 32 Bは、 ソース半導体膜形成工程における断面図である。 図 32Cは、 ソース半導体部形 成工程における断面図である。
図 33Aは、 p+型ゲート半導体部形成工程における断面図である。 図 3 3 B は、 熱酸化工程における断面図である。 図 33 Cは、 開口部形成工程における断 面図である。
図 34 Aは、 ゲート電極形成工程における断面図である。 図 34Bは、 絶縁膜 形成工程における断面図である。 図 34Cは、 開口部形成工程における断面図で ある。
図 35は、 ソース電極形成工程における断面図である。
図 36は、 第 1 8の実施形態における縦型 J F ETの断面図である。
図 37Aは、 チャネル半導体膜形成工程における断面図である。 図 37 Bは、 n一型半導体膜形成工程における断面図である。 図 3 7 Cは、 ソース半導体部形 成工程における断面図である。
図 38は、 第 20の実施形態における縦型 J FETの斜視図である。
図 3 9は、 第 2 1の実施形態における縦型 J FETの断面図である。
図 4 OAは、 p+型ゲート半導体部形成工程における断面図である。 図 40 B は、 p+型グート半導体部形成後における断面図である。
図 4 1は、 第 2 3の実施形態における縦型 J FETの断面図である。
図 4 2 Aは、 第 24の実施形態における縦型 J FETの断面図である。 図 4 2
Bは、 第 24の実施形態における縦型 J FETの ΙΠ-ΠΙ線における断面図であ る。
図 43 Aは、 第 2 5の実施形態における縦型 J FETの断面図である。 図 4 3 Bは、 第 2 5の実施形態における縦型 J F ETのパルスドープ半導体部の断面図 である。
図 44は、 第 26の実施形態における縦型 J FETの断面図である。
図 4 5は、 超接合構造を有する別の形態を示す縦型 J FETの断面図である。 図 46は、 超接合構造を有する更に別の形態を示す縦型 J F ETの断面図であ る。
図 4 7 Aは、 第 2 7の実施形態における縦型 J FETの半導体領域とゲート半 導体部との位置関係を示す模式図である。 図 4 7 Bは、 第 2 7の実施形態におけ る縦型 J F ETを示す模式図である。 図 4 7 Cは、 更に別の形態における縦型 J FETを示す模式図である。
図 48 Aは、 ドリフ ト領域形成工程における縦型 J FETの斜視図である。 図 4 8 Bは、 p+型半導体領域形成工程における縦型 J F ETの斜視図である。 図 48 Cは、 ソース領域形成工程における縦型 J FETの斜視図である。
発明を実施するための最良の形態
【006 8】 以下、 添付図面を参照して、 本発明に係る縦型接合型電界効果ト ランジスタの好適な実施形態について詳細に説明する。 なお、 以下の説明におい て、 同一又は相当する要素には、 同一の符号を付し、 重複する説明は省略する。 また、 図中のトランジスタのアスペク ト比は、 実際のトランジスタのものと必ず しも一致するものではなレ、。
【006 9】 （第 1の実施形態） 図 1 Aは、第 1の実施形態における縦型 J FE T l aの斜視図である。 図 1 Aに示す様に、 縦型 J F ET l aは、 n+型ドレイ ン半導体部 2と、 n型ドリフ ト半導体部 3と、 p+型埋込半導体部 4と、 n型チ ャネル半導体部 5と、 n+型ソース半導体部 7、 p+型ゲート半導体部 8とを有す る。
【0070】 縦型 J F ET 1 aは、 この素子の一方の面から他方の面に向かう 方向 （以下、 「電流方向」 と記す。） に、 多数キャリアが移動する縦型構造を有す る。 図 1 Aには、 座標系が示されている。 この座標は、 J FETの電流方向を y 軸に合わせるように規定されている。
【007 1】 n+型ドレイン半導体部 2は、対向する一対の面を有する。 また、 n+型ドレイン半導体部 2は、 ドーパントが添加された基板であることができ、 好適な実施例では、 この基板は、 S i C (炭化珪素） により形成されている。 S i Cに添加されるドーパントとしては、周期律表第 5族元素である N (窒素）、 P (リン）、 A s (砒素） といったドナー不純物が利用できる。 n+型ドレイン半導 体部 2は、 一対の面の一方 （裏面） にドレイン電極 2 aを有する。 ドレイン電極 2 aは金属で形成されている。
【00 7 2】 n型ドリフ ト半導体部 3は、 n+型ドレイン半導体部 2の一対の 面の他方（表面）上に設けられている。 n型ドリフト半導体部 3は、その表面に、 y軸方向に順に配置された第 1〜第 4の領域 3 a， 3 b， 3 c , 3 dを有する。 第 1〜第 4の領域 3 a， 3 b， 3 c , 3 dの各々は、 所定の軸方向 （図 1 Αの χ 軸方向） に延びており、 好適な実施例では、 矩形状の領域である。 第 1、 第 2、 第 3の領域 3 a， 3 b， 3 c上には p+型埋込半導体部 4が設けられている。 第 4の領域 3 d上にはチャネル半導体部 5が設けられている。 ドリフト半導体部 3 の導電型はドレイン半導体部 2の導電型と同一であって、 ドリフト半導体部 3の ドーパント濃度は、 ドレイン半導体部 2のドーパント濃度より低い。 好適な実施 例では、 ドリフト半導体部 3は、 ドーパントが添加された S i C (炭化珪素） に より形成されている。
【0 0 7 3】 p +型埋込半導体部 4は、 第 1、 第 2、 第 3の領域 3 a， 3 b， 3 c上に設けられている。 埋込半導体部 4の導電型はドリフト半導体部 3の導電 型と反対である。 埋込半導体部 4の p型ドーパント濃度は、 ドリフト半導体部 3 の n型ドーパント濃度よりも高い。好適な実施例では、 p +型埋込半導体部 4は、 ドーパントが添加された S i C (炭化珪素） により形成されている。 このドーパ ントとしては、 周期律表第 3族元素である B (硼素）、 A 1 (アルミニウム） とい つたァクセプタ不純物が利用できる。
【0 0 7 4】 n型チャネル半導体部 5は、 第 1〜第 3の領域 3 a， 3 b， 3 c 及び p +型埋込半導体部 4上と、 第 4の領域 3 d上とに設けられている。 n型チ ャネル半導体部 5は、 p +型埋込半導体部 4に沿って所定の軸方向 （図 1 Aの y 軸方向） に延びる。 n型チャネル半導体部 5は、 第 4の領域 3 dにおいて n型ド リフト半導体部 3と電気的に接続されている。 チャネル半導体部 5の導電型は埋 込半導体部 4の導電型と反対であるので、 埋込半導体部 4とチャネル半導体部 5 との界面には p n接合が形成される。 n型チャネル半導体部 5のドーパント濃度 〖ま、 n +型ドレイン半導体部 2のドーパント濃度よりも低レ、。好適な実施例では、 n型チャネル半導体部 5は、 ドーパントが添加された S i Cにより形成されてい る。
【0 0 7 5】 n +型ソース半導体部 7は、 第 1の領域 3 a及び n型チャネル半 導体部 5上に設けられている。 ソース半導体部 7は、 ドレイン半導体部 2の導電 型と同一導電型を有する。 ソース半導体部 7は、 チャネル半導体部 5を介して、 ドリフ ト半導体部 3と接続されている。 また、 n +型ソース半導体部 7上には、 ソース電極 7 aが設けられている。 ソース電極 7 aは金属で形成されている。 n 型ソース半導体部 7上にはシリコン酸化膜といつた絶縁膜 9が設けられており、 n型ソース半導体部 7は絶縁膜 9の開口部を介してソース電極 7 aと接続されて いる。
【00 7 6】 p+型ゲート半導体部 8は、 図 1 Bに示す様に、 第 3及び第 4の 領域 3 c， 3 d及びチャネル半導体部 5上に設けられている。 p+型ゲート半導 体部 8は、 第 3の領域 3 cから第 4の領域 3 dに向かう方向 （図中 y軸方向） に 延びる凸部 8 b, 8 c , 8 dを有する。 凸部 8 b, 8 c， 8 dは、 埋込半導体部 4に達するように延びている。 凸部 8 b, 8 c , 8 dは、 第 3の領域 3 c上にお いて埋込半導体部 4と電気的に接続されている。 凸部 8 b, 8 c, 8 dの間には n型チャネル半導体部 5が設けられている。 グート半導体部 8の導電型はチヤネ ル半導体部 5の導電型と反対であるので、 ゲート半導体部 8とチャネル半導体部 5との界面には p n接合が形成される。 n型チャネル半導体部 5を流れるドレイ ン電流は、 P+型埋込半導体部 4と p+型ゲート半導体部 8とによって制御される。 ゲート半導体部 8の p型ドーパント濃度は、 チャネル半導体部 5の n型ドーパン ト濃度よりも高い。 好適な実施例では、 p+型ゲート半導体部 8は、 ドーパント が添加された S i Cにより形成されている。 好適な実施例では、 チャネル長 （図 中 y軸方向） は、 チャネル厚 （図中 z軸方向） の 1 0倍より大きレ、。 p+型ゲー ト半導体部 8の表面上には、 ゲート電極 8 aが設けられている。 ゲート電極 8 a は金属で形成されている。 ソース電極 7 aは金属で形成されている。 p+型ゲー ト半導体部 8上にはシリコン酸化膜といつた絶縁膜 9が設けられており、 p +型 ゲート半導体部 8は絶縁膜 9の開口部を介してゲート電極 8 aと接続されている。 矢印 eは、ソース半導体部 7からドレイン半導体部 2に流れる電流の経路を示す。 【00 7 7】 （第 2の実施形態） 次に、縦型 J F E T 1 aの製造方法について説 明する。 図 2A〜図 2 C、 図 3 A及び図 3 B、 図 4 A及び図 4 B、 図 5 A及び図
5 B、 図 6 A及び図 6 B、 図 7 A及び図 7 B、 図 8は、 第 2の実施形態に係る縦 型 J FET 1 aの製造工程を示す斜視図である。
【0078】 （ドレイン半導体膜形成工程） まず、図 2 Aに示す様に基板を準備 する。 基板としては、 n+型 S i C半導体基板が例示される。 基板のドーパント 濃度は、 この基板がドレイン半導体部 2として利用できる程度に高濃度である。 【0079】 （ドリフ ト半導体膜形成工程） 図 2 Bに示す様に、 n +型ドレイン 半導体部 2の表面に S i C膜 3をェピタキシャル成長法により形成する。 S i C 膜 3の膜厚 T 1は、 例えば、 Ι Ο μπιである。 S i C膜 3の導電型は、 n+型ド レイン半導体部 2の導電型と同一である。また、 S i C膜 3のドーパント濃度は、 n+型ドレイン半導体部 2のドーパント濃度よりも低い。 S i C膜 3のドーパン ト濃度は、 例えば、 1 X 1016Zc m3程度である。 この S i C膜 3からは、 n 型ドリフト半導体部が形成される。
【0080】 （埋込半導体部形成工程） 図 2 Cを参照して、埋込半導体部を形成 する工程について説明する。 所定の軸方向 （図中 X軸方向） に延びるパターンを 有するマスク M 1を形成する。 このマスク Mlを用いて、 S i C膜 3上に形成さ れた領域 3 eにドーパント A 1を選択的にィオン注入して、 所定の深さを有する P+型埋込半導体部 4を形成する。 p +型埋込半導体部 4の深さ D 1は、 例えば、 1. 2 / m程度である。 p+型埋込半導体部 4のドーパント濃度は、 例えば、 1 X 1 0 /cm3程度である。 埋込半導体部を形成した後、 マスク Mlを除去す る。
【0081】 （チャネル半導体膜形成工程） 図 3 Aに示す様に、 p +型埋込半導 体部 4の表面及び S i C膜 3上に S i C膜 5をェピタキシャル成長法により形成 する。 S i C膜 5の膜厚 T 2は、 例えば、 0. 程度である。 S i C膜 5の 導電型は、 ドレイン半導体部 2の導電型と同一である。 また、 S i C膜 5のドー パント濃度は、 ドレイン半導体部 2のドーパント濃度よりも低い。 S i C膜 5の ドーパント濃度は、 例えば、 1 X 1 017/cm3程度である。 この S i C膜 5力、 らは、 n型チャネル半導体部が形成される。 なお、 本実施形態では、 n型ドリフ ト半導体部、 及び n型チャネル半導体部のために単一の S i C膜を形成したけれ ども、 ドリフト半導体部及びチャネル半導体部の各々のために S i C膜を繰り返 して成膜する複数の成膜工程を含むようにしてもよい。 また、 3 1じ膜3カ ドリ フト半導体部及びチャネル半導体部として働くように、 所望のドーパント濃度プ 口ファイルを S i C膜に対して採用できる。
【0082】 （ソース半導体膜形成工程） 図 3 Bに示す様に、 S i C膜 5の表面 に、 ェピタキシャル成長法により、 n+型ソース半導体部のための S i C膜 7を 形成する。 S i C膜 7の膜厚 Τ 3は、 例えば、 0. 2 m程度である。 S i C膜 7の導電型は、 ドレイン半導体部 2の導電型と同一である。 また、 S i C膜 7の ドーパント濃度は、 S i C膜 5のドーパント濃度よりも高い。
【0083】 （ソース半導体部形成工程） 図 4 Aを参照して、 ソース半導体部を 形成する工程について説明する。 所定の軸方向 （図中 X軸方向） に延びるパター ンを有するマスク M2を形成する。 マスク M2を用いて、 n+型ソース膜 7と S i C膜 5とを選択的にエッチングする。 その結果、 マスク M 2で覆われた n+型 ソース層 7と S i C膜 5の部分がエッチングされずに残り、 n+型ソース半導体 部のための半導体部が形成される。 この半導体部を形成した後、 マスク M 2を除 去する。
【0084】 （p+型半導体領域形成工程） 図 4 Bを参照して、 p+型半導体領 域を形成する工程について説明する。 所定形状のパターンを有するマスク M 3を 形成する。 マスク M3により S i C膜 5上に規定された領域 5 a， 5 b， 5 cに ドーパント A 2を選択的にイオン注入して、 所定の深さを有する p+型半導体領 域 8 1 , 82， 83を形成する。 p +型半導体領域 8 1， 82， 83のドーパン ト濃度は、 例えば、 1 X 1018/cm3程度である。 p+型半導体領域を形成した 後、 マスク M 3を除去する。
【0085】 （p+型半導体部形成工程） 図 5 Aを参照して、 p+型半導体部を 形成する工程について説明する。 所定形状のパターンを有するマスク M4を形成 する。 マスク M4により S i C膜 5上に規定された領域 （例えば、 領域 5 a〜5 cを含む領域 5 a ~5 e) にドーパント A 3を選択的にイオン注入して所定の深 さを有する P+型半導体層 84， 85を形成する。 p+型半導体層 84, 85のド 一パント濃度は、 例えば、 1 X 1018/cm3程度である。 また、 表面近傍の濃 度は、 1 X 1019~1 X 102°ノ cm3程度である。 p+型半導体層を形成した 後、 マスク M4を除去する。 なお、 p+型半導体層形成工程と p+型半導体部形成 工程を行う順序は可換である。
【0086】 （熱酸化工程） 図 5 Bを参照して、縦型 J F E T 1 aを熱酸化する 工程について説明する。 縦型 J F E T 1 aに熱酸化処理を施す。 熱酸化処理は、 高温 （例えば約 1 200°C) で S i Cを酸化性雰囲気に晒すと、 各半導体部中の シリコンが酸素と化学反応してシリコン酸化膜 （S i 02) が形成される。 その 結果、 各半導体部の表面が酸化膜 9により覆われる。
【0087】 （開口部形成工程） 図 6 Aを参照して、 ソース電極及びゲート電極 を形成するための開口部を形成する工程について説明する。 フォトレジス トのマ スクを用いて、酸化膜 9を選択的にエッチングして開口部 9 a， 9 bを形成する。 開口部 9 a， 9 bでは、 ソース半導体部 7及びゲート半導体部 8の表面部分がそ れぞれ露出している。 これらの露出部分がそれぞれソース電極及びゲート電極へ の導通部分となる。 開口部を形成した後、 レジス トマスクを除去する。
【0088】 （電極形成工程） 図 6 Bを参照して、電極を形成する工程について 説明する。 まず、 縦型 J F ET 1 aの表面に、 例えばニッケル （N i ) といった ォーミックコンタクト電極用の金属膜を堆積する。 次に、 ソース電極用開口部 9 aとグート電極用開口部 9 bにのみ N iを残す様に、 フォトレジストのマスクを 形成して、 N i金属膜をエッチングし、 レジストを除去する。 続いて、 高温 （例 えば、 N iの場合 1000°C程度） の窒素、 アルゴン等の不活性ガス雰囲気中で 熱処理することにより、 ォーミツタコンタク トを形成する。 ォーミックコンタク ト電極用の金属膜の材料としては、 N i、 タングステン （W)、 チタン （T i ) な どであってもよく、 これらに限定されない。
【0 0 8 9】 さらに、アルミニウム（A 1 ) といった電極用金属膜を堆積する。 所定の形状を有するフォトレジストのマスクを形成する。 このマスクを用いて、 電極用の金属膜を選択的にエッチングする。 その結果、 レジス トパターンで覆わ れた電極用の金属膜の部分がエッチングされずに残り、 ソース電極 7 a及びゲー ト電極 8 aとなる。電極用金属膜の材料としては、アルミニウム合金や銅（C u )、 タングステン（W)であってもよく、 これらに限定されない。電極を形成した後、 レジス トマスクを除去する。
【0 0 9 0】 以上説明した工程により、 第 1の実施形態に示された縦型 J F E T 1 aが完成した。 縦型 J F E T 1 aの構造では、 p +型埋込半導体部 4及び p + 型ゲート半導体部 8を n型ドリフト半導体部 3上に配置できる。 故に、 チップサ ィズを大きくすることなく、 n型ドリフト半導体部 3の厚さにより所望のドレイ ン耐圧を得ることができる。 したがって、 ソースと ドレイン間の耐圧を向上でき る。 また、 n型チャネル半導体部 5の下だけでなく、 p +型埋込半導体部 4の下 に位置する n型ドリフト半導体部 3にもキャリアが流れる。 したがって、 耐圧を 維持しつつオン抵抗を下げることができる。 つまり、 本構造は高耐圧 J F E Tに 好適である。
【0 0 9 1】 縦型 J F E T 1 aは、 p +型埋込半導体部 4と p +型ゲート半導体 部 8との間に n型チャネル半導体部 5が設けられると共に、 p +型ゲート半導体 部 8の凸部間にも n型チャネル半導体部 5が設けられる。 この構造によれば、 n 型チャネル半導体部 5の片側からチャネルを制御する場合に比べて、 制御できる チャネルの幅が増す。 p +型埋込半導体部 4と p +型グート半導体部 8との間隔 A 力 p +型ゲート半導体部 8の凸部間の間隔 Bよりも広い場合には、 間隔 Bによ り縦型 J F E T 1 aの閾値が決定される。 反対に、 p +型埋込半導体部 4と p +型 ゲート半導体部 8との間隔 Aが、 p +型ゲート半導体部 8の凸部間の間隔 Bより も狭い場合には、 間隔 Aにより縦型 J F E T 1 aの閾値が決定される。 【0 0 9 2】 また、 本実施形態では、 ドレイン、 ソース、 ゲートの半導体部を S i Cにより形成した。 S i Cは、 S i (珪素） や G a A s (ガリウム砒素） と いった半導体に比べて以下の点において優位である。 すなわち、 高融点且つバン ドギャップ （禁制帯幅） が大きいので、 素子の高温動作が容易になる。 また、 絶 縁破壊電界が大きいので高耐圧化が可能となる。 更には、 熱伝導率が高いので大 電流 ·低損失化が容易になるといった利点がある。
【0 0 9 3】 （第 3の実施形態） 本実施形態は、 縦型 J F E T l aの p +型半導 体層形成工程及び P +型半導体部形成工程において、 第 2の実施形態と異なる製 造方法に関する。 すなわち、 第 2の実施形態では、 イオン注入法によりゲート半 導体部 8を形成したが、 本実施形態では、 以下に示す工程を経てゲート半導体部 8を形成する。 なお、 p +型半導体層形成工程及び p +型半導体部形成工程以外の 工程に関しては、 その説明と図示は省略する。 第 2の実施形態と同様である各構 成部分には同一の符合を付した。
【0 0 9 4】 （浅い凹部形成工程） 図 7 Aを参照して、 n型半導体層 5に浅い凹 部を形成する工程について説明する。 浅い凹部形成工程は、 第 2の実施形態のソ ース半導体部形成工程に引き続いて行われる。 所定形状のパターンを有するフォ トレジストマスク M 5を形成する。 マスク M 5を用いて、 n型半導体層 5を選択 的にエッチングする。 エッチングの深さ D 5は、 p +型埋込半導体部 4に達する 程度である。 その結果、 レジス トパターンで覆われた n型半導体層 5の部分がェ ツチングされずに残り、 浅い凹部が形成される。 浅い凹部を形成した後、 マスク M 5を除去する。
【0 0 9 5】 （深い凹部形成工程） 図 7 Bを参照して、 n型半導体層 5に深い凹 部を形成する工程について説明する。 所定形状のパターンを有するフォトレジス トマスク M 6を形成する。 マスク M 6を用いて、 n型半導体層 5を選択的にエツ チングする。 エッチングの深さ D 6は、 p +型埋込半導体部 4に達する程度であ る。 その結果、 レジス トパターンで覆われた n型半導体層 5の部分がエッチング されずに残り、 所定の軸方向 （図中 y軸方向） に延びるストライプ状の深い凹部 が形成される。 深い凹部を形成した後、 マスク M 6を除去する。
【0096】 （ゲート半導体部形成工程） 図 8を参照して、グート半導体部を形 成する工程について説明する。 n型ドリフト半導体層 3、 p+型埋込半導体層 4、 及び n型半導体層 5の表面上にポリシリコンを堆積して、 浅い凹部と深い凹部内 にポリシリ コン半導体部 8を形成する。 ポリシリコン膜は、 化学気相成長法を用 いて、 例えば、 S i H4 (シラン） を熱分解することにより成長する。 ポリシリ コン半導体部 8の導電型は、 ドレイン半導体部 2と逆導電型である。 また、 ポリ シリコン半導体部 8のドーパント濃度は、 n型半導体層 5のドーパント濃度より も高い。 ゲート半導体部形成工程に引き続いて、 熱酸化工程以降の工程が行われ る。 第 3の実施形態に示した製造方法によれば、 チャネル半導体部とゲート半導 体部とをへテロ接合で形成することができる。
【0097】 （第 4の実施形態） 第 1の実施形態において説明した縦型 J F E T l aは、 図 9に示すような変形態様をとることも可能である。 図 9は、 第 4の実 施形態における縦型 J FET 1 cの斜視図である。 すなわち、 第 4の実施形態に おける縦型 J FET 1 cは、第 5の領域 3 e及び p+型埋込半導体部4上に p+型 半導体部 6を備える。
【0098】 第 1の実施形態において説明した縦型 J F E T 1 bは、 図 1 0に 示すような変形態様をとることも可能である。 図 10は、 第 5の実施形態におけ る縦型 J F ET 1 dの斜視図である。 すなわち、 更に別の実施形態における縦型
J F E T 1 dは、第 5の領域 3 e及び p +型埋込半導体部 4上に p +型半導体部 6 を備える。
【0099】 縦型 J FET l c, 1 dでは、 n型ドリフト半導体部 3は、 その 表面に、 y軸方向に順に配置された第 1〜第 5の領域 3 e， 3 a, 3 b， 3 c， 3 dを有する。 p+型半導体部 6は、 第 5の領域 3 e及び p+型埋込半導体部 4上 に設けられている。 p+型半導体部 6は、 n型チャネル半導体部 5に沿って （図 中 z軸方向） に延びる。 半導体部 6の導電型は、 チャネル半導体部 5の導電型と 反対である。 半導体部 6の p型ドーパント濃度は、 チャネル半導体部 5の n型ド 一パント濃度よりも高い。 好適な実施例では、 P+型半導体部 6は、 ドーパント が添加された S i Cにより形成されている。
【0 100】 第 4の実施形態における縦型 J F ET 1 c， I dによれば、 p + 型埋込半導体部 4は、 p+型半導体部 6を介して電極 6 aと電気的に接続される。 電極 6 aをグート電極として使用すると、 P+型半導体部と P+型埋込半導体部と の間にもチャネル半導体部を形成することになる。 したがって、 電流を多く流す ことが可能となり、 損失は小さくなる。
【0 101】 なお、 本実施形態における縦型 J FET l c, I dにおいて、 電 極 6 aに代えてソース電極 7 aに p +型半導体部 6を接続することにより、 p +型 埋込半導体部 4とソース半導体部 7とを同一のソース電極 7 aに電気的に接続す る構造としてもよい。 これにより、 p+型埋込半導体部 4はソース半導体部 7と 同電位となる。 このとき、 P+型埋込半導体部と ドレイン半導体部間で形成され る容量は、 ゲート ■ ドレイン間容量からゲート · ソース間容量に変わり、 高周波 動作が可能となる。
【0 102】 （第 5の実施形態） 次に、 図 1 1 A〜図 1 1 Cを参照して、 第 2の 実施形態の変形である第 5の実施形態について説明する。 第 5の実施形態におけ る縦型 J FETの製造方法に関して、 第 2の実施形態において説明した縦型 J F ET 1 aの製造方法と同様である各構成要素には、 同一の符合を付した。 以下、 第 2の実施形態と異なる p +型半導体膜形成工程以降の工程について説明する。 【0103】 （p+型半導体膜形成工程) 図 1 1 Aを参照して、 p+型半導体膜 を形成する工程について説明する。 p+型半導体膜形成工程は、 チャネル半導体 膜形成工程に引き続いて行われる。 所定形状のパターンを有するマスク M 7を形 成する。 マスク M7を用いて、 S i C膜 5 1上に形成された領域 5 1 aにドーパ ント A4を選択的にイオン注入して p+型半導体層 6 1を形成する。 S i C膜 5 1の厚さ T4は、 イオン注入によって ρ+型グート半導体部 4に達する ρ+型半導 体層 6 1を形成できる程度の厚さである。 ρ+型半導体層 6 1のドーパント濃度 は、 ρ+型ゲート半導体部 4と同程度である。 ρ+型半導体層 6 1を形成した後、 マスク Μ7を除去する。 チャネル半導体膜形成工程と ρ+型半導体膜形成工程と は、 チャネル半導体膜と ρ+型半導体膜とが所定の厚さになるまで繰り返し行わ れる。
【0 104】 （ソース半導体膜形成工程） 図 1 1 Bに示す様に、 η型半導体層 5 と ρ+型半導体層 6上に、 ェピタキシャル成長法により、 η+型ソース層のための S i C膜 7を形成する。 S i C膜 7の導電型は、 n+型ドレイン半導体部 2の導 電型と同一である。 また、 S i C膜 7のドーパント濃度は、 S i C膜 5のドーパ ント濃度よりも高い。
【0 105】 （p+型半導体部形成工程） 図 1 1 Cを参照して、 p+型半導体部 を形成する工程について説明する。 所定形状のパターンを有するマスク M 8を形 成する。 マスク M 8を用いて、 S i C膜 7上に形成された領域 7 aにドーパント A 5を選択的にイオン注入して p+型半導体部 6を形成する。 p+型半導体部 6を 形成した後、 マスク M8を除去する。 p+型半導体部形成工程に引き続いて、 ソ ース半導体部形成工程が行われる。 以上、 第 2の実施形態と異なる p+型半導体 膜形成工程以降の工程について説明した。 他の工程に関しては、 第 2の実施形態 と同様であるが、 これに限定されるものではない。
【0 106】 （第 6の実施形態） 第 4の実施形態において説明した縦型 J FET l aは、 図 1 2に示すような変形態様をとることも可能である。 図 1 2は、 第 6 の実施形態における縦型 J FET 1 eの斜視図である。 すなわち、 第 4の実施形 態では、 n型チャネル半導体部 5は、 第 1の領域 3 a上で n+型ソース半導体部 7と接触する構成とした。 これに対して、 第 6の実施形態では、 縦型 J FET 1 eは n型チャネル半導体部 5と n+型ソース半導体部 7との間に n—型半導体部
10を更に備える。 本実施形態は、 P+型ゲート半導体部 4と n一型半導体部 10 との間隔が、 p+型ゲート半導体部 8の凸部の間隔よりも小さい形態に特に好適 である。
【01 07】 n—型半導体部 1 0は、 第 1及び第 2の領域 3 a， 3 b， 3 c, 3 d及び n型チャネル半導体部 5上に設けられている。 半導体部 10の導電型は チャネル半導体部 5の導電型と同一である。 半導体部 10の n型ドーパント濃度 は、 チャネル半導体部 5の n型ドーパント濃度より低い。 n—型半導体部 10の ドーパント濃度は、例えば、 1 X 1016Zc m3程度である。好適な実施例では、 n-型半導体部 10は、 ドーパントが添加された S i C (炭化珪素） により形成 されている。
【0108】 本構造によれば、 n型チャネル半導体部 5はエッチングされない ので、 チヤネル半導体部の厚さがエツチング工程によるばらつきの影響を受けな レ、。 したがって、 縦型 J FET 1 eの電気的特性の個体差を小さくできる。
【0109】 なお、 本実施形態における縦型 J FET 1 eにおいて、 電極 6 a に代えてソース電極 7 aに p +型半導体部 6を接続することにより、 p +型埋込半 導体部 4とソース半導体部 7とを同一のソース電極 7 aに電気的に接続する構造 としてもよい。 これにより、 p+型埋込半導体部 4はソース半導体部 7と同電位 となり、 P+型埋込半導体部と ドレイン半導体部との間で形成される容量が、 ゲ —ト ■ ドレイン間容量からゲート · ソース間容量に変わり、 高周波動作が可能と なる。
【 01 10】 （第 7の実施形態） 次に、 図 1 3 Aを参照して、 第 1の実施形態の 変形である第 7の実施形態について説明する。 第 7の実施形態における縦型 J F ETに関して、 第 1の実施形態において説明した縦型 J FET 1 f の構成と同様 である各構成要素には、 同一の符合を付した。 以下、 第 1の実施形態とは異なる チャネル半導体部の構成について説明する。
【01 1 1】 図 1 3 Aは、 第 7の実施形態における縦型 J FET 1 f の斜視図 である。 第 1の実施形態と第 7の実施形態とは、 チャネル半導体部の構造が異な る。 図 1 3 Aに示す様に、 縦型 J FET 1 f は、 n+型ドレイン半導体部 2と、 n型ドリフ ト半導体部 3と、 p+型ゲート半導体部 4と、 n型チャネル半導体部 5と、 n+型ソース半導体部 7、 p+型ゲート半導体部 8 1 , 8 2， 83と、 p + 型接続半導体部 1 1とを有する。
【0 1 1 2】 n型チャネル半導体部 5は、 n型チャネル半導体領域 5 1, 52， 53を有する。 n型チャネル半導体領域 5 1は、 n型ドリフト半導体部 3の第 2 〜第 4の領域 3 b， 3 c, 3 d及び p+型ゲート半導体部4上に設けられている。 n型チャネル半導体領域 5 1は、 p+型ゲート半導体部 4と p+型グート半導体部 8 1との間、 p +型ゲート半導体部 8 1, 82の間、 及び p +型ゲート半導体部 8 2, 83の間に設けられている。 n型チャネル半導体領域 52は、 n型ドリフト 半導体部 3の第 5の領域 3 e上に設けられ、 第 5の領域 3 eにおいて n型ドリフ ト半導体部 3と接続されている。 n型チャネル半導体領域 53は、 n型ドリフト 半導体部 3の第 1の領域 3 a上に設けられている。 n型チャネル半導体領域 53 は、 n型チャネル半導体領域 51を介して n型チャネル半導体領域 52と接続さ れている。
【0 1 1 3】 n型チャネル半導体部 5のドーパント濃度は、 n+型ドレイン半 導体部 2のドーパント濃度よりも低い。 好適な実施例では、 n型チャネル半導体 部 5は、 ドーパントが添加された S i Cにより形成されている。
【0 1 14】 p+型ゲート半導体部 8 1 , 82, 83は、 第 2〜第 4の領域 3 b〜3 d上に設けられている。 p+型ゲート半導体部 8 1 , 82, 83の間には、 n型チャネル半導体領域 5 1が設けられている。 ゲート半導体部 81, 82, 8 3及びゲ一ト半導体部 4の導電型はチャネル半導体領域 5 1の導電型と反対であ るので、 ゲート半導体部 8 1， 82, 83, 4とチャネル半導体領域 5 1との界 面には p n接合が形成される。 n型チャネル半導体領域 5 1を流れるドレイン電 流は、 P+型ゲート半導体部 8 1 , 82, 8 3， 4によって制御される。 ゲート 半導体部 8 1， 82, 83, 4の p型ドーパント濃度は、 チャネル半導体領域 5 1の n型ドーパント濃度よりも高い。 好適な実施例では、 P+型ゲート半導体部 8 1， 82， 83, 4は、 ドーパントが添加された S i Cにより形成されている。 p+型ゲート半導体部 83の表面上には、 ゲート電極 8 aが設けられている。 ゲ 一ト電極 8 aは金属で形成されている。 p+型ゲート半導体部 83上にはシリコ ン酸化膜といった絶縁膜 9が設けられており、 p+型ゲート半導体部 83は絶縁 膜 9の開口部を介してグート電極 8 aと接続されている。
【01 15】 p +型接続半導体部 1 1は、 図 1 3 Bに示す様に、 第 3の領域 3 c上に設けられている。 接続半導体部 1 1の導電型はゲート半導体部 4の導電型 と同一である。 p+型接続半導体部 1 1は、 縦方向 （図中 z軸方向） に延び、 p + 型ゲート半導体部 4と p+型ゲート半導体部 8 1， 82， 83とを接続する。 接 続半導体部 1 1の p型ドーパント濃度は、 チャネル半導体領域 51の n型ドーパ ント濃度よりも高い。 好適な実施例では、 P+型接続半導体部 1 1は、 ドーパン トが添加された S i Cにより形成されている。 矢印 eは、 ソース半導体部 7から ドレイン半導体部 2に流れる電流の経路を示す。
【0 1 16】 （第 8の実施形態） 次に、 図 14 A及び図 14 B、 図 1 5 A及び図 1 5 B、 図 16 A及び図 16 B、 図 1 7 A及び図 1 7 B、 図 1 8 A及び図 18 B を参照して、 第 2の実施形態の変形である第 8の実施形態について説明する。 第 8の実施形態における縦型 J FETの製造方法に関して、 第 2の実施形態におい て説明した縦型 J FET 1 aの製造方法と同様である各構成要素には、 同一の符 合を付した。 以下、 第 2の実施形態と異なるチャネル半導体膜形成工程以降のェ 程について説明する。
【0 1 1 7】 （p+型半導体層形成工程） 図 14 Aを参照して、 p+型半導体層 を形成する工程について説明する。 P+型半導体層形成工程は、 チャネル半導体 膜形成工程に引き続いて行われる。 所定の方向 （図中 X軸方向） に延びるパター ンを有するマスク M9を形成する。 マスク M9により、 S i C膜 5 1上に規定さ れる領域 5 1 aにドーパント A6を選択的にイオン注入して p+型半導体層 8 1 を形成する。 イオン注入の深さ D 7は、 当該縦型 J FETの閾値に応じて決定さ れる。 p+型半導体層を形成した後、 マスク M 9を除去する。
【01 18】 （p+型接続半導体層形成工程） 図 14 Bを参照して、 p+型接続 半導体層を形成する工程について説明する。 所定形状のパターンを有するマスク Ml 0を形成する。 マスク Ml 0により、 S i C膜 5 1上に規定される領域 5 1 bにドーパント A7を選択的にイオン注入して p+型接続半導体層 1 1 1を形成 する。 イオン注入の深さは、 P+型ゲート半導体部 4に到達する程度に深い。 p + 型接続半導体層 1 1 1のドーパント濃度は、 P+型ゲート半導体部 4と同程度で ある。 P+型半導体層を形成した後、 マスク Ml 0を除去する。
【01 1 9】 （p+型ゲート半導体部形成工程） 図 1 5 A及び図 1 5 Bを参照し て、 p+型ゲート半導体部を形成する工程について説明する。 該工程では、 チヤ ネル半導体膜形成工程と p+型半導体層形成工程と p+型接続半導体層形成工程 とを繰り返し、 p +型半導体層と p +型接続半導体層とを有する半導体層を n型ド リフト半導体部 3上に堆積して積層型チャネル部を形成する。 その結果、 所定の 厚さ T 5 (図中 z軸方向） を有する半導体層 5が形成される。
【0120】 （チャネル半導体膜形成工程） 図 16 Aを参照して、 n型チャネル 半導体膜を形成する工程について説明する。 図 16 Aに示す様に、 S i C膜 5上 に S i C膜 54をェピタキシャル成長法により形成する。 S i C膜 54の導電型 は、 n+型ドレイン半導体部 2の導電型と同一である。 また、 3 1 〇膜54のド —パント濃度は、 ドレイン半導体部 2のドーパント濃度よりも低い。
【01 21】 （ソース半導体膜形成工程） 図 16 Bに示す様に、 3 1 〇膜54の 表面に、 ェピタキシャル成長法により、 n+型ソース層のための S i C膜 7を形 成する。 S i C膜 7の導電型は、 ドレイン半導体部 2の導電型と同一である。 ま た、 S i C膜 7のドーパント濃度は、 S i C膜 54のドーパント濃度よりも高レヽ。 【01 22】 （ソース半導体部形成工程） 図 1 7 Aを参照して、 ソース半導体部 を形成する工程について説明する。 所定の軸方向 （図中 X軸方向） に延びるパタ ーンを有するマスク M 1 1を形成する。 マスク Mi lを用いて、 n+型ソース層 7と S i C膜 54とを選択的にエッチングする。 その結果、 レジストパターンで 覆われた n+型ソース層 7と S i CJI莫 54の部分 54 aがエッチングされずに残 り、 n+型ソース半導体部 7が形成される。 ソース半導体部を形成した後、 マス ク Ml 1を除去する。
【01 23】 （熱酸化工程） 図 1 7 Bを参照して、縦型 J F E T 1 f を熱酸化す る工程について説明する。縦型 J FET 1 f に熱酸化処理を施す。熱酸化処理は、 高温 （例えば約 1 20.0°C) で S i Cを酸化性雰囲気に晒すと、 各半導体部中の シリコンが酸素と化学反応してシリコン酸化膜 （S i〇2) が形成される。 その 結果、 各半導体部の表面が酸化膜 9により覆われる。
【01 24】 （開口部形成工程） 図 1 8 Aを参照して、 ソース電極及びゲート電 極を形成するための開口部を形成する工程について説明する。 フォトレジス トの マスクを用いて、 酸化膜 9を選択的にエッチングして開口部 9 a, 9 bを形成す る。 開口部 9 a， 9 bでは、 ソース半導体部 7及びゲート半導体部 8の表面部分 が露出している。 露出部分がソース電極及びゲート電極への導通部分となる。 開 口部を形成した後、 レジストマスクを除去する。
【01 25】 （電極形成工程） 図 18 Bを参照して、電極を形成する工程につい て説明する。 まず、 縦型 J FET 1 f の表面に、 例えばニッケル （N i ) といつ たォーミックコンタク ト電極用の金属膜を堆積する。 次に、 ソース電極用開口部 9 aとゲート電極用開口部 9 bにのみ N iを残す様に、 フォ トレジス トのマスク を形成して、 N i金属膜をエッチングし、 レジストを除去する。続いて、高温（例 えば、 N iの場合 1000°C程度） の窒素、 アルゴン等の不活性ガス雰囲気中で 熱処理することにより、 ォーミックコンタク トを形成する。 ォーミツタコンタク ト電極用の金属膜の材料としては、 N i、 タングステン （W)、 チタン （T i ) な どであってもよく、 これらに限定されない。
【0126】 さらに、アルミニウム（A 1 ) といった電極用金属膜を堆積する。 所定の形状を有するフォトレジストのマスクを形成する。 このマスクを用いて、 電極用の金属膜を選択的にエッチングする。 その結果、 レジス トパターンで覆わ れた電極用の金属膜の部分がエッチングされずに残り、 ソース電極 7 a及びグー ト電極 8 aとなる。電極用金属膜の材料としては、アルミニウム合金や銅（C u)、 タングステン（W)であってもよく、 これらに限定されない。電極を形成した後、 レジス トマスクを除去する。
【0 1 2 7】 以上説明した工程により、 第 1の実施形態に示された縦型 J F E T 1 f が完成した。 縦型 J F ET 1 f の構造では、 P+型ゲート半導体部 8 1， 8 2, 8 3は、 p+型接続半導体部 1 1を介して p+型ゲート半導体部 4に接続さ れる。 これにより、 p+型接続半導体部 1 1と p+型ゲート半導体部 8 1， 8 2, 8 3とを共にゲートとして使用できる。 また、 埋め込まれたゲート半導体部にゲ ート電極 8 aを接続できる。 故に、 p+型ゲート半導体部 4, 8 1 , 8 2， 8 3 との間にチャネル領域が形成される。 したがって、 ゲート半導体部が制御できる チャネル領域を増やすことができ、 ォン抵抗を低くできる。
【 0 1 28】 （第 9の実施形態） 第 Ίの実施形態において説明した縦型 J F E T I f は、 図 1 9 Aに示すような変形態様をとることも可能である。 図 1 9Aは、 第 9の実施形態における縦型 J FET 1 gの斜視図である。 すなわち、 第 9の実 施形態における縦型 J FET 1 gは、 第 6の領域 3 f 及び p+型埋込半導体部 4 上に P+型半導体部 6を備える点において縦型 J FET 1 f と異なる。
【0 1 29】 縦型 J F ET 1 gでは、 n型ドリフト半導体部 3は、その表面に、 y軸方向に順に配置された第 1〜第 6の領域 3 f , 3 a , 3 b, 3 c , 3 d， 3 eを有する。 p+型半導体部 6は、 第 6の領域 3 f及び p+型埋込半導体部 4上に 設けられている。 p+型半導体部 6は、 n+型ソース半導体部 7に沿って （図中 X 軸方向） に延びる。 p+型半導体部 6の導電型は、 n型チャネル半導体部 5の導 電型と反対である。 半導体部 6の p型ドーパント濃度は、 チャネル半導体部 5の n型ドーパント濃度よりも高い。 好適な実施例では、 p+型半導体部 6は、 ドー パントが添;!]口された S i Cにより形成されている。
【0 1 30】 第 9の実施形態における縦型 J FET 1 gによれば、 p+型埋込 半導体部 4は、 p+型半導体部 6を介して電極 6 aと電気的に接続される。 電極 6 aをグート電極として使用することも可能であり、 p+型ゲート半導体部 8 1 と p+型埋込半導体部 4との間のチャネル半導体部には、 接続半導体部 1 1が存 在しない分だけ、 電流経路が大きく、 オン抵抗を小さくできる。
【01 31】 なお、 本実施形態における縦型 J FET 1 gにおいて、 電極 6 a に代えてソース電極 7 aに p+型半導体部 6を接続することにより、 p+型埋込半 導体部 4とソース半導体部 7とを同一のソース電極 7 aに電気的に接続する構造 としてもよい。 これにより、 p+型埋込半導体部 4はソース半導体部 7と同電位 となり、 P+型埋込半導体部と ドレイン半導体部間の容量が、 ゲート ' ドレイン 間容量からゲート · ソース間容量に変わるため、 高周波動作が可能となる。
【0 1 32】 （第 1 0の実施形態） 次に、 図 20 A及び図 20 Bを参照して、 第 8の実施形態の変形である第 10の実施形態について説明する。 第 10の実施形 態における縦型 J FETの製造方法に関して、 第 8の実施形態において説明した 縦型 J FET 1 f の製造方法と同様である各構成要素には、同一の符合を付した。 以下、 第 8の実施形態と異なる p+型半導体部形成工程について説明する。
【0 1 33】 （第 2の p+型半導体層形成工程） 図 2 OAを参照して、 p +型半 導体層を形成する工程について説明する。 第 2の p+型半導体層形成工程は、 p + 型半導体層形成工程に引き続いて行われる。 所定形状のパターンを有するマス ク Ml 2を形成する。 マスク Ml 2により、 S i C膜 5 1上に規定された領域 5 1 cにドーパン卜 A8を選択的にイオン注入して p+型半導体層 6 1を形成する。 イオン注入の深さは、 p+型埋込半導体部 4に到達する程度に深い。 p+型半導体 層 6 1のドーパント濃度は、 p+型埋込半導体部 4と同程度である。 p+型半導体 層を形成した後、 マスク Ml 2を除去する。
【0 1 34】 （p+型接続半導体層形成工程） 図 20 Bを参照して、 p+型接続 半導体層を形成する工程について説明する。 P+型接続半導体層の形成に先立つ て、 n型半導体膜 52、 p+型半導体部 82、及び p+型半導体部 62を形成する。 所定形状のパターンを有するマスク Ml 3を形成する。 マスク Ml 3により n型 半導体膜 52上に形成された領域 52 aにドーパント A 9を選択的にイオン注入 して p+型接続半導体部層 1 1 1を形成する。 イオン注入の深さは、 p+型ゲート 半導体部 8 1に到達する程度に深い。 p+型接続半導体層 1 1 1のドーパント濃 度は、 P+型半導体層 6 1と同程度である。 p+型接続半導体層 1 1 1を形成した 後、 マスク Ml 3を除去する。
【0 1 35】 p+型接続半導体層形成工程に引き続いて、 チャネル半導体膜形 成工程工程が行われる。 チャネル半導体膜形成工程、 P+型半導体層形成工程、 第 2の p +型半導体層形成工程、 及び p +型接続半導体層形成工程を繰り返して、 積層チャネル部を n型ドリフト半導体部 3上に形成する。 以上、 第 8の実施形態 と異なる第 2の p +型半導体層形成工程以降の工程について説明した。 他の工程 に関しては、 第 8の実施形態と同様であるが、 これに限定されるものではない。 【 0 1 36】 （第 1 1の実施形態） 次に、 図 21 A及び図 2 1 Bを参照して、 第 1の実施形態の変形態様である第 1 1の実施形態について説明する。 第 1 1の実 施形態における縦型 J F E Tに関して、 第 1の実施形態において説明した縦型 J FET 1 aの構成と同様である各構成要素には、 同一の符合を付した。 以下、 第 1の実施形態との差異について説明する。
【0 137】 図 21 Aは、 第 1 1の実施形態における縦型 J FET 1 hの斜視 図である。 第 1 1の実施形態と第 1の実施形態とは、 チャネル半導体部の構造が 異なる。 すなわち、 第 1 1の実施形態では、 チャネル半導体部はパルスドープ構 造を有する。
【01 38】 図 21 Bに示す様に、 パルスドープ半導体部 1 2は、 n—型 S i C層 1 21〜 1 24と n+型 S i C層 1 25〜 1 27とが交互に配置されて構成 されている。 また、 S i C層 1 21〜 124の n型ドーパント濃度は、 S i 。層 1 25〜 1 27の n型ドーパント濃度よりも低い。 n 型 S i C層 1 2 1〜 1 2 4のドーパント濃度は、 例えば、 1 X 1016Zc;m3程度である。 n—型 S i C層 1 21〜 1 24の厚さ T 6は、 例えば、 l O nm前後である。 ！1 +型3 1 じ層 1 25〜； L 27のドーノヽ。ント濃度は、 1 X 1 017Z c m3〜 1 X 1018Z c m3で ある。 n+型 S i C層 1 25〜 1 27の厚さ T 7は、 例えば、 l O nm前後であ る。 この様な構造により、 キャリアは、 高濃度層よりもキャリア移動度が大きい 低濃度層を移動するので、 チャネル領域を流れる電流が増加する。 その結果、 ォ ン抵抗を低減できる。
【01 39】 パルスドープ構造は、 図 22 Aに示すように、 第 7の実施形態に おいて説明した縦型 J FET 1 ίのチャネル半導体部にも適用可能である。また、 パルスドープ構造は、 図 22 Βに示すように、 第 9の実施形態において説明した 縦型 J F ΕΤ 1 gのチャネル半導体部にも適用可能である。
【0140】 なお、 本実施形態における縦型 J FET 1 h、 l kにおいても、 電極 6 aに代えてソース電極 7 aに p+型半導体部 6を接続することにより、 p + 型埋込半導体部 4とソース半導体部 7とを同一のソース電極 7 aに電気的に接続 する構造としてもよレ、。 これにより、 p+型埋込半導体部 4はソース半導体部 7 と同電位となり、 P+型埋込半導体部と ドレイン半導体部に形成される容量が、 ゲート ' ドレイン間容量からソース ' ドレイン間容量に変わるため、 高周波動作 が可能となる。
【 014 1】 （第 1 2の実施形態） 次に、 図 23を参照して、 第 1の実施形態の 変形態様である第 1 2の実施形態について説明する。 第 1 2の実施形態における 縦型 J FETに関して、 第 1の実施形態において説明した縦型 J FET 1 aの構 成と同様である各構成要素には、 同一の符合を付した。 以下、 第 1の実施形態と の差異について説明する。
【0142】 図 23は、 第 1 2の実施形態における縦型 J FET 1 nの斜視図 である。 第 1 2の実施形態と第 1の実施形態とは、 ゲート半導体部の構造が異な る。 すなわち、 第 1 2の実施形態では、 縦型 J FET l nは、 ゲート半導体部 4 中に P+型半導体部 13を有する。 p+型半導体部 13は、 埋込半導体部 4と、 チ ャネル半導体部 5及び p +型半導体部 6との間に形成されている。 p +型半導体部 1 3は、 ドーパントとして A 1 (アルミニウム） が添加された S i Cにより形成 されている。 ゲート半導体部 4は、 ドーパントとして B (ボロン） が添加された S i Cにより形成されている。 Bの飛程は A 1の飛程に比べて大きいので、 ゲー ト半導体部 4は p+型半導体部 1 3と ドリフト半導体部 3との間に形成される。 ゲート半導体部 4のドーパント濃度は p+型半導体部 1 3のドーパント濃度に比 ベて小さい。 この構造によれば、 ゲート半導体部 4にも空乏層が延びるので、 ゲ 一ト半導体部と ドリフト半導体部との間の電位勾配を緩やかにでき、 電界の集中 が緩和される。 その結果、 縦型 J FETの耐圧性が向上する。
【0 143】 本構造は、 図 24 Aに示すように、 第 7の実施形態において説明 した縦型 J FET 1 f のゲート半導体部にも適用可能である。 また、 パルスドー プ構造は、 図 24Bに示すように、 第 9の実施形態において説明した縦型 J FE T 1 gのゲート半導体部にも適用可能である。
【0 144】 この構造によれば、 ゲート半導体部 4のドーパント濃度を p+型 半導体部 1 3のドーパント濃度に比べて小さくできる。 これにより、 ゲート半導 体部 4にも空乏層が延びるので、 ゲート半導体部とドリフト半導体部との間の電 位勾配を緩やかにでき、 電界の集中が緩和される。 その結果、 縦型 J FETの耐 圧性が向上する。
【0 145】 なお、 本実施形態における縦型 J FET 1 n、 l pにおいても、 電極 6 aに代えてソース電極 7 aに p+型半導体部 6を接続することにより、 p + 型埋込半導体部 4とソース半導体部 7とを同一のソース電極 7 aに電気的に接続 する構造としてもよい。 これにより、 p+型埋込半導体部 4はソース半導体部 7 と同電位となり、 P+型埋込半導体部と ドレイン半導体部との間に形成される容 量が、 ゲート · ドレイン間容量からソース · ドレイン間容量に変わるため、 高周 波動作が可能となる。
【0 1 46】 （第 1 3の実施形態） 次に、 図 2 5を参照して、 第 1の実施形態の 変形態様である第 1 3の実施形態について説明する。 第 1 3の実施形態における 縦型 J FETに関して、 第 1の実施形態において説明した縦型 J F ET 1 aの構 成と同様である各構成要素には、 同一の符合を付した。 以下、 第 1の実施形態と 異なるドリフト半導体部の構造について説明する。
【0 1 47】 図 25は、 第 1 3の実施形態における縦型 J F E T 1 rの断面図 である。 第 1 3の実施形態は、 第 1の実施形態と ドリフト半導体部の構造におい て異なる。 すなわち、 第 1の実施形態では、 ドリフト半導体部は n+型ドレイン 半導体部 2の導電型と同一の導電型の構成としたけれども、 第 1 3の実施形態で は、 ドリフト半導体部は導電型の異なる半導体領域から構成される超接合（S J ： Super Junction) 造を有する。
【0 1 48】 図 2 5を参照すると、 ドリフ ト半導体部は、 n+型ドレイン半導 体部 2の主面上に設けられている。 ドリフ ト半導体部は、 n+型ドレイン半導体 部 2の主面に交差する基準面に沿って延びる p型半導体領域 3 1， 3 3及び n型 半導体領域 3 2を有する。 p型半導体領域 3 1， 3 3は、 n型半導体領域 3 2を 挟むように配列されている。 p型半導体領域と n型半導体領域との接合は、 p + 型ゲート半導体部 4 1 , 4 2と n+型ドレイン半導体部 2との間に位置する。
【0 1 49】 p型半導体領域 3 1 , 3 3は、 p +型ゲート半導体部 4 1， 4 2 と n+型ドレイン半導体部 2との間に位置し、 p+型ゲート半導体部 4 1， 4 2に 沿って （図中 X軸方向） 延びている。
【0 1 50】 n型半導体領域 3 2は、 p +型ゲート半導体部 4 1と p +型ゲート 半導体部 4 2との間の n型チャネル半導体部 5と、 n+型ドレイン半導体部 2と の間に位置し、 p +型ゲート半導体部 4 1 , 4 2に沿って （図中 X軸方向） 延び ている。 n型半導体領域 3 2は、 ドレイン半導体部 2の導電型と同一の導電型を 有する。 【01 51】 図 26は、 超接合構造を有する別の形態を示す縦型 J FET 1 s の断面図である。 図 26に示すように、 超接合構造は、 第 7の実施形態において 説明した縦型 J FET 1 f のドリフト半導体部にも適用可能である。 また、 図 2
7は、超接合構造を有する更に別の形態を示す縦型 J FET 1 tの断面図である。 図 27に示すように、 超接合構造は、 第 9の実施形態において説明した縦型 J F ET 1 gのドリフト半導体部にも適用可能である。 超接合構造は、 その他の実施 形態において説明した縦型 J F E Tにも適用できる。
【0 1 52】 本実施形態における縦型 J FET 1 r， l s， I tによれば、 ド リフト半導体部は、 導電型の異なる複数の半導体領域により構成されている。 こ の様な構造を有するドリフト半導体部は、 ドレイン電圧が高いときに、 ドリフト 半導体部の全体が十分に空乏化される。 したがって、 ドリフト半導体部における 電界の最大値が低くなる。 故に、 ドリフト半導体部の厚さを薄くできる。 このた め、 オン抵抗が小さくなる。
【0 1 53】 p型半導体領域 3 1, 33と n型半導体領域 32のドーパント濃 度は、 ほぼ同一であることが好ましい。 50 OV耐圧を想定した場合における好 適な実施例では、 p型半導体領域 3 1， 33及び n型半導体領域 32のドーパン ト濃度は、 約 2. 7 X 1017 cm 3である。 また、 50 OV耐圧を想定した場合 における好適な実施例では、 p型半導体領域 31， 33及び n型半導体領域 32 の幅 （図中 y軸方向） は 0. 5 m程度である。 これにより、 空乏層は、 p型半 導体領域の全体に延びると共に n型半導体領域の全体に延びる。 このように空乏 層は両半導体領域に延びるので、 ドリフト半導体部において電界の集中が緩和さ れる。
【0 1 54】 （第 14の実施形態） n型半導体領域及び p型半導体領域と、ゲー ト半導体部との位置関係は、 これまでの実施形態に示された位置関係に限定され ない。 図 28Aは、 第 14の実施形態における各半導体領域とゲート半導体部と の位置関係を示す模式図である。 P型半導体領域 31, 33及び n型半導体領域 32は、共に所定の軸方向（図中 X軸方向） に延びている。 P型半導体領域 3 1, 33は、 n型半導体領域 32を挟むように配列されている。 p型半導体領域と n 型半導体領域との接合は、 p+型ゲート半導体部 41， 42の下に位置する。 【0 155】 これに対して、 図 28 Bは、 第 14の実施形態における各半導体 領域とゲート半導体部との位置関係を示す模式図である。 p型半導体領域 3 1， 33及び n型半導体領域 32， 34は、 共に所定の軸方向 （図中 x軸方向） に延 びている。 p型半導体領域 3 1， 33は、 n型半導体領域 32， 34と交互に配 置されている。 p型半導体領域と n型半導体領域との接合は、 P+型ゲート半導 体部 41, 42の下だけでなく、 各ゲート半導体部の間にも位置している。 【0156】 図 28 Cは、 更に別の形態における各半導体領域とグート半導体 部との位置関係を示す模式図である。 p型半導体領域 3 1， 3 3及び n型半導体 領域 32は、 共に所定の軸方向 （図中 y軸方向） に延びている。 p型半導体領域 3 1, 33は、 n型半導体領域 32を挟むように配列されている。 n型半導体領 域は複数あってもよい。
【0 157】 （第 1 5の実施形態） 以下、超接合構造を有する縦型 J FETの製 造方法における、 超接合構造を構成する n型半導体領域及び p型半導体領域の形 成方法について説明する。
【0158】 （n型半導体層形成工程） まず、 n+型 S i C半導体基板を準備す る。 基板の n型不純物濃度は、 この基板がドレイン半導体部として利用できる程 度に高濃度である。 図 29 Aに示す様に、 n+型ドレイン半導体部 2の表面に S i C膜 3をェピタキシャル成長法により形成する。 500V耐圧を想定した場合 における好適な実施例では、 3 1 膜3の膜厚丁8は、 2. 0 /im以上 3. 0 μ m以下である。 S i C膜 3の導電型は、 ドレイン半導体部 2の導電型と同一であ る。 また、 S i C膜 3のドーパント濃度は、 n+型ドレイン半導体部 2のドーパ ント濃度よりも低い。 この S i C膜 3からは、 n型半導体層 32， 34， 36が 形成される。 【0159】 （p型半導体層形成工程） 図 29 Bを参照して、 p型半導体層を形 成する工程について説明する。 所定のマスク Mを用いて、 n型半導体層 3上に形 成された領域 31 a， 33 a, 35 a, 37 aにドーパント A 10を選択的にィ オン注入して、 所定の深さを有する P型半導体層 31 1 , 33 1， 35 1, 37 1を形成する。 p型半導体層を形成した後、 マスク Mを除去する。
【0160】 （ドリフト半導体部形成工程） 図 29 Cを参照して、所望の厚さの ドリフト半導体部を形成する工程について説明する。 すなわち、 n型半導体層形 成工程と p型半導体層形成工程とを交互に繰り返して、 n +型ドレイン半導体部 2上に超接合構造を有するドリフト半導体部を形成する。 その結果、 所定の厚さ (図中 Z軸方向） を有する半導体層 3が形成される。 以上、 n型半導体領域及び p型半導体領域を有するドリフト半導体部の形成方法について説明した。 他のェ 程に関しては、 第 2、 第 6、 第 8の実施形態と同様であるが、 これに限定される ものではない。
【016 1】 （第 16の実施形態） 図 30は、第 1 6の実施形態における縦型 J FET 1 uの断面図である。 図 30に示す様に、 縦型 J FET l uは、 n +型ド レイン半導体部 2と、 n型ドリフト半導体部 3と、 p型埋込半導体部 4と、 n型 チャネル半導体部 5と、 p+型ゲート半導体部 6と、 n+型ソース半導体部 7とを 有する。
【0162】 縦型 J FET l uは、 この素子の一方の面から他方の面に向かう 方向 （以下、 「電流方向」 と記す。） に、 多数キャリアが移動する縦型構造を有す る。 図 30には、 座標系が示されている。 この座標は、 J FETチャネル部の電 流方向を y軸に合わせるように規定されている。
【0 163】 n+型ドレイン半導体部 2は、対向する一対の面を有する。 また、 n+型ドレイン半導体部 2は、 ドーパントが添加された基板であることができ、 好適な実施例では、 この基板は、 S i C (炭化珪素） により形成されている。 S i Cに添加されるドーパントとしては、周期律表第 5族元素である N (窒素）、 P (リン）、 A s (砒素） といったドナー不純物が利用できる。 n +型ドレイン半導 体部 2は、 一対の面の一方 （裏面） にドレイン電極 2 aを有する。 ドレイン電極 2 aは金属で形成されている。
【0 1 6 4】 n型ドリフト半導体部 3は、 n +型ドレイン半導体部 2の一対の 面の他方（表面）上に設けられている。 n型ドリフト半導体部 3は、その表面に、 y軸方向に順に配置された第 1〜第 4の領域 3 a , 3 b， 3 c , 3 dを有する。 第 1〜第 4の領域 3 a , 3 b , 3 c , 3 dは、 所定の軸方向 （図 3 0の x軸方向） に延びており、 好適な実施例では、 矩形状の領域である。 第 1、 第 2、 第 4の領 域 3 a， 3 b , 3 d上には p型埋込半導体部 4が設けられている。 第 1〜第 3の 領域 3 a， 3 b , 3 c上にはチャネル半導体部 5が設けられている。 ドリフト半 導体部 3の導電型はドレイン半導体部 2の導電型と同一であって、 ドリフ ト半導 体部 3のドーパント濃度は、 ドレイン半導体部 2のドーパント濃度より低い。 好 適な実施例では、 ドリフト半導体部 3は、 ドーパントが添加された S i C (炭化 珪素） により形成されている。
【0 1 6 5】 p型埋込半導体部 4は、 第 1〜第 3の領域 3 a , 3 b , 3 c上に 設けられている。 埋込半導体部 4の導電型はドリフト半導体部 3の導電型と反対 である。 好適な実施例では、 p型埋込半導体部 4は、 ドーパントが添加された S i C (炭化珪素） により形成されている。 このドーパントとしては、 周期律表第 3族元素である B (硼素）、 A 1 (アルミニウム） といったァクセプタ不純物が利 用できる。
【0 1 6 6】 n型チャネル半導体部 5は、 第 1〜第 3の領域 3 a， 3 b， 3 c 上に設けられている。 n型チャネル半導体部 5は、 p型埋込半導体部 4に沿って 所定の軸方向 （図 3 0の y軸方向） に延びる。 n型チャネル半導体部 5は、 第 3 の領域 3 cにおいて n型ドリフト半導体部 3と電気的に接続されている。 チヤネ ル半導体部 5の導電型は埋込半導体部 4の導電型と反対であるので、 埋込半導体 部 4とチャネル半導体部 5との界面には p n接合が形成される。 n型チャネル半 導体部 5を流れるドレイン電流は、 p型埋込半導体部 4によって制御される。 n 型チャネル半導体部 5のドーパント濃度は、 n+型ドレイン半導体部 2のドーパ ント濃度よりも低い。 好適な実施例では、 n型チャネル半導体部 5は、 ドーパン トが添加された S i Cにより形成されている。好適な実施例では、チャネル長（図 中 y軸方向） は、 チャネル厚 （図中 z軸方向） の 10倍より大きい。
【01 67】 p +型グート半導体部 6は、 第 4の領域 3 d及び p型埋込半導体 部 4上に設けられている。 p+型ゲート半導体部 6は、 縦方向 （図 30の X軸方 向） に延びる。 p+型ゲート半導体部 6の表面上には、 ゲート電極 6 aが設けら れている。ゲート電極 6 aは金属で形成されている。 p+型ゲート半導体部 6は、 p型埋込半導体部 4をゲート電極 6 aに接続している。
【0 1 68】 n+型ソース半導体部 7は、 第 1の領域 3 a及び n型チャネル半 導体部 5上に設けられている。 ソース半導体部 7は、 ドレイン半導体部 2の導電 型と同一導電型を有する。 ソース半導体部 7は、 チャネル半導体部 5を介して、 ドリフ ト半導体部 3と接続されている。 また、 n+型ソース半導体部 7上には、 ソース電極 7 aが設けられている。 ソース電極 7 aは金属で形成されている。 n 型チャネル半導体部 5は、 シリコン酸化膜といった絶縁膜 8、 9によりソース電 極 7 aと絶縁されている。
【0 169】 （第 1 7の実施形態） 次に、縦型 J F E T 1 uの製造方法について 説明する。 図 3 1 A〜図 3 1 C、 図 32 A〜図 32C、 図 33 A〜図 33 C、 図 34 A〜図 34C、 図 35は、 第 1 7の実施形態に係る縦型 J FET 1 uの製造 工程を示す断面図である。
【0 170】 （ドレイン半導体膜形成工程） まず、図 3 1 Aに示す様に基板を準 備する。 基板としては、 n+型 S i C半導体基板が例示される。 基板のドーパン ト濃度は、この基板がドレイン半導体部 2として利用できる程度に高濃度である。 【017 1】 （ドリフ ト半導体膜形成工程） 図 31 Bに示す様に、 n+型ドレイ ン半導体部 2の表面に S i C膜 3をェピタキシャル成長法により形成する。 S i C膜 3の膜厚 T 1は、 例えば、 l O mである。 S i C膜 3の導電型は、 n +型 ドレイン半導体部 2の導電型と同一である。 また、 S i C膜 3のドーパント濃度 は、 n+型ドレイン半導体部 2のドーパント濃度よりも低い。 S i Cfl莫 3のドー パント濃度は、例えば、 1 X 1016/c m3程度である。 この S i C膜 3からは、 n型ドリフト半導体部が形成される。
【01 72】 （埋込半導体部形成工程） 図 3 1 Cを参照して、埋込半導体部を形 成する工程について説明する。 所定の軸方向 （図中 X軸方向） に伸びるパターン を有するマスク Mlを形成する。 このマスク Mlを用いて、 S i C膜 3上に形成 された領域 3 eにドーパント A 1を選択的にイオン注入して、 所定の深さを有す る p型埋込半導体部 4を形成する。 p型埋込半導体部 4の深さ D 1は、 例えば、 1. 2 m程度である。 p型埋込半導体部 4のドーパント濃度は、 例えば、 I X
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程度である。埋込半導体部を形成した後、マスク Mlを除去する。 【0173】 （チャネル半導体膜形成工程） 図 32 Aに示す様に、 p型埋込半導 体部 4の表面及び S i C膜 3上に S i C膜 5をェピタキシャル成長法により形成 する。 S i C膜 5の膜厚 T 2は、 例えば、 0. 3 μπι程度である。 S i Cfl莫 5の 導電型は、 n+型ドレイン半導体部 2の導電型と同一である。 また、 S i C膜 5 のドーパント濃度は、 n+型ドレイン半導体部 2のドーパント濃度よりも低い。 S i C膜 5のドーパント濃度は、 例えば、 1 X 1017 c m3程度である。 この S i C膜 5からは、 n型チャネル半導体部が形成される。なお、本実施形態では、 n型ドリフト半導体部、 及び η型チャネル半導体部のために単一の S i C膜を形 成したけれども、 ドリフト半導体部及びチャネル半導体部の各々のために S i C 膜を繰り返して成膜する複数の成膜工程を含むようにしてもよい。 また、 S i C 膜 3がドリフト半導体部及びチャネル半導体部として働くように、 所望のドーパ ント濃度プロファイルを S i C膜に対して採用できる。
【0 1 74】 （ソース半導体膜形成工程） 図 32Bに示す様に、 S i C膜 5の表 面に、 ェピタキシャル成長法により、 n+型ソース層のための S i C膜 7を形成 する。 S i C膜 7の膜厚 T 3は、 例えば、 0. 2 xm程度である。 S i C膜 7の 導電型は、 n+型ドレイン半導体部 2の導電型と同一である。 また、 S i C膜 7 のドーパント濃度は、 S i C膜 5のドーパント濃度よりも高い。所定の軸方向（図 中 X軸方向） に伸びるパターンを有するマスク M 2を形成する。
【01 75】 （ソース及びチャネル半導体部形成工程） 図 32 Cを参照して、 ソ ース半導体部を形成する工程について説明する。 マスク M2を用いて、 n+型ソ ース層 7と S i C膜 5及び S i C膜 3とを選択的に深さ D 2に達するまでエッチ ングする。 その結果、 マスク M 2で覆われた n+型ソース層 7と S i C膜 5の部 分がエッチングされずに残り、 n+型ソース半導体部となる。 また、 マスクで覆 われていない部分の P型埋込半導体部表面上の S i C膜 3の厚さ T 4が、 J FE Tの特性を大きく左右する （真性チャネル半導体部）。 エッチングの深さ D 2は、 例えば 0. 4 /im程度であり、 エッチングされた S i C膜 3の厚さ T 4は、 例え ば 0. 1 μπι程度である。ソース半導体部を形成した後、マスク Μ 2を除去する。 所定の軸方向（図中 X軸方向）に伸びるパターンを有するマスク Μ 3を形成する。 【0 1 76】 （ρ+型半導体部形成工程） 図 32 Cを参照して、 ρ+型ゲート半 導体部を形成する工程について説明する。 マスク Μ3を用いて、 S i C膜 5上に 形成された領域 5 aにドーパント A2を選択的にイオン注入して p+型ゲート半 導体部 6を形成する。 図 3 3 Aを参照すると、 p型埋込半導体部 4に達する p + 型ゲート半導体部 6が半導体部 5内に形成されている。 p +型半導体部を形成し た後、 マスク M3を除去する。
【0 177】 （熱酸化工程） 図 33 Bを参照して、縦型 J F E T 1 uを熱酸化す る工程について説明する。縦型 J FET 1 uに熱酸化処理を施す。熱酸化処理は、 高温 （例えば約 1 200°C) で S i Cを酸化性雰囲気に晒すと、 各半導体部中の シリコンが酸素と化学反応してシリコン酸化膜 （S i 02) が形成される。 その '結果、 各半導体部の表面が酸化膜 8により覆われる。
【0 178】 （開口部形成工程） 図 33 Cを参照して、ゲート電極を形成するた めの開口部を形成する工程について説明する。フォトレジストのマスクを用いて、 酸化膜 8を選択的にエッチングして開口部を形成する。 開口部では、 p +型グー ト半導体部 6及び n +型ソース半導体部 7の表面部分が露出している。 露出部分 がそれぞれゲート電極及びソース電極への導通部分となる。開口部を形成した後、 レジス トマスクを除去する。
【0 1 7 9】 （電極形成工程） 図 3 4 Aを参照して、電極を形成する工程につい て説明する。 縦型 J F E T 1 uの表面に、 例えば N i といった電極用の金属膜を 堆積する。 次に、 所定の形状を有するフォトレジストのマスクを形成する。 この マスクを用いて、 電極用の金属膜を選択的にエッチングする。 その結果、 レジス トパターンで覆われた電極用の金属膜の部分がエッチングされずに残り、 ゲート 電極 6 a及びソースォーミック電極 7 aとなる。 電極を形成した後、 レジストマ スクを除去する。
【0 1 8 0】 なお、 開口部形成工程におけるフォトレジス トパターンを除去せ ずに直接、 フォ トレジス ト上も含めて電極材料用の金属膜を堆積し、 その後、 フ オトレジストを除去すると同時にフォトレジスト上の金属膜を除去することも可 能である。 表面に電極を形成した後、 表面全体をレジス トで覆い、 電極材料用の 金属膜を表面全体に堆積して表面レジス トを除去する。 そして、 高温 （例えば、 1 0 5 0 °C) のアルゴン等の不活性ガス雰囲気中で熱処理することによって、 各 電極 （ソース、 ドレイン、 ゲート） と各半導体部との間にォーミック接続を形成 する。
【0 1 8 1】 （絶縁膜形成工程） 図 3 4 Bを参照して、絶縁膜を形成する工程に ついて説明する。 縦型 J F E T 1 uの表面の全体に、 C V D (Chemical Vapor Deposition) 等により、 S i〇2 , S i O Nといった絶縁膜 9を形成する。
【0 1 8 2】 （開口部形成工程） 図 3 4 Cを参照して、 ソース電極を形成するた めの開口部を形成する工程について説明する。フォ トレジストのマスクを用いて、 酸化膜 8と絶縁膜 9とを選択的にエッチングしてコンタク ト孔 9 aを形成する。 開口部では、 ソースォーミック電極 7 aの表面部分が露出している。 露出部分が ソース電極への導通部分となる。 コンタク ト孔 9 aは、 ソースォーミック電極 7 aに到達するように設けられている。 コンタク ト孔 9 aを形成した後、 レジスト マスクを除去する。
【0 183】 （電極形成工程） 次に、 図 35を参照して、 ソース電極を形成する 工程について説明する。 ソース半導体部 7の表面に接触するようにソース電極 7 bを形成する。ソース電極 7 bは、図 34 Cに示したコンタク ト孔 9 aを通って、 ソース半導体部 7に接触している。 配線金属膜の材料としては、 低抵抗、 微細加 ェの容易性、密着性の観点からアルミニウム（A 1 )や A 1合金が好適であるが、 銅 （Cu)、 タングステン （W) であってもよく、 これらに限定されない。
【0 1 84】 以上説明した工程により、 第 16の実施形態に示された縦型 J F ET l uが完成した。 縦型 J FET 1 uの構造では、 p型埋込半導体部 4及び n 型チャネル半導体部 5を n型ドリフト半導体部 3上に配置できる。 故に、 チップ サイズを大きくすることなく、 n型ドリフト半導体部 3の厚さにより所望のドレ イン耐圧を得ることができる。 したがって、 ソースと ドレイン間の耐圧を向上で きる。 また、 n型チャネル半導体部 5の下だけでなく、 p型埋込半導体部 4の下 に位置する n型ドリフト半導体部 3にもキャリアが流れる。 したがって、 耐圧を 維持しつつオン抵抗を下げることができる。 つまり、 本構造は高耐圧 J FETに 好適でめる。
【0 185】 また、 本実施形態では、 ドレイン、 ソース、 ゲートの半導体部を S i Cにより形成した。 S i Cは、 S i (珪素） や G aA s (ガリウム砒素） と いった半導体に比べて以下の点において優位である。 すなわち、 高融点且つバン ドギャップ （禁制帯幅） が大きいので、 素子の高温動作が容易になる。 また、 絶 縁破壊電界が大きいので高耐圧かつ低損失が可能となる。 更には、 熱伝導率が高 いので放熱が容易になるといった利点がある。
【0 186】 （第 1 8の実施形態） 次に、 図 36を参照して、 第 16の実施形態 の変形である第 18の実施形態について説明する。 第 18の実施形態における縦 型 J F E Tに関して、 第 16の実施形態において説明した縦型 J F E T 1 uの構 成と同様である各構成要素には、 同一の符合を付した。 以下、 第 1 6の実施形態 とは異なるチャネル半導体部の構成について説明する。
【0 187】 図 36は、 第 1 8の実施形態における縦型 J FET 1 Vの断面図 である。 第 18の実施形態と第 16の実施形態とは、 チャネル領域の構造が異な る。 すなわち、 第 16の実施形態では、 n型チャネル半導体部 5が第 1の領域 3 a上で n+型ソース半導体部 7と接触する構成とした。 これに対して、 第 18の 実施形態では、 縦型 J FET 1 vは n型チャネル半導体部 5と n+型ソース半導 体部 7との間に n—型半導体部 10を更に備えている。 本構造によれば、 n型チ ャネル半導体部 5はエッチングされないので、 チヤネル半導体部の厚さがエッチ ング工程によるばらつきの影響を受けない。 したがって、 縦型 J FET l vの電 気的特性の個体差を小さくできる。
【01 88】 n—型半導体部 10は、 第 1〜第 3の領域 3 a， 3 b， 3 c及び n型チャネル半導体部 5上に設けられている。 半導体部 10の導電型はチャネル 半導体部 5の導電型と同一である。 n_型半導体部 10のドーパント濃度は、 n 型チャネル半導体部 5のドーパント濃度より低い。 n_型半導体部 10のドーパ ント濃度は、 例えば、 1 X 1 0 /Zcm3程度である。 好適な実施例では、 n一 型半導体部 1 0は、 ドーパントが添加された S i C (炭化珪素） により形成され ている。
【01 89】 なお、 本実施の形態にて説明した n型半導体部と n—型半導体部 とから成るチャネル構造は、 第 16の実施形態のみならず、 後述の全ての実施形 態 （第 20〜第 28の実施形態） に適用可能である。
【0190】 （第 1 9の実施形態） 次に、 図 37A〜図 37 Cを参照して、 第 1 7の実施形態の変形である第 1 9の実施形態について説明する。 第 1 9の実施形 態における縦型 J FETの製造方法に関して、 第 1 7の実施形態において説明し た縦型 J FET 1 uの製造方法と同様である各構成要素には、 同一の符合を付し た。 以下、 第 1 7の実施形態と異なるチャネル半導体膜形成工程、 n—型半導体 膜形成工程、 及びソース半導体部形成工程について説明する。
【01 91】 （チャネル半導体膜形成工程） チャネル半導体膜形成工程は、グー ト半導体部形成工程に引き続いて行われる。 図 3 7Aに示す様に、 p+型ゲート 半導体部 4の表面及び S i C膜 3上に S i C膜 5をェピタキシャル成長法により 形成する。 S i C膜 5の膜厚 T 6は、 例えば、 0. 1 μπι程度である。 S i C膜 5の導電型は、 n+型ドレイン半導体部 2の導電型と同一である。 また、 S i C 膜 5のドーパント濃度は、 n+型ドレイン半導体部 2のドーパント濃度よりも低 レヽ。 S i C膜 5のドーパント濃度は、 例えば、 1 X 1 017/c m3程度である。 この S i C膜 5からは、 n型チャネル半導体部が形成される。
【0192】 （n—型半導体膜形成工程） 図 3 7 Bに示す様に、 S i C膜 5の表 面に S i C膜 10をェピタキシャル成長法により形成する。 S i Cfl莫 10の膜厚 T 7は、 例えば、 0. 程度である。 S i C膜 1 0の導電型は、 S i C膜 5 の導電型と同一である。 S i C膜 10のドーパント濃度は、 S i C膜 5のドーパ ント濃度よりも低い。 S i C膜 10のドーパント濃度は、 例えば、 1 X 1016Z cm3程度である。 この S i C膜 10からは、 n一型半導体部が形成される。 【0 193】 （ソース半導体膜形成工程） 引き続いて、図 37 Bを参照しながら、 ソース半導体膜を形成する工程について説明する。 S i C膜 10の表面に、 ェピ タキシャル成長法により、 n+型ソース層のための S i C膜 7を形成する。 S i C膜 7の厚さは、 例えば、 0. 程度である。 S i C膜 7の導電型は、 n + 型ドレイン半導体部 2の導電型と同一である。 また、 S i C膜 7のドーパント濃 度は、 S i C膜 10のドーパント濃度よりも高く、 例えば、 l X l O /cm3 程度である。
【0194】 （ソース半導体部形成工程） 図 3 7 Cを参照して、 ソース半導体部 を形成する工程について説明する。 所定の領域を覆うパターンを有するマスク M 4を形成する。 マスク M4を用いて、 n+型ソース層 7及び n—型半導体層 10を 選択的にエッチングする。 その結果、 レジス トパターンで覆われた n+型ソース 層 7及び n一型半導体層 10が部分的にエッチングされずに残り、 n+型ソース半 導体部になる。 エッチングの深さ D 3は、 半導体層 5に到達しないような深さで ある。 ソース半導体部を形成した後、 マスク M4を除去する。
【0 195】 以上、 第 1 7の実施形態と異なるチャネル半導体膜形成工程、 n -型半導体膜形成工程、 及びソース半導体部形成工程について説明した。 ソース 半導体部形成工程に引き続いて、 P+型半導体部形成工程が行われる。 他の工程 に関しては、 第 1 7の実施形態と同様である。 本実施形態における縦型 J FET の製造方法によれば、 ソース半導体部形成工程において、 S i C膜 5がエツチン グされることはない。 故に、 チャネル半導体部の厚さがエッチング工程によるば らつきの影響を受けない。 したがって、 トランジスタの電気的特性の個体差を小 さくできる。
【0 196】 （第 20の実施形態） 第 20の実施形態における縦型 J FET 1 w について説明する。 図 38は、 縦型 J FET 1 wの斜視図である。 図 38に示す 様に、 縦型 J FET l wは、 n+型ドレイン半導体部 2と、 n型ドリフ ト半導体 部 3と、 p +型ゲート拡散半導体部 4 1， 42, 43, 44， 45と、 n型チヤ ネル半導体部 5と、 一括ソース電極 7 aを表面に有する n+型ソース半導体部 7 とを有する。
【0 1 97】 p+型ゲート拡散半導体部 4 1〜45は、 トランジスタの基本セ ルゃ半導体チップの外周部分に設けられる外部接続用のゲ一ト配線の役割と、 チ ャネル幅の制御を行うゲートとしての機能とを併せもつ。 すなわち、 p+型ゲー ト拡散半導体部 41〜45は、 y軸方向に所定の間隔を隔てて n型チャネル半導 体部 5の内部に埋め込まれるように形成されている。 p+型グート拡散半導体部 4 1〜45の各々は、 所定の軸方向 （図 38の X軸方向） に延びている。 好適な 実施例では、 p+型ゲート拡散半導体部 4 1〜45は、 ドーパントが添加された S i C (炭化珪素） により形成されている。 ゲート電極 4 aは、 後述の一括ソー ス電極 7 aを囲むように設けられている。
【01 98】 n+型ソース半導体部 7は、 n型チャネル半導体部 5上に設けら れている。 ソース半導体部 7は、 ドレイン半導体部 2の導電型と同一導電型を有 する。 n+型ソース半導体部 7は、 n型チャネル半導体部 5を介して n型ドリフ ト半導体部 3と接続されている。 また、 n+型ソース半導体部 7の表面上には、 一括ソース電極 7 aが設けられている。 一括ソース電極 7 aは金属で形成されて いる。 また、 p+型ゲート拡散半導体部 41と n+型ソース半導体部 7とは、 一括 ソース電極 7 aにより電気的に接続されている。
【01 99】 本実施の形態における縦型 J F ET 1 wの構造によれば、 ゲート 配線が半導体内部に埋め込まれているので、 表面でのゲート配線が不要となる。 したがって、 複数のトランジスタにより構成される半導体チップ全体で考えたと き、 チップ表面の配線が簡素になる。 また、 チップの表面積を小さくできる。 【0200】 （第 2 1の実施形態） 次に、 図 39を参照して、 第 16の実施形態 の変形態様である第 21の実施形態について説明する。 第 21の実施形態におけ る縦型 J FETに関して、 第 16の実施形態において説明した縦型 J FET 1 u の構成と同様である各構成要素には、 同一の符合を付した。 以下、 第 1 6の実施 形態との差異について説明する。
【020 1】 図 39は、 第 2 1の実施形態における縦型 J FET 1 xの断面図 である。 第 2 1の実施形態と第 16の実施形態とは、 ゲート半導体部の構造が異 なる。 すなわち、 第 2 1の実施形態では、 第 2及び第 3の領域 3 b, 3 c並びに n型チャネル半導体部 5上に p+型グート半導体部 1 1が設けられている。
【0202】 ゲート半導体部 1 1の導電型はチャネル半導体部 5の導電型と逆 導電型である。 ゲート半導体部 1 1の p型ドーパント濃度は、 チャネル半導体部 5の n型ドーパント濃度より高いので、 空乏層はチャネル半導体部に伸びる。 p
+型ゲート半導体部 1 1のドーパント濃度は、例えば、 1 X 1 018ZC m3程度で ある。 好適な実施例では、 P型ゲート半導体部 1 1は、 ドーパントが添加された S i Cにより形成されている。 p型ゲート半導体部の厚さは、 例えば、 0. 3 /i m程度である。 縦型 J FET l xは、 p型埋込半導体部 4と p型ゲート半導体部 1 1との間に n型チャネル半導体部 5を有するので、 n型チャネル半導体部 5の 両側からチャネルを制御できる。 この構造によれば、 n型チャネル半導体部 5の 片側からチャネルを制御する場合に比べて、 制御できるチャネルの幅が増す。 こ れにより、 ノーマリオフの実現が容易な構造となる。
【0 203】 （第 2 2の実施形態） 次に、 図 40 A及び図 40 Bを参照して、 第 1 7の実施形態の変形態様である第 2 2の実施形態について説明する。 第 2 2の 実施形態における縦型 J F ETの製造方法に関して、 第 1 7の実施形態において 説明した縦型 J F ET 1 uの製造方法と同様である各構成要素には、 同一の符合 を付した。 以下、 第 1 7の実施形態と異なる p+型ゲート半導体部形成工程につ いて説明する。
【0 204】 （ p +型ゲート半導体部形成工程） p +型ゲート半導体部形成工程 は、 p+型半導体部形成工程に引き続いて行われる。 図 4 OAを参照して、 p+型 グート半導体部を形成する工程について説明する。 所定の形状を有するマスク M 3を用いて、 S i C膜 5上の領域 5 aにドーパント A 2を選択的にイオン注入し て、 所定の深さを有する P+型ゲート半導体部 1 1を形成する。 P+型ゲート半導 体部 1 1の形成により形成されるチャネル層の厚さ D 4は、 縦型 J F ETの閾値 に応じて決定される。 例えば、 D4は 0. 2 //in程度である。 ゲート半導体部を 形成した後、 マスク M 3を除去する。 その結果、 図 40 Bに示すような縦型 J F ETとなる。 以上、 第 1 7の実施形態と異なる p+型ゲート半導体部形成工程に ついて説明した。 p+型ゲート半導体部形成工程に引き続いて、 熱酸化工程が行 われる。 他の工程に関しては、 第 1 7の実施形態と同様であるが、 これに限定さ れるものではない。
【0 20 5】 （第 2 3の実施形態） 図 4 1を参照して、第 2 1の実施形態の変形 態様である第 23の実施形態について説明する。 第 23の実施形態における縦型 J FETに関して、 第 23の実施形態において説明した縦型 J F E T 1 Xの構成 と同様である各構成要素には、 同一の符合を付した。 以下、 第 16の実施形態と は異なるゲート半導体部の構造について説明する。
【0206】 図 41は、 第 23の実施形態における縦型 J FET 1 yの断面図 である。 第 23の実施形態と第 1 6の実施形態とは、 ゲート半導体部の構造が異 なる。 すなわち、 第 23の実施形態では、 縦型 J FET l yは、 p+型ゲート半 導体部 1 2を備えている。 n型チャネル半導体部 5と p+型ゲート半導体部 1 2 との p n接合は、 ヘテロ接合である。 n型チャネル半導体部 5は S i Cにより形 成されている。 p+型ゲート半導体部 1 2はポリシリコンにより形成されている。 これにより、 第 2 1の実施形態に示した p+型ゲート半導体部 1 1を形成するた めの S i Cのェピタキシャル成長工程が不要となり、 縦型 J FET 1 yを容易に 構成できる。
【0207】 （第 24の実施形態） 次に、 図 42 A及び図 42 Bを参照して、第 21の実施形態の変形態様である第 24の実施形態について説明する。 第 2 1の 実施形態における縦型 J FETに関して、 第 2 1の実施形態において説明した縦 型 J FET 1 zの構成と同様である各構成要素には、同一の符合を付した。以下、 第 2 1の実施形態との差異について説明する。
【0208】 図 42 Aは、 第 24の実施形態における縦型 J FET 1 zの断面 図である。 第 24の実施形態と第 16の実施形態とは、 ゲート半導体部の構造が 異なる。 すなわち、 第 24の実施形態では、 p+型ゲート半導体部 4と p+型グー ト半導体部 1 1とは、 チャネル領域を挟んでいる。 縦型 J FET l zは、 n型チ ャネル半導体部 5のチャネル領域内に設けられた p+型半導体部 13を更に備え る。 P+型半導体部 1 3は、 p+型ゲート半導体部 4の領域 4 a上に設けられてい る。 p+型半導体部 1 3は、 n型チャネル半導体部 5を部分的に貫く様に設けら れている。 【0209】 図 42 Bは、 縦型 J FET 1 zの III- III線における断面図であ る。 図 42 Bに示すように、 P+型半導体部 1 3は、 X軸方向に所定の間隔を隔 てて n型チャネル半導体部 5中に配列されている。 p+型半導体部 1 3のドーパ ント濃度は、 n型チャネル半導体部 5のドーパント濃度より高い。 このため、 空 乏層は、 主に n型チャネル半導体部 5内に伸びる。 好適な実施例では、 p+型半 導体部 1 3は、 ドーパントが添加された S i Cにより形成されている。 縦型 J F ET l zにおいては、 p+型ゲート半導体部 4は、 p+型ゲート半導体部 1 1と p +型半導体部 1 3を介して電気的に接続されている。 これにより、 p+型ゲート半 導体部 4と p+型ゲート半導体部 1 1とに同電位が印加されるので、 チャネル層 の厚さを増加できる。
【0210】 （第 25の実施形態） 次に、 図 43 A及び図 43 Bを参照して、 第 16の実施形態の変形態様である第 25の実施形態について説明する。 第 25の 実施形態における縦型 J FETに関して、 第 16の実施形態において説明した縦 型 J FET 1 uの構成と同様である各構成要素には、同一の符合を付した。以下、 第 1 6の実施形態との差異について説明する。
【021 1】 図 43 Aは、 第 25の実施形態における縦型 J F E T 10 aの断 面図である。 第 25の実施形態と第 1 6の実施形態とは、 チャネル半導体部の構 造が異なる。 すなわち、 第 25の実施形態では、 チャネル半導体部はパルスドー プ構造を有する。
【021 2】 図 43 Bに示す様に、 パルスドープ半導体部 14は、 n—型 S i C層 141〜144と n+型 S i C層 145〜147とが交互に積層されて構成 されている。 また、 n—型 S 1 〇層141〜144のドーパント濃度は、 n+型 S 1 〇層145〜147のドーパント濃度よりも低い。 n—型 S i C層 14 1〜 1 44のドーパント濃度は、 例えば、 1 X 1016ノ cm3程度である。 n 型 S i C 層 141〜144の厚さ T 8は、 例えば、 10 nm前後である。 ！1 +型3 1 〇層 145~147のドーパント濃度は、 1 X 1017ノ c m3〜 1 X 1 018Z c m3 である。 n+型 S i C層 1 4 5〜1 4 7の厚さ T 9は、 例えば、 l O nm前後で ある。 この様な構造により、 キャリアは、 高濃度層よりもキャリア移動度が大き い低濃度層を移動するので、 チャネル領域を流れる電流が増加する。 その結果、 オン抵抗を低減できる。
【0 2 1 3】 （第 26の実施形態） 次に、 図 44を参照して、 第 1 6の実施形態 の変形態様である第 2 6の実施形態について説明する。 第 26の実施形態におけ る縦型 J FETに関して、 第 1 6の実施形態において説明した縦型 J F ET 1 u の構成と同様である各構成要素には、 同一の符合を付した。 以下、 第 1 6の実施 形態と異なるドリフト半導体部の構造について説明する。
【02 1 4】 図 44は、 第 26の実施形態における縦型 J F ET 1 0 bの断面 図である。 第 2 6の実施形態は、 第 1の実施形態とドリフト半導体部の構造の点 において異なる。 すなわち、 第 1の実施形態では、 ドリフト半導体部は、 n+型 ドレイン半導体部 2の導電型と同一の導電型の構成としたけれども、 第 26の実 施形態では、 ドリフト半導体部は、 導電型の異なる半導体領域から構成される超 接合 （S J ： Super Junction) 構造を有する。
【0 2 1 5】 図 44を参照すると、 ドリフ ト半導体部は、 n+型ドレイン半導 体部 2の主面上に設けられている。 ドリフ ト半導体部は、 n+型ドレイン半導体 部 2の主面に交差する基準面に沿って延びる p型半導体領域 3 1, 3 3及び n型 半導体領域 3 2を有する。 p型半導体領域 3 1， 3 3は、 n型半導体領域 3 2を 挟むように配列されている。 p型半導体領域と n型半導体領域との接合面は、 p +型ゲート半導体部 4 1 , 4 2と n+型ドレイン半導体部 2との間に位置する。 【0 2 1 6】 p型半導体領域 3 1 , 3 3は、 p +型ゲート半導体部 4 1 , 4 2 と n+型ドレイン半導体部 2との間に位置し、 p+型ゲート半導体部 4 1， 4 2に 沿って （図 44の X軸方向） 延びている。
【0 2 1 7】 n型半導体領域 3 2は、 p+型ゲート半導体部 4 1と p+型ゲート 半導体部 4 2との間の n型チャネル半導体部 5と、 n+型ドレイン半導体部 2と の間に位置し、 P+型ゲート半導体部 41， 42に沿う方向 （図 44の X軸方向） に延びている。 n型半導体領域 32は、 ドレイン半導体部 2の導電型と同一の導 電型を有する。
【021 8】 超接合構造は、 図 45に示すように、 第 2 1の実施形態において 説明した縦型 J FET 1 Xのドリフ ト半導体部にも適用可能である。 また、 超接 合構造は、 図 46に示すように、 第 24の実施形態において説明した縦型 J FE T 1 zのドリフト半導体部にも適用可能である。 超接合構造は、 その他の実施形 態において説明した縦型 J FETにも適用できる。
【021 9】 本実施形態における縦型 J FET 10 bによれば、 ドリフト半導 体部は、 導電型の異なる複数の半導体領域により構成されている。 この様な構造 を有するドリフト半導体部は、 高ドレイン電圧が印加されるときに、 ドリフ ト半 導体部の全体が十分に空乏化される。 したがって、 ドリフ ト半導体部における電 界の最大値が低くなる。故に、 ドリフト半導体部の厚さを薄くできる。このため、 オン抵抗が小さくなる。
【0220】 p型半導体領域 3 1， 33と n型半導体領域 32のド一パント濃 度は、 ほぼ同一であることが好ましい。 50 OV耐圧を想定した場合における好 適な実施例では、 P型半導体領域 3 1， 33及び n型半導体領域 32のドーパン ト濃度は、 約 2. 7 X 1017 cm_3である。 また、 50 OV耐圧を想定した場合 における好適な実施例では、 p型半導体領域 31， 33及び n型半導体領域 32 の幅 （図中 y軸方向） は 0. 5 μπι程度である。 これにより、 空乏層は、 p型半 導体領域の全体に延びると共に n型半導体領域の全体に延びる。 このように空乏 層は両半導体領域に延びるので、 ドリフト半導体部において電界の集中が緩和さ れる。
【022 1】 （第 27の実施形態） n型半導体領域及び p型半導体領域と、ゲー ト半導体部との位置関係は、 これまでの実施形態に示された位置関係に限定され ない。 図 47Aは、 第 27の実施形態における各半導体領域とゲート半導体部と の位置関係を示す模式図である。 p型半導体領域 3 1 , 3 3及び n型半導体領域 3 2は、共に所定の軸方向（図中 X軸方向） に延びている。 p型半導体領域 3 1 , 3 3は、 n型半導体領域 3 2を挟むように配列されている。 p型半導体領域と n 型半導体領域との接合は、 p+型ゲート半導体部 4 1， 4 2の下に位置する。 【0 22 2】 これに対して、 図 4 7 Bは、 第 2 7の実施形態における各半導体 領域とゲート半導体部との位置関係を示す模式図である。 p型半導体領域 3 1, 3 3及び n型半導体領域 3 2, 34は、 共に所定の軸方向 （図中 x軸方向） に延 びている。 p型半導体領域 3 1， 3 3は、 n型半導体領域 3 2, 34と交互に配 列されている。 p型半導体領域と n型半導体領域との接合は、 p+型ゲート半導 体部 4 1， 4 2の下だけでなく、 各ゲート半導体部の間にも位置している。
【0 22 3】 図 4 7 Cは、 更に別の形態における各半導体領域とゲート半導体 部との位置関係を示す平面模式図である。 p型半導体領域 3 1， 3 3及び n型半 導体領域 3 2は、 共に所定の軸方向 （図中 y軸方向） に延びている。 p型半導体 領域 3 1， 3 3は、 n型半導体領域 3 2を挟むように配列されている。 n型半導 体領域は複数あってもよい。
【0 224】 （第 2 8の実施形態） 以下、超接合構造を有する縦型 J FETの製 造方法における、 超接合構造を構成する n型半導体領域及び p型半導体領域の形 成方法について説明する。
【 0 22 5】 （n型半導体層形成工程） まず、 n+型 S i C半導体基板を準備す る。 基板の n型不純物濃度は、 この基板がドレイン半導体部として利用できる程 度に高濃度である。 図 48 Aに示す様に、 n+型ドレイン半導体部 2の表面に S i C膜 3をェピタキシャル成長法により形成する。 5 0 OV耐圧を想定した場合 における好適な実施例では、 S i C膜 3の膜厚 T 1 0は、 2. O /im以上 3. 0 /m以下である。 S i C膜 3の導電型は、 ドレイン半導体部 2の導電型と同一で ある。 また、 S i C膜 3のドーパント濃度は、 n+型ドレイン半導体部 2のドー パント濃度よりも低い。 この S i C膜 3からは、 n型半導体層 3 2, 34, 3 6 が形成される。
【0 2 2 6】 （p型半導体層形成工程） 図 4 8 Bを参照して、 p型半導体層を形 成する工程について説明する。 所定のマスク Mを用いて、 n型半導体層 3上に形 成された領域 3 l a , 3 1 c , 3 1 e , 3 1 gにドーパント A 3を選択的にィォ ン注入して、 所定の深さを有する P型半導体層 3 1 1 , 3 3 1， 3 5 1， 3 7 1 を形成する。 p型半導体層を形成した後、 マスク Mを除去する。
【0 2 2 7】 （ドリフト半導体部形成工程） 図 4 8 Cを参照して、所望の厚さの ドリフト半導体部を形成する工程について説明する。 すなわち、 n型半導体層形 成工程と p型半導体層形成工程とを交互に繰り返して、 n +型ドレイン半導体部 2上に超接合構造を有するドリフト半導体部を形成する。 その結果、 所定の厚さ (図中 z軸方向） を有する半導体層 3が形成される。 以上、 n型半導体領域及び P型半導体領域を有するドリフト半導体部の形成方法について説明した。 他のェ 程に関しては、 第 1 8、 第 2 0、 第 2 2の実施形態と同様であるが、 これに限定 されるものではない。
【0 2 2 8】 なお、 本発明に係る縦型 J F E T及びその製造方法は、 上記各実 施形態に記載の態様に限定されるものではなく、 他の条件等に応じて種々の変形 態様をとることが可能である。 例えば、 上記各実施形態では、 ドナー不純物を含 む n型半導体によりチャネル領域を形成する例について説明したが、 チャネル領 域が P型半導体により形成された J F E Tにも本発明を適用可能である。 但し、 この場合には、 電流方向や印加するグート電圧の極性が逆になる。
産業上の利用可能性
【0 2 2 9】 本発明によれば、 高ドレイン耐圧を維持しつつ低損失な縦型接合 型電界効果トランジスタ、 及び縦型接合型電界効果トランジスタの製造方法を提 供できる。

Claims

請求の範囲
1 . ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、 この主面と交差する所定の軸方向 に延びる第 1、 第 2、 第 3及び第 4の領域を有するドリフト半導体部と、 前記ドリフト半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の前 記第 1、 第 2及び第 3の領域上に設けられた埋込半導体部と、
前記埋込半導体部に沿って設けられ、 前記埋込半導体部の導電型と逆導電型を 有し、 前記ドリフト半導体部の前記第 4の領域に電気的に接続されたチャネル半 導体部と、
前記ドリフト半導体部の第 1の領域及び前記チャネル半導体部上に設けられた ソース半導体部と、
前記ドレイン半導体部の導電型と逆導電型を有し、 前記第 3及び第 4の領域及 び前記チャネル半導体部上に設けられたゲート半導体部と
を備え、
前記グート半導体部は、 前記第 3の領域から前記第 4の領域に向かう方向に延 びる複数の凸部を有しており、 前記凸部の間には前記チャネル半導体部が設けら れており、 前記凸部は前記埋込半導体部に接続されている、 縦型接合型電界効果
2 . ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、 この主面と交差する所定の軸方向 に延びる第 1、 第 2、 第 3及び第 4の領域を有するドリフ ト半導体部と、 前記ドリフト半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の前 記第 1、 第 2及び第 3の領域上に設けられた埋込半導体部と、
前記埋込半導体部に沿って設けられ、 前記埋込半導体部の導電型と逆導電型を 有し、 前記ドリフト半導体部の前記第 4の領域に電気的に接続されたチャネル半 導体部と、 前記ドリフト半導体部の第 1の領域及び前記チャネル半導体部上に設けられた ソース半導体部と、
前記ドレイン半導体部の導電型と逆導電型を有し、 前記第 3及び第 4の領域及 び前記チャネル半導体部上に設けられた複数のゲート半導体部と
を備え、
前記複数のゲート半導体部の各々は、 前記第 3の領域から前記第 4の領域に向 かう方向に延び、 前記複数のゲート半導体部の間には前記チャネル半導体部が設 けられており、 各ゲート半導体部は前記埋込半導体部に接続されている、 縦型接 合型電界効果トランジスタ。
3 . ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、 この主面と交差する所定の軸方向 に延びる第 1、 第 2、 第 3及び第 4の領域を有するドリフ ト半導体部と、 前記ドリフト半導体部の主面上に設けられ、 この主面と交差する所定の軸方向 に延びる第 1、 第 2及び第 3の領域上に設けられた埋込半導体部と、
前記埋込半導体部に沿って設けられ、 前記埋込半導体部の導電型と逆導電型を 有し、 前記ドリフト半導体部の前記第 4の領域に電気的に接続されたチャネル半 導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、 前記第 3及び第 4の領域及 び前記チャネル半導体部上に設けられたゲート半導体部と
を備え、
前記グート半導体部は、 前記第 3の領域から前記第 4の領域に向かう方向に延 びる複数の凸部を有しており、 前記凸部の間には前記チャネル半導体部が設けら れており、 前記ドリフト半導体部は前記埋込半導体部に接続されており、 前記ドリフト半導体部は、 前記ドレイン半導体部の主面と交差する軸方向に延 びる第 5の領域を有し、
前記ドレイン半導体部の導電型と逆導電型を有し、 前記第 5の領域上に設けら れた第 2の半導体部を更に備え、
前記第 2の半導体部は、 前記埋込半導体部からソース半導体部に沿って前記所 定の軸方向に延びる、 縦型接合型電界効果トランジスタ。
4 . 前記ドリフト半導体部の第 1、 第 2の領域及び前記チャネル半導体部 上に設けられ、 前記ソース半導体部の導電型と同一導電型を有する第 1の半導体 部を更に備え、
前記第 1の半導体部のドーパント濃度は前記チャネル半導体部のドーパント濃 度より低い、 請求項 1〜 3の何れか一項に記載の縦型接合型電界効果トランジス タ。
5 . ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、 この主面に沿って延びる基準面と 交差する所定の軸方向に延びる第 1から第 5の領域を有するドリフト半導体部と、 前記ドリフ ト半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の前 記第 1から第 4の領域上に前記基準面に沿って設けられた埋込半導体部と、 前記ドリフト半導体部の前記第 2から第 4の領域上に前記基準面に沿って設け られ、前記埋込半導体部の導電型と同一導電型を有する複数のゲート半導体部と、 前記埋込半導体部と前記複数のゲート半導体部との間、 及び前記複数のグート 半導体部の間に設けられ、 前記埋込半導体部の導電型と逆導電型を有するチヤネ ル半導体部と、
前記埋込半導体部及び前記チャネル半導体部の導電型と同一の導電型を有し、 前記所定の軸方向に延び、 前記埋込半導体部と前記複数のゲート半導体部とを接 続する接続半導体部と、
前記ドリフト半導体部の第 1の領域上において前記チャネル半導体部を接続す る第 1の集合半導体部と、
前記ドリフト半導体部の第 5の領域上において前記チャネル半導体部を接続す る第 2の集合半導体部と、 前記ドリフト半導体部の第 1の領域上に設けられ、 前記第 1の集合半導体部に 接続されたソース半導体部とを備える、 縦型接合型電界効果トランジスタ。
6 . ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、 この主面に沿って延びる基準面と 交差する所定の軸方向に延びる第 1から第 5の領域を有するドリフト半導体部と、 前記ドリフト半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の前 記第 1から第 4の領域上に前記基準面に沿って設けられた埋込半導体部と、 前記ドリフト半導体部の前記第 2から第 4の領域上に前記基準面に沿って設け られ、前記埋込半導体部の導電型と同一導電型を有する複数のゲート半導体部と、 前記埋込半導体部と前記複数のゲート半導体部との間、 及び前記複数のゲート 半導体部の間に設けられ、 前記埋込半導体部の導電型と逆導電型を有するチヤネ ル半導体部と、
前記チャネル半導体部の導電型と同一の導電型を有し、 前記複数のゲート半導 体部を接続する接続半導体部と、
前記ドリフ ト半導体部の第 1の領域上において前記チャネル半導体部を接続す る第 1の集合半導体部と、
前記ドリフト半導体部の第 5の領域上において前記チャネル半導体部を接続す る第 2の集合半導体部と、
前記ドリフト半導体部の第 1の領域上に設けられ、 前記第 1の集合半導体部に 接続されたソース半導体部とを備え、
前記ドリフト半導体部は、 前記主面上に設けられ、 この主面と交差する方向に 延びる第 6の領域を有し、
前記ドレイン半導体部の導電型と逆導電型を有し、 前記第 6の領域上に設けら れた第 3の接続半導体部を更に備え、
前記第 3の接続半導体部は、前記第 1の集合半導体部に沿って設けられている、 縦型接合型電界効果
7 . 前記ゲート半導体部及び前記チャネル半導体部の厚さは、 前記ドリフ ト半導体部の前記第 1の領域上の前記埋込半導体部と前記ソース半導体部との間 隔より小さい、 請求項 1〜 4の何れか一項に記載の縦型接合型電界効果トランジ スタ。
8 . 前記ドリフト半導体部の前記第 2から第 4の領域上の前記複数のグー ト半導体部及び前記チャネル半導体部の厚さは、 前記ドリフト半導体部の前記第 1の領域上の前記埋込半導体部と前記ソース半導体部との間隔より小さい、 請求 項 5又は 6に記載の縦型接合型電界効果トランジスタ。
9 . 前記ゲート半導体部の凸部の間隔は、 当該縦型接合型電界効果トラン ジスタがノーマリオフ特性を示すように決定されている、 請求項 1、 2、 4の何 れか一項に記載の縦型接合型電界効果トランジスタ。
1 0 . 前記ゲート半導体部の前記凸部の間隔、 及び前記ゲート半導体部の 前記凸部と前記埋込半導体部との間隔は、 当該縦型接合型電界効果トランジスタ がノーマリオフ特性を示すように決定されている、 請求項 3に記載の縦型接合型 電界効果トランジスタ。
1 1 . 各ゲート半導体部の間隔、 及び前記ゲート半導体部と前記埋込半導 体部との間隔は、 当該縦型接合型電界効果トランジスタがノーマリオフ特性を示 すように決定されている、 請求項 5〜 7の何れか一項に記載の縦型接合型電界効 果トランジスタ。
1 2 . 前記チャネル半導体部は、 低濃度層と高濃度層とが交互に積層され ている構造を有する、 請求項 1〜1 1の何れか一項に記載の縦型接合型電界効果
1 3 . 前記ドリフト半導体部は、
前記ドレイン半導体部の主面と交差する基準面に沿って延び前記ドレイン半導 体部の導電型と同一の導電型を有し、 前記チャネル半導体部に電気的に接続され る導電半導体領域と、 前記導電半導体領域に隣接して設けられ前記ドレイン半導体部の導電型と逆導 電型を有し、前記埋込半導体部に電気的に接続される非導電半導体領域とを有し、 前記導電半導体領域と前記非導電半導体領域とが、 前記ドリフ ト半導体部の第 1から第 4の領域が並ぶ方向と同一の方向に形成されている、 請求項 1〜1 1の 何れか一項に記載の縦型接合型電界効果トランジスタ。
1 4 . 前記ドリフト半導体部は、
前記ドレイン半導体部の主面と交差する基準面に沿って延び前記ドレイン半導 体部の導電型と同一の導電型を有し、 前記チャネル半導体部に電気的に接続され る導電半導体領域と、
前記導電半導体領域に隣接して設けられ前記ドレイン半導体部の導電型と逆導 電型を有し、前記埋込半導体部に電気的に接続される非導電半導体領域とを有し、 前記導電半導体領域と前記非導電半導体領域とが、 前記ドリフト半導体部の第
1から第 4の領域が並ぶ方向と交差する方向に形成されている、 請求項 1〜 1 1 の何れか一項に記載の縦型接合型電界効果トランジスタ。
1 5 .前記ドレイン半導体部、前記ドリフト半導体部、前記埋込半導体部、 前記ゲート半導体部、 前記チャネル半導体部、 前記接続半導体部、 及び前記ソー ス半導体部は、 ワイ ドギヤップ半導体材料である S i C又は G a Nにより形成さ れる、 請求項 1〜 1 4の何れか一項に記載の縦型接合型電界効果トランジスタ。
1 6 . 第 1導電型の基板上に、 第 1導電型の第 1半導体層を形成する工程 を備え、 前記第 1半導体層の主面は、 所定の軸方向に順に配置された第 1から第 4の領域を有しており、
前記第 1半導体層の主面の第 1から第 3の領域に第 2導電型のドーパントを導 入して、 埋込半導体部を形成する工程を備え、
前記第 1半導体層上に第丄導電型の第 2半導体層を形成する工程を備え、 前記第 2半導体層上に第 1導電型のソース半導体層を形成する工程を備え、 前記第 1半導体層の主面の少なくとも第 2、 第 3、 第 4の何れかの領域上の前 記ソース半導体層を、 前記第 1半導体層に到達するようにエッチングして前記第 2半導体層の所定領域を露出する工程を備え、
前記所定領域は、 前記所定の軸方向に延びる複数の第 1の部分と、 該複数の部 分を含むように規定された第 2の部分とを有しており、
グート半導体部のための第 2導電型のドーパントを前記複数の第 1の部分に導 入して第 2導電型の第 1の半導体部を形成する工程を備える、 縦型接合型電界効 果トランジスタの製造方法。
1 7 . ゲート半導体部のための第 2導電型のドーパントを前記第 2の部分 に導入して第 2導電型の第 2の半導体部を形成する工程を更に備え、
前記第 2の半導体部の深さは前記第 1の半導体部の深さより浅い、 請求項 1 6 に記載の縦型接合型電界効果トランジスタの製造方法。
1 8 . 前記第 1の半導体部は前記埋込半導体部に接続されるように形成さ れる、 請求項 1 6又は 1 7に記載の縦型接合型電界効果トランジスタの製造方法 1 9 . 第 1導電型の基板上に、 第 1導電型の第 1半導体層を形成する第 1 半導体層形成工程を備え、
前記第 1半導体層の主面は、 所定の軸方向に順に配置された第 1から第 4の領 域を有しており、
前記第 1半導体層の主面の第 1から第 3の領域に第 2導電型のドーパントを導 入して、 埋込半導体部を形成する埋込半導体部形成工程を備え、
前記第 1半導体層上に第 1導電型の第 2半導体層を形成する第 2半導体層形成 工程を備え、
前記第 1半導体層の主面の第 2及び第 3の領域上の前記第 2半導体層に、 ゲー ト半導体部のための第 2導電型のドーパントを所定の深さで導入して第 2導電型 の第 2の半導体領域を形成する第 2半導体領域工程を備え、
所望の数の前記第 2半導体層が得られるまで前記第 2半導体層形成工程及び前 記第 2半導体領域工程を繰り返して、 積層された複数のゲート半導体部及びチヤ ネル半導体部を形成するチャネル半導体部形成工程を備え、
前記チャネル半導体部上にソース半導体部を形成するソース半導体部形成工程 を備える、 縦型接合型電界効果トランジスタの製造方法。
2 0 . 前記第 2半導体層形成工程では、 所定の厚さを有する第 1導電型の 第 2半導体層を前記第 1半導体層上に形成し、
前記チャネル半導体部形成工程では、 前記第 2半導体層内の所定の深さで濃度 が極大になるように第 2導電型のドーパントを導入して、 積層された複数のグー ト半導体部及びチャネル半導体部を形成する、 請求項 1 9に記載の縦型接合型電 界効果トランジスタの製造方法。
2 1 . 前記チャネル半導体部形成工程では、 前記第 2半導体層内の所定の 深さで濃度が極大になるように第 1のドーパント及び第 2のドーパントを交互に 導入して、 積層された複数のゲート半導体部及びチャネル半導体部を形成する、 請求項 2 0に記載の縦型接合型電界効果トランジスタの製造方法。
2 2 . 前記チャネル半導体部形成工程は、 前記第 2半導体層内を互いに接 続するように第 2導電型の第 2の半導体接続領域を形成する接続領域形成工程を 含む、 請求項 1 9〜 2 1の何れか一項に記載の縦型接合型電界効果トランジスタ の製造方法。
2 3 . 前記第 1半導体層を形成する工程では、 前記第 1導電型の基板と同 一導電型の導電半導体層を形成し、 前記導電半導体層と逆導電型の非導電半導体 層を前記導電半導体層上に形成し、 前記導電半導体層が前記チャネル半導体部と 電気的に接続されるように、 前記第 1半導体層を形成する、 請求項 1 6〜2 2の 何れか一項に記載の縦型接合型電界効果トランジスタの製造方法。
2 4 . 前記第 1半導体層を形成する工程では、 前記第 1導電型の基板と逆 導電型の非導電半導体層を形成し、 前記非導電半導体層と逆導電型の導電半導体 層を前記非導電半導体層上に形成し、 前記導電半導体層が前記チャネル半導体部 と電気的に接続されるように、 前記第 1半導体層を形成する、 請求項 1 6〜2 2 の何れか一項に記載の縦型接合型電界効果トランジスタの製造方法。
2 5 . 前記第 1半導体層を形成する工程では、 前記基板の主面と交差する 方向に前記導電半導体層と前記非導電半導体層とを形成することにより前記第 1 半導体層を形成する、 請求項 1 6〜 2 2の何れか一項に記載の縦型接合型電界効 果トランジスタの製造方法。
2 6 . 前記ソース半導体部及び前記第 2の半導体部と電気的に接続された ソース電極を更に備え、
前記埋込半導体部は、 前記第 2の半導体部を介して前記ソース電極に電気的に 接続される、 請求項 3に記載の縦型接合型電界効果トランジスタ。
2 7 . ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、 この主面と交差する方向に延びる 第 1、 第 2、 第 3及び第 4の領域を有するドリフ ト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の第 1、 第 2及び第 4の領域上に設けられた埋込半導体部と、
前記第 1及び第 2の領域上の埋込半導体部に沿って設けられ、 前記埋込半導体 部の導電型と異なる導電型を有し、 前記ドリフト半導体部の第 3の領域に電気的 に接続されたチャネル半導体部と、
前記ドリフト半導体部の第 1の領域及び前記チャネル半導体部上に設けられた ソース半導体部と、
前記埋込半導体部と同一の導電型を有し、 前記埋込半導体部と電気的に接続さ れ、前記ドリフト半導体部の第 4の領域上に設けられた第 1のグート半導体部と、 前記ドリフト半導体部の第 4の領域上に前記第 1のゲート半導体部と電気的に 接続された第 1のグート電極と、
前記ドリフト半導体部の第 1の領域上のソース半導体部と電気的に接続され、 前記第 1のグート電極上に前記第 1のゲート電極と電気的に絶縁され、 前記ドリ フ ト半導体部の第 1、 第 2、 第 3及び第 4の領域上に設けられたソース電極と を備える縦型接合型電界効果トランジスタ。
2 8 . 前記ドレイン半導体部の導電型と逆導電型を有し、 前記ドリフ ト半導 体部の第 2の領域あるいは第 2及び第 3の領域上に設けられた第 2のグート半導 体部を更に備え、
前記埋込半導体部と前記第 2のゲート半導体部との間には、 前記チャネル半導 体部が設けられ、
前記ドリフト半導体部の第 2の領域あるいは第 2及び第 3の領域上に、 前記第 2のグート半導体部と電気的に接続され、 ソース電極の下に電気的に絶縁された 第 2のゲート電極が設けられた、 請求項 2 7に記載の縦型接合型電界効果トラン ジスタ。
2 9 . ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、 この主面と交差する方向に延びる 第 1、 第 2、 第 3及び第 4の領域を有するドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の第
1、 第 2及び第 4の領域上に設けられた埋込半導体部と、
前記第 1及び第 2の領域の埋込半導体部に沿って設けられ、 前記埋込半導体部 の導電型と異なる導電型を有し、 前記ドリフト半導体部の第 3の領域に電気的に 接続されたチヤネル半導体部と、
前記ドリフト半導体部の第 1の領域及び前記チャネル半導体部上に設けられた ソース半導体部と、
前記埋込半導体部と同一の導電型を有し、 前記埋込半導体部と電気的に接続さ れ、前記ドリフト半導体部の第 4の領域上に設けられた第 1のグート半導体部と、 前記ドリフ ト半導体部の第 1の領域上のソース半導体部と電気的に接続され、 第 1のゲート電極上に前記第 1のゲート電極と電気的に絶縁され、 前記ドリフ ト 半導体部の第 1、 第 2、 第 3及び第 4の領域上に設けられたソース電極と、 前記ドレイン半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の第
2の領域あるいは第 2及び第 3の領域上に設けられた第 2のゲート半導体部とを 備え、
前記埋込半導体部と前記第 2のグート半導体部との間には、 前記チャネル半導 体部が設けられ、
前記ドリフト半導体部の第 2の領域あるいは第 2及び第 3の領域上に、 前記第 2のゲート半導体部と電気的に接続され、 ソース電極の下に電気的に絶縁された 第 2のグート電極が設けられ、
前記第 1のゲート半導体部と前記ソース半導体部とが前記ソース電極により電 気的に接続された、 縦型接合型電界効果トランジスタ。
3 0 . ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、 この主面と交差する方向に延びる 第 1、 第 2、 及び第 3の領域を有するドリフ ト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の第 1、 第 2及び第 3の領域上に設けられた埋込半導体部と、
前記第 1及び第 2の領域の埋込半導体部に沿って設けられ、 前記埋込半導体部 の導電型と異なる導電型を有し、 前記ドリフト半導体部の第 3の領域に電気的に 接続されたチヤネル半導体部と、
前記ドリフ ト半導体部の第 1の領域及び前記チャネル半導体部上に設けられた ソース半導体部と、
前記ドレイン半導体部の導電型と逆導電型を有し、 前記ドリフト半導体部の第 2の領域あるいは第 2及び第 3の領域上に設けられた第 2のグート半導体部とを 備え、
前記ドリフト半導体部の第 2の領域あるいは第 2及び第 3の領域上に、 前記第 2のゲート半導体部と電気的に接続され、 ソース電極の下に電気的に絶縁された 第 2のゲート電極と、 前記ドリフ ト半導体部の第 1の領域上のソース半導体部と電気的に接続され、 第 2のグート電極上に前記第 2のグート電極と電気的に絶縁され、 前記ドリフト 半導体部の第 1、第 2、及び第 3の領域上に設けられたソース電極とが設けられ、 前記埋込半導体部と同一導電型を有し、 前記第 2のグート半導体部と前記埋込 半導体部とを電気的に接続するように前記チャネル半導体部を貫通し、 前記ドリ フト半導体部の第 2の領域上に点在する接続半導体部が設けられた、 縦型接合型 電界効果トランジスタ。
3 1 . 前記ドリフト半導体部の第 1の領域及び前記チャネル半導体部上に設 けられ、 前記ソース半導体部の導電型と同一導電型を有する第 1の半導体部を更 に備え、
前記第 1の半導体部の不純物濃度は、 前記チャネル半導体部の不純物濃度より 低い、請求項 2 7〜 3 0の何れか一項に記載の縦型接合型電界効果トランジスタ。
3 2 . 複数のトランジスタにより構成される基本セル又はチップの外周部分 に、 前記第 1及び第 2のゲート電極の少なくとも一方がゲート電極として設けら れた、請求項 2 7〜3 1の何れか一項に記載の縦型接合型電界効果トランジスタ。
3 3 . 複数のトランジスタにより構成される基本セル又はチップの外周部分 に、 前記第 1のゲート半導体部と前記ソース半導体部とが前記ソース電極により 電気的に接続された、 請求項 6に記載の縦型接合型電界効果トランジスタ。
3 4 . 前記第 2のゲート半導体部と前記チャネル半導体部とは、 ヘテロ接合 を構成するように設けられている、 請求項 2 8〜 3 3の何れか一項に記載の縦型 接合型電界効果トランジスタ。
3 5 . 前記ドリフト半導体部の第 2の領域上に設けられた前記チャネル半導 体部の厚さは、 前記ドリフト半導体部の第 1の領域上に設けられた前記埋込半導 体部と前記ソース半導体部との間隔よりも小さい、 請求項 2 7〜 3 4の何れか一 項に記載の縦型接合型電界効果トランジスタ。
3 6 . 前記ドリフト半導体部の第 2の領域上に設けられた前記チャネル半導 体部の厚さは、 当該縦型接合型電界効果トランジスタがノーマリオフ特性を示す ように決定されている、 請求項 2 7〜3 5の何れか一項に記載の縦型接合型電界 効果トランジスタ。
3 7 . 前記チャネル半導体部は、 低濃度層と高濃度層とが交互に積層されて いる構造を有する、 請求項 2 7〜3 6の何れか一項に記載の縦型接合型電界効果
3 8 . 前記ドリフト半導体部は、 前記ドレイン半導体部の主面と交差する基 準面に沿つて延び前記ドレイン半導体部の導電型と同一の導電型を有し、 前記ド リフ ト半導体部の第 3の領域から前記チャネル半導体部に電気的に接続される導 電半導体領域と、
前記導電半導体領域に隣接して設けられ前記ドレイン半導体部の導電型と逆導 電型を有し、前記埋込半導体部に電気的に接続される非導電半導体領域とを有し、 前記導電半導体領域と前記非導電半導体領域とが、 前記ドリフト半導体部の第 1から第 4の領域が並ぶ方向と同一の方向に形成されている、 請求項 2 7〜3 7 の何れか一項に記載の縦型接合型電界効果トランジスタ。
3 9 . 前記ドリフト半導体部は、 前記ドレイン半導体部の主面と交差する基 準面に沿って延び前記ドレイン半導体部の導電型と同一の導電型を有し、 前記ド リフト半導体部の第 3の領域から前記チャネル半導体部に電気的に接続される導 電半導体領域と、
前記導電半導体領域に隣接して設けられ前記ドレイン半導体部の導電型と逆導 電型を有し、前記埋込半導体部に電気的に接続される非導電半導体領域とを有し、 前記導電半導体領域と前記非導電半導体領域とが、 前記ドリフト半導体部の第 1から第 4の領域が並ぶ方向と交差する方向に形成されている、 請求項 2 7〜3 7の何れか一項に記載の縦型接合型電界効果トランジスタ。
4 0 . 前記ドレイン半導体部、 前記ドリフ ト半導体部、 前記第 1のゲート半 導体部、 前記チャネル半導体部は、 ワイ ドギャップ半導体材料である S i C又は G a Nにより形成される、 請求項 2 7〜3 9の何れか一項に記載の縦型接合型電 界効果トランジスタ。
4 1 . 第 1導電型の基板上に、 第 1、 第 2、 第 3及び第 4の領域を有するド リフト半導体層を形成する工程と、
前記ドリフト半導体層の第 1、 第 2及び第 4の領域に、 前記ドリフト半導体層 の導電型と逆導電型となる不純物を導入して、 埋込半導体部を形成する工程と、 前記埋込半導体部及び前記ドリフト半導体層上に、 前記埋込半導体部の導電型 と異なる導電型を有するチヤネル半導体部を形成する工程と、
前記ドリフト半導体層の第 1の領域上にソース半導体部を形成する工程と、 前記ドリフト半導体層の第 4の領域上の一部に前記埋込半導体部の導電型と同 一の導電型となる不純物を導入して、 第 1のグート半導体部を形成する工程と、 前記第 1のゲート半導体部に電気的に接続された第 1のゲート電極を形成する 工程と、
前記第 1のゲート電極と電気的に絶縁された層間膜を形成する工程と、 前記層間膜上にソース半導体部と電気的に接続されるソース電極を形成するェ 程と
を含む縦型接合型電界効果トランジスタの製造方法。
4 2 . 前記第 1のゲート半導体部を形成する工程に先立って、 前記ドリフト 半導体層の第 2の領域あるいは第 2及び第 3の領域に、 前記第 1のゲート半導体 部の導電型と同一導電型となる不純物を導入して、 第 2のゲート半導体部を形成 する工程を更に含み、
前記第 2のゲート半導体部と電気的に接続された第 2のゲート電極を、 前記第 1のゲート電極を形成する工程にて形成する、 請求項 4 1に記載の縦型接合型電 界効果トランジスタの製造方法。
4 3 . 第 1導電型の基板上に、 第 1、 第 2、 第 3及び第 4の領域を有するド リフト半導体層を形成する工程と、 前記ドリフト半導体層の第 1、 第 2及び第 4の領域に、 前記ドリフ ト半導体層 の導電型と逆導電型となる不純物を導入して、 埋込半導体部を形成する工程と、 前記埋込半導体部及び前記ドリフト半導体層上に、 前記埋込半導体部の導電型 と異なる導電型を有するチヤネル半導体部を形成する工程と、
前記ドリフト半導体層の第 1の領域上にソース半導体部を形成する工程と、 前記ドリフト半導体層の第 2の領域あるいは第 2及び第 3の領域に、 前記埋込 半導体部の導電型と同一の導電型となる不純物を導入して、 第 2のグート半導体 部を形成する工程と、
前記ドリフト半導体層の第 4の領域上の一部に前記埋込半導体部の導電型と同 一の導電型となる不純物を導入して、 第 1のゲート半導体部を形成する工程と、 前記第 2のゲート半導体部に電気的に接続された第 2のグート電極を形成する 工程と、
前記ドリフト半導体層の第 1の領域及び前記チャネル半導体部上に設けられ前 記ソース半導体部の導電型と同一導電型を有する第ェの半導体部と、 前記ソース 半導体部とを電気的に接続するソース電極を形成する工程と
を含む縦型接合型電界効果トランジスタの製造方法。
4 4 . 第 1導電型の基板上に、 第 1、 第 2、 第 3及び第 4の領域を有するド リフト半導体層を形成する工程と、
前記ドリフト半導体層の第 1、 第 2及び第 4の領域に、 前記ドリフ ト半導体層 の導電型と逆導電型となる不純物を導入して、 埋込半導体部を形成する工程と、 前記埋込半導体部及び前記ドリフト半導体層上に、 前記埋込半導体部の導電型 と異なる導電型を有するチャネル半導体部を形成する工程と、
前記ドリフト半導体層の第 1の領域上にソース半導体部を形成する工程と、 前記ドリフト半導体層の第 2の領域あるいは第 2及び第 3の領域に、 前記埋込 半導体部の導電型と同一の導電型を有する不純物を導入して、 第 2のゲート半導 体部を形成する工程と、 前記ドリフ 卜半導体層の第 2の領域上の一部に前記埋込半導体部の導電型と同 一の導電型となる不純物を導入して、 前記第 2のゲート半導体部と前記埋込半導 体部とを接続する接続半導体部が点在する様に形成する工程と、
前記第 2のゲート半導体部に電気的に接続された第 2のグート電極を形成する 工程と
を含む縦型接合型電界効果トランジスタの製造方法。
4 5 . 前記ソース半導体部を形成する工程に先立って、 前記チャネル半導体 部上に前記ソース半導体部の導電型と同一導電型を有する第 1の半導体部を形成 する工程を更に含み、
前記第 1の半導体部の不純物濃度は、 前記チャネル半導体部の不純物濃度より 低い、 請求項 4 1〜4 4の何れか一項に記載の縦型接合型電界効果トランジスタ の製造方法。
4 6 . 前記ドリフ ト半導体層を形成する工程では、 ドレイン半導体部と同一 導電型の導電半導体層を形成し、 前記導電半導体層と逆導電型の非導電半導体層 を前記導電半導体層内に形成し、 前記導電半導体層が前記チャネル半導体部と電 気的に接続されるように、前記ドリフト半導体層を形成する、請求項 4 1、 4 3、 4 4の何れか一項に記載の縦型接合型電界効果トランジスタの製造方法。
4 7 . 前記ドリフ ト半導体層を形成する工程では、 前記ドリフト半導体部と 逆導電型の非導電半導体層を形成し、 前記非導電半導体層と逆導電型の導電半導 体層を前記非導電半導体層内に形成し、 前記導電半導体層が前記チャネル半導体 部と電気的に接続されるように、前記ドリフ ト半導体層を形成する、請求項 4 1、 4 3 , 4 4の何れか一項に記載の縦型接合型電界効果トランジスタの製造方法。
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