WO2004051845A1

WO2004051845A1 - 増幅回路

Info

Publication number: WO2004051845A1
Application number: PCT/JP2003/015468
Authority: WO
Inventors: Hitoshi Yano; Tomoyuki Yamase; Keiichi Numata; Tadashi Maeda
Original assignee: Nec Corporation
Priority date: 2002-12-04
Filing date: 2003-12-03
Publication date: 2004-06-17
Also published as: JP2004187080A; CN1720658A; US7298215B2; US20060033573A1; JP3951123B2; CN100448166C

Abstract

入出力を良好に高インピーダンスにでき、かつ、低消費電力で高利得の得られる増幅回路を提供する。増幅素子２０８は、入力端子ＩＮからの信号を増幅して出力端子ＯＵＴに出力する。インダクタンス素子２０３、２０４及びスイッチ素子２０９、２１０からなる制御回路は増幅素子２０８の入出力インピーダンスを高インピーダンスにする。

Description

増幅回路発明の技術分野

本発明は、高周波信号を増幅する増幅回路及びこの増幅回路を複数個有する可変利得増幅回路に関する。

明従来の技術

無線通信システムにおいて、可変利得増幅圭曰回路は従来から重要な回路技術とされているが、携帯電話の高度化や、マルチメディアに対応するための無線 L AN システムのデータ転送の高速化に伴って、より低電力で動作し、力つ、より高精度に利得を制御することができることが可変利得増幅回路に求められている。図 1 1は、従来の利得可変増幅回路の一例を示す回路図である。

図 1 1に示した可変利得増幅回路は、可変アツテネータ 9 1と、可変アツテネータ 9 1に直列に接続された増幅器 9 2と、力ら構成されている。この可変利得増幅回路は、可変アツテネータ 9 1の減衰量を変化させることによって、増幅回路全体の増幅度を制御する。

図 1 2は、従来の可変利得増幅回路の他の例を示す回路図である。

図 1 2に示した可変利得増幅回路は、可変アツテネータ 9 3と、可変アツテネータ 9 3に並列に接続された増幅器 9 4と、可変アツテネータ 9 3と増幅器 9 4 のいずれかを選択するスィツチ 9 5 及ぴ 9 5 ₂と、から構成されている。

スィッチ 9 5 及び 9 5 ₂をともに増幅器 9 4側の端子に接続させることにより、増幅器 9 4が選択され (図 1 2は増幅器 9 4が選択された状態を示している）、スィッチ及び 9 5 ₂をともに可変アツテネータ 9 3側の端子に接続させることにより、可変アツテネータ 9 3が選択される。

図 1 3は、特開 2 0 0 1— 3 4 5 6 5 3号公報に示された従来の可変利得増幅回路のさらに他の例を示す回路図である。

図 1 ³に示した可変利得増幅回路は、複数の増幅器 9 6 丄乃至 9 6 _Nと、増幅器 9 6 i乃至 9 6 _Nの各々に直列に接続された復調器 9 7と、力 ^構成されている。増幅器 9 6 乃至 9 6 _Nは相互に異なる利得をそれぞれ有している。

この可変利得増幅回路においては、所望の利得を得るのに適した増幅器だけがオンにされ、その他の増幅器はオフにされる。この結果、出力が高インピーダンスになり、オフにされた増幅器だけが復調器 9 7から電気的に切り離される。図 1 1に示された可変利得増幅器においては、初段に可変アツテネータ 9 1が配置されているため、その損失がそのままノイズ指数の悪化となり、ノイズ指数を良くすることができない。

また、必要な増幅度の大小に関わらず増幅器 9 2は増幅動作を行うので常に電力が消費され続ける。例えば、入力が大きく、従って、大きな増幅度が必要でない場合であっても、増幅器 9 2は常に増幅動作を行うこととなる。そのため、携帯端末のように、寿命に限界があるバッテリーで動作する機器においては、使用時間を延長することができない。

図 1 2に示された可変利得増幅回路においては、複数のスィッチ（図 1 2では 2つ）が使用されるため、スィッチによる損失分を増幅器 9 4あるいは本可変利得増幅回路の後段の増幅器（図示せず）で補償する必要がある。そのため、装置全体として消費電力が増加する。

特に、数 GH zを越える周波数帯ではスィッチの損失は大きく、そのため、所望の利得を得るのに必要となる消費電力がさらに大きくなる。

図 1 3に示された可変利得増幅回路を適用できるのは I F帯のような数十 MH z程度の周波数までである。増幅器 9 6 乃至 9 6 _Nの負荷抵抗は 5 0オームから 2 0 0オーム程度に設定される。しかしながら、 GH zを超える周波数では、半導体デバイスの寄生容量によりオフ状態でのインピーダンスが下がるので、オフにされている増幅器の出力が十分に高ィンピーダンスにならない。

利得の可変範囲を広くとるため、あるいは、利得の可変ステップを細かくとるためには、並列に接続す ¾増幅器の個数を増やせばよいが、そうすると、オフにされている増幅器のインピーダンスの影響により、次段へ信号が伝わらず、全体の利得が低下する。

本発明は、以上のような問題点に鑑みてなされたものであり、入出力を良好に高インピーダンスにでき、かつ、低消費電力で高利得の得られる増幅回路を提供することを目的とする。

さらに、そのような増幅回路を複数有し、ノイズ特'！ "生に優れ、つ、利得可変範囲の広い可変利得増幅回路を提供することを目的とする。発明の開示

上記目的を達成するために、本発明は、入力端子を介して入力された信号を増幅して出力端子に出力する増幅素子と、前記増幅素子の入力インピーダンス及び出カインピーダンスの少なくとも何れか一方を高インピーダンスにする制御回路と、を有する増幅回路を提供する。

本発明に係る増幅回路によれば、制御回路によって入力インピーダンス及び出力インピーダンスの一方または双方が高インピーダンスとされるので、信号経路にスィツチを揷入することなく、電気的な接続/切断を切り替えることができ、スィッチを挿入することによる損失を生じない。

例えば、前記制御回路はインダクタンス素子とスィツチ素子とから構成することができる。この場合、例えば、前記インダクタンス素子と前記スィッチ素子とは相互に直列に接続され、かつ、前記入力端子または前記出力端子と接地電位との間に交流的に接続される。

制御回路をこのように構成することにより、増幅素子に寄生する容量による高周波数帯でのィンピーダンスの低下をィンダクタンス素子により相殺することができる。

前記スィッチ素子は、例えば、電界効果トランジスタから構成することができる。

前記ィンダクタンス素子は前記増幅素子に寄生する容量と並列共振するィンダクタンス値を有することが好ましい。

これにより、増幅素子に寄生する容量による高周波数帯でのインピーダンスの低下を、所定の周波数で寄生容量と並列共振するィンダクタンス素子により相殺することができる。

前記制御回路は、例えば、一端が前記入力端子または前記出力端子に接続された第一の伝送線路と、一端が接地された第二の伝送線路とを少なくとも含み、長さの総和が適用波長の 4分の 1の奇数倍となる少なくとも 2つの伝送線路と、前記入力端子または前記出力端子と接地電位との間を前記適用波長の 4分の 1の奇数倍の伝送線路で接続するか、あるいは、それより短い伝送線路で接続するかを切り替えることが可能なスィツチ素子と、から構成することができる。

この場合、前記適用波長の 4分の 1の奇数倍より短い伝送線路は前記増幅素子に寄生する容量と並列共振する値のインダクタとして作用するものであることが好ましい。

前記増幅素子は、例えば、カスコード接続された二つの電界効果トランジスタから構成することができる。

本発明に係る増幅回路は、前記増幅素子と電源との間に直列に接続された電界効果トランジスタをさらに備えるものとして構成することができる。この電界効果トランジスタは前記増幅回路がオフの状態のときには前記電源から前記増幅回路への電流を遮断する。

本発明に係る増幅回路は差動増幅回路として構成することが可能である。この場合には、前記増幅素子と接地電位との間には定電流源用の電界効果トランジスタが追加して配置される。

さらに、本発明は、相互に異なる利得を有し、相互に並列に接続された少なくとも二つの増幅回路を備え、前記増幅回路は上記の何れかの増幅回路からなり、何れか一つの増幅回路あるいは選択された増幅回路を除く他の増幅回路の前記入力インピーダンス及び前記出力インピーダンスの少なくとも何れか一方を高ィンピーダンスにすることにより利得を変更することが可能な可変利得増幅回路を提供する。 ' 図面の簡単な説明

図 1は、本発明の一実施形態に係る可変利得増幅回路の回路図である。

図 2は、図 1に示された可変利得増幅回路を構成する増幅回路の構成の第一の例を示す回路図である。

図 3は、図 2に示した増幅回路が高ィンピーダンス状態となる原理について説明するための図である。

図 4は、図 1に示された可変利得増幅回路を構成する増幅回路の構成の第二の例を示す回路図である。

図 5は、図 1に示された可変利得増幅回路を構成する増幅回路の構成の第三の例を示す回路図である。

図 6は、図 1に示された可変利得増幅回路を構成する増幅回路の構成の第四の例を示す回路図である。

図 7は、図 1に示された可変利得増幅回路を構成する増幅回路の構成の第五の例を示す回路図である。

図 8 (a) は、本発明の一実施形態に係る可変利得増幅回路を構成する増幅回路の特性を示す回路図であり、図 8 (b) は、従来の可変利得増幅回路の特性を示す回路図である。

図 9は、図 8 (a)、 (b) に示された各可変利得増幅回路における周波数と利得との間の関係を示すグラフである。

図 1 0は、図 8 (a)、 (b) に示された各可変利得増幅回路における周波数とノィズ指数との間の関係を示すグラフである。

図 1 1は、従来の利得可変増幅回路の一例を示す回路図である。

図 1 2は、従来の利得可変増幅回路の他の一例を示す回路図である。

図 1 3は、従来の利得可変増幅回路のさらに他の一例を示す回路図である。

(符号の説明）

1 0 0 0 本発明の実施形態に係る可変利得増幅回路

1 0 0 _x- 1 0 ON 増幅回路

1 0 0 A 増幅回路（第一の例）

1 0 0 B 増幅回路（第二の例）

1 0 0 C 増幅回路（第三の例）

1 0 0 D 増幅回路（第四の例）

1 0 0 E 増幅回路（第五の例）

2 0 1 第一ィンダクタ

2 0 3 第ニインダクタ 204 第三インダクタ

205 第四インダクタ

206 第五インダクタ

202 抵抗

207 容量

208 第一電界効果トランジスタ

209 第二電界効果トランジスタ

210 第三電界効果トランジスタ

301、 303、 304、 305、 306 ィンダクタ

307、 320、 321 容量

400 第四電界効果トランジスタ

401 第五電界効果トランジスタ

601 a、 601 b、 603 a、 603 b、 604 a、 604 b、 605 a 605 b、 606 a、 606 b インダクタ

602 a、 602 b 抵抗

607 a、 607 b 容量

608 a、 608 b、 609 a、 609 b、 6 10 a、 610 b、 61 1 a 61 1 b 電界効果トランジスタ

61 3 第六電界効果トランジスタ

721 第一伝送線路

722 第二伝送線路

723 第三伝送線路

720 第一電界効果トランジスタ

724 第二電界効果トランジスタ

725 第三電界効果トランジスタ

726 出力整合回路

830、 832、 833 増幅回路

831 アツテネータ

I N 入力端子 OUT 出力端子好ましい実施例の詳細な説明

以下、本発明の好ましい実施形態について図面を参照して説明する。

図 1は、本発明の一実施形態に係る可変利得増幅回路 1000の構成を示す回路図である。本実施形態に係る可変利得増幅回路 1000は、 N個の増幅回路 1 0 乃至 100_Nを備えており（Nは 2以上の正の整数）、これら N個の増幅回路 100 i乃至 10 ONは入力端子 I Nと出力端子 OUTとの間において相互に並列に接続されている。

入力端子 I Nには全ての増幅回路 100i乃至 100_Nの入力端子が接続されており、出力端子 OUTには全ての増幅回路 100i乃至 100_Nの出力端子が接続されている。

増幅回路 100ェ乃至 100_Nは全て同様の構成を有しているが、それぞれの利得は異なっている。

また、増幅回路 100₁乃至100_Nの各々に印加される制御電圧 Vc 1乃至 V c Nによって、個々の増幅回路 100 乃至 10 ONを高インピーダンスにすることが可能である。さらに、制御電圧 V c 1乃至 V c Nにより、各増幅回路 100 乃至 100_Nを入力端子 I N及び出力端子 OUTに電気的に接続するか否かを選択することができる。従って、例えば、いずれか 1つの増幅回路を選択し、この増幅回路を高インピーダンスにし、あるいは、他の増幅回路を高インピーダンスにすることによって、可変利得増幅回路 1000の利得を所望の値にすることができる。

図 2は、本実施形態に係る可変利得増幅回路 1000を構成する増幅回路 10 0 乃至 10 ONの構成の第一の例を示す図である。

第一の例の増幅回路 10 OAはシングルエンド型の増幅回路である。

図 2に示すように、増幅回路 100 Aは、第一ィンダクタ 201、第ニインダクタ 203、第三ィンダクタ 204、第四ィンダクタ 205、第五ィンダクタ 2 06、抵抗 202、容量 207、第一電界効果トランジスタ 208、第二電界効果トランジスタ 209及び第三電界効果トランジスタ 210から構成されている, 第一ィンダクタ 2 0 1の一端は入力端子 I N及び抵抗 2 0 2の一端に接続され、他端は第一電界効果トランジスタ 2 0 8のゲートと第ニインダクタ 2 0 3の一端に接続されている。

抵抗 2 0 2の一端は入力端子 I N及び第一ィンダクタ 2 0 1の一端に接続され、他端はゲートバイアス電位 V g b i a sにされている。

第ニインダクタ 2 0 3の一端は第一ィンダクタ 2 0 1の他端及び第一電界効果トランジスタ 2 0 8のゲートに接続され、他端は第二電界効果トランジスタ 2 0 9のドレインに接続されている。

第一電界効果トランジスタ 2 0 8のゲートは第一ィンダクタ 2 0 1の他端及び第ニインダクタ 2 0 3の一端に接続され、ドレインは第三ィンダクタ 2 0 4、第四インダクタ 2 0 5及び第五インダクタ 2 0 6の各々の一端に接続され、ソースは接地されている。

第二電界効果トランジスタ 2 0 9のゲートには制御電圧 V cが供給され、ドレインは第二インダクタ 2 0 3の他端に接続され、ソースは接地されている。

第三ィンダクタ 2 0 4の一端は第四ィンダクタ 2 0 5及ぴ第五ィンダクタ 2 0 6の各々の一端並びに第一電界効果トランジスタ 2 0 8のドレインに接続され、他端は第三電界効果トランジスタ 2 1 0のドレインに接続されてレ、る。

第三電界効果トランジスタ 2 1 0のゲートには制御電圧 V cが供給され、ドレインは第三インダクタ 2 0 4の他端に接続され、ソースは接地されている。

第五ィンダクタ 2 0 6の一端は第三ィンダクタ 2 0 4及び第四ィンダクタ 2 0 5の各々の一端並びに第一電界効果トランジスタ 2 0 8のドレインに接続され、他端には電源電圧 V d dが供給されている。

第四ィンダクタ 2 0 5の一端は第三ィンダクタ 2 0 4及び第五ィンダクタ 2 0 6の各々の一端並びに第一電界効果トランジスタ 2 0 8のドレインに接続され、他端は容量 2 0 7の一端及ぴ出力端子 OU Tに接続されている。

容量 2 0 7の一端は第四インダクタ 2 0 5の他端及ぴ出力端子 OU Tに接続され、他端は接地されている。

第一ィンダクタ 2 0 1、第四インダクタ 2 0 5、第五ィンダクタ 2 0 6及び容量 2 0 7は入出力整合回路として機能する。さらに、第五インダクタ 2 0 6はチヨークインダクタとしての機能をも有している。抵抗 202は入力信号にゲートバイアスを加える。

第一電界効果トランジスタ 208は、本増幅回路 100 Aのメインの増幅素子である。制御電圧 V cは本増幅回路 100 Aをオンオフするための制御電圧である。

スィッチ素子としての第二及び第三電界効果トランジスタ 209、 210と共振用の第二及び第三ィンダクタ 203、 204とは制御回路を構成している。本増幅回路 10 OAは、この制御回路を制御することにより、オン状態とオフ状態との間で切り替わる。

例えば、制御電圧 Vcをハイレベル（例えば、電源電圧 Vd d) に設定し、ゲートバイアス電位 Vg b i a sを 0 Vに設定すると、増幅回路 10 OAはオフ状態となる。あるいは、制御電圧 Vcをローレベル（例えば、 0V) に設定し、ゲ一トバイアス電位 V g b i a sを動作電位に設定すると、増幅回路 100 Aはォン状態となる。ここで、動作電位とは、第一電界効果トランジスタ 208が増幅器として動作するゲートバイアス値である。

増幅回路 100 Aがオン状態の場合には、増幅回路 100 Aは、入力端子 I N 及び出力端子 OUTと電気的に接続され、入力端子 I Nを介して入力された信号を増幅し、出力端子 OUTに供給する。増幅回路 100Aがオフ状態の場合には、増幅回路 100Aは入出力側ともに高インピーダンスとなり、このため、入力端子 I N及び出力端子 OUTとは電気的に切り離される。

図 3は、図 2に示した増幅回路 10 OAが高インピーダンス状態となる原理について^明するための図である。以下、図 3を参照して、増幅回路 10 OAが高インピーダンス状態となる原理について説明する。

図 3 (a) は、制御信号 Vcをハイレベルとして第二及び第三電界効果トランジスタ 209、 210をオンにし、ゲートバイアス電位 V g b i a sを 0 Vにしたときの増幅回路 10 OAの入力側の等価回路の回路図であり、図 3 (b) は、同様の場合の増幅回路 10 OAの出力側の等価回路の回路図である。

図 3 (a) において、インダクタ 301は第一インダクタ 201に、インダクタ ³03は第二インダクタ 203に、それぞれ相当する。また、図 3 (b) において、ィンダクタ 306は第五ィンダクタ 206に、ィンダクタ 305は第四ィンダクタ 205に、容量 307は容量 207に、ィンダクタ 304は第三ィンダクタ 204にそれぞれ相当する。

図 3 (a)、 (b) においては、ゲートバイアス電位 Vg b i a sは 0Vに設定されているので、第一電界効果トランジスタ 208はオフとなっている。このため、第一電界効果トランジスタ 208のゲート側（図 3 (a)) から見てもドレイン側（図 3 (b)) から見ても、図 3 (a)、 (b) に示す回路の容量はデバイスの真性半導体が持つゲート容量及びドレイン容量すなわち容量 320、 321に見える。

図 3 (a) に示す回路においては、インダクタ 303の値は、インダクタ 30 3と容量 320とが相互に並列共振するような値に決められている。また、同様に、図 3 (b) に示す回路においては、インダクタ 304の値は、インダクタ 3 04と容量 321とが並列共振するような値に決められている。これにより、入力インピーダンス及び出力インピーダンスを高くすることができる。

容量 320、 321の値は、プロセスの世代及ぴゲートのサイズによって変わる。例えば、ゲート幅が 300 mの電界効果トランジスタにおいては、 300 f F程度である。 300 f F程度の容量について、周波数 5 GHzの増幅回路を想定すれば、インダクタ 303、 304は 3 nH程度とすればよい。この程度のインダクタであれば、配線によって I C上に容易に形成することができる。また、増幅回路 10 OAがオン状態で通常の増幅動作を行っているとき、第二及び第三電界効果トランジスタ 209、 210はオフである。第二及び第三電界効果トランジスタ 209、 210は、入力端子 I N及ぴ出力端子 OUT間の信号の経路上には配置されていないので、オフ時の抵抗が高く設定されている。さらに、オフ時のシャント寄生容量が小さく抑えられ、インピーダンスは高くなつている。このため、第二及び第三電界効果トランジスタ 209、 210がオフのとき、インダクタ 303、 304はフローティング状態である。

以上説明したように、増幅回路 10 OAにおいては、信号経路にスィッチを挿入することなく、 GHzオーダーを超える高周波数帯において、増幅回路 100 Aの入出力ィンピーダンスを高くすることができる。このため、増幅回路 1 0 O Aと同一の構成を有する増幅回路 1 0 0 ι乃至 1 0 O Nを並列接続した本実施形態に係る可変利得増幅回路 1 0 0 0において、利得の可変範囲を広く取っても、あるいは、利得の可変ステップを細かくとつても、高利得及び低ノィズ指数を維持することができる。

また、本実施形態に係る可変利得増幅回路 1 0 0 0においては、並列接続する増幅回路の数を増やしても高利得を維持することができるので、 '消費電流を抑えることができる。特に、 G H zを越える高周波数帯で、その効果が顕著である。図 4は、本実施形態に係る可変利得増幅回路 1 0 0 0を構成する増幅回路 1 0 乃至 1 0 0 _Nの構成の第二の例を示す図である。

図 4に示す増幅回路 1 0 0 Bは、図 2に示した増幅回路 1 0 0 Aと比較して、第二の増幅素子として第四電界効果トランジスタ 4 0 0を有している点においてのみ異なっている。第一の増幅素子としての第一電界効果トランジスタ 2 0 8と第四電界効果トランジスタ 4 0 0とは相互にカスコード接続されている。

第四電界効果トランジスタ 4 0 0のゲートには第一の制御電圧 V c Aが印加され、ドレインは第三ィンダクタ 2 0 4、第四ィンダクタ 2 0 5及び第五ィンダクタ 2 0 6の各々の一端が接続され、ソースは第一電界効果トランジスタ 2 0 8のドレインに接続されている。

第二及び第三電界効果トランジスタ 2 0 9、 2 1 0の各々のゲートには、第二の制御電圧 V c Bが印加される。

第一及ぴ第五電界効果トランジスタ 2 0 8、 4 0 0は、本増幅回路 1 0 0 Bのメインの増幅素子である。 - 第一及び第二の制御電圧 V c A、 V c B は、本増幅回路 1 0 0 Bをオン/オフするための制御電圧であり、相補関係にある。

本増幅回路 1 0 0 Bは、第二及び第三電界効果トランジスタ 2 0 9、 2 1 0並びに第二及び第三ィンダクタ 2 0 3、 2 0 4からなる制御回路を制御することにより、オン状態とオフ状態との間で切り替えられる。

例えば、第一の制御電圧 V c Aをローレベル、第二の制御電圧 V c Bをハイレベルに設定し、ゲートバイアス電位 V g b i a sを 0 Vに設定すると、本増幅回路 1 0 0 Bはオフ状態となる。一方、第一の制御電圧 V c Aをハイレベル、第二の制御電圧 V c Bをローレべルに設定し、ゲートバイアス電位 V g b i a sを動作電位に設定すると、本増幅回路 1 0 0 Bはオン状態となる。ここで動作電位とは、第一電界効果トランジスタ 2 0 8が増幅器として動作するゲートバイアス値である。

増幅回路 1 0 0 Bがオン状態の場合には、増幅回路 1' 0 0 Bは、入力端子 I N 及び出力端子 O U Tと電気的に接続され、入力端子 I Nを介して入力された信号を増幅し、出力端子 OU Tに供給する。増幅回路 1 0 0 Bがオフ状態の場合には、増幅回路 1 0 0 Bは入出力側ともに高インピーダンスとなり、このため、入力端子 I N及ぴ出力端子 O U Tとは電気的に切り離される。

本増幅回路 1 0 0 Bが高ィンピーダンス状態となる原理は図 2に示した増幅回路 1 0 O Aの場合と同じである。

なお、本増幅回路 1 0 0 Bによれば、 2つの電界効果トランジスタ 2 0 8、 4 0 0がカスコード接続されることにより、入力端子 I Nと出力端子 O U Tとの間の容量が小さくなつており、図 2に示した増幅回路 1 0 O Aよりもさらに高い周波数帯で動作可能である。

図 5は、本実施形態に係る可変利得増幅回路 1 0 0 0を構成する増幅回路 1 0 0丄乃至 1 0 0 _Nの構成の第三の例を示す図である。

図 5に示す増幅回路 1 0 0 Cは、図 4に示した増幅回路 1 0 0 Bと比較して、電流遮断用の第五電界効果トランジスタ 4 0 1を有している点においてのみ異なつている。

第五電界効果トランジスタ 4 0 1は整合用のィンダクタ 2 0 6と電源、電圧 V d dの間に直列に配置されている。具体的には、第五電界効果トランジスタ 4 0 1 のゲートには第二の制御電圧 V c Bが印加され、ドレインには電源、電圧 V d dが供給され、ソースは第五インダクタ 2 0 6の一端と接続されている。

第五電界効果トランジスタ 4 0 1は、本増幅回路 1 0 0 Cがオフ状態のときに、電源から本増幅回路 1 0 0 Cへの電流の供給を遮断する。

図 6は、本実施形態に係る可変利得増幅回路 1 0 0 0を構成する増幅回路 1 0 乃至 1 0 0 _Nの構成の第四の例を示す図である。

図 6に示す増幅回路 1 0 0 Dは、図 5に示した増幅回路 1 0 0 Cと比較して、差動増幅回路として構成されている点と、定電流源用の第六電界効果トランジスタ 613を有している点においてのみ異なっている。

増幅回路 100 Dの基本的な回路構成は図 5に示した増幅回路 100 Cと同様であるが、増幅回路 10 ODにおいては、第五電界効果トランジスタ 401以外の増幅回路 100Cを構成する各要素が次のように置き換えられている。

第一インダクタ 201は相互に並列に配置されている一対のインダクタ 601 a、 601 bに置き換えられており、また、抵抗 202は一対のインダクタ 60 l a、 601 bの各々に接続する一対の抵抗 602 a、 602 bに置き換えられている。また、第二インダクタ 203は一対のインダクタ 603 a、 603 bに、第二電界効果トランジスタ 209は一対の電界効果トランジスタ 609 a、 60 9 bに置き換えられている。

また、第五ィンダクタ 206は一対のィンダクタ 606 a、 606 bに、第四電界効果トランジスタ 400は一対の電界効果トランジスタ 61 1 a、 6 1 1 b に、第一電界効果トランジスタ 208は一対の電界効果トランジスタ 608 a、 608 bにそれぞれ置き換えられている。第三ィンダクタ 204は一対のィンダクタ 604 a、 604 bに、第三電界効果トランジスタ 210は一対の電界効果トランジスタ 610 a、 6 10 bにそれぞれ置き換えられている。

第四インダクタ 205は一対のィンダクタ 605 a、 605 bに、容量 207 は一対の容量 607 a, 607 bにそれぞれ置き換えられている。

第六電界効果トランジスタ 613は、増幅器としての第一電界効果トランジスタ 608 a、608 bの各ソースと接地電位の間に配置されている。具体的には、第六電界効果トランジスタ 613のゲートには動作電位であるゲートバイアス電位 Vsが印加され、ドレインは第一電界効果トランジスタ 608 a、 608 bの各ソースに接続され、ソースは接地されている。

第一電界効果トランジスタ 608 a, 608 bのゲートバイアス電位 Vg b i a s及ぴ定電流源用の第六電界効果トランジスタ 61 3のゲートバイアス電位 V sを動作電位に設定し、制御電圧 V c Aをハイレベルに設定すると、第四電界効果トランジスタ 21 1 a、 211 b及び第五電界効果トランジスタ 401はオン状態となり、第二電界効果トランジスタ 609 a、 609 b及び第三電界効果トランジスタ 6 1 0 a、 6 1 0 bはオフ状態となる。これにより、第二インダクタ

6 0 3 a , 6 0 3 b及び第三インダクタ 6 0 4 a、 6 0 4 bはフローティング状態となり、本増幅回路 1 0 0 Dは通常の増幅動作を行う。

一方、制御電圧 V c Aがローレベルのとき、第四電界効果トランジスタ ⁶ 1 1 a、 6 1 1 b及び第五電界効果トランジスタ 4 0 1がオフとなり、第二電界効果トランジスタ 6 0 9 a、 6 0 9 b及び第三電界効果トランジスタ 6 1 0 a、 6 1 O bがオンとなる。このとき、第二インダクタ 6 0 3 a、 6 0 3 b及ぴ第三インダクタ 6 0 4 a、 6 0 4 bは接地され、第二界効果トランジスタ 6 0 9 a、 6 0 9 b及び第三電界効果トランジスタ 6 1 0 a、 6 1 0 bの容量と並列共振することにより、本増幅回路 1 0 0 Dの入出力インピーダンスが高くなる。

図 7は、本実施形態に係る可変利得増幅回路 1 0 0 0を構成する増幅回路 1 0 0 乃至 1 0 O Nの構成の第五の例を示す図である。

図 7に示す増幅回路 1 0 0 Eは伝送線路を用いて構成されている。図 7に示すように、本増幅回路 1 0 0 Eは、第一伝送線路 7 2 1と、第二伝送線路 7 2 2と、第三伝送線路 7 2 3と、第一電界効果トランジスタ 7 2 0と、第二電界効果トランジスタ 7 2 4と、第三電界効果トランジスタ 7 2 5と、出力整合回路 7 2 6と、から構成されている。

第一伝送線路 7 2 1の一端は入力端子 I Nに接続され、他端は第二伝送線路 7 2 2の一端及ぴ第一電界効果トランジスタ 7 2 0のゲートに接続されている。第二伝送線路 7 2 2の一端は第一伝送線路 7 2 1の他端及び第一電界効果トランジスタ 7 2 0のゲートに接続され、他端は第二及び第三電界効果トランジスタ

7 2 4、 7 2 5の各々のドレインに接続されている。

第三伝送線路 7 2 3の一端は第二電界効果トランジスタ 7 2 4のソースに接続され、他端は接地されている。

第一電界効果トランジスタ 7 2 0のゲートは第一伝送線路 7 2 1の他端及び第二伝送線路 7 2 2の一端に接続され、ドレインは出力整合回路 7 2 6を介して出力端子 O U Tに接続されており、ソースは接地されている。

第二電界効果トランジスタ 7 2 4のゲートには第二の制御電圧 V c Bが印加され、ドレインは第二伝送線路 7 2 2の他端及び第三電界効果トランジスタ 7 2 5 のドレインに接続され、ソースは第三伝送線路 723の一端に接続されている。第三電界効果トランジスタ 725のゲートには第一の制御電圧 V c Aが印加され、ドレインは第二伝送線路 722の他端及ぴ第二電界効果トランジスタ 724 のドレインに接続され、ソースは接地されている。第一の制御電圧 V cAは第二の制御電圧 V cBと相補関係にある。

第一伝送線路 721は入力整合をとり、出力整合回路 726は出力整合をとる。第一電界効果トランジスタ 720は、本増幅回路 100 Eのメインの増幅素子であ。

第二伝送線路 722の長さは、本増幅回路 100Eが適用される信号の波長の 4分の 1より短い。このため、第二伝送線路 722はインダクタとして働く。また、第二伝送線路 722の長さは、第二伝送線路 722のィンダクタンスが第一電界効果トランジスタ 720のゲート容量と並列共振するような値に設定されている。

第二伝送線路 722の長さ及び第三伝送線路 723の長さは、それらの和が、本増幅回路 100Eが適用される信号の波長の 4分の 1 (あるいは、その奇数倍）に相当するように、決められている。

説明を簡単にするため、以下、入力側にのみ着目して、本増幅回路 100 Eの動作を説明する。

第二及び第三電界効果トランジスタ 724、 725の各々は3卩3丁（S i n g l e— P o l e S i n g l e— Th r ow) スィツチを構成する。さらに、第二及ぴ第三電界効果トランジスタ 724、 725は、相補関係にある第一及ぴ第二の制御電圧 V cA、 V cBによってそれぞれ制御される。

第一の制御電圧 V c Aがハイレベルに設定され、第二の制御電圧 V c Bがローレベルに設定されると、第二電界効果トランジスタ 724はオフに、第三電界効果トランジスタ 725はオンになる。これにより、第三伝送線路 723は本増幅回路 100Eから切り離され、第二伝送線路 722が直接的に接地される。第二伝送線路 722は波長の 4分の 1より短いのでインダクタとして働き、かつ、そのインダクタンスが第一電界効果トランジスタ Ί 20のゲート容量と並列共振するような値となっているので、入力端子 I Nから見て、本増幅回路 100 Eは高インピーダンスとなっている。

一方、第一の制御電圧 Vc Aがローレベルに設定され、第二の制御電圧 VcB がハイレベ^/に設定されると、第二電界効果トランジスタ 724がオンに、第三電界効果トランジスタ 725がオフになる。これにより、第三伝送線路 723が第二電界効果トランジスタ 724を介して電気的に第二伝送線路 722と接続された状態となる。

第二伝送線路 722と第三伝送線路 723の長さの合計は 4分の 1波長であり、さらに、第三伝送線路 723の他端は接地されているので、第一電界効果トランジスタ 720のゲートから第二及ぴ第三伝送線路 722、 723を見ると、インピーダンスが無限大となっている。インピーダンスが無限大に見える第二伝送線路 722及び第三伝送線路 723は、第一電界効果トランジスタ 720のゲートに対しては何の影響も与えない。従って、本増幅回路 100 Eは、第二伝送線路 722及び第三伝送線路 723の影響を受けることなく、通常の増幅動作を行うだけである。

なお、第一の制御電圧 V c Aをハイレベルに、第二の制御電圧 V c Bをローレベルに設定するとき、第一電界効果トランジスタ 720が増幅動作を行わないように、ゲートバイアス電圧を設定する必要がある。

次に、上述の増幅回路 100A— 100 Eの特性と従来の増幅回路の特性とを比較する。

図 8 (a) は上述の増幅回路 100A—100Eの何れかを用いた可変利得増幅回路の回路図であり、図 8 (b) は従来の可変利得増幅回路の回路図である。図 8 (a) に示された可変利得増幅回路は、増幅回路 832と、.増幅回路 83 2の出力に対して直列に接続された増幅回路 830と、増幅回路 832の出力に対して直列に、 ·かつ、増幅回路 830に対して並列に接続されたアツテネータ 8 31と、から構成されている。

増幅回路 830は、スィッチ用の電界効果トランジスタを切り替えることによつて、増幅用の電界効果トランジスタのゲート容量とインダクタとからなる並列共振回路を構成するか否かを選択することが可能であるような構成になっている _c 並列共振回路が構成されると、増幅回路 830は入出力が高インピーダンスとなり、可変利得増幅回路から電気的に切断される。

具体的には、増幅回路 830は上述の増幅回路 100 A— 100 Eの何れか一つから構成されている。

図 8 (b) に示された可変利得増幅回路は、図 8 (a) に示された可変利得増幅回路と同様に、増幅回路 832と、増幅回路 832の出力に対して直列に接続された増幅回路 833と、増幅回路 830の出力に対して直列に、かつ、増幅回路 833に対して並列に接続されたアツテネータ 831と、から構成されている。増幅回路 833は、増幅回路 830と異なり、信号の経路にスィツチ用の電界効果トランジスタを揷入し、その電界効果トランジスタのオン Zオフにより可変利得増幅回路に電気的に接続されるか否かが選択される構成となっている。

図 8 (a) 及び（b) に示された各可変利得増幅回路はともに 5 GHz帯の信号に適用されるものとして、インダクタンスの値が決められているものとする。図 9は、図 8 (a) 及び（b) に示された各可変利得増幅回路における周波数と利得との間の関係を示すグラフである。

図 9には、増幅回路 830, 833を可変利得増幅回路に電気的に接続したとき（高利得動作）の利得特性と、可変利得増幅回路から電気的に切断したとき（低利得動作）の利得特性が示されている。

図 10は、図 8 (a) 及び（b) に示された各可変利得増幅回路における周波数とノィズ指数との間の関係を示すグラフである。

図 9及び図 10において、図 8 (a) の可変利得増幅回路の特性は実線で示され、図 8 (b) の可変利得増幅回路の特性は破線で示されている。

図 9を参照すると、高利得動作時の利得は、図 8 (a) の可変利得増幅回路の方が図 8 (b) の可変利得増幅回路よりも 5 dB程度高くなつている。

また、図 10を参照すると、ノィズ指数は、図 8 (a) の可変利得増幅回路の方が図 8 (b) の可変利得増幅回路よりも 0. 2 dB程度低くなつている。これは、図 8 (b) の可変利得増幅回路では、信号の経路に揷入されているスィッチ用の電界効果トランジスタにおいて信号による損失が起こるためである。この損失を増幅回路の利得を上げることにより補うと、消費電流が 50 %程度増大することになる。すなわち、図 8 (a) の可変利得増幅回路は図 8 (b) の可変利得増幅回路に対して 5 0 %の消費電力低減効果を上げていると言える。

一方、図 9を参照すると、低利得動作時の利得は、図 8 ( a )、 ( b ) の可変利得増幅回路の両者に利得の差は殆どない。これは、個々の増幅回路 8 3 0、 8 3 3が可変利得増幅回路から電気的に良好に切断されているからである。つまり、増幅回路の入出力が良好に高インピーダンスとなっていると言える。産業上の利用可能十生

本発明によれば、制御回路によって入力インピーダンス及び出力インピーダンスの一方または双方が高ィンピーダンスとされるので、信号経路にスィツチを挿入することなく、電気的な接続/切断を切り替えることができ、さらに、スイツチを揷入することによる損失を生じることなく、低消費電力で高利得を得ることができる。

また、増幅素子に寄生する容量による高周波数帯におけるインピーダンスの低下をインダクタンス素子により相殺することができるので、高周波数帯においても高インピーダンスとすることができる。また、インピーダンスの低下を所定の周波数で寄生容量と並列共振するィンダクタンス素子によっても相殺することができるので、所定の周波数で高インピーダンスとすることができる。

また、本発明に係る可変利得増幅回路によれば、可変利得増幅回路を構成する各増幅回路は選択されていないときに、入出力を高インピーダンス化することができる。このため、並列接続する増幅回路の数が多くても高利得を維持することができるので、広い利得可変範囲をとつても、あるいは、細かい利得可変ステツプをとっても、高利得、低ノイズ指数及び低消費電流を実現することができる。

Claims

請求の範囲

1 . 入力端子を介して入力された信号を増幅して出力端子に出力する増幅素子と、

前記増幅素子の入力インピーダンス及び出カインピーダンスの少なくとも何れか一方を高インピーダンスにする制御回路と、

を有する増幅回路。

2 . 前記制御回路はインダクタンス素子とスィツチ素子とから構成されることを特徴とする請求項 1に記載の増幅回路。

3 . 前記インダクタンス素子と前記スィツチ素子とは相互に直列に接続され、かつ、前記入力端子または前記出力端子と接地電位との間に交流的に接続されていることを特 ί敷とする請求項 2に記載の増幅回路。

4. 前記スィッチ素子は電界効果トランジスタから構成されることを特徴とする請求項 3に記載の増幅回路。

5 . 前記ィンダクタンス素子は前記増幅素子に寄生する容量と並列共振するィンダクタンス値を有することを特徴とする請求項 3に記載の増幅回路。

6 . 前記制御回路は、

一端が前記入力端子または前記出力端子に接続された第一の伝送線路と、一端が接地された第二の伝送線路とを少なくとも含み、長さの総和が適用波長の 4分の 1の奇数倍となる少なくとも 2つの伝送線路と、

前記入力端子または前記出力端子と接地電位との間を前記適用波長の 4分の 1 の奇数倍の伝送線路で接続するか、あるいは、それより短い伝送線路で接続するかを切り替えることが可能なスィッチ素子と、

力ら構成されていることを特徴とする請求項 1に記載の増幅回路。

7 . 前記適用波長の 4分の 1の奇数倍より短い伝送線路は前記増幅素子に寄生する容量と並列共振する値のィンダクタとして作用することを特徴とする請求項 6に記載の増幅回路

8 . 前記増幅素子は、カスコード接続された二つの電界効果トランジスタからなるものであることを特徴とする請求項 1に記載の増幅回路。

9 . 前記増幅素子と電源との間に直列に接続された電界効果トランジスタをさらに備え、前記電界効果トランジスタは前記増幅回路がオフの状態のときには前記電源から前記増幅回路への電流を遮断するものであることを特徴とする請求項 1に記載の増幅回路。

1 0 . 前記増幅回路は差動増幅回路として構成され、前記増幅素子と接地電位との間には定電流 ¾E用の電界効果トランジスタをさらに備えていることを特徴とする請求項 1に記載の増幅回路。

1 1 . 相互に異なる利得を有し、相互に並列に接続された少なくとも二つの増幅回路を備え、

前記増幅回路は請求項 1乃至 1 0の何れ力一項に記載の増幅回路からなり、選択された増幅回路を除く他の増幅回路の前記入力インピーダンス及び前記出力インピーダンスの少なくとも何れか一方を高インピーダンスにすることにより利得を変更することが可能な可変利得増幅回路。