WO2004054108A2 - Phasenregelschleife mit sigma-delta-modulator - Google Patents

Phasenregelschleife mit sigma-delta-modulator Download PDF

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WO2004054108A2
WO2004054108A2 PCT/DE2003/003894 DE0303894W WO2004054108A2 WO 2004054108 A2 WO2004054108 A2 WO 2004054108A2 DE 0303894 W DE0303894 W DE 0303894W WO 2004054108 A2 WO2004054108 A2 WO 2004054108A2
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locked loop
frequency
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Giuseppe Li Puma
Elmar Wagner
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Infineon Technologies Ag
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    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

Definitions

  • the present invention relates to a phase-locked loop with ⁇ (Sig a-Delta) modulator, comprising a phase comparator with two inputs and one output, a controlled oscillator with a control input, which is coupled to the output of the phase comparator, and a frequency divider with a signal input , which is coupled to an output of the controlled oscillator, with an output and with a control input for preselecting the divider ratio of the frequency divider and comprising the sigma-delta modulator, which is connected to the control input of the frequency divider.
  • ⁇ Sig a-Delta modulator
  • phase locked loop English PLL, phase locked loop
  • a frequency synthesizer is described there, in which a signal with a modulated carrier frequency is generated with a ⁇ PLL.
  • This phase-locked loop which is shown in the specified publication, for example in FIG. 2A, comprises a forward branch with a phase detector, loop filter and controlled oscillator and a reverse branch which couples the output of the oscillator to the phase detector via a multi-modulus divider. To control the multi
  • Modulus divider a digital sigma-delta modulator is provided, which is fed on the input side with information about the desired carrier signal as well as with digital modulation data.
  • the modulated output signal is provided at the output of the controlled oscillator.
  • the desired frequency modulation is carried out digitally in a generic phase locked loop by varying the frequency divider value.
  • Such frequency synthesizers are used, for example, in modern digital radio systems for carrier frequency generation and for digital frequency modulation.
  • the choice of the bandwidth of the phase locked loop is of particular importance. A compromise must be found between the noise characteristics of the circuit and the modulation bandwidth.
  • the noise should be as low as possible in order to comply with the spectral transmission masks prescribed in the various radio specifications. This requires the selection of a relatively small loop bandwidth. On the other hand, this is opposed by the fact that the transmission of modulated data requires a high bandwidth in modern communications technology applications.
  • ETSI EN 300 175-2 VI .5.1 (2001-02) DECT (Digital Enhanced Cordless Telecommunications) CI (Common Interface) PART 2: Physical Layer” specifies limits for unwanted radio emissions , For example, the maximum power level for the third and fourth adjacent channels is limited to 80nW and 40nW, see Chapter 5.5, page 24.
  • a system-related, dominant noise component arises from the quantization noise of the ⁇ modulator itself.
  • the ⁇ modulator normally controls the multi-modulus divider and thereby randomly switches between integer divider ratios in order to obtain on average the divider ratio that generates the desired output frequency of the PLL.
  • FIG. 10A a multi-modulus divider is shown in FIG. 10A, which comprises a series connection of several frequency divider stages.
  • the frequency divider stages can each be switched between exactly two divider values and can divide the input frequency either by the divider value two or by the divider value three.
  • Such frequency divider stages are also called 2/3 Designated frequency divider.
  • the range of the adjustable divider values of such a multi-modulus divider, which is only made up of 2/3 divider stages, is determined in accordance with the regulation
  • N N "+ ⁇ C
  • L denotes the number of 2/3 divider stages and N Q equals 2 L.
  • the ⁇ modulator driving such a multi-modulus divider is normally implemented in a so-called MASH architecture.
  • MASH architecture One stage of such a multi-stage MASH modulator is shown by way of example in FIG. 8B of the document US 6,008,703 described at the beginning.
  • a summing element is provided with two inputs and one output, an error signal being fed back with a feedback path. The error signal is normally fed back with a delay.
  • FIG. 8A A multi-stage ⁇ modulator with MASH architecture is described in FIG. 8A using a block diagram.
  • the ⁇ modulator distributes the power of the quantization noise over the frequency band according to its noise transfer function.
  • the noise transfer function, NTF, Noise Transfer Function of the MASH structure can by the equation
  • N represents the order of the modulator.
  • the quantization noise is shifted from lower to higher frequencies.
  • the control of the multi-modulus divider by the ⁇ modulator causes a random switchover of the divider values according to the spectral distribution of quantization noise.
  • the random switching of the division factor in turn causes a temporal change in the frequency and thus generates a so-called frequency or phase interference stroke (FM or PM interference stroke).
  • FM or PM interference stroke frequency or phase interference stroke
  • This is also referred to as residual FM jitter, English: residual FM, or also as phase noise.
  • the size of this interference stroke determines the signal-to-noise ratio, SNR, signal to noise ratio of the frequency-modulated or phase-modulated carrier signal and therefore has significant effects on the performance of a radio receiver designed in this way, such as its range.
  • the bandwidth of the phase locked loop is designed to be significantly smaller than actually required for the transmission of the modulated data due to the noise requirements explained.
  • the data to be modulated are digitally pre-compensated before being fed to the ⁇ modulator. In doing so, high frequency components are raised digitally.
  • a major disadvantage of this concept is the very precise adaptation required between the digital compensation filter on the one hand and the analog loop filter on the other. If the bandwidth of the control loop changes due to analog influences such as manufacturing tolerances, temperature drifts or signs of aging, the digital pre-compensation, which is practically not subject to these influences, causes the high frequency components to be raised too much or too little.
  • Another possibility for compensating for a reduced loop bandwidth is given by the so-called two-point modulation.
  • the modulation takes place at two modulation points of the phase locked loop, on the one hand at the frequency divider and on the other hand at the oscillator input.
  • One of the two modulation points of the PLL has low-pass their high-pass characteristics. This results in a constant transfer function for the modulation data.
  • the problem of the required precise adaptation between the analog and digital signal path arises.
  • the object of the present invention is to provide a phase-locked loop with ⁇ modulator, which offers a wide modulation bandwidth, enables compliance with spectral transmission masks as provided in mobile radio standards, and yet avoids the problem of mismatches between analog and digital circuit parts.
  • the object is achieved by further developing a generic phase locked loop with ⁇ modulator such that the ⁇ modulator comprises a feedback branch which couples the output of a summing element to an input thereof and which is designed such that the complex transmission representing the feedback branch - has a complex pair of non-zero pole positions in the Laplace plane.
  • a plurality of complex, non-zero pole point pairs can also be provided in the Laplace plane.
  • the associated noise transfer function is determined using the complex transfer function H (s) described in the Laplace plane
  • the complex pole pair inserted according to the proposed principle which is different from zero, has the effect that the noise can be reduced in a critical frequency range.
  • the imaginary part of the additional, complex pair of poles determines the frequency offset, while the real part defines the suppression of noise at this frequency offset.
  • the requirements for spectral power transmission in the frequency spacing at 4 MHz to 8 MHz are normally critical with regard to compliance, which corresponds to the third and fourth neighboring channels, since on the one hand the ⁇ quantization noise is still strong increases and is not sufficiently attenuated by the loop filter and, on the other hand, the radiated power in the adjacent channel may only be 80 or 40 nW, corresponding to the third and fourth neighboring channel.
  • This is specified in the ETSI standard cited at the beginning with regard to the physical level in the DECT standard.
  • transmit arrangements can be provided with the phase-locked loop for generating frequency- or phase-modulated signals.
  • the phase locked loop described can also be used as a frequency synthesizer to provide a carrier frequency.
  • the full modulation bandwidth is transmitted via the phase locked loop.
  • the bandwidth of the phase locked loop is advantageously as large as the modulation bandwidth.
  • the high matching requirements of known transmission concepts between the analog phase locked loop and the digital signal processing part of the ⁇ -PLL can thus be avoided.
  • a regel ⁇ modulator is used to allow for the high phase locked loop bandwidth, taking into account the spectral transmission mask.
  • a complex zero is inserted in the noise transmission function in the critical adjacent channel, which means that the transmission mask is maintained despite the higher bandwidth.
  • the complex transfer function of the feedback branch preferably satisfies the equation
  • ⁇ j_ is less than or equal to zero and at least one ⁇ j_ is different from zero.
  • the frequency divider is designed as a so-called multi-modulus divider.
  • the multi-modulus divider can, for example, have a range of adjustable divider values from 32 to 63. This means that a wide frequency range can be covered with the phase locked loop with modulator.
  • a further frequency divider is provided at the output of the gate-controlled oscil-.
  • the further frequency divider has several outputs at which signals which are phase-shifted with respect to one another are provided.
  • the output of the phase locked loop is formed at the output of the further frequency divider, not directly at the output of the controlled oscillator.
  • the oscillator oscillates at a higher frequency corresponding to the frequency divider ratio of the further frequency divider.
  • a multiplexer with several inputs is preferably provided.
  • Each output of the further frequency divider is assigned an input on the multiplexer and is connected to it in each case.
  • the output of the multiplexer is connected to the input of the multi-modulus divider.
  • the multi-modulus divider is supplied with the output signal of the phase locked loop with a selectable phase shift. This results in a reduction of the divider increment ⁇ N to values less than 1 based on the output frequency, so that the quantization noise is distributed over a smaller frequency range and thus leads to a reduced interference swing. This leads to a further improvement in the possibilities for compliance with the spectral transmission mask of a mobile radio standard.
  • the control input of the multiplexer is preferably connected to the ⁇ modulator for preselecting the phase shift.
  • the further frequency divider is preferably designed as a ⁇ frequency divider.
  • the frequency of the signal provided by the controlled oscillator at its output corresponds to twice the output frequency of the phase locked loop.
  • the further frequency divider preferably has four outputs, at which the signal with the output frequency of the phase-locked loop is available in steps of 90 ° out of phase with one another.
  • the division increment ⁇ N is reduced from 1 to 0.25 based on the output frequency of the PLL.
  • the multi-modulus divider comprises a series connection of several 2/3 frequency divider stages, in each of which it is possible to switch between a frequency divider ratio of 2 and a frequency divider ratio of 3.
  • the frequency divider ratio of 2 corresponds to a frequency halving.
  • the frequency divider ratio of 3 means dividing the input signal frequency by 3.
  • a charge pump circuit with a downstream loop filter is preferably provided in the phase-locked loop for coupling the phase comparator to the controlled oscillator.
  • the loop filter is preferably designed for a loop bandwidth that is equal to the modulation hand width.
  • FIG. 1 shows a block diagram of a phase-locked loop with ⁇ modulation of an exemplary embodiment of the principle according to the invention
  • FIG. 2 shows the transmission mask according to a diagram . DECT specification and the frequency curve according to the proposed principle and the state of the art, the spectral power density being plotted against the frequency, and
  • FIG. 3 shows an embodiment of a ⁇ modulator 4th order according to FIG. 1 with a noise transfer function according to FIG. 2.
  • FIG. 1 shows a phase locked loop with a phase comparator 1 with two inputs and one output.
  • a reference frequency generator can be connected to one of the two inputs of the phase detector or phase comparator 1, not shown here, which supplies a reference frequency F re f.
  • a voltage-controlled oscillator 4 is connected to the output of the phase detector 1 via a charge pump circuit 2 and a loop filter 3 connected downstream of the charge pump circuit 2 and which is designed as a low-pass filter.
  • a 4: 1 multiplexer 6 is connected to the output of the oscillator 4 via a: 2 frequency divider 5.
  • The: 2 frequency divider 5 has four outputs at which the signal with the output frequency F ou t of the phase locked loop can be tapped in four different phase positions.
  • One of the four exits of the Fre- quenzteilers 5 forms via an amplifier 7, the output 8 of the phase locked loop.
  • the four outputs of the frequency divider 5 are each connected to an assigned input of the multiplexer 6, which is arranged in a feedback path of the phase locked loop.
  • the output of the multiplexer 6 is connected to a further input of the phase detector 1 via a multi-modulus divider 9.
  • the multi-modulus divider 9 comprises a series circuit comprising a total of five frequency divider stages. Each frequency divider stage is constructed as a 2/3 frequency divider, in which the frequency divider value can be switched between 2 and 3.
  • the control inputs of the frequency divider stages are combined to form a programming input 10 of the multi-modulus divider 9.
  • the desired frequency divider value of the multi-modulus divider can be set in a range N from 32 to 63.
  • the programming input 10 is connected to the output of a ⁇ modulator 11.
  • the control input of the multiplexer 6 is also connected to the output of the ⁇ modulator 11 via a control unit 12.
  • the ⁇ modulator 11 comprises a first input 13 for supplying a channel word, that is to say the information about the channel of the phase-locked loop to be set. Another input 14 is used to feed the digital modulation data. Both inputs 13, 14 are connected to one another in a summing element 15 and to a feedback path. The feedback path leads the output of the summing element 15 back to an input of the summing element via an FIR filter 16.
  • the FIR filter 16 has a transfer function H (z), which is complex. In the Laplace plane, the transfer function H (s) can be described by transformation using the formula
  • the oscillator 4 oscillates at twice the output frequency fout • controlled oscillator 4 is a comparison result for a reference frequency f re f and, divided down frequency provided by the multi-modulus divider 9 fdiv in the forward path 1, 2, 3, 4, 5 of the phase-locked loop, an additional frequency divider 5 is provided.
  • This provides the output frequency in four different phase positions, between which one can choose with multiplexer 6.
  • this results in a step size ⁇ N which is based on the division ratio and which is less than 1.
  • the instantaneous frequency varies over a smaller frequency range, so that the quantization noise is also reduced by the factor of the division step reduction.
  • a reduction of the interference stroke by a factor of 4 is achieved, which corresponds to a spectral reduction in the phase noise by 12 dB.
  • the two least significant bits of the ⁇ modulator 11 are used to control the multiplexer 6 via the control unit 12.
  • Five further control bits of the ⁇ modulator are used to program the divider value of the multi-modulus divider 9.
  • pole point lies at that frequency or at that frequency range which, respectively, must be reduced due to the frequency mask to be observed.
  • the newly inserted, complex pole point significantly reduces noise in the critical frequency range.
  • the imaginary part ⁇ l of the conjugate complex pole pair S] _ 2 determines the frequency to be reduced, while the real part - ⁇ l determines the degree of suppression at this frequency.
  • the phase-locked loop with ⁇ modulator is designed in such a way that it is in a frequency range from 1880 MHz to 1900 MHz for the DECT system and at the same time in a frequency range from 2.40 to for WDCT in the ISM band 2.48 GHz can be used.
  • divider values from 32 to 63.75 can be set with a step size of 0.25.
  • either a second VCO can be provided in a dual-band extension of the PLL, or the oscillator 4 can be equipped with a switchable frequency band.
  • the loop bandwidth is advantageously so large that modulation via data input 14 is possible.
  • FIG. 2 shows the spectral power density in dBc per Hertz plotted against the relative frequency offset in Hertz using a graph in a semi-logarithmic representation.
  • the transmission mask to be observed in accordance with the DECT specification is drawn in using a curve and provided with reference number 20.
  • the frequency curve that can be achieved with a conventional third-order ⁇ -MASH modulator as described at the beginning is provided with reference symbol 30. It can be seen that the DECT mask cannot be adhered to optimally in a frequency range between 10 6 and 10 7 Hz.
  • the course of the noise transfer function that can be achieved with the present arrangement according to FIG. 1 is designated by reference numeral 40.
  • FIG. 3 shows, using a block diagram, an exemplary embodiment of the ⁇ modulator 11 from FIG. 1, according to the equation valid in the Laplace plane
  • H (s) 1 s 2 • (s + ⁇ + j ⁇ x ) ⁇ (s + ⁇ 2 - j ⁇ 2 ) is implemented.
  • the fourth-order ⁇ modulator according to FIG. 3 has a signal input 41, a signal output 42 and an error feedback input 43 which is connected to the output 42.
  • a first summing element 44 is connected to the input 41, with three inputs and one output.
  • the output of the summing element 44 is connected via a 1 / z element 45 and a second summing element 46 to a signal block 47 which effects a shift of the digital signal to the right by two bits.
  • the output of block 47 forms the output 42 of the modulator.
  • the error signal feedback input 43 is connected to a node K via an 1: z element 48.
  • a signal path leads from the node K via a multiplier with the factor K0, which is provided with reference numeral 49, to a further input of the second summing element 46.
  • the node K is via a multiplier 50, which multiplies by the factor K 1 an input of the first summing element 44 is connected.
  • the node K is also connected to an input of the summer 44 via a 1 / z element 51 and a multiplier 52, which multiplies by the factor K2. Finally, the output of the 1 / z element 51 is connected to the first summing element 44 via a further 1 / z element 53 and via a multiplier which works with the factor K3 and has reference number 54.
  • the described signal plan according to FIG. 3 describes a ⁇ modulator 11, the noise transfer function achieved due to the inserted complex conjugate pole corresponds to the curve 40 in FIG. LIST OF REFERENCE NUMBERS

Abstract

Es ist eine Phasenregelschleife mit ΣΔ-Modulator (11) angegeben. Ein Multi-Modulus-Teiler (9) im Rückkopplungszweig der PLL wird von dem ΣΔ-Modulator (11) angesteuert. Dieser weist einen Aufbau auf, der sich durch eine komplexe Übertragungsfunktion H(s) in der Laplace-Ebene beschreiben läßt, welche ein konjugiert komplexes Polstellenpaar aufweist. Das vorgeschlagene Prinzip ermöglicht in kritischen Frequenzbereichen eine deutliche Reduzierung des Rauschens und damit die Einhaltung von Sendemasken gemäß Funk-Spezifikation auch dann, wenn die PLL-Bandbreite so groß ist wie die Modulationsbandbreite.

Description

Beschreibung
Phasenregelschleife mit Sigma-Delta-Modul tor
Die vorliegende Erfindung betrifft eine Phasenregelschleife mit ΣΔ (Sig a-Delta) -Modulator, aufweisend einen Phasenver- gleicher mit zwei Eingängen und einem Ausgang, einen gesteuerten Oszillator mit einem Steuereingang, der an den Ausgang des Phasenvergleichers angekoppelt ist, einen Frequenzteiler mit einem Signaleingang, der an einen Ausgang des gesteuerten Oszillators angekoppelt ist, mit einem Ausgang und mit einem Steuereingang zur Vorwahl des Teilerverhältnisses des Frequenzteilers und aufweisend den Sigma-Delta-Modulator, der mit dem Steuereingang des Frequenzteilers verbunden ist.
Eine gattungsgemäße Phasenregelschleife, englisch PLL, Phase Locked Loop, ist in der Druckschrift US 6,008,703 angegeben. Dort ist ein Frequenz-Synthesizer beschrieben, bei dem mit einer ΣΔ-PLL ein Signal mit modulierter Trägerfrequenz er- zeugt wird. Diese Phasenregelschleife, welche in der angegebenen Druckschrift beispielsweise in Figur 2A gezeigt ist, umfaßt einen Vorwärtszweig mit Phasendetektor, Schleifenfilter und gesteuertem Oszillator und einen Rückwärtszweig, der den Ausgang des Oszillators über einen Multi-Modulus-Teiler mit dem Phasendetektor koppelt. Zur Steuerung des Multi-
Modulus-Teilers ist ein digitaler Sigma-Delta-Modulator vorgesehen, der eingangsseitig sowohl mit Informationen über das gewünschte Trägersignal, als auch mit digitalen Modulations- daten gespeist wird. Das modulierte Ausgangssignal wird am Ausgang des gesteuerten Oszillators bereitgestellt.
Die gewünschte Frequenzmodulation erfolgt bei einem gattungs- gemäßen Phasenregelkreis digital über die Variation des Frequenzteilerwertes. Derartige Frequenz-Synthesizer werden bei- spielsweise in modernen, digitalen Funksystemen zur Trägerfrequenzerzeugung und zur digitalen Frequenzmodulation eingesetzt . Bei der Dimensionierung oder Auslegung einer derartigen Phasenregelschleife ist die Wahl der Bandbreite der Phasenregelschleife von besonders großer Bedeutung. Dabei muß ein Ko - promiß gefunden werden zwischen den Rauscheigenschaften der Schaltung und der Modulationsbandbreite. Einerseits soll das Rauschen möglichst gering sein, um die in den verschiedenen Funkspezifikationen vorgeschriebenen, spektralen Sendemasken einzuhalten. Dies bedingt die Auswahl einer verhältnismäßig geringen Schleifenbandbreite. Dem steht andererseits entgegen, dass die Übertragung modulierter Daten bei modernen Anwendungen in der Nachrichtentechnik eine hohe Bandbreite erfordert .
Beispielsweise in dem europäischen Telekommunikations- Standard "ETSI EN 300 175-2 VI .5.1 (2001-02) DECT (Digital En- hanced Cordless Telecommunications) CI (Common Interface) PART 2: Physical Layer" sind Grenzen für unerwünschte Funk- Emissionen angegeben. Beispielsweise ist der maximale Lei- stungspegel für den dritten und vierten Nachbarkanal auf 80nW beziehungsweise 40nW begrenzt, siehe Kapitel 5.5, Seite 24.
Ein systembedingter, dominanter Rauschanteil entsteht durch das Quantisierungsrauschen des ΣΔ-Modulators selbst. Der ΣΔ- Modulator steuert normalerweise den Multi-Modulus-Teiler an und bewirkt dabei ein zufälliges Umschalten zwischen ganzzahligen Teilerverhältnissen, um im Mittel dasjenige Teilerverhältnis zu erhalten, welches die Erzeugung der gewünschten Ausgangsfrequenz der PLL bewirkt .
In der eingangs genannten Druckschrift US 6,008,703 ist ein Multi-Modulus-Teiler in Figur 10A gezeigt, der eine Serienschaltung mehrerer Frequenzteilerstufen umfaßt. Die Frequenzteilerstufen sind dabei jeweils zwischen genau zwei Teiler- werten umschaltbar und können die Eingangsfrequenz entweder durch den Teilerwert zwei oder durch den Teilerwert drei teilen. Derartige Frequenzteilerstufen werden auch als 2/3- Frequenzteiler bezeichnet. Der Bereich der einstellbaren Teilerwerte eines derartigen Multi-Modulus-Teilers, der nur aus 2/3-Teilerstufen aufgebaut ist, bestimmt sich gemäß der Vorschrift
L-\
N = N„ + Σ C,
-=0
wobei L die Anzahl der 2/3 -Teilerstufen bezeichnet und NQ gleich 2L.
Der einen derartigen Multi-Modulus-Teiler ansteuernde ΣΔ- Modulator wird normalerweise in einer sogenannten MASH- Architektur implementiert . Eine Stufe eines derartigen, mehrstufigen MASH-Modulators ist beispielhaft in Figur 8B der eingangs beschriebenen Druckschrift US 6,008,703 gezeigt. Dabei ist ein Summierglied vorgesehen mit zwei Eingängen und einem Ausgang, wobei ein Fehlersignal mit einem Rückkopplungspfad zurückgekoppelt wird. Das Fehlersignal wird dabei normalerweise verzögert zurückgespeist. Ein mehrstufiger ΣΔ- Modulator mit MASH-Architektur ist in Figur 8A anhand eines Blockschaltbildes beschrieben.
Der ΣΔ-Modulator verteilt die Leistung des Quantisierungsrauschens gemäß seiner Rauschübertragungsfunktion über das Fre- quenzband. Die Rauschübertragungsfunktion, englisch: NTF, Noise Transfer Function der MASH-Struktur kann durch die Gleichung
NTF(z) = (1 - z- 1)
beschrieben werden, wobei N die Ordnung des Modulators repräsentiert. Das Quantisierungsrauschen wird dabei von tieferen zu höheren Frequenzen verschoben. Die Ansteuerung des Multi- Modulus-Teilers durch den ΣΔ-Modulator bewirkt ein zufälliges Umschalten der Teilerwerte gemäß der spektralen Verteilung des Quantisierungsrauschens. Das zufällige Umschalten des Teilungsfaktors bewirkt wiederum eine zeitliche Änderung der Frequenz und erzeugt somit einen sogenannten Frequenz- oder Phasenstörhub (FM- oder PM-Stδrhub) . Dieser wird in der Lite- ratur auch als Rest-FM-Jitter, englisch: residual FM, oder auch als Phasenrauschen bezeichnet. Die Größe dieses Störhubes bestimmt das Signal-zu-Rausch-Verhältnis, englisch: SNR, Signal to Noise Ratio des frequenz- beziehungsweise phasenmodulierten Trägersignals und hat daher signifikante Auswirkun- gen auf die Leistungsfähigkeit eines derart ausgestalteten Funkempfängers, wie beispielsweise dessen Reichweite.
Bei dem Frequenz-Synthesizer gemäß US 6,008,703 wird aufgrund der erläuterten Rauschanforderungen die Bandbreite der Pha- senregelschleife deutlich kleiner ausgelegt, als es die Übertragung der modulierten Daten eigentlich erfordert. Um den dadurch bedingten Frequenzgang des Schleifenfilters in der PLL zu kompensieren, werden die zu modulierenden Daten vor der Zuführung zu dem ΣΔ-Modulator digital vorkompensiert. Da- bei werden hohe Frequenzanteile digital angehoben.
Ein wesentlicher Nachteil dieses Konzeptes ist die erforderliche, sehr genaue Anpassung zwischen dem digitalen Kompensationsfilter einerseits und dem analogen Schleifenfilter ande- rerseits. Wenn sich nämlich die Bandbreite der Regelschleife durch analoge Einflüsse wie Fertigungstoleranzen, Temperatur- drifts oder Alterungserscheinungen verändert, bewirkt die digitale Vorkompensation, die diesen Einflüssen praktisch nicht unterworfen ist, eine zu starke oder zu schwache Anhebung der hohen Frequenzanteile.
Eine andere Möglichkeit zur Kompensation einer reduzierten Schleifenbandbreite ist durch die sogenannte Zweipunktmodula- tion gegeben. Bei dieser erfolgt die Modulation an zwei Modu- lationspunkten der Phasenregelschleife, einerseits am Frequenzteiler und andererseits am Oszillatoreingang. Dabei hat einer der beiden Modulationspunkte der PLL Tiefpaß-, der an- dere Hochpaß-Eigenschaften. Somit ergibt sich in der Summe eine konstante Übertragungsfunktion für die Modulationsdaten. Auch hier ergibt sich jedoch die bereits erläuterte Problematik der erforderlichen genauen Anpassung zwischen analogem und digitalem Signalpfad.
Aufgabe der vorliegenden Erfindung ist es, eine Phasenregelschleife mit ΣΔ-Modulator anzugeben, die eine große Modulati- onsbandbreite bietet, die Einhaltung spektraler Sendemasken wie in Mobilfunkstandards vorgesehen ermöglicht und dennoch die Problematik von Fehlanpassungen zwischen analogen und digitalen Schaltungsteilen vermeidet .
Erfindungsgemäß wird die Aufgabe gelöst durch Weiterbildung einer gattungsgemäßen Phasenregelschleife mit ΣΔ-Modulator dahingehend, dass der ΣΔ-Modulator einen Rückführungszweig umfaßt, der den Ausgang eines Summiergliedes mit einem Eingang desselben koppelt, und der so ausgelegt ist, dass die den Rückführungszweig repräsentierende, komplexe Übertra- gungsfunktion ein komplexes, von Null verschiedenes Polstellenpaar in der Laplace-Ebene aufweist.
Es können dabei in der den Rückführungszweig repräsentierenden, komplexen Übertragungsfunktion auch mehrere komplexe, von Null verschiedene Polstellenpaare in der Laplace-Ebene vorgesehen sein.
Das beschriebene Prinzip beruht auf der sogenannten Error- Feedback-Topologie einer ΣΔ-Architektur. Gegenüber einer ein- gangs erläuterten MASH-Struktur, die gemäß ihrer Übertragungsfunktion in der Laplace-Ebene
H(s) = 1/s3
eine dreifache Polstelle bei s = 0 besitzt, wird gemäß dem vorgeschlagenen Prinzip eine Übertragungsfunktion mit zumindest einem konjugiert komplexen Polstellenpaar implementiert. Durch geeignete Wahl von Imaginär- und Realteil des komplexen Polstellenpaares kann problemlos die Einhaltung der in Funk- Spezifikationen geforderten, spektralen Sendemasken gewähr- leistet werden.
Mit der beschriebenen, komplexen Übertragungsfunktion H(s) in der Laplace-Ebene bestimmt sich die zugehörige Rauschübertragungsfunktion zu
NTF(z) = 1 - H(z)
Das gemäß dem vorgeschlagenen Prinzip eingefügte komplexe Polpaar, welches von Null verschieden ist, bewirkt, dass das Rauschen in einem kritischen Frequenzbereich abgesenkt werden kann. Der Imaginärteil des zusätzlichen, komplexen Polstellenpaares bestimmt dabei die Frequenzablage, während der Realteil die Unterdrückung des Rauschens bei dieser Frequenz- abläge festlegt.
Mit der vorgeschlagenen Architektur gelingt es, eine Rauschübertragungsfunktion zu dimensionieren, die speziell unter Berücksichtigung der Anforderungen bezüglich der spektralen Sendemaske optimiert werden kann.
Beispielsweise im DECT-System, Digital Enhanced Cordless Te- lecommunication, sind normalerweise die Anforderungen an die spektrale Leistungsaussendung im Frequenzabstand bei 4 MHz bis 8 MHz kritisch bezüglich der Einhaltung, was dem dritten und vierten Nachbarkanal entspricht, da einerseits das ΣΔ- Quantisierungsrauschen noch stark ansteigt und durch das Schleifenfilter nicht ausreichend gedämpft wird und andererseits die ausgestrahlte Leistung im Nachbarkanal nur 80 bzw. 40 nW betragen darf, entsprechend drittem und viertem Nach- barkanal. Dies ist in der eingangs zitierten ETSI-Norm bezüglich der physikalischen Ebene im DECT-Standard festgelegt. Gemäß dem vorgeschlagenen Prinzip können Sendeanordnungen mit der Phasenregelschleife zur Erzeugung frequenz- bzw. phasenmodulierter Signale bereitgestellt werden. Die beschriebene Phasenregelschleife ist aber auch als Frequenz-Synthesizer zur Bereitstellung einer Trägerfrequenz verwendbar.
Mit dem beschriebenen Prinzip wird die volle Modulationsbandbreite über die Phasenregelschleife übertragen. Die Bandbreite der Phasenregelschleife ist hierbei mit Vorteil so groß wie die Modulationsbandbreite. Damit können die hohen Mat- ching-Anforderungen bekannter Sendekonzepte zwischen der analogen Phasenregelschleife und dem digitalen Signalverarbeitungsteil des ΣΔ-PLL umgangen werden.
Zur Ermδglichung der hohen Phasenregelkreisbandbreite wird, zusammengefasst formuliert, ein ΣΔ-Modulator unter Berücksichtigung der spektralen Sendemaske verwendet . Hierzu wird wie erläutert gemäß vorgeschlagenem Prinzip in der Rauschübertragungsfunktion im kritischen Nachbarkanal eine komplexe Nullstelle eingefügt, die dazu führt, dass die Sendemaske trotz der höheren Bandbreite eingehalten wird.
Gemäß einer bevorzugten Weiterbildung der Erfindung besitzt die in Abhängigkeit von der Laplace-Variablen s beschriebene, komplexe Übertragungsfunktion H(s) neben dem komplexen Polstellenpaar eine doppelte Polstelle bei dem Wert s = 0.
Beispielsweise genügt die komplexe Übertragungsfunktion des Rückführungszweiges bevorzugt der Gleichung
H(s) = s2 • (s + σl + jωϊ )- (s + σ2 - jω2)
oder allgemeiner:
Figure imgf000010_0001
wobei σj_ kleiner oder gleich Null ist und zumindest ein σj_ von Null verschieden ist.
Gemäß einer weiteren, bevorzugten Ausführungsform des vorliegenden Prinzips ist der Frequenzteiler als sogenannter Multi- Modulus-Teiler ausgeführt. Der Multi-Modulus-Teiler kann beispielsweise einen Bereich einstellbarer Teilerwerte von 32 bis 63 haben. Dadurch kann mit der Phasenregelschleife mit Modulator ein weiter Frequenzbereich abgedeckt werden.
Gemäß einer Weiterbildung' der vorliegenden Erfindung ist ein weiterer Frequenzteiler am Ausgang des gesteuerten Oszilla- tors vorgesehen. Der weitere Frequenzteiler hat dabei mehrere Ausgänge, an denen jeweils zueinander phasenverschobene Signale bereitgestellt werden.
Der Ausgang der Phasenregelschleife ist dabei am Ausgang des weiteren Frequenzteilers, nicht unmittelbar am Ausgang des gesteuerten Oszillators, gebildet. Der Oszillator schwingt auf einer dem Frequenzteilerverhältnis des weiteren Frequenzteilers entsprechenden, höheren Frequenz.
Weiterhin ist bevorzugt ein Multiplexer vorgesehen mit mehreren Eingängen. Dabei ist jedem Ausgang des weiteren Frequenzteilers ein Eingang am Multiplexer zugeordnet, und jeweils damit verbunden. Der Ausgang des Multiplexers ist an den Eingang des Multi-Modulus-Teilers angeschlossen.
Gemäß der vorgeschlagenen Weiterbildung wird dem Multi- Modulus-Teiler das Ausgangssignal der Phasenregelschleife mit einer wählbaren Phasenverschiebung zugeführt . Dies bewirkt eine Reduktion der Teilerschrittweite ΔN auf Werte kleiner 1 bezogen auf die Ausgangsfrequenz, so dass das Quantisierungs- rauschen über einen kleineren Frequenzbereich verteilt wird und somit zu einem reduzierten Störhub führt . Dies führt zu einer weiteren Verbesserung der Möglichkeiten zur Einhaltung der spektralen Sendemaske eines Mobilfunkstandards.
Der Steuereingang des Multiplexers ist bevorzugt mit dem ΣΔ- Modulator zur Vorwahl der Phasenverschiebung verbunden.
Der weitere Frequenzteiler ist bevorzugt als ^-Frequenzteiler ausgelegt. Dabei entspricht die Frequenz des vom gesteuerten Oszillator an dessen Ausgang bereitgestellten Signals der doppelte Ausgangsfrequenz der Phasenregelschleife.
Der weitere Frequenzteiler hat bevorzugt vier Ausgänge, an denen das Signal mit der Ausgangsfrequenz der Phasenregelschleife in Schritten von 90° zueinander phasenverschoben bereitsteht. Hierdurch wird die Teilerschrittweite ΔN reduziert von 1 auf 0,25 bezogen auf die Ausgangsfrequenz der PLL.
Gemäß einer weiteren, bevorzugten Weiterbildung der Erfindung umfaßt der Multi-Modulus-Teiler eine Serienschaltung mehrerer 2/3 -Frequenzteilerstufen, bei denen jeweils zwischen einem Frequenzteilerverhältnis von 2 und einem Frequenzteilerver- hältnis von 3 umgeschaltet werden kann. Das Frequenzteilerverhältnis von 2 entspricht dabei einer Frequenzhalbierung. Das Frequenzteilerverhältnis von 3 bedeutet eine Division der Eingangssignalfrequenz durch 3.
In der Phasenregelschleife ist bevorzugt zur Kopplung des Phasenvergleichers mit dem gesteuerten Oszillator eine Ladungspumpenschaltung mit nachgeschaltetem Schleifenfilter vorgesehen. Das Schleifenfilter ist dabei bevorzugt für eine Schleifenbandbreite ausgelegt, die gleich der Modulations- handbreite ist. Weitere Einzelheiten und vorteilhafte Ausgestaltungen des vorgeschlagenen Prinzips sind Gegenstand der Unteransprüche.
Die Erfindung wird nachfolgend an Ausführungsbeispielen an- hand der Zeichnungen näher erläutert .
Es zeigen:
Figur 1 ein Blockschaltbild einer Phasenregelschleife mit ΣΔ-Modulation eines Ausführungsbeispiels des erfindungsgemäßen Prinzips,
Figur 2 anhand eines Schaubildes die Sendemaske gemäß. DECT- Spezifikation sowie den Frequenzverlauf gemäß vor- geschlagenem Prinzip und Stand der Technik, wobei die spektralen Leistungsdichte aufgetragen ist über der Frequenz, und
Figur 3 ein Ausführungsbeispiel eines ΣΔ-Modulators 4. Ord- nung gemäß Figur 1 mit einer Rauschübertragungs- funktion gemäß Figur 2.
Figur 1 zeigt einen Phasenregelkreis mit einem Phasenvergleicher 1 mit zwei Eingängen und einem Ausgang. An einem der beiden Eingängen des Phasendetektors oder Phasenvergleichers 1 ist ein Referenzfrequenzgenerator anschließbar, hier nicht eingezeichnet, der eine Bezugsfrequenz Fref liefert. An den Ausgang des Phasendetektors 1 ist über eine Ladungspumpen- Schaltung 2 und ein der Ladungspumpenschaltung 2 nachgeschal- tetes Schleifenfilter 3, welches als Tiefpaß ausgelegt ist, ein spannungsgesteuerter Oszillator 4 angeschlossen. An den Ausgang des Oszillators 4 ist über einen : 2 -Frequenzteiler 5 ein 4 : 1 -Multiplexer 6 angeschlossen. Der : 2 -Frequenzteiler 5 hat vier Ausgänge, an denen das Signal mit der Ausgangsfre- quenz Fout des Phasenregelkreises in vier verschiedenen Phasenlagen abgreifbar ist. Einer der vier Ausgänge des Fre- quenzteilers 5 bildet über einen Verstärker 7 den Ausgang 8 des Phasenregelkreises.
Die vier Ausgänge des Frequenzteilers 5 sind mit je einem zu- geordneten Eingang des Multiplexers 6 verbunden, der in einem Rückkopplungspfad des Phasen-Regelkreises angeordnet ist. Der Ausgang des Multiplexers 6 ist über einen Multi-Modulus- Teiler 9 an einen weiteren Eingang des Phasen-Detektors 1 angeschlossen. Der Multi-Modulus-Teiler 9 umfaßt eine Serien- Schaltung aus insgesamt fünf Frequenzteilerstufen. Jede Frequenzteilerstufe ist als 2/3-Frequenzteiler aufgebaut, bei der der Frequenzteilerwert umschaltbar ist zwischen 2 und 3. Die Steuereingänge der Frequenzteilerstufen sind zu einem Programmiereingang 10 des Multi-Modulus-Teilers 9 zusammenge- faßt. An dem Programmiereingang 10 ist der gewünschte Frequenzteilerwert des Multi-Modulus-Teilers in einem Bereich N von 32 bis 63 einstellbar. Der Programmiereingang 10 ist mit dem Ausgang eines ΣΔ-Modulators 11 verbunden. An den Ausgang des ΣΔ-Modulators 11 ist auch, über eine Steuereinheit 12, der Steuereingang des Multiplexers 6 angeschlossen.
Der ΣΔ-Modulator 11 umfaßt einen ersten Eingang 13 zum Zuführen eines Kanalwortes, das heißt der Information über den einzustellenden Kanal des Phasenregelkreises. Ein weiterer Eingang 14 dient zum Zuführen der digitalen Modulationsdaten. Beide Eingänge 13, 14 werden in einem Summierglied 15 miteinander und mit einem Rückführungspfad verbunden. Der Rückführungspfad führt den Ausgang des Summiergliedes 15 über ein FIR-Filter 16 an einen Eingang des Summiergliedes zurück. Das FIR-Filter 16 weist eine Übertragungsfunktion H(z) auf, welche komplex ist. In der Laplace-Ebene läßt sich durch Transformation die Übertragungsfunktion H(s) beschreiben durch die Formel
Figure imgf000013_0001
Die Rauschübertragungsfunktion NTF des ΣΔ-Modulators 11 bestimmt sich dabei in der z-Ebene aus NTF(z) = 1 - H(z) .
Bei der vorgeschlagenen ΣΔ-fractional N-PLL schwingt der Oszillator 4 auf der doppelten Ausgangsfrequenz fout • Gesteuert wird der Oszillator 4 durch ein Vergleichsergebnis einer Bezugsfrequenz fref und der vom Multi-Modulus-Teiler 9 bereitgestellten, heruntergeteilten Frequenz fdiv Im Vorwärtspfad 1, 2, 3, 4, 5 des Phasenregelkreises ist ein zusätzlicher Frequenzteiler 5 vorgesehen. Dieser stellt die Ausgangsfrequenz in vier verschiedenen Phasenlagen bereit, zwischen denen mit Multiplexer 6 ausgewählt werden kann. Bezogen auf die Ausgangsfrequenz fout der PLL ergibt sich damit eine auf das Teilerverhältnis bezogene Schrittweite ΔN, die kleiner als 1 ist. Mit der vorgeschlagenen PLL ist es möglich, nicht nur in Frequenzschritten umzuschalten, die durch die Bezugsfrequenz fref vorgegegeben sind, im vorliegenden Fall 40 MHz, sondern in durch den Faktor 0,25 bedingten Schrittweiten von 10 MHz.
Mit der geringeren Schrittweite variiert die Momentanfrequenz über einen kleineren Frequenzbereich, so dass sich auch das Quantisierungsrauschen um den Faktor der Teilerschrittverkleinerung verringert. Bei Verwendung von vorliegend vier verschiedenen Phasenlagen wird eine Reduzierung des Störhubes um den Faktor 4 erzielt, was einer spektralen Absenkung des Phasenrauschens um 12 dB entspricht. Die zwei geringwertigsten Bits des ΣΔ-Modulators 11 werden zum Ansteuern des Multiplexers 6 über die Steuereinheit 12 eingesetzt. Fünf weite- re Steuerbits des ΣΔ-Modulators werden zum Programmieren des Teilerwertes des Multi-Modulus-Teilers 9 verwendet.
Im ΣΔ-Modulator ist gegenüber einer herkömmlichen MASH- Struktur, die als Übertragungsfunktion in der Laplace-Ebene eine dreifache Polstelle bei s = 0 besitzt, im vorgeschlagenen Fall ein konjugiert komplexes Polstellenpaar sl , 2 = ~σl ± J ωl
derart gewählt, dass die Polstelle bei derjenigen Frequenz oder bei demjenigen Frequenzbereich liegt, die beziehungswei- se der aufgrund der einzuhaltenden Frequenzmaske zu reduzieren ist.
Durch die neu eingefügte, komplexe Polstelle wird das Rauschen in dem kritischen Frequenzbereich signifikant abge- senkt. Dabei bestimmt der Imaginärteil ωl des konjugiert komplexen Polpaares S]_ 2 die zu reduzierende Frequenz, während der Realteil -σl das Maß der Unterdrückung bei dieser Frequenz festlegt .
Das vorgeschlagene Prinzip betrifft ein Senderkonzept mit hoher spektraler Reinheit, das entweder zur Erzeugung frequenz- und/oder phasenmodulierter Signale oder auch als Frequenz- Synthesizer verwendet werden kann. Da bei dem vorgeschlagenen Prinzip über die Phasenregelschleife die volle Modulations- handbreite übertragen werden kann, wird ein ΣΔ-Modulator 11 mit der Rauschübertragungsfunktion NTF (z) =1-H(z) unter Berücksichtigung der einzuhaltenden, spektralen Sendemaske laut Spezifikation verwendet. Hierzu wird wie vorgeschlagen in die Rauschübertragungsfunktion im kritischen Nachbarkanal eine komplexe Nullstelle eingefügt, die dazu führt, dass die Sendemaske trotz der höheren, zur Verfügung stehenden Bandbreite eingehalten wird.
Bei dem Ausführungsbeispiel gemäß Figur 1 ist die Phasenre- gelschleife mit ΣΔ-Modulator so ausgelegt, dass sie für das DECT-System in einem Frequenzband von 1880 MHz bis 1900 MHz und zugleich für WDCT im ISM-Band in einem Frequenzbereich von 2,40 bis 2,48 GHz verwendet werden kann. Hierzu lassen sich Teilerwerte von 32 bis 63,75 mit einer Schrittweite von 0,25 einstellen. Zur Abdeckung der beiden Frequenzbänder kann in einer Dual- band-Erweiterung der PLL entweder ein zweiter VCO vorgesehen sein oder der Oszillator 4 kann mit einem umschaltbaren Frequenzband ausgestattet sein.
Die Schleifenbandbreite ist mit Vorteil so groß, daß eine Modulation über den Dateneingang 14 möglich ist.
Figur 2 zeigt anhand eines Schaubildes in halblogarithmischer Darstellung die spektrale Leistungsdichte in dBc pro Hertz aufgetragen über der relativen Frequenzablage in Hertz. Die gemäß DECT-Spezifikation einzuhaltende Sendemaske ist anhand einer Kurve eingezeichnet und mit Bezugszeichen 20 versehen. Der mit einem herkömmlichen ΣΔ-MASH-Modulator dritter Ordnung wie eingangs beschrieben erzielbare Frequenzverlauf ist mit Bezugszeichen 30 versehen. Man erkennt, dass in einem Frequenzbereich zwischen 106 und 107 Hz die DECT-Maske nicht optimal eingehalten werden kann. Mit Bezugszeichen 40 ist der Verlauf der mit der vorliegenden Anordnung gemäß Figur 1 er- zielbaren Rauschübertragungsfunktion bezeichnet.
Man erkennt deutlich die vorteilhafte Wirkung der gemäß dem vorgeschlagenen Prinzip in den Rückführungszweig des Modulators eingefügten konjugiert komplexen Polstelle. Diese be- wirkt, dass gerade im kritischen Frequenzbereich eine deutliche Absenkung der ausgesendeten spektralen Rauschleistung erzielt wird. Somit kann die DECT-Maske problemlos eingehalten werde .
Figur 3 zeigt anhand eines Blockschaltbildes ein Ausfuhrungs- beispiel des ΣΔ-Modulators 11 von Figur 1, der gemäß der in der Laplace-Ebene gültigen Gleichung
H(s) = 1 s2 • (s + σ + jωx ) ■ (s + σ2 - jω2 ) implementiert ist.
Der ΣΔ-Modulator vierter Ordnung gemäß Figur 3 hat einen Signaleingang 41, einen Signalausgang 42 und einen Fehlerrück- kopplungseingang 43, der mit dem Ausgang 42 verbunden ist.
An den Eingang 41 ist ein erstes Summierglied 44 angeschlossen, mit drei Eingängen und einem Ausgang. Der Ausgang des Summierglieds 44 ist über ein 1/z-Glied 45 und ein zweites Summierglied 46 an einen Signalblock 47 angeschlossen, der eine Verschiebung des Digitalsignals um zwei Bit nach rechts bewirkt. Der Ausgang des Blocks 47 bildet den Ausgang 42 des Modulators. Der Fehlersignal-Rückführungseingang 43 ist über ein l:z-Glied 48 an einen Knoten K angeschlossen. Ein Signal- pfad führt vom Knoten K über einen Multiplizierer mit dem Faktor K0, der mit Bezugszeichen 49 versehen ist, an einen weiteren Eingang des zweiten Summiergliedes 46. Weiterhin ist der Knoten K über ein Multiplizierglied 50, welches mit dem Faktor Kl multipliziert, an einen Eingang des ersten Summier- gliedes 44 angeschlossen. Der Knoten K ist weiterhin über ein 1/z-Glied 51 und über einen Multiplizierer 52, der mit dem Faktor K2 multipliziert, an einen Eingang des Summierers 44 angeschlossen. Schließlich ist der Ausgang des 1/z-Gliedes 51 über ein weiteres 1/z-Glied 53 und über einen Multiplizierer, der mit dem Faktor K3 arbeitet und Bezugszeichen 54 hat, an das erste Summierglied 44 angeschlossen. Der beschriebene Signalplan gemäß Figur 3 beschreibt einen ΣΔ-Modulator 11, dessen erzielte Rauschübertragungsfunktion aufgrund der eingefügten konjugiert komplexen Polstelle dem Verlauf 40 von Fi- gur 2 entspricht. Bezugszeichenliste
I Phasenvergleicher 2 Ladungspumpenschaltung
3 Schleifenfilter
4 VCO
5 : 2-Frequenzteiler
6 Multiplexer 7 Verstärker
8 Ausgang
9 Multi-Modulus-Teiler
10 Programmiereingang
II ΣΔ-Modulator 12 Steuereinheit
13 Trägerfrequenzeingang
14 Modulationsdateneingang
15 Verknüpfungsglied
16 FIR mit H(z) 0 DECT-Maske 0 ΣΔ-MASH dritter Ordnung 0 ΣΔ gemäß Figuren 1, 3 1 Eingang 2 Ausgang 3 Fehlersignaleingang 4 erstes Summierglied 5 l:z-Glied 6 zweites Summierglied 7 Verschiebung um zwei Bit nach rechts 8 l:z-Glied 9 Multiplizierer 0 Multiplizierer 1 l:z-Glied 2 Multiplizierer 3 l:z-Glied 4 Multiplizierer

Claims

Patentansprüche
1. Phasenregelschleife mit Sigma-Delta Modulator, aufweisend
- einen Phasenvergleicher (1) mit zwei Eingängen und einem Ausgang,
- einen gesteuerten Oszillator (4) mit einem Steuereingang, der an den Ausgang des Phasenvergleichers (1) angekoppelt ist,
- einen Frequenzteiler (9) mit einem Signaleingang, der an einen Ausgang des gesteuerten Oszillators (4) angekoppelt ist, mit einem Ausgang und mit einem Steuereingang (10) zur Vorwahl des Teilerverhältnisses des Frequenzteilers (9) und
- den Sigma-Delta-Modulator (11) , der mit dem Steuereingang des Frequenzteilers (9) verbunden ist, d a d u r c h g e k e n n z e i c h n e t, dass der Sigma-Delta-Modulator (11) einen Rückführungszweig (16) umfasst, der den Ausgang eines Summiergliedes (15) mit einem Eingang desselben koppelt, und der so ausgelegt ist, dass die den Rückführungszweig repräsentierende, komplexe Übertra- gungsfunktion zumindest ein komplexes, von Null verschiedenes
Polstellenpaar in der Laplace-Ebene aufweist.
2. Phasenregelschleife nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die in Abhängigkeit von der Laplace-Variablen s beschriebene, komplexe Übertragungsfunktion H(s) neben dem komplexen Polstellenpaar zumindest eine Polstelle bei dem Wert s=0 besitzt.
3. Phasenregelschleife nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass die komplexe Übertragungsfunktion des Rückführungszweiges
(16) der Gleichung
Figure imgf000020_0001
genügt, wobei σj_ kleiner oder gleich Null ist und zumindest ein σj_ von Null verschieden ist.
4. Phasenregelschleife nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass der Frequenzteiler (9) als Multi-Modulus-Teiler ausgeführt ist.
5. Phasenregelschleife nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, dass
- am Ausgang des gesteuerten Oszillators (4) ein weiterer Frequenzteiler (5) vorgesehen ist, mit mehreren Ausgängen, an denen jeweils zueinander phasenverschobene Signale bereitgestellt werden, und dass
- ein Multiplexer (6) vorgesehen ist mit mehreren, jeweils den Ausgängen des Frequenzteilers (5) zugeordneten und damit verbundenen Eingängen, mit einem Ausgang, der an den Eingang des Multi-Modulus-Teilers (9) angeschlossen ist, sowie mit einem Steuereingang.
6. Phasenregelschleife nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, dass der weitere Frequenzteiler (5) als Durch-Zwei-Frequenzteiler ausgelegt ist, derart, dass die Frequenz des vom gesteuerten Oszillator an dessen Ausgang bereitgestellten Signals (fVco) der doppelten Ausgangsfrequenz (fDut) entspricht.
7. Phasenregelschleife nach Anspruch 5 oder 6, d a d u r c h g e k e n n z e i c h n e t, dass der weitere Frequenzteiler (5) vier Ausgänge hat, ausgebildet zur Bereitstellung von vier zueinander in Schritten von 90 Grad phasenverschobenen Signalen mit der Ausgangsfrequenz der Phasenregelschleife .
8. Phasenregelschleife nach einem der Ansprüche 4 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass der Multi-Modulus-Teiler (9) eine Serienschaltung mehrerer 2/3-Frequenzteilerstufen und/oder 1/2/3 -Frequenzteilerstufen umfaßt, bei denen jeweils zwischen einem Frequenzteilerverhältnis von zwei und einem Frequenzteilerverhältnis von drei bzw. zwischen einem Frequenzteilerverhältnis von eins, einem Frequenzteilerverhältnis von zwei und einem Frequenzteilerverhältnis von drei umgeschaltet werden kann.
9. Phasenregelschleife nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass zur Kopplung des Phasenvergleichers (1) mit dem Steuereingang des gesteuerten Oszillators (4) eine Serienschaltung umfassend eine Ladungspumpenschaltung (2) und ein Schleifenfilter (3) vorgesehen ist.
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