WO2004082144A1 - Phasen-/frequenzregelkreis und phasen-/frequenz-komparator hierfür - Google Patents

Phasen-/frequenzregelkreis und phasen-/frequenz-komparator hierfür Download PDF

Info

Publication number
WO2004082144A1
WO2004082144A1 PCT/EP2004/001154 EP2004001154W WO2004082144A1 WO 2004082144 A1 WO2004082144 A1 WO 2004082144A1 EP 2004001154 W EP2004001154 W EP 2004001154W WO 2004082144 A1 WO2004082144 A1 WO 2004082144A1
Authority
WO
WIPO (PCT)
Prior art keywords
frequency
phase
output
triggered
reset
Prior art date
Application number
PCT/EP2004/001154
Other languages
English (en)
French (fr)
Inventor
Jürgen Schmidt
Original Assignee
Rohde & Schwarz Gmbh & Co. Kg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohde & Schwarz Gmbh & Co. Kg filed Critical Rohde & Schwarz Gmbh & Co. Kg
Priority to US10/549,332 priority Critical patent/US7456661B2/en
Priority to EP04709233A priority patent/EP1602174A1/de
Publication of WO2004082144A1 publication Critical patent/WO2004082144A1/de

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Definitions

  • the invention relates to a stable digital phase / frequency comparator for a phase / frequency control loop with a novel reset logic, which is optimized for implementation in programmable logic modules (e.g. FPGAs).
  • programmable logic modules e.g. FPGAs
  • PLL circuits phase locked loops
  • the frequency of a frequency oscillator is set so that it coincides with a predetermined reference frequency in such a way that the phase shift between the output frequency of the frequency oscillator and the reference requirement remains stable or constant.
  • analog and digital PLL circuits In the case of the digital PLL circuits, which are considered further below, the digital implementation is usually limited to the phase / frequency comparator or the optionally implemented frequency divider.
  • the phase / frequency comparator has the task of comparing the frequency of an output frequency signal of a frequency oscillator in the PLL circuits with the frequency of a predetermined reference frequency signal and, in the event of a frequency deviation, of generating one or more control signals which represent the frequency of the output frequency signal readjust the frequency oscillator in the PLL circuit accordingly.
  • the digital implementation of a phase / frequency comparator is usually carried out either by an EXOR gate, an edge-triggered JK flip-flop or a phase-frequency detector using edge-triggered D flip-flops with reset logic.
  • phase-frequency detector using edge-triggered D flip-flops with reset logic is a widely used digital implementation variant for phase / frequency comparators, since it places the lowest demands on the input signals (the EXOR gate requires symmetrical input signals, the edge-triggered JK - flip-flop input signals without fading.
  • the control signal for adjusting the frequency of the frequency oscillator from two signals, a first Signal for regulating the frequency of the frequency oscillator in the event of a positive frequency deviation between the reference frequency and the output frequency and a second signal for regulating the frequency of the frequency oscillator in the event of a negative frequency deviation between the reference frequency and the output frequency.
  • These two control signals are each generated by an edge-triggered D flip-flop, which are set in each case by the reference frequency signal or by the output frequency signal.
  • the phase / frequency comparator thus has an asynchronous, feedback structure, the operating behavior is characterized as follows: In the phase-frequency detector with edge-triggered D-flip-flops and the above reset logic, in the event of a positive frequency deviation (reference frequency fsoll > output frequency fi s ), the output of the one set with the reference frequency signal is used on a statistical average Flip-Flops (Signal Stell oke n) set longer than the flip-flop set with the output frequency signal (Signal: Stell un t er ⁇ ) • In the event of a negative frequency deviation (reference frequency f should ⁇ output requenz fist), the output of the with the output frequency signal set flip-flops set longer than the flip-flop set with the reference frequency signal.
  • the two edge-triggered D flip-flops may not be deleted exactly at the same time. This can be caused by different runtimes of the reset signals due to different line lengths from the reset logic to the reset inputs of the edge-triggered D-flip-flops and different deletion times of the two edge-triggered D-flip-flops.
  • an edge-triggered D-flip-flop is not reset at all, because due to clear differences in runtime and deletion time, the reset signal of the not yet deleted edge-triggered D-flip-flop due to the resetting of the other edge-triggered D-flip-flop before the end of the Reset process is withdrawn again.
  • Such operations especially the The extreme case mentioned occurs in general comparatively unlikely, but cannot be ruled out in programmable logic modules if the individual logic units are placed in an unfavorable manner.
  • the user When programming the logic modules, the user generally has only limited influence on the transit times of the individual signals or on the deletion times of the flip-flops, so that the control behavior of the PLL control loop can no longer be exactly controlled if such irregularities occur. There is therefore no longer an exact deterministic relationship between the two control signals of the digital phase / frequency comparator and the frequency deviation between the reference frequency and the output frequency. This leads to undesirable jumps in the frequency at the output of the frequency oscillator of the PLL circuit and to phase drifts between the reference frequency and the output frequency. These control deviations of the phase / frequency control loop, which significantly reduce the control quality of the PLL circuit, generally cannot be corrected and, in extreme cases, can lead to instability of the control loop.
  • the invention is therefore based on the object of creating a suitable reset logic for the phase / frequency comparator, which is constructed with edge-triggered memory elements (D-flip-flops), for a digital phase / frequency control loop, in order to achieve despite runtime effects to achieve deterministic and stable phase / frequency control in a digital implementation using, for example, programmable logic modules.
  • edge-triggered memory elements D-flip-flops
  • a phase / frequency control loop according to claim 1 and by the features of a phase / frequency comparator according to claim 9.
  • Advantageous embodiments of the invention are specified in the dependent claims.
  • a digital memory element is used instead of a static gate module to obtain the reset signal from the output signals of the edge-triggered memory elements (D-flip-flops).
  • D-flip-flops For this purpose, for example, and preferably an asynchronous level-triggered RS flip-flop is used, which is only set when both outputs of the first two edge-triggered memory elements (D flip-flops) are set.
  • the reset signal of the two edge-triggered memory elements is only reset when both edge-triggered memory elements (D flip-flops) are reset. This ensures that the reset process of both edge-triggered memory elements (D flip-flops) comes to a definite conclusion.
  • Embodiments of the reset logic for inverted as well as non-inverted logic are specified in the dependent claims.
  • Fig. 3 is a block diagram of a digital signal
  • Phase / frequency comparators 4 is a block diagram of a first embodiment of a reset logic
  • FIG. 5 is a block diagram of a second embodiment of a reset logic.
  • phase / frequency control loop PLL control loop
  • PLL control loop a phase / frequency control loop
  • the phase / frequency control circuit 1 has a second frequency divider 5 which divides the frequency of the output frequency signal 6 present at its input by a factor of N.
  • the output frequency signal 7 with the frequency divided by the factor N is output at the output of the frequency divider 5.
  • a suitable choice of M and N ensures that the reference frequency signal 3 frequency-divided by the factor M and the output frequency signal 6 frequency-divided by the factor N in the steady state (steady state) of the phase / frequency control loop 1 have the same frequency to have.
  • Both frequency divider 2 and frequency divider 5 are optional function blocks within the phase / frequency control loop.
  • phase / Frequency comparator 8 the two frequencies or phases of the reference frequency signal 4 and the output frequency signal 7 are compared.
  • the comparison leads to a manipulated variable 9 for readjustment of a frequency or voltage-controlled frequency oscillator 10.
  • the manipulated variable 9 exists from the two control signals Stell ⁇ t, e r ⁇ 9 for ramping up the frequency of the frequency oscillator 10 and Stell un t e n 9B for ramping down the frequency of the frequency oscillator 10.
  • the manipulated variable 9 with its two actuating signals Stell 0 t, en 9A and Stellunt e n 9B are fed to the input of a loop filter 11.
  • the loop filter 11 has a certain characteristic dynamic behavior with which it specifically influences the dynamics of the phase / frequency control loop with regard to stability.
  • the output signal 12 of the loop filter 11 is fed to the input of the frequency oscillator 10 for regulating the frequency of the output frequency signal 6.
  • the frequency of the output frequency signal 6 is thus dependent on the control loop gain of the phase / frequency control circuit 1, which is determined, inter alia, by the division factors N and M of the frequency dividers 2 and 5, in accordance with the time profile of the frequency of the reference frequency signal 3 regulated.
  • the dynamic behavior of the phase / frequency control loop 1 when the frequency of the reference frequency signal 3 changes over time or when a disturbance affecting the phase / frequency control loop 1 occurs is determined by the dynamics of the individual function blocks in the phase / frequency control loop 1 , in particular the loop filter 11 and the frequency oscillator 10.
  • phase frequency detector used in the vast majority of applications with edge-triggered D-flip-flops and reset logic is further described below.
  • the block diagram of the phase-frequency detector (PFD) is shown in FIG. 3.
  • the PFD consists of the two edge-triggered memory elements 13 and 14, preferably edge-triggered D flip-flops.
  • edge-triggered D flip-flop 13 the level present at input D, which is constantly set to logic "1", is switched to output Q on a positive edge of reference frequency signal 4, which is optionally frequency-divided in frequency divider 2 at clock input Clk .
  • the control signal SteH o ⁇ n 9a present at the output Q of the D-flip-flop 13 is used to regulate the frequency of the frequency oscillator 10 7 at the clock input Clk, the level at input D, which is constantly set to logic "1", is switched to output Q.
  • the control signal Stell U n te n 9 ß present at the output Q of the D flip-flop 14 serves to down-regulate the frequency of the frequency oscillator 10.
  • the two control signals Stell 0 t, en 9A and Stell un t en 9B are applied to the inputs of the reset logic 15 led.
  • the reset logic 15 consists of an AND gate.
  • the reset logic 15 generates a reset signal 16 which is fed as a reset signal 16A to the reset input R of the D flip-flop 13 and as a reset signal 16B to the reset input R of the D flip-flop 14.
  • the output of the reset logic 15 is also activated, with the result that the two D flip-flops 13 and 14 each have the reset signals 16A and 16B at the reset inputs R can be reset.
  • the set input S of the asynchronous level-triggered RS flip-flop 17 is fed by the output signal 18 of an inverted AND gate 19.
  • the two control signals Stell 0 j-, en 9A and Stell un t en 9B are fed to the inputs of the inverted AND gate 19.
  • the output signal 20 of the OR gate 21 is fed to the reset input R of the asynchronous level-triggered RS flip-flop 17.
  • the two inputs of the OR gate 21 are fed by the two control signals Stell 0 j-, en 9A and Stell und t e n 9B .
  • the reset signal 16 is generated at the output Q of the asynchronous level-triggered RS flip-flop 17.
  • the asynchronous level-triggered RS flip-flop 17 has an inverted AND gate 22, the output of which is connected to the output Q and the inputs of which are fed by the input S and by the output of a further inverted AND gate 23.
  • the inputs of the further inverted AND gate 23 are fed from the reset input R and from the output of the first inverted AND gate 22.
  • an asynchronous level-triggered RS flip-flop 24 which has a non-inverse logic.
  • the set input S of the asynchronous level-triggered RS flip-flop 24 is fed by the output signal 25 of an AND gate 26.
  • the two control signals Stell 0 b e n 9A unc ⁇ Stellun te n ⁇ are fed to the inputs of the AND gate 26.
  • the output signal 27 of the inverted OR gate 28 is fed to the reset input R of the asynchronous level-triggered RS flip-flop 24.
  • the reset signal 16 is generated at the output Q of the asynchronous level-triggered RS flip-flop 24.
  • the asynchronous level-triggered RS flip-flop 24 has an inverted OR gate 29, the output of which is connected to the Q output and the inputs of the S input and of the output of a further inverted OR gate
  • the inputs of the further inverted OR gate 30 are fed by the reset input R and by the output of the first inverted OR gate 29. If the two control signals 9A un ( ⁇ Set below 9B activated simultaneously (state "1"), the output signal 25 of the AND gate 26 and thus the set input S of the asynchronous level-triggered RS flip-flop 24 are activated (state "1 "). At the same time, the output signal 27 of the inverted OR gate 28 and thus the reset input R of the asynchronous level-triggered RS flip-flop 24 is not set (state” 0 "). Due to the non-inverted logic of the RS flip-flop 24 the output Q and thus the reset signal 16 is set.
  • the reset signal 16 is only set when the two control signals, E n 9A and Stellu t en 9B are set simultaneously.
  • a reset of the reset signal 16 also occurs only when both control signals, E n 9A and adjusting un t e n 9B are reset.
  • the PLL control loop also has controllable behavior in this exemplary embodiment, since there are no undesired frequency jumps and thus instabilities in the phase / frequency control loop.

Abstract

Der Phasen-/Frequenzkomparator (8) besteht aus zwei flankengetriggerten Speichergliedern (13, 14), die jeweils mit einer Flanke eines Referenzfrequenz-Signals (3) eines Phasen-/Frequenzregelkreises (1) und einer Flanke eines Ausgangsfrequenz-Signals (6) des Phasen-/Frequenzregel kreises (1) gesetzt werden und jeweils mit einem Ausgangssignal (16) einer Rücksetzlogik-Einheit (15) zurückgesetzt werden. Das Ausgangssignal (16) der Rücksetzlogik-Einheit (15) ist erst dann aktiviert, wenn die beiden Ausgangssignale (9A, 9B) der beiden flankengetriggerten Speicherglieder (13, 14) aktiviert sind, und ist erst dann deaktiviert, wenn die beiden Ausgangssignale (9A, 9B) der beiden flankengetriggerten Speicherglieder (13, 14) deaktiviert sind.

Description

Phasen-/Frequenzregelkreis und Phasen-/Frequenz-Komparator hierfür
Die Erfindung betrifft einen stabilen digitalen Phasen- /Frequenz-Komparator für einen Phasen-/Frequenzregelkreis mit neuartiger Reset-Logik, welcher für eine Implementierung in programmierbaren Logikbausteinen (z.B. FPGAs) optimiert ist.
Zur Erzeugung von exakten Frequenzsignalen werden im allgemeinen sogenannte PLL-Schaltungen (PLL: phase locked loops) verwendet. In einer PLL-Schaltung wird die Frequenz eines Frequenzoszillators so eingestellt, dass sie mit einer vorgegebenen Referenzfrequenz derart übereinstimmt, dass die Phasenverschiebung zwischen der Ausgangsfrequenz des Frequenzoszillators und der Referenz requenz stabil bzw. konstant bleibt. Prinzipiell kann zwischen analogen und digitalen PLL-Schaltungen unterschieden werden. Bei den digitalen PLL-Schaltungen, die im folgenden weiterbetrachtet werden, beschränkt sich die digitale Realisierung meist auf den Phasen- /Frequenzkomparator bzw. den optional realisierten Frequenzteiler.
Der Phasen-/Frequenz-Komparator hat die Aufgabe, die Frequenz eines Ausgangsfrequenzsignals eines Frequenzoszillators in der PLL-Schaltungen mit der Frequenz eines vorgegebenen Referenzfrequenz-Signals zu vergleichen und bei einer Frequenzabweichung ein oder mehrere Stellsignale zu generieren, die die Frequenz des Ausgangsfrequenz- Signals des Frequenzoszillators in der PLL-Schaltung entsprechend nachregeln. Die digitale Realisierung eines Phasen- /Frequenz-Komparators erfolgt meist entweder durch ein EXOR-Gatter, ein flankengetriggertes JK-Flipflop oder einen Phasen-Frequenz-Detektor mittels lankengetriggerter D-Flip-Flop mit Rücksetzlogik. Der Phasen-Frequenz-Detektor mittels flankengetriggerten D-Flip-Flops mit Rücksetzlogik ist eine weit verbreitete digitale Realisierungsvariante für Phasen-/Frequenz- Komparatoren, da sie die geringsten Anforderungen an die Eingangssignale stellt (das EXOR-Gatter erfordert symmetrische Eingangssignale, das flankengetriggerte JK- Flipflop Eingangssignale ohne Schwund (Fading) ) .
Beim Phasen-Frequenz-Detektor mittels lankengetriggerten Flip-Flops mit Rücksetzlogik besteht, wie z.B. aus Roland E. Best, "Phase Locked Loops", 3rd Edition, cGraw Hill, 1997, ISBN 0-07-006051-7, Seiten 91-101, bekannt, das Stellsignal zum Nachregeln der Frequenz des Frequenzoszillators aus zwei Signalen, einem ersten Signal zum Hochregeln der Frequenz des Frequenzoszillators im Falle einer positiven Frequenzabweichung zwischen Referenzfrequenz und Ausgangsfrequenz und einem zweiten Signal zum Herunterregeln der Frequenz des Frequenzoszillators im Falle einer negativen Frequenzabweichung zwischen Referenzfrequenz und Ausgangs- frequenz . Diese beiden Stellsignale werden jeweils von einem flankengetriggerten D-Flip-Flop erzeugt, die jeweils vom Referenzfrequenzsignal bzw. vom Ausgangsfrequenzsignal gesetzt werden. Aufgrund der möglichen Phasen- und Frequenzbeziehungen des Referenzfrequenzsignals zum Ausgangsfrequenzsignal existieren insgesamt vier mögliche Zustände der beiden D-Flipflop-Ausgänge (00, 01, 10, 11) . Da der letzte Zustand der beiden Flip-Flop-Ausgänge (11) nicht sinnvoll ist (gleichzeitiges Hoch- und Herunterregeln der Frequenz des Frequenzoszillators) , werden bei Auftreten dieses Zustandes über eine Rücksetzlogik die beiden Flip-Flops zurückgesetzt. Hierzu wird im allgemeinen ein UND-Gatter verwendet, dessen Eingänge mit den Ausgängen der beiden Flip-Flops und dessen Ausgang mit den Rücksetz-Eingängen der beiden Flip- Flops verbunden sind.
Damit weist der Phasen-/Frequenz-Komparator eine asynchrone, rückgekoppelte Struktur auf, deren Betriebs- verhalten folgendermaßen charakterisiert ist : Im Phasen- Frequenz-Detektor mit flankengetriggerten D-Flip-Flops und obiger Rücksetzlogik wird im Falle einer positiven Frequenzabweichung (Referenzfrequenz fsoll > Ausgangs- frequenz fis ) im statistischen Mittel der Ausgang des mit dem Referenzfrequenz-Signal gesetzten Flip-Flops (Signal Stelloken) länger gesetzt als das mit dem Ausgangsfrequenzsignal gesetzte Flip-Flop (Signal: Stellunterι) • Im Falle einer negativen Frequenzabweichung (Referenzfrequenz fsoll < Ausgangs requenz fist) wird im statistischen Mittel der Ausgang des mit dem Ausgangsfrequenzsignal gesetzten Flip-Flops länger gesetzt als das mit dem Referenzfrequenzsignal gesetzte Flip-Flop. Diese Zusammenhänge sind für positive und negative Frequenz- abweichungen fsoll~fis sowie für positive und negative Phasenabweichungen Φsoll~Φist zwischen Referenzfrequenz- Signal und Ausgangsfrequenz-Signal in den Figuren 1A bis 1D dargestellt (zur Verdeutlichung werden in den Diagrammen extreme Frequenz- und Phasenabweichungen vorausgesetzt) .
Wird ein derartiger digitaler Phasen-/Frequenz-Komparator mit programmierbaren Logikbausteinen (z.B. FPGAs, PALs, LCAs) realisiert, kann es zu folgenden Problemen kommen:
Die beiden flankengetriggerten D-Flip-Flops werden unter Umständen nicht exakt gleichzeitig gelöscht. Unterschiedliche Laufzeiten der Rücksetzsignale aufgrund unterschiedlicher Leitungslängen von der Rücksetzlogik zu den Rücksetz-Eingängen der flankengetriggerten D-Flip-Flops sowie unterschiedliche Löschzeiten der beiden flankengetriggerten D-Flip-Flops können die Ursache dafür sein. Im Extremfall wird ein flankengetriggertes D-Flip-Flop gar nicht zurückgesetzt, da aufgrund deutlicher Laufzeit- und Löschzeitunterschiede das Rücksetz-Signal des noch nicht gelöschten flankengetriggerten D-Flip-Flops aufgrund des Rücksetzens des anderen flankengetriggerten D-Flip-Flops bereits vor Beendigung des Rücksetzvorgangs wieder zurückgenommen wird. Derartige Vorgänge, insbesondere der genannte Extremfall, treten im allgemeinen vergleichsweise unwahrscheinlich auf, sind jedoch in programmierbaren Logik-Bausteinen bei einer ungünstigen Platzierung der einzelnen Logikeinheiten nicht auszuschließen.
Der Anwender besitzt bei der Programmierung der Logikbausteine im allgemeinen nur beschränkten Einfluss auf die Laufzeiten der einzelnen Signale bzw. auf die Löschzeiten der Flip-Flops, so dass bei Auftreten derartiger Unregelmäßigkeiten das Regelverhalten des PLL- Regelkreises nicht mehr exakt kontrollierbar ist. Zwischen den beiden Stellsignalen des digitalen Phasen-/Frequenz- Komparators und der Frequenzabweichung zwischen Referenzfrequenz und Ausgangsfrequenz besteht also kein exakter deterministischer Zusammenhang mehr. Dies führt zu unerwünschten Sprüngen in der Frequenz am Ausgang des Frequenzoszillators der PLL-Schaltung sowie zu Phasendriften zwischen Referenzfrequenz und Ausgangs- frequenz . Diese Regelabweichungen des Phasen-/Frequenz- regelkreises, die die Regelgüte der PLL-Schaltung 'deutlich reduzieren, können im allgemeinen nicht ausgeregelt werden und können in Extremfall zur Instabilität des Regelkreises führen.
Der Erfindung liegt daher die Aufgabe zugrunde, für einen digitalen Phasen-/Frequenzregelkreis eine geeignete Rücksetzlogik für den Phasen-/Frequenz-Komparator, der mit flankengetriggerten Speichergliedern (D-Flip-Flops) aufgebaut ist, zu schaffen, um trotz auftretender Laufzeit-Effekte bei einer digitalen Realisierung mittels beispielsweise programmierbarer Logikbausteine eine deterministische und stabile Phasen-/Frequenzregelung zu erzielen.
Die Aufgabe der Erfindung wird durch die Merkmale eines Phasen- /Frequenzregelkreis nach Anspruch 1 und durch die Merkmale eines Phasen-/Frequenzkomparators nach Anspruch 9 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben. Zur Erzielung definiert zuverlässiger Löschvorgänge der beiden flankengetriggerten Speicherglieder, z.B. D-Flip- Flops, wird anstelle eines statischen Gatterbausteins zur Gewinnung des Rücksetzsignals aus den Ausgangssignalen der flankengetriggerten Speicherglieder (D-Flip-Flops) ein digitales Speicherglied verwendet. Hierzu kommt beispielsweise und vorzugsweise ein asynchrones pegelgetriggertes RS-Flip-Flop zum Einsatz, das erst gesetzt wird, wenn beide Ausgänge der beiden erst genannten flankengetriggerten Speicherglieder (D-Flip-Flops) gesetzt sind. Das Rücksetzsignal der beiden flankengetriggerten Speicherglieder (D-Flip-Flops) wird erst dann zurückgesetzt, wenn beide flankengetriggerten Speicherglieder (D-Flip-Flops) zurückgesetzt sind. Somit wird gewährleistet, dass der Rücksetzvorgang beider flankengetriggerten Speicherglieder (D-Flip-Flops) definiert zum Abschluss kommt.
In den abhängigen Ansprüchen werden Ausführungsformen der Rücksetzlogik für invertierte wie auch nicht-invertierte Logik aufgeführt .
Zwei Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
Fig. 1A, 1B, IC, 1D eine Darstellung der Signale beim
Phasen-/Frequenz-Detektor für unterschiedliche Frequenz- und Phasen- Abweichungen;
Fig. 2 ein Blockdiagramm eines Phasen-
/Frequenz-Regelkreises ;
Fig. 3 ein Blockdiagramm eines digitalen
Phasen-/Frequenz-Komparators ; Fig. 4 ein Blockdiagramm eines ersten Ausführungsbeispiels einer Rücksetzlogik und
Fig. 5 ein Blockdiagramm eines zweiten Ausführungsbeispiels einer Rücksetzlogik.
Die erfindungsgemäße Rücksetzlogik für einen digitalen Phasen-/Frequenz-Komparator wird nachfolgend unter Bezugnahme auf Fig. 2 bis Fig. 5 beschrieben.'
In Fig. 2 ist schematisch das Blockdiagramm eines Phasen- /Frequenz-Regelkreises (PLL-Regelkreis) 1 dargestellt. Er besteht aus einem Frequenzteiler 2, an dessen Eingang ein Referenzfrequenz-Signal 3 anliegt. Die Frequenz des Referenzfrequenz-Signals 3 wird im Frequenzteiler 2 um den Faktor M geteilt. Das Referenzfrequenz-Signal 4 mit der um den Faktor M geteilten Frequenz wird am Ausgang des Frequenzteilers 2 ausgegeben. Der Phasen-/Frequenz- Regelkreis 1 besitzt einen zweiten Frequenzteiler 5, der die Frequenz des an seinem Eingang anliegenden Ausgangsfrequenz-Signals 6 um den Faktor N teilt. Das Ausgangsfrequenz-Signal 7 mit der um den Faktor N geteilten Frequenz wird am Ausgang des Frequenzteilers 5 ausgegeben. Durch geeignete Wahl von M und N ist dafür zu sorgen, dass das um den Faktor M frequenzgeteilte Referenzfrequenz-Signal 3 und das um den Faktor N frequenzgeteilte Ausgangsfrequenz-Signal 6 im stationären (eingeschwungenen) Zustand des Phasen-/Frequenz- Regelkreises 1 dieselbe Frequenz haben. Sowohl Frequenzteiler 2 wie auch Frequenzteiler 5 sind optionale Funktionsblöcke innerhalb des Phasen-/Frequenz-Regelkreises .
Das optional in den Frequenzteilern 2 bzw. 3 in seiner Frequenz geteilte Referenzfrequenzsignal 4 und Ausgangsfrequenz-Signal 7 wird an die jeweiligen Eingänge eines Phasen-/Frequenz-Komparators 8 geführt. Im Phasen- /Frequenz-Komparator 8 erfolgt ein Vergleich der beiden Frequenzen bzw. Phasen des Referenzfrequenz-Signals 4 und des Ausgangsfrequenz-Signals 7. Der Vergleich führt zu einer Stellgröße 9 zur Nachregelung eines in der Regel ström- oder spannungsgesteuerten Frequenzoszillators 10. Die Stellgröße 9 besteht aus den beiden Stellsignalen Stellσt,erι 9 zum Hochregeln der Frequenz des Frequenzoszillators 10 und Stellunten 9B zum Herunterregeln der Frequenz des Frequenzoszillators 10.
Die Stellgröße 9 mit ihren beiden Stellsignalen Stell0t,en 9A und Stellunten 9B werden an den Eingang eines Schleifenfilters 11 geführt. Das Schleifenfilter 11 weist ein bestimmtes charakteristisches dynamisches Verhalten auf, mit dem es die Dynamik des Phasen-/Frequenz- Regelkreises im Hinblick auf die Stabilität gezielt beeinflußt. Das Ausgangssignal 12 des Schleifenfilters 11 wird an den Eingang des Frequenzoszillators 10 zur Regelung der Frequenz des Ausgangsfrequenz-Signals 6 geführt .
Somit wird die Frequenz des Ausgangsfrequenz-Signals 6 in Abhängigkeit der Regelkreisverstärkung des Phasen- /Frequenz-Regelkreises 1, die unter anderem von den Teilungsfaktoren N und M der Frequenzteiler 2 und 5 bestimmt ist, entsprechend dem zeitlichen Verlauf der Frequenz des Referenzfrequenz-Signals 3 geregelt. Das dynamische Verhalten des Phasen-/Frequenz-Regelkreises 1 bei zeitlicher Änderung der Frequenz des Referenzfrequenz- Signals 3 oder bei Auftreten einer den Phasen- /Frequenz- Regelkreises 1 beeinflussenden Störung wird durch die Dynamik der einzelnen Funktionsblöcke im Phasen- /Frequenz- Regelkreis 1, insbesondere des Schleifenfilters 11 und des Frequenzoszillators 10, bestimmt.
Während das Schleifenfilter 11 und der Frequenzoszillator 10 oft analog realisierte Funktionseinheiten darstellen, werden die Frequenzteiler 2 und 5 und der Phasen- /Frequenz-Komparator 8 analog oder digital realisiert. Bei der digitalen Realisierung wird im Folgenden der in der überwiegenden Mehrzahl der Anwendungen eingesetzte Phasen- Frequenz-Detektor (PFD) mit flankengetriggerten D-Flip- Flops und Rücksetzlogik weiter beschrieben.
Das Blockschaltbild des Phasen-Frequenz-Detektor (PFD) ist in Fig. 3 dargestellt. Der PFD besteht aus den beiden flankengetriggerten Speichergliedern 13 und 14, vorzugsweise flankengetriggerte D-Flip-Flops. Beim flankenge- triggerten D-Flip-Flop 13 wird bei einer positiven Flanke des optional im Frequenzteiler 2 frequenzgeteilten Referenzfrequenz-Signals 4 am Takteingang Clk der am Eingang D anliegende Pegel, der konstant auf logisch "1" gesetzt ist, auf den Ausgang Q geschaltet. Das am Ausgang Q des D-Flip-Flops 13 anliegende Stellsignal SteHo^n 9a dient zum Hochregeln der Frequenz des Frequenzoszillators 10. Analog wird beim flankengetriggerten D-Flip-Flop 14 bei einer positiven Flanke des optional im Frequenzteiler 5 frequenzgeteilten Ausgangsfrequenz-Signals 7 am Takteingang Clk der am Eingang D anliegende Pegel, der konstant auf logisch "1" gesetzt ist, auf den Ausgang Q geschaltet. Das am Ausgang Q des D-Flip-Flops 14 anliegende Stellsignal StellUnten 9ß dient zum Herunterregeln der Frequenz des Frequenzoszillators 10. Die beiden Stellsignale Stell0t,en 9A und Stellunten 9B werden an die Eingänge der Rücksetzlogik 15 geführt.
Nach dem Stand der Technik besteht die Rücksetzlogik 15 aus einem UND-Gatter. Die Rücksetzlogik 15 generiert ein Rücksetzsignal 16, das als Rücksetzsignal 16A an den Rücksetz-Eingang R des D-Flip-Flops 13 und als Rücksetzsignal 16B an den Rücksetz-Eingang R des D-Flip- Flops 14 geführt wird. Sind also die beiden Ausgänge Q der beiden D-Flip-Flops 13 und 14 gleichzeitig gesetzt, so ist auch der Ausgang der Rücksetzlogik 15 aktiviert, womit die beiden D-Flip-Flops 13 und 14 jeweils über die Rücksetzsignale 16A und 16B an den Rücksetzeingängen R zurückgesetzt werden. In einem ersten Ausführungsbeispiel der Rücksetzlogik 15, die in Fig. 4 dargestellt ist, wird ein asynchrones pegel- getriggertes RS-Flip-Flop 17 verwendet, das eine inverse (= low-aktiv) Logik aufweist. Der Setzeingang S des asynchronen pegelgetriggerten RS-Flip-Flops 17 wird vom Ausgangssignal 18 eines invertierten UND-Gatters 19 gespeist. An die Eingänge des invertierten UND-Gatters 19 werden die beiden Stellsignale Stell0j-,en 9A und Stellunten 9B geführt. An den Rücksetzeingang R des asynchronen pegelgetriggerten RS-Flip-Flops 17 wird das Ausgangssignal 20 des ODER-Gatters 21 geführt. Die beiden Eingänge des ODER-Gatters 21 werden von den beiden Stellsignalen Stell0j-,en 9A und Stellunten 9B gespeist. Am Ausgang Q des asynchronen pegelgetriggerten RS-Flip-Flops 17 wird das Rücksetzsignal 16 erzeugt. Zur Realisierung der inversen Logik weist das asynchrone pegelgetriggerte RS-Flip-Flop 17 ein invertiertes UND-Gatter 22 auf, dessen Ausgang an den Ausgang Q geschaltet ist und dessen Eingänge vom Eingang S und vom Ausgang eines weiteren invertierten UND- Gatters 23 gespeist werden. Die Eingänge des weiteren invertierten UND-Gatters 23 werden vom Rücksetzeingang R und vom Ausgang des ersten invertierten UND-Gatters 22 gespeist .
Sind die beiden Stellsignale Stellten 9A und StellUnte__ 9B gleichzeitig aktiviert (Zustand "1"), so wird das Ausgangssignal 18 des invertierten UND-Gatters 19 und damit der Setzeingang S des asynchronen pegelgetriggerten RS-Flip-Flops 17 aktiviert (auf Zustand "0" gesetzt) . Gleichzeitig ist das Ausgangssignal 20 des ODER-Gatters 21 und damit der Rücksetzeingang R des asynchronen pegelgetriggerten RS-Flip-Flops 17 deaktiviert (auf Zustand "1" gesetzt) . Aufgrund der inversen Logik des RS- Flip-Flops 17 ist der Ausgang Q und damit das Rücksetzsignal 16 gesetzt. Sind dagegen die beiden Stellsignale Stell0ben 9A und Stellunten 9B gleichzeitig deaktiviert (Zustand "0"), so ist das Ausgangssignal 18 des invertierten UND-Gatters 19 und damit der Setzeingang S des RS-Flip-Flops 17 auf den Zustand "1" gesetzt. Das Ausgangssignal 20 des ODER-Gatters 21 und damit der Rücksetzeingang R des RS-Flip-Flops 17 ist auf den Zustand "0" gesetzt. Der Ausgang Q des RS-Flip-Flops 17 wird aufgrund seiner inversen Logik zurückgesetzt.
Somit ist gewährleistet, dass das Rücksetzsignal 16 dann gesetzt wird, wenn die beiden Stellsignale Stell0ben 9A und Stellunten 9B gesetzt sind. Ein Rücksetzen des Rücksetzsignals 16 erfolgt erst dann, wenn beide Stellsignale Stellten 9A und Stellunten 9ß gleichzeitig zurückgesetzt sind. Damit kann die Frequenz des Frequenzoszillators 10 entsprechend der Belegung der Stellsignale Stell0ker_ 9a und Stellu ten 9ß nachgeregelt werden, ohne unerwünschte Frequenzsprünge und damit Instabilitäten im Phasen-/Frequenz-Regelkreis zu erzeugen. Der PLL- Regelkreis weist damit ein kontrollierbares Verhalten auf.
In einem zweiten Ausführungsbeispiel der Rücksetzlogik 15, die in Fig. 5 dargestellt ist, wird ein asynchrones pegel- getriggertes RS-Flip-Flop 24 verwendet, das eine nicht- inverse Logik aufweist. Der Setzeingang S des asynchronen pegelgetriggerten RS-Flip-Flops 24 wird vom Ausgangssignal 25 eines UND-Gatters 26 gespeist. An die Eingänge des UND- Gatters 26 werden die beiden Stellsignale Stell0ben 9A unc^ Stellunten ^ geführt. An den Rücksetzeingang R des asynchronen pegelgetriggerten RS-Flip-Flops 24 wird das Ausgangssignal 27 des invertierten ODER-Gatters 28 geführt. Die beiden Eingänge des invertierten ODER-Gatters
28 werden von den beiden Stellsignalen Stellten 9A und Stellunten ^ gespeist . Am Ausgang Q des asynchronen pegelgetriggerten RS-Flip-Flops 24 wird das Rücksetzsignal 16 erzeugt. Zur Realisierung der nicht-inversen Logik weist das asynchrone pegelgetriggerte RS-Flip-Flop 24 ein invertiertes ODER-Gatter 29 auf, dessen Ausgang an den Ausgang Q geschaltet ist und dessen Eingänge vom Eingang S und vom Ausgang eines weiteren invertierten ODER-Gatters
30 gespeist werden. Die Eingänge des weiteren invertierten ODER-Gatters 30 werden vom Rücksetzeingang R und vom Ausgang des ersten invertierten ODER-Gatters 29 gespeist. Sind die beiden Stellsignale Stellten 9A un(^ Stellunten 9B gleichzeitig aktiviert (Zustand "1"), so wird das Ausgangssignal 25 des UND-Gatters 26 und damit der Setzeingang S des asynchronen pegelgetriggerten RS-Flip- Flops 24 aktiviert (Zustand "1"). Gleichzeitig ist das Ausgangssignal 27 des invertierten ODER-Gatters 28 und damit der Rücksetzeingang R des asynchronen pegelgetriggerten RS-Flip-Flops 24 nicht gesetzt (Zustand "0") . Aufgrund der nicht-invertierten Logik des RS-Flip- Flops 24 ist der Ausgang Q und damit das Rücksetzsignal 16 gesetzt. Sind dagegen die beiden Stellsignale Stellten 9 und StellUnten 9B gleichzeitig deaktiviert (Zustand "0"), so ist das Ausgangssignal 25 des UND-Gatters 26 und damit der Setzeingang S des RS-Flip-Flops zurückgesetzt (Zustand "0"). Das Ausgangssignal 27 des invertierten ODER-Gatters 28 und damit der Rücksetzeingang R des RS-Flip-Flops 24 ist aktiviert (Zustand "1"). Der Ausgang Q des RS-Flick- Flops 24 wird aufgrund seiner nicht-invertierten Logik zurückgesetzt.
Auch in diesem Ausführungsbeispiel mit einem asynchronen pegelgetriggerten RS-Flip-Flop 24 mit nicht-invertierter Logik ist gewährleistet, dass das Rücksetzsignal 16 nur dann gesetzt ist, wenn die beiden Stellsignale Stellten 9A und Stellu ten 9B gleichzeitig gesetzt sind. Ein Rücksetzen des Rücksetzsignals 16 erfolgt auch dann erst, wenn beide Stellsignale Stellten 9A und Stellunten 9B zurückgesetzt sind. Der PLL-Regelkreis weist auch in diesem Ausführungsbeispiel ein kontrollierbares Verhalten auf, da keine unerwünschten Frequenzsprünge und somit Instabilitäten im Phasen- /Frequenz-Regelkreis auftreten.

Claims

Ansprüche
1. Phasen-/Frequenzregelkreis (1) mit einem Phasen- /Frequenzkomparator (8) und einem Frequenzoszillator (10), wobei der Phasen- /Frequenzkomparator (8) zwei flanken- getriggerte Speicherglieder (13, 14) aufweist, die jeweils mit einer Flanke eines ggf. geteilten Referenzfrequenz- Signals (4) des Phasen-/Frequenzregelkreises (1) und einer Flanke eines ggf. geteilten Ausgangsfrequenz-Signals (6) des Phasen-/Frequenzregelkreises (1) gesetzt werden und jeweils mit einem Ausgangssignal (16) einer Rücksetzlogik- Einheit (15) zurückgesetzt werden, deren Eingänge von den AusgangsSignalen (9A, 9B) der beiden flankengetriggerten Speicherglieder (13, 14) gespeist sind, dadurch gekennzeichnet, dass das Ausgangssignal (16) der Rücksetzlogik-Einheit (15) erst dann aktiviert ist, wenn beide Ausgangssignale (9A, 9B) der beiden flankengetriggerten Speicherglieder (13, 14) aktiviert sind, und erst dann deaktiviert ist, wenn beide Ausgangssignale (9A, 9B) der beiden flankengetriggerten Speicherglieder (13, 14) deaktiviert sind.
2. Phasen-/Frequenzregelkreis nach Anspruch 1, dadurch gekennzeichnet, dass die Rücksetzlogik-Einheit (15) mittels eines asynchronen pegelgetriggerten RS-Speichergliedes (17; 24) realisiert ist.
3. Phasen-/Frequenzregelkreis nach Anspruch 2, dadurch gekennzeichnet, dass das asynchrone pegelgetriggerte RS-Speicherglied (24) der Rücksetzlogik-Einheit (15) bei nicht-invertierten Eingangssignalen gesetzt oder zurückgesetzt wird.
4. Phasen-/Frequenzregelkreis nach Anspruch 2, dadurch gekennzeichnet, dass das asynchrone pegelgetriggerte RS-Speicherglied (17) der Rücksetzlogik-Einheit (15) bei invertierten Eingangssignalen gesetzt oder zurückgesetzt wird.
5. Phasen-/Frequenzregelkreis nach einem der Ansprüche 1 bis 4 , dadurch gekennzeichnet, dass der Ausgang (Q) des mit dem ggf. geteilten Referenzfrequenz-Signal (3) an seinen Eingang (Clk) beaufschlagten flankengetriggerten Speichergliedes (13) dem Frequenzoszillator (10) zur Erhöhung der Frequenz des Ausgangsfrequenz-Signals (6) und der Ausgang (Q) des mit dem ggf. geteilten Ausgangsfrequenz-Signals (6) an seinem Eingang (Clk) beaufschlagten flankengetriggerten Speichergliedes (14) dem Frequenzoszillator (10) zur Reduzierung der Frequenz des Ausgangsfrequenz-Signals (6) zugeführt ist.
6. Phasen- /Frequenzregelkreis nach einem der Ansprüche 1 oder 5, dadurch gekennzeichnet, dass die Signale (9A, 9B) am Ausgang (Q) der beiden flankengetriggerten Speicherglieder (13, 14) unter Zwischenschaltung eines Schleifenfilters (11) zur Stabilisierung des Phasen-/Frequenzregelkreises (1) auf den Frequenzoszillator (10) geschaltet sind.
7. Phasen- /Frequenzregelkreis nach einem der Ansprüche 1 bis 6 , dadurch gekennzeichnet, dass die Frequenz des Referenzfrequenz-Signals (2) des Phasen- /Frequenzregelkreises (1) vor dem Eingang (Clk) des Phasen- /Frequenzkomparators (8) mittels eines Frequenzteilers (2) um den Faktor N reduziert wird.
8. Phasen- /Frequenzregelkreis nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Frequenz des Ausgangsfrequenz-Signals (6) des Phasen-/Frequenzregelkreises (1) vor dem Eingang (Clk) des Phasen-/Frequenzkomparators (8) mittels eines Frequenzteilers (5) um den Faktor M reduziert wird.
9. Phasen- /Frequenzkomparator (8) für einen Phasen- /Frequenzregelkreis (1) mit zwei flankengetriggerten Speichergliedern (13, 14), die jeweils mit einer Flanke eines ggf. geteilten Referenzfrequenz-Signals (3) des Phasen-/Frequenzregelkreises (1) und einer Flanke eines ggf. geteilten Ausgangsfrequenz-Signals (6) des Phasen- /Frequenzregelkreises (1) gesetzt werden und jeweils mit einem Ausgangssignal (16) einer Rücksetzlogik-Einheit (15) zurückgesetzt werden, deren Eingänge von den AusgangsSignalen (9A, 9B) der beiden flankengetriggerten Speicherglieder (13, 14) gespeist sind, dadurch gekennzeichnet, dass das Ausgangssignal (16) der Rücksetzlogik-Einheit (15) erst dann aktiviert ist, wenn beide Ausgangssignale (9A, 9B) der beiden flankengetriggerten Speicherglieder (13, 14) aktiviert sind, und erst dann deaktiviert ist, wenn beide Ausgangssignale (9A, 9B) der beiden flankengetriggerten Speicherglieder (13, 14) deaktiviert sind.
10. Phasen-/Frequenzkomparator nach Anspruch 9, dadurch gekennzeichnet, dass die Rücksetzlogik-Einheit (15) mittels eines asynchronen pegelgetriggerten RS-Speichergliedes (17, 24) realisiert ist.
11. Phasen- /Frequenzkomparator nach Anspruch 10, dadurch gekennzeichnet, dass das asynchrone pegelgetriggerte RS-Speicherglied (24) der Rücksetzlogik-Einheit (15) bei nicht-invertierten Eingangssignalen gesetzt oder zurückgesetzt wird.
12. Phasen- /Frequenzkomparator nach Anspruch 10, dadurch gekennzeichnet, dass das asynchrone pegelgetriggerte RS-Speicherglied (17) der Rücksetzlogik-Einheit (15) bei invertierten Eingangssignalen gesetzt oder zurückgesetzt wird.
PCT/EP2004/001154 2003-03-13 2004-02-09 Phasen-/frequenzregelkreis und phasen-/frequenz-komparator hierfür WO2004082144A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US10/549,332 US7456661B2 (en) 2003-03-13 2004-02-09 Phase-locked/frequency-locked loop and phase/frequency comparator therefor
EP04709233A EP1602174A1 (de) 2003-03-13 2004-02-09 Phasen-/frequenzregelkreis und phasen-/frequenz-komparator hierfür

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10311049A DE10311049A1 (de) 2003-03-13 2003-03-13 Phasen-/Frequenzregelkreis und Phasen-/Frequenz-Komparator hierfür
DE10311049.6 2003-03-13

Publications (1)

Publication Number Publication Date
WO2004082144A1 true WO2004082144A1 (de) 2004-09-23

Family

ID=32892145

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2004/001154 WO2004082144A1 (de) 2003-03-13 2004-02-09 Phasen-/frequenzregelkreis und phasen-/frequenz-komparator hierfür

Country Status (4)

Country Link
US (1) US7456661B2 (de)
EP (1) EP1602174A1 (de)
DE (1) DE10311049A1 (de)
WO (1) WO2004082144A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7710170B2 (en) * 2007-10-30 2010-05-04 Agere Systems Inc. Internal supply voltage controlled PLL and methods for using such
TWI353730B (en) * 2008-07-25 2011-12-01 Etron Technology Inc Phase/frequency detector
CN101615907B (zh) * 2009-07-31 2012-07-11 钰创科技股份有限公司 相位/频率检测器
EP2633620B1 (de) 2010-10-26 2018-02-28 Marvell World Trade Ltd. Vorrichtung für zweiseitige phasenregelschleifen-signalerkennung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3989931A (en) * 1975-05-19 1976-11-02 Rockwell International Corporation Pulse count generator for wide range digital phase detector
EP0283275A2 (de) * 1987-03-19 1988-09-21 Fujitsu Limited Phasenkomparatorschaltung
US20020118006A1 (en) * 2000-06-02 2002-08-29 Enam Syed K. Phase frequency detector
US6552616B1 (en) * 2001-03-22 2003-04-22 Cisco Technology, Inc. Asynchronous phase detector for a PLD independent of timing requirements

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378509A (en) * 1980-07-10 1983-03-29 Motorola, Inc. Linearized digital phase and frequency detector
FR2598869B1 (fr) * 1986-05-13 1994-02-04 Thomson Csf Detecteur de phase et de frequence, et son utilisation dans une boucle a verrouillage de phase
US4959617A (en) * 1989-05-30 1990-09-25 Motorola, Inc. Dual state phase detector having frequency steering capability
JPH06216767A (ja) * 1992-11-18 1994-08-05 Philips Electron Nv 安定化位相弁別器を備えるフェーズロックドループ用回路
DE19859515C1 (de) * 1998-12-22 2000-04-20 Siemens Ag Digitaler Phasen-Frequenz-Detektor
JP3469827B2 (ja) * 1999-08-06 2003-11-25 三洋電機株式会社 Ｐｌｌ回路
TW586270B (en) * 2003-04-08 2004-05-01 Realtek Semiconductor Corp Phase frequency-detecting circuit for phase lock loop

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3989931A (en) * 1975-05-19 1976-11-02 Rockwell International Corporation Pulse count generator for wide range digital phase detector
EP0283275A2 (de) * 1987-03-19 1988-09-21 Fujitsu Limited Phasenkomparatorschaltung
US20020118006A1 (en) * 2000-06-02 2002-08-29 Enam Syed K. Phase frequency detector
US6552616B1 (en) * 2001-03-22 2003-04-22 Cisco Technology, Inc. Asynchronous phase detector for a PLD independent of timing requirements

Also Published As

Publication number Publication date
EP1602174A1 (de) 2005-12-07
US7456661B2 (en) 2008-11-25
US20070035343A1 (en) 2007-02-15
DE10311049A1 (de) 2004-09-23

Similar Documents

Publication Publication Date Title
EP1222740B1 (de) Phasenregelkreis
DE3690492C2 (de) Phasenkomparator-Einrasterfassungsschaltung und unter Verwendung einer solchen Schaltung aufgebauter Frequenzsynthesegenerator
DE102017118543A1 (de) Hybrider phasenregelkreis
DE60031737T2 (de) Frequenzregelkreis
DE2735204A1 (de) Doppelmodulzaehler
DE102007006194A1 (de) Adaptiver Zyklus-Verrutscht-Detektor zur Erfassung eines entriegelten Zustands bei Phasenregelschleifenanwendungen
DE2848490B2 (de) Programmierbare Frequenzteilerschaltung
DE102006050881B3 (de) Phasen-/Frequenzvergleicher, Phasenregelkreis, Verfahren zur Phasen-/Frequenzdetektion und Verfahren zum Erzeugen eines Oszillatorsignals
DE60318129T2 (de) Mehrband-pll-anordnung und verfahren zur steuerung einer solchen anordnung
DE102007001934B3 (de) Phasenregelkreis
DE102012107647A1 (de) Fraktionaler Frequenzteiler
EP0520590A1 (de) Schaltungsanordnung zur Frequenzsynthese
DE2515969B2 (de) Mehrkanalgenerator
DE102007027331B4 (de) Phasenregelkreis mit zweistufiger Steuerung
DE102020201720A1 (de) PLL-Filter mit einem kapazitivem Spannungsteller
DE102013005055A1 (de) Erzeugen einer abgestimmten Frequenzausgabe aus einem Signalgenerator
EP1050126B1 (de) Digital gesteuerte schaltung zur verringerung der phasenmodulation eines signals
DE1959162B2 (de) Stufenweise nach einem Frequenzraster einstellbarer Frequenzgenerator
DE60125764T2 (de) Lineare digitale phasendetektion ohne toten bereich
WO2004082144A1 (de) Phasen-/frequenzregelkreis und phasen-/frequenz-komparator hierfür
DE2646147B2 (de) Digitale Phasenvergleichsanordnung
DE60206105T2 (de) Verfahren und Anordnung zur Verbesserung des Einrastens eines Frequenzsynthetisierers durch Reduzierung von Zyklussprüngen
DE10393732B4 (de) Phasenregelkreis mit Pulsgenerator und Verfahren zum Betrieb des Phasenregelkreises
DE102017100148A1 (de) Detektion und Verringerung einer Nichtlinearität eines Phaseninterpolators
DE102013101933A1 (de) Verfahren und Anordnung zur Erzeugung eines Taktsignals mittels eines Phasenregelkreises

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2004709233

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2004709233

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2007035343

Country of ref document: US

Ref document number: 10549332

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 10549332

Country of ref document: US