WO2004105137A1 - 光検出装置 - Google Patents

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photodetector
wiring
bump
circuit
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PCT/JP2004/007332
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Yasuhiro Suzuki
Seiichiro Mizuno
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Hamamatsu Photonics K.K.
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Definitions

  • the present invention relates to a photodetection device including a plurality of photodiodes (photodetection elements) arranged one-dimensionally or two-dimensionally.
  • the light detection device is a device including a plurality of photodiodes arranged one-dimensionally or two-dimensionally, and an integration circuit including an amplifier and a capacitor.
  • an integration circuit including an amplifier and a capacitor.
  • electric charges corresponding to the intensity of incident light are output from each of the photodiodes.
  • the output charge is stored in the capacitor, and a voltage corresponding to the stored charge is output from the integration circuit.
  • the photodetector based on the output voltage of the integration circuit, the incident light in the photosensitive region corresponding to the position of each photodiode is detected.
  • a photodetection device disclosed in Japanese Patent Application Laid-Open No. 2001-242423 (Document 1) has been known.
  • the photodetector disclosed in Document 1 one integrating circuit is provided for a plurality of photodiodes, and a switch is provided between an input terminal of the integrating circuit and each photodiode.
  • Each photodiode is provided on the first substrate, and the integrating circuit is provided on the second substrate. The ends of the first and second substrates are electrically connected by wire bonding.
  • the present inventors have studied the conventional photodetector, and as a result, have found the following problems. That is, in the conventional photodetector described in Document 1, the path for charge transfer from each photodiode to the input terminal of the integration circuit is long. In other words, the path includes the path from each photodiode to the end of the first substrate and the path from the end of the first substrate to the end of the second substrate. And the path from the end of the second substrate to the input terminal of the integrating circuit, the total path length has been long. As a result, the parasitic capacitance in this path has increased. Therefore, in the conventional photodetector, noise included in the voltage output from the integration circuit is large, and accurate photodetection cannot be performed.
  • the present invention has been made to solve the above-described problems, and has an optical detection device having a structure for suppressing noise generation and enabling accurate optical detection. It is intended to provide a device.
  • the present invention relates to a method for detecting a plurality of photodetectors.
  • the third substrate is disposed between the first substrate and the second substrate, and has a first surface facing the first substrate and a second surface facing the second substrate.
  • common wiring electrically connected to each of the photodetectors is arranged, and on the second surface, the common wiring is electrically connected to the common wiring on the first surface and the signal is connected.
  • the third substrate having the common wiring for connecting each photodetector and the signal processing unit is disposed between the first substrate and the second substrate. Therefore, the length of the wiring on the first or second substrate can be effectively reduced.
  • each photodetector and the common wiring be electrically connected via a first bump disposed between the first substrate and the third substrate.
  • the unit is preferably electrically connected via a second bump disposed between the third substrate and the second substrate.
  • the first, second, and third substrates are connected via bumps, so that the charge transfer path from the photodetector to the signal processing unit is reduced. As a result, the parasitic capacitance of the wiring on the path is reduced.
  • the third substrate may be a common substrate. It is preferable that the internal wiring for connecting the wiring and the terminal portion is embedded in the ceramic substrate.
  • the third substrate has a structure in which internal wiring is provided in a ceramic substrate having excellent insulating properties, even if a plurality of internal wirings are provided, each internal wiring is electrically connected. This is because they can be separated.
  • the common wiring on the first surface of the third substrate includes a plurality of wiring elements arranged at predetermined intervals, and It is preferable that the terminal portions on the two surfaces include a plurality of terminals arranged at a smaller interval than the arrangement interval of the plurality of wiring elements. As described above, the arrangement interval between the terminals included in the terminal portion is reduced, so that the dimension itself of the second substrate can be reduced, and the second substrate is positioned inside the outer edge of the third substrate. Can be.
  • the first substrate further includes a plurality of switches electrically connected to the respective light detection elements, and a control unit that sequentially opens and closes the switches. You may. In this way, by controlling the opening and closing of each switch by the control unit, the generated charges can be sequentially output from the plurality of photodetectors.
  • FIG. 1 is a perspective view showing the configuration of an embodiment of the photodetector according to the present invention.
  • FIG. 2 is a logical block diagram of the photodetector shown in FIG.
  • FIG. 3 is a circuit diagram showing a configuration of an integrating circuit in the photodetector shown in FIG.
  • Figure 4 is a logic Proc diagram showing a configuration of a Yuyutto 11 ⁇ and the control circuit included in the photodetector shown in FIG.
  • FIG. 5 is a plan view showing the configuration of the first substrate in the photodetector shown in FIG.
  • FIG. 6 is a plan view showing the configuration of the upper surface of the third substrate (the first surface facing the first substrate) in the photodetector shown in FIG.
  • FIG. 7 is a plan view of the configuration of the back surface of the third substrate (the second surface facing the first substrate) in the photodetector shown in FIG. .
  • FIG. 8 is a diagram showing a first cross-sectional structure (first embodiment) between the first substrate and the third substrate in the photodetector shown in FIG.
  • FIG. 9 is a diagram showing a second cross-sectional structure (second embodiment) between the first substrate and the third substrate in the photodetector shown in FIG.
  • FIG. 10 is a diagram showing a structure of a cross section taken along line XX between the third substrate and the second substrate in the photodetector shown in FIG.
  • FIG. 11 is a diagram showing a third cross-sectional structure (third embodiment) of the first substrate and the third substrate in the photodetector shown in FIG.
  • FIG. 12 is a circuit diagram showing elements that generate capacitance in the photodetector shown in FIG.
  • FIG. 2 is a diagram showing a configuration of an embodiment of the photodetector according to the present invention.
  • the light detection device 1 shown in FIG. 2 includes a light detection unit (hereinafter, referred to as a unit) LUM.
  • Each unit U m has the N photodiodes PD m, i ⁇ PD m, N, N -number of Suitsuchi SW m, i ⁇ SW m> N, and a signal processing circuit 60 m.
  • M is an integer of 1 or more
  • N is an integer of 2 or more.
  • m is an integer greater than or equal to 1 and less than or equal to M.
  • n appearing below is an integer of 1 or more and N or less.
  • the photodiode PD m , n provided in each unit U m is a photodetector that generates electric charges according to the intensity of incident light.
  • each photodiode PD m provided MxN number corresponding to n, with the switch open, having a first end and a second end which can be electrically disconnected Z connected to each other.
  • the first end is connected to the corresponding photodiode PD m , n
  • the second end is connected to the integration circuit 10 m of the signal processing circuit 60 m via the common wiring 50 m .
  • the common wire 50 m is that provided the M corresponding to each Yunitto U m.
  • Each common wiring 50 m, one end are N Suitsuchi SW m, i to SW m, N connected to a respective second end, the other end is connected to the integrating circuit 10 m of the signal processing circuit 60 m.
  • the signal processing circuit 60 m are provided M pieces in correspondence with each unit U m.
  • Each signal processing circuit 60 m is the corresponding units U each provided in ⁇ Hotoda Iodo PD m, a circuit for processing an output signal of tt, the integrating circuit 10 m, CDS (Correlated Double Sampling : correlated double sampling )
  • the circuit has a length of 20 m and a sample-and-hold circuit (hereinafter referred to as a hold circuit) of 30 m .
  • the integrating circuit 10 m is in the corresponding common line 50 m and the CDS circuit 20 m It is connected.
  • Each integrating circuit 1 0 m as shown in FIG. 3, the amplifier A, wire carrier Pashita C, and has a Suitsuchi SWT, which are connected in parallel.
  • the switch SWT When the switch SWT is closed, the accumulated charge is discharged from the capacitor C, and the output voltage is initialized.
  • the switch SWT is open, charges input from the common line 5 0 m are accumulated in the capacitor C, the voltage corresponding to the charge accumulated in the key Yapashita C is output.
  • the CDS circuit 2 C is connected to the integrating circuit 1 0 m and hold circuit 3 O m.
  • the CDS circuit 20 m receives the output voltage from the integration circuit 10 m and outputs a voltage representing a fixed-time variation of the input voltage to the hold circuit 30 m .
  • Hold circuit 3 0 m receives the output voltage from the CD S circuit 2 O m, to Wataru connection held in its voltage over time.
  • the control circuit 40 is a control unit that controls the operation of the entire photodetector 1.
  • One control circuit 40 is provided in the photodetector 1 as shown in FIG.
  • the control circuit 40 covering all Yunitto UI ⁇ UM, MxN number of switch SWi which Gill prepare for each unit U M, i ⁇ SW M, a control to sequentially open and close the N performed.
  • N photodiodes PDm PDm.N of each cut U m are used to sequentially open and close the N performed.
  • the control circuitry 40 controls the opening and closing of the switch SWT included in each integrating circuit 1 0 m, controls the timing of the initialization and integrating operation in the integrating circuit 1 0 m. Further, the control circuit 40, It also controls the operation timing of each CDS circuit 20 m and hold circuit 30 m .
  • the photodetecting device 1 having the above-described configuration includes the substrate 100 (first substrate), the substrate 200 (third substrate), and the substrate 300 (second substrate) ( See Figure 1 and Figure 4).
  • the substrate 100 is disposed on the upper surface side of the substrate 200 and the substrate 300 is disposed on the rear surface side, so that the substrate 1 is viewed from the light incident direction L.
  • a three-dimensional mounting structure in which the substrate 00, the substrate 200, and the substrate 300 are arranged in this order is realized.
  • the substrate 100 and the substrate 200 have respective dimensions perpendicular to the thickness direction, that is, the dimensions of the outer edge coincide with each other, the dimensions of the outer edge of the substrate 300 are And is located inside the outer edge of the substrate 200 (the outer edge of the substrate 300 may coincide with the outer edge of the substrate 200).
  • the substrate 100 is a first substrate including a silicon substrate, and has MxN photodiodes PD ⁇ ! Constituting all the units Ui UM on the substrate. PP DMN, and M ⁇ N switches SWi, I ⁇ SWM, N are provided. As shown in FIG. 5, the substrate 100 has a single pixel by each photodiode PD m , n and the corresponding switch SW m , n on the side 100a (light incidence surface) on which the light L is incident. Have a PD array arranged in a two-dimensional array of MxN (M rows and N columns).
  • the substrate 100 has MxN metal wirings 6 li, i to 61 M, N connected to each photodiode PD m , n on the first surface 100 a side, and columns 1 to N respectively. It has N metal wires 62 to 62N commonly connected to the M switches SWi, n to SWM, n .
  • the opposite side of the first surface 100a (the second surface 100b) of the substrate 100 corresponds to each photodiode PD m , n .
  • MxN bonding pads 64 provided and N bonding pads 66 provided corresponding to each metal wiring 62 n are arranged.
  • the substrate 100 penetrates between the first surface 100a and the second surface 100b, and the MxN through-holes provided corresponding to the photodiodes PD m and n pass through wiring 6 7 is provided.
  • Each penetrating wiring 6 7 has one end connected each metal wiring 6 l m, in n, the other end connected to the bonding pad 6 4.
  • each through wiring 67 is connected to each metal wiring 62 and the other end is connected to each bonding pad 66.
  • the bonding pad 64, 6 6 and the through wiring 6 7 (bump 6 3, 6 5 described later) is your are only shown correspond to the photodiode PD M or the metal wiring 6 2 i Others are omitted.
  • the substrate 200 (third substrate) is, for example, a third substrate made of ceramic and has a wiring structure for electrically connecting each photodiode PD M , n and the signal processing circuit 60 m . As shown in FIG. 6, on the first surface 200 a (upper surface) of the substrate 200 facing the substrate 100, provided corresponding to each Yunitto U m
  • each common wiring 5 O m is N photo diodes provided in the corresponding unit U m ? 0 "1, 1? 0 111, 1 ⁇ for electrically connecting to a ⁇ number of a bonding pad 5 l m, i ⁇ 5 l m, having N.
  • M bonding terminals K 72 ⁇ to 72 M as M terminal portions provided for each unit U m are provided.
  • FIG. 7 saw back surface of the third substrate from the upper surface (first surface 200 a) side The configuration of the back surface is shown.
  • the substrate 300 (second substrate) is a silicon substrate, each Interview for this silicon down board - and Tsu DOO U M pieces of signal processing circuits provided corresponding to the m 60i ⁇ 6 0 M , And one control circuit 40 (not shown in FIG. 1). Also, on the first surface 300 a side connected to the substrate 200, and M bonding pads 81Iota ⁇ 81 M provided corresponding to each bonding Pas head 72 m of the substrate 200, the bonding pads 73 n And N bonding pads 821 to 82N provided corresponding to. Then, these bonding pads 8 l m, integrating circuit 10 m of the corresponding signal processing circuit 60 m is connected. The control circuit 40 is connected to the N bonding pads 82 n .
  • FIG. 8 is a diagram showing a first cross-sectional structure of a substrate 100 as a first substrate and a substrate 200 as a third substrate as a first embodiment of the photodetector according to the present invention.
  • the substrate 100 includes, on the first surface 100a (upper surface in the drawing) side of the n-type semiconductor substrate, a pn junction together with the n-type semiconductor substrate 10ON to form a pn junction to constitute each photodiode PD.
  • a force S is formed with 1 1 1 and an n + region 1 1 2 as an isolation region.
  • Metal wiring 61 is electrically connected to p + region 1 1 1.
  • Metal wiring 61 is formed on insulating film 114 and is connected to p + region 111 at the contact hole.
  • the metal wiring 61 is also connected to the through wiring 67.
  • the through wiring 67 passes through the n-type semiconductor substrate 10 ON.
  • an insulating film 68 for electrically insulating the n-type semiconductor substrate 10 ON from the through wiring 67 is formed on the side wall of the through hole through which the through wiring 67 passes.
  • the insulating film 68 may be a single-layer film or a laminated film.
  • a bonding pad 64 is connected to the through wiring 67.
  • an n + -type impurity layer 121 and an insulating protective layer 122 for protecting the surface are sequentially formed, and a bonding pad 69 is formed on the protective layer 122. It is electrically connected to the n + -type impurity layer 121 through the opened contact hole to form an ohmic connection.
  • a switch SW is connected to each photodiode.
  • the substrate 200 has M pieces of ripon-shaped metal wirings 91 to 91 M embedded in the ceramic substrate 201.
  • Each metal coordination f Izumi 9 l m is the common wire 50 m corresponding and connected to the bonding Pas head 72 m.
  • each metal wiring 9 l m, the arrangement interval between adjacent ones is than the first surface 200 a side narrowing the second surface 200 b side, close to each other It is formed so that.
  • the arrangement interval of bonding pads 72 m is narrower than the arrangement interval of common wiring 50 ⁇ , and M bonding pads 72 m are gathered at the central portion on the second surface 200 b side.
  • the ceramic substrate 201 has N ribbon-shaped metal wires 92 embedded therein. Each metal wiring 9 2 and the bonding pads 7 1 n corresponding and connected to the bonding pads 7 3 n.
  • the gap between the substrate 200 and the substrate 100 is filled with a resin 150.
  • the bonding pad 64 and the bonding pad 51 are connected via a bump 63 (first bump) (hereinafter, the substrate 100 and the substrate 200 are connected).
  • bump 0 3 of 0 is called 1st bump connection.
  • the first bump connection, the photodiodes PD m of the substrate 1 0 0, n is connected to a common distribution f Izumi 5 0 m corresponding in the substrate 2 0 0.
  • the bonding pad 66 and the bonding pad 71 are also connected via the bump 65.
  • the gap between the substrate 200 and the substrate 300 is also filled with the resin 150.
  • the bonding pad 72 and the bonding pad 81 are connected via a bump 93 (second bump) (hereinafter referred to as the substrate 200 and the substrate 300).
  • the connection by the bump 93 is called the second bump connection).
  • the second bump connection each of the signal processing circuit 6 0 m in the substrate 3 0 0 is connected to each of Bonn loading pad 7 2 m in the substrate 2 0 0.
  • the bonding pad 73 and the bonding pad 82 are connected via the bump 94.
  • the photodetector 1 has a three-dimensional mounting structure using three substrates 100, 200, and 300 connected by the first and second bump connections. Structure).
  • a scintillator 5 10 and a shielding material 5 20 are arranged on the first surface 100a side of the substrate 100.
  • Scintillator 5 1 Numeral 0 is provided above the p + region 111 of the substrate 100.
  • the shielding member 520 is provided above the 11+ region 112 of the substrate 100, and blocks transmission of energy rays such as X-rays and fixes the scintillator 510.
  • the photodetector 1 having the above structure operates as follows.
  • the control circuit 40 of the substrate 300 sends the SW opening / closing signal from the bonding pad 82 to the bonding pad 73 via the bump 94. Is output.
  • This SW open / close signal is input to the bonding pad 71 via the metal wiring 92 in the substrate 200, and further input to the metal wiring 62 via the bump 65, the bonding pad 66 and the through wiring 67.
  • the control circuit 40 opens and closes each of the switches SW m and n of the board 100 by controlling the output of the SW open / close signal.
  • the control circuit 40, the target bonding pads 82 ⁇ 82N have outputs a SW switching signal, metal wires 62i force, et 62 2, ..., each connected to each of up to 62 N
  • the M switches SWi, I to SWM, 1 in the row are simultaneously opened and closed, and the opening and closing operations of the M switches SWl, n to SWM, n are repeated N times at a constant cycle.
  • each charge group was connected to M common lines and lines 50i to 50M of the substrate 200 via the metal wiring 61, the through wiring 67, the bonding pad 64, and the bump 63, respectively. Are input to the corresponding bonding pads 5 li, i to 51M, N. Further, each charge group, via a common line 5 ( ⁇ ⁇ 50 M, corresponding metal Rooster in substrate 200 himself line 9: through the ⁇ 91M, bonding pads 72 ⁇ ⁇ 72 M, and van flop 93, The bonding pad is input to 8 1 ⁇ ⁇ 8 1 M and from there] is input to each of the VI integrators 10 m . Here, if the switch SWT of each integrator 10 m is open, the charge of each charge group .
  • CDS circuit 20 m forces on the substrate 300, Is an output voltage representing the variation in the predetermined time of the output voltage in the integrating circuit 1 O m is the ho one hold circuit 3 O m on the substrate 300, the voltage output from the CDS circuit 2 O m is over a period of time Is held.
  • the photodetecting device 1 is composed of the substrate 200 having the common wiring 50 m for connecting each photodiode PD mn and the signal processing circuit 6 O m and the metal wiring 9 lm. Since it is interposed between the substrate 100 and the substrate 300, the length of wiring routed on the substrate 100 and the substrate 200 can be reduced. Further, the substrate 100 and the substrate 200 are electrically connected by a first bump connection, and the substrate 200 and the substrate 300 are electrically connected by a second bump connection. Therefore, the photodetector 1 reduces the charge transfer path from each photodiode PD m , n on the substrate 100 to the integrating circuit 10 m on the substrate 300, and reduces the parasitic capacitance of the wiring on the path. can be reduced, it is possible to reduce the noise that is part of the output voltage from the integration circuit 1 O m. As a result, the photodetector 1 Light detection can be performed.
  • the substrate 100 and the substrate 300 are arranged with the substrate 200 made of ceramic or the like interposed therebetween.
  • the substrate 200 made of ceramic or the like interposed therebetween.
  • the length of the wiring routed on the silicon substrate is shortened, and the parasitic capacitance C v can be reduced. Therefore, the integration circuit 1 o small Noizu which are Ru contained in the voltage outputted from the m, it is possible to accurately detect light.
  • the substrate 200 is made of a ceramic substrate having excellent insulating properties. Therefore, in the substrate 200, each metal wiring 91 in the ceramic substrate is electrically separated. Thus, the optical detection apparatus 1, the one board 2 0 0, each Hotodaiodo PD M included in the plurality of Yunitto UI ⁇ UM, i ⁇ PD m, N of the individual to the corresponding signal processing circuit 6 O m Can be connected.
  • the dimensions of the substrate 300 are smaller than the dimensions of the substrate 100 and the substrate 200, and the substrate 100 has a PD.
  • a signal processing circuit 6 O m for processing a signal output from each PD array is provided on the substrate 300 and is not provided on the substrate 100. Therefore, the plurality of substrates 100 can be arranged so as to be extremely close to each other or to be in contact with each other by narrowing the interval between them. Therefore, the photodetector 1 can increase the number of pixels and increase the density.
  • the photodetecting device 1 is configured to optimally process the substrate 100 on which the PD array is formed and the substrate 300 on which the signal processing circuit 60m is formed, respectively, in an optimal manufacturing process. It is also preferable in that it can be produced by: [0590]
  • the embodiment of the photodetector according to the present invention also has the following advantages as compared with the conventional photodetector described in the above Reference 1. That is, in the conventional photodetector, since the first substrate and the second substrate are connected by wire bonding, when the scintillator is arranged on the first substrate, the scintillator is located above the pad for wire bonding. Can not be placed.
  • the shape of the scintillator must be different from the others. Therefore, in the conventional photodetector, when a plurality of first substrates are arranged, the photodetection sensitivity of the photodiode in each first substrate is not uniform. Further, in the conventional photodetector, when a plurality of first substrates are arranged, the second substrate is placed beside the first substrate (the second substrate is placed between adjacent first substrates). The photodiodes on each first substrate cannot be arranged at a uniform pitch.
  • the shapes of the scintillators are all the same. can do.
  • the substrate 300 can be made smaller than the substrate 200, the substrates 100 can be arranged in a state where they are spread almost without gaps. It is also possible to arrange at different pitches.
  • FIG. 9 shows, as a second embodiment of the photodetector according to the present invention, a second cross-sectional structure of a substrate 102 as a first substrate and a substrate 200 as a third substrate.
  • FIG. The photodetector 2 according to the second embodiment differs from the photodetector 1 according to the first embodiment in the structure of the first substrate while the substrate 200 (the second Since the third substrate) and the substrate 300 (second substrate) have the same structure, the following description focuses on the substrate 102, and the description of the substrate 200 and the substrate 300 is omitted or omitted. Simplify.
  • the basic pattern is repeated in the left-right direction, so that only one basic pattern will be described below.
  • the substrate 102 that is the first substrate is a first surface 102a of the n-type semiconductor substrate.
  • an n + -type accumulation layer 15 1 for preventing charge recombination and an insulating protective layer 15 2 for protecting the surface are formed.
  • the substrate 102 has a p + region 161 forming a pn junction with the n-type semiconductor substrate 102N on the second surface 102b side to form a photodiode PD, and an isolation region. Are formed, and a protective layer 163 covering them is formed.
  • bonding pads 164 electrically connected to the p + region 161 are formed, and bumps 165 are connected to each bonding pad 164. You. Then, the bumps 165 are connected to the bonding pads 51 on the substrate 200.
  • the gap between the substrate 102 and the substrate 200 is filled with a resin 150.
  • a bonding pad 1666 is formed in the n + region 162.
  • a scintillator 5110 and a shielding material 5200 are arranged on the first surface 102a side of the substrate 102.
  • the scintillator 510 is provided above the p + region 161 of the substrate 102 and, when an energy ray such as an X-ray is incident, generates a scintillation light corresponding to the energy ray.
  • the shielding plate 520 is provided above the n + region 162 of the substrate 102, blocks transmission of energy rays such as X-rays, and fixes the scintillator 510.
  • the first surface side is etched at the portion where the p + region 161 is formed, and the thickness at the portion where the p + region 161 is formed is reduced.
  • the scintillator 5 10 when an energy source such as X-rays enters the scintillator 5 10, the scintillator 5 10 emits the scintillation light. appear.
  • the scintillation light passes through the substrate 102 from the first surface side and enters the P + region 161, the photodiode on the second surface 102b side which is the back surface of the first surface 102a is formed.
  • Generates electric charge The charge is input to the substrate 200 via the bonding pad 164 and the bump 165, and thereafter, the photodetection device 2 is connected to the photodetection device 1 according to the first embodiment as described above.
  • the electric charge is stored in the capacitor C of the integrating circuit 10. Then, from the output terminal of the integrating circuit 10, the capacitor A voltage corresponding to the charge stored in c is output.
  • each of the substrates 102, 200, and 300 is also the same as the first photodetector 1 according to the first embodiment.
  • the second bump connection the charge transfer path from each photodiode PD m , n on the substrate 100 to the integration circuit 1 O m on the substrate 300 is shortened. For this reason, it is possible to reduce the parasitic capacitance in the wiring on the path, noise included in the output voltage from the integration circuit 1 o m decreases. Accordingly, the light detection device 2 can also perform accurate light detection.
  • the photodetecting device 2 has other functions and effects as well as the photodetecting device 1 according to the first embodiment.
  • FIG. 11 shows, as a third embodiment of the photodetector according to the present invention, a third cross-sectional composition of a substrate 103 as a first substrate and a substrate 200 as a third substrate.
  • FIG. The substrate 103 shown in FIG. 11 is different from the substrate 100 in the first embodiment in the arrangement of the photodiode PD on the first surface 103 a side of the n-type semiconductor substrate 103 1 ⁇ . The difference is that the arrangement interval of the bumps 64 on the second surface 103 b side and the arrangement interval of the bonding pads 51 on the substrate 200 are shorter than the interval. Further, the bonding pad 64 is formed as long as necessary from the connection position with the through wiring 67 to the connection position with the bump 63.
  • an insulating film 68 for electrically insulating the substrate 103 and the through wiring 67 is formed on the side wall of the through hole through which the through wiring 67 passes.
  • the insulating film 68 may be a single-layer film or a laminated film.
  • the bonding pads 69 are arranged in the same manner as the bonding pads 51.
  • the bumps 64 constituting the first bump connection are smaller than the arrangement intervals of the photodiodes PD on the substrate 100 as the first substrate.
  • the arrangement interval of 51 may be short.
  • the cross-sectional structures of the first substrate (substrates 100, 102, 103) and the third substrate (substrate 200) are shown in FIGS. 8, 9, and 11, respectively.
  • the ceramic substrate is described as the third substrate (substrate 200).
  • the third substrate may be formed of an insulating material. Is not limited. For example, a substrate made of glass, an organic material such as polyimide, or a composite material of these materials may be used.
  • the first substrate (substrate 100, 102, 103) and the third substrate (substrate 200), or the third substrate (substrate 200)
  • bumps are used to connect the second substrate (substrate 300) to the second substrate (solder), the bumps and the anisotropic conductive film ACF, anisotropic conductive resin ACP, and non-conductive It may be a combination with a functional resin NCP.
  • a third wiring substrate made of an insulating material is interposed between a first substrate on which a photodetector is disposed and a second substrate on which a signal processing circuit is disposed. Therefore, the length of the wiring on the first or second substrate can be reduced, and the present invention is applied to a photodetector having a small parasitic capacitance in the wiring on the charge transfer path.

Description

明細
光検出装置
技術分野
【0 0 0 1】 この発明は、 1次元又は 2次元状に配置された複数のホトダイォ ード （光検出素子） を備える光検出装置に関するものである。
背景技術
【0 0 0 2】 光検出装置は、 1次元又は 2次元状に配列された複数のホトダイ オードと、 アンプ及びキャパシタを含む積分回路とを備えた装置である。 この種 の光検出装置では、 ホトダイォードそれぞれから、 入射光の強度に応じた電荷が 出力される。 出力された電荷はキャパシタに蓄積され、 その蓄積された電荷に応 じた電圧が積分回路から出力される。 光検出装置では、 この積分回路の出力電圧 に基づき、 ホトダイオードそれぞれの配置位置に対応する光感応領域の入射光が 検出される。
【0 0 0 3】 この種の光検出装置としては、 例えば、 特開 2 0 0 1— 2 4 2 2 5 3号公報 （文献 1 ) に開示された光検出装置が知られていた。 この文献 1に開 示された光検出装置は、複数のホトダイオードに対して積分回路が 1つ設けられ、 その積分回路の入力端子と各ホトダイォードとの間にスィツチが設けられている。 各ホトダイォードは第 1基板上に設けられ、 積分回路は第 2基板上に設けられて おり、 これら第 1及び第 2基板の端部同士がヮィャボンディングで電気的に接続 されている。
発明の開示
【0 0 0 4】 発明者らは、 従来の光検出装置について検討した結果、 以下のよ うな課題を発見した。 すなわち、 上記文献 1に記載された従来の光検出装置は、 各ホトダイォードから積分回路の入力端子までの電荷移動のための経路が長くな つていた。 つまり、 その経路は、 各ホトダイオードから第 1基板の端部へ至るま での経路と、 第 1基板の端部から第 2基板の端部へ至るま ' ャと、 第 2基板の端部から積分回路の入力端子へ至るまでの経路とを含むため、 全経路長が長くなつていた。 そのため、 この経路における寄生容量が大きくなつ ていた。 したがって、 従来の光検出装置では、 積分回路から出力される電圧に含 まれるノィズが大きく、 正確な光検出をすることができなかった。
5 【0 0 0 5】 この発明は、 上述のような課題を解決するためになされたもので あり、 ノィズ発生を抑制して正確な光検出を可能にするための構造を備えた光検 出装置を提供することを目的としている。
【0 0 0 6】 上述のような課題を解決するため、 この発明は、 複数の光検出素
' -' 子が表面に設けられた第 1基板と、 各光検出素子の出力信号を処理する信号処理
10 部が表面に設けられた第 2基板と、 これら第 1及び第 2基板間を電気的に接続す るための第 3基板とを備える。 特に、 この第 3基板は、 第 1基板と第 2基板との 間に配置され、 該第 1基板に対面した第 1面と、 第 2基板に対面した第 2面とを 有する。 第 1面上には、 光検出素子それぞれと電気的に接続された共通配線が配 置され、 第 2面上 は、 第 1面上の共通配線と電気的に接続されるとともに信号
15 処理部と電気的に接続された端子部が配置されている。
【0 0 0 7】 この発明に係る光検出装置は、 各光検出素子と信号処理部とを接 続するための共通配線を有する第 3基板が第 1基板と第 2基板の間に配置されて いるので、 第 1又は第 2基板上における配線の長さを効果的に短縮することがで きる。 この場合、 各光検出素子と共通配線は、 第 1基板と第 3基板との間に配置 0 された第 1バンプを介して電気的に接続されるのが好ましく、 また、 信号処理部 と端子部は、 第 3基板と第 2基板との間に配置された第 2バンプを介して電気的 に接続されるのが好ましい。
【0 0 0 8】 上述のような配線構造により、 第 1、 第 2及び第 3基板それぞれ がバンプを介して接続されるので、 光検出素子から信号処理部までの電荷移動経 5 路が短縮され、 その経路上の配線における寄生容量が小さくなる。
【0 0 0 9】 さらに、 この発明に係る光検出装置において、 第 3基板は、 共通 配線と端子部とを接続する内部配線がセラミック基板内に埋設された構成を有す るのが好ましい。
【0 0 1 0】 第 3基板が、 絶縁性に優れたセラミック基板内に内部配線が設け られた構造を有することにより、 複数の内部配線が設けられたとしても、 各内部 配線を電気的に分離することができるからである。
【0 0 1 1】 さらに、 この発明に係る光検出装置において、 第 3基板における 第 1面上の共通配線は、 所定の間隔で配置された複数の配線要素を含み、 第 3基 板の第 2面上における端子部は、 該複数の配線要素の配置間隔よりも狭い間隔で 配置された複数の端子を含むのが好ましい。 このように、 端子部に含まれる端子 間の配置間隔が狭くなることにより、 第 2基板の寸法自体を小さくすることがで き、 第 3基板の外縁よりも内側に第 2基板を位置させることができる。
【0 0 1 2】 さらに、 この発明に係る光検出装置において、 第 1基板は、 光検 出素子それぞれに電気的に接続された複数のスィツチと、 これらスィツチを順次 開閉させる制御部をさらに備えてもよい。 このように、 各スィッチの開閉が制御 部により制御されることにより、 生成された電荷を複数の光検出素子から順次出 力させることができる。
【0 0 1 3】 'なお、 この発明に係る各実施例は、 以下の詳細な説明及び添付図 面によりさらに十分に理 可能となる。 これら実施例は単に例示のために示され るものであって、 この発明を限定するものと考えるべきではない。
【0 0 1 4】 また、 この発明のさらなる応用範囲は、 以下の詳細な説明から明 らかになる。 し力 しながら、 詳細な説明及び特定の事例はこの発明の好適な実施 例を示すものではあるが、 例示のためにのみ示されているものであって、 この発 明の思想及び範囲における様々な変形および改良はこの詳細な説明から当業者に は自明であることは明らかである。
図面の簡単な説明
【0 0 1 5】 図 1は、 この発明に係る光検出装置の一実施例の構成を示す斜視 図である。
【0 0 1 6】 図 2は、 図 1に示された光検出装置の論理ブロック図である。 【0 0 1 7】 図 3は、 図 1に示された光検出装置における積分回路の構成を示 す回路図である。
【0 0 1 8】 図 4は、 図 1に示された光検出装置に含まれるュュット11∞及び 制御回路の構成を示す論理プロック図である。
【0 0 1 9】 図 5は、 図 1に示された光検出装置における第 1基板の構成を示 す平面図である。
【0 0 2 0】 図 6は、 図 1に示された光検出装置における第 3基板の上面 （第 1基板と対面している第 1面） の構成を示す平面図である。
【0 0 2 1】 図 7は、 図 1に示された光検出装置における第 3基板の裏面 （第 1基板と対面している第 2面） の構成を上面側から見た平面図である。
【0 0 2 2】 図 8は、 図 1に示された光検出装置における第 1基板と第 3基板 との間の第 1断面構造 （第 1実施例） を示す図である。
【0 0 2 3】 図 9は、 図 1に示された光検出装置における第 1基板と第 3基板 との間の第 2断面構造 （第 2実施例） を示す図である。
【0 0 2 4】 図- 1 0は、 図 1に示された光検出装置における第 3.基板と第 2基 板との間の X— X線断面の構造を示す図である。
【0 0 2 5】 図 1 1は、 図 1に示された光検出装置における第 1基板と第 3基 板との第 3断面構造 （第 3実施例） を示す図である。
【0 0 2 6】 図 1 2は、 図 1に示された光検出装置における容量を発生する素 子を示す回路図である。
発明を実施するための最良の形態
【0 0 2 7】 以下、 この発明に係る光検出装置の各実施例を、 図 1〜1 2を用 いて詳細に説明する。 なお、 図面の説明において同一の要素には同一の符号を付 し、 重複する説明を省略する。 【0028】 まず、 この発明に係る光検出装置の一実施例について、 図 2〜4 を用いて説明する。 図 2は、 この発明に係る光検出装置の一実施例の構成を示す 図である。 この図 2に示された光検出装置 1は、 の光検出ユニット （以下、 ユニットという） L UMを備える。 各ユニット Umは、 N個のホトダイオード PDm, i〜PDm, N、 N個のスィツチ SWm, i〜SWm> N、及び信号処理回路 60m を有する。 ここで、 Mは 1以上の整数、 Nは 2以上の整数である。 mは 1以上か つ M以下の整数である。また、以下に現れる nは 1以上かつ N以下の整数である。 【0029】 各ユニット Umに備えられているホトダイオード PDm, nは、 入 ' '射光強度に応じた電荷を発生する光検出素子である。また、スィツチ SWm;irは、 各ホトダイオード PDm, nに対応して MxN個設けられ、 スィッチ開閉に伴って、 互いに電気的に切断 Z接続が可能な第 1端と第 2端を有する。 その第 1端は、 対 応するホトダイオード PDm, nに接続され、 第 2端は共通配線 50mを介して信 号処理回路 60mの積分回路 10mに接続されている。
【0030】 共通配線 50mは、 各ュニット Umに対応して M本設けられてい る。 各共通配線 50mは、 対応するュニット Umに備えられた各ホトダイォード
P Dm, nを信号処理回路 60mの積分回路 10mに接続するために設けられている。 各共通配線 50 mは、一端が N個のスィツチ S Wm, i〜 S Wm, Nそれぞれの第 2端 に接続され、 他端が信号処理回路 60mの積分回路 10mに接続されている。 こ の共通配線 50mにより、 各ホトダイオード P Dm,が 1つの積分回路 10mに共 通に接続されるようになっている。
【003 1】 信号処理回路 60mは、 各ユニット Umに対応して M個設けられ ている。 各信号処理回路 60mは、 対応するユニット U∞に備えられた各ホトダ ィオード PDm, ttの出力信号を処理する回路であって、 積分回路 10 m、 CDS (Correlated Double Sampling：相関二重サンプリング） 回路 20m、 及びサン プルアンドホールド回路 （以下、 ホールド回路という。） 30mを有する。
【0032】 積分回路 10mは、対応する共通配線 50mと CDS回路 20mに 接続されている。 各積分回路 1 0mは、 図 3に示されたように、 アンプ A、 キヤ パシタ C、及びスィツチ SWTを有し、これらは並列に接続されている。そして、 そのスィッチ S WTが閉じることにより、 キャパシタ Cから蓄積電荷が放電され て、 出力電圧が初期化されるようになっている。 一方、 スィッチ SWTが開いて いると、 共通配線 5 0mから入力された電荷がキャパシタ Cに蓄積され、 このキ ャパシタ Cに蓄積されている電荷に応じた電圧が出力される。
【00 3 3】 CDS回路 2 C は、積分回路 1 0mとホールド回路 3 Omに接続 されている。 CDS回路 20mは、 積分回路 1 0mからの出力電圧を入力し、 そ の入力された電圧の 定時間の変動分を表す電圧をホールド回路 30mに出力す る。 ホールド回路 3 0mは、 CD S回路 2 Omからの出力電圧を入力し、 その電 圧を一定期間に亘つて保持する。
【0034】 制御回路 40は、 光検出装置 1全体の動作を制御する制御手段で ある。 制御回路 40は、 図 4に示されたように、 光検出装置 1に 1つ設けられて いる。 この制御回路 40は、 全ュニット UI〜UMを対象に、 各ユニット UMに備 えられた MxN個のスィッチ SWi, i〜SWM, Nを順次開閉させる制御を行う。 こ の開閉制御により、各ュ-ット Umの N個のホトダイォード PDm PDm.Nが、
P Dm, P'Dm, 2、„:··、 P Dm, Nまで順に 1個づっ積分回路 1 0mに接続され、 生成された電荷が各ホトダイオード PDm, nから順次出力される。 また、 制御回 路 40は、 各積分回路 1 0mに含まれるスィッチ SWTの開閉を制御して、 積分 回路 1 0mにおける初期化及び積分動作のタイミングを制御する。 さらに、 制御 回路 40は、 各 CD S回路 20m及びホールド回路 30mの動作タイミングも制 御する。
【00 3 5】 以上のような構成を有する光検出装置 1は、 基板 1 00 (第 1基 板）、 基板 200 (第 3基板)、 及び基板 300 (第 2基板） により構成されてい る（図 1及び図 4参照）。基板 200の上面側に基板 1 00を配置されるとともに、 裏面側に基板 300が配置されることにより、 光の入射方向 Lから見て、 基板 1 00、 基板 200、 及び基板 3 00が順に配置された三次元実装構造が実現され ている。
【003 6】 基板 1 00と基板 200は、 厚み方向に垂直なそれぞれの寸法、 すなわち外縁の寸法が一致する大きさを有しているが、 基板 3 00の外縁の寸法 は、 基板 200の外縁の寸法よりも小さく、 基板 200の外縁の内側に位置して いる （基板 3 00の外縁が基板 200の外縁と一致してもよい）。
【00 3 7】 基板 1 00 (第 1基板） は、 シリコン基板を含む第 1基板であつ て、該基板上に全ュニット Ui UMを構成する MxN個のホトダイオード PD^！ 〜P DM N、 及び MxN個のスィッチ SWi, I〜SWM, Nが設けられている。 図 5 に示されたように、 基板 1 00は、 光 Lが入射する面 1 00 a (光入射面） 側に おいて、 各ホトダイォード PDm, n及び対応するスィツチ SWm, nによる一画素 が MxN (M行 N列） の二次元状に配列された PDアレイを有する。 また、 基板 1 00は、第 1面 1 00 a側に、各ホトダイォード PDm, nに接続された MxN個 の金属配線 6 l i, i〜6 1M, Nと、 1〜N列までの各列 M個のスィッチ SWi, n〜 SWM, nに共通に接続された N本の金属配線 6 2 ι〜 6 2Nとを有している。
【00 3 8】 そして、 図 1に示されたように、 基板 1 00における第 1面 1 0 0 aの反対側 （第 2面 1 00 b側） には、 各ホトダイォード P Dm, nに対応し.て 設けられた MxN個のボンディングパッド 64と、各金属配線 6 2nに対応して設 けられた N個のボンディングパッド 6 6とが配置されている。 さらに、 基板 1 0 0は、 第 1面 1 00 aと第 2面 1 00 bとの間を貫通し、 各ホトダイオード PD m,nに対応して設けられた MxN個の貫通孔に貫通配線 6 7を備える。各貫通配線 6 7は、 一端が各金属配線 6 lm, nに接続され、 他端が各ボンディングパッド 6 4に接続されている。 また、 各貫通配線 6 7は、 一端が各金属配線 6 2 ^こ接続 され、他端が各ボンディングパッド 6 6に接続されている。なお、図示の都合上、 ボンディングパッド 64、 6 6及び貫通配線 6 7 (後述するバンプ 6 3、 6 5) は、ホトダイオード PDM 又は金属配線 6 2 iに対応するものだけが示されてお り、 他は省略されている。
【0039】 基板 200 (第 3基板） は、 例えばセラミックからなる第 3基板 であって、 各ホトダイオード P DM, nと信号処理回路 60mとを電気的に接続す るための配線構造を有する。 図 6に示されたように、 基板 100に対面する基板 200の第 1面 200 a (上面） 側には、 各ュニット Umに対応して設けられた
M本の共通配線 50ι〜 5 OMと、基板 100の MxN個のスィツチ SWi, i〜SW M, Nに SW開閉信号を入力するための N個のボンディングパッド 7 li〜7 INが 配置されている。 また、 各共通配線 5 Omは、 対応するユニット Umに備えられ た N個のホトダィォード？0„1,1〜？0111,1^に電気的に接続するための1^個のポン ディングパッド 5 lm, i〜5 lm, Nを有する。 さらに、図 7に示されたように、基 板 300に対面する基板 200の第 2面 200 b (裏面） 側には、 各ユニット U mに対応して設けられた M個の端子部としてのボンディングパッ K 72 ι~ 72 M と、 各ボンディングパッド 7 lnに接続された N個のボンディングパッド 73i〜 73Nが配置されている。 なお、 図 7は、 第 3基板の裏面を上面 （第 1面 200 a) 側から見た該裏面の構成を示している。
【0040】 基板 300 (第 2基板） は、 シリコン基板であって、 このシリコ ン基板には各ュ-ット Umに対応して設けられた M個の信号処理回路 60i~6 0Mと、 1個の制御回路 40 (図 1には図示せず） とが設けられている。 また、 基板 200に接続される第 1面 300 a側には、 基板 200の各ボンディングパ ッド 72mに対応して設けられた M個のボンディングパッド 81ι〜81Mと、 各 ボンディングパッド 73 nに対応して設けられた N個のポンディングパッド 821 〜82Nとが配置されている。 そして、 これらボンディングパッド 8 lmに、対応 する信号処理回路 60mの積分回路 10mが接続されている。 また、 N個のボン ディングパッド 82nには、 制御回路 40が接続されている。
【0041】 次に、 基板 100、 基板 200、 及び基板 300のそれぞれの電 気的な接続構造について、 図 1とともに、 図 8及び図 10に示された断面図を参 照して詳細に説明する。
【0042】 図 8は、 この発明に係る光検出装置の第 1実施例として、 第 1基 板である基板 100と第 3基板である基板 200の第 1断面構造を示す図である。 なお、 この第 1実施例に係る光検出装置 1では、 基本パターンが左右方向に繰り 返し示されているので、以下ではその 1つの基本パターンについてのみ説明する。 【0043】 基板 100には、 n型半導体基板の第 1面 100 a (図で上側の 面） 側に、 n型半導体基板 10 ONとともに p n接合を形成して各ホトダイォー ド PDを構成する p+領域 1 1 1と、 アイソレーション領域としての n+領域 1 1 2と力 S形成されている。 p+領域 1 1 1には金属配線 61が電気的に接続されてい る。 金属配線 61は、 絶縁膜 1 14上に形成され、 そのコンタクトホールにおい て p+領域 1 1 1に接続されている。 また、金属配線 61は、貫通配線 67も接続 されている。 貫通配線 67は、 n型半導体基板 10 ONを貫通している。 また、 貫通配線 67の通っている貫通孔の側壁には、 n型半導体基板 10 ONと貫通配 線 67を電気的に絶縁するための絶縁膜 68が形成されている。 絶縁膜 68は、 単層膜であってもよいし、 積層膜であってもよい。 また、 第 2面 10 O b側にお いて、 貫通配線 67にはボンディングパッド 64が接続されている。 さらに、 n 型半導体基板 10 ONの裏面側には、 n+型不純物層 1 21と、表面を保護するた めの絶縁性の保護層 1 22が順次形成され、 ボンディングパッド 69が保護層 1 22に開けられたコンタクトホールを通して n+型不純物層 1 21と電気的に接 続さ;^、 ォーミック接続を形成している。 この断面図では省略されているが、 各 フォトダイォードにはスィツチ SWが接続されている。
【0044】 基板 200は、 図 1の X— X線断面を表した図 10に示されたよ うに、セラミック基板 201内に埋設された M本のリポン状金属配線 9 1 〜 91 Mを有している。各金属配 f泉 9 lmは対応する共通配線 50mと、 ボンディングパ ッド 72mとに接続されている。 また、 各金属配線 9 lmは、 隣り合うもの同士 の配置間隔が、 第 1面 200 a側よりも第 2面 200 b側で狭まり、 互いに接近 するように形成されている。この構成により、共通配線 5 0∞の配置間隔よりも、 ボンディングパッド 7 2 mの配置間隔が狭くなり、 M個のボンディングパッド 7 2 mが第 2面 2 0 0 b側の中央部分に集まる。 その結果、 基板 3 0 0の外縁寸法 自体を基板 2 0 0の外縁寸法よりも小さくすることが容易になっている。さらに、 セラミック基板 2 0 1は、 内部に埋設された N本のリボン状金属配線 9 2を有し ている。 各金属配線 9 2は対応するボンディングパッド 7 1 nと、 ボンディング パッド 7 3 nとに接続されている。
【0 0 4 5】 なお、 この基板 2 0 0と基板 1 0 0の間隙には樹脂 1 5 0が充填 されている。 また、 図 8に示されたように、 ボンディングパッ-ド 6 4とボンディ ングパッド 5 1がバンプ 6 3 (第 1バンプ） を介して接続されている （以下、 基 板 1 0 0と基板 2 0 0のバンプ 6 3による接続を第 1バンプ接続という）。この第 1バンプ接続により、 基板 1 0 0における各ホトダイオード P Dm, nが基板 2 0 0における対応する共通配 f泉 5 0 mに接続される。 なお、 ボンディングパッド 6 6とボンディングパッド 7 1もバンプ 6 5を介して接続されている。
【0 0 4 6】 基板 2 0 0と基板 3 0 0の間隙にも樹脂 1 5 0が充填されている。 また、 図 1 0に示されたように、 ボンディングパッド 7 2とボンディングパッド 8 1がバンプ 9 3 (第 2バンプ） を介して接続されている （以下、 基板 2 0 0と 基板 3 0 0のバンプ 9 3による接続を第 2バンプ接続という）。この第 2バンプ接 続により、 基板 3 0 0における各信号処理回路 6 0 mが基板 2 0 0における各ボ ンディングパッド 7 2 mに接続される。 また、 ボンディングパッド 7 3とボンデ イングパッド 8 2とがバンプ 9 4を介して接続される。 このように、 光検出装置 1は、 第 1及び第 2バンプ接続により接続された 3つの基板 1 0 0、 2 0 0、 3 0 0による 3次元実装構造 （以下、 この構造を 3次元バンプ接続構造という） を 有する。
【0 0 4 7】 また、 図 8に示されたように、 基板 1 0 0の第 1面 1 0 0 a側に は、 シンチレータ 5 1 0及び遮蔽材 5 2 0が配置されている。 シンチレータ 5 1 0は、基板 100の p +領域 1 1 1の上側に設けられており、 X線等のエネルギ線 が入射すると、 そのエネルギ線に対応したシンチレーシヨン光を発生する。 遮蔽 材 520は、基板 100の 11+領域 1 1 2の上側に設けられており、 X線等のエネ ルギ線の透過を阻止するとともに、 シンチレータ 510を固定する。
【0048】 以上のような構造を有する光検出装置 1は、 以下のように作動す る。
【0049】 X線等のエネルギ線がシンチレータ 5 10に入射すると、 そのェ ネルギ線に対応するシンチレーシヨン光がシンチレータ 510から発生する。 そ のシンチレーション光は基板 100の！) +領域 1 1 1に入射し、各ホトダイォード PDにおいて、 入射したシンチレーシヨン光に対応する電荷が生成される。
【0050】 一方、 光検出装置 1では、 ホトダイオード PDによる電荷の生成 と並行して、 基板 300の制御回路 40 (図 4参照） がボンディングパッド 82 からバンプ 94を介してボンディングパッド 73に SW開閉信号を出力している。 この S W開閉信号は基板 200内の金属配線 92を介してボンディングパッド 7 1に入力され、 さらに、 バンプ 65、 ボンディングパッド 66及び貫通配線 67 を介して金属配線 62に入力される。 制御回路 40は、 この SW開閉信号の出力 制御を行うことにより、 基板 100の各スィッチ SWm, nを開閉させる。 すなわ ち、 制御回路 40は、 ボンディングパッド 82ι〜82Nを対象に SW開閉信号を 出力していて、 金属配線 62i力、ら 622、 ···、 62Nまでのそれぞれに接続され ている各列 M個のスィッチ SWi, I〜SWM, 1を同時に開閉させ、 この M個のスィ ツチ SWl, n~SWM, nの開閉動作を一定周期で N回繰り返す。
【005 1】 スィッチ SWのこの一連の開閉動作により、 各列 M個のホトダイ ォード PDからの入射シンチレーション光に対応する電荷の出力が N回 （ホトダ ィォード PDi, i〜PDM, iからの出力、ホトダイォード PDi, 2〜PDM, 2力 らの 出力…ホトダイォード PD^N PDM.Nからの出力までの N回）行われる（以下、 この各列 M個のホトダイォード PDから出力される各回の電荷を電荷群という）。 【0052】 そして、 各電荷群は、 それぞれ金属配線 6 1、 貫通配線 67、 ポ ンディングパッド 64、 及ぴバンプ 63を経て、 基板 200の M本の共通配,線 5 0i〜50Mに接続された、対応するボンディングパッド 5 li, i〜51M, Nに入力 される。 さらに、 各電荷群は、 共通配線 5 (^〜 50Mを介して、 基板 200内の 対応する金属酉己線 9 : 〜91Mと、 ボンディングパッド 72ι~72M, 及びバン プ 93を介して、 ボンディングパッド 8 1ι〜 8 1Mに入力され、 そこから] VI個の 積分回路 10mにそれぞれ入力される。 ここで、 各積分回路 10mのスィッチ S WTが開いていれば、 各電荷群の電荷はそれぞれのキャパシタ Cに蓄積される。 このような動作が N回に分けて順次繰り返される。 すると、 各積分回路 l'0mに は、対応するュ-ッ Umに備えられた N個のホトダイォード PDm, i〜PDm, N から出力された電荷が蓄積される。 そして、 その各積分回路 1 (^〜丄 0Mの出力 端から、 キャパシタ cに蓄積されている電荷に応じた （比例した） 電圧が出力さ れることになる。 さらに、 基板 300上の CDS回路 20m力、ら、積分回路 1 Om における出力電圧の一定時間の変動分を表す電圧が出力され、 基板 300上のホ 一ルド回路 3 Omにおいて、 CDS回路 2 Omから出力された電圧が一定期間に 亘つて保持される。
【0053】 以上のように、 光検出装置 1は、 各ホトダイォード P Dm nと信 号処理回路 6 Omとを接続するための共通配線 50m、 及び金属配線 9 lmを有す る基板 200を基板 100と基板 300の間に介在しているので、 基板 100、 基板 200上に引き回される配線の長さを短縮することができる。 また、 基板 1 00と基板 200が第 1バンプ接続により電気的に接続され、 基板 200と基板 300が第 2バンプ接続により電気的に接続されている。 したがって、 当該光検 出装置 1は、 基板 100における各ホトダイォード P Dm, nから基板 300にお ける積分回路 10mまでの電荷移動経路が短縮されるので、 経路上の配線におけ る寄生容量を小さくすることができ、 各積分回路 1 Omからの出力電圧に含まれ るノイズを小さくすることができる。 これにより当該光検出装置 1では、 正確な 光検出を行うことができる。
【0 0 5 4】 ところで、 光検出装置からの出力信号に含まれるノイズ N sは、 図 1 2に示されたように、 積分回路におけるキャパシタ Cの静電容量 C f に反比 例し、 複数のホトダイォードの合成静電容量 C d及び寄生容量 C Vを加え合わせ た容量 C tに比例する。 すなわち、 N S ocC tZC f 、 C t = (C d + C v) で あるから、 寄生容量の増大はノイズ N sの増大につながる。
【0 0 5 5】 これに対し、 当該光検出装置 1では、 基板 1 0 0と基板 3 0 0と がセラミック等からなる基板 2 0 0を介在させて配置されているので、 基板 3 0 0 (シリコン基板） 上を引き回される配線の長さが短縮され、 寄生容量 C vを少 なくすることができる。 そのため、 積分回路 1 omから出力される電圧に含まれ るノィズが小さく、 正確な光検出をすることができる。
【0 0 5 6】 また、 基板 2 0 0は、 絶縁性に優れたセラミック基板からなる。 そのため、 基板 2 0 0は、 セラミック基板内における各金属配線 9 1が電気的に 分離される。 したがって、 当該光検出装置 1は、 1枚の基板 2 0 0により、 複数 のュニット UI〜UMに含まれる各ホトダイォード P DM, i〜PDm, Nを対応する 信号処理回路 6 Omに個別に接続することができる。
【0 0 5 7】 さちに、 当該光検出装置 1では、 基板 1 0 0と基板 2 0 0の各寸 法よりも、 基板 3 0 0の寸法が小さく、 しかも、 基板 1 0 0には PDアレイが形 成されるが、 各 PDアレイから出力される信号を処理する信号処理回路 6 Omは 基板 3 0 0に設けられ、 基板 1 0 0には設けられていない。 そのため、 複数の基 板 1 0 0について、 相互の間隔を狭めて基板 1 0 0同士を極めて接近させ、 ある いは相互に接触させて配列することができる。したがって、当該光検出装置 1は、 画素数の増加や高密度化が可能である。
【0 0 5 8】 さらに、 当該光検出装置 1は、 PDアレイが形成される基板 1 0 0と、 信号処理回路 6 0mが形成される基板 3 0 0とをそれぞれに最適な製造プ ロセスにより製造することができる点でも好ましい。 【0 0 5 9】 そして、 この発明に係る光検出装置の一実施例は、 上記文献 1に 記載された従来の光検出装置と比較して、 以下のような利点をも有する。 すなわ ち、 従来の光検出装置では、 第 1基板と第 2基板とがワイヤボンディングで接続 されることから、 第 1基板上にシンチレータを配列する際、 ワイヤボンディング のためのパッドの上方にシンチレータを配置することができない。 シンチレータ を配置するとしたら、 そのシンチレータの形状を他と異なるようにしなければな らない。 そのため、 従来の光検出装置は、 複数の第 1基板が配置されるとき、 各 第 1基板内のホトダイオードの光検出感度が一様ではなくなる。 また、 従来の光 検出装置は、 複数の第 1基板が配置されるとき、 該第 1基板の横に第 2基板が置 かれるため（隣り合う第 1基板の間に第 2基板が置かれる）、各第 1基板における ホトダイオードは一様なピッチでは配列され得なレ、。
【0 0 6 0】 これに対し、 この発明に係る光検出装置は、 基板 2 0 0と基板 3 0 0とが第 2バンプ接続により接続されることにより、 シンチレータの形状はす ベて同一にすることができる。 また、 基板 2 0 0よりも基板 3 0 0を小さくする ことができるので、 基板 1 0 0はほぼ隙間無く敷き詰められた状態で並べられる ことができ、 複数の基板 1 0 0における各ホトダイォードを一様なピッチで配列 することも可能になる。
【0 0 6 1】 図 9は、 この発明に係る光検出装置の第 2実施例として、 第 1基 板である基板 1 0 2と第 3基板である基板 2 0 0の第 2断面構造を示す図である。 なお、 この第 2実施例に係る光検出装置 2は、 上述の第 1実施例に係る光検出装 置 1と比較して、 第 1基板の構造が相異する一方、 基板 2 0 0 (第 3基板） 及び 基板 3 0 0 (第 2基板） は同じ構造を有するため、 以下の説明では、 基板 1 0 2 の説明を中心に行い、 基板 2 0 0と基板 3 0 0の説明は省略ないし簡略化する。 この図 9においても、左右方向に基本パターンが繰り返されて示されているので、 以下では 1つの基本パターンについてのみ説明する。
【0 0 6 2】 第 1基板である基板 1 0 2は、 n型半導体基板の第 1面 1 0 2 a 側に、電荷再結合を防止するための n +型アキュムレーシヨン層 1 5 1と、表面を 保護するための絶縁性の保護層 1 5 2とが形成されている。また、基板 1 0 2は、 第 2面 1 0 2 b側に、 n型半導体基板 1 0 2 Nと共に p n接合を形成してホトダ ィォード P Dを構成する p +領域 1 6 1と、 アイソレーション領域としての n +領 域 1 6 2とが形成され、これらを被覆する保護層 1 6 3が形成されている。また、 第 2面 1 0 2 b側には、 p +領域 1 6 1と電気的に接続されたボンディングパッド 1 6 4が形成され、 各ボンディングパッド 1 6 4にバンプ 1 6 5が接続されてい る。 そして、 バンプ 1 6 5が基板 2 0 0におけるボンディングパッド 5 1に接続 されている。 基板 1 0 2と基板 2 0 0との間隙は樹脂 1 5 0が充填されている。 n +領域 1 6 2には、 ボンディングパッド 1 6 6が形成されている。
【0 0 6 3】 また、 基板 1 0 2の第 1面 1 0 2 a側には、 シンチレータ 5 1 0 及び遮蔽材 5 2 0が配置されている。 シンチレータ 5 1 0は、 基板 1 0 2の p + 領域 1 6 1の上方に設けられており、 X線等のエネルギ線が入射すると、 そのェ ネルギ線に対応したシンチレーシヨン光を発生する。 遮蔽版 5 2 0は、 基板 1 0 2の n+領域 1 6 2の上方に設けられており、 X線等のエネルギ線の透過を阻止す るとともに、 シンチレータ 5 1 0を固定する。 また、 基板 1 0 2は、 p +領域 1 6 1の形成部分において、第 1面側がエッチングされ、 p +領域 1 6 1の形成部分に おける厚みが薄くなっている。
【0 0 6 4】 この第 2実施例に係る光検出装置 2 (図 9 ) では、 X線等のエネ ノレギ if泉がシンチレータ 5 1 0に入射すると、 そのシンチレータ 5 1 0がシンチレ ーシヨン光を発生する。 そのシンチレーシヨン光が第 1面側から基板 1 0 2内を 透過して P +領域 1 6 1に入射すると、第 1面 1 0 2 aの裏面である第 2面 1 0 2 b側におけるホトダイォードで電荷が発生する。 その電荷はボンディングパッド 1 6 4、 バンプ 1 6 5を介して基板 2 0 0に入力され、 これ以降、 当該光検出装 置 2は、 上述のような第 1実施例に係る光検出装置 1と同様に電荷を積分回路 1 0のキャパシタ Cに蓄積する。 そして、 積分回路 1 0の出力端から、 キャパシタ cに蓄積されている電荷に応じた電圧が出力される。
【0 0 6 5】 この第 2実施例に係る光検出装置 2の場合も、 各基板 1 0 2、 2 0 0、 3 0 0が第 1実施例に係る光検出装置 1と同様の第 1及び第 2バンプ接続 により接続されているので、基板 1 0 0における各ホトダイオード P Dm,nから、 基板 3 0 0における積分回路 1 O mへ至るまでの電荷移動経路が短縮される。 そ のため、 経路上の配線における寄生容量を小さくすることができるので、 各積分 回路 1 omからの出力電圧に含まれるノイズが小さくなる。 これにより、 当該光 検出装置 2でも正確な光検出が行える。 当該光検出装置 2は、 その他の作用効果 'も第 1実施例に係る光検出装置 1と同様に奏する。
【0 0 6 6】 図 1 1は、 この発明に係る光検出装置の第 3実施例として、 第 1 基板である基板 1 0 3と第 3基板である基板 2 0 0の第 3断面構図を示す図であ る。図 1 1に示された基板 1 0 3は、第 1実施例における基板 1 0 0と比較して、 n型半導体基板 1 0 3 1^の第1面1 0 3 a側におけるホトダイオード P Dの配置 間隔よりも、 第 2面 1 0 3 b側におけるバンプ 6 4の配置間隔と、 基板 2 0 0に おけるボンディングパッド 5 1の配置間隔とが短い点で相違している。 さらに、 ボンディングパッド 6 4は、 貫通配線 6 7との接続位置からバンプ 6 3との接続 位置までが必要に応じて長く形成されている。 また、 貫通配線 6 7が貫通してい る貫通孔の側壁には、 基板 1 0 3と貫通配線 6 7を電気的に絶縁するための絶縁 膜 6 8が形成されている。 絶縁膜 6 8は、 単層膜であってもよいし、 積層膜であ つてもよい。 なお、 ボンディングパッド 6 9についてもボンディングパッド 5 1 と同様に配置されている。 また、 図 8に示された第 1実施例に係る光検出装置 1 においても、 第 1基板である基板 1 0 0におけるホトダイオード P Dの配置間隔 よりも、第 1バンプ接続を構成するバンプ 6 4、 5 1の配置間隔が短くてもよい。 【0 0 6 7】 この発明は、上述のような実施例に限定されるものではなく、種々 の変形が可能である。 例えば、 第 1基板 （基板 1 0 0、 1 0 2、 1 0 3 ) 及び第 3基板 （基板 2 0 0 ) それぞれの断面構造は、 図 8、 図 9、 図 1 1それぞれに示 された構造以外でもよく、 これらには限定されない。 また、 第 2基板 （基板 3 0 0 ) には、 さらに他の回路、 例えば、 ホールド回路 3 0 mからの出力電圧の AZ D変換を行う AZD変換回路等が設けられていてもよい。
【0 0 6 8】 上述の実施例では、 第 3基板 （基板 2 0 0 ) としてセラミック基 板が説明されているが、 この第 3基板は絶縁性材料で形成すればよく、 セラミツ ク基板には限られない。 例えば、 ガラスや、 ポリイミド等の有機材料、 これらの 複合材料からなる基板でもよ!、。
【0 0 6 9】 また、 上述の各実施例では、 第 1基板 （基板 1 0 0、 1 0 2、 1 0 3 ) と第 3基板 （基板 2 0 0 )、 又は、 第 3基板 （基板 2 0 0 ) と第 2基板 （基 板 3 0 0 ) を接続するのにバンプを用いているが、 半田や、 バンプと異方性導電 性フィルム A C F、 異方性導電性樹脂 A C P、 非導電性樹脂 N C Pとの組み合わ せであってもよい。
【0 0 7 0】 以上の本発明の説明から、 本発明を様々に変形しうることは明ら かである。 そのような変形は、 本発明の思想および範囲から逸脱するものとは認 めることはできず、 すべての当業者にとって自明である改良は、 以下の請求の範 囲に含まれるものである。
産業上の利用可能性
【0 0 7 1】 この発明は、 光検出素子が配置された第 1基板と信号処理回路が 配置された第 2基板との間に、 絶縁性材料からなる配線用の第 3基板が介在して いるので、 第 1又は第 2の基板上における配線の長さを短縮することができ、 電 荷移動経路上の配線における寄生容量の小さい光検出装置へ適用される。

Claims

請求の範囲
1 . 複数の光検出素子が表面に設けられた第 1基板と、
前記光検出素子それぞれの出力信号を処理するための信号処理部が表面に設け られた第 2基板と、 そして、
前記第 1及び第 2基板との間に位置し、 該第 1基板に対面した第 1面と該第 2 基板に対面した第 2面を有する第 3基板であって、 前記第 1面上に設けられかつ 前記光検出素子それぞれと電気的に接続された共通配線と、 前記第 2面上に設け られかつ前記共通配線と電気的に接続されるとともに前記信号処理部と電気的に 接続された端子部とを有する第 3基板を備えた光検出装置。
2 . 請求項 1記載の光検出装置は、 さらに、
前記第 1基板と第 3基板との間に設けられ、 前記光検出素子それぞれと前記共 通配線とを電気的に接続する第 1バンプと、 前記第 3基板と前記第 2基板との間 に設けられ、 前記信号処理部と前記端子部とを電気的に接続するための第 2バン プを備える。
3 . 請求項 1又は 2記載の光検出装置において、
前記第 3基板は、 前記共通配線と前記端子部とを接続する内部配線がセラミツ ク基板内に埋設された構成を有する。
4 . 請求項 1〜 3のいずれか一項記載の光検出装置において、
前記第 3基板の第 1面上に設けられた前記共通配線は、 所定間隔で配置された 複数の配線要素を含み、 前記第 3基板の第 2面上に設けられた前記端子部は、 前 記複数の配線要素の配置間隔よりも狭い間隔で配置された複数の端子を含む。
5 . 請求項 1〜4のいずれか一項記載の光検出装置において、
前記第 1基板は、 前記各光検出素子に接続された複数のスィッチを備え、 そし て、
前記光検出装置は、 前記スィツチそれぞれを順次開閉させる制御部を備える。
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