WO2005013107A1 - 半導体装置及び半導体装置の駆動方法 - Google Patents

半導体装置及び半導体装置の駆動方法 Download PDF

Info

Publication number
WO2005013107A1
WO2005013107A1 PCT/JP2004/010325 JP2004010325W WO2005013107A1 WO 2005013107 A1 WO2005013107 A1 WO 2005013107A1 JP 2004010325 W JP2004010325 W JP 2004010325W WO 2005013107 A1 WO2005013107 A1 WO 2005013107A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock signal
semiconductor device
circuit
circuits
variable delay
Prior art date
Application number
PCT/JP2004/010325
Other languages
English (en)
French (fr)
Inventor
Kiyoshi Kato
Original Assignee
Semiconductor Energy Laboratory Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co., Ltd. filed Critical Semiconductor Energy Laboratory Co., Ltd.
Priority to CN2004800222552A priority Critical patent/CN1833212B/zh
Priority to JP2005512477A priority patent/JPWO2005013107A1/ja
Priority to KR1020067001644A priority patent/KR101102371B1/ko
Publication of WO2005013107A1 publication Critical patent/WO2005013107A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks

Definitions

  • the present invention relates to a semiconductor device having a function of correcting a phase shift of a clock signal due to a propagation delay and a method for driving a semiconductor device.
  • the propagation delay time of a clock signal is less likely to suppress wiring capacitance. Tends to be longer. Therefore, it is indispensable to determine the correct propagation delay time at the design stage and confirm the operation by simulation to improve yield and secure frequency characteristics.
  • an object of the present invention is to provide a semiconductor device and a method for driving the semiconductor device, which can suppress variations in clock signals. Means for solving the problem
  • a propagation delay time of each of the plurality of clock signals is completely fixed at a design stage.
  • a circuit variable delay circuit
  • the variable delay circuit is used to correct the variation in the propagation delay time so that the circuit provided at the subsequent stage of the variable delay circuit can operate normally under desired conditions. Specifically, the phase of each clock signal is controlled.
  • a clock signal is a control signal that determines the timing of basic operation of a semiconductor device, and a semiconductor device can perform its original function only after a clock signal is input. Therefore, it is usually impossible to set the balance of the propagation delay of the clock signal corresponding to the setting before the semiconductor device functions. Since the variable delay circuit included in the semiconductor device of the present invention can be controlled by a system different from a circuit that performs a basic operation, the propagation delay of a clock signal can be balanced in the semiconductor device.
  • the variable delay circuit is provided with a plurality of elements (delay elements) capable of delaying a clock signal, and a circuit provided with a switching element capable of selecting one or more of the plurality of delay elements ( Selector) is provided.
  • the clock signal input to the variable delay circuit is delayed in propagation by the delay element selected by the selector, and the phase is not shifted backward. And output to the subsequent circuit.
  • the degree of the propagation delay is determined by the number of delay elements selected by the selector and the propagation delay time generated by each delay element. Thus, if the delay element to be selected is determined so that the circuit provided at the subsequent stage of the selector operates normally under the desired conditions, the variation in the propagation delay time that cannot be grasped at the design stage can be reduced. The correction can be performed after the semiconductor device is actually formed.
  • the signal to be used for suppressing the variation of the propagation delay is not limited to the clock signal.
  • the clock signal it is important to suppress variations due to delay between signals for various control signals used in a wide area in the chip, and the present invention can be applied. .
  • the optimum delay element to be selected can be determined while actually selecting the delay element and confirming the operation state of the semiconductor device.
  • the information is stored in a memory or the like, so that an optimum delay element can be selected when the semiconductor device is operated for its intended purpose.
  • an inverter, a buffer, a resistor, or the like can be used as a delay element.
  • the logic element that can be used as the delay element is not limited to the above element, and may be any element that can be delayed while maintaining the cycle of the clock signal.
  • the semiconductor device included in the category of the present invention includes all kinds of semiconductor devices such as an integrated circuit such as a microprocessor and an image processing circuit, a semiconductor display device, and the like.
  • Semiconductor display devices include a liquid crystal display device, a light emitting device having a light emitting device typified by an organic light emitting device (OLED) in each pixel, a DMD (Digital Micromirror Device), a PDP (Plasma Display Panel), and a FED (Field
  • Emission Display and other display devices having a circuit element using a semiconductor film in a driver circuit are included in the category.
  • FIG. 1 is a block diagram of a variable delay circuit according to the present invention and a timing chart of a clock signal.
  • FIG. 2 is a block diagram showing a configuration of a variable delay circuit.
  • FIG. 3 is a block diagram showing a configuration of a semiconductor device of the present invention and a timing chart of a clock signal.
  • FIG. 4 is a flowchart for optimizing a propagation delay time.
  • FIG. 5 is a block diagram showing a configuration of a semiconductor device of the present invention.
  • FIG. 6 is a block diagram showing a configuration of a variable delay circuit.
  • FIG. 7 is a block diagram showing a configuration of a variable delay circuit.
  • FIG. 8 is a circuit diagram of a variable delay circuit.
  • FIG. 9 is a block diagram of a CPU, which is one of the semiconductor devices of the present invention.
  • FIG. 10 is a diagram of an electronic apparatus using the semiconductor device of the present invention.
  • variable delay circuits 200 variable delay circuits, 201_1 delay elements, 201_2 delay elements, 201_3 delay elements, 201_n delay elements, 202_1 switching elements, 202_2 switching elements, 202_3 switching elements, 202_4 switching elements, 202_ (n + 1 ) Switching element, 203 selector, 204 decoder, 205 register, 210 buffer 220-1 inverter, 220-2 inverter, 220-3 inverter, 220-4 inverter, 300 semiconductor device, 301 internal clock generator, 302a circuit A, 302b Circuit B, 302c Circuit C, 303a Variable delay circuit, 303b Variable delay circuit, 303c Variable delay circuit, 500 chips, 501 Internal clock generator, 502a Circuit A, 502b Circuit B, 502c Circuit C, 503a Variable delay circuit, 503b Variable delay circuit, 503c Variable delay circuit, 504 ROM I / F, 510 chips, 511 ROM, 600 Variable
  • a variable delay circuit 100 receives a selection signal capable of controlling a propagation delay time by selecting a delay element, and a clock signal CLK (IN) before correction.
  • the variable delay circuit 100 outputs a clock signal CLK (OUT) whose propagation delay time is controlled by the selection signal.
  • the propagation delay time controlled by the selection signal includes a clock signal CLK (INO) having an ideal phase for operating the semiconductor device under desired operating conditions, and a clock actually obtained after forming the semiconductor device. It is determined by the time difference or phase difference that occurs with the signal CLK (IN).
  • An ideal clock signal CLK (INO), a clock signal CLK (IN) actually obtained after forming the semiconductor device, and a clock signal CL K (OUT) corrected by the variable delay circuit 100 The difference in time between the two will be described with reference to the timing chart shown in FIG. 1B as an example.
  • the cycle of the clock signal CLK (IN0) at the design stage of the semiconductor device is, for example, 10d, and the clock signal CLK (INO) and the semiconductor device are formed.
  • the time difference between the clock signal CLK (IN) actually obtained after the generation is 2d. That is, it is assumed that the rising edge of the clock signal CLK (INO) occurs at the timing when the propagation delay time 2 d elapses from the rising edge of the edge of the clock signal CLK (INO).
  • the clock signal CLK (OUT) output from the variable delay circuit 100 is delayed by exactly one cycle (10d) as compared with the ideal clock signal CLK (INO), and as a result, The rising edges are synchronized.
  • the range of the propagation delay time that can be set can be determined, for example, to a range in which the semiconductor device is estimated to operate reliably in the design stage.
  • the range of the propagation delay time should be designed so as to cover the variation in the propagation delay time during manufacturing.
  • FIG. 2 shows one embodiment of a more specific configuration of the variable delay circuit 200 provided in the semiconductor device of the present invention.
  • the variable delay circuit 200 shown in FIG. 2 includes a selector including a delay element 201-1—201—n and a switching element 202—1—202— (n + 1) for selecting one or a plurality of the delay elements.
  • the decoder 203 decodes a selection signal for selecting one of the switching elements 202 and one of the switching elements 202 — 202_ (n + l), and supplies the signal to the selector 203 and stores the selection signal in the variable delay circuit 200.
  • a register 205 for storing.
  • the selector 203 can select the delay elements 201_1-201_n according to the selection signal.
  • the register 205 for storing the selection signal need not necessarily be provided in the variable delay circuit 200, and may be replaced by a register provided separately from the variable delay circuit. Before the selection signal is input to the register 205, the reset signal The register 205 may be initialized.
  • the delay element selected by the switching element 202—1—202— (n + 1) As a result, the clock signal (IN) is delayed, and supplied to the subsequent circuit of the variable delay circuit 200 as the clock signal CLK (OUT). It is assumed that the propagation delay times obtained by delay elements 201_1 201_n are respectively ⁇ ⁇ .
  • the propagation delay time d is ideally 0, and the input clock signal CLK (IN) is
  • the switching element 202 3 on the output side of the delay element 2012 is selected.
  • the delay elements 201-1 and 201-2 are selected, and the propagation delay time d is not
  • FIG. 3A is a block diagram illustrating one embodiment of a semiconductor device of the present invention.
  • a reference clock signal CLK as a reference is input to the semiconductor device 300, and the internal clock generation unit 301 converts the frequency, amplitude, and the like to specific values, and generates a clock signal CL K (IN) as It is supplied to the circuit A302a, the circuit B302b, and the circuit C302c.
  • the semiconductor device 300 is provided with variable delay circuits 303a, 303b, 303c corresponding to the circuits A302a, B302b, and C302c, respectively.
  • the internal clock generator 301 converts the frequency, amplitude, and the like of the reference clock CLK to specific values, but the semiconductor device of the present invention is not limited to this configuration.
  • the circuit A302a, circuit B302b, and circuit C302c are supplied as input clock signals CLK (IN) as they are.
  • the clock signal CLK (IN) output from the internal clock generation unit 301 is different from the clock signal CLKa (IN), the clock signal CLKb (IN), and the clock signal CLK having different phases due to variations in propagation delay time. It is assumed that CLKc (IN) is input to the variable delay circuits 303a, 303b, and 303c.
  • FIG. 3B shows a timing chart of each clock signal. As shown in FIG. 3 (B), the period of the clock signal CLK (IN) is 10d, the clock signal CLK (IN) is 3d, the clock signal CLKa (IN) is 3d, and the clock signal CLKb (IN) is Assume that 2d, clock signal CLKc (IN) is 5d, and propagation delay time occurs.
  • the rising edge of the clock signal CLKa (OUT), the clock signal CLKb (OUT), and the clock signal CLKc (OUT) input to each circuit is the rising edge of the clock signal CLK (IN).
  • CLKa (IN) and the clock signal CLKb (IN) are delayed according to the clock signal CLKc (IN) with the most delay.
  • variable delay circuit 303a delays the clock signal CLKa (IN) by 2d and supplies it to the subsequent circuit A302a as the clock signal CLKa (OUT).
  • variable delay circuit 303b delays the clock signal CLKb (IN) by 3d and supplies it to the subsequent circuit B302b as the clock signal CLKb (OUT).
  • the clock signal CLKc (I N) is supplied as it is to the subsequent circuit C302c as the clock signal CLKc (OUT).
  • the rising edge forces of the clock signal CLKa (OUT), the clock signal CLKb (OUT), and the clock signal CLKc (OUT) are all synchronized. As described above, it is most desirable to completely synchronize the rising edges, but it is sufficient that the rising edge is adjusted so that the semiconductor device operates under desired conditions.
  • FIG. 4 is a flowchart showing a flow of optimizing the propagation delay time. Optimization of the propagation delay time is started. First, one propagation delay time is selected by the selection signal. Here, it is assumed that the shortest propagation delay time d is selected. And the propagation delay time d
  • the semiconductor device is operated under desired operating conditions in accordance with the clock signal CLK delayed by 0. At this time, if it is determined that there is no problem in the operation state of the semiconductor device, the optimization ends, and the propagation delay time of the variable delay circuit is determined to be d. If there is a problem
  • a propagation delay time d longer than d is selected.
  • the body device is operated under desired operating conditions. At this time, if it is determined that there is no problem in the operation state of the semiconductor device, the optimization is completed, and the propagation delay time of the variable delay circuit is determined to be d.
  • the operation may be confirmed by optimizing the propagation delay time of another variable delay circuit and then optimizing the propagation delay time of the variable delay circuit again.
  • a selection signal for selecting the propagation delay time in the variable delay circuit can be stored in a register or the like.
  • the optimization of the propagation delay time may be performed before the semiconductor device is shipped as a product, or may be performed after the semiconductor device is shipped. In the former case, it is necessary to provide a nonvolatile memory in which the optimum propagation delay time is stored as data in the semiconductor device. The latter In this case, it may be performed automatically at a predetermined timing such as when the power is turned on, or may be manually performed by the user.
  • FIG. 5 is a block diagram showing one embodiment of a semiconductor device of the present invention in which data for setting a propagation delay time in a variable delay circuit is read from a nonvolatile memory.
  • FIG. 5 when the internal B clock is generated in the chip 500, the circuit A502a, the circuit B502b, and the circuit C502c, and the variable delay circuits 503a, 503b, and 503c corresponding to the circuit A502a, the circuit B502b, and the circuit C502c, respectively.
  • a ROM interface (ROM I / F) 504 is provided.
  • the chip 510 has a ROM 511.
  • the ROM 511 stores data of the propagation delay time used in the variable delay circuits 503a, 503b, 503c, or data of the delay elements selected in the variable delay circuits 503a, 503b, 503c.
  • Reading from the ROM 511 is automatically performed after the reset operation of the chip 500 or as part of the reset operation. From the ROM 511, data including the selection signal corresponding to each of the variable delay circuits 503a, 503b, and 503c is read as information, and written to the registers in the corresponding variable delay circuits 503a, 503b, and 503c via the ROM I / F 504. . During the reset operation, the registers in the variable delay circuit may be initialized before reading from the ROM 511.
  • variable delay circuits 503a, 503b, and 503c the selector operates according to the data stored in the register, and the propagation delay time can be set.
  • FIG. 6 is a block diagram showing the configuration of the variable delay circuit according to the present embodiment.
  • the variable delay circuit 600 of this embodiment includes a delay element 601_1 601_n, a selector 602 provided with a switching element 602_1-602_ (n + l) for selecting the delay element, and also selects the delay element. And a selector 603 provided with a switching element 603-1-603-(n + 1).
  • variable delay circuit 600 of the present embodiment includes a decoder 604 for decoding a selection signal for selecting one of the switching elements 602-1-602-(n + 1) and supplying the same to the selector 602, and a switching element 603 1—Selection signal to select one of 603 (n + 1) Decoder 605 for decoding the signal and supplying it to the selector 603, and a register 606.
  • the selectors 602 and 603 can select the delay elements 601-1-1-601-n according to the selection signal.
  • the register 606 for storing the selection signal does not necessarily need to be provided in the variable delay circuit 600, and may be replaced by a register provided separately from the variable delay circuit 600.
  • the selection signal is written to register 606.
  • the register 606 Before writing the selection signal to the register 606, the register 606 may be initialized by a reset signal.
  • the selection signal written in the register 606 is supplied to the decoders 604 and 605.
  • the decoders 604 and 605 decode the selection signal and supply the same to the selectors 602 and 603.
  • a switching element is selected by the decoded selection signal.
  • the switching elements selected in the selectors 602 and 603 are connected in series with each other, and the respective delay elements 601-1-1-601-n may be interposed therebetween.
  • the switching element 602-1 is selected, the switching element 603-1 connected in series is selected, and the input clock signal CLK (IN) is directly input to the clock signal CLK (IN) without a delay element. OUT) to the subsequent circuit. Therefore, in this case, the propagation delay time d is ideally zero.
  • switching element 602-2 is selected
  • the switch 603-2 connected in series via the delay element 601-1 is selected, and the input clock signal CLK (IN) force Propagation delay time d is idealized by the delay element 601-1
  • the clock signal CLK (OUT) delayed by ⁇ is
  • the propagation delay time is as shown in Table 2 below. Can be controlled so that
  • the selector is provided on both the input side and the output side of the delay element 601-1-1-601- ⁇ , but the selector may be provided only on the output side.
  • FIG. 7 is a block diagram showing the configuration of the variable delay circuit according to the present embodiment.
  • the variable delay circuit 700 of this embodiment includes a delay element 701_1701_ ⁇ and a selector 704 for selecting the delay element.
  • the selector 704 has switching elements 702_1-702_ ⁇ .
  • the variable delay circuit 700 of this embodiment has a register 706 for storing a selection signal for selecting the switching elements 702_1-702_ ⁇ .
  • the register 706 for storing the selection signal does not necessarily need to be provided in the variable delay circuit 700, and may be replaced by a register provided separately from the variable delay circuit 700.
  • each delay element 701-1-701- ⁇ is selected by each switching element 702-1-702- ⁇ , and the input of the delay element at the subsequent stage is selected. It is connected to the input side or the output side of the variable delay circuit 700.
  • each of the delay elements 701-1-701- ⁇ can be independently selected, and a plurality of each of the delay elements 701-1-701- ⁇ can be selected.
  • the delay elements can be selected at random, and the propagation delay time can be set more finely with fewer delay elements than in the variable delay circuits shown in FIGS.
  • the propagation delay time d is ideally zero. Also for example If only the switching element 702-1 selects the output side of the corresponding delay element 701-1, only the delay element 701-1 is selected, so that the propagation delay time d is ideally ⁇
  • ⁇ : ⁇ : ⁇ : ... : ⁇ 2 °: 2 1: 2 2: ...: 2 ⁇ 1 or be with, 2 eta phase propagation delay
  • the time can be set.
  • FIG. 8 shows only the selector 203 and the delay elements 201-1 to 201-3.
  • each of the delay elements 201-1-201-3 has three buffers 210.
  • the number of buffers used for the delay elements 201-1-201-3 is not limited to three, and may be a single buffer or a plurality other than three.
  • the elements used for the delay elements 201-1-201-3 are not limited to buffers, but may be other elements such as inverters and resistors.
  • the buffer used for each of the delay elements 201 1 to 2013 3 is used. Even if the number of fas are all the same, it is possible to have different numbers of buffers.
  • the selector 203 has switching elements 202-1-20-2-4 using transmission gates, and further has inverters 220_1220_4 corresponding to the respective switching elements 202-1-202-4. Te, ru.
  • the switching of switching elements 202_1-202_4 is controlled by the decoded selection signal from decoder 204 and the signal obtained by inverting the selection signal by inverters 220_1 220_4, and delay element 201_1 201_3 is selected.
  • propagation delay time caused by delay element 201_1 is ⁇
  • the propagation delay time caused by delay element 201_2 is ⁇
  • the propagation delay time caused by delay element 201_3 is ⁇
  • FIG. 9 shows a configuration of a CPU according to the present embodiment.
  • the CPU shown in Fig. 9 has an arithmetic circuit (ALU: Arithmetic logic unit) 901, ALU Controller 902, Instruction Decoder 903, Interrupt
  • ALU Arithmetic logic unit
  • ALU Controller 902 Arithmetic logic unit
  • Instruction Decoder 903 Interrupt
  • Ontroller904 Timing Controller905, Register906, Register Controller907, NOS interface (Bus I / F) 908, rewritable ROM909, ROM interface (ROM
  • IZF Mainly with 920.
  • ROM909 and ROM I / F920 may be provided on separate chips.
  • the CPU illustrated in FIG. 9 is merely an example in which the configuration has been simplified, and an actual CPU may have various configurations depending on the application.
  • ALU Controller902, Interrupt Controller904, Register Controller 907 and Timing Controller 905 perform various controls based on the decoded instruction. Specifically ALU
  • Controller 902 generates a signal for controlling the operation of ALU 901. Also,
  • the interrupt controller 904 determines and processes an interrupt request from an external input / output device or a peripheral circuit from the priority or the mask state during execution of the program of the CPU.
  • the controller 907 generates the address of the register 906, and reads and writes the register 906 according to the state of the CPU.
  • Timing Controller 905 is ALU901, ALU
  • the Timing Controller 905 includes an internal clock generation unit that generates an internal clock signal CLK2 based on the reference clock signal CLKl, and supplies the clock signal CLK2 to the various circuits.
  • variable delay circuits 910 to 915 for correcting the delay of the clock signal CLK2 supplied from the Timing Controller 905 include ALU901 and ALU.
  • each variable delay circuit is read out by the ROM 909 ROM I / F 920 immediately after the reset operation or as part of the reset operation, and is written into the register in each variable delay circuit. This operation is an operation before the CPU is started. After the setting of each variable delay circuit is completed, the CPU starts reading the initial instruction. Note that it is acceptable to set the initial value by the reset signal of the register in each variable delay circuit to the expected value estimated at the design stage. If the variation of the clock signal is kept within the allowable range during chip manufacturing, operation is possible only by initialization with a reset signal.
  • the clock signal supplied to the ROM IZF920 is different from the clock signal supplied to other blocks of the CPU. They need not be the same.
  • the Timing Controller 905 Since the setting of the variable delay circuit is performed once at the beginning of the reset operation, the Timing Controller 905 generates a relatively low-speed clock signal that can be operated more reliably than the narrow high-speed clock signal in the design magazine. It may be generated and used.
  • the clock signal input terminal can be a different system.
  • variable delay circuits 910 to 915 By providing the variable delay circuits 910 to 915, the CPU can be operated under desired conditions even if the propagation delay of the internal clock signal CLK2 varies. Note that the variable delay circuits 910 to 915 need not be all provided, and may be provided in a stage preceding a circuit having a large variation in propagation delay.
  • the force S described using a CPU as an example, and the semiconductor device of the present invention is not limited to a CPU.
  • Electronic devices using the semiconductor device of the present invention include a video camera, a digital camera, a goggle type display (head-mounted display), a navigation system, a sound reproducing device (car audio, audio component, etc.), a notebook personal computer. Recording media such as computers, game machines, portable information terminals (mobile computers, mobile phones, portable game consoles, electronic books, etc.), and image reproducing devices equipped with recording media (specifically, DVD: Digital Versatile Disc) And a device having a display capable of displaying the image).
  • FIG. 10 shows specific examples of these electronic devices.
  • FIG. 10A shows a portable information terminal, which includes a main body 2001, a display portion 2002, operation keys 2003, a modem 2004, and the like.
  • a power modem showing a portable information terminal in which the modem 2004 is removable may be built in the main body 2001.
  • the semiconductor device of the present invention can be used for a signal processing circuit of a portable information terminal.
  • FIG. 10B shows a mobile phone, which includes a main body 2101, a display portion 2102, a voice input portion 2103, a voice output portion 2104, operation keys 2105, an external connection port 2106, an antenna 2107, and the like.
  • the display portion 2102 displays white characters on a black background, so that current consumption of the mobile phone can be suppressed.
  • the semiconductor device of the present invention can be used for a signal processing circuit of a mobile phone.
  • FIG. 10C illustrates an electronic card including a main body 2201, a display portion 2202, a connection terminal 2203, and the like.
  • the semiconductor device of the present invention can be used for a signal processing circuit of an electronic card.
  • FIG. 10 (C) shows a contact-type electronic card.
  • the semiconductor device of the present invention can be used for a force-noncontact electronic card and an electronic card having both contact-type and non-contact-type functions. Let's do it.
  • FIG. 10D shows an electronic book, which includes a main body 2301, a display portion 2302, operation keys 2303, and the like. Also, even if the modem is built into the main unit 2301, it is good.
  • the semiconductor device of the present invention can be used for a signal processing circuit of an electronic book.
  • FIG. 10E shows a sheet-type personal computer, which includes a main body 2401, a display portion 2402, a keyboard 2403, a touch pad 2404, an external connection port 2405, a power plug 2406, and the like.
  • the semiconductor device of the present invention can be used for a signal processing circuit of a sheet-type personal computer.
  • the application range of the present invention is extremely wide, and the present invention can be used for electronic devices in various fields. Further, the electronic device of the present embodiment may use the semiconductor device having any of the configurations shown in Embodiments 14 to 14.

Abstract

　クロック信号のばらつきを抑えることができる半導体装置の提供を課題とする。 　本発明では、単一のクロック信号を複数のクロック信号に分け、複数の各回路に供給する半導体装置において、設計段階で複数の各クロック信号の伝搬遅延時間を完全に固定するのではなく、半導体装置の形成後においてもクロック信号の伝搬遅延時間を適宜変更できるような回路（可変遅延回路）を設けておく。そして該可変遅延回路を用い、可変遅延回路の後段に設けられた回路を所望の条件で正常に動作させることができるように、伝搬遅延時間のばらつきを補正する。具体的には、各クロック信号の位相を制御する。

Description

明 細 書
半導体装置及び半導体装置の駆動方法
技術分野
[0001] 本発明は、伝搬遅延によるクロック信号の位相のずれを補正する機能を備えた半 導体装置及び半導体装置の駆動方法に関する。
背景技術
[0002] 近年、フラットパネルディスプレイにおいて集積回路を画素部と同じ安価なガラス基 板上に一体形成する技術、所謂システムオンパネルィヒが重要視されており、その流 れから、薄膜の半導体膜を用いた、大規模集積回路の形成に関する研究も進められ ている。 CPU等の大規模集積回路の設計には、論理機能のみを評価するシミュレ一 シヨンだけではなぐ配線容量や、トランジスタのゲート電極と活性層の間に形成され る容量 (ゲート容量）に起因する伝搬遅延などの情報を取り入れたシミュレーションを 行なうことが、非常に重要である。特に薄膜の半導体膜を用いて形成された集積回 路の場合、単結晶のシリコンウェハに形成された集積回路に比べて集積度が低いた め、配線容量が抑えにくぐクロック信号の伝搬遅延時間が長くなる傾向が強い。そ のため、設計段階において正確な伝搬遅延時間を割り出し、シミュレーションにより 動作を確認しておくことは、歩留まり向上や周波数特性の確保のために必要不可欠 である。
[0003] しかし、薄膜の半導体膜を用いて形成された半導体素子は、単結晶のシリコンゥェ ハを用いて形成された半導体素子に比べ特性がばらつきやすレ、。そのため、ゲート 容量に起因するクロック信号の伝搬遅延時間にもばらつきが生じやすいという問題が ある。つまりそのゲート容量に起因するクロック信号の伝搬遅延時間は、実際に集積 回路を形成してみるまで正確に把握することができなレ、ので、該伝搬遅延時間を正 確にシミュレーションで割り出すことができなレ、。そのため、高周波数特性や高歩留ま りを実現することが難しい。
[0004] 一方、単結晶のシリコンウェハを用いた集積回路では、例えば 2GHz程度の動作周 波数を確保できる CPUが実用化されており、高周波数化が進んでいる。そして将来 的には、より高い動作周波数を確保することができる集積回路の実現が期待されて いる力 このような高周波数動作においては、単結晶のシリコンウェハを用いた場合 でも、半導体素子の特性のばらつきに起因する伝搬遅延時間のばらつきが問題にな つてくる。つまり、動作周波数が高くなると、クロック信号の周期に対する該伝搬遅延 時間のばらつきの割合が増大し、薄膜の半導体膜を用いた集積回路と同様に、高周 波数特性や高歩留まりを実現することが難しい。
発明の開示
発明が解決しょうとする課題
[0005] 本発明は上記問題に鑑み、クロック信号のばらつきを抑えることができる半導体装 置及び半導体装置の駆動方法の提供を課題とする。 課題を解決するための手段
[0006] 本発明では、単一のクロック信号を複数のクロック信号に分け、複数の各回路に供 給する半導体装置において、設計段階で複数の各クロック信号の伝搬遅延時間を 完全に固定するのではなぐ半導体装置の形成後においてもクロック信号の伝搬遅 延時間を適宜変更できるような回路（可変遅延回路）を設けておく。そして該可変遅 延回路を用い、可変遅延回路の後段に設けられた回路を所望の条件で正常に動作 させることができるように、伝搬遅延時間のばらつきを補正する。具体的には、各クロ ック信号の位相を制御する。
[0007] なおクロック信号は、半導体装置の基本的動作のタイミングを決定する制御信号で あり、半導体装置は、クロック信号が入力されて初めて、本来の機能を行なうことがで きる。よって、半導体装置が機能する以前の設定に相当するクロック信号の伝搬遅延 のバランスの設定を行なうことは、通常不可能である。本発明の半導体装置が有する 可変遅延回路は、基本的動作を行なう回路とは異なる系統で制御することができる ので、半導体装置内でクロック信号の伝搬遅延のバランスをとることができる。
[0008] 可変遅延回路は、クロック信号を遅延させることができる素子（遅延素子）が複数設 けられており、また該複数の遅延素子を 1つまたは複数選択できるスイッチング素子 が備えられた回路（セレクタ）が設けられている。可変遅延回路に入力されたクロック 信号は、セレクタによって選択された遅延素子によって伝搬遅延し、位相が後方にず れ、後段の回路に出力される。そして、この伝搬遅延の度合いは、セレクタによって 選択された遅延素子の数及び各遅延素子によって生じる伝搬遅延時間で決まる。よ つて、セレクタの後段に設けられた回路が所望の条件で正常に動作するように、選択 するべき遅延素子を決定すれば、設計の段階では把握しきれなかった伝搬遅延時 間のばらつきを、実際に半導体装置を形成した後に補正することができる。
[0009] なお本発明の半導体装置において、伝搬遅延のばらつきを抑える対象となる信号 は、クロック信号に限定されなレ、。クロック信号以外であっても、チップ内の広範な領 域で用レ、られる様々な制御信号に関しても、信号間の遅延によるばらつきを抑えるこ とが重要であり、本発明を適用することができる。
[0010] なお選択するべき最適な遅延素子は、実際に選択してみて半導体装置の動作の 状態を確認しながら決めることができる。そして選択すべき遅延素子が決まったら、そ の情報をメモリ等に記憶しておけば、半導体装置を本来の目的のために動作させる 際に、最適な遅延素子を選択することができる。
[0011] なお本発明では、例えばインバータ、バッファ、抵抗などを遅延素子として用いるこ とができる。なお遅延素子として用いることができる論理素子は上記素子に限定され ず、クロック信号の周期を維持したまま、遅延させることができる素子であれば良い。
[0012] なお本発明の範疇に含まれる半導体装置には、マイクロプロセッサ、画像処理回路 などの集積回路や、半導体表示装置等、ありとあらゆる半導体装置が含まれる。半導 体表示装置には、液晶表示装置、有機発光素子 (OLED)に代表される発光素子を 各画素に備えた発光装置、 DMD (Digital Micromirror Device) , PDP (Plasma Display Panel)、 FED (Field
Emission Display)等や、半導体膜を用いた回路素子を駆動回路に有しているその他 の表示装置がその範疇に含まれる。
発明の効果
[0013] 本発明は上記構成により、クロック信号の伝搬遅延による、シミュレーションで割り出 すことができないクロック信号の位相のずれを、実際に半導体装置を形成した後で補 正することができ、半導体装置の周波数特性を向上したり、歩留まりを高めたりするこ とができる。 図面の簡単な説明
[0014] [図 1]図 1は、本発明の可変遅延回路のブロック図と、クロック信号のタイミングチヤ一 トである。
[図 2]図 2は、可変遅延回路の構成を示すブロック図である。
[図 3]図 3は、本発明の半導体装置の構成を示すブロック図と、クロック信号のタイミン グチャートである。
[図 4]図 4は、伝搬遅延時間の最適化を行なうためのフローチャートである。
[図 5]図 5は、本発明の半導体装置の構成を示すブロック図である。
[図 6]図 6は、可変遅延回路の構成を示すブロック図である。
[図 7]図 7は、可変遅延回路の構成を示すブロック図である。
[図 8]図 8は、可変遅延回路の回路図である。
[図 9]図 9は、本発明の半導体装置の一つである、 CPUのブロック図である。
[図 10]図 10は、本発明の半導体装置を用レ、た電子機器の図である。
符号の説明
[0015] 100 可変遅延回路、 200 可変遅延回路、 201_1 遅延素子、 201_2 遅延素 子、 201_3 遅延素子、 201_n 遅延素子、 202_1 スイッチング素子、 202_2 スイッチング素子、 202_3 スイッチング素子、 202_4 スイッチング素子、 202_ (n+ 1) スイッチング素子、 203 セレクタ、 204 デコーダ、 205 レジスタ、 210 バッファ 220—1 インバータ、 220—2 インバータ、 220—3 インバータ、 220— 4 インバータ、 300 半導体装置、 301 内部クロック生成部、 302a 回路 A、 302b 回路 B、 302c 回路 C、 303a 可変遅延回路、 303b 可変遅延回路、 303c 可 変遅延回路、 500 チップ、 501 内部クロック生成部、 502a 回路 A、 502b 回路 B、 502c 回路 C、 503a 可変遅延回路、 503b 可変遅延回路、 503c 可変遅延 回路、 504 ROM I/F、 510 チップ、 511 ROM, 600 可変遅延回路、 601— 1 遅延素子、 601—2 遅延素子、 601—3 遅延素子、 601— n 遅延素子、 602 セレクタ、 602—1 スイッチング素子、 602—2 スイッチング素子、 602—3 スイツ チング素子、 602— 4 スイッチング素子、 602— (n+ 1) スイッチング素子、 603 セレクタ、 603 1 スイッチング素子、 603 2 スイッチング素子、 603 3 スイツ チング素子、 603— 4 スイッチング素子、 603— (n+ 1) スイッチング素子、 604 デコーダ、 605 デコーダ、 606 レジスタ、 700 可変遅延回路、 701—1 遅延素 子、 701—2 遅延素子、 701—3 遅延素子、 701— n 遅延素子、 702—1 スイツ チング素子、 702_2 スイッチング素子、 702_3 スイッチング素子、 702_n スィ ツチング素子、 704 セレクタ、 706 レジスタ、 900 基板、 901 ALU, 902 ALU し ontroller、 9C Instruction Decode 904 Interrupt controller Λ 905 fiming Controller, 906 Register 、 907 Register Controller, 908 Bus I/F、 909 ROM 、 910 可変遅延回路、 911 可変遅延回路、 912 可変遅延回路、 913 可変遅延 回路、 914 可変遅延回路、 915 可変遅延回路、 920 ROM I/F, 2001 本体 、 2002 表示部、 2003 操作キー、 2004 モデム、 2101 本体、 2102 表示部、 2103 音声入力部、 2104 音声出力部、 2105 操作キー、 2106 外部接続ポー 卜、 2107 アンテナ、 2201 本体、 2202 表示部、 2203 接続端子、 2301 本体、 2302 表示部、 2303 操作キー、 2401 本体、 2402 表示部、 2403 キーボード 、 2404 タツチパッド、 2405 外部接続ポート、 2406 電源プラグ
発明を実施するための最良の形態
[0016] 本発明の半導体装置に備えられている可変遅延回路の動作について、図 1を用い て説明する。図 1 (A)に示すように、可変遅延回路 100には、遅延素子の選択により 伝搬遅延時間を制御することができる選択信号と、補正前のクロック信号 CLK (IN) が入力されている。そして可変遅延回路 100からは、選択信号によって伝搬遅延時 間が制御されたクロック信号 CLK (OUT)が出力される。選択信号により制御される 伝搬遅延時間は、半導体装置を所望の動作条件で動作させるための理想的な位相 を有するクロック信号 CLK (INO)と、半導体装置を形成した後に実際に得られるクロ ック信号 CLK (IN)との間で生じる時間の差、または位相差によって決まる。
[0017] 理想的なクロック信号 CLK (INO)と、半導体装置を形成した後に実際に得られるク ロック信号 CLK (IN)と、可変遅延回路 100によって補正された後のクロック信号 CL K (OUT)との間の時間の差について、図 1 (B)に示すタイミングチャートを例に挙げ て説明する。図 1 (B)に示すように、半導体装置の設計段階におけるクロック信号 CL K (IN0)の周期が、例えば 10dであり、クロック信号 CLK (INO)と、半導体装置を形 成した後に実際に得られるクロック信号 CLK (IN)との間の時間の差が 2dであると仮 定する。つまり、クロック信号 CLK (INO)のエッジの立ち上がりから、伝搬遅延時間 2 dが過ぎるタイミングで、クロック信号 CLK (IN)のエッジの立ち上がりが生じるものと する。
[0018] この場合、可変遅延回路 100から出力されるクロック信号 CLK (OUT)と、理想的 なクロック信号 CLK (INO)との立ち上がりのエッジを同期させるためには、実際に生 じた伝搬遅延時間 2dを周期 10dから差し引いた時間（10d_2d = 8d)だけ、入力さ れたクロック信号 CLK (IN)を可変遅延回路 100において遅延させれば良い。上記 構成により、可変遅延回路 100から出力されるクロック信号 CLK (OUT)は、理想的 なクロック信号 CLK (INO)に比べて丁度 1周期分（10d)遅延することになるので、結 果的にエッジの立ち上がりが同期することになる。
[0019] なおエッジの立ち上がりは、完全に同期させることが最も望ましいが、半導体装置 が所望の条件で動作する程度に揃えれば良い。
[0020] また設定が可能な伝搬遅延時間の範囲は、例えば、設計段階において半導体装 置が確実に動作すると推定される範囲に定めることができる。つまり、製造時の伝搬 遅延時間のばらつきをカバーできるように、伝搬遅延時間の範囲を設計すると良い。
[0021] 可変遅延回路における伝搬遅延時間の制御は、選択信号によって選択される遅延 素子によって決まる。図 2に、本発明の半導体装置に備えられている、可変遅延回路 200のより具体的な構成の一形態を示す。図 2に示す可変遅延回路 200は、遅延素 子 201— 1— 201— nと、該遅延素子を単数または複数選択するためのスイッチング 素子 202— 1— 202— (n+ 1)が備えられたセレクタ 203と、スイッチング素子 202— 1一 202_ (n+ l)の 1つを選択するための選択信号をデコードし、セレクタ 203に供 給するデコーダ 204と、選択信号を可変遅延回路 200内に記憶しておくためのレジ スタ 205とを有している。
[0022] セレクタ 203によって、選択信号に従って遅延素子 201_1— 201_nを選択する こと力 Sできる。なお、選択信号を記憶するためのレジスタ 205は、必ずしも可変遅延 回路 200内に設ける必要はなぐ可変遅延回路とは別個に設けられたレジスタで代 用しても良い。なおレジスタ 205に選択信号が入力される前に、リセット信号により、レ ジスタ 205を初期化しておいても良い。
[0023] 入力された選択信号によってスイッチング素子 202— 1— 202— (n+ 1)の 1つが選 択されオンになると、該スイッチング素子 202— 1— 202— (n+ 1)によって選択され た遅延素子によってクロック信号 (IN)が遅延し、クロック信号 CLK (OUT)として可 変遅延回路 200の後段の回路に供給される。なお遅延素子 201_1 201_nによ つて得られる伝搬遅延時間を、それぞれ σ σ であると仮定する。
[0024] 例えば遅延素子 201_1の入力側に設けられたスイッチング素子 202_1が選択さ れると、全ての遅延素子は選択されないことになる。よってこの場合、伝搬遅延時間 d は理想的には 0となり、入力されたクロック信号 CLK (IN)が、そのままクロック信号 C
0
LK (OUT)として出力される。また、遅延素子 201_1の出力側のスイッチング素子 2 02_2が選択されると、遅延素子 201_1が選択され、伝搬遅延時間 dは理想的に
1
は σ となる。また、遅延素子 201 2の出力側のスイッチング素子 202 3が選択さ
1
れると、遅延素子 201— 1及び遅延素子 201— 2が選択され、伝搬遅延時間 dは理
2 想的には σ + σ となる。
1 2
[0025] このように、スイッチング素子 202— 1— 202— (η+ 1)の選択を制御することで、下 記の表 1に示すように、伝搬遅延時間が d— dとなるように制御すること力 Sできる。
0 n
[0026] [表 1]
[0027] なお実際には、配線容量やゲート容量に起因する伝搬遅延が多少なりとも発生し ているため、表 1に示した伝搬遅延時間に誤差が生じる可能性がある。上記誤差を 含めて補正を行なう場合も、遅延素子 201— 1— 201— ηの選択を制御することで、 ある程度補償することができる。
[0028] なお実際の半導体装置では、同一のクロック信号 CLKに従って動作する回路が複 数設けられており、実際に半導体装置を動作させる際に、該複数の回路間における クロック信号 CLKの伝搬遅延時間の差が問題となる。図 3 (A)に、本発明の半導体 装置の一形態を、ブロック図で示す。
[0029] 半導体装置 300には、基準となる基準クロック信号 CLKが入力されており、内部ク ロック生成部 301において周波数、振幅等が特定の値に変換され、クロック信号 CL K (IN)として、回路 A302a、回路 B302b、回路 C302cにそれぞれ供給される。半導 体装置 300には、回路 A302a、回路 B302b、回路 C302cにそれぞれ対応する可変 遅延回路 303a、 303b, 303c力 S設けられてレヽるものとする。
[0030] なお図 3 (A)では、内部クロック生成部 301において基準クロック CLKの周波数、 振幅等が特定の値に変換されているが、本発明の半導体装置はこの構成に限定さ れない。入力された基準クロック信号 CLKを、そのままクロック信号 CLK (IN)として 回路 A302a、回路 B302b、回路 C302c (こそれぞれ供給しても良レヽ。
[0031] そして、内部クロック生成部 301から出力されたクロック信号 CLK (IN)が、伝搬遅 延時間のばらつきにより、互いに位相の異なるクロック信号 CLKa (IN)、クロック信号 CLKb (IN)、クロック信号 CLKc (IN)として、可変遅延回路 303a、 303b, 303cに 入力されると仮定する。
[0032] 図 3 (B)に、各クロック信号のタイミングチャートを示す。図 3 (B)に示すように、クロッ ク信号 CLK (IN)の周期を 10dとし、クロック信号 CLK (IN)に対して、クロック信号 C LKa (lN)は 3d、クロック信号 CLKb (IN)は 2d、クロック信号 CLKc (IN)は 5dだけ、 伝搬遅延時間が生じてレ、ると仮定する。
[0033] 各回路に入力されるクロック信号 CLKa (OUT)、クロック信号 CLKb (OUT)、クロ ック信号 CLKc (OUT)の立ち上がりのエッジは、クロック信号 CLK (IN)の立ち上が りのエッジと同期させる必要はなレ、が、互いに許容範囲内となるように同期させる必 要がある。よって、最も遅延の著しいクロック信号 CLKc (IN)に合わせて、クロック信 号 CLKa (IN)と、クロック信号 CLKb (IN)を遅延させれば良レ、。
[0034] 従って、可変遅延回路 303aは、クロック信号 CLKa (IN)を 2dだけ遅延させ、クロッ ク信号 CLKa (OUT)として後段の回路 A302aに供給する。同様に、可変遅延回路 303bは、クロック信号 CLKb (IN)を 3dだけ遅延させ、クロック信号 CLKb (OUT)と して後段の回路 B302bに供給する。可変遅延回路 303cでは、クロック信号 CLKc (I N)をそのままクロック信号 CLKc (OUT)として後段の回路 C302cに供給する。
[0035] 上記構成により、クロック信号 CLKa (OUT)と、クロック信号 CLKb (OUT)と、クロ ック信号 CLKc (OUT)の立ち上がりのエッジ力 全て同期する。上述したように、ェ ッジの立ち上がりは、完全に同期させることが最も望ましいが、半導体装置が所望の 条件で動作する程度に揃えれば良い。
[0036] 次に、可変遅延回路によって制御される、伝搬遅延時間の最適化方法について説 明する。
[0037] 図 4に、伝搬遅延時間の最適化の流れを、フローチャートで示す。伝搬遅延時間の 最適化が開始され、まず、 1つの伝搬遅延時間が選択信号によって選択される。ここ では最も短い伝搬遅延時間 dが選択されると仮定する。そして、該伝搬遅延時間 d
0 0 だけ遅延されたクロック信号 CLKに従って、半導体装置を所望の動作条件で動作さ せる。このとき、半導体装置の動作の状態に問題なしと判断された場合は、最適化が 終了し、可変遅延回路の伝搬遅延時間は dに決定する。問題がありと判断された場
0
合は、 dよりも長い伝搬遅延時間 dが選択される。
0 1
[0038] そして同様に、該伝搬遅延時間 dだけ遅延されたクロック信号 CLKに従って、半導
1
体装置を所望の動作条件で動作させる。このとき、半導体装置の動作の状態に問題 なしと判断された場合は、最適化が終了し、可変遅延回路の伝搬遅延時間は dに決
1 定する。問題がありと判断された場合は、 dよりも長い伝搬遅延時間 dが選択され、
1 2
再び上記動作が繰り返される。
[0039] 全ての伝搬遅延時間を選択してもなお、半導体装置の動作状態に問題がありと判 断された場合は、当該動作条件下では動作が不可という判断が下される。この場合、 他の可変遅延回路の伝搬遅延時間を最適化してから、再び当該可変遅延回路の伝 搬遅延時間の最適化を行なうことで、動作を確認できる場合がある。
[0040] 最適化によって伝搬遅延時間が得られたら、可変遅延回路において上記伝搬遅 延時間を選択するための選択信号を、レジスタなどに記憶しておくことができる。
[0041] なお、伝搬遅延時間の最適化は、半導体装置を製品として出荷する前に行なって も良いし、出荷後に行なっても良い。前者の場合、最適な伝搬遅延時間がデータとし て記憶された不揮発性メモリを、半導体装置に設けておくことが必要である。後者の 場合、電源投入時など定められたタイミングで自動的に行なっても良いし、ユーザー が手動で行なっても良い。
[0042] 図 5に、可変遅延回路において伝搬遅延時間を設定するためのデータを不揮発性 メモリから読み出す、本発明の半導体装置の一形態をブロック図で示す。図 5におい て、チップ 500には内咅 Bクロック生成き と、回路 A502a、回路 B502b、回路 C50 2cと、回路 A502a、回路 B502b、回路 C502cにそれぞれ対応する可変遅延回路 5 03a、 503b, 503cと、 ROM用のインターフェース（ROM I/F) 504が設けられて いる。
[0043] またチップ 510には、 ROM511が設けられている。 ROM511には、可変遅延回路 503a, 503b, 503cにおいて用いられる伝搬遅延時間のデータ、或いは可変遅延 回路 503a、 503b, 503cにおいて選択される遅延素子のデータが記憶されている。
[0044] ROM511からの読み込みは、チップ 500のリセット動作後、もしくはリセット動作の 一環として、自動的に行なわれる。 ROM511から、各可変遅延回路 503a、 503b, 5 03cに対応した選択信号を情報として含むデータを読み出し、 ROM I/F504を介 して、対応する可変遅延回路 503a、 503b, 503c内のレジスタに書き込む。なおリセ ット動作時には、 ROM511からの読み込み前に可変遅延回路内のレジスタの初期 化を行なっても良い。
[0045] そして可変遅延回路 503a、 503b, 503cでは、レジスタに記憶されたデータに従つ てセレクタが動作し、伝搬遅延時間を設定することができる。
実施例 1
[0046] 本実施例では、本発明の可変遅延回路の一形態について説明する。図 6に、本実 施例の可変遅延回路の構成をブロック図で示す。本実施例の可変遅延回路 600は 、遅延素子 601_1 601_nと、該遅延素子を選択するためのスイッチング素子 60 2_1— 602_ (n+ l)が備えられたセレクタ 602と、同じく該遅延素子を選択するた めのスイッチング素子 603— 1— 603— (n+ 1)が備えられたセレクタ 603とを有して いる。さらに本実施例の可変遅延回路 600は、スイッチング素子 602— 1— 602— (n + 1)の 1つを選択するための選択信号をデコードし、セレクタ 602に供給するデコー ダ 604と、スィッチング素子 603 1— 603 (n+ 1)の 1つを選択するための選択信 号をデコードし、セレクタ 603に供給するデコーダ 605と、レジスタ 606とを有している
[0047] セレクタ 602、セレクタ 603によって、選択信号に従って遅延素子 601— 1— 601— nを選択することができる。
[0048] なお、選択信号を記憶するためのレジスタ 606は、必ずしも可変遅延回路 600内に 設ける必要はなぐ可変遅延回路 600とは別個に設けられたレジスタで代用しても良 レ、。
[0049] 選択信号が可変遅延回路 600に入力されると、レジスタ 606に該選択信号が書き 込まれる。なおレジスタ 606に選択信号を書き込む前に、リセット信号によりレジスタ 6 06を初期化しておいても良レ、。レジスタ 606に書き込まれた選択信号は、デコーダ 6 04、 605に供給される。デコーダ 604、 605は該選択信号をデコードし、セレクタ 602 、 603に供給する。セレクタ 602、 603では、該デコードされた選択信号によって、ス イッチング素子が選択される。
[0050] このとき、セレクタ 602、 603において選択されるスイッチング素子は、互いに直列 に接続されており、各遅延素子 601— 1— 601— nを間に挟んでいても良い。例えば スイッチング素子 602— 1が選択される場合は、直列に接続されているスイッチング 素子 603— 1が選択され、入力されたクロック信号 CLK (IN)力 遅延素子を介さず に、直接クロック信号 CLK (OUT)として後段の回路に供給される。よってこの場合、 伝搬遅延時間 dは理想的には 0となる。またスイッチング素子 602— 2が選択される
0 ―
場合は、遅延素子 601— 1を間に介して直列に接続されているスィッチ 603— 2が選 択され、入力されたクロック信号 CLK (IN)力 遅延素子 601— 1によって伝搬遅延 時間 dが理想的には σ となり、 σ だけ遅延したクロック信号 CLK (OUT)が後段の
1 1 1
回路に供給される。
[0051] このように、スイッチング素子 602_1— 602_ (n+ l)、スイッチング素子 603_1 一 603_ (n+ l)の選択を制御することで、下記の表 2に示すように、伝搬遅延時間 力 ¾一 dとなるように制卸することができる。
0 η
[0052] [表 2] do 0
di σ ι
d2 σ ι
ds (73
國 \
[0053] なお本実施例では、遅延素子 601— 1— 601— ηの入力側と出力側の両方にセレ クタを設けているが、出力側にのみセレクタを設けていても良い。
実施例 2
[0054] 本実施例では、本発明の可変遅延回路の一形態について説明する。図 7に、本実 施例の可変遅延回路の構成をブロック図で示す。本実施例の可変遅延回路 700は 、遅延素子 701_1 701_ηと、該遅延素子を選択するためのセレクタ 704が備え られている。セレクタ 704はスイッチング素子 702_1— 702_ηを有している。さらに 本実施例の可変遅延回路 700は、スイッチング素子 702_1— 702_ηを選択する ための選択信号を記憶しておくレジスタ 706を有している。
[0055] なお、選択信号を記憶するためのレジスタ 706は、必ずしも可変遅延回路 700内に 設ける必要はなぐ可変遅延回路 700とは別個に設けられたレジスタで代用しても良 レ、。
[0056] 本実施例では、各スイッチング素子 702— 1— 702— ηによって、各遅延素子 701 —1一 701— ηの入力側と出力側のいずれか一方が選択され、後段の遅延素子の入 力側或いは可変遅延回路 700の出力側と接続される。上記構成により、各遅延素子 701— 1— 701— ηを単独で選択することができる上に、各遅延素子 701— 1— 701 —ηを複数選択することもできる。そして複数選択する場合、遅延素子はランダムに 選び出すことができ、図 2、図 6に示す可変遅延回路に比べて、より少ない遅延素子 で伝搬遅延時間をより細力べ設定することができる。
[0057] 例えば、全てのスイッチング素子 702_1— 702_η力 各遅延素子 701_1 70 1_ηの入力側を選択している場合、全ての遅延素子 701_1— 701_ηが選択され ないことになる。よってこの場合、伝搬遅延時間 dは理想的には 0となる。また例えば 、スイッチング素子 702— 1のみが対応する遅延素子 701— 1の出力側を選択してい る場合、遅延素子 701— 1のみが選択されるので、伝搬遅延時間 dは理想的には σ
― 1
となる。また例えば、スイッチング素子 702— 1、スイッチング素子 702— 3のみが、 対応する遅延素子 701_1の出力側、遅延素子 701_3の出力側を選択している場 合、遅延素子 701_1、遅延素子 701_3のみが選択されるので、伝搬遅延時間 d
5 は理想的には σ + σ となる。
1 3
[0058] このように、スイッチング素子 702_1— 702_ηの選択を制御することで、下記の 表 3に示すように、伝搬遅延時間が d dとなるように制御することができる。なおこ
0 k
の場合、 σ ： σ ： σ ：…： σ = 2° : 21： 22：…： 2η 1とすることで、 2η段階の伝搬遅延
1 2 3 η
時間の設定が可能になる。
[0059] [表 3]
実施例 3
[0060] 次に、図 2に示した可変遅延回路 200において、遅延素子が 3つ設けられた場合 ( η = 3)の具体的な回路構成の一例を、図 8に示す。なお図 8では、セレクタ 203と遅 延素子 201— 1— 201— 3のみを示す。
[0061] 図 8において、遅延素子 201— 1— 201— 3は、バッファ 210を 3つずつ有している 。なお遅延素子 201— 1— 201— 3に用いられるバッファの数は 3つに限定されず、 単数であっても良いし、 3以外の複数であっても良い。また遅延素子 201— 1— 201 —3に用いられる素子はバッファに限定されず、インバータ、抵抗など他の素子であ つても良い。そして本実施例では、各遅延素子 201 1— 201 3に用いられるバッ ファの数を全て揃えてレ、るが、異なる数のバッファを有してレ、ても良レ、。
[0062] またセレクタ 203は、トランスミッションゲートを用いたスイッチング素子 202— 1— 20 2— 4を有しており、さらに各スイッチング素子 202— 1— 202— 4に対応したインバー タ 220_1 220_4を有してレ、る。デコーダ 204からのデコードされた選択信号と、 該選択信号がインバータ 220_1 220_4によって反転された信号とによって、スィ ツチング素子 202_1— 202_4のスイッチングが制御され、遅延素子 201_1 20 1_3が選択される。
[0063] なお遅延素子 201_1によって生じる伝搬遅延時間を σ 、遅延素子 201_2によ つて生じる伝搬遅延時間を σ 、遅延素子 201_3によって生じる伝搬遅延時間を σ
2
とし、各バッファ 210によって生じる伝搬遅延時間は全て dであると仮定する。この場
3
合、 σ = σ = σ = 3dとなる。よって表 1に従うと、 d = 0、 d = 3d、 d = 6d、 d = 9
1 2 3 0 1 2 3 dと、伝搬遅延時間を設定することができる。
実施例 4
[0064] 本実施例では、本発明の半導体装置の一つである CPUの構成について説明する
[0065] 図 9に、本実施例の CPUの構成を示す。図 9に示す CPUは、基板 900上に、演算 回路（ALU : Arithmetic logic unit) 901、 ALU Controller902、 Instruction Decoder9 03、 Interrupt
し ontroller904、 Timing Controller905、 Register906、 Register Controller907、ノス インターフェース（Bus I/F) 908、書き換え可能な ROM909、 ROMインターフェース (ROM
IZF) 920とを主に有してレ、る。 ROM909及び ROM I/F920は、別チップに設けて も良い。勿論、図 9に示す CPUは、その構成を簡略化して示した一例にすぎず、実 際の CPUはその用途によって多種多様な構成を有している。
[0066] Bus I/F908を介して CPUに入力された命令は、 Instruction Decoder903に入力さ れ、デコードされた後、 ALU Controller902、 Interrupt
Controller904、 Register Controller907、 Timing Controller905に入力される。
[0067] ALU Controller902、 Interrupt Controller904、 Register Controller907、 Timing Controller905は、デコードされた命令に基づき、各種制御 を行なう。具体的に ALU
Controller902は、 ALU901の動作を制御するための信号を生成する。また、
Interrupt Controller904は、 CPUのプログラム実行中に、外部の入出力装置や、周 辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。
Register
Controller907は、 Register906のアドレスを生成し、 CPUの状態に応じて Register9 06の読み出しや書き込みを行なう。
[0068] また Timing Controller905は、 ALU901、 ALU
し ontroller902、 Instruction Decoder90d、 Interrupt し ontroller904、 Register Controller907、 Bus I/F908の動作のタイミングを制御する信号を生成する。例えば Timing Controller905は、基準クロック信号 CLKlを元に、内部クロック信号 CLK2を 生成する内部クロック生成部を備えており、クロック信号 CLK2を上記各種回路に供 給する。
[0069] 本実施例の CPUでは、 Timing Controller905から供給されるクロック信号 CLK2の 遅延を補正するための可変遅延回路 910— 915が、 ALU901、 ALU
し ontroller902、 Instruction Decoder903、 Interrupt し ontroller904、 Register Controller907、 Bus I/F908に設けられている。
[0070] 各可変遅延回路の設定は、リセット動作の直後、もしくはリセット動作の一環として、 ROM909力 ROM I/F920によって読み出され、各可変遅延回路内レジスタに 書き込まれる。本動作は、 CPUが起動する以前の動作であり、 CPUは各可変遅延 回路の設定終了後に、初期命令の読み込みを開始する。なお、各可変遅延回路内 レジスタのリセット信号による初期値として、設計段階に見積もった期待される値に設 定しておいても良レ、。チップ製造時にクロック信号のばらつきが許容値内に抑えられ た場合には、リセット信号による初期化のみで動作可能となる。
[0071] なお、 ROM IZF920による可変遅延回路の設定は、 CPUの本来の動作とは独 立であるから、 ROM IZF920に供給されるクロック信号は、 CPUの他のブロックへ 供給されるクロック信号と同一である必要はなレ、。例えば、 ROM I/F920による可 変遅延回路の設定はリセット動作時の初期に一度行なわれるものであるから、設計マ 一ジンの狭い高速クロック信号ではなぐ確実に動作させるような比較的低速のクロッ ク信号を、 Timing Controller905にて生成し、用いても良い。さらに、クロック信号の 入力端子を別系統としても構わなレ、。
[0072] 上記可変遅延回路 910— 915を設けることで、内部クロック信号 CLK2の伝搬遅延 にばらつきが生じても、 CPUを所望の条件で動作させることができる。なお、上記可 変遅延回路 910— 915は全て設ける必要はなぐ伝搬遅延のばらつきが大きい回路 の前段に設ける構成としても良い。
[0073] また本実施例では、 CPUを例に挙げて説明した力 S、本発明の半導体装置は CPU に限定されない。
実施例 5
[0074] 本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴー グノレ型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーシヨンシステム、音響再生 装置 (カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲー ム機器、携帯情報端末 (モバイルコンピュータ、携帯電話、携帯型ゲーム機または電 子書籍等）、記録媒体を備えた画像再生装置（具体的には DVD : Digital Versatile Disc)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)など が挙げられる。それら電子機器の具体例を図 10に示す。
[0075] 図 10 (A)は携帯情報端末であり、本体 2001、表示部 2002、操作キー 2003、モ デム 2004等を含む。図 10 (A)ではモデム 2004が取り外し可能な形態の携帯情報 端末を示している力 モデムが本体 2001に内蔵されていても良い。本発明の半導体 装置は、携帯情報端末の信号処理回路に用いることができる。
[0076] 図 10 (B)は携帯電話であり、本体 2101、表示部 2102、音声入力部 2103、音声 出力部 2104、操作キー 2105、外部接続ポート 2106、アンテナ 2107等を含む。な お、表示部 2102は黒色の背景に白色の文字を表示することで携帯電話の消費電流 を抑えることができる。本発明の半導体装置は、携帯電話の信号処理回路に用いる こと力 Sできる。
[0077] 図 10 (C)は電子カードであり、本体 2201、表示部 2202、接続端子 2203等を含 む。本発明の半導体装置は、電子カードの信号処理回路に用いることができる。な お図 10 (C)では接触型の電子カードを示している力 非接触型の電子カードや、接 触型と非接触型の機能を持ち合わせた電子カードにも、本発明の半導体装置を用 レ、ることができる。
[0078] 図 10 (D)は電子ブックであり、本体 2301、表示部 2302、操作キー 2303等を含む 。またモデムが本体 2301に内蔵されていても良レ、。本発明の半導体装置は、電子 ブックの信号処理回路に用いることができる。
[0079] 図 10 (E)はシート型のパーソナルコンピュータであり、本体 2401、表示部 2402、 キーボード 2403、タツチパッド 2404、外部接続ポート 2405、電源プラグ 2406等を 含む。本発明の半導体装置は、シート型のパーソナルコンピュータの信号処理回路 に用いることができる。
[0080] 以上の様に、本発明の適用範囲は極めて広ぐあらゆる分野の電子機器に用いる ことが可能である。また、本実施例の電子機器は実施例 1一 4に示したいずれの構成 の半導体装置を用いても良い。

Claims

請求の範囲
[1] 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
前記複数のクロック信号のうち、少なくとも 1つのクロック信号は、前記複数の回路の 1つに供給される前に、可変遅延回路によって位相が制御されていることを特徴とす る半導体装置。
[2] 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレ クタとを有し、
前記複数のクロック信号のうち、少なくとも 1つのクロック信号は、前記複数の回路の 1つに供給される前に、前記複数の遅延素子のうち少なくとも 1つを前記セレクタが選 択することによって、位相が制御されることを特徴とする半導体装置。
[3] 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレ クタとを有し、
前記複数のクロック信号のうち、少なくとも 1つのクロック信号は、前記複数の回路の 1つに供給される前に、前記複数の遅延素子のうち少なくとも 1つを前記セレクタが選 択することによって、位相が制御されており、
前記複数の各回路に供給される前記複数のクロック信号の位相は全て一致してい ることを特徴とする半導体装置。
[4] 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレ クタとを有し、
前記複数のクロック信号のうち、少なくとも 1つのクロック信号は、前記複数の回路の 1つに供給される前に、前記複数の遅延素子のうち少なくとも 1つを前記セレクタが選 択することによって、位相が制御されており、
前記セレクタのスイッチングを制御するための信号は、不揮発性メモリから読み出さ れてレジスタに記憶されることを特徴とする半導体装置。
[5] 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、 可変遅延回路は、複数の遅延素子と、前記複数の遅延素子を選択するためのセレ クタとを有し、
前記複数のクロック信号のうち、少なくとも 1つのクロック信号は、前記複数の回路の 1つに供給される前に、前記複数の遅延素子のうち少なくとも 1つを前記セレクタが選 択することによって、位相が制御されており、
前記セレクタのスイッチングを制御するための信号は、不揮発性メモリから読み出さ れてレジスタに記憶され、
前記複数の各回路に供給される前記複数のクロック信号の位相は全て一致してい ることを特徴とする半導体装置。
[6] 請求項 4または請求項 5において、
前記可変遅延回路は、該可変遅延回路の入力信号と出力信号の間に、前記レジ スタに書き込まれた値によって制御された位相差を生じさせる機能を有しており、 前記レジスタへの書き込みは、前記複数の回路の動作とは独立に行なえることを特 徴とする半導体装置。
[7] 請求項 1乃至請求項 6のいずれか 1項において、
薄膜の半導体膜を用いて形成されていることを特徴とする半導体装置。
[8] 請求項 1乃至請求項 7のいずれか 1項において、
前記遅延素子は、バッファ、インバータまたは抵抗であることを特徴とする半導体装 置。
[9] 請求項 1乃至請求項 8のいずれか 1項において、
前記半導体装置は、リセット動作後、もしくはリセット動作の一部として、該半導体装 置が有する不揮発性メモリから前記レジスタにデータを転送する回路を有することを 特徴とする半導体装置。
[10] 単一のクロック信号を複数のクロック信号に分け、複数の回路に供給し、
前記複数のクロック信号のうち、少なくとも 1つのクロック信号は、前記複数の回路の 1つに供給される前に、位相が制御されていることを特徴とする半導体装置の駆動方 法。
PCT/JP2004/010325 2003-07-31 2004-07-21 半導体装置及び半導体装置の駆動方法 WO2005013107A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN2004800222552A CN1833212B (zh) 2003-07-31 2004-07-21 半导体装置及半导体装置的驱动方法
JP2005512477A JPWO2005013107A1 (ja) 2003-07-31 2004-07-21 半導体装置及び半導体装置の駆動方法
KR1020067001644A KR101102371B1 (ko) 2003-07-31 2004-07-21 반도체 장치 및 반도체 장치의 구동 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003283632 2003-07-31
JP2003-283632 2003-07-31

Publications (1)

Publication Number Publication Date
WO2005013107A1 true WO2005013107A1 (ja) 2005-02-10

Family

ID=34113811

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/010325 WO2005013107A1 (ja) 2003-07-31 2004-07-21 半導体装置及び半導体装置の駆動方法

Country Status (5)

Country Link
US (1) US7446587B2 (ja)
JP (1) JPWO2005013107A1 (ja)
KR (1) KR101102371B1 (ja)
CN (1) CN1833212B (ja)
WO (1) WO2005013107A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010607A (ja) * 2006-06-29 2008-01-17 Nec Computertechno Ltd 半導体集積回路およびクロックスキュー低減方法
JP2013527522A (ja) * 2010-04-09 2013-06-27 クアルコム，インコーポレイテッド 測定された動作特性に基づいてクロック信号を調整するための回路、システムおよび方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098696B2 (en) * 2003-07-31 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor integrated circuit
US7797118B2 (en) * 2006-10-03 2010-09-14 Analog Devices, Inc. Real-time clock calibration method and system
CN101873186A (zh) * 2009-04-22 2010-10-27 华为技术有限公司 同步传输通道之间传输延时偏差补偿的方法、站点和系统
US9305905B2 (en) * 2013-09-06 2016-04-05 Micron Technology, Inc. Apparatuses and related methods for staggering power-up of a stack of semiconductor dies
CN107230474B (zh) * 2017-04-18 2020-06-09 福建天泉教育科技有限公司 一种合成音频数据的方法及系统
DE102017109456A1 (de) * 2017-05-03 2018-11-08 Carl Zeiss Microscopy Gmbh Mikroskopsystem und Verfahren zum Betreiben eines Mikroskopsystems

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07248847A (ja) * 1994-03-11 1995-09-26 Fujitsu Ltd クロック信号調整方法および装置
JP2000187533A (ja) * 1998-12-21 2000-07-04 Nec Corp ファームウェアによるハードウェア初期化方式
JP2002267725A (ja) * 1992-06-05 2002-09-18 Hitachi Ltd ディジタル回路装置および半導体装置の試験方法
US20030137330A1 (en) * 2002-01-18 2003-07-24 Minobu Yazawa Semiconductor device with delay correction function
JP2003216271A (ja) * 2002-01-25 2003-07-31 Sharp Corp 半導体集積回路

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043596A (en) * 1988-09-14 1991-08-27 Hitachi, Ltd. Clock signal supplying device having a phase compensation circuit
JPH04221830A (ja) * 1990-12-25 1992-08-12 Mitsubishi Electric Corp 信号分配用配線
US5204559A (en) * 1991-01-23 1993-04-20 Vitesse Semiconductor Corporation Method and apparatus for controlling clock skew
JPH04268811A (ja) * 1991-02-22 1992-09-24 Yokogawa Hewlett Packard Ltd タイミングジェネレータ
JPH04373009A (ja) * 1991-06-21 1992-12-25 Hitachi Ltd クロック信号の位相調整方法及び電子装置
JPH057127A (ja) 1991-06-26 1993-01-14 Kawasaki Steel Corp 可変遅延回路
JP2775040B2 (ja) * 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
US5406198A (en) 1992-06-05 1995-04-11 Hitachi, Ltd. Digital circuitry apparatus
JP3799067B2 (ja) 1992-06-05 2006-07-19 株式会社日立製作所 Ｉｃ試験装置
JPH05343961A (ja) * 1992-06-09 1993-12-24 Fujitsu Ltd クロック信号タイミング調整方法及びクロック信号バッファ回路
US5306963A (en) 1992-06-19 1994-04-26 Intel Corporation Address transition detection noise filter in pulse summation circuit for nonvolatile semiconductor memory
JPH06112782A (ja) 1992-09-30 1994-04-22 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH06140890A (ja) * 1992-10-27 1994-05-20 Mitsubishi Electric Corp 半導体集積回路
JP3461542B2 (ja) * 1993-09-20 2003-10-27 富士通株式会社 クロック分配装置
JP2590738Y2 (ja) * 1993-09-21 1999-02-17 株式会社アドバンテスト 半導体試験装置用波形整形回路
US5719514A (en) * 1995-03-31 1998-02-17 Ando Electric Co., Ltd. Delay circuit compensating for variations in delay time
JPH10145350A (ja) 1996-11-05 1998-05-29 Mitsubishi Electric Corp インターコネクション回路
JPH11161601A (ja) * 1997-08-19 1999-06-18 Matsushita Electric Ind Co Ltd 複数伝送線路間の遅延時間の調整装置
JPH11250407A (ja) * 1998-02-27 1999-09-17 Hewlett Packard Japan Ltd Ｎｌｔｓ補正回路
JPH11289321A (ja) * 1998-04-03 1999-10-19 Hitachi Ltd 半導体集積回路装置
JP3473745B2 (ja) 1999-05-28 2003-12-08 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
JP2001075671A (ja) * 1999-09-08 2001-03-23 Nec Corp 位相補償回路
US6134182A (en) * 1999-10-19 2000-10-17 International Business Machines Corporation Cycle independent data to echo clock tracking circuit
US6330197B1 (en) * 2000-07-31 2001-12-11 Credence Systems Corporation System for linearizing a programmable delay circuit
JP2002084170A (ja) 2000-09-11 2002-03-22 Mitsubishi Electric Corp 可変遅延回路
JP3450293B2 (ja) * 2000-11-29 2003-09-22 Ｎｅｃエレクトロニクス株式会社 クロック制御回路及びクロック制御方法
JP2002318638A (ja) * 2001-04-24 2002-10-31 Hitachi Ltd 情報処理システム及び半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002267725A (ja) * 1992-06-05 2002-09-18 Hitachi Ltd ディジタル回路装置および半導体装置の試験方法
JPH07248847A (ja) * 1994-03-11 1995-09-26 Fujitsu Ltd クロック信号調整方法および装置
JP2000187533A (ja) * 1998-12-21 2000-07-04 Nec Corp ファームウェアによるハードウェア初期化方式
US20030137330A1 (en) * 2002-01-18 2003-07-24 Minobu Yazawa Semiconductor device with delay correction function
JP2003216271A (ja) * 2002-01-25 2003-07-31 Sharp Corp 半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010607A (ja) * 2006-06-29 2008-01-17 Nec Computertechno Ltd 半導体集積回路およびクロックスキュー低減方法
JP2013527522A (ja) * 2010-04-09 2013-06-27 クアルコム，インコーポレイテッド 測定された動作特性に基づいてクロック信号を調整するための回路、システムおよび方法

Also Published As

Publication number Publication date
US7446587B2 (en) 2008-11-04
CN1833212B (zh) 2011-06-08
CN1833212A (zh) 2006-09-13
KR20060059978A (ko) 2006-06-02
KR101102371B1 (ko) 2012-01-05
JPWO2005013107A1 (ja) 2006-09-28
US20050062512A1 (en) 2005-03-24

Similar Documents

Publication Publication Date Title
CN107636966B (zh) 使用预处理电路的电压电平移位器与相关系统和方法
JP2018196121A (ja) 半導体装置
JP2003044349A (ja) レジスタ及び信号生成方法
WO2005013107A1 (ja) 半導体装置及び半導体装置の駆動方法
WO2015081301A1 (en) Giant spin hall effect magnetic tunnel junction logic gate, related systems and methods
US7003683B2 (en) Glitchless clock selection circuit
US10473718B2 (en) Multibit vectored sequential with scan
JP3962455B2 (ja) クロック機構
US8283958B2 (en) Delay-locked loop and electronic device including the same
US6380788B1 (en) Programmable clock trunk architecture
US11126217B1 (en) Integrated circuit with mixed circuitry structure of static combinational circuit and dynamic combinational circuit and designing method thereof
US7326972B2 (en) Interconnect structure in integrated circuits
JP2007158505A (ja) 半導体集積回路装置及び情報システム
JP4304124B2 (ja) 半導体装置
JP2001053233A (ja) 半導体集積回路及び記憶媒体
JPH05191234A (ja) タイミング制御回路
KR20230052554A (ko) 딜레이 회로 및 이를 포함하는 클록 에러 보정 장치
WO2003023628A1 (en) Electric device with data communication bus
JP2010141388A (ja) クロック生成装置、集積回路装置、電子機器及びクロック生成方法
JP2008152550A (ja) 集積回路装置の設計方法、クロック構築ツール、集積回路装置、マイクロコンピュータ及び電子機器
JP2009070980A (ja) 半導体集積回路
JP2006352886A (ja) タイミング感知用回路のための方法及びシステム
JP2004032759A (ja) 遅延調整回路
JP2000307411A (ja) 同時動作制御回路及びその制御方法
Shimizu et al. A cost-effective handshake protocol and its implementation for bundled-data asynchronous circuits

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200480022255.2

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2005512477

Country of ref document: JP

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1020067001644

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020067001644

Country of ref document: KR

122 Ep: pct application non-entry in european phase