WO2005022390A1

WO2005022390A1 - マイクロコンピュータ及びシステムプログラムの開発方法

Info

Publication number: WO2005022390A1
Application number: PCT/JP2004/012350
Authority: WO
Inventors: Kazuo Usui
Original assignee: Renesas Technology Corp.
Priority date: 2003-08-28
Filing date: 2004-08-27
Publication date: 2005-03-10
Also published as: JP3955876B2; JPWO2005022390A1; US7401257B2; US20070006035A1

Abstract

　中央処理装置（２）、デバッグ用インタフェースに利用可能な高速シリアル通信インタフェース回路例えばＵＳＢインタフェース回路（３）、及び外部メモリに接続可能な外部バスインタフェース回路（５）を有する。ＵＳＢインタフェース回路はその内部に複数の入力バッファ（ＥＰ１，ＥＰ２）を有し、相互に一の入力バッファに対する入力動作に並行して他の入力バッファからデータを出力可能とされる。デバッグモードにおいて、前記ＵＳＢインタフェース回路はシステムプログラムを受信し、受信されたシステムプログラムをメモリアクセス制御信号と共に前記外部バスインタフェース回路から出力可能である。ターゲットプログラムをホストコンピュータからターゲットシステムにダウンロードするときのデータ転送を高速化することができる。

Description

明細書

マイクロコンピュータ及びシステムプログラムの開発方法

技術分野

[0001] 本発明は、マイクロコンピュータ、特にデバッグサポート機能を有するマイクロコンビユータに関し、更にはマイクロコンピュータを動作させるシステムプログラムの開発方法に関する。

景技術

[0002] デバッグサポート機能を有するマイクロコンピュータはデバッグに際してエミュレータもしくはホストコンピュータと通信を行なうデバッグ用インタフェースを有する。このデバッグ用インタフェースには、例えば JTAG (Joint Test Action Group, IEEE Std 1149.1, IEEE Standard Test Access Port and Boundary-Scan Architecture)プロトコルに準拠したシリアル入出力インタフェースが用いられてレ、る。特許文献 1にもそのようなデバッグ用インタフェースを備えたマイクロコンピュータの記載がある。

[0003] 特許文献 1 :特開 2002-202900号公報（段落 0017)

発明の開示

発明が解決しょうとする課題

[0004] 本発明者はデバッグサポート機能 (オンチップデバッグ機能とも称する）を有するマイク口コンピュータをシステムデバッグするとき（デバッグ対象マイクロコンピュータをタ一ゲットマイクロコンピュータと称する）、そのターゲットプログラムをホストコンピュータ力ターゲットシステムのプログラムメモリにダウンロードする機能におけるデータ転送の高速化について検討した。例えば、ターゲットマイクロコンピュータ fお TAG準拠のデバッグ用シリアルインタフェース回路を有する。 USB(Unversal Seial Bus)インタフエース回路を持つパーソナルコンピュータ（PC)に USBケーブルでエミュレータを接続し、エミュレータは専用のユーザーインターフェースケーブルでターゲットシステム（ュ一ザ一システムとも称する）に搭載されたターゲットマイクロコンピュータのデバッグ用シリアルインタフェースに接続する。ターゲットマイクロコンピュータはオンチップデバック機能を有する。オンチップデバッグ機能を有するターゲットマイクロコンピュータは、ユーザモードの他に、ターゲットプログラムの開発を支援するデバッグモードを有する。前記ユーザモードではターゲットシステムのためにユーザが開発するユーザプロ

'一ゲットプログラムとも称する）を実行する。前記 -ドでは、ユーザプログラムの実行が停止されているとき、主にプログラムデバッグ支援用のプログラム（デバッグ支援プログラムとも称する）を実行する。デバッグ支援プログラムは、ターゲットマイクロコンピュータの電源投入毎にホストコンビユータ上のエミュレータソフトより転送され、ターゲットマイクロコンピュータ内部のデバッグ用アドレス空間上に書き込みされ、ホストコンピュータ上のエミュレータソフトウェアとリンクされる。ホストコンピュータから供給されるユーザプログラムは、ターゲットマイクロコンピュータがユーザモードでデバッグ支援プログラムを実行することによって、ターゲットシステム上の所定メモリ空間に書き込まれる。エミュレータとターゲットマイクロコンピュータとの間の通信には前 TAG準拠のデバッグ用シリアルインタフェース回路が用いられる。このデバッグ用シリアルインタフェース回路は、所定バイト単位でクロック同期のシリアル転送を行なうため、転送スピードは前記クロック周波数に比例し、 USBインタフェース回路に比べて低速である。例えば、 USB規格 1. 1でも転送処理能力はフルスピードで 1200キロバイト（KB) /秒であるが、 JTAG準拠のインタフエースでは 4バイトのような 1回の最大データ転送毎にターゲットマイクロコンピュータ力のアクセス許可を示すステータスを取得して次の転送データをセットするといぅデータ転送手順を必要とし、それによるオーバヘッド故に、同期クロック周波数を上げても 230KB/秒のような転送速度限界を生ずる。このような転送速度の相違によって、比較的容量の大きなターゲットプログラムのロード転送に長い時間を必要とし、システムデバッグ効率を低下させ、更にはターゲットプログラムの開発期間短縮を阻む要因の一つになっていることが本発明者によって明らかにされた。

[0005] 本発明の目的は、ターゲットマイクロコンピュータをシステムデバッグするとき、デバッグ対象のシステムプログラムをホストコンピュータからターゲットシステムにダウン口ードするときのデータ転送を高速化することにある。

[0006] 本発明の別の目的は、エミュレータを利用してシステムプログラムを開発するとき、デバッグ対象のシステムプログラムをホストコンピュータからターゲットシステムにダウンロードするときのデータ転送の高速化という点において、システムプログラムの開発期間の短縮に寄与することにある。

[0007] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面力明らかになるであろう。

課題を解決するための手段

[0008] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

[0009] 〔1〕本発明に係るマイクロコンピュータは、中央処理装置、デバッグ用インタフエ一スに利用可能な高速シリアル通信インタフェース回路（3)、及び外部メモリに接続可能な外部バスインタフェース回路（5)を有する。前記高速シリアル通信インタフェース回路はその内部に複数の入力バッファ（EP1, EP2)を有し、相互に一の入力バッファに対する入力動作に並行して他の入力バッファからデータを出力可能とされる。前記デバッグモードにぉレ、て、前記高速シリアル通信インタフェース回路はシステムプログラムを受信し、受信されたシステムプログラムをメモリアクセス制御信号と共に前記外部バスインタフェース回路から出力可能である。前記高速シリアル通信インタフエース回路は、例えばユニバーサルシリアルバスインタフェース回路である。システムデバッグに際して前記高速シリアル通信インタフェース回路にホストコンピュータを直結することにより、ターゲットプログラムをホストコンピュータ力、らターゲットシステムにダゥンロードするときのデータ転送を高速化することができる。特に前記高速シリアル通信インタフェース回路は交互に入出力動作を切換えて並列動作可能な 2面バッファを備えるという点でデータ転送の更なる高速化が実現される。ターゲットプログラムをホストコンピュータからターゲットシステムにダウンロードするときのデータ転送の高速化という点において、ターゲットプログラムの開発期間の短縮に寄与する。

[0010] 本発明の望ましい形態では、受信されたシステムプログラムを外部バスインタフエ一ス回路に接続されたメモリに転送制御可能なダイレクトメモリアクセスコントローラを有する。中央処理装置の負担軽減とデータ転送の更なる高速化に好都合である。前記ダイレクトメモリアクセスコントローラによるシステムプログラムの転送元は、例えば前記高速シリアル通信インタフェース回路の入力バッファである。前記高速シリアル通信インタフェース回路の入力バッファに受信されたシステムプログラムを一時的に蓄積可能なランダムアクセスメモリ（7)を備える場合には、前記ダイレクトメモリアクセスコントローラによるシステムプログラムの転送元は前記ランダムアクセスメモリとしてよい。前記高速シリアル通信インタフェース回路の入力バッファ（EP1 , EP2)とランダムァクセスメモリ（7)で多段バッファを構成してシステムプログラムを受けるから、高速シリアル通信インタフェース回路による受信処理と受信データに対する転送処理との速度差に対して更に余裕ができる。

[0011] 本発明の望ましい形態では、デバッグ専用低速シリアル通信インタフェース回路（8 )を有し、前記デバッグ専用低速シリアル通信インタフェース回路は、デバッグモードにおレ、て、前記高速シリアル通信インタフェース回路を制御する制御データの入力に利用可能である。デバッグ専用低速シリアル通信インタフェース回路は例えば JTA G準拠のシリアルインタフェース回路であり、中央処理装置の制御を必要とせずにィンタフエース動作を行なうことができるようになっている。前記デバッグ専用低速シリアル通信インタフェース回路は、例えばデバッグモードにおいて、前記高速シリアル通信インタフェース回路に代えてシステムプログラムの受信に利用可能である。

[0012] デバッグサポート機能の充実という観点より、トレース制御回路を内蔵してよい。前記トレース制御回路は前記中央処理装置が前記システムプログラムを実行したときの内部状態をトレース情報として逐次蓄え、蓄えたトレース情報は前記システムプロダラムの実行停止後に外部に出力される。前記トレース情報の外部出力に前記高速シリアル通信インタフェース回路を利用可能である。

[0013] 〔2〕本発明に係るシステムプログラムの開発方法は、ホストコンピュータ（25)と、エミユレータ（35)と、ターゲットデバイス（33)とを用いて、ターゲットデバイスが実行するシステムプログラムを開発する方法であって、前記エミュレータによる処理として、ホストコンピュータが高速シリアル通信で出力するシステムプログラムを 2面バッファの一方のバッファに蓄積する第 1処理と、 2面バッファの他方のバッファに蓄積されたシステムプログラムを前記第 1処理に並行してターゲットデバイスに低速シリアル通信で送信する第 2処理と、ターゲットデバイスとの間の前記低速シリアル通信のハンドシェーク制御を行なう第 3処理を含む。 2面バッファの利用により、ターゲットプログラムをホストコンピュータからターゲットシステムにダウンロードするときのデータ転送を高速化することができるという点において、ターゲットプログラムの開発期間を短縮することができる。

[0014] 本発明の具体的な形態として、前記第 2処理では、前記バッファから出力するシステムプログラムを前記一つのバッファの記憶容量以上の FIFOバッファを経由してタ一ゲットデバイスに低速シリアル通信で送信し、前記第 3処理では、ターゲットデバイスからの送信許可に応答して FIFOバッファからターゲットデバイスへの送信を行ない、 FIFOバッファのフル状態に応答して前記バッファ力 FIFOバッファへの転送を抑制する。低速シリアル通信に FIFOバッファを用いることにより、第 1処理から第 2処理に渡されるデータの滞留による第 1処理の中断を減らすことができ、この点においても、上記データ転送を高速化することができる。

[0015] 〔3〕本発明に係るマイクロコンピュータ（1)は、ユーザモードとデバッグモードを有し、中央処理装置（2)と、ユニバーサルシリアルバスインタフェース回路（3)と、第 1のデバッグ用制御プログラムを保有する ROM (71)と、 RAM (7)と、外部バスインタフエース回路（5)とを備える。前記ユニバーサルシリアルバスインタフェース回路は、前記デバッグモードで利用可能にされる所定のエンドポイントバッファ回路（20)を有し、前記所定のエンドポイントバッファ回路は並列動作可能な一対のバッファ (EP1, E P2)を有し、前記一対のバッファは相互に一方が入力動作可能にされるのに並行して他方が出力動作可能とされる。ここで対象とするマイクロコンピュータはターゲットマイク口コンピュータであり、ユニバーサルシリアルバスインタフェース回路を介して直接デバッグ支援用のホストコンピュータに接続する場合を想定する。

[0016] 前記中央処理装置は、パワーオンリセット時に前記デバッグモードが指定されているとき、前記第 1のデバッグ用制御プログラムを実行して、前記ユニバーサルシリアルバスインタフェース回路を動作可能に初期化し、第 2のデバッグ用制御プログラムを前記ユニバーサルシリアルバスインタフェース回路で受信し、受信した第 2のデバッグ用制御プログラムを前記 RAMに格納し、 RAMに格納した第 2のデバッグ用制御プログラムの実行に移行する。これにより、マイクロコンピュータの電源投入毎に例えばホストコンピュータ上のエミュレータソフトより転送される第 2のデバッグ用制御プログラムを高速にダウンロードすることができ、ホストコンピュータ上のエミュレータソフトウェアとリンクしたデバッグ制御可能な状態の立ち上げを高速化することができる。

[0017] 本発明の具体的な形態として、バッファ RAMとダイレクトメモリアクセスコントローラと更に有し、中央処理装置は、前記第 2のデバッグ用制御プログラムにしたがって、ユニバーサルシリアルバスインタフェース回路が受信したダウンロード要求コマンドに応答して、前記ダイレクトメモリアクセスコントローラに、ユニバーサルシリアルバスインタフエース回路が受信したユーザプログラムを前記バッファ RAMに転送させる。デバッグ制御可能な状態においてユーザプログラムのダウンロードを高速化することができる。更に、本発明の望ましい形態として、前記中央処理装置は、前記第 2のデバッグ用制御プログラムにしたがって、ユニバーサルシリアルバスインタフェース回路が受信した転送要求コマンドに応答して、前記ダイレクトメモリアクセスコントローラに、前記バッファ RAMに転送されたプログラムを外部バスインタフェース回路を介して外部のプログラムメモリに転送制御させる。この後、前記中央処理装置は、前記第 2のデバッグ用制御プログラムの実行状態にぉレ、て、モード制御コマンドに応答してユーザモードに移行し、前記ユーザモードにおいて中央処理装置は外部バスインタフエ一ス回路を介して前記プログラムメモリなどから命令をフェッチして、ユーザプログラムを実行する。ユーザプログラムの実行状態をトレースし、それを解析したりすることによつてユーザプログラムに対するデバッグが行われる。

[0018] 〔4〕別の観点による本発明のマイクロコンピュータ（40)は、中央処理装置 (44)と、ユニバーサルシリアルバスインタフェース回路 (48)と、第 1のデバッグ用制御プログラムを保有する ROM (45)と、バッファ RAM (47)と、外部インタフェース回路（41)とを備え、前記ユニバーサルシリアルバスインタフェース回路は、所定のエンドポイントバッファ回路（20)を有し、前記所定のエンドポイントバッファ回路は並列動作可能な一対のバッファ（EP1， EP2)を有し、前記一対のバッファは相互に一方が入力動作可能にされるのに並行して他方が出力動作可能とされる。前記中央処理装置は、パヮーオンリセット時に前記第 1のデバッグ用制御プログラムを実行して、前記ュニバーサルシリアルバスインタフェース回路を動作可能に初期化し、第 2のデバッグ用制御プログラムを前記ユニバーサルシリアルバスインタフェース回路で受信し、受信した第 2のデバッグ用制御プログラムを前記バッファ RAMに格納し、バッファ RAMに格納した第 2のデバッグ用制御プログラムを前記外部インタフェース回路を介して出力させる。ここで対象とするマイクロコンピュータはターゲットマイクロコンピュータとデバッグ支援用のホストコンピュータとの間に配置されるエミュレータ（33)の制御用マイク口コンピュータとされる。

[0019] 本発明の具体的な形態として、マイクロコンピュータはダイレクトメモリアクセスコントローラ（46)を更に有し、前記ダイレクトメモリアクセスコントローラは、前記中央処理装置による転送制御条件にしたがって、前記バッファ RAMから第 2のデバッグ用制御プログラムを前記外部インタフェース回路を介して外部に転送する。発明の効果

[0020] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

[0021] すなわち、ターゲットマイクロコンピュータをシステムデバッグするとき、システムプログラムをホストコンピュータからターゲットシステムにダウンロードするときのデータ転送を高速化することができる。要するに、システムデバッグにおいて、システムプログラムダウンロード機能の性能を向上させることができる。

[0022] エミュレータを利用してシステムプログラムを開発するとき、システムプログラムをホストコンピュータからターゲットシステムにダウンロードするときのデータ転送の高速化という点において、システムプログラムの開発期間の短縮に寄与することができる。図面の簡単な説明

[0023] [図 1]本発明に係るマイクロコンピュータを例示するブロック図である。

[図 2]USBIF内蔵のマイクロコンピュータを搭載したターゲットシステムとホストコンビユータとの接続形態を示す説明図である。

[図 3]USBIFを備えていないマクロコンピュータを搭載したターゲットシステムとホストコンピュータとの接続形態を示す説明図である。

[図 4]図 3のマイクロコンピュータとエミュレータの一例を示すブロック図である。

[図 5]FPGAで構成される JTAGインタフェースロジックの詳細を示す論理回路図でめる。 [図 6]図 5の構成による動作を示すタイミングチャートである。

[図 7]RAMの 2面バッファ BUF1 , BUF2を切り換えてデータを FIFOTDOに転送する制御手順を示すフローチヤ一である。

[図 8]図 5と図 9の夫々の場合におけるプログラムダウンロードの動作タイミングの相違を示すタイミングチャートである。

[図 9]図 5の比較例に係るエミュレータを例示するブロック図である。

[図 10]図 5の例と図 9の比較例のそれぞれにおいてホストコンピュータからユーザープログラムファイルをダウンロードするときのダウンロード性能を例示する説明である。

[図 11]本発明に係るマイクロコンピュータの更に具体的な例を示すブロック図である。

[図 12]マイクロコンピュータによるオンチップデバッグの動作タイミングを例示するタイミングチャートである。

[図 13]USBの通信フォーマットの説明図である。

[図 14]ホストコンピュータと USBインタフェース回路との通信ハンドシエック制御の基本形を例示するフローチャートである。

[図 15]ユーザープログラムの実行中に強制ブレークさせる場合のホストコンピュータと USBインタフェース回路との間でハンドシェーク制御内容を例示するフローチャートである。

[図 16]ホストコンピュータから USBインタフェース回路へのソフトウェアのダウンロードの制御内容を例示するフローチャートである。

[図 17]図 1のマイクロコンピュータの変形例を示すブロック図である。

[図 18]図 17のマイクロコンピュータの変形例を示すブロック図である。

符号の説明

1 マイクロコンピュータ

2 CPU

3 USBインタフェース回路

4 外部メモリ

5 外部バスインタフェース回路

6 DMAC 7 RAM

8 JTAG回路

9 トレース回路

11 エミユレーシヨン RAM

EP1 , EP2 2面バッファ

20 バッファ部

25 ホストコンピュータ

30 ターゲットシステム

33 マイクロコンピュータ

34 ターゲットシステム

35 エミュレータ

47 RAM

BUF1 , BUF2 2面バッファ

FIFOTDO

48 USBインタフェース回路

71 ROM

73 パワーオンリセット回路

74 システムコントローラ

発明を実施するための最良の形態

図 1には本発明に係るマイクロコンピュータ 1が例示される。マイクロコンピュータ 1は、単結晶シリコンのような 1個の半導体基板（半導体チップ）に相補型 MOS集積回路製造技術等によって形成される。マイクロコンピュータ 1は、中央処理装置（CPU) 2、デバッグ用インタフェースに利用可能な高速シリアル通信インタフェース回路としての USBインタフェース回路（USBIF) 3、外部メモリ（EXMRY) 4に接続可能な外部バスインタフェース回路（EXIF) 5、ダイレクトメモリアクセスコントローラ（DMAC) 6、ランダムアクセスメモリ（RAM) 7、デバッグ専用低速シリアル通信インタフェースとしての JTAGインタフェース回路 (JTAGIF) 8、トレース制御回路（TRCNT) 9、トレース情報の外部出力制御用の AUD (アドバンスト 'ユーザ.デバッグ)インタフェース回路 (AUDIF) 10、及びエミユレーシヨン RAM (EMMRY) 11を有し、特に制限されなレヽ力、それらは内部バス（IBUS) 12を共有する。尚、内部バス 12にはタイマカウンタなどその他の回路が接続されていてよい。前期 RAM7は転送データなどを一時的に保持するバッファ RAMなどとして利用される。

[0026] 前記 USBIF3は、例えば USB2. 0規格に準拠し、 USBバッファ部（BEP) 20と US Bインタフェース制御部（UCNT) 21を有する。 USBバッファ部 20は夫々 512バイトの USBバッファ EP1、 EP2によるダブルバッファ構造を持つ。 USBバッファ EP1 , E P2は例えば FIFOによって構成される。 UCNT21は所謂 USBデバイスコントロールとデータ転送制御を行なう。 UCNT21は USBホストとして例えば図 1のホストコンピュータ（パーソナルコンピュータ）に搭載される USBホストに USBケーブル 23で接続され、 USBデバイスコントロールとして、 USBホストからのコマンドに応答して所定のプロトコルでデータのシリアル送受信制御を行なう。 USBホストからの受信データはバッファ部 20に送られ、 USBホストへの送信データはバッファ部 20から供給される。 UC NT21はデータ転送制御としてバッファ部 20に対するリード'ライト制御と、 DMAC6 に対する転送要求の制御を行なう。特にバッファ部 20に対するリード'ライト制御では、相互に一の USBバッファに対する入力動作 (USBホストからの受信データ入力動作）に並行して他の USBバッファからデータ出力動作（DMA転送のための内部バス 12への出力動作）を可能とする。

[0027] DMAC7は CPU2により、転送元アドレス、転送先アドレスなどのデータ転送制御条件が設定され、 USBIF3等からの DMA転送要求に応答して、転送元から転送動作へのデータ転送を制御する。データ転送モードとしてデュアルアドレシングモード及びシングルアドレシングモードの双方をサポートする。例えば、 USBバッファ EP1， EP2と EMMRY11との間のシングルアドレスによるデータ転送、 USBバッファ EP1， EP2と RAM7との間のシングルアドレスによるデータ転送、 RAM7と EXMRY4との間のデュアルアドレスによるデータ転送を制御することができる。

[0028] JTAGIF8は受信データを入力する入力レジスタ TDI、送信データを出力する出力レジスタ TD〇、前記レジスタ TDIと内部バス 12を接続するデータレジスタ SDDR、図示を省略するコマンドレジスタ、 JTAG制御回路 CTCNT) 24を有する。 JCNT24はクロック信号 TCKに同期してレジスタ TDOからのシリアル出力とレジスタ TDIへのシリアル入力を制御する。その制御には所謂 TAP (テスト 'アクセス'ポート）コントロールを用い、クロック信号 TCKに同期してシリアル入力される図示を省略する 1ビットのモードセレクト信号のパターンによって制御を行なう。外部から JTAGIF8へのデータ入力はレジスタ TD〇から外部にアクセス許可ビットが出力される毎に可能にされる。例えば JTAGIF8は 4バイト受信毎に外部にアクセス許可ビットを出力する。この意味において、 JTAGIF8によるシリアル通信速度は遅レ、。規格では TCK周波数は数十 M Hzであり、 USB2. 0規格では転送処理能力がハイスピード時 480MB/秒であるのに対して低速である。

[0029] 前記 CPU2は図示を省略する命令制御部と演算部を備える。命令制御部は命令フエッチを制御すると共にフェッチした命令のデコードを行なう。演算部は命令のデコード信号及び命令で指定されるオペランドを用いてデータ演算やアドレス演算を行なつて命令を実行する。マイクロコンピュータ 1は通常モードとしてのユーザモードの他に、ターゲットプログラムの開発を支援するデバッグモードを有する。前記デバッグモードの指定は、リセット時にモード端子から指定し、或いはユーザモードにおいてブレーク割り込みで指定することができる。前記ユーザモードでは EXMRY4に格納されているシステムプログラム（ユーザプログラムとも称する）を実行する。前記デバッグモードでは、ユーザプログラムの実行が停止されているとき、主にプログラムデバッグ支援用のプログラム（デバッグ支援プログラム）を実行する。デバッグ支援プログラムは、マイクロコンピュータ 1の電源投入毎にホストコンピュータ 25のエミュレータソフトにより転送され、 EMMRY11のデバッグ用アドレス空間上に書き込みされる。ブートプログラムはマイクロコンピュータ 1に内蔵される図示を省略するマスク ROM又は電気的に書換え可能なフラッシュメモリが保有する。デバッグ時に、ユーザプログラムはデバッグモードでマイクロコンピュータ 1が前記デバッグ支援プログラムを実行することによつて、ターゲットシステム上の EXMRY4に書き込まれる。ユーザプログラムはホストコンピュータ 25から供給される。

[0030] 図 1では、ターゲットシステムのマイクロコンピュータ 1とホストコンピュータ 25との間の通信には USBIF3が利用可能にされる。 JTAGIF8を利用することも可能であるが、通信速度の点で USBIF3の方が優れているので、 USBIF3を利用するのが得策である。特に USBIF3は交互に入出力動作を切換えて並列動作可能な 2面バッファ EP1 , EP2を備えるという点でデータ転送の更なる高速化が実現される。ユーザプログラムをホストコンピュータ 25からターゲットシステムにダウンロードするときのデータ転送の高速化という点において、ユーザプログラムの開発期間を短縮可能になる。

[0031] USBIF3で受信されたシステムプログラムを EXIF5に接続された EXMRY4に転送するには、 DMAC6を用いればよレ、。前記 DMAC6によるシステムプログラムの転送元は、例えば前記 USBIF3の入力バッファ EP1 , EP2である。前記 USBIF3の入力バッファ EP1 , EP2に受信されたシステムプログラムを RAM7に一時的に蓄積する場合には、前記 DMAC6により先ずバッファ EP1 , EP2から RAM7に転送し、タイミングを見計らって、 RAM7力、ら EXMRY4にシステムプログラムを転送すればよレ、。前記 USBIF3の入力バッファ EP1， EP2と RAM7で多段バッファを構成してシステムプログラムを受けることにより、 USBIF3による受信処理と受信データに対する外部への転送処理との速度差に対して更に余裕ができる。

[0032] 前首 SJTAGIF8は、デバッグモードにおいて、前記 USBIF3を制御する制御データの入力に利用可能である。 JTAGIF8は、例えばデバッグモードにおいて、前記 US BIF3に代えてシステムプログラムの受信に利用可能である。その必要性は、ユーザモードにおいて前記 USBIF3の使用が予約されていて、プログラムダウンロードに利用することができない環境にある場合などである。前記 USBIF3は複数転送チヤネルを備える構成であってもよレ、。その一つをオンチップデバック専用にすれば、プログラムダウンロードを JTAGIF8による代替通信で行なうことを一切要しないから、そのデータ転送の高速化を保証することができる。

[0033] 前記 TRCNT9は CPU2がユーザプログラムを実行しているとき、 CPU2の内部状態をトレースバス :L ₃を介して順次格納する回路である。格納場所は FIFOバッファ（F BUF) 26とされ、 FIFOバッファ 26に対するアドレス制御はアドレスカウンタ（ACOU NT) 27力 S行なう。 FIFOバッファ 26に蓄えられたトレース情報は、デバッグモードにおいて前記 USBIF3又 f TAGIF8によってホストコンピュータ 25に転送可能である。但し FIFOバッファ 26の容量は小さいので、大量のデータをトレースするには不向きである。大量のデータをトレース情報として収集する場合には前記 AUDIF10を用レ、る。内部バス 12のアドレス情報及びデータ情報等をバスアクセスサイクル毎にトレースバッファ（TRBUF) 28に蓄え、 TRBUF28のデータをクロック信号 AUDCLKに同期して外部に出力すればよい。 AUDATAは出力データ、 AUDSYNCはデータ出力同期信号である。

[0034] または、 FIFOバッファ 26に蓄えられたトレース情報を RAM7や EXMRY4へ一時的に格納し、 USBIF3を用いて一括で出力することも可能である。

[0035] 図 2にはマイクロコンピュータ 1を搭載したターゲットシステム 30とホストコンピュータ 25との接続形態を示す。ターゲットシステム 30にはマイクロコンピュータ 1の USBIF3 に接続する USBコネクタ 31が設けられ、この USBコネクタ 31とホストコンピュータ 25 の USBコネクタを USBケーブル 23で直結すればよレ、。マイクロコンピュータ 1はデバッグ機能を有するから、ホストコンピュータ 25とマイクロコンピュータ 1の間にエミユレ一タを介在させることなぐターゲットプログラムとしてのシステムプログラムとデバッグ支援プログラムのダウンロードを行なうことができ、その後のユーザモードでは、システムプログラムを実行しながらトレース情報を収集する。システムプログラムの実行がブレークされてデバッグモードに遷移されたとき、トレース情報を参照したりしてターゲットシステムに対する評価及びシステムプログラムの修正等が行なわれる。

[0036] 図 3には別の例として前記 USBIF3を備えていないマクロコンピュータ 33を搭載したターゲットシステム 34とホストコンピュータ 25との接続形態を示す。ターゲットシステム 34とホストコンピュータ 25との間にはエミュレータ 35が配置される。エミュレータ 35 とホストコンピュータ 25は USBケーブル 23で接続される。ターゲットシステム 34とエミユレータ 35fお TAGインタフェースフェースケーブル 36で接続される。

[0037] 図 4には前記マイクロコンピュータ 33とエミュレータ 35の一例が示される。マイクロコンピュータ 33は図 1のマイクロコンピュータ 1に対して USBIF3を備えていない点が相異される。同一機能を有する回路要素には同一符号を付してその詳細な説明は省略する。

[0038] エミュレータ 35は、マイクロコンピュータ 40、フィールド 'プログラマブノレ 'ゲート'ァレィ（FPGA) 41、シンクロナス ·スタティック 'ランダム ·アクセス ·メモリ（SSRAM) 42力ら成る。

[0039] マイクロコンピュータ 40は CPU44、 R〇M45、 DMAC46、 RAM47及び USBIF4 8を有し、 1個の半導体基板に形成されている。 USBIF48は前記 USBIF3と同様に、 2面で USBバッファ EP1 , EP2を有する USBバッファ部 20と UCNT21によって構成され、 USB2. 0規格に準拠する。 RAM47は USBバッファ EP1 , EP2の記憶情報に対する後段の 2面 RAMバッファを構成し、第 1RAMバッファ領域 BUF1と第 2RA Mバッファ領域 BUF2が割当てられる。望ましくは、第 1RAMバッファ領域 BUF1と第 2RAMバッファ領域 BUF2に対して夫々個別のアクセスポートを持つデュアルポートであるのがよレ、。即ち、一方の USBバッファ EP1がホストコンピュータ 25から受信したデータを格納しているとき、他方の USBバッファ EP2から出力されるデータを RA M47の第 1RAMバッファ領域 BUF1に格納し、これに並行して第 2バッファ領域 BU F2に格納されているデータを所定のポートから外部に出力することができる。また、他方の USBバッファ EP2がホストコンピュータ 25から受信したデータを格納しているとき、 USBバッファ EP1から出力されるデータを RAM47の第 2RAMバッファ領域 B UF2に格納し、これに並行して第 1RAMバッファ領域 BUF1に格納されているデータを所定のポートから外部に出力することができる。 USBIF48から RAM47へのデータ転送には DMAC46を用いることが望ましい。

[0040] FPGA41はフラッシュメモリセルのような不揮発性記憶素子を多数有し、それら不揮発性記憶素子のプログラム状態に応じて論理機能を所望に設定することができる回路である。ここでは FPGA41は、マイクロコンピュータ 33の JTAGIF8とデータ送受信を行なうための JTAGインタフェースロジック 41Aと、 SSRAM42のアクセス制御を行なうアドレス生成ロジック 41Bを構成する。

[0041] JTAGインタフェースロジック 41Aは、出力 FIFOバッファ FIFOTDO、入力バッファ TDI、インタフェース制御回路 FCNT) 50を有する。 RAM47から出力 FIFOバッファ FIFOTDOへのデータライトの際、 USBインタフェース制御プログラムを実行する C PU44は出力 FIFOバッファ FIFOTDOへの書き込み可能状態（TDOST)と空き状態（TDOF)等を管理し、出力 FIFOバッファ FIFOTDOへ連続して転送データをセットする。マイクロコンピュータ 33の JTAGIF8からのアクセス許可ビット fお CNT50が監視する。アクセス許可ビットがイネ一ブルになったとき出力 FIFOバッファ FIFOTD O力 4バイトの情報送信が行なわれる。出力 FIFOバッファ FIFOTDOから送信された情報はマイクロコンピュータ 33の JTAGIF8で受信され、データレジスタ SDDRに格納される。データレジスタ SDDRに格納されると、 DMAC6が起動され、その情報は DMA転送にて EXMRY14に書き込まれる。

[0042] 前記 SSRAM42はマイクロコンピュータ 33の AUDIF10から出力されるトレース情報の格納に利用される。前記 FPGA41で実現される SSRAM42のアクセス制御を行なうアドレス生成ロジックはアドレスカウンタ（ACOUNT) 52と、セレクタ（ASEL) 5 カウンタ 52で行なうかを選択する。どちらを選択するかは CPU44の指示に従って決定される。

[0043] このように、ホストコンピュータ 25に接続する USBIF48と、ターゲットコンピュータ 3 3の JTAGIF8の間には、受信データの入力と出力を並列可能にするバッファ BUF1 , BUF2による 2面バッファと、 2面バッファの一方のバッファから出力される受信データを FIFO形式で蓄えることができる出力 FIFOバッファ FIFOTDOが設けられているから、ホストコンピュータ 25とマイクロコンピュータ 33が UISBインタフェースで直結されていないが、ある程度データ転送効率を上げることができる。

[0044] 特に、内蔵 RAM47を数キロバイトのダブルバッファ構造として、ホストコンピュータ

25からのダウンロードデータをバッファ BFU1または BFU2の一方に受信中に、他方のバッファが保持しているデータを出力 FIFOバッファ FIFOTDOにライトするように、処理を並列化したから、バッファ EP1、 EP2のデータサイズとバッファ FIFOTDOのデータサイズが異なる場合であっても、また、バッファ EP1， EP2の動作とバッファ FI F〇TD〇の動作が独立しているため DMAC転送を途中で中断させないという制約が必要になる場合であっても、対応することが可能になる。

[0045] 図 5には FPGA41で構成される JTAGインタフェースロジック 41Aの詳細が示される。図 6には図 5の動作タイミングが示される。

[0046] バッファ FIFOTDOは 4バイト X 61段（244バイト）の多段構成とされる。 55はマイク口コンピュータ 40に接続されるインタフェースである。バッファ FIFOTDOは FIF056 とシフトレジスタ 57によって構成される。コントロールブロック 58とバッファコントロールブロック 59は JCNT50を構成する。 59A, 59Bは所定のロジックである。 CPUDAT A (REGDATA. D)は RAM47からの出力データ、 CPUWR— N (TDOWR— N) は FIF056に対するライトリクエスト、 TDOREG. Qは FIF056からのリードデータ、 READQは FIF〇56に対するリードリクエスト、 SHIFTREG. はシフトレジスタ 57の出力データ（TD〇出力）である。 SBUF_LOADはシフトレジスタ 57のデータロード信号、 S_Pはシフトレジスタ 57のシフト信号である。 TDOemは FIF〇56のェンプティ信号、 TDOflは FIF〇56のフル信号である。 TDOSTはバッファ FIFOTDOにライト可能か否かを示し、 1でライト可、 0でライト不可を意味する。 TDOFは 1でバッファ FI F〇TD〇のデータがすべてシフトアウトしたこと、 0でバッファ FIFITDOのデータがすベてシフトアウトしてレ、なレ、（初期値）ことを示す。 TDOINTはバッファ FIFITDOのデータが全てシフトアウトした時に割込要求信号 IRQを出力させるための信号であり、 1 で割込要求を可能とし、 0で割込要求を抑止する（初期値)。

マイクロコンピュータ 40の RAM47より、ライトイネーブル（TDOWR— N)に応答して CPUクロック CPUCLK同期でデータ（REGDATA. D)が FIF056に書き込まれる。 FIF056がフル状態のときは、 CPUクロック CPUCLKに同期して TDOflが出力される。 FIF056がェンプティ状態の時は、クロック TCKに同期して TDOemが出力される。シフトレジスタ 57へのデータ転送開始ロードパルス（SBUF— LOAD)は、 FI F〇56が空の時はライトイネーブル (TDOWR— N)に同期して生成され、空でない時は転送終了パルス（DONE— P)に同期して生成される。この作用はロジック 59A , 59Bにより実現される。 DONE— Pは、ターゲットマイクロコンピュータ 33からのァクセス許可ビットに基づいて生成される。アクセス許可ビットは、レジスタ TDIを介して入力される。バッファコントロールブロック 59ではシフトレジスタ 57のデータ転送終了毎に FIF056のデータ書き込み可能状態を示す TDOflをチェックする。 TDOflがバッファ FIFITDOの書き込み可能状態を示す TDOSTビットを生成し、 TDOemと DON E_Pによりバッファ FIFOTDOの空き状態を示す TDOFビットを生成し、コントロールブロック 58の JTAGレジスタに反映する。 TDOFをマイクロコンピュータ 40への割込み要求に使用する場合、割込み許可を示す TDOINTビットと TDOFによって割込み要求信号 IRQを生成する。 CPU44がこの割込み要求を受付けると、例えば図 7の TDOデータセット処理実行における、次の RAMバッファへの切り換え（S7)を行う。

[0048] 図 7には RAM47の 2面 RAMバッファ BUF1, BUF2を切り換えてデータをバッファ FIFOTDOに転送する制御手順が示される。先ず、この制御手順を可能にする T DOINTが 1にされ（S1)、TD〇ST= 1かによつてバッファ FIFOTDOの空きがチェックされ（S2)、空きがあればバッファ FIFOTDOにデータが転送される（S3)。転送されたデータバイト数がチェックされる。即ち、バッファ BUF1 , BUF2の夫々に割当てられる領域の最大容量数か否かがチェックされる（S4)。その転送バイト数に到達すると、丁0〇？= 1かの判定にょって 0丁0〇の空きチヱックを行なぃ（35)、全てシフトアウトしたことが判定されると、 CPU44に IRQにて割り込みを要求し、 TDOFを 0にクリアする（S6)。その後、転送元 RAMバッファ領域が次のバッファ BUF1又は B UF2に切り換えられる（S7)。上記処理を送信完了まで繰返す（S8)。完了後、 TDI NTを 0にクリアして（S9)、制御を終了する。

[0049] このように、バッファ BUF1力らバッファ FIFOTDOへのデータライト転送は、バッファ FIFOTDOのバッファの書き込み可能状態（TDOSTビット）を参照して、 RAM47 の最大容量数キロバイト数を転送し、次にバッファ FIFOTDOの空き状態 (TDOF) を確認した後、次のバッファ BUF2又は BUF1へ切り替え、指定したデータ量を転送完了する迄その処理を繰り返す。これにより、 RAM47からバッファ FIFITDOへのデ一タライトの際、 TDOSTビットと TDOFビットを管理し連続して転送データをセットする。マイクロコンピュータ 33からバッファ TDIに送られるアクセス許可ビットはハード口ジック 58が監視する。それらの結果、図 8の（A)に示すように、アクセス許可ビットを検出してから転送データを転送するまでのオーバーヘッドを無くし、最大数百バイトの連続転送が可能になり、ユーザプログラムなどのダウンロード転送の高速化を実現すること力 Sできる。ターゲットマイクロコンピュータが USBIF3を持たなレ、場合にもプログラムダウンロード転送速度をある程度高速化することが可能である。尚、図 8の (A) におレ、て、マイコン書き込みとは RAM47力、らバッファ FIFOTDOへのデータ転送書込みを意味する。 JTAG出力とはバッファ FIFOTDO力もターゲットマイクロコンピュータ 33への転送データ出力を意味する。 SPはターゲットマイクロコンピュータ 33からのアクセス許可ビットのステータスポーリング処理を意味する。

[0050] 図 9には比較例に係るエミュレータが例示される。ホストコンピュータとのインタフエ一スには USBを用いる。 USBドライバ 61及び USBコントローラマイコンチップ 62が設けられる。 USBコントローラマイコンチップ 62のプログラムは ROM63に格納され、 SDRAM64がワークメモリとして利用される。受信した USBデータは SDRAM64に一旦格納され、 USBパケット解析等を経て SDRAM64に格納してから JTAGコント口ーラ 65のデータ出力レジスタからターゲットマイクロコンピュータにデータを送信する。 JTAG準拠のインタフェースではソフトダウンロードデータ転送方式は、送信データの終了をターゲット CPUからアクセス許可ビットを受け取ることができるステータス取得モードで行っている。また 1回のデータ転送量は最大で 4バイトである。エミュレータは転送の都度ターゲットマイクロコンピュータ 33からステータス取得モード終了を示すアクセス許可ビットを取得する。要するに、アクセス許可ビットをポーリングしながら取得して、データ出力レジスタ (TDO)へ転送データをセットしなければならなレ、。この場合には図 8の（B)に示されるように、アクセス許可ビットの検出から転送データセットまでにオーバーヘッド T1が発生する。要するに、図 8の（B)は 4バイト転送毎にデータ出力レジスタ（TDO)へのデータセットを行い、図 8の（A)はデータ出力レジスタ（ TDO)へのデータセットを予め行い、ハードロジック 58でアクセス許可ビット取得毎に 4バイト単位でデータ出力を行う。

[0051] 図 10には図 5の例と図 9の比較例に関しホストコンピュータ PCよりターゲットマイクロコンピュータの外付メモリに 1メガバイトのユーザープログラムファイルをダウンロードするときのダウンロード性能が示される。傾向線 aは図 5に対応され、傾向線 bは図 9に対応される。これによればホストコンピュータからターゲットマイクロコンピュータへデータ転送する際、図 9の比較例におけるプログラムダウンロード性能は、 TCK= 10M Hz以上にしても 230KB/秒より変化はな力、つた。

[0052] 図 5の例では、 TCK=10MH以上でもダウンロード性能がリニアに上がる。また、 T CK=20MHzである場合、ダウンロード性能が約 2倍の 400KB/秒となる。

[0053] 図 11にはマイクロコンピュータ 1の更に具体的な例が示される。図 1との相違点は、 USBインタフェース回路 3に複数の USBバッファ部（BEP0 BEP6) 20を示してレヽる。更に、ブートプログラムを保有する ROM71を図示している。前記エミユレーシヨンメモリ 11は SRAMで構成されるのに対し、 ROM71はマスク ROM又は EEPROMやフラッシュメモリなどの電気的に書き換え可能な不揮発性メモリによって構成される。その他にブレーク回路 72が設けられる。ブレーク回路 72は、デバッグモードにおいて CPU2を介してブレーク条件が設定され、ユーザモードにおいてブレーク条件に一致する状態の発生を検出して、 CPU2にブレーク例外を要求する。

[0054] 前記 USBバッファ部 20の BEP0— BEP6の夫々は USB規格におけるエンドポイントと称される FIFO (First-In First-Out)バッファを意味する。 FIFOバッファは入力用 (イン）、出力用 (アウト)夫々別々に備えたダブルバッファ構造とされ、図 1に示される E Pl、 EP2のように構成される。 BEP0はエンドポイント 0、 BEP6はエンドポイント 6と理解されたレ、。エンドポイントの番号は例である。一つの USBデバイスが持つことができるエンドポイントの最大数は USB規格で規定されている。エンドポイント 0 (BEP0) はコントロール転送に使用され、 USBデバイスにとって必須とされる。ここでは USBィンタフェース回路 3はユーザモードとデバッグモードの双方で利用可能とされ、 USB バッファ部（BEP0— BEP6) 20のうち、 BEP1, BEP2はユーザプログラムによる使用に専用化され、 BEP3— BEP6はデバッグ支援に専用化される。 BEP0は双方で共用される。 BEP0はオンチップデバック専用のディスクリプタ情報をコントロール転送するのに使用される。 BEP3は USBデータのバルタアウト転送に利用される BEP4は USBデータのバルクイン転送用に利用される。 BEP5は命令コマンドの入力に利用される。 BEP6はステータス情報の出力に利用される。 BEP1 , BEP2はユーザモードにおいてユーザの設定に従ってデータ入出力などに利用される。 USBインタフエ一ス回路 3は外部力も与えられる 48MHzのような周波数のクロック信号 CLKに同期動作される。 CLKはマイクロコンピュータ 1の内部で PLL回路などを介して生成されてもよい。

[0055] 前記 ROM71が保有するブートプログラムは、特に制限されないが、 USBインタフエース回路 3を初期化するための USB初期化制御プログラム及び転送制御プロダラムとされる。転送制御プログラムは、 USBインタフェース回路 3を介して受信したデバッグ支援プログラム（ASEファームソフトとも称する）をエミユレーシヨンメモリ 11に格納するためのプログラムとされる。

[0056] システムコントローラ（SYSC74)は代表的に示された外部端子としてデバッグモード端子 ASEMD及びリセット端子 RESに接続され、また、パワーオンリセット回路（PO RES) 73から出力されるパワーオンリセット信号が供給され、それら入力に従ってマイク口コンピュータ 1の動作モード等を制御する。 SYSC74は、デバッグモード端子 A SEMDによってユーザモードが指定され、パワーオンリセット回路 73からのパワーォンリセット指示又はリセット端子 RESからのリセット指示があると、制御信号 φ 1によつて CPUが初期化され、 CPU2は ROM71が保有する前記 USB初期化制御プロダラムを実行してエンドポイント BE0、 BEP1、 BEP2の動作を可能とし、最後に CPU2はプログラム格納領域の先頭番地から命令を実行開始可能にされる。一方、 SYSC74 は、デバッグモード端子 ASEMDによってデバッグモードが指定され、パワーオンリセット回路 73からのパワーオンリセット指示があると、制御信号 φ 2によって CPU2が初期化され、 CPU2は ROM71が保有する前記 USB初期化制御プログラムを実行してエンドポイント BE0— BEP6の動作を可能とし、その後 CPU2は ROM71が保有する前記転送制御プログラムを実行して、 USBインタフェース回路 3を介して受信したデバッグ支援プログラム (ASEファームソフトとも称する）をエミユレーシヨンメモリ 11に格納し、最後に CPU2は転送した ASEファームソフトの実行が可能にされる。尚、デバッグモードにおいてユーザモードに分岐したユーザプログラムの実行状態では、 R ESによるリセット指示があってもデバッグモードそれ自体のリセット指示はマスクされる。デバッグモードからユーザモードに分岐してユーザープログラムを実行してレ、るとき、リセット入力でリセットベクタへジャンプするかを検証し足りするのを可能にするためである。

[0057] ASEファームソフトによってユーザプログラムをホストコンピュータ 25力、らダウンロードする場合、 CPU2は、 ASEファームソフトにしたがって、 USBIF3が受信したダウンロード要求コマンドに応答して、前記 DMAC6に、 USBIF3が受信したユーザプログラムを前記バッファ RAM7に転送させる。例えば、 USBIF3との通信が完了した後、 CPU2は、前記 ASEファームソフトにしたがって、 USBIF3が受信した転送要求コマンドに応答して、前記 DMAC6に、前記バッファ RAM7に転送されたプログラムを外部バスインタフェース回路 5を介して外部メモリ 4に転送制御させる。 CPU2は、前記 ASEファームソフトの実行状態において、モード制御コマンドに応答してユーザモードに移行し、前記ユーザモードにおいて CPU2は外部メモリ 4力命令をフェッチして実行すること力 Sできる。

[0058] 図 12にはマイクロコンピュータによるオンチップデバッグの動作タイミングが例示される。時刻 tOに ASEMDがローレベルにされてデバッグモードが指示され、時刻 tl に電源が投入されて、パワーオンリセット回路 73によりパワーオンリセットが指示されると (時刻 t2)、制御信号 φ 2が活性化され、 CPU2が初期化され、 CPU2は ROM71 が保有する前記 USB初期化制御プログラムを実行して USBブート処理を行なってエンドポイント BE0 BEP6の動作を可能とし、その後 CPU2は、 ROM71が保有する前記転送制御プログラムを実行する。すなわち、 USBインタフェース回路が書き込みコマンドを受信すると、これに応答して、 USBインタフェース回路 3を介して受信したデバッグ支援プログラム（ASEファームソフトとも称する）をエミユレーシヨンメモリ 11 に格納する（ASEファーム書き込み処理）。 ASEファーム書き込み処理が終わった後、 USBインタフェース回路 3がホストコンピュータ力ブレークコマンドを受信することにより、 CPU2は EMMRY11上の ASEファームソフトを実行可能にされる。この後、 USBインタフェース回路 3がホストコンピュータからユーザプログラム実行コマンドを受信すると、当該ユーザプログラム実行コマンドで指定されるユーザプログラムのアドレスに処理が分岐し、 CPU2はユーザプログラムを実行するユーザモードに移行される。このユーザプログラムの実行状態において、例えば USBインタフェース回路がブレークコマンドを受信すると、 CPU2にブレーク例外要求 BERQが発行され、 CPU2 によるユーザプログラムの実行が停止され、 CPU2は再び ASEファームソフトを実行するデバッグモードに遷移される。

[0059] 図 13には USBの通信フォーマットが例示される。 1フレームの先頭は S〇F (Start of frame)とされる。 USB規格における USB通信フォーマットのフレーム内では DATA 0/DATA1がオンチップデバック用データパケットとされる。 DATA0ZDATA1のリード Zライトは各 BEPで行う。オンチップデバック用 USBパケットデータはヘッダーとデータから成る。ヘッダーは、識別 ID、データサイズ、ステータス、命令コマンドの情報を含む。データ情報にダウンロードデータ等の情報を含む。

[0060] 図 14にはホストコンピュータ 25 (PC側）と USBインタフェース回路 3との通信ハ：シエック制御の基本形が例示される。ホストコンピュータ 25から送信されてくる USBデータパケットを EP3に受信する。次に CPU2が ASEファームプログラムに従って EP3 に受信した USBデータパケットを読込み、解析して、解析結果に応ずる制御を行い、その制御結果を EP4よりホストコンピュータ 25に送信する。

[0061] 図 15にはユーザープログラムの実行中に強制ブレークさせる場合のホストコンピュータ 25と USBインタフェース回路 3との間でハンドシェーク制御内容が例示される。 E P5を命令コマンド受信専用バッファとして使用する。 EP5で受信した命令コマンドパケットを解析し、これに応じて USB制御回路 21から CPU2へブレーク例外処理を要求し、 ASEファームのベクタアドレスが与えられる。 CPU2はユーザプログラムの実行状態力、ら ASEファームプログラムのブレークのアドレスへジャンプする。 USBインタフエース制御回路 21は CPU2よりブレークァクナリッジ BACKを受信し、 EP6にステータス情報 (BACK)をセットしホストコンピュータ 25に送信する。ホストコンピュータ 25はステータスがブレーク状態か否かを確認する。

[0062] 図 16にはホストコンピュータ 25から USBインタフェース回路 3へのソフトウェア（ュ一ザプログラム）のダウンロードの制御内容が例示される。ホストコンピュータよりソフトダウンロード送信要求と共に転送サイズ、ロード先アドレスが BEP3へ送信する。これに対し、 CPU2から BEP4を介して送信許可がホストコンピュータ 25に転送され、それが完了次第、ホストコンピュータ 25より指定サイズ分だけダウンロードデータが US Bインタフェース回路 3に向けて送信される。このとき、 USBインタフェース回路の BE P3に受信した場合、 USB割り込みにより、 DMA転送し、直接外部メモリ 4に書き込む。指定サイズ分送信終えたら EP4より送信完了をホストコンピュータに送信する。

[0063] 図 17にはマイクロコンピュータ 1の更に別の例が示される。図 11との相違点は、 JT AGIF8及び AUDIF10を削除し、更に、 USBIF3をデバッグモードに専用化した点である。 USBIF3は BEP1 , BEP2を備えていなレ、。ユーザー資源として USBIF3を利用することはできなレ、。 USBIF3はオンチップデバックのときだけ使用可能にされる。 AUDIF10は大容量のトレースデータの格納にユーザー資源のオンチップ RAM 7や EXMRY4を使用することが可能な場合は必要ないためである。

[0064] 図 18にはマイクロコンピュータ 1の更に別の例が示される。図 17との相違点は、ュ一ザ専用資源として USBIF3Aを設けた点である。ユーザ専用資源として USBIF3 Aは BEPO, BEP1 , BEP2を構成するバッファ 20と USBインタフェース制御回路 21 Aを備える。オンチップデバッグとユーザモードの夫々において全く専用化された US BIFを利用可能である。

[0065] 特に図示はしないが図 11において AUDIF10だけを廃止することも可能である。 U SBIF3はオンチップデバックとユーザモードで兼用に使用あれるから、ユーザー資源として USBIF3をデバックする場合は、デバッグ用インタフェースとして JTAGIF8 を利用すればよい。

[0066] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

[0067] 例えば、 CPU2と内部バス 12の間にはキャッシュメモリが配置されてもよレ、。仮想ァドレスをサポートする場合には CPU2と内部バス 12の間にアドレス変換バッファが配置されていてよレ、。ロジック 41A, 41Bは FPGAで構成することに限定されない。

[0068] 図 4で説明したマイクロコンピュータ 40が保有する USBIF48についても図 11で説明した USBIF3を適用可能である。この場合、ユーザ専用の BEPは必要ない。産業上の利用可能性

[0069] 本発明はマイクロコンピュータ、特にデバッグサポート機能を有するマイクロコンピュータ、更にはマイクロコンピュータを動作させるシステムプログラムの開発方法などに広く適用することができる。

Claims

請求の範囲

[1] 中央処理装置、デバッグ用インタフェースに利用可能な高速シリアル通信インタフエース回路、及び外部メモリに接続可能な外部バスインタフェース回路を有し、前記高速シリアル通信インタフェース回路はその内部に複数の入力バッファを有し、相互に一の入力バッファに対する入力動作に並行して他の入力バッファからデータを出力可能とされ、

前記デバッグモードにぉレ、て、前記高速シリアル通信インタフェース回路はシステムプログラムを受信し、受信されたシステムプログラムをメモリアクセス制御信号と共に前記外部バスインタフェース回路から出力可能であることを特徴とするマイクロコンビユータ。

[2] 前記高速シリアル通信インタフェース回路は、ユニバーサルシリアルバスインタフエ一ス回路であることを特徴とする請求項 1記載のマイクロコンピュータ。

[3] 受信されたシステムプログラムを外部バスインタフェースに接続されたメモリに転送制御が可能なダイレクトメモリアクセスコントローラを有することを特徴とする請求項 2記載のマイクロコンピュータ。

[4] 前記ダイレクトメモリアクセスコントローラによるシステムプログラムの転送元は前記高速シリアル通信インタフェースの入力バッファであることを特徴とする請求項 3記載のマイクロコンピュータ。

[5] 前記高速シリアル通信インタフェース回路の入力バッファに受信されたシステムプログラムを一時的に蓄積可能なランダムアクセスメモリを有し、

前記ダイレクトメモリアクセスコントローラによるシステムプログラムの転送元は前記ランダムアクセスメモリであることを特徴とする請求項 3記載のマイクロコンピュータ。

[6] デバッグ専用低速シリアル通信インタフェース回路を有し、前記デバッグ専用低速シリアル通信インタフェース回路は、デバッグモードにおいて、前記高速シリアル通信ィンタフェース回路を制御する制御データの入力に利用可能であることを特徴とする請求項 1記載のマイクロコンピュータ。

[7] 前記デバッグ専用低速シリアル通信インタフェース回路は、デバッグモードにおいて

、前記高速シリアル通信インタフェース回路に代えてシステムプログラムの受信に利用可能であることを特徴とする請求項 6記載のマイクロコンピュータ。

[8] 前記デバッグ専用低速シリアル通信インタフェース回路は JTAGに準拠しデータレジスタを有することを特徴とする請求項 6又は 7記載のマイクロコンピュータ。

[9] トレース制御回路を有し、前記トレース制御回路は前記中央処理装置が前記システムプログラムを実行したときの内部状態をトレース情報として逐次蓄えることを特徴とする請求項 1又は 6記載のマイクロコンピュータ。

[10] 前記トレース情報の外部出力に前記高速シリアル通信インタフェース回路を利用可能であることを特徴とする請求項 9記載のマイクロコンピュータ。

[11] ホストコンピュータと、エミュレータと、ターゲットデバイスとを用いて、ターゲットデバイスが実行するシステムプログラムを開発する方法であって、

前記エミュレータによる処理として、ホストコンピュータが高速シリアル通信で出力するシステムプログラムを 2面バッファの一方のバッファに蓄積する第 1処理と、前記 2面バッファの他方のバッファに蓄積されたシステムプログラムを前記第 1処理に並行してターゲットデバイスに低速シリアル通信で送信する第 2処理と、ターゲットデバイスとの間の前記低速シリアル通信のハンドシェーク制御を行なう第 3処理を含むことを特徴

[12] 前記第 2処理では、前記バッファから出力するシステムプログラムを前記一つのバッファの記憶容量以上の FIFOバッファを経由してターゲットデバイスに低速シリアル通信で送信し、

前記第 3処理では、ターゲットデバイスからの送信許可に応答して FIFOバッファからターゲットデバイスへの送信を行なレ、、 FIFOバッファのフル状態に応答して前記バッファから FIFOバッファへの転送を抑制することを特徴とする請求項 11記載のシステムプログラムの開発方法。

[13] ユーザモードとデバッグモードを有するマイクロコンピュータであって、

中央処理装置と、ユニバーサルシリアルバスインタフェース回路と、第 1のデバッグ用制御プログラムを保有する ROMと、 RAMと、外部バスインタフェース回路とを備え前記ユニバーサルシリアルバスインタフェース回路は、前記デバッグモードで利用可能にされる所定のエンドポイントバッファ回路を有し、前記所定のエンドポッファ回路は並列動作可能な一対のバッファを有し、前記一対のバッファは相互に一方が入力動作可能にされるのに並行して他方が出力動作可能とされ、

前記中央処理装置は、パワーオンリセット時に前記デバッグモードが指定されているとき、前記第 1のデバッグ用制御プログラムを実行して、前記ユニバーサルシリアルバスインタフェース回路を動作可能に初期化し、第 2のデバッグ用制御プログラムを前記ユニバーサルシリアルバスインタフェース回路で受信し、受信した第 2のデバッグ用制御プログラムを前記 RAMに格納し、 RAMに格納した第 2のデバッグ用制御プログラムの実行に移行するマイクロコンピュータ。

[14] バッファ RAMとダイレクトメモリアクセスコントローラと更に有し、

中央処理装置は、前記第 2のデバッグ用制御プログラムにしたがって、ュニバーサルシリアルバスインタフェース回路が受信したダウンロード要求コマンドに応答して、前記ダイレクトメモリアクセスコントローラに、ユニバーサルシリアルバスインタフェース回路が受信したプログラムを前記バッファ RAMに転送させる請求項 13記載のマイク口コンピュータ。

[15] 前記中央処理装置は、前記第 2のデバッグ用制御プログラムにしたがって、ュニバーサルシリアルバスインタフェース回路が受信した転送要求コマンドに応答して、前記ダイレクトメモリアクセスコントローラに、前記バッファ RAMに転送されたプログラムを外部バスインタフェース回路を介して外部に転送制御させる請求項 14記載のマイク口コンピュータ。

[16] 中央処理装置は、前記第 2のデバッグ用制御プログラムの実行状態において、モード制御コマンドに応答してユーザモードに移行し、

前記ユーザモードにおいて中央処理装置は外部バスインタフェース回路を介して命令をフェッチする請求項 13記載のマイクロコンピュータ。

[17] 中央処理装置と、ユニバーサルシリアルバスインタフェース回路と、第 1のデバッグ用制御プログラムを保有する ROMと、バッファ RAMと、外部インタフェース回路とを備前記ユニバーサルシリアルバスインタフェース回路は、所定のエンドポイントバッファ回路を有し、前記所定のエンドポイントバッファ回路は並列動作可能な一対のバッファを有し、前記一対のバッファは相互に一方が入力動作可能にされるのに並行して他方が出力動作可能とされ、

前記中央処理装置は、パワーオンリセット時に前記第 1のデバッグ用制御プロダラムを実行して、前記ユニバーサルシリアルバスインタフェース回路を動作可能に初期化し、第 2のデバッグ用制御プログラムを前記ユニバーサルシリアルバスインタフエ一ス回路で受信し、受信した第 2のデバッグ用制御プログラムを前記バッファ RAMに格納し、バッファ RAMに格納した第 2のデバッグ用制御プログラムを前記外部インタフエース回路を介して出力させるマイクロコンピュータ。

[18] ダイレクトメモリアクセスコントローラを更に有し、

前記ダイレクトメモリアクセスコントローラは、前記中央処理装置による転送制御条件にしたがって、前記バッファ RAMから第 2のデバッグ用制御プログラムを前記外部ィンタフエース回路を介して外部に転送する請求項 17記載のマイクロコンピュータ。