WO2005024957A1

WO2005024957A1 - 半導体装置とその製造方法

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Publication number: WO2005024957A1
Application number: PCT/JP2003/011125
Authority: WO
Inventors: Taiji Ema
Original assignee: Fujitsu Limited
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2005-03-17
Also published as: US20060091447A1; JPWO2005024957A1; JP4602904B2; US7696555B2

Abstract

　接地線抵抗とビット線容量が低いフラッシュメモリ半導体装置を提供する。　半導体装置は、複数の半導体素子を形成した半導体基板構造体上方に形成され、平坦な表面を有する第１絶縁層と、第１絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、第１絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、柱状導電性プラグと壁状導電性プラグとを覆って、第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、第２絶縁層の全厚さを貫通して形成され、柱状導電性プラグの少なくとも１つと接続される第１部分と、第２絶縁層の中間までの深さに形成され、壁状導電性プラグの少なくとも１つと離間しつつ交差する第２部分とをそれぞれ有するデュアルダマシン構造の複数の第１配線と、を有する。

Description

半導体装置とその製造方法技術分野

本発明は、半導体装置とその製造方法に関し、特に交差する立体配線を有する半導体装置とその製造方法に関する。背景技術

半導体装置の集積度の向上と共に、配線も微細化する。特に半導体基板近傍の下層配線が集積度が高く、微細化の要求が強い。配線が微細化しても寄生抵抗、寄生容量は低くすることが望まれ、種々の提案がなされている。

導電性プラグは、導電層を有する下地上に絶縁膜を形成した後、導電層に対するコンタクト孔を形成し、多結晶シリコンやタングステンを化学気相堆積でコン夕クト孔内に埋め込み、エッチバックや化学機械研磨（C M P ) により不要部を除去して形成される。

導電性プラグで、接続部を一旦上に引き出した後は、ダマシン配線がよく利用される。ダマシン配線は、絶縁膜を形成した後絶縁膜中に層間接続用ビア孔ゃ配線用溝（トレンチ）を形成し、導電層を埋め込み、不要部を C M Pやエッチバックによって除去して形成される。例えば、ビア孔と配線溝を形成した後、 T i N、 T a N等のバリア層と銅層をスパックし、その上に銅層をメツキで成膜する。抵抗率の低い銅を用いて精度の高い配線を形成するのに適した方法である。

特にメモリなどの繰り返しパターンを有する半導体装置は集積度向上の要請が強く、配線パターンの改善について種々の提案がなされている。フラッシュメモリは、コントロールゲートの他、接地ソース配線、読み出し用ドレイン配線（ビッ卜線）を形成する必要があり、交差する配線が必要である。

特開 2 0 0 1— 2 4 4 3 5 3号公報は、フラッシュメモリ素子のソース拡散層に対してはヮ一ド線方向に延在する壁状の導電性プラグを、ドレイン拡散層に対しては孤立する柱状導電性プラグを形成することを提案している。

図 1 1 A、 1 1 B、 1 1 C、 1 1 Dは特開 2 0 0 1— 2 4 4 3 5 3号の開示する代表的配線構造を再現する。図 1 1 Aは平面図である。図 1 1 B、 1 1 C、 1 IDは、 III - III線、 I V - IV線、 V— V線に沿った断面図である。

図 1 1 Aにおいて、第 1ソースライン SL 1は、メモリ素子のソース拡散層を接続して図中縦方向にワード線と平行に配置された壁状導電性プラグである。ドレインコンタクトプラグ D C Pは、メモリ素子の各ドレイン拡散層の上に孤立して形成された柱状導電性プラグである。ドレインライン DLは図中横方向に配置されたドレイン配線であり、ドレインコンタクトプラグ DC Pに接続されている。ドレインライン DLと第 1ソースライン SL 1との間には絶縁層が介在する。第 2ソースライン SL 2は、ドレインライン DLと交互に横方向に配置されている。図 1 1 Bに示すように、ドレインコンタクトプラグ DCPは、第 1層間絶縁膜 I L 1に埋め込まれた第 1 ドレインコンタクトプラグ DCP 1と第 2層間絶縁膜 I L 2に埋め込まれた第 2 ドレインコンタクトプラグ DC P 2とが積層された柱状プラグである。ドレインライン DLは第 2層間絶縁膜 I L 2上に A 1等の導電体膜を成長し、パターン形成して形成される。

半導体基板 1 30上には、トンネル絶縁膜 1 32、フローティングゲート 13 3、絶縁膜 1 34、ヮ一ド線 (コントロールゲー卜) WL、保護酸化膜 1 36が積層され、その上に、窒化シリコン膜 1 37、第 1層間絶縁膜 I L 1が形成されている。以下、窒化シリコン層 137を含めて第 1層間絶縁膜 I L 1と呼ぶ。図 1 1 B、 1 1 Cに示すように、第 1ソースライン SL 1は、第 1層間絶縁膜 I L 1に埋め込まれ、ヮード線 WLと平行に延在する。第 1層間絶縁膜 I L 1と同じ高さの壁状導電性プラグを形成することにより、接地線抵抗を低減している。図 1 1 Dに示すように、第 2ソースライン S L 2は、ドレインライン DLと平行に、同様の構造で形成される。第 1ソースライン SL 1と第 2ソースライン S L 2の交差する位置で、第 2層間絶縁膜中にソースコンタクトプラグ S C Pが形成され、両者を電気的に接続している。

第 1ドレインコンタクトプラグ DC P 1、第 1ソースライン SL 1はワード線 WLに対して自己整合で形成され、集積度を向上している。伹し、図 1 I Dに示すように、第 2ソースライン SL 2の下には第 2ドレインコンタクトプラグは形成できず、第 2ソースライン S L 2下のメモリ素子はダミーとなる。フラッシュメモリ回路と周辺回路との混載についての教示はない。

上述の導電性プラグと同様の構成が、特開平 7— 74326号公報、特開 20 01 - 1 1 1 01 3号公報、特開 2001— 203286号公報にも開示されている。

特許文献 1

特開 2001— 244353号公報

特許文献 2

特開平 7 - 74326号公報

特許文献 3

特開 2001— 1 1 1 0 13

特許文献 4

特開 200 1— 203286号公報

メモリ回路と周辺ロジック回路とを混載する場合，メモリ回路の配線には寄生容量が低いことが要求され，周辺ロジック回路には寄生抵抗が低いことが要求される。両者は同一配線構造では実現し難い。この要求を満たすあめには、メモリ回路領域で薄く、周辺回路領域で厚い配線を形成することが有利である。

周辺回路領域で下層層間絶縁膜をエッチングして下げ、その上にエッチストツプ層、上層層間絶縁膜を形成し、ダマシン配線を形成することにより、メモリ回路領域で薄く、周辺ロジック回路領域で厚い配線を形成できる。

特許文献 5

特開平 10— 223858号公報

特許文献 6

特開平 10— 200075号公報

また、ダマシン配線形成の際、配線溝形成用エッチングをマスクを分けて 2回行ない、深い溝と浅い溝を形成し、配線を埋め込むことによつても厚い配線と薄い配線を形成できる。

特許文献 7

特開平 1 1一 307742号公報

特許文献 8 特開平 9一 3 2 1 0 4 6号公報

特許文献 9

特開 2 0 0 0 - 7 7 4 0 7号公報発明の開示

本発明の目的は、高性能で、微細化に適した交差配線を有する半導体装置を提供することである。

本発明の他の目的は、同一層で厚さの異なる配線を有する半導体装置を提供することである。

本発明のさらに他の目的は、接地線抵抗とビット線容量が低いフラッシュメモリを有する半導体装置を提供することである。

本発明の他の目的は、これらの半導体装置を製造する方法を提供することである。

本発明の 1観点によれば、複数の半導体素子を形成した半導体基板構造体と、前記半導体基板構造体上方に形成され、平坦な表面を有する第 1絶縁層と、前記第 1絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、前記第 1 絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、前記柱状導電性プラグと前記壁状導電性プラグとを覆って、前記第 1絶縁層上に形成され、平坦な表面を有する第 2絶縁層と、前記第 2絶縁層の全厚さを貫通して形成され、前記柱状導電性プラグの少なくとも 1つと接続される第 1部分と、前記第 2絶縁層の中間までの深さに形成され、前記壁状導電性プラグの少なくとも 1 つと離間しつつ交差する第 2部分とをそれぞれ有するデュアルダマシン構造の複数の第 1配線と、を有する半導体装置が提供される。

好ましい形態においては、前記半導体基板構造体がフラッシュメモリ部を有し、該フラッシュメモリ部は、半導体基板と、前記半導体基板中に並んで配置された複数のストライプ状活性領域と、前記半導体基板上方に形成され、前記複数の活性領域と交差するように配置された複数のワード線と、前記複数の活性領域と前記複数のヮード線との交差部において、両者の中間に配置された複数のフローテイングゲートと、前記複数のワード線間の領域で、前記活性領域内に形成された複数の拡散領域と、を有し、前記複数の壁状導電性プラグは、前記複数のワード線間の 1つおきの領域で、前記第 1絶縁層を貫通し、対応する複数の前記拡散領域と接触しつつ、前記活性領域と交差する方向に延在する複数の第 1ソースラインを含む。

本発明の他の観点によれば、（a )複数の半導体素子を形成した半導体基板構造体を準備する工程と、（b )前記半導体基板構造体上方に、平坦な表面を有する第 1絶縁層を形成する工程と、（ c )前記第 1絶縁層の全厚さを貫通して複数の第 1 配線溝と複数の第 1接続孔とを形成する工程と、（ d )前記第 1配線溝と前記第 1 接続孔とを埋め込む第 1導電層を堆積する工程と、（ e )前記第 1絶縁層上の前記第 1導電層の不要部を化学機械研磨して除去し、前記第 1絶縁層の全厚さを貫通して、延在する複数の壁状導電性プラグと、複数の柱状導電性プラグとを形成する工程と、（f )前記柱状導電性プラグと前記壁状導電性プラグとを覆って、前記第 1絶縁層上に、平坦な表面を有するた第 2絶縁層を形成する工程と、（g )前記第 2絶縁層中に、前記第 2絶縁層の全厚さを貫通して前記柱状導電性ブラグの表面を露出する複数の第 2接続孔と、前記第 2接続孔の少なくとも 1つに連続し、前記第 2絶縁層の中間までの深さに達し、前記壁状導電性プラグの少なくとも 1 つと離隔しつつ交差する第 2配線溝とをそれぞれ有する複数の凹部を形成するェ程と、（h )前記第 2接続孔と前記第 2接続孔とを埋め込んで、第 2導電層を形成する工程と、（ i )前記第 2絶縁層上の前記第 2導電層の不要部を化学機械研磨して除去し、前記柱状導電性プラグの少なくとも 1つに接続され、前記壁状導電性プラグの少なくとも 1つと離間しつつ交差するデュアルダマシン構造の複数の第 1配線を形成する工程と、を含む半導体装置の製造方法が提供される。図面の簡単な説明

図 1 A、 1 B、 1 Cは、本発明の第 1の実施例による半導体装置の下層構造示す平面図及び断面図である。

図 2 A - 2 Dは、本発明の第 1の実施例による半導体装置の中層構造を示す平面図及び断面図である。

図 3 A - 3 Hは、本発明の第 1の実施例による半導体装置を示す平面図及び断面図である。 '

図 4XA— 4XJ、 4YA— 4YJは、本発明の第 1の実施例による半導体装置の製造方法を説明するための断面図である。

図 5XA— 5XD、 5 YA— 5 YDは、本発明の第 1の実施例による半導体装置の他の製造方法を説明するための断面図である。 '

図 6A、 6 B、 6 Cは、本発明の第 1の実施例の変形例による半導体装置を示す平面図及び断面図である。

図 7A、 7 B、 7 Cは、本発明の第 2の実施例による半導体装置を示す断面図である。

図 8A - 8Dは、本発明の第 2の実施例による半導体装置を製造する主要製造工程を示す断面図である。

図 9A、 9 B、 9 Cは、本発明の第 3の実施例による半導体装置を示す平面図及び断面図である。

図 10A、 1 0 B、 10 Cは、本発明の第 4の実施例による半導体装置を示す平明図及び断面図である。

図 1 1 A_ 1 I Dは、従来技術の 1例を示す平面図及び断面図である。発明を実施するための最良の形態

以下、図面を参照して本発明の実施例を説明する。

図 1 A— 3 Hは、本発明の第 1の実施例による半導体装置の構成を示す平面図及び断面図である。図 1A、 1 B、 1 Cは、半導体基板上にフラッシュメモリセルを構成するトランジスタを形成した下層構造を示す。図 2 A— 2Dは、下層構造上に第 1の層間絶縁膜を形成し、第 1の層間絶縁膜中にプラグを埋め込んだ中層構造を示す。図 3 A— 3 Hは、中層構造上に配線を形成した半導体装置を示す。図 1 Aに示すように、半導体基板上に複数のストライプ状活性領域 A Rを画定するようにシヤロートレンチアイソレ一ションによる素子分離領域 S T Iを形成する。活性領域 ARと交差するように、フローティングゲート FG、コントロールゲート CGを含むゲート構造（ワード線構造）を形成する。

図 1 Bは、図 1 Aの I B_ I B線に沿う活性領域の断面図である。半導体基板 SUB上にトンネル酸化膜 TN、多結晶シリコンのフローティングゲート FG、誘電体層 DL、多結晶シリコンのコントロールゲート CGが積層され、フラッシュメモリセルのゲート構造が作成されている。ゲート構造の側壁上には、窒化シリコンのサイドウォ一ルスぺーサ SWが形成されている。ゲ一ト構造間の活性領域には、拡散領域 D I Fが形成されている。すなわち、活性領域においてはフラッシュメモリセルが直列に接続された構成が形成されている。

図 1 Cは、図 1Aの I C - I Cに沿うゲート構造の断面図である。半導体基板 SUB表面部には、素子分離領域 ST Iと活性領域 ARとが交互に配列されている。活性領域 ARの上方には、フローティングゲート FGが各活性領域 ARに対応して配置されている。フローティングゲート FGを覆うように、誘電体層 DL、コント口一ルゲート CGが形成されている。図 1 Aに示すように、ゲート構造は縦方向のストライプ状にパターニングされてヮード線構造を形成している。

図 1A、 1 B、 1 Cに示す構造の上に、第 1層間絶縁膜が形成され、プラグ形成用孔および溝が形成され、 Wが埋め込まれてプラグ構造を構成する。

図 2 A— 2 Dは、プラグを形成した構造を示す平面図及び断面図である。

図 2 Aに示すように、全面に第 1層間絶縁膜 I L 1が堆積された後、プラグ孔及びプラグ溝がエッチングされ、 Wを CVDで成膜し、化学機械研磨（CMP) で不要部を除去することにより、第 1層間絶縁膜 I L 1に埋め込まれたビットコンタクトプラグ B CP及び壁状プラグである第 1ソースライン SL 1を形成する。図 2 Bは、図 2 Aの ΠΒ - ΠΒ線に沿う、ビットコンタクトプラグ B C P及び第 1ソースライン S L 1を横断する方向の断面図である。各ゲート構造間に拡散領域 D I Fに接続されたビットコンタクトプラグ B CPと第 1ソ一スライン S L 1が交互に配列されている。 .

図 2 Cは、図 2 Aの H C - Π C線に沿うビットコンタクトプラグ B C Pの配列に沿う断面図である。素子分離領域 ST Iで画定された活性領域に、拡散領域 D I Fが形成され、その上方にビットコン夕クトプラグ B CPが形成されている。図 2Dは、図 2Aの IID - HDに沿う断面図である。第 1ソースライン S L 1 は、第 1層間絶縁膜 I L 1の全厚さを貫通し、壁状に形成されている。

柱状のビットコンタクトプラグ BCP及び壁状プラグ構造の第 1ソースライン S L 1を形成した後、第 2層間絶縁膜を成膜し、途中までの深さの配線と、全厚さを貫通する配線を形成する。途中までの深さの配線には、選択的に全厚さを貫通する部分を形成し、下層導電層との接続を行なう。

図 3 A— 3 Gは、配線までを形成した半導体装置を示す平面図及び断面図である。

図 3 Aに示すように、プラグ構造を覆うように第 2層間絶縁膜 I L 2が形成され、横方向の溝が形成され、ビット線 BL及び第 2ソースライン SL 2が埋め込まれている。

図 3Dに示すように、第 2層間絶縁膜 I L 2は、第 1酸化シリコン層 OX 1、第 1窒化シリコン層 NT 1、第 2酸化シリコン層 OX 2、第 2窒化シリコン層 N T 2の積層で形成される。

図 3B、 3Cは、図 3 Aの ΠΙΒ - ΠΙΒ線及び IHC - IEC線に沿うビット線、ソ —スラインの断面図である。

図 3Bに示すように、ビット線 BLは、表面から第 1窒化シリコン層 NT 1表面までの薄い配線であり、ビットコンタクトプラグ B CP上の領域においては第 2の層間絶縁膜の全厚さを貫通してビットコンタクトプラグ BCPと電気的接続を形成している。薄いビット線 BLは、第 1ソースライン SL 1と絶縁層を介して交差している。

図 3 Cに示すように、第 2ソ一スライン S L 2は第 2層間絶縁膜の全厚さを貫通して形成された厚い配線である。第 2ソースライン SL2は、複数の第 1ソ一スライン SL 1に共通に接続する。低抵抗化された第 1ソースラインが厚い第 2 ソースライン SL2により低抵抗で接続され、ソース接地線全体が低抵抗化されている。

図 3D、 3E、 3Fは、図 3 Aにおける nD— nD線、 HE - HE線、 ΠΙ F - IEF線に沿う断面図である。図 3Gは、図 3 Aにおける ΠΒ線から niF線に折れ曲がった線に沿う断面図である。

図 3Dに示すように、ビットコンタクトプラグ BCP上においては、ビット線 8しが第2層間絶縁膜1 L 2の全厚さを貫通し、第 2ソースライン SL 2と同等の厚さとなってピットコンタクトプラグ B CPと接続されている。なお、配線間の領域においては、第 1酸化シリコン層〇X 1、第 1窒化シリコン層 NT 1、第 2酸化シリコン層〇 X 2、第 2窒化シリコン層 N T 2で構成される第 2層間絶縁膜 I L 2の全厚さが残されている。

図 3 Eに示すように、ゲート構造上においては、ゲ一卜電極の上に第 1層間絶縁膜 I L 1が存在し、第 2ソースライン SL 2との絶縁を確保している。ビット線 BLは、さらに第 2層間絶縁膜 I L 2の第 1酸化シリコン膜〇X 1、第 1窒化シリコン層 NT 1を隔てた上方に配置されている。ビット線 BLは、薄く形成されているため、寄生容量を低減することができる。

図 3 Fに示すように、第 1ソースライン SL 1は、第 1層間絶縁膜の全厚さを貫通して形成されているが、ビット線 B Lとの間には第 1酸化シリコン層 O X 1、第 1窒化シリコン層 NT 1が介在し、絶縁が確保される。第 2ソースライン SL 2は、第 2層間絶縁膜の全厚さを貫通して形成され、第 1ソースライン SL 1の表面に電気的に接続されている。

図 3 Gは、ビット線 BLに沿う方向と、ソ一スライン S Lに沿う方向の配線構造を示す。ビット線 BLは、第 2層間絶縁膜 I L 2の上層部に形成され、ビットコンタクトプラグ BCP上方において第 2層間絶縁膜 I L 2の全厚さを貫通し、ビットコンタクトプラグ BCPに電気的に接続される。中間領域においては、ピット線 BLは浅く形成され、第 1ソースライン S Lと交差することができる。第 2ソースライン SL 2は、第 2層間絶縁膜 I L 2の全厚さを貫通し、第 1ソ —スライン SL 1が存在する領域においては第 1ソースライン SL 1と電気的に接続される。第 2ソースライン SL 2は厚く形成されるため、抵抗が低くなる。図 3Hは、周辺回路領域における構成を示す。周辺回路領域においては、コントロールゲートと同一層からゲ一ト電極 Gが形成されている。ゲート電極両側の活性領域には、ソースドレイン領域を構成する拡散領域 D I Fが形成されている。第 1層間絶縁膜 I L 1を貫通して、コンタクトプラグ CPが形成され、その上に第 2層間絶縁膜 I L 2が形成されている。第 2層間絶縁膜 I L 2の全厚さを貫通する配線 Cuが形成されている。配線 Cuは、厚く形成されるため、抵抗を低くすることができる。配線を低抵抗化することにより、周辺回路の高速化が促進される。図 4XA— 4XJ、 4YA— 4YJは、第 1の実施例による半導体装置の主要製造工程を示す断面図である。図中左側にビット線方向に沿う断面図を示し、右側にワード線（ゲート構造）に沿う断面図を示す。

図 4XA、 4YAに示すように、シリコン基板 1の表面に素子分離用溝を形成し、酸化シリコンを埋め込んでシヤロートレンチアイソレ一ションによる素子分離領域 2を形成する。素子分離領域 2で画定された活性領域 3に対し、必要な不純物イオン注入を行ない、所望のゥエルを形成する。その後活性領域表面に、例えば熱酸化によりトンネル酸化膜 4を厚さ約 1 O nm形成する。

図 4XB、 4YBに示すように、トンネル酸化膜 4を覆って Pをドープしたポリシリコン膜を CVDにより厚さ 90 nm成長し、ビット線に沿ったストライプ形状にパ夕一ニングする。パターニングしたポリシリコン膜 6を覆うように、厚さ約 5 nmの酸化シリコン膜、厚さ約 1 O nmの窒化シリコン膜を堆積し、窒化シリコン膜表面を熱酸化し、 ONO膜 7を形成する。その後、周辺回路領域の O NO膜を除去し、周辺トランジスタ用のゲート酸化膜を成長する。

図 4XC、 4 YCに示すように、 0 NO膜 7の上に厚さ約 180 nmのポリシリコン膜を CVDにより成長し、ヮード線にそった方向にパターニングし、 ON O膜 7、ポリシリコン膜 6も同時にバタ一ニングする。このようにしてワード線構造が形成される。このように形成されてゲート構造をマスクとし、シリコン基板 1に対して A sイオンを加速エネルギ 30 k e V、ドーズ量 1 X I 0¹⁵ c m— ²でイオン注入し、拡散領域 9を形成する。コントロールゲート 8も同時にィォン注入される。この時、周辺回路領域のポリシリコンはパ夕一ニングしないで、全面に残存させておく。

図 4XD、 4YDに示すように、ゲート構造を覆うように窒化シリコン膜を厚さ約 100 nmCVDにより成長し、全面に対するリアクティブイオンエツチング（ I RE) を行ない、サイドウォールスぺーサ 10を残す。トンネル酸化膜 4 も同時にパターニングされる。

サイドゥォ一ルスべ一サ 10を形成した後、周辺回路領域のゲート電極パターンを形成し、 NMOS, PMOS別々に LDD用イオン注入を行う。その後、酸化シリコン膜のサイドウォ一ルスべ一サを形成する。 nチャネル領域、 pチャネル領域それぞれに対し高濃度イオン注入を行ない、周辺領域の高濃度ソース/ドレイン領域、メモリ領域の高濃度拡散領域を形成する。ゲート電極への不純物ドーピングも同時に行なわれる。メモリ領域においてはコントロールゲートへのドーピングも同時に行なわれる。

高濃度不純物ドーピングを行なった後、 C o膜を厚さ約 8 nmスパッタリングにより形成し、熱処理を行なってシリサイド反応を生じさせ、ソース/ドレイン領域、拡散領域及びゲート電極上にコバルトシリサイド膜 1 1を選択的に形成する。以下、シリサイド膜 1 1は、図示を省略する。

図 4XE、 4 YEに示すように、基板表面に窒化シリコン膜 1 3を厚さ約 20 nmCVDにより成長し、酸化シリコン膜 14を厚さ約 1. 5 m高密度プラズマ（HDP) CVDにより成長し、 CMPを用いて平坦化する。酸化シリコン膜 14の上にレジストマスクを形成し、コンタクトホール及び第 1ソースライン用溝をエッチングで形成する。

例えば、ホトレジストパターンをマスクとして酸化シリコン層 14に対してェツチングを行ない、窒化シリコン層 1 3で一旦エッチングをストップさせる。その後、窒化シリコン膜に対するエッチングを行ない、拡散領域 9を露出させる。レジストマスクを除去した後、 T i膜、 T i N膜をこの順序でスパッタリングし、次ぎに CVDにより W層を成長し、コンタクトホール及び溝内を埋め込む。酸化シリコン膜 14表面上に堆積した金属層を、 CMPにより除去し、コンタクトホ一ル及び溝内にのみ W層 1 5を埋め込む。このようにして柱状プラグ及び壁状プラグが形成される。

図 4XF、 4 YFに示すように、酸化シリコン膜 14上に酸化シリコン膜 16 を厚さ約 500 nmC VDにより成長し、その上に窒化シリコン膜 1 7を厚さ約 20 nm, 酸化シリコン膜 18を厚さ約 300 nm, 窒化シリコン膜 1 9を厚さ約 20 nm成長する。

酸化シリコン膜は、層間絶縁膜の機能を果たすための膜であり、酸化シリコン膜に代え弗化シリゲートガラス（F S G) 膜、有機絶縁膜等の低誘電率絶縁膜を用いることもできる。窒化シリコン膜はエッチングストツパの機能を有する膜であり、窒化シリコン膜に代え、 S i C膜等他の材料膜を用いてもよい。窒化シリコン膜 1 9の上に厚い配線を形成する領域に開口を有するホトレジストパターン P R 1を形成する。ホトレジストパターン P R 1をマスクとし、窒化シリコン膜 1 9、酸化シリコン膜 1 8、窒化シリコン膜 1 7のエッチングを行なう。酸化シリコン膜 1 8のエッチングは窒化シリコン膜 1 7に対してエッチング速度が速いエッチングが望ましい。窒化シリコン膜 1 7のエッチングは、酸化シリコン膜 1 6に対してエッチング速度が速いエッチングが望ましい。それぞれの層のエッチングに対して、下の層がエッチストッパとして機能する。その後ホトレジストパターン P R 1は除去する。

図 4 X G, 4 Y Gに示すように、窒化シリコン膜 1 9の上に薄い配線を形成する領域に開口を有するホトレジストパターン P R 2を形成する。ホトレジストパ夕一ン P R 2をマスクとして、窒化シリコン膜 1 9をエッチングする。このエツチングは、酸化シリコン膜 1 8のエッチング速度が低いエッチングが望ましい。窒化シリコン膜 1 9をパ夕一ニングした後、ホトレジストパターン P R 2は除去する。

この状態で、窒化シリコン膜 1 9が残存する領域は、第 2層間絶縁膜の全厚さが残る領域であり、窒化シリコン膜 1 9が除去され、酸化シリコン膜 1 8が残存する領域は、薄い配線が形成される領域であり、窒化シリコン膜 1 7も除去された領域は、厚い配線が形成される領域である。

図 4 X H、 4 Y Hに示すように、窒化シリコン膜 1 7、 1 9をエッチングストッパとし、酸化シリコン膜 1 8、 1 6をエッチングし、配線溝及びビア孔を形成する。深い配線溝及びビア孔においてはタングステンプラグ表面が露出する。薄い配線を形成する領域においては、窒化シリコン膜 1 7がエッチングストッパとして機能し、その下の絶縁膜を保護する。従って、薄い配線と下方の導電性ブラグ間には短絡は生じない。

なお、エッチングストッパを用いてエッチング深さを制御する場合を説明したが、コント口一ルエッチング等によりエッチング深さを制御し、エツスングトツパを省略することも可能である。

図 4 X 1、 4 Y Iに示すように、配線孔、配線溝を形成した第 2層間絶縁膜上に、 T a N層のバリァ層及び C U層のシ一ド層をスパッタリングにより形成し、その上に C u層をメツキで形成する。続いて、 C M Pにより窒化シリコン層 1 9 上の金属層を除去することにより、配線溝、配線孔内にのみ配線を残し、ビット線 B L、第 2ソースライン S L 2を形成する。

図 4 X J、 4 Y Jに示すように、第 2ソースライン S L 2、ビット線 B Lを覆つて窒化シリコン層 1 9上に第 3層間絶縁層 2 1を形成し、ホトレジストパターンを用いて配線溝を形成する。配線溝内に中層配線 2 2を埋め込む。さらに、上層層間絶縁膜 2 3を堆積し、配線溝、接続孔を形成する。配線溝、接続孔内に金属層を埋め込み、上層配線 2 4を形成する。

必要に応じ、中層配線、上層配層を繰り返し形成して配線層数を増加する。最後の配線層の上にパッシベ一シヨン層 2 5を形成する。例えば、 2層目配線をヮ ―ド線低抵抗化のための裏打ち配線とし、 3層目配線を信号配線とすることがでさる。

先に形成した 1層目のビット線を副ビット線とし、 3層目配線を主ビット線とすることもできる。この場合、 3層目配線として薄い配線と厚い配線を形成することが望ましい。ビット線は、寄生容量が低いことが望ましく、薄い配線で形成するのが好ましい。周辺回路領域の配線は、厚い配線で低抵抗に形成することが望ましい。

上記実施例において、薄い配線の配線層構造をデュアルダマシン構造と考えることが出来る。デュアルダマシン構造の配線溝と、ビア孔に対応する配線溝と接続孔を形成し、導電層を埋め込む。厚い配線も、ダマシン構造の配線と考えることも出来る。層間絶縁膜の全厚さを貫通して深い配線溝を形成し、厚い配線を埋め込む。

なお、デュアルダマシン構造の配線は、配線溝とビア孔とを含む凹部全体に対して、バリア層、配線層がこの順序で形成される。ビア導電体、配線を別個に製造するプラグないしシングルダマシン配線の場合は、ビア孔内の導電層がバリア層、配線層の積層で形成され、配線溝内の配線が、再びバリア層と配線層の積層で形成される。この意味において、上述の配線層はデュアルダマシン構造の配線層と考えることができる。第 1実施例の半導体装置の製造方法は、上述のものに限らない。図 5XA— 5XD、 5YA - 5YDは、第 1実施例による半導体装置の他の製造方法を示す。まず、図 4XA - 4XE、 4 YA— 4 YEまでの工程を、前述の実施例同様に行なう。

図 5XA、 5YAに示すように、導電性プラグ 1 5を覆って第 1層間絶縁膜 1 4上に窒化シリコン層 31を厚さ約 20 nm、酸化シリコン膜 32を厚さ約 50 0 nmCVDにより成長する。酸化シリコン膜 32上に、厚い配線を形成する領域に開口を有するホトレジストパターン PR 3を形成する。

ホトレジストパターン PR 3をマスクとし、酸化シリコン層 32、窒化シリコン層 31をエッチングする。酸化シリコン膜 32に対するエッチングを、窒化シリコン膜 31で一旦ストップし、その後窒化シリコン層 31に対する選択エッチングを行うことにより、下地の酸化シリコン層 14のエッチングを防止することが好ましい。その後、ホトレジストパターン PR 3は除去する。

図 5XB、図 5 Bに示すように、パターニングした酸化シリコン層 32を覆うように、窒化シリコン膜 33を厚さ約 20 nm、酸化シリコン層 34を厚さ約 300 nm成長する。 C M Pを行なって表面を平坦化する。

図 5XC、 5 YCに示すように、配線を形成しない領域を覆うホトレジストパターン PR4を形成し、酸化シリコン層 34を、窒化シリコン膜 33が露出するまでエッチングする。酸化シリコン層 34のエツチングは窒化シリコン膜のエツチ速度が非常に小さい条件で行う。次に窒化シリコン膜 33をエッチングする。厚い配線を形成する領域においては、下層の酸化シリコン層 32、窒化シリコン膜 31が既に除去されているので、酸化シリコン層 34、窒化シリコン膜 33 を除去すると、第 2層間絶縁膜の全厚さが除去され、導電性プラグ 1 5が露出する。薄い配線を形成する領域においては、酸化シリコン層 32、窒化シリコン膜 31が残存し、その上に形成する配線と下層の導電性プラグを絶縁する。その後ホトレジストパ夕一ン PR 4は除去する。

図 5XD、 5 YDに示すように、例えば T a Nで生成されたバリア層、 Cuのシード層をスパッタリングで形成し、続いて C u層をメツキで形成し、 CPMにより不要部を除去することをにより、配線 BL， SL 2を形成する。ビット線 B Lは、下層導電性プラグと接続される領域で厚く、他の領域で薄く形成される。第 2ソースライン SL 2は、第 1ソースライン S L 1と交差する方向で、第 2層間絶縁膜の全厚さと実質的に等しい厚い配線を形成する。

なお、実質的に等しい厚さとは、デイツシング、エロージョン等により厚さが変化する場合を含め、機能的に同じ厚さと見なせるものを指す。

図 6A、 6B、 6 Cは、第 1の実施例の変形例を示す平面図及び断面図である。図 6 Aは平面図を示し、図 6 B， 6 Cは図 6 Aにおける V I B— V I B線、 V I C-V I C線に沿う断面図である。

図 6 Aに示すように、複数のビット線 BL、第 2ソースライン S L 2に加え、これらの配線に平行に信号配線 S I Gが追加されている。

図 6 B、 6 Cに示すように、信号配線 S I Gの下方には導電性プラグは形成されない。ゲ一ト構造は形成されても、引き出し電極がなく、単なるダミーとなる。信号配線 S I Gは、第 2層間絶縁膜 I L 2と実質的に等しい厚さを有する厚い配線で形成される。

図 7A、 7 B、 7 Cは、第 2の実施例による半導体装置の構成を概略的に示す断面図である。平面構成は、第 1の実施例の平面構成（図 3A) と同様である。図 7A、 7 Bは、図 3 Aにおける] ΠΒ - ΠΙΒ線、 HI C - IE C線に沿う断面図である。ゲート電極構造としてコントロールゲート CGの上に、酸化シリコン層〇 X 3が形成される。ゲ一ト電極構造の側壁上にサイドウォールスぺーサ SWが形成した後、窒化シリコン層 1 3、酸化シリコン層 14の第 1層間絶縁膜が形成される。ビットコンタクトプラグ B C P、第 1ソースライン S L 1は、ゲート電極構造に自己整合的に形成される。導電性プラグの幅を一定とした場合、導電性プラグとゲート電極構造を近づけ、あるいはオーバ一ラップさせ、メモリセルの面積を縮小し、集積度向上を可能とする。

ホトレジストマスクを用いて、プラグ形成領域の酸化シリコン層 14をエッチングシ、窒化シリコン層 13でストップさせる。露出した窒化シリコン層 1 3をエッチングして拡散領域を露出する。窒化シリコン層エッチングの際、配線溝、配線孔がゲート電極上方にかかっても、酸化シリコン層 0X3. サイドウォールスぺーサ SWが短絡を防止する。

図 7 Cは、周辺ロジック回路領域における断面構成を示す。周辺ロジック回路領域においても、ゲート電極 Gの上に酸化シリコン層 OX 3が形成され、ゲート電極構造を形成している。その上に窒化シリコン層 13、酸化シリコン層 14が積層され、第 1層間絶縁膜 I L 1を形成する。周辺ロジック回路領域においては、自己整合コンタクト（SAC) は採用されていない。この変形例によれば、低容量のビット配線と低抵抗のソースラインを高密度で集積化することができる。図 8A - 8Dは、図 7A, 7 B、 7 Cに示す構成を製造する製造方法の主要ェ程を示す概略断面図である。ビット線に沿う方向の断面図で示す。

先ず、図 4XA - 4XB、 4 YA— 4 YBに示す工程を行い、フラッシュメモリのフローティングゲ一ト構造を形成する。

図 8 Aに示すように、フローティングゲート層 6をパターニングした後、誘電体層 7、多結晶シリコン層 8、酸化シリコン層 41を積層する。酸化シリコン層 41は、例えば厚さ 20 O nm形成する。これらの積層構造をパ夕一ニングし、ワード線方向に沿うストライプ形状にする。なお、酸化シリコン層 41に代え、窒化シリコン層等他の絶縁層を形成してもよい。

図 8 Bに示すように、サイドウォールスぺーサ 10を形成した後、拡散領域 D I Fを形成する。周辺ロジック回路のゲート電極も形成する。 Co層をスパッタリングし、シリサイド層 1 1を形成する。シリサイド層 1 1は、拡散領域 D I F 及び周辺回路領域のソース/ドレイン領域上に形成される。その後、窒化シリコン層 13を CVDにより厚さ約 20 nm形成する。

図 8 Cに示すように、窒化シリコン層 1 3の上に、 HDP - CVDにより、酸化シリコン層 14を厚さ約 1. 5 xm堆積し、 CMPにより表面を平坦化する。酸化シリコン層 14の表面に、ホトレジストパターン P R 1 1を形成し、コン夕ク卜ホール及び第 1ソースラインを形成する溝をエッチングする。

このエッチングは、酸化シリコン層に対するエッチングを窒化シリコン膜 13 の表面で一旦ストップさせる。次に、窒化シリコン膜 1 3をエッチングして拡散領域 D I Fの表面を露出させる。酸化シリコン層 41は、コントロールゲート 8 の上を覆って残存する。その後ホトレジストパターン PR 1 1を除去する。

図 8Dに示すように、基板表面に対し T i膜、 T i N膜をスパッタリングし、バリア層を形成した後、 W層を CVD法により成長する。酸化シリコン層 14表面上の不要の金属層を除去し、コンタクトホール、溝内にのみ W配線層 1 5を残す。その後、図 4 X F - 4 X J、 4 Y F - 4 Y Jに示す工程と同様の工程を行い、半導体装置を完成させる。

図 9 A、 9 B、 9 Cは、本発明の第 3の実施例による半導体装置の構成を示す平面図及び断面図である。第 1の実施例においては、第 2ソースラインを第 2層間絶縁膜を貫通する厚い配線で形成し、複数の第 1ソースラインを相互に接続した。本実施例においては、第 1層間絶縁膜を貫通する第 3ソ一スラインをビット線と平行に形成し、複数の第 1ソースラインを相互に接続する。その上の領域には、厚い第 2ソースラインを形成してもよく、他の配線を形成してもよい。

図 9 Aに示すように、前述の実施例同様に、ビット線 B L、第 1ソースライン S L 1を形成する。図中、最下行の位置に第 1ソースラインと交差する第 3ソースラインを第 1層間絶縁膜中に形成する。その上方には、第 2ソースライン S L 2、または信号線 S I Gを形成する。

図 9 Bは、第 2ソースラインを形成する場合を示す。多結晶シリコンのコントロールゲート電極層 8の上に、酸化シリコン層 4 1が形成され、ゲート電極側壁上にサイドウォ一ルスぺーサ 1 0が形成されゲート電極構造を構成する。第 2の実施例同様、このゲート電極構造を覆って、第 1層間絶縁膜 I L 1が形成されている。

第 1ソースライン、ビットコンタクトプラグを形成する際、同時にゲート電極構造と交差する方向に第 3ソースライン S L 3がゲート電極構造を覆って形成されている。この第 3ソースライン S L 3は複数の第 1ソースラインを電気的に接 ίΚ¾ る。

第 3ソースライン S L 3上に、前述の実施例同様の第 2ソースライン S L 2が形成される。第 2ソースライン S L 2と第 3ソースライン S L 3がー体となって複数の第 1ソースライン S L 1を低抵抗で接続し、全体として低抵抗の接地ソ一スラインを提供する。

第 2ソースライン S L 2を形成した領域においては、活性領域上ゲート電極構造を形成してもこのメモリ素子はダミー構造となる。言い換えれば、第 2ソースライン下の領域は何の役にも立っていなかった。この領域に第 3ソースラインを形成することにより、接地ソースラインの抵抗をさらに低くすることができる。図 9 Cは、ビット線と平行に信号線 S I Gを形成する構成を示す。第 3ソースラインは、図 9 Bの場合同様に形成する。第 2層間絶縁膜は前述の実施例同様、酸化シリコン層 16、窒化シリコン膜 17、酸化シリコン層 18、窒化シリコン膜 1 9の積層で形成されているとする。配線層形成の際、第 2窒化シリコン膜 1 9、第 2酸化シリコン層 18をパターニングし、導電体を埋め込んで浅い信号層 S I Gを形成する。信号層 S I Gは、介在する酸化シリコン層 1 6、窒化シリコン層 1 7によって、第 3ソースライン S L 1とは電気的に分離されて、第 3ソースライン SL 3上方に配置される。

以上の実施例においては、 NOR型フラッシュメモリセルを説明した。同様の構成を、 N AND型フラッシュメモリセルに適用することもできる。

図 10A、 10 B、 10 Cは、 NAND型フラッシュメモリセルの実施例を示す。

図 1 OAに示すように、複数のフラッシュメモリセルを直列に接続する活性領域の両端に、第 1ソースライン SL 1及びビットコンタクトプラグ BCPを形成する。中間の領域には導電性プラグは形成しない。

図 10 Bは、ビット線に沿う方向の断面図を示す。 NAND型フラッシュメモリセルにおいては、複数のフラッシュメモリセルが直列に接続され、その両端に第 1ソースライン SL 1とビットコンタクトプラグ BCPが接続される。ビットコンタクトプラグ BCPは、各活性領域に独立であり、対応するビット線 BLに接続される。第 1ソースライン SL 1は、複数の活性領域に共通であり、最下行において、第 2層間絶縁膜を貫通して形成された第 2ソースラインに接続される。図 1 0 Cに示すように、第 2ソースライン SL 2に沿う領域においては、厚い第 2ソースライン配線 SL 2が第 1ソースライン SL 1に電気的に接続されている。第 2ソースライン SL 2下のトランジスタ構造は、ダミーとなる。ビットコンタクトプラグ B CPと同様の工程により形成されたコンタクトプラグは、ダミ一 DMとなる。なお、これらのダミープラグ及びダミ一トランジスタはマスクェ程により形成しないようにすることも可能である。

以上、フラッシュメモリセルを例にとって説明したが、本発明はこれに制限されるものでない。実施例中の材料、数値は種々変更可能である。又作製する回路も、フラッシュメモリに限らない。種々の回路において、柱状導電性プラグ及び壁状導電性プラグにより下層配線を形成し、その上に層間絶縁膜を形成し、層間絶縁膜中に厚さの異なる配線を形成し、薄い配線を下層の壁状配線と交差させることができる。所望の位置で薄い配線を下層のプラグと接続することもできる。厚い配線で複数の導電性プラグを接続することもできる。

低容量の配線が要求される領域においては薄い配線を形成して容量を低減し、低抵抗の配線が要求される領域においては厚い配線を形成して抵抗を低減することができる。

その他、種々の変更、改良、組み合わせが可能なことは当業者にとって自明であろう。産業上の利用の可能性

多層の交差配線を有する半導体装置に適用できる。特に、フラッシュメモリ回路を有する半導体装置に適用できる。

Claims

請求の範囲

1 . 複数の半導体素子を形成した半導体基板構造体と、

前記半導体基板構造体上方に形成され、平坦な表面を有する第 1絶縁層と、前記第 1絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、前記第 1絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性ブラグと、

前記柱状導電性プラグと前記壁状導電性プラグとを覆って、前記第 1絶縁層上に形成され、平坦な表面を有する第 2絶縁層と、

前記第 2絶縁層の全厚さを貫通して形成され、前記柱状導電性プラグの少なくとも 1つと接続される第 1部分と、前記第 2絶縁層の中間までの深さに形成され、前記壁状導電性プラグの少なくとも 1つと離間しつつ交差する第 2部分とをそれぞれ有するデュアルダマシン構造の複数の第 1配線と、

を有する半導体装置。

2 . さらに、前記第 2絶縁層の全厚さを貫通して形成され、前記壁状導電性プラグの 2つ以上と接続しつつ交差するダマシン構造の第 2配線を有する請求の範囲第 1項記載の半導体装置。

3 . さらに、前記壁状導電性プラグがない領域で、前記第 2絶縁層の全厚さを貫通して形成されたダマシン構造の第 3配線を有する請求の範囲第 2項記載の半

4 . 前記半導体基板構造体がフラッシュメモリ部を有し、該フラッシュメモリ部は、

半導体基板と、

前記半導体基板中に並んで配置された複数のストライプ状活性領域と、前記半導体基板上方に形成され、前記複数の活性領域と交差するように配置された複数のワード線と、前記複数の活性領域と前記複数のヮード線との交差部において、両者の中間に配置された複数のフロ一ティングゲートと、

前記複数のヮード線間の領域で、前記活性領域内に形成された複数の拡散領域と、

を有する請求の範囲第 1項記載の半導体装置。

5 . 前記第 1絶縁層が前記複数のワ-ド線を覆って配置され、前記複数の壁状導電性プラグは、前記複数のワード線間の 1つおきの領域で、前記第 1絶縁層を貫通し、対応する複数の前記拡散領域と接触しつつ、前記活性領域と交差する方向に延在する複数の第 1ソースラインを含む請求の範囲第 4項記載の半導体装置 _c

6 . 前記柱状導電性プラグは、前記第 1ソースラインと接続された前記拡散領域以外の拡散領域上に形成された複数のドレインコンタクトプラグを含み、前記複数の第 1配線は、対応する前記ドレインコンタクトプラグと接続される前記第

1部分と、前記複数の第 1ソースラインと離隔しつつ交差する前記第 2部分とをそれぞれ有する複数のビット線を含む請求の範囲第 5項記載の半導体装置。

7 . さらに、前記第 2絶縁層の全厚さを貫通して形成され、前記複数の第 1ソ —スラインと接続された第 2ソースラインを有する請求の範囲第 6項記載の半導体装置。

8 . 前記第 2絶縁層が、エッチング特性の異なる複数の絶縁層を含み、前記ビット線の前記第 2部分は、前記複数の絶縁層の一部のみを貫通する請求の範囲第 7項記載の半導体装置。

9 . 前記フラッシュメモリ部がさらに前記ヮ一ド線上に形成された第 3絶縁層と、前記フローティングゲート、前記ワード線、前記第 3絶縁層の側壁上に形成された側壁スぺ一ザとを有し、前記第 1絶縁層がエッチング特性の異なる複数の絶縁層を含み、前記第 1ソースラインと前記ドレインコンタクトプラグとが前記ワード線に対して自己整合している請求の範囲第 6項記載の半導体装置。

1 0 . さらに、前記第 1絶縁層の全厚さを貫通して形成され、前記複数の第 1 ソースライン間を接続する第 3ソースラインを有する請求の範囲第 9項記載の半導体装置。

1 1 . さらに、前記第 2絶縁層の中間までの深さに形成され、前記第 3ソースラインと離隔しつつ、その上方に配置された第 3配線を有する請求の範囲第 1 0 項記載の半導体装置。

1 2 . さらに、前記第 3ソースラインの上方で、前記第 2絶縁層の全厚さを貫通して形成され、前記複数の第 1ソースライン、前記第 3ソースラインと接続された第 2ソースラインを有する請求の範囲第 1 0項記載の半導体装置。

1 3 . 前記半導体基板構造体がさらに周辺回路部を有し、該周辺回路部は、前記半導体基板と、

前記半導体基板中に配置された複数の活性領域と、

前記複数の活性領域の各々の上に形成された絶縁ゲート電極と、

前記絶縁ゲート電極の両側の前記活性領域に形成されたソースノドレイン領域と、

を有し、前記複数の柱状導電性プラグは、前記第 1の絶縁層を貫通して対応する前記ソース Zドレイン領域に達するソース Zドレインコンタクトプラグを含み、さらに、

前記第 2絶縁層の全厚さを貫通して形成され、前記ソース Zドレインコンタクトプラグの少なくとも 1つと接続されたダマシン構造の第 4配線、

を有する請求の範囲第 6項記載の半導体装置。

1 4 . ( a )複数の半導体素子を形成した半導体基板構造体を準備する工程と、 ( b ) 前記半導体基板構造体上方に、平坦な表面を有する第 1絶縁層を形成する工程と、

( c ) 前記第 1絶縁層の全厚さを貫通して複数の第 1配線溝と複数の第 1接続孔とを形成する工程と、

( d ) 前記第 1配線溝と前記第 1接続孔とを埋め込む第 1導電層を堆積するェ程と、

( e )前記第 1絶縁層上の前記第 1導電層の不要部を化学機械研磨して除去し、前記第 1絶縁層の全厚さを貫通して、延在する複数の壁状導電性プラグと、複数の柱状導電性プラグとを形成する工程と、

( f ) 前記柱状導電性プラグと前記壁状導電性プラグとを覆って、前記第 1絶縁層上に、平坦な表面を有するた第 2絶縁層を形成する工程と、

( g ) 前記第 2絶縁層中に、前記第 2絶縁層の全厚さを貫通して前記柱状導電性プラグの表面を露出する複数の第 2接続孔と、前記第 2接続孔の少なくとも 1 つに連続し、前記第 2絶縁層の中間までの深さに達し、前記壁状導電性プラグの少なくとも 1つと離隔しつつ交差する第 2配線溝とをそれぞれ有する複数の凹部を形成する工程と、

( h ) 前記第 2接続孔と前記第 2接続孔とを埋め込んで、第 2導電層を形成する工程と、

( i )前記第 2絶縁層上の前記第 2導電層の不要部を化学機械研磨して除去し、前記柱状導電性プラグの少なくとも 1つに接続され、前記壁状導電性プラグの少なくとも 1つと離間しつつ交差するデュアルダマシン構造の複数の第 1配線を形成する工程と、

を含む半導体装置の製造方法。

1 5 . 前記工程（g ) は、第 2接続孔の位置に開口を有するマスクを用い、前記第 2絶縁層を中間の深さまでエッチングする工程と、前記第 2接続孔と前記第 2配線溝の位置に開口を有するマスクを用い、前記第 2接続孔の位置で前記第 2 絶縁層の残り厚さをエッチングすると共に、前記第 2配線溝の位置で前記第 2絶縁層を中間の深さまでエッチングする工程とを含む請求の範囲第 1 4項記載の半導体装置の製造方法。

16. 前記工程（g) が、さらに前記複数の壁状導電性プラグと交差する領域で前記第 2絶縁層の全厚さを貫通する深い第 3配線溝を形成し、前記工程（h) は、前記第 3配線溝も埋め込む第 2導電層を形成する請求の範囲第 14項記載の半導体装置の製造方法。

17. 前記工程（g) が、さらに前記壁状導電性プラグのない領域で前記第 2 絶縁層の全厚さを貫通する深い第 4配線溝を形成し、前記工程（h) は、前記第 4配線溝も埋め込む第 2導電層を形成する請求の範囲第 14項記載の半導体装置の製造方法。

18. 前記工程（c) の第 1配線溝は、複数の並列配置された配線溝と、これらを接続する配線溝を含む請求の範囲第 14項記載の半導体装置の製造方法。

19. 前記工程（ f) は、エッチング特性の異なる複数の絶縁層を形成するェ程を含み、前記工程（g) は、前記複数の絶縁層のいずれかをエッチストツバとして用いる請求の範囲第 1 5項記載の半導体装置の製造方法。

20. 前記工程（a) が、半導体基板中に複数のストライプ状活性領域を画定する素子分離領域を形成する工程と、前記活性領域表面にトンネル絶縁層を形成する工程と、前記トンネル絶縁層上に多結晶シリコンのフロ一ティングゲ一ト電極を形成する工程と、前記フローティングゲ一ト電極上に ONO膜を形成するェ程と、前記 ONO膜上に多結晶シリコンのコント口一ルゲー卜電極層を形成する工程と、前記コント口一ルゲート電極層と前記 ONO膜をパ夕一ニングして前記活性領域と交差する複数のワード線構造を形成する工程と、前記ワード線構造間の活性領域に不純物をイオン注入し拡散領域を形成する工程と、を含み、

前記工程（b) は、前記複数のワード線構造を覆う前記第 1絶縁層を形成し、前記工程（c) は、前記複数のワード線構造間の 1つおきの領域で、前記拡散領域に達する前記第 1配線溝を、残りの 1つおきの領域で前記拡散領域に達する前記第 1接続孔を形成し、

前記工程（g ) は、前記複数の第 1配線溝と交差する方向に前記第 3配線溝を形成する、

請求の範囲第 1 6項記載の半導体装置の製造方法。