WO2005074021A1 - Passivierung tiefer isolierender trenngraeben mit versenkten abdeckschichten - Google Patents

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insulating
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Ralf Lerner
Uwe Eckoldt
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X-Fab Semiconductor Foundries Ag
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Definitions

  • the invention relates to a method for processing or treating semiconductor wafers with isolating separating trenches, for producing integrated semiconductor circuits, in particular with the aim of reducing the bending of the process wafers, as a result of which the formation of disruptive crystal defects in the further course of the process is prevented.
  • the product by process product without steps in the top layer is also used.
  • dielectric trench isolation In order to integrate low-voltage logic elements and high-voltage power elements in one and the same silicon circuit, it is necessary to isolate chip areas with different potentials from one another.
  • dielectric trench isolation A first vertical insulation between component and substrate is realized by a buried insulating layer (usually consisting of silicon dioxide: SiO2, but in principle also other insulating layers).
  • a laterally acting (vertical) isolation is achieved by etching a trench up to the buried insulating layer of an SOI pane and then refilling this deep trench with insulating layers (isolating separating trench). Only a part or lateral section of the etched trench can be filled with insulating material, the rest of the trench can then be filled with at least one conductive filler layer (e.g. polysilicon).
  • planarization steps e.g. suitable etching processes or chemical mechanical polishing, the surface is leveled.
  • the representative state of the art can be found, for example, in EP-A 1 184902 and EP-A 1 220 312.
  • the work step for producing the isolating trench lies in the middle of the process sequence, ie further high-temperature steps follow.
  • oxidation steps for the generation of thermal oxide layers are also required.
  • oxidation also occurs on the vertical side walls within the isolating trench.
  • polysilicon as a filling layer, there is an additional oxidation of the polysilicon on the surface, but also within the filled isolating trench.
  • the cover layers are further defined by an additional photolithographic step and then etched, i.e. on the one hand, a photo mask must be created and applied to the pane, and on the other hand there is a risk of lateral misalignment of the photo mask.
  • the increase in yield and an increase in the reliability of integrated circuits, which contain not only low-voltage logic elements but also high-voltage power elements, must be observed and met.
  • the solution according to the invention proposes a method for producing a process wafer, the manufacture being the treatment or processing of an existing SOI wafer, by introducing specifically designed separating trenches (claims 1, 27, 31). These make it possible to better separate different chip areas which are or are introduced into the active semiconductor layer. One chip area can be on one
  • the dielectric separation is carried out by insulating regions which have at least one trench, but preferably a plurality of trenches, which separate the chip regions from one another. Starting from a planar surface from which the trenches extend, they extend to a horizontally buried insulating layer that is present in SOI wafers.
  • the separating trenches have at least one oxidizing material, for example a polysilicon used for backfilling, which oxidizes in an oxygen-containing atmosphere and at a temperature above room temperature.
  • the oxygen-containing atmosphere is not given access to the (insulating) areas of the trench backfill by a ceiling according to the invention, which is lowered into the upper region of the trench.
  • the surface can be designed in a planar manner, that is to say both above the trench and next to it and laterally spaced therefrom in the regions which extend at least along the edge of the trench and over the entire surface of the active semiconductor layer of the SOI wafer.
  • At least one of the existing separating trenches is provided with insulating layers which extend vertical insulating layers down to the depth of the trench horizontal (buried) insulation layer.
  • a horizontal insulating layer is formed on the top of the active semiconductor layer.
  • the filling substance has a deepest depression, which is still above a level of the horizontal insulating layers.
  • a horizontal section of the deposited backfill substance also arises, which not only fills the separating trench, but also comes to rest above the horizontal insulating layers and forms a backfill substance layer here.
  • production of insulating layers which have horizontal and vertical portions or surface sections. Both are covered by filling the at least one trench.
  • this filler substance layer is planarized. This is a "first planarization”.
  • back etching back etching
  • This removal into the trench reduces the fill level of the trench with the oxidizing-sensitive filling substance.
  • This removal is also referred to as over-removal, which extends to a "defined first depth" of the trench, at least far above the trench floor and only in the upper section, preferably above half the trench depth or even well above this half depth 21, 22).
  • the method is therefore suitable for particularly deep trenches (claims 23, 24 and 25), which extend through the entire active semiconductor layer to the buried insulating layer, and not only to a certain extent into a semiconductor substrate.
  • High voltage can thus be reliably separated from low voltage in different chip areas, while avoiding the effects of oxidation on the surface of the trench if this trench is filled with an oxidation-sensitive material.
  • a piece of the insulating layers is removed and a further piece of the filling layer is removed.
  • the vertical portions of these layers are affected or meant here in order to maintain approximately the same height level of these layers in the separating trench or to achieve this by additional removal.
  • these are also removed, so that a surface of the active semiconductor layer is exposed.
  • This over-removal in particular a defined over-etching, creates in the trench a space at the top of the trench edge for receiving a cover layer which now has to be introduced and which, as a layer or layer system, protrudes beyond the level of the planar surface after application, but downwards to approximately the same height level in Trench is sufficient, supported by the other vertical layers in the trench, a backfill layer and a residual insulation layer on both sides.
  • planarization reduces the ceiling, as a functional description of a layer or a layer system, by planar removal, such as with a mechanical-chemical polishing process or by a varnish planarization process, in order to in turn expose the surface of the active semiconductor layer, the trench upward oxide-inhibiting to cover and still create an extensively extending planar surface, in particular in the area of and around the trench, so that no steps arise which would make the formation of horizontal conductor tracks more difficult.
  • a gettering ability of ions can be considered, as can a certain one
  • Expansion coefficient The lowered cover of the separating trench makes it possible to rule out a mutual negative influence of circuit areas and trench areas, thus avoiding the migration of ions.
  • a layer component can also be used to set the expansion coefficient of the overall system (claim 2, claim 4).
  • silicon nitride as an oxygen-impermeable cover layer is particularly advantageous (claim 3).
  • the product or intermediate product produced by the method as a processed wafer or process wafer in the sense of an at least partially processed SOI semiconductor wafer is the subject of claim 26.
  • the structural properties of the process wafer characterized by claim 1 are claimed as objective protection.
  • the person skilled in the art is able to recognize the structure of the wafer wafer treated or processed by the method from claim 1, so that a reference to the manufactured product of a working and manufacturing method is possible.
  • Claim 28 describes the structural features in plain text without a "process”.
  • the continuously flat surface relates to the cover layer and the adjacent areas, which are chip areas intended for low voltage and high voltage (claim 7).
  • the level is flat and there are no steps.
  • the cover layer lowered into the trench also forms a laterally acting electrical insulation which extends across the entire width of the trench without vertical insulation layers being involved in the trench walls in the height region of this cover layer (claim 13).
  • the latter insulation is applied, for example, by thermal oxidation, and later completely removed with respect to the horizontal portion, but only a little bit with regard to the vertical portion, in order to make room for the lowered cover layer (claim 8, claim 10).
  • the removal is defined and thus only covers a smaller part of the vertical sections (claim 12) in the trench.
  • the removal in the trench takes place over the entire width of the trench between the two trench walls, which are determined by the adjacent sections of the active semiconductor layer.
  • the cover layer is dielectric insulating. It is also understood that the cover layer forms an oxide barrier for the filler material located underneath. This cover layer is produced without a mask (claim 12).
  • a dielectric insulation with trenches is also achieved by US-A 2003/0013272 (Hong) or by US-A 2003/0235975 (Tran).
  • the trenches or their depths end in the homogeneous semiconductor material, and in the final stage of the manufacturing process, a continuous planar surface corresponding to the surface level of the semiconductor wafer is usually not reached.
  • the free surface remains covered by a double layer and is not planar.
  • the trenches are used to separate areas that are differently endowed. These are not intended for different potentials, such as high voltage and low voltage, or for accommodating power elements and logic elements, so that the trenches in size and design also have to withstand very different, very reduced potential differences in the prior art.
  • Figure 1 illustrates a prior art.
  • FIG. 2 shows an example of a trench covered according to the invention.
  • Figure 3f are stations of main process steps of an isolation trench production with a planar termination of the oxygen impermeable cover layer, e.g. shown in Figure 2.
  • Figure 4 is a trench structure realized on a scale.
  • FIG. 1 illustrates a separating trench in vertical section of an SOI pane, in which covering layers 8, 9 are provided.
  • the cover layers 8 and 9 lie on the planar surface F 'of the active semiconductor layer 3, as a result of which a disadvantageous step occurs at Fx.
  • the insulating separating trench T separates two regions of different potentials, these regions 6, 7 being shown, but the different potentials only arise when a finished, processed and separated component with the associated semiconductor elements is used.
  • dielectric insulation is achieved by the buried insulating layer 2 and the two insulating layers 4a, 4b, together as "insulating layers 4".
  • the planar surface F 1 of the active semiconductor layer has at least two lateral steps, as a result of which the disadvantages described at the outset arise.
  • the SOI example in FIG. 1 first shows a carrier layer 1, an insulating layer 2 arranged thereon and the active semiconductor layer 3, which is already structured here by the trench T with its vertical insulating layers 4a, 4b and a filling layer 5. Nevertheless, this layer 3 is to be named throughout as an active semiconductor layer, with the buried insulating layer 2, which is reached by the vertical insulating sections 4a, 4b of the insulating layer 4.
  • FIG. 1 An example of a new trench structure is shown in FIG.
  • the cover layer 9 is provided in such a way that it forms a plane with the planar surface F of the semiconductor wafer, ie there is no longer a step or notch. In particular in the trench area and next to it no steps are provided since the cover layer 9 is lowered into the trench.
  • the same reference numerals designate the same elements, a manufacturing method being described below with which the structure according to FIG. 2 is achieved.
  • one chip area 6 and the other chip area 7 are structured with low-voltage or high-voltage elements, which arise after the introduction of a new trench structure described here, by process steps of semiconductor components, which are not detailed here, but which can be assumed to be generally known , It is only necessary to state that a first potential (P1) is assigned to the chip area 6 and a second potential (P2) to the chip area 7.
  • P1 first potential
  • P2 second potential
  • These chip areas are sections of the active semiconductor layer 3, which is preferably made of silicon.
  • stepped trench structure shown in FIG. 1 it should also be said that the arrangement of the trench region T (T stands for “trench") and the two potential regions P1 (region 6) and P2 (region 7) is also determined in this respect there is no difference.
  • the stepped cover in the prior art works with an oxide layer 8, which covers the trench 5, 4a, 4b or the filler layers contained therein, and is additionally covered by a cover 9 ', which additionally covers the isolated separating trench , e.g. made of Si3N4.
  • FIGS. 3a to 3f a preferred method is to be illustrated using the series of figures in FIGS. 3a to 3f.
  • the trench structure according to FIG. 3b is created.
  • the filling substance 5 is planarized and then etched back in a defined manner, as shown in FIG. 3d.
  • the cover layer 9 is then applied and then planarized, as illustrated in FIG. 3f. This can be done by mechanical-chemical polishing or by a varnish planarization process, which are known and not shown.
  • the method shown does not require any further photolithographic masks to produce the separating trench cover.
  • the isolating trench can also be covered in such a way that mutual negative influence on the circuit areas and the interior of the trench in the further technological process can be excluded, for example the migration of ions.
  • a layer component can also be used to set the expansion coefficient of the overall system.
  • the trench structure produced with a first mask, of which a trench is shown in cross section, is not shown separately as a mask, only that
  • the trench 5a which runs lengthwise in the depth direction of the paper, has the depth h0. This separates the left area for, for example, high potential P1 from the right area for, for example, low potential P2.
  • the trench region T which symbolizes the trench, creates a dielectric insulation, which is described below.
  • the buried layer 2 is already partially opened by the trench, but is closed again in a dielectric-insulating manner in accordance with the following method steps in order to be able to block the potential difference P1-P2.
  • Insulating layers 4 are applied by thermal oxidation according to FIG. 3b, so that the trench 5a is given a reduced width b1.
  • the vertical sections of these insulating layers are 4a and 4b, opposite and applied to the walls of the trench.
  • Horizontal sections 4a 'and 4b 1 belong to the insulating layers which are applied to the free active semiconductor layer 3, together with the vertical layer sections.
  • a trench 5a 1 with a reduced width is formed, which is deeper because the horizontal sections 4a ', 4b' apply a somewhat vertical height to the top of the active semiconductor layer 3.
  • a method step for filling the trench 5a ' follows. This filling takes place in such a way that at least one separating trench is filled with a filling substance, with a deepest depression 5c of a filling substance layer 5 ', 5 "formed on the surface above its level above a level 4c of the insulating layers 4 (their horizontal sections ) The depression is not drawn to scale and real, but only symbolically. Its lowest level 5c is at a height h6 from the planar surface 4c used as a reference surface.
  • the filling of the separating trench with the filling substance forms a first section 5 *, which is also called vertical filler layer.
  • Two horizontal filler layers with the same filler substance are named 5 'and 5 ", on either side and beyond the trench or above the horizontal insulation layer 4a' on this side or the horizontal insulation layer 4b 'on the other side.
  • the horizontal fill layer has a depression.
  • the thickness of the horizontal section 5 ′, 5 ′′ of the filling substance layer 5 is named h5 and is somewhat thicker than the thickness of the insulating layers 4.
  • the horizontal sections 5 ', 5 "of the filling substance layer are planarized, that is, removed, so that the insulation layers, or rather their horizontal sections 4a', 4b ', are exposed again. This is the first planarization.
  • the etched-back defined depth reached the etching-back dimension being named h7 and the remaining dimension h8, only reaches a small section of the depth of the trench according to FIG. 3d. It is not etched back deeper than up to half the trench depth, preferably only about% of the trench depth or far less, which can be achieved in other exemplary embodiments.
  • Figure 4 illustrates a real measure
  • a further etching back of the insulating layers 4 then follows, the horizontal insulating layers 4a ′, 4b ′ and a piece of the vertical insulating layers 4a, 4b being affected here.
  • This etch-back also results in a defined overetching of the vertical filler layer 5 ', so that, as a result of FIG. 3e, the three vertical layers 4a, 5 * and 4b have approximately the same height level. This level is achieved by etching back by the dimension h9, based on the surface 4d of the active semiconductor layer 3.
  • the actual etching back to obtain FIG. 3e compared to FIG. 3d is greater after the horizontal insulating layers 4b 'and 4a' have also been removed.
  • a piece of the insulating layers and a piece of the vertical filler layer are thus removed in order to reach and form a receiving area, which lies between the trench walls and is located lower than the surface of the active semiconductor layer 3. This is exposed in accordance with FIG. 3e.
  • the created opening has a width b9 and a depth h9, the latter in relation to the surface 4d.
  • the application of a cover layer 9 fills this lower-lying volume and at the same time covers the level 4d, so that it projects above the level of the planar surface.
  • the protrusion is understood to be upwards in the vertical direction; at the same time, after its deposition on the surface 4d of the active semiconductor layer 3, the cover layer also extends downwards to approximately the same height level in the trench region. The latter corresponds to the level of level 4d minus h9.
  • This intermediate step is not shown.
  • the result of the next intermediate step is then shown, in which ablative planarization takes place, for example by mechanical-chemical polishing or by a process of varnish planarization.
  • the relevant process result is shown in FIG. 3f, the The volume described in FIG. 3e is filled with a cover layer 9, but at the same time the surface at level 4d gives a continuous surface, which is denoted by F.
  • the active semiconductor layer 3 is also exposed.
  • the separating trench cover 9 is thus obtained without an additional mask. It ensures the blocking of a potential oxidation of the filling compound 5 *, can simultaneously isolate laterally, and extends between the two trench walls without the interposition of one of the two vertical sections 4a, 4b of the insulating layer 4.
  • only one layer 9 which forms a “ceiling” of the trench, it can be made of silicon nitride. It is not permeable to oxygen and is sufficiently electrically insulating.
  • filling substance 5 * and cover layer 9 ensures that the semiconductor wafer is not bent in the further process.
  • the upper area of the filled trench cannot oxidize, so that there are no different expansion coefficients.
  • the vertical insulation layers, the filler layer and the ceiling are coordinated in a targeted manner.
  • a surface F is achieved that has no steps. This applies in particular to the ditch area and the neighboring zones.
  • the filling substance 5 * is electrically conductive after the dielectric insulating layers 4a, 4b have been provided. It also does not bother that this filler layer is capable of oxidation because the cover layer 9 offers a barrier against oxidation in subsequent high-temperature steps.
  • Insulation strength and a relatively strong active semiconductor layer is available.
  • the depth of the trench and the width of the trench can be summarized in an aspect ratio. This aspect ratio is above 10: 1 (depth to width), in particular above 15: 1. In other words, it is a deep, narrow trench, which is shown in FIG. 4 impressively.
  • the depth of the second overetch was obtained in the same way to obtain FIG. 3e.
  • no more is removed than up to a maximum of half the trench depth, mostly and preferably much earlier, in order not to allow the thickness of the surface layer to increase too much.
  • a dimension of approximately% of the trench depth or far less is preferred, when dimensioning the trench depth as shown in FIG. 3e or FIG. 4.
  • the trench depth in FIG. 3d is measured differently, since only horizontal insulating layers are provided here, but the extent of which does not have too great an effect, and are only exaggerated for clarification.
  • the thickness of the layer 9 can be less than 1 ⁇ m.
  • buried insulating layer e.g. SiO2
  • insulating layer e.g. SiO2 (as
  • filling layer e.g. Polysilicon, possibly conductive

Abstract

Erzeugung von Isoliergräben in SOI-Halbleiterscheiben, welche hinausragende Abdeckungen der Isoliergräben beseitigt, als ein Verfahren zur Herstellung einer Prozess-Scheibe für Schaltkreise, in denen Niederspannungselemente und Hochspannungselemente integriert sind, wobei Chipbereiche (6,7) unterschiedlicher Potentiale durch dielektrisch isolierende Gebiete (T) voneinander getrennt sind. Nach Erzeugung von zwei vertikalen Isolierschichten (4a,4b) und einer horizontalen Isolierschicht (4a,4b) wird folgendes vorgenommen. Füllen des Trenngrabens mit einer Verfüllsubstanz (5) bis eine tiefste Einsenkung (5c) einer an der Oberfläche gebildeten Verfüllsubstanzschicht (5',5') an ihrer Oberseite über einem Niveau der durch die Isolierschichten (4) gebildeten planaren Oberfläche zu liegen kommt. Erste Planarisierung der Verfüllsubstanzschicht (5). Abtragen eines Stücks der Verfüllsubstanz im Grabeninneren (h7). Abtragen eines Stücks der Isolierschichten (4a,4b,4a,4b) und Überabtragen eines Stücks der Verfüllschicht (5*), um gleiches Höhenniveau (h10) der Schichten (4;4a,4b;5) im Trenngraben zu erreichen. Abscheidung einer Abdeckschicht, welche über das Niveau der planaren Oberfläche (F) hinausragt und nach unten bis zum annähernd gleichen Höhenniveau im Graben reicht. Weitere Planarisierung der Decke (9).

Description

Passivierung tiefer isolierender Trenngraeben mit versenkten Abdeckschichten
Die Erfindung betrifft ein Verfahren zur Bearbeitung oder Behandlung von Halbleiterscheiben mit isolierenden Trenngräben, für eine Herstellung integrierter Halbleiterschaltungen, insbesondere mit dem Ziel der Verringerung der Verbiegung der Prozeßscheiben, wodurch die Entstehung störender Kristallbaufehler im weiteren Prozeßverlauf verhindert wird. Auch das product by process Produkt ohne Stufen in der Deckschicht ist beansprucht.
Zur Integration von Niederspannungs-Logikelementen und Hochspannungs- Leistungselementen in ein und demselben Siliziumschaltkreis ist es nötig, Chipbereiche mit unterschiedlichen Potentialen voneinander zu isolieren. Eine Möglichkeit dazu ist die sogenannte dielektrische Trenngrabenisolation (dielectric trench isolation). Dabei wird eine erste vertikal wirkende Isolation zwischen Bauelement und Substrat durch eine vergrabene isolierende Schicht realisiert (üblicherweise bestehend aus Siliziumdioxid: SiO2, prinzipiell aber auch andere isolierende Schichten). Eine weitere lateral wirkende (vertikale) Isolation wird durch das Ätzen eines Grabens (Trench) bis auf die vergrabene isolierende Schicht einer SOI-Scheibe und ein anschließendes Wiederauffüllen dieses tiefen Grabens mit isolierenden Schichten (isolierender Trenngraben) erreicht. Dabei kann auch nur ein Teil oder lateraler Abschnitt des geätzten Grabens durch isolierendes Material aufgefüllt werden, das restliche Auffüllen des Grabens kann dann auch durch zumindest eine leitende Füllschicht (z.B. Polysilizium) erfolgen.
Durch sogenannte Planarisierungsschritte, z.B. geeignete Ätzverfahren oder chemisch mechanisches Polieren, wird eine Einebnung der Oberfläche erreicht.
Den repräsentativen Stand der Technik findet man z.B. in EP-A 1 184902 und EP-A 1 220 312. Der Arbeitsschritt zur Herstellung des isolierenden Trenngrabens liegt mitten im Prozeßablauf, d.h. es folgen weitere Hochtemperaturschritte. Während des nachfolgenden weiteren Fertigungsprozesses werden auch Oxidationsschritte zur Erzeugung von thermischen Oxidschichten benötigt. Dabei kommt es jedoch auch zu einer Oxidation an den vertikalen Seitenwänden innerhalb des isolierenden Trenngrabens. Bei der üblichen Verwendung von Polysilizium als Füllschicht kommt es zusätzlich zu einer Oxidation des Polysiliziums an der Oberfläche, aber auch innerhalb des verfüllten isolierenden Trenngrabens. Aufgrund des größeren spezifischen Volumens des entstehenden Siliziumdioxids gegenüber dem des Polysiliziums kommt es zu erheblichen Druckspannungen in den oberflächennahen Bereichen der verfüllten Trenngräben und damit zu einer Aufweitung der Trenngräben, bzw. zu einer Verbiegung der Siliziumscheiben und zur Entstehung von Kristalldefekten in den angrenzenden monokristallinen Siliziumbereichen. Die
Kristalldefekte verschlechtern die Kenndaten der Bauelemente bzw. führen zu erhöhtem Ausschuß. Die Verbiegung wirkt sich negativ auf die Prozessierbarkeit der Halbleiterscheiben aus und führt auch darüber zu erhöhtem Ausschuß. Aus diesem Grund werden die Grabenbereiche mit einer sauerstoffundurchlässigen Schicht bzw. einem entsprechenden Schichtsystem abgedeckt, so wie es aus US-A 5,933,746 bekannt ist. Solche Abdeckungen sind auch in den Schriften US-A 5,581,110, US-A 2002/0025654, JP-A 2000-183156 und JP-A 63-003429 beschrieben. Der Nachteil der so bekannten strukturierten Abdeckschichten liegt darin, daß diese über die planare Oberfläche hinausragen, was im weiteren Bearbeitungsprozeß mit Nachteilen verbunden ist. Die Schichten bilden eine Stufe, die z.B. die Ausbildung von darüber hinwegführenden Leitbahnen stört, z.B. durch deren reduzierte Dicke an den Kanten. Die Abdeckschichten werden ferner durch einen zusätzlichen fotolithographischen Schritt definiert und anschließend geätzt, d.h. es muß zum einen eine Fotomaske erstellt und auf die Scheibe aufgebracht werden und es besteht zum anderen die Gefahr einer seitlichen Fehljustierung der Fotomaske.
Es ist Aufgabe der Erfindung, eine Verfahrensweise für die Erzeugung von Isoliergräben in SOI-Halbleiterscheiben anzugeben, welche die Nachteile der über die planare Halbleiteroberfläche hinausragenden Abdeckung der Isoliergräben beseitigt und hinsichtlich einer Fotolithographie eine Vereinfachung des Verfahrensgangs ermöglicht. Außerdem sind die Ausbeutesteigerung und eine Erhöhung der Zuverlässigkeit von integrierten Schaltkreisen, die neben Niederspannungs-Logikelementen auch Hochspannungs-Leistungselemente enthalten, zu beachten und zu erfüllen.
Die erfindungsgemäße Lösung schlägt ein Verfahren zur Herstellung einer Prozess- Scheibe vor, wobei die Herstellung die Behandlung oder Bearbeitung einer vorhandenen SOI-Scheibe ist, durch Einbringen von spezifisch ausgebildeten Trenngräben (Ansprüche 1 , 27, 31). Diese ermöglichen es, unterschiedliche Chipbereiche, welche in die aktive Halbleiterschicht eingebracht sind oder eingebracht werden, potentialmäßig besser zu trennen. Der eine Chipbereich kann auf einem
Potential und der andere Chipbereich auf einem anderen Potential liegen, wobei diese Potentiale einen sehr hohen Unterschied als Spannung bzw. Potentialdifferenz aufweisen können, so dass Niederspannungs-Logikelemente in einem Bereich und Hochspannungs-Leistungselemente in einem benachbarten anderen Bereich vorgesehen sein können. Beide werden als "Elemente" in halbleitertechnischer Hinsicht als "Bauelemente" angesprochen und hier nicht weiter erläutert, da sie nach gängigen Methoden des Standes der Technik hergestellt werden können.
Die dielektrische Trennung erfolgt durch isolierende Gebiete, welche zumindest einen Graben, bevorzugt aber eine Vielzahl von Gräben aufweisen, welche die Chipbereiche voneinander trennen. Ausgehend von einer planaren Oberfläche, von der herab sich die Gräben erstrecken, reichen sie bis zu einer horizontal liegenden vergrabenen Isolierschicht, die bei SOI-Wafern vorhanden ist. Die Trenngräben weisen zumindest ein oxidierendes Material auf, beispielsweise ein zur Verfüllung dienendes Polysilizium, welches bei sauerstoffhaltiger Atmosphäre und bei einer Temperatur oberhalb der Raumtemperatur oxidiert. Die sauerstoffhaltige Atmosphäre erhält durch eine erfindungsgemäß eingebrachte Decke, welche in den oberen Bereich des Grabens abgesenkt ist, keinen Zugang zu den (isolierenden) Bereichen der Grabenverfüllung. Trotz dieser Deckschicht kann die Oberfläche planar ausgestaltet werden, also sowohl oberhalb des Grabens wie auch daneben und lateral davon beabstandet in den zumindest sich randseitig des Grabens erstreckenden Bereichen bis hin über die gesamte Oberfläche der aktiven Halbleiterschicht des SOI-Wafers.
Wenn dabei - bei dem Herstellprozess - "Hauptarbeitsgänge" genannt sind, so ist das so zu verstehen, dass diese Arbeitsgänge hier in den Vordergrund gestellt werden, bezogen auf das Ziel und die hier beschriebene und beanspruchte Erfindung, gleichwohl sollen andere Arbeitsgänge, wie das Einbringen und Prozessieren der Niederspannungs-Elemente und Hochspannungs-Elemente oder das Ätzen der Grabenstruktur nicht ausgeschlossen werden.
Es sind folgende Hauptarbeitsvorgänge vorgesehen, wenn die Bearbeitung oder Behandlung der Halbleiterscheibe in einem zeitlichen Abschnitt ihres gesamten Prozessablaufs hier herausgestellt wird. Es wird dabei nur ein Trenngraben herausgestellt, obwohl in einer prozessierten Wafer-Scheibe eine Vielzahl solcher Trenngräben vorhanden sind, die mehrere Gebiete für Hochspannungs- und Niederspannungselemente voneinander elektrisch isolieren. Zumindest einer dieser Gräben ist Gegenstand der Umschreibung und Beanspruchung, wobei dieses ohne weiteres auch auf eine Vielzahl solcher Gräben erstreckt werden kann.
Zumindest einer der vorhandenen Trenngräben wird mit Isolierschichten versehen, welche vertikalen Isolierschichten in die Tiefe des Grabens herabreichen, bis hin zur horizontalen (vergrabenen) Isolierschicht. Gleichzeitig entsteht eine horizontale Isolierschicht auf der Oberseite der aktiven Halbleiterschicht. Die Verfüllsubstanz hat eine tiefste Einsenkung, welche noch oberhalb über einem Niveau der horizontalen Isolierschichten gelegen ist. Es entsteht also auch ein horizontaler Abschnitt der abgeschiedenen Verfüllsubstanz, die nicht nur den Trenngraben auffüllt, sondern auch oberhalb der horizontalen Isolierschichten zu liegen kommt und hier eine Verfüllsubstanz-Schicht bildet. Insoweit kann auch allgemeiner von "Erzeugung von Isolierschichten" gesprochen werden, die horizontale und vertikale Anteile bzw. Flächenabschnitte besitzen. Beide werden durch das Füllen des zumindest einen Trenngrabens bedeckt.
In einem weiteren Verfahrensschritt wird eine Planarisierung dieser Verfüllsubstanz- Schicht vorgenommen. Dieses ist eine "erste Planarisierung". Anschließend erfolgt eine definierte Rückabtragung, insbesondere ein definiertes Zurückätzen (Rückätzen), welches die Verfüllsubstanz im Grabeninneren betrifft, also unterhalb der planaren Oberfläche, welche durch die horizontalen Abschnitte der Isolierschicht gebildet wird. Dieses Abtragen in den Graben hinein sorgt für eine Reduzierung der Füllhöhe des Grabens mit der oxidierungs-empfindlichen Verfüllsubstanz. Dieses Abtragen wird auch als ein Über-Abtragen bezeichnet, welches bis in eine "definierte erste Tiefe" des Grabens reicht, jedenfalls weit oberhalb des Grabenbodens und nur im oberen Abschnitt, bevorzugt oberhalb der Hälfte der Grabentiefe oder sogar weit oberhalb dieser hälftigen Tiefe (Anspruch 21 , 22). Das Verfahren ist also für besonders tiefe Gräben geeignet (Anspruch 23, 24 und 25), die sich durch die gesamte aktive Halbleiterschicht bis zur vergrabenen Isolierschicht erstrecken, und nicht nur ein Stück weit in ein Halbleitersubstrat hinein. Damit kann Hochspannung von Niederspannung in unterschiedlichem Chipbereichen zuverlässig getrennt werden, bei einer Vermeidung von Oxidationseinflüssen an der Oberfläche des Grabens, wenn dieser Graben mit einem oxidations-empfindlichem Werkstoff gefüllt ist.
Um die für die Oxidationssperre vorgesehene Deckschicht in den Graben einzubringen bzw. unter die planare Oberfläche der aktiven Halbleiterschicht abzusenken, erfolgt ein Abtragen eines Stücks der Isolierschichten und ein weiteres Abtragen eines weiteren Stücks der Verfüllschicht.
Hier sind jeweils die vertikalen Anteile dieser Schichten betroffen oder gemeint, um ein annähernd gleiches Höhenniveau dieser Schichten im Trenngraben zu erhalten oder durch das zusätzliche Abtragen zu erreichen. Hinsichtlich der horizontalen Isolierschichten werden diese ebenfalls mit-abgetragen, so dass eine Oberfläche der aktiven Halbleiterschicht freiliegt. Dieses Über-Abtragen, insbesondere eine definierte Überätzung schafft im Graben einen oben am Grabenrand liegenden Raum zur Aufnahme einer nun einzubringenden Deckschicht, die als Schicht oder Schichtsystem nach dem Auftrag über das Niveau der planaren Oberfläche hinausragt, aber nach unten bis zum annähernd gleichen Höhenniveau im Graben reicht, gestützt von den übrigen vertikalen Schichten im Graben, einer Verfüllschicht und einer beidseitig liegende Rest-Isolierschicht.
Nach dem Auftragen dieser Abdeckschicht, die zunächst umfangreicher aufgetragen wird als später benötigt, erfolgt ein weiteres Planarisieren. Dieses weitere Planarisieren reduziert die Decke, als funktionelle Umschreibung einer Schicht oder eines Schichtsystems, durch planares Abtragen, wie mit einen mechanisch-chemischen Polierprozess oder durch einen Lackplanarisierungs-Prozess, um wiederum die Oberfläche der aktiven Halbleiterschicht freizulegen, den Graben nach oben oxid-hemmend abzudecken und dennoch eine umfangreich sich erstreckende planare Oberfläche zu schaffen, insbesondere im Bereich des und um den Graben herum, so dass keine Stufen entstehen, welche die Ausbildung von horizontalen Leiterbahnen erschweren würden.
Alle beschriebenen Prozessschritte werden ohne einen zusätzlichen photolithographischen Schritt ermöglicht; die einzige Photomaske, welche benötigt wird, wird zur Herstellung der Gräben, hier des zumindest einen umschriebenen Grabens eingesetzt. Neben dem Fortfall weiterer Photomasken ist es auch nicht mehr erforderlich, diese mehreren photolithographischen Prozesse aufeinander zu justieren, so dass seitliche Fehljustierungen von Photomasken entfallen. Oxidationen können im oberen Bereich des Grabens nicht mehr stattfinden, thermische Spannungen werden vermieden (Anspruch 6), jedenfalls deutlich reduziert. Weitere Hochtemperaturschritte können sich an die Herstellung der Grabenstruktur anschließen, ohne Gefahr des Auftretens von thermischen Spannungen als Folge von entstehenden Oxidationen im Graben-Oberbereich. Die Prozessierbarkeit der Scheibe wird verbessert, so dass auch die Ausbeute gesteigert werden kann.
Wenn mehrere Schichten als Schichtsystem eingesetzt werden, kann zumindest eine der mehreren Schichten besonders ausgebildet werden. Dabei kann zum einem eine Getterfähigkeit von Ionen beachtet werden, wie auch ein bestimmter
Ausdehnungskoeffizient. Die abgesenkte Abdeckung des Trenngrabens erlaubt es, eine gegenseitige negative Beeinflussung von Schaltungsbereichen und Grabenbereichen auszuschließen, so das Vermeiden des Wandems von Ionen. Eine Schichtkomponente kann auch zur Einstellung des Ausdehnungs-Koeffizienten des Gesamtsystems dienen (Anspruch 2, Anspruch 4).
Besonders vorteilhaft ist die Verwendung von Siliziumnitrid als sauerstoff- undurchlässige Deckschicht (Anspruch 3).
Das durch das Verfahren hergestellte Produkt oder Zwischenprodukt als prozessierte Scheibe oder Prozessscheibe im Sinne einer zumindest teilweise bearbeiteten SOI- Halbleiterscheibe ist Gegenstand des Anspruchs 26. Hier werden die strukturellen Eigenschaften der durch Anspruch 1 geprägten Prozessscheibe als gegenständlicher Schutz beansprucht. Der Fachmann ist in der Lage, die Struktur der durch das Verfahren behandelten oder bearbeiten Wafer-Scheibe aus Anspruch 1 zu erkennen, so dass ein Bezug auf das Herstellprodukt eines Arbeits- und Herstellverfahrens möglich ist.
Anspruch 28 umschreibt in Klarschrift die strukturellen Merkmale ohne "Prozess".
Ein alternatives Verfahren gibt in weniger Worten und knapperer Darstellung die Verfahrensabfolge wieder (Anspruch 31), zugehörige Ausgestaltungen sind Gegenstand der diesbezüglich abhängigen Ansprüche.
Die durchgehend flache Oberfläche bezieht sich auf die Deckschicht und die benachbarten Bereiche, die für Niederspannung und Hochspannung vorgesehene Chipbereiche sind (Anspruch 7). Die Ebene verläuft flach und bildet keine Stufen. Die in den Graben abgesenkte Deckschicht bildet auch eine lateral wirkende elektrische Isolation, die über die gesamte Grabenbreite hinweg reicht, ohne dass vertikale Isolierschichten an den Grabenwänden im Höhenbereich dieser Deckschicht beteiligt sind (Anspruch 13). Letztere Isolationen werden beispielsweise durch thermische Oxidation aufgebracht, und später hinsichtlich des horizontalen Anteils ganz abgetragen, hinsichtlich des vertikalen Anteils aber nur ein Stück weit, um für die abgesenkte Deckschicht Platz zu machen (Anspruch 8, Anspruch 10). Das Rückabtragen ist definiert und erfasst damit nur ein kleineres Stück der vertikalen Abschnitte (Anspruch 12) im Graben. Dennoch erfolgt das Abtragen im Graben auf der gesamten Grabenbreite zwischen den beiden Grabenwänden, welche von den benachbarten Abschnitten der aktiven Halbleiterschicht bestimmt sind (Anspruch 10). Es versteht sich, dass die Deckschicht dielektrisch isolierend ist. Es versteht sich auch, dass die Deckschicht eine Oxidsperre für den darunter befindlichen Füllwerkstoff bildet. Diese Deckschicht wird ohne eine Maske hergestellt (Anspruch 12).
Eine dielektrische Isolierung mit Trenches wird zwar auch von der US-A 2003/0013272 (Hong) oder von der US-A 2003/0235975 (Tran) erreicht. Hier enden die Gräben bzw. deren Tiefe aber im homogenen Halbleitermaterial, und im Endstadium des Herstellungsprozesses wird meist eine dem Oberflächenniveau der Halbleiterscheibe entsprechende durchgängige planare Oberfläche nicht erreicht. In erster Schrift bleibt die freie Oberfläche von einer Doppelschicht bedeckt und ist nicht planar. In der zweitgenannten Schrift werden die Trenches zur Trennung von Gebieten verwendet, die unterschiedlich dotiert sind. Diese sind nicht für unterschiedliche Potentiale, wie Hochspannung und Niederspannung vorgesehen, bzw. zur Aufnahme von Leistungselementen und Logikelementen, so dass die Gräben in Abmessung und Ausführung auch ganz anderen, dort sehr reduzierten Potentialdifferenzen im Stand der Technik standhalten müssen.
Die Erfindung anhand von Ausführungsbeispielen mit zwei Halbleiterscheiben unter Zuhilfenahme der Zeichnung erläutert und ergänzt.
Figur 1 veranschaulicht einen Stand der Technik.
Figur 2 zeigt ein Beispiel eines erfindungsgemäß abgedeckten Grabens.
Figur 3a bis
Figur 3f sind Stationen von Hauptverfahrensschritten einer Isoliergrabenherstellung mit einem planaren Abschluss der sauerstoffundurchlässigen Abdeckschicht, wie z.B. in Figur 2 dargestellt.
Figur 4 ist eine im Größenmaßstab realisierte Grabenstruktur.
Figur 1 veranschaulicht einen Trenngraben im vertikalen Schnitt einer SOI-Scheibe, bei dem Abdeckschichten 8,9 vorgesehen sind. Die Abdeckschichten 8 und 9 liegen auf der planaren Oberfläche F' der aktiven Halbleiterschicht 3, wodurch eine nachteilige Stufe bei Fx entsteht. Der isolierende Trenngraben T trennt zwei Gebiete unterschiedlicher Potentiale, wobei diese Gebiete 6,7 dargestellt sind, aber die unterschiedlichen Potentiale erst in der Anwendung einer fertig prozessierten und zu Bauteilen vereinzelten Scheibe mit den zugehörigen Halbleiterelementen entsteht. Außer dem Graben T wird eine dielektrische Isolation von der vergrabenen isolierenden Schicht 2 und den beiden Isolierschichten 4a,4b, gemeinsam als "Isolierschichten 4" erreicht. Die planare Oberfläche F1 der aktiven Halbleiterschicht hat in der abgedeckten Ausführung nach Figur 1 zumindest zwei laterale Stufen, wodurch die eingangs beschriebenen Nachteile entstehen.
Das SOI-Beispiel der Figur 1 zeigt zunächst eine Trägerschicht 1 , eine darauf angeordnete Isolierschicht 2 und die aktive Halbleiterschicht 3, die hier bereits durch den Graben T mit seinen vertikalen Isolierschichten 4a,4b und einer Füllschicht 5 strukturiert ist. Dennoch soll diese Schicht 3 durchgehend als aktive Halbleiterschicht benannt werden, mit der vergrabenen Isolierschicht 2, die von den vertikalen Isolierabschnitten 4a,4b der Isolierschicht 4 erreicht wird.
In Figur 2 ist ein Beispiel einer neuen Grabenstruktur gezeigt. Hier ist die Deckschicht 9 so vorgesehen, dass sie mit der planaren Oberfläche F der Halbleiterscheibe eine Ebene bildet, d.h. es existiert keine Stufe oder Kerbe mehr. Insbesondere im Grabenbereich und daneben sind keine Stufen vorgesehen, da die Deckschicht 9 in den Graben abgesenkt ist. Gleiche Bezugszeichen bezeichnen gleiche Elemente, wobei im folgenden ein Herstellungsverfahren beschrieben wird, mit dem die Struktur nach Figur 2 erreicht wird. In der Verwendung ist der eine Chipbereich 6 und der andere Chipbereich 7 mit Niederspannungs- bzw. Hochspannungselementen strukturiert, welche nach der hier beschriebenen Einbringung einer neuen Grabenstruktur entsteht, durch hier im einzelnen nicht dargelegte Prozessschritte von Halbleiterbauelementen, die aber als allgemein bekannt vorausgesetzt werden können. Es ist lediglich anzugeben, dass ein erstes Potential (P1) dem Chipbereich 6 und ein zweites Potential (P2) dem Chipbereich 7 zugeordnet sind. Diese Chipbereiche sind Abschnitte von der aktiven Halbleiterschicht 3, die bevorzugt aus Silizium ist.
Zu der früheren, gestuften, in Figur 1 dargestellten Grabenstruktur ist noch zu sagen, dass die Anordnung des Grabenbereichs T (T steht für "Trench") und der beiden Potentialbereiche P1 (Gebiet 6) und P2 (Gebiet 7) auch festgelegt wird, insoweit besteht kein Unterschied. Lediglich anzumerken ist, dass die gestufte Abdeckung im Stand der Technik mit einer Oxidschicht 8 arbeitet, die den Graben 5,4a,4b bzw. die darin enthaltenen Füllschichten abdeckt, und zusätzlich von einer Abdeckung 9' bedeckt ist, welche den isolierten Trenngraben zusätzlich bedeckt, z.B. aus Si3N4.
Kurz zusammengefasst soll ein bevorzugtes Verfahren anhand der Figurenreihe der Figur 3a bis Figur 3f veranschaulicht werden. Der durch Ätzung bis auf die vergrabene Isolierschicht 2 geschaffene Trenngraben gemäß Figur 3a, hier 5a benannt, wird mit Isolierschichten 4 versehen, z.B. durch eine thermische Oxidation. Es entsteht die Grabenstruktur gemäß Figur 3b. Nach Auffüllen des Grabens 5a', z.B. mit einem Polysilizium 5 über die planare Ebene 4c hinaus, unter Ausbildung einer Struktur nach Figur 3c, wird die Verfüllsubstanz 5 planarisiert und anschließend definiert rückgeätzt, wie Figur 3d zeigt.
Dann folgt eine weitere Rückätzung der Isolierschichten 4 mit einer definierten Überätzung, so dass die beiden Schichten 4 und 5 in etwa gleiches Niveau haben, wie Figur 3e veranschaulicht. Anschließend wird die Abdeckschicht 9 aufgebracht und anschließend planarisiert, wie Figur 3f veranschaulicht. Das kann durch ein mechanisch-chemisches Polieren oder durch einen Lackplanarisierungs-Prozess geschehen, die bekannt und nicht dargestellt sind.
Das dargestellte Verfahren benötigt außer der Maske für den Trenngraben 5a, die hier nicht dargestellt ist, keine weiteren fotolithographischen Masken, um die Trenngraben- Abdeckung herzustellen. Der isolierende Trenngraben kann auch so abgedeckt werden, dass eine gegenseitige negative Beeinflussung der Schaltungsbereiche und des Grabeninnem im weiteren technologischen Prozess ausgeschlossen werden kann, z.B. das Wandern von Ionen. Beim Erzeugen von Schichtsystemen mit entsprechenden Eigenschaften kann auch eine Schichtkomponente zur Einstellung des Ausdehnungs-Koeffizienten des Gesamtsystems dienen.
In einer detaillierten Ausführung wird einerseits das bisherige Verfahren erläutert und ergänzt. Die detaillierte Ausführung kann aber auch so betrachtet werden, dass sie als weiteres Ausführungsbeispiel von alternativen Verfahren angesehen wird, welche in der Lage sind, das Produkt nach Figur 2 herzustellen, dessen reale Größe und Gestalt die Figur 4 veranschaulicht.
Die mit einer ersten Maske hergestellte Grabenstruktur, von der ein Graben im Querschnitt dargestellt ist, ist als Maske nicht gesondert dargestellt, nur das
Verfahrensergebnis. Der Graben 5a, der in Tiefenrichtung des Papiers längs verläuft, hat die Tiefe hO. Diese trennt den linken Bereich für beispielsweise hohes Potential P1 von dem rechten Bereich für beispielsweise niederes Potential P2. Der Trenchbereich T, welcher den Graben symbolisiert, schafft eine dielektrische Isolation, die im folgenden beschrieben wird. Unterhalb der Chipbereiche 6,7 am Ende der aktiven Halbleiterschicht 3 wird eine horizontal vergrabene Schicht 2 angenommen, die Folge der verwendeten Ausgangsscheibe ist, namentliche eine SOI-Scheibe, die zusätzlich noch eine Trägerschicht 1 besitzt. Die vergrabene Schicht 2 ist durch den Graben bereits ein Stück weit geöffnet, wird aber gemäß den folgenden Verfahrensschritten wieder dielektrisch isolierend geschlossen, um die Potentialdifferenz P1-P2 sperren zu können.
Isolierschichten 4 werden durch thermisch Oxidation nach Figur 3b aufgebracht, so dass der Graben 5a eine reduzierte Breite b1 erhält. Die vertikalen Abschnitte dieser Isolierschichten sind 4a und 4b, gegenüberliegend und an den Wänden des Grabens aufgebracht. Horizontale Abschnitte 4a' und 4b1 gehören zu den Isolierschichten, die auf der freien aktiven Halbleiterschicht 3 aufgebracht werden, zusammen mit den vertikalen Schichtabschnitten. Es entsteht ein in der Breite reduzierter Graben 5a1, der tiefer ist, weil die horizontalen Abschnitte 4a', 4b' etwas an vertikaler Höhe auf die Oberseite der aktiven Halbleiterschicht 3 auftragen.
Die beiden zu isolierenden Chipbereiche 6,7 sind durchweg in der gesamten Figurenfolge 3 unverändert. Es folgt ein Verfahrensschritt zur Auffüllung des Grabens 5a'. Diese Auffüllung erfolgt so, das zumindest der eine Trenngraben mit einer Verfüllsubstanz gefüllt wird, wobei eine tiefste Einsenkung 5c einer an der Oberfläche gebildeten Verfüllsubstanz-Schicht 5', 5" an ihrer Oberseite über einem Niveau 4c der durch die Isolierschichten 4 (deren horizontalen Abschnitten) gebildeten planaren Oberfläche zu liegen kommt. Die Einsenkung ist nicht maßstabgerecht und real dargestellt, sondern nur symbolisch. Ihr tiefstes Niveau 5c hat einen Höhenabstand h6 von der als Bezugsfläche verwendeten planaren Oberfläche 4c. Das Füllen des Trenngrabens mit der Verfüllsubstanz bildet einen ersten Abschnitt 5*, der auch vertikale Verfüllschicht genannt wird. Zwei horizontale Verfüllschichten mit derselben Verfüllsubstanz sind 5' und 5" benannt, diesseits und jenseits des Grabens bzw. oberhalb der diesseitigen horizontalen Isolierschicht 4a' oder der jenseitigen horizontalen Isolierschicht 4b'. Im Grabenbereich 5* hat die horizontale Verfüllschicht eine Einsenkung.
Die Dicke des horizontalen Abschnitts 5', 5" der Verfüllsubstanzschicht 5 ist mit h5 benannt und etwas stärker als die Stärke der Isolierschichten 4.
Das Auffüllens des Grabens mit dem vertikalen Abschnitt 5* der Verfüllsubstanz erfolgt mit anderen Worten "über die planare Ebene 4c hinaus", was ein Auftragen der
Verfüllsubstanz bedeutet. Diese Angabe, der Erstreckung über die Ebene 4c hinaus, ist durch die Ebene definiert, welche den Abstand h5 in Höhenrichtung besitzt. Dies bezieht sich auf Figur 3c.
In einem nicht dargestellten Zwischenschritt zur Figur 3d werden die horizontalen Abschnitte 5', 5" der Verfüllsubstanz-Schicht planarisiert, also abgetragen, so dass die Isolationsschichten, respektive ihre horizontalen Abschnitte 4a',4b' wieder freigelegt werden. Dieses ist die erste Planarisierung.
Es geschieht ein anschließendes definiertes Rückabtragen, insbesondere in Form eines Rückätzens zum Erhalt der Grabenstruktur nach Figur 3d. Dieses Abtragen eines vertikalen Abschnitts der Verfüllsubstanz 5* betrifft ein Stück der Verfüllsubstanz im Grabeninnem und erreicht eine definierte Tiefe h7. Diese Tiefe reicht unter die vorher genannte Bezugsebene 4c, welche jetzt durch die freigelegte Oberseite der horizontalen Abschnitte der Isolierschicht 4 gebildet wird. Die Rückätzung der vertikalen Verfüllschicht erfolgt aber auch tiefer als eine zweite Bezugsebene 4d, welche durch die Oberseite der aktiven Halbleiterschicht 3 definiert wird. Es entsteht ein Höhenniveau h8 im Graben 5a', welcher von der eingefüllten Verfüllsubstanz, insbesondere einem Polysilizium, eingenommen wird. Die erreichte rückgeätzte definierte Tiefe, wobei das Rückätzmaß mit h7 und das Restmaß mit h8 benannt ist, erreicht nur einen geringen Abschnitt der Tiefe des Grabens nach Figur 3d. Es ist nicht tiefer rückgeätzt als bis zur Hälfte der Grabentiefe, bevorzugt nur etwa % der Grabentiefe oder weit weniger, welches in anderen Ausführungsbeispielen erreicht werden kann.
Ein reales Maß veranschaulicht Figur 4.
Es folgt dann eine weitere Rückätzung der Isolierschichten 4, wobei hier die horizontalen Isolierschichten 4a', 4b' und ein Stück der vertikalen Isolierschichten 4a,4b betroffen sind. Mit dieser Rückätzung erfolgt auch eine definierte Überätzung der vertikalen Verfüllschicht 5', so dass im Ergebnis der Figur 3e die drei vertikalen Schichten 4a, 5* und 4b in etwa ein gleiches Höhenniveau besitzen. Diese Höhennivau erfolgt durch die Rückätzung um das Maß h9, bezogen auf die Oberfläche 4d der aktiven Halbleiterschicht 3. Die tatsächliche Rückätzung zum Erhalt der Figur 3e gegenüber der Figur 3d ist aber größer, nachdem die horizontalen Isolierschichten 4b' und 4a' ebenfalls abgetragen werden.
Abgetragen wird also ein Stück der Isolierschichten und ein Stück der vertikalen Verfüllschicht zur Erreichung und Bildung eines Aufnahmebereichs, der zwischen den Grabenwänden liegt und tiefer gelegen ist als die Oberfläche der aktiven Halbleiterschicht 3. Diese tritt nach Figur 3e freigelegt zutage.
Die geschaffene Öffnung hat eine Breite b9 und eine Tiefe h9, letztere bezogen auf die Oberfläche 4d. Das Aufbringen einer Deckschicht 9 füllt dieses tiefer gelegte Volumen auf und deckt gleichzeitig die Ebene 4d ab, so dass sie über das Niveau der planaren Oberfläche hinausragt. Das Hinausragen ist in vertikaler Richtung nach oben verstanden, gleichzeitig erstreckt sich die Deckschicht nach ihrer Abscheidung auf die Oberfläche 4d der aktiven Halbleiterschicht 3 auch nach unten, bis zum annähernd gleichen Höhenniveau im Grabenbereich. Letzteres entspricht dem Höhenniveau der Ebene 4d abzüglich h9.
Dieser Zwischenschritt ist nicht dargestellt. Dargestellt ist dann das Ergebnis des nächsten Zwischenschritts, bei dem ein abtragendes Planarisieren erfolgt, beispielweise durch eine mechanisch-chemische Polierung oder durch einen Prozess der Lackplanarisierung. Das diesbezügliche Verfahrensergebnis zeigt Figur 3f, wobei das beschriebene Volumen der Figur 3e mit einer Deckschicht 9 verfüllt ist, gleichzeitig aber die Oberfläche auf dem Niveau 4d eine durchgehende Fläche ergibt, welche mit F bezeichnet ist. Die aktive Halbleiterschicht 3 ist ebenfalls freigelegt. Die Trenngraben- Abdeckung 9 wird so ohne eine zusätzliche Maske erhalten. Sie sichert die Sperrung einer potentiellen Oxidation der Verfüllmasse 5* ab, kann gleichzeitig lateral isolieren, und erstreckt sich zwischen den beiden Grabenwänden, ohne Zwischenlage einer der beiden vertikalen Abschnitte 4a, 4b der Isolierschicht 4.
Nicht dargestellt sind mehrere Schichten als Schichtenfolge an der Stelle der Einzelschicht 9 nach Figur 3f. Hier können einzelne Schichten bestimmte Eigenschaften aufweisen, um Ausdehnungsverhalten oder Getterfähigkeit von Ionen zu beeinflussen.
Wird nur eine Schicht 9 vorgesehen, die eine "Decke" des Grabens bildet, kann sie aus Siliziumnitrid gestaltet sein. Sie ist nicht sauerstoff-durch lässig und elektrisch ausreichend isolierend.
Die Abstimmung aus Verfüllsubstanz 5* und Abdeckschicht 9 sorgt für das Vermeiden einer Verbiegung der Halbleiterscheibe im weiteren Prozess. Der obere Bereich des verfüllten Grabens kann nicht oxidieren, so dass auch keine unterschiedlichen Ausdehnungskoeffizienten entstehen. Die Abstimmung der vertikalen Isolierschichten, der Verfüllschicht und der Decke erfolgt zielgerichtet.
Trotz dieser erreichten Stabilität und Prozesssicherheit wird eine Oberfläche F erzielt, die keine Stufen aufweist. Dies betrifft insbesondere den Grabenbereich und die benachbarten Zonen.
Es stört nicht, wenn die Verfüllsubstanz 5* elektrisch leitfähig ist, nachdem die dielektrischen Isolierschichten 4a,4b vorgesehen sind. Es stört auch nicht, dass diese Verfüllschicht oxidationsfähig ist, weil die Deckschicht 9 insoweit eine Sperre gegen Oxidationen in folgenden Hochtemperatur-Schritten bietet.
Zur Tiefe der Abtragung war bislang bei einem Übergang von Figur 3c zur Figur 3d erwähnt worden, dass die Tiefe des Grabens nur ansatzweise erreicht wird und das abgetragene Stück der Tiefe h7 und h9 nur ein geringes Volumen der Verfüllsubstanz 5* erfasst. Dies ist Folge einer sehr tiefen Grabenstruktur, die für hohe
Isolationsfestigkeit und eine relativ starke aktive Halbleiterschicht steht. Die Tiefe des Grabens und die Breite des Grabens kann in einem Aspektverhältnis zusammengefasst werden. Dieses Aspektverhältnis liegt oberhalb von 10:1 (Tiefe zu Breite), insbesondere oberhalb von 15:1. Mit anderen Worten handelt es sich um einen tiefen, schmalen Graben, was Figur 4 eindrucksvoll belegt.
In gleicher Weise war auch die Tiefe der zweiten Über-Ätzung zum Erhalt der Figur 3e bemessen. Hier wird auch nicht tiefer abgetragen als bis höchstens zur Hälfte der Grabentiefe, meist und bevorzugt aber viel früher, um die Stärke der Deckschicht nicht zu stark anwachsen zu lassen. Hier ist bevorzugt ein Maß von etwa % der Grabentiefe oder weit weniger, bei Bemessung der Grabentiefe so, wie in Figur 3e oder Figur 4 dargestellt. Die Grabentiefe in der Figur 3d bemisst sich anders, nachdem hier nur horizontale Isolierschichten vorgesehen sind, die aber in ihrer Erstreckung keine zu großen Auswirkungen haben, nur zur Verdeutlichung übertrieben dargestellt sind.
Die Dicke der Schicht 9 kann kleiner 1μm sein.
Bezugszeichen
1 : Halbleiterscheibe (Substrat)
2: vergrabene isolierende Schicht, z.B. SiO2
3: bauelementetragende aktive
Halbleiterschicht(en)
4: isolierende Schicht, z.B. SiO2 (als
Schichtabschnitte 4a;4b)
5: Füllschicht, z.B. Polysilizium, u.U. leitend
6: aktiver Siliziumbereich auf Potential 1
7: aktiver Siliziumbereich auf Potential 2
8: Oxidschicht (Pad Oxid)
9: Abdeckung des isolierenden Trenngrabens, z.B.
Si3N4
F: Oberfläche (planare)

Claims

Ansprüche:
1. Verfahren zur Herstellung einer Prozess-Scheibe für Schaltkreise, in denen Niederspannungselemente und Hochspannungselemente integriert sind, wobei Chipbereiche (6,7) unterschiedlicher Potentiale durch dielektrisch isolierende
Gebiete (T) voneinander getrennt sind, indem von einer planaren Oberfläche (F) ausgehende Trenngräben vorgesehen sind oder werden, wobei zumindest einer davon im Grabenbereich ein unter sauerstoffhaltiger Atmosphäre bei erhöhter Temperatur oxidierendes Material erhält oder enthält, mit einer Abfolge von Hauptarbeitsgängen nach einer Erzeugung von zumindest zwei vertikalen
Isolierschichten (4a,4b) und einer horizontalen Isolierschicht (4a',4b');
Füllen des zumindest einen Trenngrabens mit einer Verfüllsubstanz (5), bis eine tiefste Einsenkung (5c) einer an der Oberfläche gebildeten
Verfüllsubstanzschicht (5', 5") an ihrer Oberseite über einem Niveau der durch die Isolierschichten (4) gebildeten planaren Oberfläche zu liegen kommt; erste Planarisierung der Verfüllsubstanzschicht (5);
Abtragen eines ersten Stücks der eingefüllten Verfüllsubstanz im
Grabeninneren - als eine vertikale Verfüllschicht (5*) - durch ein erstes
Überabtragen bis in eine definierte Tiefe (h7); - Abtragen eines Stücks der Isolierschichten (4a,4b,4a',4b') und weiteres
Überabtragen eines weiteren Stücks der Verfüllschicht (5*), um ein annähernd gleiches Höhenniveau (h10) der Schichten (4;4a,4b;5) im
Trenngraben zu erhalten oder zu erreichen;
Abscheidung einer Abdeckschicht oder eines Schichtsystems als Decke (9) mit einer Dicke, welche über das Niveau der planaren Oberfläche (F) hinausragt und nach unten bis zum annähernd gleichen Höhenniveau im
Graben reicht; weitere Planarisierung der Decke (9) durch ein mechanisch-chemisches
Polieren oder einen Lackplanarisierungs-Prozess.
2. Verfahren nach Anspruch 1 , wobei die Decke (9) eine sauerstoff-un-durchlässige Abdeckung als Schichtsystem ist, insbesondere aus mehreren übereinander liegenden Schichten.
3. Verfahren nach Anspruch 1 , wobei eine sauerstoffundurchlässige Decke (9) als eine Schicht aus Siliziumnitrid aufgetragen wird.
4. Verfahren nach Anspruch 1 oder 2, wobei die Decke (9) nicht sauerstoffdurchlässig ist und die sauerstoffundurchlässige Decke zumindest eine Schicht mit einer anderen speziellen Eigenschaft aufweist, wie ein bestimmter Ausdehnungskoeffizient oder eine Getterfähigkeit von Ionen.
5. Verfahren nach Anspruch 1, wobei die Prozess-Scheibe eine SOI-Scheibe ist, mit einer vergrabenen Isolierschicht (2) auf einer Trägerschicht (1).
6. Verfahren nach Anspruch 1, wobei die Füllung (4,5*) des zumindest einen Trenngrabens (5a) mit der Abdeckung (9) so abgestimmt sind, dass eine
Verbiegung der Halbleiterscheibe bei der weiteren Prozessierung reduziert, insbesondere minimiert wird.
7. Verfahren nach Anspruch 1 , wobei die Oberflächen der Decke (9) und der freigelegten Chipbereiche (6,7) für Niederspannungs- und
Hochspannungselemente eine durchgehende Ebene bilden (F), welche insbesondere keine Stufen im Grabenbereich (T) und daneben aufweist.
8. Verfahren nach Anspruch 1 , wobei die Isolierschichten (4;4a,4b,4a',4b') durch eine thermische Oxidation aufgebracht werden.
9. Verfahren nach Anspruch 1 , wobei die Verfüllsubstanz (5;5\ 5", 5*) ein Polysilizium ist.
10. Verfahren nach Anspruch 1 , wobei das gemeinsame Abtragen der Isolierschichten (4a,4b,4a',4b') und der vertikalen Verfüllschicht (5*) im definierten Ausmass einer Tiefenabtragung durch ein Ätzen erfolgt, insbesondere auf einer gesamten Grabenbreite (b9).
11. Verfahren nach Anspruch 1 , wobei für die Verfahrensschritte des Anspruchs 1 nur eine Maske für die Herstellung des zumindest einen Grabens (5a) verwendet wird.
12. Verfahren nach Anspruch 1 , wobei das erste und das zweite Abtragen der im Grabeninnem als Verfüllschicht (5*) gelegenen Verfüllsubstanz ein definiertes Rückätzen ist.
13. Verfahren nach Anspruch 1, wobei die in den Graben abgesenkte Decke (9) eine vertikale oder lateral wirkende Isolation bildet, über eine gesamte Grabenbreite (b9) hinweg.
14. Verfahren nach Anspruch 1 , wobei die Decke (9) dielektrisch isolierend ist.
15. Verfahren nach Anspruch 1 , wobei die Niederspannungs-Elemente Logikelemente sind.
16. Verfahren nach Anspruch 1 oder 15, wobei die Hochspannungs-Elemente Leistungselemente sind.
17. Verfahren nach Anspruch 1, wobei die Elemente in einer aktiven Halbleiterschicht (3) gelegen sind, bzw. dort eingebracht werden.
18. Verfahren nach Anspruch 1 oder 17, wobei die aktive Halbleiterschicht (3) horizontal verläuft und in vertikaler Richtung unterseitig durch eine vergrabene Isolierschicht (2) begrenzt ist.
19. Verfahren nach Anspruch 1 , wobei zumindest ein Trenngraben (T,5a) in eine aktive Halbleiterschicht (3) bis zu deren unterem Ende an einer vergrabenen Isolierschicht (2) eingebracht wird.
20. Verfahren nach Anspruch 1, wobei die Verfüllsubstanz (5*) elektrisch leitfähig ist, insbesondere ein Polysilizium, oder (leicht) oxidierfähig ist.
21. Verfahren nach Anspruch 1 , wobei beim ersten Abtragen (Überabtragen) der Verfüllsubstanz im Grabeninneren (5a) das Abtragen nicht tiefer (h7) als bis zur Hälfte der Grabentiefe erfolgt, insbesondere nur etwa A der Grabentiefe oder weniger beträgt.
22. Verfahren nach Anspruch 1 oder 21 , wobei beim weiteren Abtragen (Überabtragen) nicht tiefer abgetragen wird (h9), als bis zur Hälfte der Grabentiefe, insbesondere nur etwa % der Grabentiefe oder weniger.
23. Verfahren nach Anspruch 1 , wobei die Grabentiefe (hO) in der aktiven
Halbleiterschicht (3) größer als 1μm, insbesondere tiefer als 10μm oder im wesentlichen 50μm ist.
24. Verfahren nach Anspruch 1 oder 23, wobei der zumindest eine Trenngraben (5a) ein Aspektverhältnis von Tiefe zu Breite besitzt, welches oberhalb von 10:1 , insbesondere oberhalb von etwa 15:1 gelegen ist.
25. Verfahren nach Anspruch 1 oder 19, wobei die vertikalen Isolierschichten (4a,4b) auf beiden Grabenwänden bis hinab zur horizontalen Isolierschicht (2) aufgebracht werden bzw. schon aufgebracht sind, wenn die Haupt-Arbeitsschritte des Anspruchs 1 beginnen.
26. Prozessscheibe (1 ,2,3), herstellbar oder hergestellt nach einem der vorigen Verfahrensansprüche.
27. Verfahren zur Behandlung einer SOI-Scheibe (1 ,2,3) und Einbringen von dielektrisch isolierenden Trenngräben (5a,T) zwischen jeweils zwei unterschiedlichen Potentialen (P1 ,P2) zugeordneten Bereichen (6,7) der aktiven Halbleiterschicht der SOI-Scheibe, wobei in eine eingebrachte Grabenstruktur (5a) lateral an deren Wände Isolierschichten aufgebracht werden (4a,4b), ein entstehender Grabenzwischenraum mit einer Füllschicht (5*) verfüllt wird, die Füllschicht (5*) ein Stück weit in Grabentiefe (h9,h7) abgetragen wird, zusammen mit einem Stück der lateralen Wandisolation (4a,4b), um ein annähernd gleiches Höhenniveau (h10) der oberen Enden der drei im Graben vorhandenen Schichten zu erhalten, und Abscheiden einer Deckschicht (9) auf zumindest die oberen Enden und ein Umfeld der aktiven Halbleiterschicht (3) mit Abtragen (Planarisieren) dieser Deckschicht bis auf eine lateral sich erstreckende plane
Oberfläche (F) oberhalb des verfülltem Grabens und zumindest in einem beidseitigen Nachbarbereich, zur Freilegung der Halbleiterschicht (3) neben dem jeweiligen Isoliergraben.
28. Zumindest teilweise bearbeitete SOI-Scheibe für eine weitere Prozessierung, mit einer Grabenstruktur (T), bei der im Innern des Grabens eine isolierende Schichtenfolge aus vertikal orientierten ersten Schichten (5*,4a,4b) vorhanden ist, die oberseitig von einer sich lateral bis zu den und an die Wände des Grabens erstreckenden zweiten Schicht (9), unter Bildung einer planaren Oberfläche der SOI-Scheibe, bedeckt sind (F), wobei sich zwei der ersten Schichten (4a,4b) bis zu einer vergrabenen Isolierschicht (2) der SOI-Scheibe herab erstrecken.
29. Verfahren nach Anspruch 1 oder 11 , wobei die Decke (9) ohne eine Maske hergestellt wird.
30. ..,
5
31. Verfahren zur Herstellung von Schaltkreisen, in denen Niederspannungslogikelemente und Hochspannungsleistungselemente integriert sind, wobei die Chipbereiche unterschiedlicher Potentiale durch dielektrisch isolierende Gebiete voneinander getrennt sind, indem von der planaren 0 Oberfläche ausgehende Trenngräben im Grabenbereich unter sauerstoffhaltiger
Atmosphäre bei erhöhten Temperaturen oxidierende Materialien enthalten, gekennzeichnet durch die Abfolge der folgend aufgeführten Hauptarbeitgänge nach Erzeugung der Isolierschichten (4):
Füllen des Trenngrabens mit der Verfüllsubstanz (5) bis die tiefste 5 Einsenkung der Verfüllsubstanzschicht an ihrer Oberseite über dem Niveau der durch die Oxidschicht (4) gebildeten planaren Oberfläche zu liegen kommt;
Planarisierung der Füllsubstanz (5); Abtrag der Füllsubstanz im Grabeninneren durch Überätzen bis in eine0 definierte Tiefe;
Abätzen der Oxidschichten (4) und Überätzen der Füllsubstanz (5), so daß ein annähernd gleiches Höhenniveau der Schichten (4) und (5) im Trenngraben entsteht; Abscheidung der Abdeckschicht (9), bzw. eines Schichtsystems in einer5 Dicke, welche über das Niveau der planaren Oberfläche hinausragt;
Planarisierung der Abdeckschicht, bzw. Schichtsystems durch mechanischchemisches Polieren oder einen Lackplanarisierungsprozeß.
32. Verfahren nach Anspruch 31 , dadurch gekennzeichnet, dass die o sauerstoffundurchlässige Abdeckung ein Schichtsystem ist, d.h. aus mehreren übereinander liegenden Schichten besteht, wobei die sauerstoffundurchlässige Schicht mit Schichten anderer spezieller Eigenschaften, wie z.B. mit bestimmten Ausdehnungs-koeffizienten und Getterfähigkeit von Ionen kombiniert ist. 5 33. Verfahren nach Anspruch 31 , dadurch gekennzeichnet, dass die sauerstoffundurchlässige Abdeckung eine Schicht aus Siliziumnitrid ist.
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