WO2005122239A1 - 不良解析システム及び不良箇所表示方法 - Google Patents

不良解析システム及び不良箇所表示方法 Download PDF

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WO2005122239A1
WO2005122239A1 PCT/JP2005/010265 JP2005010265W WO2005122239A1 WO 2005122239 A1 WO2005122239 A1 WO 2005122239A1 JP 2005010265 W JP2005010265 W JP 2005010265W WO 2005122239 A1 WO2005122239 A1 WO 2005122239A1
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semiconductor device
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layout
faulty
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Katsuhito Nagano
Shuichiro Ogawa
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Advantest Corporation
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    • G05B19/02—Programme-control systems electric
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    • G05B19/41875—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS], computer integrated manufacturing [CIM] characterised by quality surveillance of production
    • G—PHYSICS
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    • G—PHYSICS
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    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Definitions

  • the present invention relates to a failure analysis system and a failure location display method.
  • the present invention relates to a failure analysis system and a failure location display method for displaying a failure location of a semiconductor device.
  • ATPG Auto Test Pattern Generation
  • the semiconductor test apparatus executes a test of a semiconductor device using a test program and a pattern program generated by the ATPG, and outputs fail data as a test result to the ATPG.
  • the ATPG detects a failed circuit existing in the semiconductor device based on the fail data output from the semiconductor test apparatus, and creates a failed circuit candidate list.
  • the ATPG generates a test program and a pattern program for testing a faulty circuit existing in a semiconductor device in detail based on a faulty circuit candidate list created based on the fail data, Identify faulty circuits in semiconductor devices by having semiconductor test equipment execute detailed tests on semiconductor devices.
  • a fault circuit existing in a semiconductor device can be specified. It is not possible to determine the commonality or tendency of the failed parts between the performed wafers. For this reason, it is difficult to identify the cause of a faulty circuit in a semiconductor device.
  • an object of the present invention is to provide a test apparatus that can solve the above problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a failure analysis system for displaying a defective portion of a semiconductor device, a circuit position storage unit for storing a physical position in the semiconductor device for each circuit included in the semiconductor device, A failure circuit information acquisition unit for acquiring information on a failure circuit included in the semiconductor device, and a display unit for displaying the failure circuit in a different color depending on a physical position on a layout of the semiconductor device are provided.
  • the failure circuit information acquisition unit acquires the failure classification of the failure circuit included in the semiconductor device, and the display unit displays the different colors depending on the physical position and the failure classification on the layout of the wafer including the layout of the plurality of semiconductor devices. May display the faulty circuit.
  • the circuit position storage unit further stores the physical position of the semiconductor device on the wafer for each semiconductor device, and the display unit displays different colors depending on the physical position on the layout of the wafer including the layout of the plurality of semiconductor devices. May display the faulty circuit.
  • the circuit position storage unit stores a layer in which the circuit included in the semiconductor device is formed for each circuit included in the semiconductor device having a multilayer structure, and the display unit displays the failed circuit in a different color depending on the layer. You can.
  • the circuit position storage unit stores, for each wiring included in the semiconductor device, a layer of the semiconductor device in which the wiring included in the semiconductor device is formed, and the faulty circuit information acquisition unit stores the faulty wiring included in the semiconductor device. The information may be acquired, and the display unit may display the faulty wiring in a different color depending on the layer.
  • the display unit displays the layout of a plurality of wafers managed in the same lot on one screen, and displays the layout of each of the plurality of wafers in a different color depending on the physical position of each of the plurality of wafers.
  • a plurality of semiconductor devices each included in a plurality of wafers You can display the faulty circuit of! / ,.
  • the display unit displays a layout of a plurality of wafers managed by the same slot of different lots on a single screen and displays the physical layout of each of the plurality of wafers on each layout of the plurality of wafers.
  • Faulty circuits of a plurality of semiconductor devices included in a plurality of wafers may be displayed in different colors depending on positions.
  • a user interface unit that allows the user to select a failed circuit displayed on the layout of the semiconductor device by the display unit, and a test execution command unit that causes the semiconductor test apparatus to execute a more detailed test of the failed circuit selected by the user.
  • the failure circuit information acquisition unit acquires failure circuit information obtained by a more detailed test using the semiconductor test apparatus, and the display unit displays failure information in a different color depending on the physical position on the layout of the semiconductor device. Display the circuit.
  • a failure analysis system for displaying a failure location of a semiconductor device having a multilayer structure, wherein a layer of the semiconductor device circuit is formed for each circuit included in the semiconductor device.
  • a faulty circuit information obtaining unit that obtains information on faulty circuits included in the semiconductor device, and a display unit that displays faulty circuits in different display modes depending on the layers on the layout of the semiconductor device.
  • the failure circuit information acquisition unit acquires the failure classification of the failure circuit included in the semiconductor device, and the display unit displays the failure circuit on the layout of the semiconductor device in a different display mode depending on the layer and the failure classification.
  • Well ⁇ the failure circuit information acquisition unit acquires the failure classification of the failure circuit included in the semiconductor device, and the display unit displays the failure circuit on the layout of the semiconductor device in a different display mode depending on the layer and the failure classification.
  • the circuit position storage unit further stores the physical position of the semiconductor device on the wafer for each semiconductor device, and the display unit displays, on a layout of the wafer including a layout of a plurality of semiconductor devices, different display depending on the physical position.
  • the faulty circuit may be displayed in a form.
  • a defect location display method for displaying a failure location of a semiconductor device comprising: obtaining information on a faulty circuit included in the semiconductor device; Searching for the physical position of the faulty circuit by referring to the circuit position storage unit that stores the physical position in the semiconductor device, and displaying the faulty circuit in a different color depending on the physical position on the layout of the semiconductor device. And a stage.
  • defective portions of a semiconductor device having a multilayer structure are displayed.
  • a failure location display method shown in the figure in which information of a faulty circuit included in a semiconductor device is obtained, and a circuit position storage unit that stores a layer in which a circuit of the semiconductor device is formed for each circuit included in the semiconductor device. Then, the method includes a step of searching for a layer in which a faulty circuit is formed, and a step of displaying the faulty circuit in a different display mode depending on the layer on the layout of the semiconductor device.
  • a failure analysis system and a failure analysis system which display a failure circuit of a semiconductor device based on a test result of a semiconductor test apparatus on physical coordinates and allow a user to easily determine the characteristics of the failure of the semiconductor device. It is possible to provide a location display method.
  • FIG. 1 is a diagram showing a configuration of a semiconductor test system 100.
  • FIG. 2 is a diagram showing a flow of a failure analysis method by the semiconductor test system 100.
  • FIG. 3 is a diagram showing a display screen of a display unit 114.
  • FIG. 4 is a diagram showing a display screen of a display unit 114.
  • FIG. 5 is a diagram showing a display screen of a display unit 114.
  • FIG. 6 is a diagram showing a display screen of a display unit 114.
  • FIG. 1 shows an example of a configuration of a semiconductor test system 100 according to an embodiment of the present invention.
  • the semiconductor test system 100 includes an ATPG 102, a semiconductor test device 104, and a failure analysis system 106.
  • the failure analysis system 106 has a circuit position storage unit 108, a failure circuit information acquisition unit 110, a data conversion unit 112, a display unit 114, a user interface unit 116, and a test execution instruction unit 118.
  • the circuit position storage unit 108 stores NetListl 20, LVS (Layout Versus Schematic) 122, and Layoutl 24.
  • ATPG 102 is a test program and pattern program for testing semiconductor devices.
  • a program is generated and provided to the semiconductor test apparatus 104. Further, the ATPG 102 generates a test program and a pattern program based on a request from the test execution instruction section 118 included in the failure analysis system 106, and provides the test program and the pattern program to the semiconductor test apparatus 104.
  • the semiconductor test apparatus 104 executes a semiconductor device test using the test program and the pattern program generated by the ATPG 102, and outputs fail data as a test result to the ATPG 102.
  • the ATPG 102 detects a fault circuit existing in the semiconductor device based on the fail data output from the semiconductor test apparatus 104 and the NetList 120 stored in the circuit position storage unit 108, and detects a fault circuit included in the failure analysis system 106.
  • the information is supplied to the information acquisition unit 110.
  • the failure analysis system 106 acquires information on the failed circuit detected by the ATPG 102, and displays the failure location and the failure classification of the semiconductor device so that the user can easily grasp it visually. Specifically, it functions as follows.
  • the circuit position storage unit 108 stores the physical position of the semiconductor device on the wafer for each semiconductor device to be tested. Further, the circuit position storage unit 108 stores a physical position in the semiconductor device for each circuit included in the semiconductor device to be tested. For example, the circuit position storage unit 108 stores a layer in which a circuit included in the semiconductor device is formed for each circuit included in the semiconductor device having the multilayer structure.
  • the circuit here is an element such as a transistor, a memory such as a RAM, a wiring connecting elements or between memories, and the like.
  • the circuit position storage unit 108 stores, as a physical position, a layer of the semiconductor device in which the wiring included in the semiconductor device is formed for each wiring included in the semiconductor device.
  • NetListl20 describes a logical connection relationship of circuits formed in the semiconductor device.
  • Layoutl24 describes the physical layout of circuits formed in the semiconductor device.
  • the LVS 122 describes the interrelationship between the logical circuit connection relationship described in NetListl20 and the physical circuit arrangement described in Layoutl24.
  • the failed circuit information acquiring section 110 acquires the information of the failed circuit included in the semiconductor device supplied from the ATPG 102. Further, for example, when the semiconductor test apparatus 104 executes a scan test, the failed circuit information acquisition unit 110 may directly acquire information on the failed circuit from the semiconductor test apparatus 104. For example, the fault circuit information acquisition unit 110 Information of the faulty element, faulty memory, faulty wiring, fault classification, etc.
  • the failure classification is a failure factor of a failure circuit such as a short circuit, an open circuit, and a delay.
  • the data conversion unit 112 generates layout data of the entire wafer including the layout of the circuits of the plurality of semiconductor devices based on the NetList 120, LVS 122, and Layout 124 stored in the circuit position storage unit 108. Further, the data conversion unit 112 refers to NetListl20, LVS122, and Layoutl24 stored in the circuit position storage unit 108, and based on the information of the failed circuit acquired by the failed circuit information acquisition unit 110, The display data is generated so that the user can easily grasp the position visually.
  • the display unit 114 displays a failed circuit in a display mode that differs depending on a physical position on a wafer layout including a layout of a plurality of semiconductor devices, based on the data generated by the data conversion unit 112. For example, the display unit 114 displays the faulty wiring in different colors depending on the layers on the layout of the wafer including the layout of the plurality of semiconductor devices. In this way, by displaying the faulty circuit in different colors depending on the physical position of the layer or the like on the layout of the wafer and the semiconductor device, the user can intuitively or visually grasp the cause of the faulty circuit.
  • the user interface unit 116 allows the user to select the faulty circuit displayed on the layout of the semiconductor device by the display unit 114.
  • the user interface unit 116 allows the user to select the faulty circuit displayed on the display unit 114 on the screen using a mouse or the like.
  • the test execution command section 118 requests the ATPG 102 to cause the semiconductor test apparatus 104 to execute a more detailed test of the faulty circuit selected by the user. In this way, the faulty circuit can be narrowed down by the user's selection, so that the test can be flexibly performed according to the purpose of the failure analysis.
  • FIG. 2 shows an example of a flow of a failure analysis method by the semiconductor test system 100 according to the present embodiment.
  • the failure analysis method according to the present embodiment is an example of the failure location display method according to the present invention.
  • the ATPG 102 generates a pattern program and a test program for performing a scan test of a circuit formed on a semiconductor device (S 200). And semiconductor testing The apparatus 104 executes a scan test of a circuit formed on the semiconductor device based on the pattern program and the test program generated by the ATPG 102 (S202).
  • the ATPG 102 refers to the NetList 120 stored in the circuit position storage unit 108 and detects a failure circuit candidate existing in the semiconductor device based on the fail data output from the semiconductor test apparatus 104 ( S204).
  • the faulty circuit information obtaining section 110 obtains information on faulty circuit candidates detected by the ATPG 102.
  • the data conversion unit 112 refers to the circuit position storage unit 108 that stores the physical position in the semiconductor device for each circuit included in the semiconductor device and refers to the physical position of the failed circuit acquired by the failed circuit information acquisition unit 110.
  • a search is performed to create display data in a display mode according to the physical position of the failed circuit (S206).
  • the data conversion unit 112 refers to the circuit position storage unit 108 that stores a layer in which the circuit of the semiconductor device is formed for each circuit included in the semiconductor device having the multilayer structure, and the failure circuit information acquisition unit 110 A layer in which the obtained faulty circuit is formed is searched, and display data of a display form corresponding to the layer in which the faulty circuit is formed is created (S206).
  • the faulty circuit information acquisition unit 110 creates display data in a display form in which the faulty circuit is displayed in a different color depending on the layer on which the faulty circuit is formed (S206).
  • the display unit 114 displays the wafer including the layout of the plurality of semiconductor devices in a different display mode depending on the physical position of the failed circuit.
  • the circuit is displayed (S208).
  • the display unit 114 displays the failed circuit in a different display form depending on the layer on which the failed circuit is formed, on the layout of the wafer including the layout of the semiconductor device having the multilayer structure.
  • the display unit 114 displays the failed circuit in a different color depending on the layer on which the failed circuit is formed (S208). Thereby, the user can grasp the outline of the defect distribution existing in the plurality of semiconductor devices formed on the wafer.
  • the user performs a detailed test by the ATPG 102 and the semiconductor test device 104 via the user interface unit 116 to narrow down the faulty circuit.
  • the test execution instruction unit 118 transmits the information of the faulty circuit candidate selected by the user to the ATP. By notifying G102, it requests the ATPG 102 to have the semiconductor test device 104 execute a more detailed test on the candidate for the failed circuit.
  • the ATPG 102 generates a pattern program and a test program for performing a defect narrowing-down test on a candidate for a failed circuit selected by the user (S212). Then, based on the pattern program and the test program generated by the ATPG 102, the semiconductor test apparatus 104 executes a failure narrowing test of a faulty circuit candidate selected by the user (S214).
  • the ATPG 102 refers to the NetList 120 stored in the circuit position storage unit 108 and determines based on the fail data output from the semiconductor test apparatus 104, based on the candidate power of the faulty circuit selected by the user. A faulty circuit is detected (S204).
  • the faulty circuit information obtaining unit 110 obtains, from the ATPG 102, information on the faulty circuit obtained by a more detailed test by the semiconductor test apparatus 104. Then, the data conversion unit 112 refers to the circuit position storage unit 108 that stores the physical position in the semiconductor device for each circuit included in the semiconductor device and refers to the physical position of the failed circuit acquired by the failed circuit information acquisition unit 110. A search is performed to create display data in a display mode according to the physical position and the failure classification of the failed circuit (S206).
  • the data conversion unit 112 refers to the circuit position storage unit 108 that stores a layer in which a circuit of the semiconductor device is formed for each circuit included in the semiconductor device having the multilayer structure, and the failure circuit information acquisition unit 110 A layer in which the obtained faulty circuit is formed is searched, and display data in a display form corresponding to the layer in which the faulty circuit is formed and the defect classification is created (S206).
  • the faulty circuit information acquisition unit 110 displays display data in a display form such that the faulty wiring is displayed in a different color depending on the layer in which the faulty wiring, which is an example of the faulty circuit, is formed and the defect classification. Is created (S206).
  • the display unit 114 displays the failed circuit on the semiconductor device layout in different display modes depending on the physical position and the failure classification of the failed circuit.
  • the display unit 114 displays the failed circuit in a different display form on the layout of the semiconductor device having a multilayer structure according to the layer in which the failed circuit is formed and the failure classification.
  • the display unit 114 The failed wiring, which is an example of a circuit, is displayed in a different color depending on the layer in which the failed wiring is formed and the defect classification (S208).
  • the user can narrow down the failures with respect to the candidate of the selected faulty circuit, and can grasp a more detailed failure distribution.
  • steps S204 to S214 By repeating steps S204 to S214 a plurality of times, faults can be narrowed down for the failed circuit candidates. Then, the user can arbitrarily select a failure circuit candidate for narrowing down a failure according to the purpose of the failure analysis, so that the ATPG102 can be effectively used and a desired failure analysis can be quickly performed. Can be.
  • a failure narrowing-down test of the candidate for a failed circuit selected by the user is performed, whereby a more definitive test is performed.
  • a failure narrowing test such as a scan test is performed on a circuit included in a circuit block selected by a user. , A faulty circuit may be detected.
  • FIGS. 3 and 4 show examples of the display screen of the display unit 114 according to the present embodiment.
  • the display unit 114 displays the layout of the wafer 300 or 400 including the layout of the plurality of semiconductor devices 302 or 402. Then, the display unit 114 displays the failed circuit detected by the ATPG 102 on the layout of the wafer 300 or 400 in a display mode that differs depending on the physical position and the failure classification of the failed circuit.
  • the display unit 114 displays different colors on the layout of the Ueno, 300, or 400 depending on the layer where the faulty circuit exists. Specifically, in FIG. 3, a faulty circuit exists in layer 1 in the semiconductor device 302a and the like, a faulty circuit exists in layer 2 in the semiconductor device 302b and the like, and a layer 1 and layer in the semiconductor device 302c and the like. This indicates that a faulty circuit exists in 2, a faulty circuit exists in layer 3 in the semiconductor device 302d and the like, and a faulty circuit exists in layer 4 in the semiconductor device 302e and the like. In FIG. 3, a faulty circuit exists in layer 1 in the semiconductor device 302a and the like, a faulty circuit exists in layer 2 in the semiconductor device 302b and the like, and a layer 1 and layer in the semiconductor device 302c and the like. This indicates that a faulty circuit exists in 2, a faulty circuit exists in layer 3 in the semiconductor device 302d and the like, and a faulty circuit exists in layer 4 in the
  • a faulty circuit exists in layer 1 of the semiconductor device 402a, etc., a faulty circuit exists in layer 2 of the semiconductor device 402b, etc., and a faulty circuit exists in layer 3 of the semiconductor device 402c, etc.
  • a faulty circuit exists in Layer 4 of the semiconductor device 402d or the like. That is, the wafer 300 shown in FIG. 3 has a tendency of defective distribution in the in-plane direction of the wafer 300, whereas the wafer 400 shown in FIG. Does not have a tendency of defective distribution. In other words, the poor distribution of the wafer 300 shown in FIG.
  • the failure distribution can be easily visually determined. You can judge. Therefore, it is possible to accurately predict the cause of the failure of the faulty circuit existing on the wafer, the wafer 300, and the wafer 400.
  • FIG. 5 shows an example of a display screen of the display unit 114 according to the present embodiment.
  • FIG. 5 is an enlarged view of a part of the layout of the wafer 400 shown in FIG.
  • the semiconductor device 402e has a faulty circuit 406 and a faulty wiring 404 in layer 1, and the semiconductor device 402f has faulty wires 408, 410, and 412 in layer 2;
  • the device 402g has faulty wirings 414 and 416 in layer 2, the faulty wiring 418 in layer 3, and the semiconductor device 402h has faulty wiring 420.
  • the display unit 114 may display a plurality of semiconductor devices on which the faulty circuit is displayed in an overlapping manner. As described above, by displaying the faulty wiring on the actual layout of the semiconductor device 402, it is possible to grasp the failure of the commonality of the faulty circuit between the semiconductor devices.
  • FIG. 6 shows an example of a display screen of the display unit 114 according to the present embodiment.
  • the display unit 114 displays the layout of a plurality of wafers managed in the same lot on one screen and displays the layout on each layout of the plurality of wafers, depending on the physical position of each of the plurality of wafers, for example, Different colors may indicate faulty circuits of a plurality of semiconductor devices included in a plurality of wafers, respectively.
  • the display unit 114 may display the layout of a plurality of wafers managed in the same lot in an overlapping manner. By displaying in this manner, the user can easily grasp the tendency of the failure distribution due to the difference in the slot position and the like.
  • the display unit 114 displays the layout of a plurality of wafers managed in the same slot of different lots side by side on one screen, and displays a plurality of wafers on each layout of the plurality of wafers. Faulty circuits of a plurality of semiconductor devices included in a plurality of wafers may be displayed in different display forms, for example, different colors depending on their physical positions.
  • the display unit 114 may overlap and display the layout of a plurality of wafers managed by the same slot of different lots. By displaying in this way, the user can easily grasp the tendency of the defect distribution caused by the difference between lots.
  • a failure analysis system and a failure analysis system that display a failure circuit of a semiconductor device based on a test result of a semiconductor test apparatus on physical coordinates and allow a user to easily determine the characteristics of the failure of the semiconductor device. It is possible to provide a location display method.

Abstract

　半導体デバイスの不良箇所を表示する不良解析システムであって、半導体デバイスが含む回路毎に半導体デバイスにおける物理位置を格納する回路位置格納部と、半導体デバイスが含む故障回路の情報を取得する故障回路情報取得部と、半導体デバイスのレイアウト上に、物理位置によって異なる色で故障回路を表示する表示部とを備える。故障回路情報取得部は、半導体デバイスが含む故障回路の不良分類を取得し、表示部は、複数の半導体デバイスのレイアウトを含むウェハのレイアウト上に、物理位置及び故障分類によって異なる色で故障回路を表示する。

Description

明 細 書
不良解析システム及び不良箇所表示方法
技術分野
[0001] 本発明は、不良解析システム及び不良箇所表示方法に関する。特に本発明は、半 導体デバイスの不良箇所を表示する不良解析システム及び不良箇所表示方法に関 する。文献の参照による組み込みが認められる指定国については、下記の出願に記 載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願 2004— 168939 出願曰 平成 16年 6月 7曰
背景技術
[0002] ATPG (Auto Test Pattern Generation)は、半導体デバイスを試験するため のテストプログラム及びパターンプログラムを生成し、半導体試験装置に提供する。 半導体試験装置は、 ATPGによって生成されたテストプログラム及びパターンプログ ラムを用いて半導体デバイスの試験を実行し、試験結果としてのフェイルデータを A TPGに出力する。そして、 ATPGは、半導体試験装置から出力されたフェイルデー タに基づいて半導体デバイスに存在する故障回路を検出して、故障回路の候補リス トを作成する。
[0003] さらに、 ATPGは、フェイルデータに基づいて作成した故障回路の候補リストに基 づいて、半導体デバイスに存在する故障回路を詳細に試験するためのテストプロダラ ム及びパターンプログラムを生成し、半導体試験装置に半導体デバイスの詳細な試 験を実行させることによって、半導体デバイスに存在する故障回路の絞り込みを行う
[0004] 現時点で先行技術文献の存在を認識して!/、な!/、ので、先行技術文献に関する記 載を省略する。
発明の開示
発明が解決しょうとする課題
[0005] 上述の ATPG及び半導体試験装置によれば、半導体デバイスに存在する故障回 路を特定することができるが、半導体デバイス間、又は複数の半導体デバイスが形成 されたウェハ間における故障箇所の共通性又は傾向を判断することができない。そ のため、半導体デバイスに存在する故障回路が何に起因するものであるかのを特定 することが困難である。
[0006] そこで本発明は、上記の課題を解決することができる試験装置を提供することを目 的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより 達成される。また従属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0007] 本発明の第 1の形態によると、半導体デバイスの不良箇所を表示する不良解析シ ステムであって、半導体デバイスが含む回路毎に半導体デバイスにおける物理位置 を格納する回路位置格納部と、半導体デバイスが含む故障回路の情報を取得する 故障回路情報取得部と、半導体デバイスのレイアウト上に、物理位置によって異なる 色で故障回路を表示する表示部とを備える。
[0008] 故障回路情報取得部は、半導体デバイスが含む故障回路の不良分類を取得し、 表示部は、複数の半導体デバイスのレイアウトを含むウェハのレイアウト上に、物理位 置及び故障分類によって異なる色で故障回路を表示してもよい。
[0009] 回路位置格納部は、半導体デバイス毎にウェハにおける半導体デバイスの物理位 置をさらに格納し、表示部は、複数の半導体デバイスのレイアウトを含むウェハのレイ アウト上に、物理位置によって異なる色で故障回路を表示してもよい。
[0010] 回路位置格納部は、多層構造を有する半導体デバイスが含む回路毎に半導体デ バイスが含む回路が形成されているレイヤを格納し、表示部は、レイヤによって異な る色で故障回路を表示してもよ 、。
[0011] 回路位置格納部は、半導体デバイスが含む配線毎に半導体デバイスが含む配線 が形成されている半導体デバイスのレイヤを格納し、故障回路情報取得部は、半導 体デバイスが含む故障配線の情報を取得し、表示部は、レイヤによって異なる色で 故障配線を表示してもよい。
[0012] 表示部は、同一のロットで管理される複数のウェハのレイアウトを一画面に並べて表 示し、複数のウェハのそれぞれのレイアウト上に、複数のウェハのそれぞれにおける 物理位置によって異なる色で、複数のウェハがそれぞれ含む複数の半導体デバイス の故障回路を表示してもよ!/、。
[0013] 表示部は、異なるロットの同一のスロットで管理される複数のウェハのレイアウトを一 画面に並べて表示し、複数のウェハのそれぞれのレイアウト上に、複数のウェハのそ れぞれにおける物理位置によって異なる色で、複数のウェハがそれぞれ含む複数の 半導体デバイスの故障回路を表示してもよ ヽ。
[0014] 表示部が半導体デバイスのレイアウト上に表示した故障回路をユーザに選択させる ユーザインターフェース部と、ユーザが選択した故障回路のより詳細な試験を半導体 試験装置に実行させる試験実行命令部とをさらに備え、故障回路情報取得部は、半 導体試験装置によるより詳細な試験によって得られた故障回路の情報を取得し、表 示部は、半導体デバイスのレイアウト上に、物理位置によって異なる色で故障回路を 表示してちょい。
[0015] 本発明の第 2の形態によると、多層構造を有する半導体デバイスの不良箇所を表 示する不良解析システムであって、半導体デバイスが含む回路毎に半導体デバイス の回路が形成されているレイヤを格納する回路位置格納部と、半導体デバイスが含 む故障回路の情報を取得する故障回路情報取得部と、半導体デバイスのレイアウト 上に、レイヤによって異なる表示形態で故障回路を表示する表示部とを備える。
[0016] 故障回路情報取得部は、半導体デバイスが含む故障回路の不良分類を取得し、 表示部は、半導体デバイスのレイアウト上に、レイヤ及び故障分類によって異なる表 示形態で故障回路を表示してもよ ヽ。
[0017] 回路位置格納部は、半導体デバイス毎にウェハにおける半導体デバイスの物理位 置をさらに格納し、表示部は、複数の半導体デバイスのレイアウトを含むウェハのレイ アウト上に、物理位置によって異なる表示形態で故障回路を表示してもよい。
[0018] 本発明の第 3の形態によると、半導体デバイスの不良箇所を表示する不良箇所表 示方法であって、半導体デバイスが含む故障回路の情報を取得する段階と、半導体 デバイスが含む回路毎に半導体デバイスにおける物理位置を格納する回路位置格 納部を参照して、故障回路の物理位置を検索する段階と、半導体デバイスのレイァ ゥト上に、物理位置によって異なる色で故障回路を表示する段階とを備える。
[0019] 本発明の第 4の形態によると、多層構造を有する半導体デバイスの不良箇所を表 示する不良箇所表示方法であって、半導体デバイスが含む故障回路の情報を取得 する段階と、半導体デバイスが含む回路毎に半導体デバイスの回路が形成されてい るレイヤを格納する回路位置格納部を参照して、故障回路が形成されているレイヤを 検索する段階と、半導体デバイスのレイアウト上に、レイヤによって異なる表示形態で 故障回路を表示する段階とを備える。
[0020] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0021] 本発明によれば、半導体試験装置の試験結果に基づく半導体デバイスの故障回 路を物理座標上に表示し、ユーザが半導体デバイスの不良の特徴を容易に判断で きる不良解析システム及び不良箇所表示方法を提供できる。
図面の簡単な説明
[0022] [図 1]半導体試験システム 100の構成を示す図である。
[図 2]半導体試験システム 100による不良解析方法のフローを示す図である。
[図 3]表示部 114の表示画面を示す図である。
[図 4]表示部 114の表示画面を示す図である。
[図 5]表示部 114の表示画面を示す図である。
[図 6]表示部 114の表示画面を示す図である。
符号の説明
[0023] 100 半導体試験システム
102 ATPG
104 半導体試験装置
106 不良解析システム
108 回路位置格納部
110 故障回路情報取得部
112 データ変換部
114 表示部
116 ユーザインターフェース部 118 試験実行命令部
120 NetList
122 LVS
124 Layout
300 ウェハ
302 半導体デバイス
400 ウェハ
402 半導体デバイス
404 故障配線
406 故障回路
408 故障配線
410 故障配線
412 故障配線
414 故障配線
416 故障配線
418 故障配線
420 故障配線
発明を実施するための最良の形態
[0024] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に係る発明を限定するものではなぐ又実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らな!/、。
[0025] 図 1は、本発明の一実施形態に係る半導体試験システム 100の構成の一例を示す 。半導体試験システム 100は、 ATPG102、半導体試験装置 104、及び不良解析シ ステム 106を備える。不良解析システム 106は、回路位置格納部 108、故障回路情 報取得部 110、データ変換部 112、表示部 114、ユーザインターフ ース部 116、及 び試験実行命令部 118を有する。回路位置格納部 108は、 NetListl20、 LVS (La yout Versus Schematic) 122、及び Layoutl 24を格納する。
[0026] ATPG102は、半導体デバイスを試験するためのテストプログラム及びパターンプ ログラムを生成し、半導体試験装置 104に提供する。また、 ATPG102は、不良解析 システム 106が有する試験実行命令部 118からの要求に基づいて、テストプログラム 及びパターンプログラムを生成し、半導体試験装置 104に提供する。
[0027] 半導体試験装置 104は、 ATPG102によって生成されたテストプログラム及びパタ ーンプログラムを用いて半導体デバイスの試験を実行し、試験結果としてのフェイル データを ATPG102に出力する。そして、 ATPG102は、半導体試験装置 104から 出力されたフェイルデータ、並びに回路位置格納部 108が格納する NetListl20に 基づいて、半導体デバイスに存在する故障回路を検出して、不良解析システム 106 が有する故障回路情報取得部 110に供給する。
[0028] 不良解析システム 106は、 ATPG102によって検出された故障回路の情報を取得 し、半導体デバイスの不良箇所及び不良分類をユーザが視覚的に把握し易いよう〖こ 表示する。具体的には、以下のように機能する。
[0029] 回路位置格納部 108は、試験対象である半導体デバイス毎にウェハにおける半導 体デバイスの物理位置を格納する。また、回路位置格納部 108は、試験対象である 半導体デバイスが含む回路毎に半導体デバイスにおける物理位置を格納する。例え ば、回路位置格納部 108は、多層構造を有する半導体デバイスが含む回路毎に半 導体デバイスが含む回路が形成されているレイヤを格納する。ここでの回路とは、トラ ンジスタ等の素子、 RAM等のメモリ、素子間又はメモリ間を接続する配線等である。 例えば、回路位置格納部 108は、半導体デバイスが含む配線毎に半導体デバイス が含む配線が形成されて ヽる半導体デバイスのレイヤを物理位置として格納する。な お、 NetListl20には、半導体デバイスに形成された回路の論理的な接続関係が記 述されている。 Layoutl24には、半導体デバイスに形成された回路の物理的な配置 が記述されている。 LVS122は、 NetListl20に記述された論理的な回路の接続関 係と、 Layoutl24に記述された物理的な回路の配置との相互関係を記述する。
[0030] 故障回路情報取得部 110は、 ATPG102から供給された半導体デバイスが含む故 障回路の情報を取得する。また、故障回路情報取得部 110は、例えば半導体試験 装置 104がスキャンテストを実行する場合には、半導体試験装置 104から故障回路 の情報を直接取得してもよい。例えば、故障回路情報取得部 110は、半導体デバイ スが含む故障素子の情報、故障メモリの情報、故障配線の情報、不良分類の情報等 を取得する。なお、不良分類とは、短絡、開放、遅延等の故障回路の故障要因であ る。
[0031] データ変換部 112は、回路位置格納部108が格納するNetListl20、LVS122、 及び Layoutl24に基づいて、複数の半導体デバイスの回路のレイアウトを含むゥェ ハ全体のレイアウトのデータを生成する。また、データ変換部 112は、回路位置格納 部 108が格納する NetListl20、 LVS122,及び Layoutl24を参照して、故障回路 情報取得部 110が取得した故障回路の情報に基づ 、て、故障回路の物理位置をュ 一ザが視覚的に把握し易いような表示形態のデータを生成する。
[0032] 表示部 114は、データ変換部 112によって生成されたデータに基づいて、複数の 半導体デバイスのレイアウトを含むウェハのレイアウト上に、物理位置によって異なる 表示形態で故障回路を表示する。例えば、表示部 114は、複数の半導体デバイスの レイアウトを含むウェハのレイアウト上に、レイヤによって異なる色で故障配線を表示 する。このように、ウェハ及び半導体デバイスのレイアウト上にレイヤ等の物理位置に よって異なる色で故障回路を表示することによって、ユーザは直感的又は視覚的に 故障回路の原因を把握することができる。
[0033] ユーザインターフェース部 116は、表示部 114が半導体デバイスのレイアウト上に 表示した故障回路をユーザに選択させる。例えば、ユーザインターフェース部 116は 、表示部 114が表示している故障回路を、ユーザにマウス等によって画面上で選択 させる。そして、試験実行命令部 118は、 ATPG102に要求して、ユーザが選択した 故障回路のより詳細な試験を半導体試験装置 104に実行させる。このように、ユーザ の選択によって故障回路の絞り込みを行うことができるので、不良解析の目的に応じ て柔軟に試験を行うことができる。
[0034] 図 2は、本実施形態に係る半導体試験システム 100による不良解析方法のフロー の一例を示す。なお、本実施形態に係る不良解析方法は、本発明の不良箇所表示 方法の一例である。
[0035] まず、 ATPG102は、半導体デバイスに形成された回路のスキャンテストを行うため のパターンプログラム及びテストプログラムを生成する（S200)。そして、半導体試験 装置 104は、 ATPG102が生成したパターンプログラム及びテストプログラムに基づ いて、半導体デバイスに形成された回路のスキャンテストを実行する（S202)。
[0036] 次に、 ATPG102は、回路位置格納部 108が格納する NetListl20を参照して、 半導体試験装置 104から出力されたフェイルデータに基づき、半導体デバイスに存 在する故障回路の候補を検出する（S204)。
[0037] 次に、故障回路情報取得部 110は、 ATPG102が検出した故障回路の候補の情 報を取得する。そして、データ変換部 112は、半導体デバイスが含む回路毎に半導 体デバイスにおける物理位置を格納する回路位置格納部 108を参照して、故障回路 情報取得部 110が取得した故障回路の物理位置を検索し、当該故障回路の物理位 置に応じた表示形態の表示データを作成する（S206)。例えば、データ変換部 112 は、多層構造を有する半導体デバイスが含む回路毎に半導体デバイスの回路が形 成されているレイヤを格納する回路位置格納部 108を参照して、故障回路情報取得 部 110が取得した故障回路が形成されているレイヤを検索し、当該故障回路が形成 されたレイヤに応じた表示形態の表示データを作成する（S 206)。具体的には、故 障回路情報取得部 110は、故障回路が形成されているレイヤによって異なる色で、 当該故障回路が表示されるような表示形態の表示データを作成する（S206)。
[0038] 次に、表示部 114は、複数の半導体デバイスのレイアウトを含むウェハをレイアウト 上に、データ変換部 112が生成した表示データに基づいて、故障回路の物理位置 によって異なる表示形態で当該故障回路を表示する（S208)。例えば、表示部 114 は、多層構造を有する半導体デバイスのレイアウトを含むウェハのレイアウト上に、故 障回路が形成されたレイヤによって異なる表示形態で当該故障回路を表示する。具 体的には、表示部 114は、故障回路が形成されているレイヤによって異なる色で当 該故障回路を表示する（S208)。これにより、ユーザは、ウェハに形成された複数の 半導体デバイスに存在する不良分布の概略を把握することができる。
[0039] 次に、ユーザは、ユーザインターフェース部 116を介して、 ATPG102及び半導体 試験装置 104により詳細な試験を実行させることによって故障回路の絞り込みを行う ため、表示部 114が表示しているレイアウト上で故障回路の候補を選択する（S210) 。そして、試験実行命令部 118は、ユーザが選択した故障回路の候補の情報を ATP G102に通知することによって、当該故障回路の候補についてより詳細な試験を半導 体試験装置 104に実行させるよう ATPG102に要求する。
[0040] 次に、 ATPG102は、ユーザによって選択された故障回路の候補の不良絞り込み テストを行うためのパターンプログラム及びテストプログラムを生成する（S212)。そし て、半導体試験装置 104は、 ATPG102が生成したパターンプログラム及びテストプ ログラムに基づいて、ユーザによって選択された故障回路の候補の不良絞り込みテ ストを実行する（S 214)。
[0041] 次に、 ATPG102は、回路位置格納部 108が格納する NetListl20を参照して、 半導体試験装置 104から出力されたフェイルデータに基づき、ユーザによって選択さ れた故障回路の候補力 より確定的な故障回路を検出する（S204)。
[0042] 次に、故障回路情報取得部 110は、半導体試験装置 104によるより詳細な試験に よって得られた故障回路の情報を ATPG102から取得する。そして、データ変換部 1 12は、半導体デバイスが含む回路毎に半導体デバイスにおける物理位置を格納す る回路位置格納部 108を参照して、故障回路情報取得部 110が取得した故障回路 の物理位置を検索し、当該故障回路の物理位置及び不良分類に応じた表示形態の 表示データを作成する（S206)。例えば、データ変換部 112は、多層構造を有する 半導体デバイスが含む回路毎に半導体デバイスの回路が形成されているレイヤを格 納する回路位置格納部 108を参照して、故障回路情報取得部 110が取得した故障 回路が形成されているレイヤを検索し、当該故障回路が形成されたレイヤ及び不良 分類に応じた表示形態の表示データを作成する（S206)。具体的には、故障回路情 報取得部 110は、故障回路の一例である故障配線が形成されているレイヤ及び不良 分類によって異なる色で、当該故障配線が表示されるような表示形態の表示データ を作成する（S206)。
[0043] 次に、表示部 114は、半導体デバイスレイアウト上に、データ変換部 112が生成し た表示データに基づいて、故障回路の物理位置及び不良分類によって異なる表示 形態で当該故障回路を表示する（S208)。例えば、表示部 114は、多層構造を有す る半導体デバイスのレイアウト上に、故障回路が形成されたレイヤ及び不良分類によ つて異なる表示形態で当該故障回路を表示する。具体的には、表示部 114は、故障 回路の一例である故障配線が形成されているレイヤ及び不良分類によって異なる色 で当該故障配線を表示する（S208)。これにより、ユーザは、選択した故障回路の候 補について不良の絞り込みを行うことができより詳細な不良分布を把握することがで きる。なお、 S204から S214を複数回繰り返し行うことによって故障回路の候補につ いて不良の絞り込みを行うことができる。そして、ユーザは、不良解析の目的に応じて 任意に不良の絞り込みを行う故障回路の候補を選択することができるので、 ATPG1 02を有効利用することができ、迅速に所望の不良解析を行うことができる。
[0044] なお、本例においては、スキャンテストによって故障回路の候補を検出した後、ユー ザによって選択された故障回路に対して候補の不良絞り込みテストを行うことによつ て、より確定的な故障回路を検出した力 他の例においては、ファンクションテストに よって故障回路を含む回路ブロックを検出した後、ユーザによって選択された回路ブ ロックに含まれる回路に対して例えばスキャンテスト等の不良絞り込みテストを行うこと によって、故障回路を検出してもよい。
[0045] 図 3及び図 4は、本実施形態に係る表示部 114の表示画面の一例を示す。表示部 114は、複数の半導体デバイス 302又は 402のレイアウトを含むウェハ 300又は 400 のレイアウトを表示する。そして、表示部 114は、 ATPG102によって検出された故障 回路を故障回路の物理位置及び不良分類によって異なる表示形態で、ウェハ 300 又は 400のレイアウト上に表示する。
[0046] 図 3及び図 4に示すように、表示部 114は、ウエノ、 300又は 400のレイアウト上に、 故障回路が存在するレイヤによって異なる色を表示する。具体的には、図 3において 、半導体デバイス 302a等にはレイヤ 1に故障回路が存在し、半導体デバイス 302b 等にはレイヤ 2に故障回路が存在し、半導体デバイス 302c等にはレイヤ 1及びレイ ャ 2に故障回路が存在し、半導体デバイス 302d等にはレイヤ 3に故障回路が存在し 、半導体デバイス 302e等にはレイヤ 4に故障回路が存在することを示している。図 4 において、半導体デバイス 402a等にはレイヤ 1に故障回路が存在し、半導体デバイ ス 402b等にはレイヤ 2に故障回路が存在し、半導体デバイス 402c等にはレイヤ 3に 故障回路が存在し、半導体デバイス 402d等にはレイヤ 4に故障回路が存在すること を示している。 [0047] 即ち、図 3に示したウェハ 300においては、ウェハ 300の面内方向における不良分 布の傾向が存在するのに対し、図 4に示したウェハ 400においては、ウェハ 400の面 内方向における不良分布の傾向が存在しない。つまり、図 3に示したウェハ 300の不 良分布からは、ウェハ 300のレイヤ 1及びレイヤ 2製造工程において、ウェハ 300の平 坦ィ匕精度よくなされていな力つたこと、エッチング液が均一に塗布されていな力つたこ と、ウェハ 300の面内方向の温度分布が均一でな力つたこと等が予測でき、製造不 良構成を判別することができる。一方、図 4に示したウェハ 400の不良分布からは、設 計不良があったこと、機械的な傷等が点在していること等が予測できる。また、不良 分類に着目した場合に、例えば開放が多い場合には、ビア欠陥等を予測することが できる。
[0048] 以上のように、ウェハ 300及び 400のレイアウト上に故障回路を表示すること、及び ウェハ 300及び 400のレイヤによって異なる色で故障回路を表示することによって、 視覚的に不良分布を容易に判断することができる。そのため、ウエノ、 300及びウェハ 400に存在する故障回路の不良原因を的確に予測することができる。
[0049] 図 5は、本実施形態に係る表示部 114の表示画面の一例を示す。図 5は、図 4に示 したウェハ 400のレイアウトの一部分を拡大したものである。図 4では、半導体デバイ ス 402の全面にレイヤによって異なる色を表示した力 より詳細には、図 5に示すよう にそれぞれの半導体デバイス 402における面内方向の物理位置に、面外方向即ち レイヤに応じた色で故障回路を表示する。
[0050] 具体的には、半導体デバイス 402eにはレイヤ 1に故障回路 406、及び故障配線 4 04力存在し、半導体デバイス 402fにはレイヤ 2に故障配線 408、 410、及び 412が 存在し、半導体デバイス 402gにはレイヤ 2に故障配線 414及び 416、レイヤ 3に故障 配線 418が存在し、半導体デバイス 402hには故障配線 420が存在する。なお、表 示部 114は、故障回路が表示された複数の半導体デバイスを重ねて表示してもよい 。このように、半導体デバイス 402の実レイアウト上に故障配線を表示することによつ て、半導体デバイス間の故障回路の共通性の不良を把握することができる。例えば、 故障配線 412、 416、及び 420のように、複数の半導体デバイスで共通する欠陥が ある場合には、配線の引き方に問題があることが予測できる。 [0051] 図 6は、本実施形態に係る表示部 114の表示画面の一例を示す。表示部 114は、 同一のロットで管理される複数のウェハのレイアウトを一画面に並べて表示し、複数 のウェハのそれぞれのレイアウト上に、複数のウェハのそれぞれにおける物理位置に よって異なる表示形態、例えば異なる色で、複数のウェハがそれぞれ含む複数の半 導体デバイスの故障回路を表示してもよい。また、表示部 114は、同一のロットで管 理される複数のウェハのレイアウトを重ねて表示してもよ 、。このように表示することに よって、ユーザは、スロットの位置等の違いに起因する不良分布の傾向を容易に把 握することができる。
[0052] また、表示部 114は、異なるロットの同一のスロットで管理される複数のウェハのレイ アウトを一画面に並べて表示し、複数のウェハのそれぞれのレイアウト上に、複数のゥ ヱハのそれぞれにおける物理位置によって異なる表示形態、例えば異なる色で、複 数のウェハがそれぞれ含む複数の半導体デバイスの故障回路を表示してもよい。表 示部 114は、異なるロットの同一のスロットで管理される複数のウェハのレイアウトを重 ねて表示してもよい。このように表示することによって、ユーザは、ロットの違いに起因 する不良分布の傾向を容易に把握することができる。
[0053] 以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良をカロ えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0054] 本発明によれば、半導体試験装置の試験結果に基づく半導体デバイスの故障回 路を物理座標上に表示し、ユーザが半導体デバイスの不良の特徴を容易に判断で きる不良解析システム及び不良箇所表示方法を提供できる。

Claims

請求の範囲
[1] 半導体デバイスの不良箇所を表示する不良解析システムであって、
半導体デバイスが含む回路毎に半導体デバイスにおける物理位置を格納する回 路位置格納部と、
半導体デバイスが含む故障回路の情報を取得する故障回路情報取得部と、 半導体デバイスのレイアウト上に、物理位置によって異なる色で故障回路を表示す る表示部と
を備える不良解析システム。
[2] 前記故障回路情報取得部は、半導体デバイスが含む故障回路の不良分類を取得 し、
前記表示部は、複数の半導体デバイスのレイアウトを含むウェハのレイアウト上に、 物理位置及び故障分類によって異なる色で故障回路を表示する
請求項 1に記載の不良解析システム。
[3] 前記回路位置格納部は、半導体デバイス毎にウェハにおける半導体デバイスの物 理位置をさらに格納し、
前記表示部は、複数の半導体デバイスのレイアウトを含むウェハのレイアウト上に、 物理位置によって異なる色で故障回路を表示する
請求項 1に記載の不良解析システム。
[4] 前記回路位置格納部は、多層構造を有する半導体デバイスが含む回路毎に半導 体デバイスが含む回路が形成されているレイヤを格納し、
前記表示部は、レイヤによって異なる色で故障回路を表示する
請求項 3に記載の不良解析システム。
[5] 前記回路位置格納部は、半導体デバイスが含む配線毎に半導体デバイスが含む 配線が形成されている半導体デバイスのレイヤを格納し、
前記故障回路情報取得部は、半導体デバイスが含む故障配線の情報を取得し、 前記表示部は、レイヤによって異なる色で故障配線を表示する
請求項 4に記載の不良解析システム。
[6] 前記表示部は、同一のロットで管理される複数のウェハのレイアウトを一画面に並 ベて表示し、複数のウェハのそれぞれのレイアウト上に、前記複数のウェハのそれぞ れにおける物理位置によって異なる色で、前記複数のウェハがそれぞれ含む複数の 半導体デバイスの故障回路を表示する
請求項 3に記載の不良解析システム。
[7] 前記表示部は、異なるロットの同一のスロットで管理される複数のウェハのレイアウト を一画面に並べて表示し、複数のウェハのそれぞれのレイアウト上に、前記複数のゥ ェハのそれぞれにおける物理位置によって異なる色で、前記複数のウェハがそれぞ れ含む複数の半導体デバイスの故障回路を表示する
請求項 3に記載の不良解析システム。
[8] 前記表示部が半導体デバイスのレイアウト上に表示した故障回路をユーザに選択 させるユーザインターフェース部と、
ユーザが選択した故障回路のより詳細な試験を半導体試験装置に実行させる試験 実行命令部と
をさらに備え、
前記故障回路情報取得部は、前記半導体試験装置によるより詳細な試験によって 得られた故障回路の情報を取得し、
前記表示部は、半導体デバイスのレイアウト上に、物理位置によって異なる色で故 障回路を表示する
請求項 1に記載の不良解析システム。
[9] 多層構造を有する半導体デバイスの不良箇所を表示する不良解析システムであつ て、
半導体デバイスが含む回路毎に半導体デバイスの回路が形成されているレイヤを 格納する回路位置格納部と、
半導体デバイスが含む故障回路の情報を取得する故障回路情報取得部と、 半導体デバイスのレイアウト上に、レイヤによって異なる表示形態で故障回路を表 示する表示部と
を備える不良解析システム。
[10] 前記故障回路情報取得部は、半導体デバイスが含む故障回路の不良分類を取得 し、
前記表示部は、半導体デバイスのレイアウト上に、レイヤ及び故障分類によって異 なる表示形態で故障回路を表示する
請求項 9に記載の不良解析システム。
[11] 前記回路位置格納部は、半導体デバイス毎にウェハにおける半導体デバイスの物 理位置をさらに格納し、
前記表示部は、複数の半導体デバイスのレイアウトを含むウェハのレイアウト上に、 物理位置によって異なる表示形態で故障回路を表示する
請求項 9に記載の不良解析システム。
[12] 半導体デバイスの不良箇所を表示する不良箇所表示方法であって、
半導体デバイスが含む故障回路の情報を取得する段階と、
半導体デバイスが含む回路毎に半導体デバイスにおける物理位置を格納する回 路位置格納部を参照して、故障回路の物理位置を検索する段階と、
半導体デバイスのレイアウト上に、物理位置によって異なる色で故障回路を表示す る段階と
を備える不良箇所表示方法。
[13] 多層構造を有する半導体デバイスの不良箇所を表示する不良箇所表示方法であ つて、
半導体デバイスが含む故障回路の情報を取得する段階と、
半導体デバイスが含む回路毎に半導体デバイスの回路が形成されているレイヤを 格納する回路位置格納部を参照して、故障回路が形成されているレイヤを検索する 段階と、
半導体デバイスのレイアウト上に、レイヤによって異なる表示形態で故障回路を表 示する段階と
を備える不良箇所表示方法。
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