WO2005122246A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2005122246A1
WO2005122246A1 PCT/JP2004/008319 JP2004008319W WO2005122246A1 WO 2005122246 A1 WO2005122246 A1 WO 2005122246A1 JP 2004008319 W JP2004008319 W JP 2004008319W WO 2005122246 A1 WO2005122246 A1 WO 2005122246A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor device
oxide film
film
substrate
Prior art date
Application number
PCT/JP2004/008319
Other languages
English (en)
French (fr)
Inventor
Masatomi Okanishi
Original Assignee
Spansion Llc
Spansion Japan Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Llc, Spansion Japan Limited filed Critical Spansion Llc
Priority to JP2006514391A priority Critical patent/JP5162129B2/ja
Priority to PCT/JP2004/008319 priority patent/WO2005122246A1/ja
Priority to US11/152,547 priority patent/US7309893B2/en
Publication of WO2005122246A1 publication Critical patent/WO2005122246A1/ja
Priority to US11/977,034 priority patent/US7387936B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a data read-only or rewritable nonvolatile memory capable of retaining data by accumulating charges in a gate insulating film.
  • the present invention relates to a semiconductor memory device and a method for manufacturing the same.
  • Semiconductor memories are roughly classified into volatile memories in which information is erased when the power is erased, and nonvolatile memories in which information is retained even when the power is erased.
  • non-volatile memory there is known a flash memory in which rewriting time is shortened by simultaneously erasing data.
  • a multi-valued cell structure having an MNOS (Metal (gate) -Nitride-Oxide-Silicon) structure or a SONOS (Silicon (gate) __ xide_Nitride_ ⁇ xide_Silicon) structure has been advocated.
  • an ON (Oxide-Nitride) structure or an ON (Oxide-Nitride-Oxide) structure is adopted as a structure of a gate insulating film immediately below a gate electrode, and the structure is provided near a source and a drain of a transistor. Charge accumulated in a nitride film (SiN film) that is localized in different regions of the film
  • one cell has two bits (2 bits / cell).
  • the floating gate structure used in the conventional nonvolatile memory is a structure in which electric charge is accumulated by sandwiching a conductor polycrystalline silicon between insulating films such as a silicon oxide film. While polycrystalline silicon is a conductor, there is a possibility that charges may leak and data may be lost.On the other hand, MNOS and SONOS structures accumulate charges in nitrogen compounds in the insulating layer. there is a big advantage force s that such a problem does not occur.
  • FIGS. 1A and 1B show a SONOS gate and a bit line embedded source.
  • FIG. 1A is a cross-sectional view of a memory for explaining a conventional example of a method of manufacturing a multi-valued cell memory having a drain / drain portion.
  • FIG. 1A illustrates a core region of the memory, and FIG.
  • n-type diffusion regions 102 provided as bit lines by, for example, As diffusion are provided at predetermined intervals on the main surface of, for example, a p-type semiconductor substrate 100.
  • a region between the n-type diffusion regions 102 is a channel region.
  • a tunnel oxide film 103 having a uniform thickness is formed on this channel region and n-type diffusion region 102.
  • a nitride film 104, an upper oxide film 105, and a control gate (not shown) are sequentially laminated, and a gate portion is constituted by these four layers.
  • the nitride film 104 is an electrical insulating film, and electrons injected through the tunnel oxide film 103 are accumulated in the nitride film 104.
  • the well regions 106 are provided at predetermined intervals on the main surface of the semiconductor substrate 100.
  • a LOCOS 107 for element isolation is formed between the well regions 106 by locally increasing the thickness of the thin oxide film 108.
  • a nitride film 104 and an upper oxide film 105 are sequentially stacked on the oxide film 108 and the LOCOS 107.
  • Such a multi-valued cell can be manufactured, for example, by the following procedure.
  • a thin oxide film is formed on the main surface of the semiconductor substrate 100, and the well region 106 is formed in the peripheral circuit portion by ion implantation.
  • a resist is applied to a thin oxide film formed on the surface of the semiconductor substrate 100, and the resist is patterned, and ion implantation is performed using the resist pattern as a mask to form the cell region 106.
  • LOCOS 107 for element isolation is formed in the peripheral circuit section.
  • a SiN film is formed on the semiconductor substrate 100, a resist is applied thereon, and then patterned to form a resist pattern for forming an element isolation LOCOS, and the SiN film is etched using the resist pattern as a mask. Then, the LOCOS 107 is formed by locally oxidizing the semiconductor substrate 100 through the opening, and the SiN film remaining in the core region after removing the resist is removed in the same procedure.
  • a resist is applied and patterned, and ions are implanted into the openings using the resist pattern as a mask.
  • channel ion implantation 101 for threshold adjustment into the core region is executed.
  • n-type diffusion region 102 (bit line diffusion layer) is formed by resist patterning.
  • the n-type diffusion region 102 is formed by ion implantation while opening only the portion where the silicon is formed.
  • the upper oxide film 105 is deposited on the nitride film 104 by removing the resist.
  • the potential of the source region and the drain region is increased because the tunnel oxide film is formed with a uniform thickness.
  • the charge storage location is determined by the electron injection position determined by the tilt.
  • the bit region storing a large amount of charge tends to gradually spread to the center of the near-drain force channel in the nitride film.
  • Such a spread of the bit area acts in the same manner as if other bits that store only a small amount of charge store more charge than the actual charge storage amount. Therefore, there is a problem that a data read error or the like occurs.
  • the present invention has been made in view of such a problem, and it is an object of the present invention to individually write a plurality of bits in the same cell depending on the amount of writing to other bits. It is another object of the present invention to provide a semiconductor device which can be performed normally without any problem, and which can further reduce the size of the SONOS structure cell without impairing the write / read characteristics, and a method of manufacturing the same.
  • the present invention includes a substrate having a pair of first diffusion regions, an oxide film formed on the substrate, and a charge storage layer formed on the oxide film. And a gate portion, wherein the charge storage layer is an electrical insulating film having a plurality of bit regions spaced apart in the charge storage layer, and the oxide film corresponds to each of the bit regions.
  • the semiconductor device has a thin-film portion having a thickness acting as a tunnel oxide film and a thick-film portion having a thickness which suppresses charge transport due to a tunnel effect at a portion located between the bit regions.
  • each of the pair of first diffusion regions is a source / drain region that becomes a source region or a drain region according to a noise condition, and the pair of first diffusion regions is a channel. Preferably, it is provided symmetrically at both ends of the region.
  • a threshold adjustment region for adjusting a threshold of the bit region is provided on the substrate.
  • a configuration may be employed in which a second diffusion region is provided on the entire surface vicinity region of the substrate.
  • the second diffusion region may be configured to be provided between the pair of first diffusion regions.
  • the second diffusion region is provided independently of the pair of first diffusion regions. It is preferable that the second diffusion region is spaced apart from the pair of first diffusion regions, and is provided only in a central portion of the channel region. Further, it is preferable that the second diffusion region is provided so as to extend vertically downward from the surface of the substrate.
  • the above-described threshold adjustment region is a region formed by ion implantation.
  • the first diffusion region has an embedded bit line structure, and A configuration in which a plurality of diffusion regions are arranged may be employed.
  • the substrate may be silicon
  • the oxide film may be a silicon oxide film
  • the charge storage layer may be a silicon nitride film.
  • the gate section has, for example, an MNOS structure or a SONOS structure.
  • the dopant of the second diffusion region is boron
  • the dopant of the first diffusion region is arsenic
  • the present invention also includes a first step of forming a tunnel oxide film having a uniform thickness on the substrate surface, and forming a pair of first diffusion regions on the substrate surface below the tunnel oxide film.
  • a second step a third step of depositing a surface protection film on the pair of first diffusion regions and on the tunnel oxide film, and a surface of the substrate exposed through the surface protection film
  • the oxidation in the first and fourth steps is performed by, for example, thermal oxidation or plasma oxidation.
  • a fifth step of forming a second diffusion region extending vertically from the substrate surface in the substrate between the pair of first diffusion regions may be provided.
  • the fifth step is performed by a self-line using a sidewall of the first surface protection film.
  • the second diffusion region is formed by ion implantation.
  • the second step includes a step of forming a patterned resist having a window provided with a sidewall, wherein the pair of first diffusion regions use the sidewall. It is preferable to be formed of a self-aligned line. In this case, it is preferable that the first diffusion region is formed by ion implantation.
  • the tunnel oxide film provided in the semiconductor device of the present invention has both end portions formed thin for performing data writing and erasing, and a central portion of a channel formed thick so that electrons do not tunnel. It is formed as follows. As a result, the threshold value of each bit located across the center of the channel is not affected by the amount of charge stored in other bits. Therefore, the problem of data read error can be solved because the threshold value change (rise) of each bit does not occur. In addition, writing and erasing operations for each of a plurality of bits provided in the same cell can be performed normally without depending on the charge accumulation amount of other bits.
  • the ion implantation region for threshold adjustment is formed using the sidewall nitride film as a mask, ions of arbitrary energy and Z or dose can be adjusted for threshold. It is possible to accurately implant only the channel ion implantation region for use, thereby improving the write characteristics and read characteristics.
  • the diffusion region is formed by using the sidewall nitride film as a mask, the diffusion region can be formed with high positional accuracy, and the write characteristics can be improved. And further miniaturization can be achieved without deteriorating the readout characteristics.
  • FIG. 1A is a memory core for explaining a conventional example of a method of manufacturing a multi-valued cell memory having a gate portion of a SONOS structure and a source / drain portion of a filled bit line structure.
  • a cross-sectional view of the region and FIG. 1B show a peripheral region of a memory for explaining a conventional example of a method of manufacturing a multilevel cell memory having a gate portion of a SONOS structure and a source / drain portion of a filled bit line structure.
  • FIG. 1A is a memory core for explaining a conventional example of a method of manufacturing a multi-valued cell memory having a gate portion of a SONOS structure and a source / drain portion of a filled bit line structure.
  • FIG. 2A is a sectional view of a cell for explaining a basic structure example of a semiconductor device of the present invention
  • FIG. 2B is a sectional view of a core region for explaining an operation principle of the semiconductor device of the present invention
  • FIG. 2C is a schematic cross-sectional view of a peripheral region of the cell for explaining the operation principle of the semiconductor device of the present invention.
  • FIG. 3A shows a core for explaining a first configuration example of a semiconductor device of the present invention having a gate portion having an S ⁇ N ⁇ S structure and a source / drain portion having a buried bit line structure.
  • FIG. 3B is a cross-sectional view of the region, and FIG. It is sectional drawing.
  • 4A to 4C are views for explaining a manufacturing process of the semiconductor device shown in FIGS. 3A and 3B.
  • 5D to 5F are views for explaining a manufacturing process of the semiconductor device shown in FIGS. 3A and 3B.
  • FIG. 6G to FIG. 61 are views for explaining manufacturing steps of the semiconductor device shown in FIG. 3A and FIG. 3B.
  • FIG. 7A shows a core for explaining a second configuration example of the semiconductor device of the present invention having a gate portion having an S ⁇ N ⁇ S structure and a source / drain portion having a filled bit line structure.
  • FIG. 7B is a cross-sectional view of the region, and FIG. It is sectional drawing.
  • FIGS. 7A and 7B are views for explaining a manufacturing process of the semiconductor device shown in FIGS. 7A and 7B.
  • FIG. 9A to FIG. 9D are views for explaining a process of forming an n-type diffusion region according to the third embodiment.
  • the structure of the gate portion is mainly described as a SONOS structure.
  • a gate portion formed by stacking an oxide film, a charge storage layer, and a gate electrode may have a gate structure of another structure such as a MONS structure. It may be a unit. Further, the description will be made on the assumption that the semiconductor substrate is silicon, the oxide film is a silicon oxide film, and the charge storage layer is a silicon nitride film.
  • FIG. 2A is a cross-sectional view of a cell for explaining an example of a basic structure of a semiconductor device of the present invention
  • FIGS. 2B and 2C are schematic cross-sectional views of a cell for explaining an operation principle of the semiconductor device of the present invention.
  • n-type diffusion regions 6 a and 6 b provided by, for example, As diffusion on the main surface of the p-type semiconductor substrate 1 are provided at a predetermined interval from each other.
  • a region between the n-type diffusion regions 6a and 6b is a channel region.
  • a tunnel oxide film 2 having a thick central portion 2b and thin end portions 2a is formed on the channel region, and both end portions 2a are formed on the n-type diffusion regions 6a and 6b, respectively. It is located in.
  • the tunnel oxide film 2 has both ends 2a having a small thickness acting as a tunnel oxide film and charge transport by the tunnel effect. And a central portion 2b having a film thickness that suppresses the occurrence of an oxide film.
  • a nitride film 3 On the tunnel oxide film 2, a nitride film 3, a silicon oxide film 4, and a control gate 5 are sequentially laminated, and the four layers constitute a gate portion.
  • the nitride film 3 is an electrically insulating film and has a plurality of bit regions located in the charge storage layer at a distance. Electrons injected through the tunnel oxide film are accumulated in the nitride film 3.
  • each of the pair of n-type diffusion regions provided at a predetermined interval is a source / drain region that becomes a source region or a drain region depending on a bias condition.
  • an ion implantation region may be provided in the channel region for adjusting the threshold value of each bit.
  • the thickness of the tunnel central film 2 in the central region of the channel is set to be larger than the thickness of the write region near the drain, so that the thickness in the central region of the channel is small.
  • the electric field in the gate direction is weakened, and writing is not performed in that area.
  • the region where writing is performed is limited to the drain region where the tunnel oxide film is provided thinly, and the plurality of charge storage regions (bits) provided in the same cell are G)
  • a normal read operation can be realized by eliminating threshold fluctuations caused by the amount of charge accumulation between each other.
  • the thickness of the tunnel oxide film provided under the floating gate is not made uniform, and a thick projection is provided at the center and both ends thereof are provided.
  • the invention of a nonvolatile semiconductor memory device in which an end portion having a small thickness is formed in a portion is disclosed. With such a shape of the tunnel oxide film, it is possible to execute data writing and erasing at the end portion where the thickness of the oxide film is thin without lowering the speed of data writing and erasing.
  • the thickness of the oxide film is increased in the central portion that does not contribute to the extraction, even if a potential difference occurs between the well region and the control gate, it is possible to significantly suppress the leakage of the charge in the floating gate. It is described that it is possible to improve the charge retention characteristics without impairing the charge injection and extraction characteristics.
  • the semiconductor device described in the above publication is a nonvolatile semiconductor memory device such as a flash memory having a floating gate, and the electric charge stored in this device is distributed over the entire conductive floating gate. Therefore, one cell has one charge storage region.
  • the gate insulating film has an ONO structure (or ON structure) and charges are accumulated in a nitride film of an insulator constituting the gate insulating film. Each cell has two or more charge storage areas.
  • one of two diffusion regions forming a channel therebetween is a source region and the other is a drain region.
  • each of the two diffusion regions forming the channel is both a source region and a drain region.
  • the shape (and effect) of the tunnel oxide film is different due to the first difference, that is, the difference in the configuration of the semiconductor device.
  • the convex shape at the center of the tunnel oxide film described in the above publication is a shape for better holding the electric charge accumulated in the floating gate, which is a conductive layer, and the holding characteristics are improved by a force and a curl shape. This is an effect.
  • a portion located between the bit regions has a thick film portion having a film thickness that suppresses charge transport due to the tunnel effect, and this configuration allows a plurality of charge storage regions (bits) provided in the same cell to be interposed. If the threshold variation caused by the amount of charge stored in the memory is eliminated and a normal reading operation is realized, an effect is obtained.
  • the manufacturing methods of these semiconductor devices are necessarily different. That is, when forming the tunnel oxide film convex portion of the semiconductor device described in the above publication, a region where nitrogen is implanted and a region where nitrogen is not implanted are provided in advance on the silicon substrate surface by a mask process. The thick oxide film portion formed in the region where nitrogen was not implanted by using the difference in the oxide film growth rate caused by this is used as a projection. Therefore, the positional accuracy of the formed convex portion is limited to about ⁇ 40 nm which is the positional accuracy of the stepper.
  • both of the two diffusion regions forming the channel are both the source region and the drain region
  • the tunnel oxide film is formed with high accuracy. It is necessary to form a thick part at the center. Therefore, the thickness and part of the tunnel oxide film are to be formed by self-alignment without depending on the mask process. As a result, a thick region of the tunnel oxide film is formed at a uniform distance between the source / drain diffusion regions.
  • FIGS. 3A and 3B are cross-sectional views of a cell for explaining a first configuration example of a semiconductor device of the present invention having a gate portion of an S ⁇ N ⁇ S structure and a source / drain portion of a filled bit line structure.
  • 3A shows a state of a core region
  • FIG. 3B shows a state of a cell peripheral region.
  • a plurality of cells are arranged in the core area. Each of these cells has the basic configuration shown in FIG. 2A and performs the operation described based on FIGS. 2B and 2C.
  • FIGS. 4A to 61 are views for explaining a manufacturing process of this semiconductor device.
  • the left diagram illustrates the core region, and the right diagram illustrates the cell peripheral region.
  • n-type diffusion regions 12 provided as bit lines by, for example, As implantation are provided at predetermined intervals on the main surface of, for example, a p-type semiconductor substrate 10. Diffusion region 12 acts as a source / drain region. Further, a region between the n-type diffusion regions 12 is a channel region.
  • a tunnel oxide film 13 is provided on the channel region and the n-type diffusion region 12, and the tunnel oxide film 13 on the n-type diffusion region 12 can write data by a tunnel effect.
  • the tunnel oxide film 13 on the channel region is formed so thick as to suppress charge transport by the tunnel effect (13b).
  • the thickness of the thin portion 13a of the tunnel oxide film 13 is, for example, about 7 nm.
  • a nitride film 14 for charge storage, an upper oxide film 15, and a control gate (not shown) are sequentially laminated, and a gate portion is composed of these four layers.
  • the nitride film 14 is an electrical insulating film, and its thickness is, for example, about 12 nm.
  • Electrorons injected through the thin portion 13a of the tunnel oxide film are localized and accumulated in the nitride film 14 and have a multi-bit structure. Has been planned.
  • channel ion implantation 11 of B ions is performed on the semiconductor substrate 10 in the core region for the purpose of adjusting the threshold value of each bit.
  • pail regions 16 are provided at predetermined intervals on the main surface of the semiconductor substrate 10.
  • a LOCOS 17 for element isolation is formed by locally forming a thin oxide film 18 between the well regions 16. Note that a nitride film 14 and an upper oxide film 15 are sequentially stacked on the oxide film 18 and the LOCOS 17.
  • Such a multi-valued cell can be manufactured, for example, by the following procedure. First, a thin oxide film 18 (thickness: about 7 nm) is formed uniformly on the main surface of the semiconductor substrate 10, a resist is applied on the oxide film 18, and an opening is formed at a predetermined position in the cell peripheral region. Pattern to provide. Then, ion implantation is performed using the resist pattern as a mask to form the well region 16.
  • a not-shown SiN film is formed on the semiconductor substrate 10, and a resist pattern having an opening at a predetermined position in the cell peripheral region is formed thereon.
  • the SiN film is etched, and the semiconductor substrate 10 is locally oxidized through the opening to form L OCOS 17.
  • the resist pattern is peeled off to remove the SiN film remaining in the core region (FIG. 4A).
  • B ions are implanted (40 keV) at a desired dose (for example, 6 ⁇ 10 12 cm ⁇ 2 ), and channel ions for threshold adjustment are formed. Perform injection 11.
  • a polysilicon 19 is deposited on the entire surface to a thickness of 200 nm, and a part of the polysilicon 19 in the core region is removed by photolithography using a resist pattern for forming a bit line as a mask.
  • a mask as a mask, As is ion-implanted (70 keV) with a desired dose (for example, 2 ⁇ 10 15 cnT 2 ) from the opening to provide an n-type diffusion region 12 as a bit line (FIG. 4B).
  • a first sidewall nitride film 20 is deposited to a thickness of 300 nm (FIG. 4C), and the sidewall nitride film 20 is etched until the surface of the polysilicon 19 is exposed (FIG. 5D).
  • the polysilicon 19 is etched away so that only the wall nitride film 20 is left. As a result, the polysilicon 19 in the peripheral region of the cell is almost completely removed (FIG. 5E).
  • a second sidewall nitride film 21 is deposited to a thickness of 100 nm to cover the entire surface (FIG. 5F), and further, the sidewall nitride film 21 (and a part of 20) is etched to form a final side window.
  • a mono-nitride film 22 is formed (FIG. 6G). At this time, by controlling the final thickness of the sidewall nitride film 22, the width of the opening to be provided between the sidewall nitride films 22 can be set.
  • the surface of the semiconductor substrate 10 is exposed by etching the oxide film 18 located at the opening between the sidewall nitride films 22, and this portion is exposed to such an extent that the charge transport by the tunnel effect is suppressed. It is oxidized to have an appropriate thickness.
  • the portion of the oxide film 18 remaining without being etched becomes the thin film portion 13a (about 7 nm thick) of the tunnel oxide film 13, and the thickly oxidized portion becomes the thick film portion 13b of the tunnel oxide film 13.
  • the tunnel oxide film 13 included in the semiconductor device of the present invention is formed in the core region (FIG. 6H).
  • the oxidation at this time may be based on low-temperature, low-damage plasma oxidation, which may be normal thermal oxidation.
  • the nitride film 14 at this time is a film formed by a CVD method and having a thickness of, for example, 12 nm, and serves as a charge accumulation region in the core region.
  • the thickness of the upper oxide film 15 is, for example, 11.5 nm, and is formed by a CVD method or a low-temperature, low-damage plasma oxidation method (FIG. 61).
  • FIG. 7A and 7B are cross-sectional views of a cell for describing a second configuration example of the semiconductor device of the present invention.
  • FIG. 7A shows a core region
  • FIG. 7B shows a cell peripheral region.
  • 8A to 8C are diagrams for explaining the manufacturing process of the semiconductor device. The left diagram shows the state of the core region, and the right diagram shows the state of the cell peripheral region.
  • the structure of the cell peripheral region of this semiconductor device is the same as the first configuration example shown in FIG. 3B.
  • the structure of the core region is different from that of the first embodiment shown in FIG. 3A in that the threshold adjustment ion implantation 11 is performed on the entire surface of the semiconductor substrate 10.
  • 7A is different from the first embodiment in that the threshold adjustment ion implantation 11 is provided only in a channel region located between the n-type diffusion regions 12 as shown in FIG. 7A. This is because the threshold adjustment ion implantation region 11 shown in the first embodiment is formed by implanting B ions over the entire surface of the substrate in the core region, so that the n-type diffusion region is formed by diffusing As. This is to solve the problem that 12 donors are compensated.
  • n-type diffusion regions 12 provided as bit lines by As implantation are provided at a predetermined interval from each other.
  • Channel ion implantation of B ions is performed in the channel region between the regions 12 for the purpose of adjusting the threshold value of each bit, and a threshold value adjusting ion implantation region 11 extending vertically from the surface of the semiconductor substrate 10 is provided. Let's do it.
  • Such a multi-valued cell can be manufactured, for example, by the following procedure.
  • the steps up to the formation of the well region 16 around the cell are the same as in the first embodiment, and a description thereof will be omitted.
  • the threshold adjustment ion implantation region 11 is formed. Specifically, polysilicon 19 is deposited and photolithography is performed. A polysilicon mask for forming a bit line is formed. Then, As is ion-implanted from the opening of the polysilicon mask to form an n-type diffusion region 12 (FIG. 8A).
  • the conditions for As ion implantation are the same as those in Example 1.
  • a nitride film sidewall 22 is formed by the same process as in Example 1, and B is ion-implanted from an opening between the sidewalls 22 to provide a threshold adjustment ion-implanted region 11 (FIG. 8B). ). Since the bit line is covered with a nitride film with a thickness of about 200 nm, B implanted at an accelerating voltage of 80 keV or less cannot pass through this nitride film. Therefore, it is possible to ion-implant B at a dose of 6 ⁇ 10 12 cm ⁇ 2 only near the center of the channel in the core region at an acceleration voltage of 40 keV. In addition, since ion implantation is performed by self-alignment using the nitrided film sidewalls 22 irrespective of the mask process, the threshold adjustment ion implantation region 11 to be formed can be positioned with high accuracy. You.
  • the width of the opening provided between the side wall nitride films 22 can be set. It is possible to control the width of eleven.
  • the subsequent processes are the same as those described in the first embodiment.
  • the oxide film 18 located at the opening of the sidewall nitride film 22 is removed and reoxidized to form the thin film portion 13a (thickness 7n). m) and a thick film portion 13b, a tunnel oxide film 13 is formed, and after removing the sidewall nitride film 22, a nitride film 14 of a charge storage insulator and an upper oxide film are formed on the tunnel oxide film 13. 15 are sequentially stacked (FIG. 8C).
  • the ion implantation region 11 for adjusting the threshold value is formed by using the sidewall nitride film 22 as a mask, ions of arbitrary energy and Z or dose amount are formed. Can be accurately implanted only into the threshold-adjustment channel ion implantation region 11, and the write characteristics and read characteristics can be improved. (Example 3)
  • FIGS. 9A to 9D are views for explaining the process of forming the n-type diffusion region of the present embodiment.
  • the left diagram shows the state of the core region
  • the right diagram shows the state of the cell peripheral region. ing.
  • a thin oxide film 18 (thickness: about 7 nm) is formed uniformly on the main surface of the semiconductor substrate 10, and polysilicon 19 is deposited on the oxide film 18, and then the polysilicon 19 is formed by photolithography. Is etched to form openings at predetermined intervals (FIG. 9A).
  • etching is performed to form side wall nitride films 23 on both sides of polysilicon 19 provided at regular intervals on thin oxide film 18. Then, As is ion-implanted from the opening between the sidewalls to form an n-type diffusion region 12 as a bit line (FIG. 9B).
  • bit line As is ion-implanted from the opening between the sidewalls to form an n-type diffusion region 12 as a bit line (FIG. 9B).
  • the width of the opening provided between the sidewall nitride films 23 can be set, thereby controlling the width of the bit line. It is possible.
  • a nitride film side wall 22 is formed by the same process as in Examples 1 and 2, and B is ion-implanted from an opening between the side walls 22 to perform a threshold adjustment ion implantation region 11.
  • the tunnel oxide film 13 composed of the thin film portion 13a and the thick film portion 13b is formed by removing and reoxidizing the oxide film 18 located at the opening of the sidewall nitride film 22 (FIG. 9C).
  • the process of forming the threshold adjustment ion implantation region 11 may be performed before or after the above-described bit line formation process.
  • the n-type diffusion region 12 which is a bit line is formed using the sidewall nitride film 23 as a mask. And further miniaturization can be achieved without impairing the write characteristics and read characteristics.
  • a write operation to each of a plurality of bits provided in the same cell can be performed normally without depending on the charge accumulation amount of other bits, and further, the write and read characteristics can be improved.
  • Semiconductor device that enables further miniaturization of multi-valued cell without loss and its device A manufacturing method is provided.

Abstract

　本発明による半導体装置は、一対の第１拡散領域を有する基板と、該基板上に形成された酸化膜および該酸化膜上に形成された電荷蓄積層とを有するゲート部とを有し、前記電荷蓄積層は当該電荷蓄積層中に離隔して位置する複数のビット領域を有する電気的絶縁膜である。また、酸化膜は、ビット領域に対応する部分がトンネル酸化膜として作用する膜厚の薄膜部およびビット領域間に位置する部分がトンネル効果による電荷輸送を抑制する膜厚の厚膜部を有している。 　

Description

明 細 書
半導体装置および半導体装置の製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、より詳細には、ゲート絶縁膜中 に電荷を蓄積することでデータ保持することが可能な、データの読み出し専用もしく は書き換え可能な不揮発性半導体記憶装置およびその製造方法に関する。
背景技術
[0002] 半導体メモリは、その電源を消去すると情報も消えてしまう揮発性のものと、電源を 消しても情報が保持される不揮発性のものとに大別される。後者の不揮発性メモリの 代表例としては、データ消去を一斉に行うことで書き換え時間を短縮化したフラッシュ メモリが知られている。
[0003] 近年、不揮発性メモリの新しいセル構造として、 MNOS (Metal (gate) -Nitride- Oxide-Silicon)構造や SONOS (Silicon (gate) _〇xide_Nitride_〇xide_Silic on)構造を有する多値セル構造が提唱されている。これらの構造では、ゲート電極直 下のゲート絶縁膜の構造として ON (Oxide-Nitride)構造もしくは ON〇（Oxide— N itride-Oxide)構造が採用され、トランジスタのソース ·ドレイン近傍に設けられてレヽ る窒化膜 (Si N膜）中に蓄積される電荷をその膜中の異なる領域に局在させて蓄積
3 4
させることで多値化し、セルの高容量化と低ビットコストィ匕とが図られる。例えば、 Si N
3 膜中での電荷局在領域を 2つ設けた場合には、 1つのセルで 2ビット（2bits/cell)
4
のデータを記憶させることが可能となる。
[0004] 従来の不揮発性メモリに採用されていたフローティングゲート構造は、導体の多結 晶シリコンをシリコン酸化膜などの絶縁膜で挟むことで電荷を蓄積する構造であるが 、電荷が蓄積される多結晶シリコンが導体であるために電荷が漏洩してデータが消 失してしまうという問題が生じ得るのに対して、 MNOS構造や SONOS構造では絶 縁層の窒素化合物に電荷を蓄積するため、かかる問題が生じないという大きな利点 力 sある。
[0005] 図 1Aおよび図 1Bは、 SONOS構造のゲート部と坦め込みビットライン構造のソース /ドレイン部を有する多値セルメモリの作製方法の従来例を説明するためのメモリの 断面図で、図 1Aはメモリのコア領域、図 1Bはメモリ周辺部の様子を図示している。
[0006] このメモリのコア領域は、例えば p型半導体基板 100の主表面に、例えば As拡散に よりビットラインとして設けられた n型拡散領域 102が相互に所定の間隔で設けられて いる。この n型拡散領域 102相互の間がチャネル領域となる。このチャネル領域およ び n型拡散領域 102の上には、一様な膜厚のトンネル酸化膜 103が形成されている 。そして、トンネル酸化膜 103の上には、窒化膜 104、上部酸化膜 105および図示し ない制御ゲートが順次積層され、これら 4層でゲート部が構成されている。窒化膜 10 4は電気的絶縁膜であり、トンネル酸化膜 103を介して注入された電子はこの窒化膜 104中に蓄積される。
[0007] 導電体の浮遊ゲートを用いた従来のメモリでは、トンネル酸化膜を介して注入され た電子が浮遊ゲート中で均一な電界分布となるように空間的に分布するために浮遊 ゲート全域が電荷蓄積領域となる結果、 1つのセルについて 1つのビットのみが形成 される。これに対して、 MNOS構造や SONOS構造のゲート部を有するメモリにおい ては、絶縁膜たる窒化膜 104に注入された電子はこの窒化膜 104中に拡散すること なく局在化して蓄積され多ビット化（多値化）されることとなる。なお、コア領域の p型半 導体基板 100には、各ビットの閾値を調整する目的でチャネルイオン注入 101が行 われている。
[0008] 一方、メモリ周辺部（周辺回路部）には、半導体基板 100の主表面にゥエル領域 10 6が所定の間隔で設けられている。そして、これらゥエル領域 106の相互間には、薄く 形成した酸化膜 108を局所的に厚くして素子分離用の LOCOS 107が形成されてい る。なお、酸化膜 108および LOCOS107の上には窒化膜 104と上部酸化膜 105と が順次積層されている。
[0009] このような多値セルは、例えば以下のような手順で作製することができる。先ず、半 導体基板 100の主表面上に薄い酸化膜を形成し、周辺回路部にイオン注入によりゥ エル領域 106を形成する。具体的には例えば、半導体基板 100表面上に形成した薄 い酸化膜上にレジスト塗布してこれをパターユングし、このレジストパターンをマスクと してイオン注入することでゥヱル領域 106を形成する。 [0010] 次に、周辺回路部に素子分離用の LOCOS107を形成する。これは例えば、半導 体基板 100上に SiN膜を形成してその上にレジスト塗布後パターニングして素子分 離 LOCOS形成用レジストパターンとし、これをマスクとして SiN膜をエッチングする。 そして、この開口部分を介して半導体基板 100を局所的に酸化して LOCOS107を 形成し、レジスト剥離後にコア領域に残存している SiN膜を除去するといつた手順で 実行される。
[0011] さらに、レジストを塗布してこれをパターユングし、このレジストパターンをマスクとし て開口部分にイオン注入する。これにより、コア領域への閾値調整用のチャネルィォ ン注入 101が実行される。
[0012] これに続いて、レジストと薄い酸化膜とを除去してトンネル酸化膜 103および電荷蓄 積用の窒化膜 104を形成し、レジストパターユングにより n型拡散領域 102 (ビットライ ン拡散層）を形成する部分のみを開口してイオン注入により n型拡散領域 102を形成 する。
[0013] 最後に、レジストを除去して窒化膜 104上に上部酸化膜 105を堆積する。
[0014] このような SONOS構造を有する多値セルへの書き込みは、 1セル内に設けられた 複数のビットのそれぞれに対して独立して行われ、セルの高容量化と低ビットコストィ匕 と力 S図られることとなる。
発明の開示
発明が解決しょうとする課題
[0015] し力しながら、 MNOS構造や SONOS構造を有する従来構成の多値セルでは、ト ンネル酸化膜が均一な厚みで一様に形成されているために、ソース領域とドレイン領 域のポテンシャル傾斜によって決まる電子注入位置によって電荷の蓄積場所が決定 されることとなる。ところが、データの書き込みが進行し各ビット内に蓄積される電荷量 が増大すると、多くの電荷量を蓄積したビット領域は窒化膜内でドレイン近傍力 チ ャネル中央側へと次第に広がる傾向がある。このようなビット領域の広がりは、少量の 電荷を蓄積しているに過ぎない他のビットに、恰も実際の電荷蓄積量以上の電荷が 蓄積されているのと同様に作用し、そのビットの閾値をも上昇させることとなってデー タの読み出しエラーなどが発生するという問題がある。 [0016] 本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、同一セル 内に複数設けられたビットへの個々への書き込み動作が他ビットへの書き込み量に 依存することなく正常に行われ、さらには、書き込み ·読み出し特性を損なうことなく S ONOS構造セルのいっそうの微細化を可能とする半導体装置およびその製造方法 を提供することにある。
課題を解決するための手段
[0017] 本発明は、かかる課題を解決するために、一対の第 1拡散領域を有する基板と、該 基板上に形成された酸化膜および該酸化膜上に形成された電荷蓄積層とを有する ゲート部とを有し、前記電荷蓄積層は当該電荷蓄積層中に離隔して位置する複数の ビット領域を有する電気的絶縁膜であり、前記酸化膜は、前記ビット領域の各々に対 応する部分がトンネル酸化膜として作用する膜厚の薄膜部と、前記ビット領域間に位 置する部分がトンネル効果による電荷輸送を抑制する膜厚の厚膜部とを有する半導 体装置である。
[0018] 上記半導体装置において、前記一対の第 1拡散領域は何れも、ノくィァス条件に応 じてソース領域もしくはドレイン領域となるソース/ドレイン領域であり、当該一対の第 1拡散領域はチャネル領域の両端に対称に設けられていることが好ましい。
[0019] また、上記半導体装置において、前記基板には、前記ビット領域の閾値を調整する ための閾値調整領域が設けられていることが好ましい。
[0020] また、上記半導体装置において、前記基板の表面近傍領域全面に第 2拡散領域 が設けられている構成とすることができる。第 2拡散領域は、前記一対の第 1拡散領 域の間に設けられている構成であってもよい。この場合、前記第 2拡散領域は、前記 一対の第 1拡散領域とは独立に設けられていることが好ましい。そして、前記第 2拡 散領域は前記一対の第 1拡散領域とは離間配置されており、前記チャネル領域の中 央部にのみ設けられていることが好ましい。また、前記第 2拡散領域は、前記基板の 表面から垂直下方に延在して設けられてレ、ることが好ましレ、。
[0021] また、前述した閾値調整領域は、イオン注入により形成された領域であることが好ま しい。
[0022] 更に、上記前記第 1拡散領域は坦め込みビットライン構造を有し、上記一対の第 1 拡散領域が複数配列されて構成されている構成とすることができる。
[0023] また、上記半導体装置において、例えば前記基板はシリコンであり、前記酸化膜は シリコン酸化膜であり、前記電荷蓄積層はシリコン窒化膜とすることができる。この場 合、前記ゲート部は例えば、 MNOS構造もしくは SONOS構造を有する。
[0024] また、上記半導体装置において、例えば前記第 2拡散領域のドーパントは硼素であ り、前記第 1拡散領域のドーパントは砒素である。
[0025] 本発明はまた、基板表面上に一様な膜厚のトンネル酸化膜を形成する第 1のステツ プと、前記トンネル酸化膜下の前記基板表面に一対の第 1拡散領域を形成する第 2 のステップと、前記一対の第 1拡散領域上であって前記トンネル酸化膜上に表面保 護膜を堆積させる第 3のステップと、前記表面保護膜を介して露出している前記基板 表面を再酸化してトンネル効果による電荷輸送を抑制する厚みの酸化膜をセルファ ラインで形成する第 4のステップと、を備えてレ、る半導体装置の製造方法である。
[0026] この製造方法において、前記第 1および第 4のステップの酸化は例えば、熱酸化も しくはプラズマ酸化により実行される。
[0027] また、前記一対の第 1拡散領域間の前記基板中に、当該基板表面から垂直に延在 する第 2拡散領域を形成する第 5のステップを備えている構成とすることができる。こ の場合、前記第 5のステップは、前記第 1の表面保護膜のサイドウォールを用いたセ ルファラインで実行されることが好ましい。また、前記第 2拡散領域は、イオン注入で 形成されることが好ましい。
[0028] 上記製造方法において、前記第 2のステップは、サイドウォールが設けられたウィン ドウを有するパターエングされたレジストを形成するステップを含み、前記一対の第 1 拡散領域は、前記サイドウォールを用いたセルファラインで形成されることが好ましい 。この場合、前記第 1拡散領域は、イオン注入で形成されることが好ましい。
発明の効果
[0029] 本発明の半導体装置が備えているトンネル酸化膜は、データの書き込み '消去を 行うべく薄く形成された両端部と、電子がトンネルしないように厚く形成されたチヤネ ル中央部とを有するように形成されている。この結果、チャネル中央部を挟んで配置 される各ビットの閾値は他のビットに蓄積されている電荷量に影響を受けることがなく なり、各ビットの閾値変動（上昇）が生じないためにデータの読み出しエラーの問題を 解決できる。また、同一セル内に複数設けられた各ビットの個々への書き込み '消去 動作も他ビットの電荷蓄積量に依存することなく正常に実行可能となる。
[0030] また、本発明の半導体装置は、サイドウォール窒化膜をマスクとして利用して閾値 調整用のイオン注入領域を形成することとしたので、任意のエネルギおよび Zまたは ドーズ量のイオンを閾値調整用チャネルイオン注入領域のみに正確に注入すること が可能となり、書き込み特性や読み出し特性の向上を図ることが可能となる。
[0031] さらに、本発明の半導体装置は、サイドウォール窒化膜をマスクとして利用して拡散 領域を形成することとしたので、拡散領域の形成を高い位置精度で行うことが可能と なり、書き込み特性や読み出し特性を損なうことなく更なる微細化を図ることが可能と なる。
図面の簡単な説明
[0032] [図 1]第 1A図は、 SONOS構造のゲート部と坦め込みビットライン構造のソース/ドレ イン部を有する多値セルメモリの作製方法の従来例を説明するためのメモリのコア領 域の断面図、及び第 1B図は、 SONOS構造のゲート部と坦め込みビットライン構造 のソース/ドレイン部を有する多値セルメモリの作製方法の従来例を説明するための メモリの周辺領域の断面図である。
[図 2]第 2A図は、本発明の半導体装置の基本構造例を説明するためのセルの断面 図、及び第 2B図は、本発明の半導体装置の動作原理を説明するためのコア領域の 模式断面図、及び第 2C図は、本発明の半導体装置の動作原理を説明するためのセ ルの周辺領域の模式断面図である。
[図 3]第 3A図は、 S〇N〇S構造のゲート部と坦め込みビットライン構造のソース/ドレ イン部を有する本発明の半導体装置の第 1の構成例を説明するためのコア領域の断 面図、及び第 3B図は、 SONOS構造のゲート部と埋め込みビットライン構造のソース /ドレイン部を有する本発明の半導体装置の第 1の構成例を説明するためのセルの 周辺領域の断面図である。
[図 4]第 4A図乃至第 4C図は、第 3A図および第 3B図に図示した半導体装置の製造 工程を説明するための図である。 [図 5]第 5D図乃至第 5F図は、第 3A図および第 3B図に図示した半導体装置の製造 工程を説明するための図である。
[図 6]第 6G図乃至第 61図は、第 3A図および第 3B図に図示した半導体装置の製造 工程を説明するための図である。
[図 7]第 7A図は、 S〇N〇S構造のゲート部と坦め込みビットライン構造のソース/ドレ イン部を有する本発明の半導体装置の第 2の構成例を説明するためのコア領域の断 面図、及び第 7B図は、 SONOS構造のゲート部と埋め込みビットライン構造のソース /ドレイン部を有する本発明の半導体装置の第 2の構成例を説明するためのセルの 周辺領域の断面図である。
[図 8]第 8A図乃至第 8C図は、第 7A図および第 7B図に図示した半導体装置の製造 工程を説明するための図である。
[図 9]第 9A図乃至第 9D図は、第 3の実施例の n型拡散領域の形成プロセスを説明 するための図である。
発明を実施するための最良の形態
[0033] 以下に、図面を参照して本発明の半導体装置の基本的な構成について説明する。
なお、以下では、ゲート部の構造を主として SONOS構造として説明するが、酸化膜 と電荷蓄積層とゲート電極とが積層されて構成されたゲート部であればよぐ MONS 構造などの他構造のゲート部としてもよい。また、半導体基板はシリコンであり、酸化 膜はシリコン酸化膜であり、電荷蓄積層はシリコン窒化膜であるものとして説明する。
[0034] 図 2Aは本発明の半導体装置の基本構造例を説明するためのセルの断面図、図 2 Bおよび図 2Cは本発明の半導体装置の動作原理を説明するためのセルの模式断 面図である。
[0035] この半導体装置は、例えば p型半導体基板 1の主表面に例えば As拡散により設け られた n型拡散領域 6aおよび 6bが相互に所定の間隔で設けられている。この n型拡 散領域 6aおよび 6bの間がチャネル領域となる。チャネル領域の上には、膜厚が厚い 中央部 2bと膜厚が薄い両端部 2aとを有するトンネル酸化膜 2が形成されており、両 端部 2aの各々は n型拡散領域 6a, 6b上に位置している。なお、トンネル酸化膜 2は、 トンネル酸化膜として作用する膜厚の薄い両端部 2aとトンネル効果による電荷輸送 を抑制する膜厚の中央部 2bとを有するが、便宜上これらを一体的にトンネル酸化膜 2と呼ぶ。
[0036] トンネル酸化膜 2の上には、窒化膜 3、シリコン酸化膜 4および制御ゲート 5が順次 積層され、これら 4層でゲート部が構成されている。窒化膜 3は電気的絶縁膜であり、 この電荷蓄積層中に離隔して位置する複数のビット領域を有する。トンネル酸化膜を 介して注入された電子はこの窒化膜 3中に蓄積される。
[0037] 従来の導電体の浮遊ゲートを用いた素子では、トンネル酸化膜 2aを介して注入さ れた電子が浮遊ゲート中で均一な電界分布となるように空間的に分布するために電 荷蓄積領域は浮遊ゲート全域となる結果、 1つのセルについて 1つのビットのみが形 成されるのに対して、図 2Aに示したような SONOS構造のゲート部を備えた半導体 装置においては、絶縁膜たる窒化膜 3に注入された電子は窒化膜 3中を拡散するこ となく局在化して蓄積される。
[0038] 具体的には、 n型拡散領域 6aをソース領域とし n型拡散領域 6bをドレイン領域とし た場合（図 2B参照）には、電子（図中黒丸で表示）はトンネル酸化膜 2の右端部 2aを 介して注入され電荷蓄積領域 3bに蓄積される。また、これとは逆に、 n型拡散領域 6 bをソース領域とし n型拡散領域 6aをドレイン領域とした場合（図 2C参照）には、電子 はトンネル酸化膜 2の左端部 2aを介して注入され電荷蓄積領域 3aに蓄積される。す なわち、所定間隔だけ離間されて設けられた一対の n型拡散領域は何れも、バイアス 条件に応じてソース領域もしくはドレイン領域となるソース/ドレイン領域である。
[0039] このように、 1つのセル中に 2つの電荷蓄積領域 3aおよび 3bを形成することが可能 となる結果、 1つのセルにつき 2つのビットが形成されてセルの高容量化と低ビットコス ト化とが図られる。なお、このような基本構成に加え、各ビットの閾値調整用として、チ ャネル領域にイオン注入領域を設けるようにしてもよい。
[0040] ここで、本発明の半導体装置においては、トンネル酸化膜 2のチャネル中央領域の 膜厚がドレイン近傍の書き込み領域の膜厚よりも厚めに設定されているため、チヤネ ル中央部分でのゲート方向の電界が弱くなり、その部分での書き込みは行われなく なる。この結果、書き込みが行われる領域はトンネル酸化膜が薄く設けられているドレ イン領域に限定されることとなり、同一セル内に設けられた複数の電荷蓄積領域 (ビッ ト)相互間での電荷蓄積量に起因した閾値変動をなくし、正常な読み出し動作を実 現することが可能となる。
[0041] ところで、 日本国特許公開公報第 2001-148430号公報には、浮遊ゲート下に設 けるトンネル酸化膜の膜厚を一様とせず、中央部に膜厚が厚い凸部を設けその両端 部に膜厚が薄い端部を形成した不揮発性半導体記憶装置の発明が開示されている 。このようなトンネル酸化膜の形状とすると、酸化膜の膜厚が薄い端部においてデー タの書込及び消去の速度を低下させることなく実行可能な一方、それ以外の領域す なわち電荷の注入および引き抜きに寄与しない中央部においては酸化膜の膜厚を 厚くしているのでゥエル領域と制御ゲートとの間に電位差が生じた場合にも浮遊グー ト内の電荷の漏れを著しく小さく抑えることができるため、電荷の注入および引き抜き の特性を損なうことなく電荷保持特性の改善を図ることが可能となると説明されている
[0042] 上記公報に記載されている半導体装置の構成と本願発明の半導体装置の構成と は、以下の点において大きく相違する。
[0043] 第 1に、上記公報記載の半導体装置は浮遊ゲートを備えるフラッシュメモリなどの不 揮発性半導体記憶装置であり、この装置に蓄積された電荷は導電性の浮遊ゲート全 域に分布することとなるため 1つのセルが備えている電荷蓄積領域は 1つである。こ れに対して本発明の半導体装置では、ゲート絶縁膜を ONO構造 (若しくは ON構造 )とし、ゲート絶縁膜を構成する絶縁体の窒化膜中に電荷を蓄積させる構成とされて いるため、 1つのセルに 2以上の電荷蓄積領を備えている。
[0044] 第 2に、上記公報記載の浮遊ゲートを備えた不揮発性半導体記憶装置は、その間 にチャネルを形成する 2つの拡散領域の一方がソース領域であり他方がドレイン領域 であるのに対して、本発明の半導体装置においては、チャネルを形成する 2つの拡 散領域の何れもがソース領域であると同時にドレイン領域でもある。
[0045] 第 3に、第 1の相違点である半導体装置の構成上の相違に起因して、トンネル酸化 膜の形状 (および効果）が異なる。具体的には、上記公報記載のトンネル酸化膜中央 部の凸形状は導電層である浮遊ゲートに蓄積された電荷をより良く保持するための 形状であり、力、かる形状により保持特性を向上させるという効果を奏するものである。 これに対して、本発明のものは、絶縁膜である電荷蓄積層中に離隔して位置する複 数のビット領域の各々に対応する部分がトンネル酸化膜として作用する膜厚の薄膜 部と、ビット領域間に位置する部分がトンネル効果による電荷輸送を抑制する膜厚の 厚膜部と、を有する構成であり、この構成により同一セル内に設けられた複数の電荷 蓄積領域 (ビット)相互間での電荷蓄積量に起因した閾値変動をなくし、正常な読み 出し動作を実現するとレ、う効果を奏する。
[0046] このような構成および効果の相違に起因して、これらの半導体装置の製造方法も必 然的に相違することとなる。すなわち、上記公報記載の半導体装置のトンネル酸化膜 凸部形成に際しては、予めマスクプロセスによりシリコン基板表面に窒素注入された 領域と窒素注入されない領域とを設け、このシリコン結晶中の窒素濃度の差に起因 する酸化膜成長速度の差を利用して窒素注入されなかった領域に形成される厚い 酸化膜部分を凸部としている。したがって、形成される凸部の位置精度は、ステツパ の位置合わせ精度である + /— 40nm程度が限界となる。
[0047] これに対して、本発明の半導体装置においては、チャネルを形成する 2つの拡散領 域の何れもがソース領域であると同時にドレイン領域でもあるために、高い精度でトン ネル酸化膜の中央部に膜厚の厚い部分を形成する必要がある。したがって、トンネ ル酸化膜の厚レ、部分は、マスクプロセスに拠ることなくセルファラインで形成すること とされる。これにより、ソース/ドレイン拡散領域力 均等な距離にトンネル酸化膜の 厚い領域が形成される。なお、本発明の半導体装置の製造方法の具体例は、後述 の実施例において詳細に説明する。
[0048] 以下に、実施例により本発明を実施するための最良の形態について説明する。
(実施例 1)
図 3Aおよび図 3Bは、 S〇N〇S構造のゲート部と坦め込みビットライン構造のソース /ドレイン部を有する本発明の半導体装置の第 1の構成例を説明するためのセルの 断面図で、図 3Aはコア領域、図 3Bはセル周辺領域の様子を図示している。コア領 域には複数のセルが配列されており、これらのセルの各々は、図 2Aで示した基本構 成を有し、図 2Bおよび図 2Cに基づいて説明した動作を行う。
[0049] また、図 4A乃至図 61は、この半導体装置の製造工程を説明するための図で、各々 、左図はコア領域、右図はセル周辺領域の様子を図示している。
[0050] このコア領域は、例えば p型半導体基板 10の主表面に、例えば As注入によりビット ラインとして設けられた n型拡散領域 12が相互に所定の間隔で設けられており、各々 の n型拡散領域 12はソース/ドレイン領域として作用する。また、 n型拡散領域 12相 互の間がチャネル領域となる。
[0051] このチャネル領域および n型拡散領域 12の上には、トンネル酸化膜 13が設けられ ており、 n型拡散領域 12上のトンネル酸化膜 13はトンネル効果によりデータの書き込 みが可能な程度に薄く形成される（13a)—方、チャネル領域上のトンネル酸化膜 13 はトンネル効果による電荷輸送を抑制するように厚く形成されている（13b)。このトン ネル酸化膜 13の薄い部分 13aの厚みは例えば 7nm程度である。
[0052] そして、このトンネル酸化膜 13の上には、電荷蓄積用の窒化膜 14、上部酸化膜 15 および図示しない制御ゲートが順次積層され、これら 4層でゲート部が構成されてい る。窒化膜 14は電気的絶縁膜であり、その膜厚は例えば 12nm程度とされ、トンネル 酸化膜の薄い部分 13aを介して注入された電子はこの窒化膜 14中に局在して蓄積 され多ビット化が図られている。また、コア領域の半導体基板 10には、各ビットの閾値 を調整する目的で例えば Bイオンのチャネルイオン注入 11が行われている。
[0053] 一方、セル周辺領域 (周辺回路部）には、半導体基板 10の主表面にゥエル領域 16 が所定の間隔で設けられている。そして、これらゥエル領域 16の相互間には薄く形成 した酸化膜 18を局所的に厚く形成して素子分離用の LOCOS17が形成されている 。なお、酸化膜 18および LOCOS17の上には窒化膜 14と上部酸化膜 15が順次積 層されている。
[0054] このような多値セルは、例えば以下のような手順で作製することができる。先ず、半 導体基板 10の主表面上に一様に薄い酸化膜 18 (膜厚 7nm程度）を形成し、この酸 化膜 18上にレジスト塗布してセル周辺領域の所定の位置に開口部を設けるようにパ ターニングする。そして、このレジストパターンをマスクとしてイオン注入を行いゥエル 領域 16を形成する。
[0055] 次に、半導体基板 10上に図示しない SiN膜を形成してその上にセル周辺領域の 所定の位置に開口部を有するレジストパターンを形成後、これをマスクとして開口部 力 SiN膜をエッチングし、この開口部を介して半導体基板 10を局所的に酸化して L OCOS17を形成する。なお、 LOCOS 17形成後には、レジストパターンを剥離してコ ァ領域に残存している SiN膜を除去する（図 4A)。
[0056] LOCOS17形成に続き、コア領域を開口させたレジストパターンを形成して所望の ドーズ量（例えば 6 X 1012cm— 2)で Bをイオン注入（40keV)し、閾値調整用のチヤネ ノレイオン注入 11を実行する。
[0057] レジスト剥離の後、全面にポリシリコン 19を 200nm堆積し、フォトリソグラフィによりビ ットライン形成用のレジストパターンをマスクとしてコア領域のポリシリコン 19の一部を エッチング除去し、残存するポリシリコン 19をマスクとしてその開口部から所望のドー ズ量（例えば 2 X 1015cnT2)の Asをイオン注入（70keV)してビットラインとしての n型 拡散領域 12を設ける（図 4B)。
[0058] さらに、第 1のサイドウォール窒化膜 20を 300nm堆積し（図 4C)、このサイドウォー ル窒化膜 20をポリシリコン 19の表面が暴露されるまでエッチングし（図 5D)、さらに、 サイドウォール窒化膜 20のみを残すようにポリシリコン 19をエッチング除去する。これ により、セル周辺領域のポリシリコン 19は概ね完全に除去される（図 5E)。
[0059] 次に、第 2のサイドウォール窒化膜 21を lOOnm堆積して全面を覆い（図 5F)、さら に、サイドウォール窒化膜 21 (および 20の一部）をエッチングして最終的なサイドゥォ 一ル窒化膜 22を形成する（図 6G)。このとき、最終的なサイドウォール窒化膜 22の膜 厚を制御することにより、このサイドウォール窒化膜 22相互間に設けられることとなる 開口部の幅を設定することができる。
[0060] これに続いて、サイドウォール窒化膜 22相互間の開口部に位置する酸化膜 18をェ ツチングして半導体基板 10表面を暴露し、この部分をトンネル効果による電荷輸送を 抑制する程度の適当な膜厚となるように酸化する。これにより、エッチングされずに残 つた酸化膜 18部分はトンネル酸化膜 13の薄膜部 13a (膜厚 7nm程度）となり、厚く酸 化された部分はトンネル酸化膜 13の厚膜部 13bとなる。このようにして、本発明の半 導体装置が備えるトンネル酸化膜 13がコア領域に形成される（図 6H)。なお、このと きの酸化は通常の熱酸化でもよぐ低温 '低ダメージのプラズマ酸化に拠ってもよい。
[0061] 最後に、サイドウォール窒化膜 22を除去して、コア領域および周辺部の全面に窒 化膜 14および上部酸化膜 15を順次形成する。このときの窒化膜 14は、 CVD法で形 成された膜厚が例えば 12nmの膜であり、コア領域において電荷蓄積領域となるもの である。また、上部酸化膜 15の膜厚は例えば 11. 5nmであり、 CVD法や低温'低ダ メージのプラズマ酸化法により形成される（図 61)。
[0062] このようにして、図 3Aおよび図 3Bに図示した本発明の半導体装置が得られる。
(実施例 2)
図 7Aおよび図 7Bは、本発明の半導体装置の第 2の構成例を説明するためのセル の断面図で、図 7Aはコア領域、図 7Bはセル周辺領域の様子を図示している。また、 図 8A乃至図 8Cは、この半導体装置の製造工程を説明するための図で、各々、左図 はコア領域、右図はセル周辺領域の様子を図示している。
[0063] この半導体装置のセル周辺領域の構造は、図 3Bに図示した第 1の構成例と同じで ある。また、コア領域の構造は、図 3Aに示した第 1の構成例では半導体基板 10の全 表面に閾値調整用イオン注入 11が行われていたのに対して、本実施例の構成のも のは、図 7Aに示すように、この閾値調整用イオン注入 11が n型拡散領域 12相互間 に位置するチャネル領域にのみ設けられている点で相違している。これは、実施例 1 に示した閾値調整用イオン注入領域 11は、コア領域にある基板全面に Bをイオン注 入して形成されるために、 Asを拡散させて形成される n型拡散領域 12のドナーが補 償されてしまうという問題点を解消するための工夫である。
[0064] すなわち、この半導体装置は、 p型半導体基板 10の主表面に、 As注入によりビット ラインとして設けられた n型拡散領域 12が相互に所定の間隔で設けられており、この n型拡散領域 12相互間のチャネル領域に、各ビットの閾値を調整する目的で Bィォ ンのチャネルイオン注入がなされ、半導体基板 10表面から垂直方向に延在する閾 値調整用イオン注入領域 11が設けられてレ、る。
[0065] このような多値セルは、例えば以下のような手順で作製することができる。なお、セ ル周辺部にゥエル領域 16を形成するまでの工程は実施例 1と同様であるので省略す る。
[0066] 本実施例では、コア領域に n型拡散領域 12を形成した後に閾値調整用イオン注入 領域 11を形成する。具体的には、ポリシリコン 19を堆積させてフォトリソグラフィにより ビットライン形成用のポリシリコンマスクを形成する。そして、このポリシリコンマスクの 開口部から Asをイオン注入して n型拡散領域 12を形成する（図 8A)。なお、 Asィォ ン注入条件等は実施例 1と同様である。
[0067] 次に、実施例 1と同様のプロセスにより窒化膜サイドウォール 22を形成し、サイドウ オール 22相互間の開口部から Bをイオン注入して閾値調整用イオン注入領域 11を 設ける（図 8B)。ビットライン上は 200nm程度の膜厚の窒化膜で覆われているので、 80keV以下の加速電圧で注入された Bはこの窒化膜を通過することはなレ、。したが つて、 40keVの加速電圧で例えばドーズ量 6 X 1012cm— 2の Bをコア領域のチャネル 中央近傍のみにイオン注入することが可能である。また、マスクプロセスに拠らず窒 化膜サイドウォール 22を用いたセルファラインによりイオン注入が行われるため、形 成される閾値調整用イオン注入領域 11の位置決めを高い精度で行うことが可能であ る。
[0068] なお、サイドウォール窒化膜 22の膜厚を制御することにより、このサイドウォール窒 化膜 22相互間に設けられる開口部の幅を設定することができ、これにより閾値調整 用イオン注入領域 11の幅を制御することが可能である。
[0069] 以降のプロセスは実施例 1で説明したのと同様であり、サイドウォール窒化膜 22の 開口部に位置する酸化膜 18を除去して再酸化することにより、薄膜部 13a (膜厚 7n m程度）と厚膜部 13bとからなるトンネル酸化膜 13が形成され、サイドウォール窒化 膜 22を除去した後に、トンネル酸化膜 13上に電荷蓄積用の絶縁体の窒化膜 14と上 部酸化膜 15とが順次積層される（図 8C)。
[0070] このようにして、図 7Aおよび図 7Bに図示した本発明の半導体装置が得られる。
[0071] 本実施例の半導体装置は、サイドウォール窒化膜 22をマスクとして利用して閾値調 整用のイオン注入領域 11を形成することとしたので、任意のエネルギおよび Zまた はドーズ量のイオンを閾値調整用チャネルイオン注入領域 11のみに正確に注入す ることが可能となり、書き込み特性や読み出し特性の向上を図ることが可能となる。 (実施例 3)
本実施例の半導体装置の構成は図 7Aおよび図 7Bに図示したものと同様であるが 、 n型拡散領域の形成プロセスが異なる。 [0072] 図 9A乃至図 9Dは、本実施例の n型拡散領域の形成プロセスを説明するための図 で、各図において、左図はコア領域、右図はセル周辺領域の様子を図示している。
[0073] 先ず、半導体基板 10の主表面上に一様に薄い酸化膜 18 (膜厚 7nm程度）を形成 し、この酸化膜 18上にポリシリコン 19を堆積させた後にフォトリソグラフィによりポリシリ コン 19の一部領域をエッチングして所定間隔の開口部を形成する（図 9A)。
[0074] 次に、窒化膜を一様に堆積させた後にエッチングを施し、薄い酸化膜 18上に相互 に一定間隔で設けられたポリシリコン 19の両サイドにサイドウォール窒化膜 23を形成 する。そして、このサイドウォール相互間の開口部から Asをイオン注入してビットライ ンである n型拡散領域 12を形成する（図 9B)。ここで、サイドウォール窒化膜 23の膜 厚を制御することにより、このサイドウォール窒化膜 23相互間に設けられる開口部の 幅を設定することができ、これによりビットラインの幅を制御することが可能である。
[0075] これに引き続き、実施例 1および 2と同様のプロセスにより窒化膜サイドウォール 22 を形成し、サイドウォール 22相互間の開口部から Bをイオン注入して閾値調整用ィォ ン注入領域 11を設け、さらに、サイドウォール窒化膜 22の開口部に位置する酸化膜 18を除去して再酸化することにより、薄膜部 13aと厚膜部 13bとからなるトンネル酸化 膜 13が形成される（図 9C)。
[0076] 最後に、サイドウォール窒化膜 22を除去し、トンネル酸化膜 13上に電荷蓄積用の 絶縁体の窒化膜 14と上部酸化膜 15とが順次積層される（図 9D)。
[0077] なお、閾値調整用イオン注入領域 11の形成プロセスは、上述のビットライン形成プ 口セスの前でも後でもよレ、。
[0078] 本実施例の半導体装置は、サイドウォール窒化膜 23をマスクとして利用してビットラ インである n型拡散領域 12を形成することとしたので、 n型拡散領域の形成を高い位 置精度で行うことが可能となり、書き込み特性や読み出し特性を損なうことなく更なる 微細化を図ることが可能となる。
産業上の利用可能性
[0079] 本発明は、同一セル内に複数設けられたビットへの個々への書き込み動作が他ビ ットの電荷蓄積量に依存することなく正常に実行され、さらには、書き込み '読み出し 特性を損なうことなく多値化セルの更なる微細化を可能とする半導体装置およびその 製造方法を提供する。

Claims

請求の範囲
[1] 一対の第 1拡散領域を有する基板と、
該基板上に形成された酸化膜および該酸化膜上に形成された電荷蓄積層とを有 するゲート部とを有し、
前記電荷蓄積層は当該電荷蓄積層中に離隔して位置する複数のビット領域を有 する電気的絶縁膜であり、
前記酸化膜は、前記ビット領域の各々に対応する部分がトンネル酸化膜として作用 する膜厚の薄膜部と、前記ビット領域間に位置する部分がトンネル効果による電荷輸 送を抑制する膜厚の厚膜部とを有する半導体装置。
[2] 前記一対の第 1拡散領域は何れも、バイアス条件に応じてソース領域もしくはドレイン 領域となるソース/ドレイン領域であり、当該一対の第 1拡散領域はチャネル領域の 両端に対称に位置してレ、る請求項 1に記載の半導体装置。
[3] 前記基板には、前記ビット領域の閾値を調整するための閾値調整領域が設けられて レ、る請求項 1または 2に記載の半導体装置。
[4] 前記基板の表面近傍領域全面に第 2拡散領域が設けられている請求項 1または 2に 記載の半導体装置。
[5] 前記一対の第 1拡散領域の間に第 2拡散領域が設けられている請求項 1または 2に 記載の半導体装置。
[6] 前記一対の第 1拡散領域とは独立に設けられた第 2拡散領域を有する請求項 1また は 2記載の半導体装置。
[7] 前記一対の第 1拡散領域とは離間配置された第 2拡散領域を有し、該第 2拡散領域 は前記チャネル領域の中央部にのみ設けられている請求項 6に記載の半導体装置
[8] 前記第 2拡散領域は、前記基板の表面から垂直下方に延在して設けられている請求 項 7に記載の半導体装置。
[9] 前記閾値調整領域は、イオン注入により形成された領域である請求項 3に記載の半 導体装置。
[10] 前記第 1拡散領域は埋め込みビットライン構造を有し、請求項 1項ないし 9の何れか に記載の一対の第 1拡散領域が複数配列されて構成されている半導体装置。
[11] 前記基板はシリコンであり、前記酸化膜はシリコン酸化膜であり、前記電荷蓄積層は シリコン窒化膜である請求項 1ないし 10の何れかに記載の半導体装置。
[12] 前記ゲート部は、 MNOS構造もしくは SONOS構造を有する請求項 1から 11の何れ かに記載の半導体装置。
[13] 前記第 2拡散領域のドーパントは硼素であり、前記第 1拡散領域のドーパントは砒素 である請求項 4ないし 12の何れかに記載の半導体装置。
[14] 基板表面上に一様な膜厚のトンネル酸化膜を形成する第 1のステップと、
前記トンネル酸化膜下の前記基板表面に一対の第 1拡散領域を形成する第 2のス テツプと、
前記一対の第 1拡散領域上であって前記トンネル酸化膜上に表面保護膜を堆積さ せる第 3のステップと、
記表面保護膜を介して露出している前記基板表面を再酸化してトンネル効果によ る電荷輸送を抑制する厚みの酸化膜をセルファラインで形成する第 4のステップと、 を備えてレ、る半導体装置の製造方法。
[15] 前記第 1および第 4のステップの酸化は、熱酸化もしくはプラズマ酸化により実行され る請求項 14に記載の半導体装置の製造方法。
[16] 前記一対の第 1拡散領域間の前記基板中に、当該基板表面から垂直に延在する第
2拡散領域を形成する第 5のステップを備えている請求項 14または 15に記載の半導 体装置の製造方法。
[17] 前記第 5のステップは、前記表面保護膜のサイドウォールを用いたセルファラインで 実行される請求項 16に記載の半導体装置の製造方法。
[18] 前記第 2拡散領域は、イオン注入で形成される請求項 16に記載の半導体装置の製 造方法。
[19] 前記第 2のステップは、サイドウォールが設けられたウィンドウを有するパターユングさ れたレジストを形成するステップを含み、
前記一対の第 1拡散領域は、前記サイドウォールを用いたセルファラインで形成さ れる請求項 14ないし 18の何れかに記載の半導体装置の製造方法。 [20] 前記第 1拡散領域は、イオン注入で形成される請求項 19に記載の半導体装置の製 造方法。
PCT/JP2004/008319 2004-06-14 2004-06-14 半導体装置および半導体装置の製造方法 WO2005122246A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006514391A JP5162129B2 (ja) 2004-06-14 2004-06-14 半導体装置
PCT/JP2004/008319 WO2005122246A1 (ja) 2004-06-14 2004-06-14 半導体装置および半導体装置の製造方法
US11/152,547 US7309893B2 (en) 2004-06-14 2005-06-14 Semiconductor device and method of fabricating the same
US11/977,034 US7387936B2 (en) 2004-06-14 2007-10-23 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/008319 WO2005122246A1 (ja) 2004-06-14 2004-06-14 半導体装置および半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/152,547 Continuation US7309893B2 (en) 2004-06-14 2005-06-14 Semiconductor device and method of fabricating the same

Publications (1)

Publication Number Publication Date
WO2005122246A1 true WO2005122246A1 (ja) 2005-12-22

Family

ID=35503375

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/008319 WO2005122246A1 (ja) 2004-06-14 2004-06-14 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (2) US7309893B2 (ja)
JP (1) JP5162129B2 (ja)
WO (1) WO2005122246A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053270A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体記憶装置、及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8658495B2 (en) * 2012-03-08 2014-02-25 Ememory Technology Inc. Method of fabricating erasable programmable single-poly nonvolatile memory
US8987802B2 (en) * 2013-02-28 2015-03-24 Sandisk Technologies Inc. Method for using nanoparticles to make uniform discrete floating gate layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864697A (ja) * 1994-08-23 1996-03-08 Nippon Steel Corp 不揮発性半導体記憶装置の製造方法
JP2001077215A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2004015051A (ja) * 2002-06-04 2004-01-15 Samsung Electronics Co Ltd 不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3578243B2 (ja) * 1996-07-12 2004-10-20 ソニー株式会社 不揮発性半導体記憶装置の製造方法
JPH10209305A (ja) * 1997-01-17 1998-08-07 Sony Corp 不揮発性半導体記憶装置
US6043124A (en) * 1998-03-13 2000-03-28 Texas Instruments-Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
JP2001148430A (ja) 1999-11-19 2001-05-29 Nec Corp 不揮発性半導体記憶装置
US6384448B1 (en) * 2000-02-28 2002-05-07 Micron Technology, Inc. P-channel dynamic flash memory cells with ultrathin tunnel oxides

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864697A (ja) * 1994-08-23 1996-03-08 Nippon Steel Corp 不揮発性半導体記憶装置の製造方法
JP2001077215A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2004015051A (ja) * 2002-06-04 2004-01-15 Samsung Electronics Co Ltd 不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053270A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体記憶装置、及びその製造方法

Also Published As

Publication number Publication date
US20060281259A1 (en) 2006-12-14
JP5162129B2 (ja) 2013-03-13
JPWO2005122246A1 (ja) 2008-07-31
US20080064181A1 (en) 2008-03-13
US7387936B2 (en) 2008-06-17
US7309893B2 (en) 2007-12-18

Similar Documents

Publication Publication Date Title
JP3159850B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US7345336B2 (en) Semiconductor memory device having self-aligned charge trapping layer
US7767522B2 (en) Semiconductor device and a method of manufacturing the same
US7564090B2 (en) Transistor of a semiconductor device
US7084037B2 (en) Semiconductor device and method of manufacturing the same
US7081651B2 (en) Non-volatile memory device with protruding charge storage layer and method of fabricating the same
US6844589B2 (en) Non-volatile SONOS memory device and method for manufacturing the same
US20050164457A1 (en) Non-volatile memory devices and methods of fabricating the same
JP2004104108A (ja) 選択トランジスタ構造及びｓｏｎｏｓセル構造を有する不揮発性メモリ素子及びその製造方法
US20040119109A1 (en) Non-volatile memory device having improved programming and erasing characteristics and method of fabricating the same
KR100442883B1 (ko) 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법
US7741179B2 (en) Method of manufacturing flash semiconductor device
JP3745297B2 (ja) 不揮発性半導体記憶装置の製造方法
US8445351B2 (en) Floating-gate nonvolatile semiconductor memory device and method of making
US6759296B2 (en) Method of manufacturing a flash memory cell
US6693009B1 (en) Flash memory cell with minimized floating gate to drain/source overlap for minimizing charge leakage
US7387936B2 (en) Semiconductor device and method of fabricating the same
JP5552521B2 (ja) 半導体装置の製造方法
JP2000299395A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100253582B1 (ko) 플레쉬 메모리 소자의 제조방법
JPH1154639A (ja) 不揮発性半導体記憶装置及びその製造方法
JPH09148459A (ja) 不揮発性半導体記憶装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
WWE Wipo information: entry into national phase

Ref document number: 2006514391

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

122 Ep: pct application non-entry in european phase