WO2007034870A1

WO2007034870A1 - 復号装置および受信装置

Info

Publication number: WO2007034870A1
Application number: PCT/JP2006/318728
Authority: WO
Inventors: Norifumi Kamiya
Original assignee: Nec Corporation
Priority date: 2005-09-26
Filing date: 2006-09-21
Publication date: 2007-03-29
Also published as: EP1940032A4; RU2008116679A; CN101273532B; EP1940032A1; JP4320418B2; JP2007089064A; CN101273532A; RU2391774C2; US20100153810A1; US8074142B2; EP1940032B1

Abstract

　検査行列中の１の配置に対応したレジスタ３１間に、加算器４１を含む変数－チェック演算器ブロック３２が設置された変数－チェックメッセージ生成部１１と、検査行列中の１の配置に対応したレジスタ６１間に、比較器を含むチェック－変数演算ブロック６２が設置されたチェック－変数メッセージ生成部１２とを有する構成にすると、ＲＡＭを使用せず、複雑な制御を必要としない、構成が簡単で高速処理が可能な低密度パリティ検査符号の復号装置を提供することができる。

Description

明細書

復号装置および受信装置

技術分野

[0001] 本発明は、受信データ系列を一定長のブロックに分割し、各ブロック毎独立に冗長系列を付加するブロック誤り訂正の復号装置および復号装置を含む受信装置であつて、特に低密度パリティ検査 (LDPC)符号の復号装置および復号装置を含む受信装置に関する。

背景技術

[0002] 衛星通信システムや移動体通信システム等では、所要電力の低減やアンテナの小型化などのシステム構成上の要件を満たすため、大きな符号化利得を有する誤り訂正符号ィ匕技術の導入が行われている。低密度パリティ検査符号は、非常に大きな符号化利得を有する誤り訂正符号として知られており、各種の通信システムや、磁気記録などの記憶装置への導入が進んで、る。

[0003] 低密度パリティ検査符号は、単に一つの誤り訂正符号化方式を示すのではなぐ検查行列が疎である（行列中の成分のほとんどが 0であり、 1である成分の数が非常に少な、）、う特徴をもった誤り訂正符号の総称である。

[0004] そして、疎な検査行列の選択によって、サム'プロダクト (sum -product)アルゴリズムや、ミン ·サム（min— sum)アルゴリズムなどの繰り返し復号方式を用、ることにより、理論限界に近い非常に大きな符号化利得を持つ誤り訂正符号ィ匕方式を構成することが可能であるという特徴をもっている（例えば、非特許文献 1、および非特許文献 2参照。）。

[0005] 低密度パリティ検査符号の復号装置は、変数ノード処理装置による変数チェックメッセージの更新と、チェックノード処理装置によるチェック一変数メッセージの更新とを交互に行い、一定回数各メッセージを更新した後、チェック一変数メッセージと受信データとから送信データの推定結果を得る（例えば、非特許文献 2および非特許文献 3参照。）。

[0006] 非特許文献 1 :ロバート 'ギャラガ (Robert G. Gallager)著、「口一'デンシティノリティ'チェックコーズ（Low— Density Parity -Check Codes)」、（米国）、ェムアイティ^ ~ ·プレス（MIT Press)、 1963年、 p. 39— 56

非特許文献 2 :デビッド 'マッカイ（David J. C. MacKay)著、「ダットエラ^ ~ ·コレクティングコーズベーストオンベリースパースメトリシイーズ（Good Error — Correcting し odes Based on Very sparse Matrices)、 (米国)、 ,ィトリプノレイ一トランザクションズオンインフォメーションセオリー（IEEE Transactio ns on formation Theory；)、 Vol. 45、 No2、 1999年 3月、 p399— 431 非特許文献 3 :ジング 'チェン (Jinghu Chen)、マーク'フォッソリア（Marc P. C.

Fossorier)著、「-ァォプティマムュ-ヴアーサルビリーフプロパゲーションベーストデコーディングォブローデンシティノリティチェックコーズ（Near Op timun Universal Beliei Propagation Based Decoding of Low— Densi ty Parity Check Codes)」、（米国）、アイトリプルィートランザクションズオンコ^ュニケーションス (IEEE Transactions on Communications)、 Vol. 50、 N o. 3、 2002年 3月、 p. 406 -414

発明の開示

発明が解決しょうとする課題

[0007] 低密度パリティ検査符号の復号方式の技術的な問題点として、復号処理の過程で生じるデータの記憶用に多くのランダムアクセスメモリ（RAM)を必要とする点や、 RA Mのアクセス速度によって復号処理全体の速度が制限される点などがある。

[0008] 具体的には、低密度パリティ検査符号の復号処理は、 2種類の処理装置によるメッセージの更新からなり、メッセージを一時的に蓄えておく記憶装置は必要不可欠である。そして、検査行列中の 1の数に比例した個数のメッセージがあり、これを記憶装置としての RAMが保持した場合、多くの RAMが必要になり、復号処理のスループットが RAMへのアクセス速度で制限されるという問題がある。

[0009] また、 RAMの個数を削減するためには同時アクセス可能なメッセージの制限を伴うため、メッセージ更新のスケジュールや、アドレス生成を細力べ調整する必要があり、装置構成が複雑となるという問題がある。

[0010] そこで、本発明は、低密度パリティ検査符号の復号処理を高速に行い、構成が単純で小規模な復号装置および復号装置を含む受信装置を提供することを目的とする課題を解決するための手段

本発明による復号装置は、誤り訂正符号化方式における疑似巡回型低密度パリティ検査符号を復号し、復号結果である推定送信ビット列を出力する復号装置であつて、複数のレジスタを有する所定の段数のフィードバックシフトレジスタを複数個含み、受信データ列を入力し、対数尤度比と事前値との和を含むデータである変数ーチエックメッセージと、推定送信ビット列とを生成して出力する変数チェックメッセージ生成手段と、複数のレジスタを有する所定の段数のフィードバックシフトレジスタを複数個含み、変数チェックメッセージ生成手段が出力した変数チェックメッセージが入力されると、入力された変数チェックメッセージに応じて生成したデータを含むチェック一変数メッセージを出力するチェック一変数メッセージ生成手段と、チェック一変数メッセージ生成手段が出力したチェック一変数メッセージが含む所定のデータに、予め決められた定数を乗じて変数チェックメッセージ生成手段に入力する正規化演算手段とを備え、変数チェックメッセージ生成手段は、当該変数チェックメッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタに保存されたデータのうち、所定のデータに、チェック一変数メッセージ生成手段の出力に対応するデータを加算して次の段のレジスタに保存し、所定のタイミングで、レジスタが保存しているデータである変数チェックメッセージおよび推定送信ビット列を出力する変数チェック演算手段を含み、チェック一変数メッセージ生成手段は、当該チェック一変数メッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタに保存されたデータのうちの 2つと、変数チェックメッセージ生成手段が出力したデータとのうち、値が最も小さいデータと、 2番目に小さいデータとを選択して次の段のレジスタに保存し、所定のタイミングで、レジスタが保存しているデータをチェック一変数メッセージとして出力するチェック変数演算手段を含み、変数チェック演算手段は、変数—チェックメッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタ間にそれぞれ設置され、チェック—変数演算手段は、チェック—変数メッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタ間にそれぞれ設置されることを特徴とする。

[0012] 変数チェックメッセージ生成手段は、当該変数チェックメッセージ生成手段が含むフィードバックシフトレジスタの動作クロックに同期した第 1のクロックカウンタを含み、チェック一変数メッセージ生成手段は、当該チェック一変数メッセージ生成手段が含むフィードバックシフトレジスタの動作クロックに同期した第 2のクロックカウンタを含み、変数チェック演算手段は、変数チェックメッセージ生成手段が含むレジスタに保存されたデータの一部に加算するデータを、第 1のクロックカウンタの値に応じて選択し、チェック一変数メッセージ生成手段のレジスタは、第 2のクロックカウンタがカウントした値を記憶し、チェック一変数演算手段は、変数チェックメッセージ生成手段の出力に対応するデータが最も小さ!/、値となった時に、レジスタが記憶して!/、る第 2のクロックカウンタがカウントした値に対応する数値を出力して、次の段のレジスタに保存してもよい。

[0013] 変数チェックメッセージ生成手段は、当該変数チェックメッセージ生成手段が含むフィードバックシフトレジスタの動作クロックに同期した第 1のクロックカウンタを含み、チェック一変数メッセージ生成手段は、当該チェック一変数メッセージ生成手段が含むフィードバックシフトレジスタの動作クロックに同期した第 2のクロックカウンタを含み、変数チェック演算手段は、変数チェックメッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタに保存されたデータの一部に加算するデータを第 1のクロックカウンタの値と、変数チェックメッセージ生成手段のレジスタに割り当てられた数値とに応じて選択し、チェック一変数メッセージ生成手段のレジスタは、第 2のクロックカウンタがカウントした値を記憶し、チェック—変数演算手段は、変数— チェックメッセージ生成手段の出力に対応するデータが最も小さい値となった時に、レジスタが記憶している第 2のクロックカウンタがカウントした値と、変数一チェックメッセージ生成手段のレジスタに割り当てられた数値との組を出力して、次の段のレジスタに保存してもよい。

[0014] 変数チェックメッセージ生成手段、およびチェック一変数メッセージ生成手段は、変数チェックメッセージの生成および出力と、チェック一変数メッセージの生成および出力とをそれぞれ所定の回数繰り返し、変数チェックメッセージ生成手段は、所定の回数変数チェックメッセージの生成を繰り返してから、推定送信ビット列を出力してちょい。

[0015] 変数チェックメッセージ生成手段は、疑似巡回型低密度パリティ検査符号の検査行列を構成する巡回行列のサイズと同数のレジスタと変数チェック演算手段とをそれぞれ含み、チェック一変数メッセージ生成手段は、疑似巡回型低密度パリティ検査符号の検査行列を構成する巡回行列のサイズと同数のレジスタとチェック一変数演算手段とそれぞれを含んでもょヽ。

[0016] 本発明による受信装置は、誤り訂正符号化方式における疑似巡回型低密度パリティ検査符号を復号し、推定送信ビット列を出力する復号装置を備えた受信装置であつて、受信した情報を復調して出力する復調器と、復調器の出力データを復号装置に応じた形式の入力データに変換し、フレーム同期をとつて復号装置に出力する同期制御データ変換装置とを備え、復号装置は、複数のレジスタを有する所定の段数のフィードバックシフトレジスタを複数個含み、受信データ列を入力し、対数尤度比と事前値との和を含むデータである変数チェックメッセージと、推定送信ビット列とを生成して出力する変数チェックメッセージ生成手段と、複数のレジスタを有する所定の段数のフィードバックシフトレジスタを複数個含み、変数—チェックメッセージ生成手段が出力した変数チェックメッセージが入力されると、入力された変数ーチエックメッセージに応じて生成したデータを含むチェック一変数メッセージを出力するチェック一変数メッセージ生成手段と、チェック一変数メッセージ生成手段が出力したチェック変数メッセージが含む所定のデータに、予め決められた定数を乗じて変数チェックメッセージ生成手段に入力する正規ィヒ演算手段とを含み、変数ーチエツクメッセージ生成手段は、当該変数—チェックメッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタに保存されたデータのうち、所定のデータに、チェック変数メッセージ生成手段の出力に対応するデータを加算して次の段のレジスタに保存し、所定のタイミングで、レジスタが保存しているデータである変数ーチエツクメッセージおよび推定送信ビット列を出力する変数チェック演算手段を含み、チエック一変数メッセージ生成手段は、当該チェック一変数メッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタに保存されたデータのうちの 2つと、変数チェックメッセージ生成手段が出力したデータとのうち、値が最も小さいデータと

、 2番目に小さいデータとを選択して次の段のレジスタに保存し、所定のタイミングで、レジスタが保存して、るデータをチェック変数メッセージとして出力するチェック変数演算手段を含み、変数ーチック演算手段は、変数ーチックメッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタ間にそれぞれ設置され、チェック—変数演算手段は、チェック—変数メッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタ間にそれぞれ設置されることを特徴とする。

発明の効果

[0017] 本発明によれば、メッセージを一時的に蓄えておくための記憶装置 (RAM)を使用しない構成としたため、高速で低密度ノリティ検査符号の復号処理を行うことができる。また RAMのアドレス生成制御等が不要とされ、制御、構成を簡易化している。

[0018] また、チェック—変数演算手段が、変数—チェックメッセージ生成手段の出力に対応するデータが最も小さ、値となった時に、レジスタが記憶してヽる第 2のクロックカウンタがカウントした値に対応する数値を出力するように構成されて！ヽる場合には、復号装置全体の装置規模を縮小することができる。

[0019] また、チェック—変数演算手段が、変数—チェックメッセージ生成手段の出力に対応するデータが最も小さ、値となった時に、レジスタが記憶してヽる第 2のクロックカウンタがカウントした値と、変数チェックメッセージ生成手段のレジスタに割り当てられた数値との組を出力するのように構成されている場合には、高精度なチェック一変数メッセージを生成することができる。

図面の簡単な説明

[0020] [図 1]本発明による復号装置の第 1の実施の形態の一構成例を示すブロック図である

[図 2]変数チェックメッセージ生成部の一構成例を示すブロック図である。

[図 3]変数チェックレジスタブロックの一構成例を示すブロック図である。

[図 4]変数—チェック演算器ブロックの一構成例を示すブロック図である。

[図 5]チェック一変数メッセージ生成部の一構成例を示すブロック図である。

[図 6]チェック一変数レジスタブロックの一構成例を示すブロック図である。 [図 7]チェック—変数演算器ブロックの一構成例を示すブロック図である。

圆 8]復号装置全体の動作を示す説明図である。

[図 9]RAMを用いた低密度パリティ検査符号の復号装置の一構成例を示すブロック図である。

[図 10]簡単ィ匕した変数チェック演算器ブロックの一構成例を示すブロック図である

[図 11]簡単ィ匕したチェック一変数演算器ブロックの一構成例を示すブロック図である圆 12]本発明の復号装置を使用したデータ通信 (蓄積)装置の一構成例を示すプロック図である。

符号の説明

変数ーテエックメッセ、ージ生成部

12 チェック一変数メッセ、ージ生成部

13 正規化演算部

21 変数チェックレジスタブロック

22、 52 カウンタブロック

23、 41、 101 加算器

31、 61 レジスタ

32 変数チェック演算器ブロック

33、 63 結線スィッチ

34、 64 出力スィッチ

42、 102 正負反転装置

43、 73、 74、 113 セレクタ

44、 71、 72、 111、 112 比較器

45、 75、 103、 114 XORゲート

51 チェック一変数レジスタブロック

62 チェック変数演算器ブロック

81 変数ノード処理装置 82 アドレス生成制御装置

83 チックノード処理装置

84 メッセージメモリブロック

121 データ送信装置

122 符号化装置

123、 127 同期制御 'データ変換装置

124 変調器

125 データ受信装置

126 復調器

128 復号装置

発明を実施するための最良の形態

[0022] 実施の形態 1.

本発明の復号装置の第 1の実施の形態について、図面を参照して説明する。図 1 は、本発明による復号装置の第 1の実施の形態の一構成例を示すブロック図である。

[0023] 本発明による復号装置は、変数チェックメッセージ生成部（変数チェックメッセージ生成手段） 11、チェック一変数メッセージ生成部（チェック一変数メッセージ生成手段） 12、および正規化演算部 (正規化演算手段） 13を含む。

[0024] 変数—チェックメッセージ生成部 11には、復号装置が接続されている通信回線から、受信データ系列が入力される。一般に、受信データには雑音などによる誤りが生じているため、復号装置は、送信ビット列を推定し、推定した送信ビット列である推定送信ビット列を出力する。

[0025] 擬似巡回型低密度パリティ検査符号は検査行列の形によって特徴づけられる。擬似巡回型低密度パリティ検査符号の検査行列は、（式 1)に示すように a X a巡回行列を成分とする m X nブロック行列となる（a, m, nは正の整数を表している）。

[0026] [数 1]

[0027] ここで（式 1)の Hi, jは次の（式 2)に記した a X a巡回行列を表して!/、る。（iは 0から m

— 1の間の整数を表し、 jは 0力 n— 1の間の整数を表して!/、る）。

[0028] [数 2]

[0029] 巡回行列は、（式 2)に示したように、第 2行目の行ベクトルが第 1行目の行ベクトルを 1ビット左に巡回したものである。以下、第 k行目の列ベクトルは（kは 2から nの間の整数を表している）、第 1行目の行ベクトルを k— 1ビット左に巡回したものである。

[0030] 以下、検査行列が (式 1)の行列となる擬似巡回型の低密度パリティ検査符号の復号装置について説明する。

[0031] 変数チェックメッセージ生成部 11には、通信回線から入力される受信データ系列、および正規化演算部 13を介してチェック変数メッセージ生成部 12の出力が入力される。チェック一変数メッセージ生成部 12の出力は、検査行列の行ブロック数 m と同数の種類に分類されたデータ系列力もなる。なお、チェック一変数メッセージ生成部 12の出力については後述する。

[0032] 図 2は、変数—チェックメッセージ生成部 11の一構成例を示すブロック図である。変数チェックメッセージ生成部 11は、検査行列の列ブロックの総数 nと同数の変数チェックレジスタブロック 21と、カロ算器 23と、変数一チェックレジスタブロック 21が含むレジスタ 31のクロックに同期したカウンタであるカウンタブロック（第 1のクロックカウンタ） 22を含む。

[0033] 各変数チェックレジスタブロック 21へは、正規化演算部 13を介して、後述するチエック一変数メッセージ生成部 12の出力が入力される。そして、各変数一チェックレジスタブロック 21の出力は、その変数一チェックレジスタブロック 21に対応する検査行列の列ブロックに相当する、各受信データ列の一部分に加算器 23で加算され、その加算結果が変数チェックメッセージ生成部 11の出力になる。変数チェックレジスタブロック 21は、検査行列の列ブロックの総数 nと同数あり、変数チェックメッセ一ジ生成部 11の出力は、各変数チェックレジスタブロック 21の出力に対応した n個の系統からなる。

[0034] 図 3は、変数—チェックレジスタブロック 21の一構成例を示すブロック図である。変数—チェックレジスタブロック 21は、検査行列を構成する巡回行列のサイズと同数の a個のレジスタ 31と、レジスタ 31間に配置された変数—チェック演算器ブロック（変数 —チェック演算手段） 32と、結線スィッチ 33と、出力スィッチ 34とを含む。なお、巡回行列のサイズとは巡回行列の行数または列数をいう。ここで、巡回行列は正方行列なので行数と列数とは同じである。

[0035] 各レジスタ 31は、各変数—チェック演算器ブロック 32を介して直列に接続されている。そして、最後段のレジスタ 31に出力スィッチ 34が接続されている。出力スィッチ 3 4は、最後段のレジスタ 31の出力を、最前段のレジスタ 31の入力にフィードバックし、所定の回数フィードバックすると加算器 23に出力するように切り替える。

[0036] なお、レジスタの出力が後段のレジスタに入力されるように直列に接続され、最後段のレジスタの出力を最前段のレジスタの入力にフィードバックするように接続されて!ヽるブロックを、フィードバックシフトレジスタと、う。

[0037] 変数チェックレジスタブロック 21には、検査行列の行ブロック数と同数の m系統のデータ列が入力され、すべてのデータが入力されると、出力スィッチ 34が切り替わり、 a個のレジスタ 31が保存しているデータの一部を順次出力する。

[0038] 結線スィッチ 33は、変数チェックレジスタブロック 21への入力を変数チェック演算器ブロック 32に入力する力否かを、検査行列によって予め定められた m個のそれぞれ力ビットからなるビット列 h h · · · , h ⁽ⁱ⁾によって定める（iは 0から m— 1

0 1 a- 1

の間の整数を表している）。すなわち、結線スィッチ 33は、変数一チェックレジスタブロック 21の入力端（図示せず）と、各変数チェック演算器ブロック 32との間を結線するか否かによって、変数チェックレジスタブロック 21への入力を変数チェック演算器ブロック 32に入力する力否かを定める。

[0039] 具体的には、例えば、 h ⁽ⁱ⁾が 1であった時は、図 3において、 h ⁽ⁱ⁾と記された部分を

k k

結線し、 0であった時は h ⁽ⁱ⁾と記された部分を結線しない (kは、 0から a— 1の間の整

k

数を表している）。変数一チェックレジスタブロック 21は、結線数と同じ数の変数ーチエック演算器ブロック 32を含む。この m個の aビットのビット列 h ⁽ⁱ)、 h ^ω、 · · ·、 h ⁽ⁱ⁾ (

0 1 a- 1 i=0, 1, · · · , m—l)の選択方法については後述する。

[0040] 図 4は、変数—チェック演算器ブロック 32の一構成例を示すブロック図である。変数チェック演算器は、加算器 41、比較器 44、セレクタ 43、正負反転装置 42、および XORゲート 45を含む。変数チェック演算器ブロック 32の動作については後述する

[0041] 図 5は、チェック—変数メッセージ生成部 12の一構成例を示すブロック図である。チエック一変数メッセージ生成部 12は、検査行列の行ブロックの総数 mと同数のチエツク変数レジスタブロック 51と、チェック変数レジスタブロック 51が含むレジスタ 61 のクロックに同期したカウンタであるカウンタブロック（第 2のクロックカウンタ） 52を含む。

[0042] 各チェック一変数レジスタブロック 51の入力は、変数チェックメッセージ生成部 1 1の出力である。すなわち、変数—チェックメッセージ生成部 11の各チェック—変数レジスタブロック 21の出力は、加算器 23を介してチェック―変数メッセージ生成部 11 に入力される。

[0043] チェック一変数レジスタブロック 51は、検査行列の行ブロック数 mと同数あり、チエツク変数メッセージ生成部 11の出力は、各チェック変数レジスタブロック 51の出力に対応した m個の系統カゝらなる。

[0044] 図 6は、チェック—変数レジスタブロック 51の一構成例を示すブロック図である。チエック変数レジスタブロック 51は、検査行列を構成する巡回行列のサイズと同数の a個のレジスタ 61と、レジスタ 61間に設置されたチェック一変数演算器ブロック (チェック—変数演算手段） 62と、結線スィッチ 63と、出力スィッチ 64とを含む。

[0045] 各レジスタ 61は、各チェック—変数演算器ブロック 62を介して直列に接続されている。そして、最後段のレジスタ 61に出力スィッチ 64が接続されている。出力スィッチ 6 4は、最後段のレジスタ 61の出力を、最前段のレジスタ 61の入力にフィードバックし、所定の回数フィードバックすると、正規化演算部 13に出力するように切り替える。

[0046] チェック一変数レジスタブロック 51には、検査行列の行ブロック数と同数の m系統のデータ列が入力され、すべてのデータが入力されると、出力スィッチ 64が切り替わり、 a個のレジスタ 61が保存しているデータを順次出力する。

[0047] 結線スィッチ 63は、チェック一変数レジスタブロック 51への入力をチェック一変数演算器ブロック 62に入力する力否かを、検査行列によって予め定められた、 n個の各々力ビットからなるビット列 g g ^(j) , · · · , g ^α)によって定める (jは 0から η— 1の間

0 1 a- 1

の整数を表している）。すなわち、結線スィッチ 63は、チェック一変数レジスタブロック 51の入力端（図示せず）と、各チェック一変数演算器ブロック 62との間を結線するか否かによって、チェック変数レジスタブロック 51への入力をチェック変数演算器ブロック 62に入力するか否かを定める。

[0048] 具体的には、例えば、 g ^ϋ)が 1であった時は、図 6において、 g ^ϋ)と記された部分を

k k

結線し、 0であった時は g ^G)と記された部分を結線しない (kは、 0から a— 1間の整数

k

を表している）。チェック—変数演算器ブロック 62は、結線数と同じ数のチェック—変数演算器を含む。この n個の aビットのビット列 g g ^α) , · · · , g ^a) (j = 0, 1, · · · ,

0 1 a- 1

n- 1)の選択方法につ!、ては後述する。

[0049] 図 7は、チェック一変数演算器ブロック 62の一構成例を示すブロック図である。チェック—変数演算器ブロック 62は、比較器 71および 72と、セレクタ 73および 74と、 XO Rゲート 75とを含む。チェック一変数演算器ブロック 62の動作については後述する。

[0050] 本発明の復号装置は、変数—チェックメッセージ生成部 11の出力をチェック一変数メッセージ生成部 12に入力し、チェック変数メッセージ生成部 12の出力を変数 —チェックメッセージ生成部 11に入力する。以下、この処理を所定の回数繰り返した後、変数チェックメッセージ生成部 11の出力を硬判定して得られるビット系列を、推定送信ビット列として復号装置の出力とする。一回の繰り返し処理には 2 X aクロックを要し (aは検査行列を構成する巡回行列のサイズ)、 2XaX繰り返し回数分のクロックで復号処理を終える。

[0051] 前述した変数チェックレジスタブロック 21の結線を定める m個の aビット列の選択について説明する。

[0052] 前述したように、変数チェックレジスタブロック 21は、検査行列の列ブロックの総数 nと同数あり、その各々は検査行列の列ブロックに対応している。（式 1)および (式 2)に示すように、第 j列ブロック (jは 0から n—1の間の整数を表している）は m個の aX a巡回行列 H , H , ···, H 力なり、これらの巡回行列の各行ベクトルは、（f

0, ] 1， ] m-1, ]

(0, j) f (0，j) ··· f (0，j)、 (f (1, j) f (l，j) ··· f (1, j)\ ··· (f (m-1, j) f (m-1, j)

0 , 1 , , a-1 , 0 , 1 , , a-1 , , 0 , 1

, ···, f ^(m_1'^j))を巡回シフトしたものに一致する。変数一チェックレジスタブロック a— 1

21の結線を定める m個の aビット列 h ⁽ⁱ)， h ⁽ⁱ)， ···， h ⁽ⁱ)(i=0， 1， ···， m— 1)は

0 1 a-1

、上記の行ベクトルを用いて、次の（式 3)によって決定される。

[0053] [数 3]

0J,--,a-1; i = 0,U— ,m-1; --(3)

[0054] 以上のように、 n個の変数チェックレジスタブロック 21における結線は、それが対応する検査行列の列ブロックに依存している。以下ではこれらを区別し、検査行列の第 j列ブロック (jは 0から n—1の間の整数を表している）に対応する結線を h と記

k

す。

[0055] 次に、各変数チェックレジスタブロック 21において、レジスタ 31に保存、更新される情報 (データ）について説明する。レジスタ 31に保存、更新される情報は、メッセ一ジ部分、およびその他の 1ビットによって構成される。メッセージ部分は、変数—チェックメッセージ (VCメッセージ）に相当するデータであり、その他の 1ビット部分は、前回の繰り返し処理において変数チェック演算器ブロック 32が計算したメッセージ部分のデータの正負を表す。これらのデータの詳細については後述する。

[0056] 前述したチェック一変数レジスタブロック 51の結線を定める n個の aビット列の選択について説明する。前述したように、チェック—変数レジスタブロック 51は、検査行列の行ブロックの総数 _mと同数あり、それらはそれぞれ検査行列の行ブロックに対応している。

[0057] (式 1)および (式 2)に示すように、第 i行ブロック (iは 0から m— 1の間の整数を表している）は n個の a X a巡回行列 H , H , ···, H _ 力なり、これらの巡回行列の各行べ外ルは (f ⁽ⁱ'⁰⁾, f ⁽ⁱ'⁰⁾,…， f ⁽ⁱ'⁰⁾), (f (い)， f ("), ···, f (い))， ...

0 1 a-1 0 1 a-1

, _(f α,η-υ, _f (i.n-D₎ f -"）を巡回シフトしたものに一致する。

0 1 a-1

[0058] 前述したチェック一変数レジスタブロック 51の結線を定める n個の aビット列 g ^G), g ^(j

O 1

⁾ , ···, g ⁽ⁱ⁾(j = 0, 1, ···, n— 1)は、上記の行ベクトルを用いて、次の（式 4)によ a— 1

つて決定される。

[0059] 画

^ " 。， k二 0,1,…，。一 1; j=〇，い-, n— 1; -(4)

[0060] 以上のように、 n個のチェック一変数レジスタブロック 51における結線は、それが対応する検査行列の行ブロックに依存している。以下ではこれらを区別し、検査行列の第 i列ブロック (iは 0から m—1の間の整数を表している）に対応する結線を g と記 k す。

[0061] 次に、各チェック一変数レジスタブロック 51において、レジスタ 61に保存、更新される情報 (データ）について説明する。レジスタ 61に保存、更新される情報はメッセージ部分、クロックカウンタの値、およびその他の 1ビットによって構成される。メッセージ部分は、チェック一変数メッセージ (CVメッセージ）に相当するデータである。 [0062] また、その他の 1ビット部分は変数—チェックメッセージ生成部 11によって算出され、チェック変数メッセージ生成部 12に入力されたメッセージの硬判定結果（ 1ビットで量子化したもの）に対するシンドロームであり、これらの値がすべて 0であった場合、変数チェックメッセージ生成部 11で算出されたメッセージの硬判定結果は符号語となり、復号装置が出力する推定送信ビット列になる。これらのデータの詳細については後述する。

[0063] 次に、本発明の第 1の実施の形態の動作について説明する。まず、変数—チェックメッセージ生成部 11の入力および出力と、チェック変数メッセージ生成部 12の入力および出力とについて説明する。チェック一変数メッセージ生成部 12の出力データは、正規化演算部 13を介して、変数—チェックメッセージ生成部 11に入力される。

[0064] このチェック一変数メッセージ生成部 12の出力データは 4つの種類に大別され、これらをそれぞれ、 L (^s)、 L ^ω、 P (s, t)、および (s, t)と記す。ここで、 sは 0から t, 1 t, 2 2

m—1の間の整数を表し、 tは 0から a— 1の間の整数を表している。 L (^S)、L ^(s)は、 t, 1 t, 2 チェック一変数メッセージに相当するデータである。 P (s, t)は、チェック一変数メッ

2

セージ生成部 12の入力データ（変数チェックメッセージ生成部 11の出力データ）の硬判定結果 (例えば、最上位ビット）と、（式 1)の検査行列との積を示す 1ビットのデータである。

[0065] μ (s, t)は、計算の精度に応じて使い分ける。具体的には、最も高い計算精度を要求する場合には、 μ (s, t)は 2つの整数の組を表すデータとし、それよりも粗い計算精度で十分な場合には、 μ (s, t)は 1つの整数を表すデータとする。さらに粗い計算精度で十分な場合には、 μ (s, t)のデータを使用しない。計算精度が粗くなるに従つて、 μ (s, t)のデータ量が少なくなるため、装置規模は小さくなるという関係にある。

[0066] 以下、； z (s, t)が 2つの整数の組を表す、最も精度が高！、場合にっ、て説明する。

μ (s, t)については後述する。

[0067] 正規ィ匕演算部 13には、チェック—変数メッセージ生成部 12の出力データ L ^(s)、 L t, 1

^(s\ P (s, t)、および (s, t)が入力される。正規ィ匕演算部 13は、 P (s, t)および t, 2 2 2

μ (s, t)については、入力と全く同じデータをそのまま出力し、 L ^ωおよび L (s)に t, 1 t, 2 ついては、予め定められた定数 αを乗じた a L ^ω、および a L )を出力する。

t, 1 t, 2 [0068] 従って、実際には図 1に示すように、チェック一変数メッセージ生成部 12の出力データ L (^s)、 L ^(s)、 P (s, t)、および (s, t)は、そのまま変数チェックメッセージ t, 1 t, 2 2

生成装置に入力されるのではなぐ正規ィ匕演算部 13を介して、ひ L ^(s\ a L ^(s)、 t, 1 t, 2

P (s, t)、および (s, t)が変数一チェックメッセージ生成部 1 1に入力されることに

2

なる。

[0069] なお、以下の説明にお、ては、記号の乱用を防ぐため、この記述（定数 aを乗じた記述）を省略し、変数—チェックメッセージ生成部 11に入力されるデータを、チェック一変数メッセージ生成部 12の出力データの記法である L (^S)、L (^s)、P (s, t)、お t, 1 t, 2 2 よび (s, t)で表記する。

[0070] 変数チェックメッセージ生成部 11の入力データは、チェック一変数メッセージ生成部 12の出力と、通信路の出力 F (iは 0から na— 1の間の整数を表している）とである。

[0071] チェック一変数メッセージ生成部 12は、前述のように、検査行列（式 1)の行ブロックの総数 mと同数のチェック一変数レジスタブロック 51を含み、第 s番目のチェック一変数レジスタブロック 51の時刻 tにおける出力は、 L (^s)、 L (^s)、 P (s, t)、および (s t, 1 t, 2 2

, t)になる（sは 0から m—lの間の整数を表し、 tは 0から a— 1の間の整数を表している）。これらは、出力時にチェック一変数レジスタブロック 51において、各レジスタ 61 が保存して、るデータである。

[0072] 変数—チェックメッセージ生成部 11の出力は、チェック—変数メッセージ生成部 12 の入力データになる。この入力データを Z ⁽¹⁾と記す。ここで 1は 0から n— 1の間の整数を表し、 rは 0から a— 1の間の整数を表している。変数—チェックメッセージ生成部 11 は、前述のように、検査行列（式 1)の列ブロックの総数 nと同数の変数チェックレジスタブロック 21を含み、第 1番目の変数一チェックレジスタブロック 21における r番目の出力が Z ⁽¹⁾となり（1は 0から n— 1の間の整数を表し、 rは 0から a— 1の間の整数を表している）、 Z ⁽¹⁾および後述する 1ビットの情報 P が、出力時に変数—チェックレジスタブロック 21にお!/、て各レジスタ 31が保存して!/、るデータである。

[0073] 変数—チェックメッセージ生成部 11の動作について説明する。変数—チェックメッセージ生成部 11には、前述のように、 L (^s)、 L ^ω、 P (s, t)、 μ (s, t)、および通信路の出力 F (iは 0から na— 1の間の整数を表し、 sは 0から m— 1の間の整数表し、 t は 0から a— 1の間の整数を表している）が入力される。そして、変数—チェックメッセージ生成部 11は、次の（式 5)を用いて、 Z ⁽¹⁾を算出する (1は 0から n— 1の間の整数を表し、 rは 0から a— 1の間の整数を表している）。

[0074] [数 5]

,(0

Z_r

[0075] なお、（式 5)において、第 1項が、対数尤度比を示し、第 2項が事前値を示している。ここで、各 P は 1ビットのデータであり、変数—チェックメッセージ生成部 11における変数—チェックレジスタブロック 21の各レジスタ 31が予め保存している。変数— チェックメッセージ生成部 11は、（式 5)を用いて変数—チェックメッセージデータ Ζ ⁽¹⁾ を算出する（1は 0から η—1の間の整数を表し、 rは 0から a— 1の間の整数を表している）とともに、算出した^ ⁽¹⁾を用いて、 P ⁽"を、次の（式 6)によって更新する。

[0076] [数 6]

[0077] すなわち、 P ^{(l r)} i Z ⁽¹⁾の最上位ビットに相当する 1ビットのデータであり、このデ一タの列 (ビット列）が、推定送信ビット列として、復号装置から出力される。

[0078] 変数—チェックレジスタブロック 21の動作について説明する。変数—チェックメッセージ生成部 11は、検査行列（式 1)の列ブロックの総数 nと同数の変数チヱックレジスタブロック 21を有し、各変数—チェックレジスタブロック 21は、検査行列を構成する巡回行列のサイズと同数の a個のレジスタ 31を有する。

[0079] ここで、第 1番目の変数チェックレジスタブロック 21における第 r番目のレジスタ 31 に保存されて、るメッセージデータの初期状態（時刻 0における値)を Z ⁽¹⁾ (a)と記し、時刻 a— jにおけるメッセージデータを Z ⁽¹⁾ (j)と記すことにする（1は 0から n— 1の間の整数を表し、 rは 0から a— 1の間の整数を表し、 jは 0力も a— 1の間の整数を表している）。初期状態を、 Z ⁽¹⁾ (a) =0とすると、時刻 a-jにおけるメッセージデータは、時刻 a j— 1におけるメッセージデータから、次の（式 7)によって計算される。

[0080] [数 7]

(j)-Z_rl(j + 1)+ (― ' (し ' 」) h_r ⁽ⁱ'°

i=0

( r-j)+ (i.j)

— 一 1 )P， (し r+1)_j+,®P₂(U) "） I ⁰⁾,

'2 ——₍₇₎

[0081] ここで、（式 7)の記号 P ⁽"は、初期状態 (時刻 0における値)を P ⁽¹'^r) =P ⁽"とし

1 ] 1 1

、時刻 a-jにおいて、次の（式 8)によって更新される。

[0082] [数 8]

Ρ ί, Γ^-Ρ^ί, Γ )^ -―- (8)

[0083] 変数—チェックメッセージ生成部 11の、第 1番目の変数—チェックレジスタブロック 2 1において、時刻 a-jに第 r番目のレジスタ 31に保存されているデータは、 Z ⁽¹⁾ (j)と P (¹' ^r)とであり、これらを各時刻毎に (式 7)と (式 8)によって更新する処理を行う装置が

1 ]

、図 4に示した変数―チェック演算器ブロック 32である。

[0084] 変数—チェック演算器ブロック 32について説明する。変数—チェック演算器ブロック 32には、 cnt、、 L、 L、 P、 P 、および Z が入力される。具体的には、比較

1 2 2 1-in in

器 44には、 cntととが入力される。セレクタ 43には、 L、 L、および比較器 44の出力が入力される。 XORゲート 45には、 P、および P が入力される。正負反転装置

2 1 -in

42には、セレクタ 43の出力と、 XORゲート 45の出力とが入力される。加算器 41には、正負反転装置 42の出力と、 Z とが入力される。

m

[0085] 従って、比較器 44に入力されたクロックカウンタの値である cntと、レジスタ 31に割り当てられた 0から n— 1の間の整数との比較結果に応じて、セレクタ 43が選択した L または Lを、加算器 41が、 Z に加算する。

2 in

[0086] すなわち、クロックカウンタの値と、レジスタ 31に割り当てられた 0から n—1の間の整数とに応じて、 Z に加算される値が選択される。

m

[0087] そして、、 L、 L、および Pは、それぞれ（式 7)の（i, j)、 L ^ω、 L (^s)、および

1 2 2 j, 1 j, 2

P (i, j)に対応し、 cntは、変数一チェックレジスタブロック 21毎に予め定められた 0

2

から n— 1の間の整数 1とクロックとに同期したカウンタの値に対応する 0から a— 1の間の整数の組を表している。また、変数—チェック演算器ブロック 32は、入力 Z および in

P に対し、次の（式 9)、（式 10)に示す Z および P を出力する。

1—in 1— out 1― out

[0088] [数 9]

■1—- _ii_nn + (— ι)^ρ，—具 I cnt /の時

- (9 )

1一 out

ー in + し ₂ cnt二/の時

[0089] [数 10]

Pト out— ¹ 1— in ( 〇)

[0090] そして、出力された Z および P は、レジスタ 31を介して次の段の変数一チェ

1― out 1― out

ック演算器ブロック 32に、 Z および P としてそれぞれ入力される。

m 1— m

[0091] この変数チェック演算器ブロック 32を、第 1番目の変数チェックレジスタブロック 21における第 r番目のレジスタ 31と第 r+ 1番目のレジスタ 31との間に、 {h ， h , h ^(2,1), · · · , ¹"^-1，¹ に含まれる 1の数と同じ数だけ設置することで (1は 0から n— 1 の間の整数を表し、 rは 0から a— 1の間の整数を表している）、（式 7)に示した演算処理を実現することができる。

[0092] (式 7)と (式 8)との計算によって、時刻 aにおいて第 1番目の変数チェックレジスタブロック 21における第 r番目のレジスタ 31に保存されているメッセージデータ Z ⁽¹⁾ (0) と通信路出力 F との算術和が、次の（式 11)に示すように、（式 5)における Z ⁽¹⁾と一 la+r r 致する。

[0093] [数 11]

Z;° =F_la+r + Z;ⁱ⁾ (0 ) -- 01)

[0094] すべての入力データを入力し終えた時点（時刻 a)で、変数チェックメッセージ生成部 11の、第 1番目の変数—チェックレジスタブロック 21における、第 r番目のレジスタ 31に保存されているデータは、 Z ⁽¹⁾ (0)と P ⁽¹' ^r)とである。そして、その後、 Z ⁽¹⁾ (0)

r 1 0 r は、（式 11)を用いて加算され、チェック一変数メッセージ生成部 12に、各変数ーチエックレジスタブロック 21の第 0番目のレジスタ 31に保存されたデータが出力される。

[0095] 変数一チェックレジスタブロック 21は、出力と同時に、第 j + 1番目のレジスタ 31に保存されたデータを、第 j番目のレジスタ 31へシフトして (jは 0から a— 2の間の整数を表している）、第 0番目のレジスタ 31を通して順次出力する。そして、変数—チェックレジスタブロック 21は、第 a— 1番目のレジスタ 31のメッセージ部分を初期化し、他の 1ビットのデータ部分には、出力したメッセージデータ Z ⁽¹⁾から (式 6)によって導かれた 1ビットデータを入力することで、すべての出力が完了した時点で各レジスタ 31は初期化される。

[0096] このように、変数チェックメッセージ生成処理には、入力とそれに伴う処理に aクロック、出力に aクロックをそれぞれ要し、これらの動作を、それぞれ変数—チェックメッセージ生成部 11の入力処理モード、変数チェックメッセージ生成部 11の出力モードという。

[0097] 以上の処理により、図 2、図 3、図 4に示した各構成部によって、変数チェックメッセージ Z ⁽¹⁾は、 RAMを使用することなぐレジスタ 31とレジスタ 31間に設置された主に加算器 41からなる変数—チェック演算器ブロック 32によって算出される。 [0098] 次に、チェック—変数メッセージ生成部 12の動作について説明する。チェック—変数メッセージ生成部 12の出力は、正規化演算部 13を介して変数チェックメッセ一

(s)

ジ生成部 11に入力される。前述したように、これらのデータを L (^S)

1 、L

t, 2 、P (s, t 2

)、および（s, t)と記す（sは 0から m— 1の間の整数を表し、 tは 0から a— 1の間の整数を表している）。

[0099] チェック一変数メッセージ生成部 12は、前述したように、検査行列（式 1)の列ブロックの総数 mと同数のチェック—変数レジスタブロック 51を有し、第 s番目の変数—チヱックレジスタブロック 51における a— 1—t番目の出力力 L (^s)、 L (^s)、 P (s, t)、お t, 1 t, 2 2 よび (s, t)となる（sは 0から m— 1の間の整数を表し、 tは 0から a— 1の間の整数を表している）。そして、これらが、出力時にチェック一変数レジスタブロック 12において、各レジスタ 61に保存されているデータになる。

[0100] チェック一変数メッセージ生成部 12は、前述したように、変数チェックメッセージ生成部 11の出力 Z ⁽¹⁾が入力され (1は 0から n— 1の間の整数を表し、 rは 0から a— 1の

(s)

間の整数を表している）、次の（式 12)および（式 13)によって L および L ^(s)を算

1 t, 2 出する。

[0101] [数 12]

I (S) (s)

(12)

[0102] [数 13]

I (s) (s) I (s)

(13)

Lt, ₂ ^L t,l

(s)

[0103] で、 W ^ωは次の (式 14)に示す集合を表す。すなわち、 L wは (式 14)の集合

(s) (s)

W ^(s)の要素の中で値が最小のものとなり、 L は集合 W の要素の中で、値が 2 t t, 2 t

番目に/ J、さいものとなる。

[0104] [数 14] W 二 {| Z | ： f_t( =1，0≤:ί <η，0≤Κα}…- (14)

[0105] なお、 I Ζ ^ω I は Ζ ^ωの絶対値を表す。また、 P (s, t)を次の (式 15)によって算出 j j 2

する。

[0106] [数 15]

P₂(s, t )

f 」） p u ) -… - (

j=O i=o

[0107] ここで、（式 15)の各 P は、前述した (式 6)で示したように、 Z ⁽ⁱ⁾の正負を表す 1ビ

1 j

ットのデータである。このように、変数—チェックメッセージ生成部 11の出力 z ^α)はチエック変数メッセージ生成部 12に入力されるが、チェック変数メッセージ生成部 12の内部では、 Ζ ^α)の正負を表す 1ビット (最上位ビット）と、それ以外の絶対値を表すデータとに分割された形で処理される。

[0108] また、 μ (s, t)は、（式 14)の集合 W (^s)の要素の中で、その値が最小のものが I Z t

α⁾ Iである時 (すなわち、 L ^(s) = I z ^U) Iである時)、次の（式 16)を満たす。

[0109] [数 16]

S，t )二（え， ) —06)

[0110] チェック—変数レジスタブロック 51の動作について説明する。チェック—変数メッセージ生成部 12は、（式 1)に示した検査行列の行ブロックの総数 mと同数のチェック変数レジスタブロック 51を有し、各チェック—変数レジスタブロック 51は、検査行列を構成する巡回行列のサイズと同数の a個のレジスタ 61を有する。

[0111] ここで、第 s番目のチェック一変数レジスタブロック 51における第 t番目のレジスタ 61 に保存されているメッセージデータ部分の初期状態（時刻 0における値)を、 L ^(s) (0 ) , L ^(s) (0)と記し、 1ビットの情報 P (s, t)に相当するデータの初期状態を P (s, t) と記し、各データの時刻 jにおけるデータを、それぞれ L ^(s) (j)、 L (^s) (j)、 P (s, t)

0 t, 1 t, 2 2 と記す（sは 0から m— 1の間の整数を表し、 tは 0から a— 1の間の整数を表し、 jは 1から aの間の整数を表して!/、る）。

[0112] 初期状態として、 L ^(s) (0)tL ^(s)(0)とをレジスタ 61が表現できる最大の数とし、 t, 1 t, 2

P (s, t) =0とすると、時刻 jにおける各データは、時刻 j—1における各データから、

2 0

次の（式 17)、（式 18)および (式 19)によって計算される。

[0113] [数 17]

[0114] [数 18] : ₂(」） inW

」)}— ）

[0115] [数 19]

i=0

[0116] ここで、（式 17)および (式 18)の W ^(s)(j— l)は、次の（式 20)に示した集合を表している。

[0117] [数 20]

W

{|Z; : g(_t ^s'二 l，0≤K:n

u(L^s _t)— j— D'Li .j— 1)}… 。）

[0118] すなわち、（式 17)の L_t ^ (j)は W (^s)(j— 1)の要素の中で値が最小のものであり、（式 18)の L ^(s) (j)は W ^(s) (j— 1)の要素の中で、値が 2番目に小さいものである t, 2 t- 1

。すなわち、 W ^(s) (j— l)の要素の中で、値が最小のものと、値が 2番目に小さいものとが選択され、次の段のレジスタ 61に保存される。

[0119] (式 16)の（s, t)についても、同様に、時刻 0における初期状態を (s, t) 0とすると、時刻 jにおけるデータ（s, t)は、次の（式 21)によって算出される。

[0120] [数 21]

I (S )

^Lt, 1 : | Z Iぐ , 」ー1 )の時（s，t ) Cs)

( s , t j-i じ：, 1 ,（j— の時

(21)

[0121] チェック一変数メッセージ生成部 12の、第 s番目のチェック一変数レジスタブロック 5 1において、時刻 jに第 t番目のレジスタ 61に保存されているデータは L ^(s) (j)、 L (

t, 1 t, 2 s) (j)、 P (s, t)、および (s, t)であり、これらを各時刻毎に (式 17)、（式 18)、（式 1

2 j j

9)および (式 21)によって更新する処理を行うブロックがチェック一変数演算器ブロック 62である。

[0122] チェック—変数演算器ブロック 62について説明する。チェック—変数演算器ブロック 62には、 Z、 cnt、 P 、、 L 、および L が入力される。

2— in m 1— in 2— in

[0123] 具体的には、 XORゲート 75には、 P と Zの正負を示す情報 (Zの最上位ビット）と

2— in

が入力される。比較器 71には、 L と Zの絶対値 (Zの最上位以外のビット）とが入力

2— in

される。比較器 72には、 L と Zの絶対値とが入力される。セレクタ 73には、 Zの絶

1— m

対値、 L 、L 、および比較器 71の出力が入力され、比較器 71の出力結果に応

1—in 2— m

じて出力を切り替える。セレクタ 74には、 cnt、 μ 、および比較器 72の出力が入力さ

m

れ、比較器 72の出力結果に応じて出力を切り替える。

[0124] なお、図 7では、 Zを最上位ビット (Zの正負を示す情報）と、最上位以外のビット (Z の絶対値）とに分割することを白の菱形で示し、 Zの最上位ビットを XORゲート 75〖こ入力し、 Zの最上位以外のビットを比較器 71、 72、セレクタ 73に入力している。

[0125] そして、 Zは、（式 20)の Z ⁽ⁱ⁾に対応し、 cntは、 0から n— 1の間の整数と、クロック

j- i

に同期したカウンタ値に対応する 0から a— 1の間の整数との組を表している。チェック一変数演算器ブロック 62は、入力 L 、 L 、P およびに対し、次の（式 22)

1—in ： 2— in

、（式 23)、（式 24)および（式 25)に示す L 、L 、P およびを出力す

t 2— out 2— out out

る。

[0126] [数 22]

し1— out―

[0127] [数 23]

_inの時

し 2— out I Z I し1 - in ≤| Z |く L₂— _inの時 (23) し 2— in "~.2-—, inく I Z Iの時

[0128] [数 24]

Ρ₂__ίη Θ 1 | Ζ |〉0の時

P 2— out (24)

し Ρ₂__ίη ζ≤οの時

[0129] [数 25] の時 (25)

の

時すなわち、チェック—変数演算器ブロック 62は、（式 24)で示したように、これまでに算出した Zのうち、最も小さい値を L として、レジスタ 61を介して次の段のチェック

1— out

—変数演算器ブロック 62に出力する。そして、次の段のチェック—変数演算器ブロック 62は、（式 25)で示したように、 L として入力された前の段の L の値が、最も

1— in 1— out

小さくなつたときに、 outとして、 cntである 0から n— 1の間の整数と、クロックに同期したカウンタ値に対応する 0から a— 1の間の整数との組を出力する。

[0131] チェック一変数演算器ブロック 62を、第 s番目のチェック一変数レジスタブロック 51 における第 t番目のレジスタ 61と第 t+1番目のレジスタ 61との間に、 {g ^(s,0), g g t⁽s， , ... ¹¹- "}に含まれる iの数と同じ数だけ設置することで (_sは oから _m— iの間の整数を表し、 tは 0から a— 1の間の整数を表している）、（式 17)、（式 18)、（式 1 9)および (式 21)に示した演算処理を実現することができる。

[0132] (式 17)、（式 18)、（式 19)および（式 21)の計算によって、時刻 aにおいて第 s番目のチェック一変数レジスタブロック 51における第 t番目のレジスタ 61に保存されているデータ L ( (a)、 L ^ω (a)、 P (s, t) 、および μ (s, t) が、次の (式 26)、 (式 27)、 t, 1 t, 2 2 a a

(式 28)および（式 29)に示すように、（式 12)における L ^ω、（式 13)における L ^(s) t, 1 t, 2

、（式 15)における P (s, t)、および (式 16)における (s, t)に一致する。

2

[0133] [数 26]

L^(s =L 】（α) …- -(26)

[0134] [数 27]

Lt₂ = L⁽ _t ^s;₂(a) 一… (

[0135] [数 28]

P₂(S,t) = P₂(S,t)_Q -— (28)

[0136] [数 29] S，t) = （S，t)_a --… (29) [0137] すべての入力データを入力し終えた時点（時刻 a)で、チェック一変数メッセージ生成部 12の、第 s番目のチェック—変数レジスタブロック 51における、第 t番目のレジスタ 61に保存されているデータは、 L ^(s) (a)、 L ^(s) (a)、 P (s, t) 、および (s, t) t, 1 t, 2 2 a a であり、これらは、各チェック一変数レジスタブロック 51の第 a— 1番目のレジスタ 61から、変数—チェックメッセージ生成部 11に出力される。チェック—変数メッセージ生成部 12は、出力と同時に、第 j番目のレジスタ 61に保存されたデータを、第 j + 1番目のレジスタ 61へシフトして (jは 0から a— 2の間の整数を表している）、第 a— 1番目のレジスタ 61を通して順次出力する。

[0138] 第 0番目のレジスタ 61を初期化することで、すべての出力が完了した時点で各レジスタ 61は初期化される。このように、チェック一変数メッセージ生成処理には、入力とそれに伴う処理に aクロック、出力に aクロックをそれぞれ要し、これらの動作をそれぞれチェック変数メッセージ生成部 12の入力処理モード、チェック変数メッセージ生成部 12の出力モードと呼ぶ。以上により、図 5、図 6、図 7に示したブロックによって、チェック一変数メッセージ生成処理は、 RAMを使用することなぐシフトレジスタとシフトレジスタ間に配置された主に加算器力もなるチェック一変数演算器ブロック 62によって実現される。

[0139] なお、変数チェックメッセージ生成部 11、チェック一変数メッセージ生成部 12、および正規化演算部 13は、それぞれ IC (Integrated Circuit)等の半導体デバイスによって実現される。従って、変数チェックメッセージ生成部 11が含む各ブロックや、チェック一変数メッセージ生成部 12が含む各ブロックは、それぞれ IC等の半導体デバイスによって実現される。

[0140] 次に、図 1に示した本発明の復号装置全体の動作について説明する。図 8は、復号装置全体の動作を示す説明図である。

[0141] 復号装置による処理は、変数チェックメッセージ生成部 11が出力モードであり、チェック―変数メッセージ生成部 12が入力処理モードであるようにスタートする。

[0142] 復号処理スタート時には、変数チェックレジスタブロック 21におけるレジスタ 31が保存しているデータをすベて 0に初期化しておき、チェック一変数レジスタブロック 51 におけるレジスタ 61が保存して!/、るデータを初期化しておく。 [0143] スタート時から aクロック経過するまでの間、変数一チェックメッセージ生成部 11がチエック一変数メッセージ生成部 12に出力するメッセージデータは、スタート時に変数 -チェックレジスタブロック 21におけるレジスタ 31が保存して!/、るデータをすベて 0に初期化したことにより、受信データ F と一致する（1は 0から n— 1の間の整数を表し

la+r

、 rは 0から a— 1の間の整数を表している）。

[0144] スタート時力も aクロック経過すると、変数一チェックメッセージ生成部 11による、チェック変数メッセージ生成部 12へのメッセージデータの出力は終了する。この時点で、変数チェックレジスタブロック 21におけるレジスタ 31には、前述のように F の正

la+r 負を表す 1ビットがセット (保存）されており、チェック一変数レジスタブロック 51におけるレジスタ 61には、次に変数チェックメッセージ生成部 12に出力するデータが保存されている。

[0145] 以下、図 8に示すように、 aクロック毎に入力処理モードと、出力モードとを切り替える。すなわち、チェック一変数メッセージ生成部 12による変数チェックメッセージ生成部 11へのメッセージデータの出力と、変数―チェックメッセージ生成部 11からチェック変数メッセージ生成 12へのメッセージデータの出力とが交互に行われる。

[0146] 各モードにおけるチェック変数メッセージ生成部 12と変数チェックメッセージ生成部 11とは、予め設定した回数分だけ上記処理を繰り返す。そして、最後に、変数チェックメッセージ生成部 11を出力モード、チェック変数メッセージ生成部 12を入力処理モードにし、変数チェックメッセージ生成部 11は、出力のデータの正負を表す 1ビットを、復号装置の出力として順次出力する。

[0147] なお、チェック一変数メッセージ生成部 12において処理されているデータ P (s, t)

2 は、上記復号処理の結果、受信データ中に含まれたエラーを訂正することができたか否かを判定するためのデータとして使用することができる。

[0148] 以上に述べたように、この実施の形態によれば、変数チェックメッセージと推定送信ビットとを、 RAMを使用することなぐ複数のレジスタ 31と、各レジスタ 31間に設置された主に加算器力もなる変数—チェック演算器ブロック 32によって算出する処理を行うことができる。

[0149] また、この実施の形態によれば、チェック一変数メッセージを、 RAMを使用することなぐ複数のレジスタ 61と、各レジスタ 61間に設置された主に比較器力もなるチェック —変数演算器ブロック 62によって算出する処理を行うことができる。

[0150] そして、上記の処理を繰り返して、復号装置は、入力された受信データ系列を復号し、推定送信ビット列を出力する。すなわち、 RAMを用いない簡単な構成の復号装置が、 RAMのアクセス速度に制限されることなぐ高速で、入力された受信データ系列を復号し、推定送信ビット列を出力することができる。

[0151] また、この実施の形態によれば、チェック一変数メッセージ生成部 12において処理されているデータ P (s, t)を、受信データ中に含まれたエラーを訂正することができ

2

た力否かを判定するためのデータとして使用することができる。

[0152] なお、記憶装置としての RAMを用いた低密度パリティ検査符号の復号装置の一構成例について、図面を参照して説明する。図 9は、 RAMを用いた低密度ノ^ティ検查符号の復号装置の一構成例を示すブロック図である。この復号装置は、誤り訂正の対象となる受信データを保持する記憶装置しての RAM (図示せず）と、メッセージと呼ばれる復号処理の過程で生じるデータを保持するための記憶装置としての RA Mによって実現されるメッセージメモリブロック 84と、 RAMのアドレスを生成して制御するアドレス生成制御装置 82と、メッセージを更新するための変数ノード処理装置 8 1と、チェックノード処理装置 83とを含む。

[0153] メッセージは変数チェックメッセージと、チェック一変数メッセージとの 2種類に大別される。これらのメッセージは、各々さらに細力べ分類される。検査行列 Hの行数が M、列数が Nである場合 (Mと Nとは正の整数をそれぞれ表している）、変数一チエツクメッセージは、 Zi, jに分類され、チェック一変数メッセージは Li, jに分類される。

[0154] 添え字である iと jとはそれぞれ 0から M— 1の間の整数を表し、および 0から N— 1の間の整数を表して!/、る。 iは検査行列の行ベクトルまたは列ベクトルの成分に対応し、 jは検査行列の列ベクトルの成分または行ベクトルの成分に対応する。変数ノード処理装置 81は、チェック一変数メッセージおよび受信データから、変数チェックメッセージを更新する処理を行う。変数ノード処理の詳細は次の（式 30)で表される。

[0155] [数 30] ニ (30)

[0156] ここで、 jは 0から N— 1の間の整数を表し、 iは 0から M— 1の間の整数を表し、 Fjは対応する受信データを示し、 i'は iと一致しない 0から M—1の間の整数であって、対応する検査行列の行ベクトルの jに対応する成分が 1であるものすべてにわたる。チェックノード処理装置 83は変数チェックメッセージからチェック一変数メッセージを更新する処理を行う。チェックノード処理の詳細は次の（式 31)で表される。

[0157] [数 31]

L_u = ( - 1 ) ^j m i n | Z_u- - --… (31)

[0158] ここで、 jは 0から N— 1の間の整数を表し、 iは 0から M— 1の間の整数を表し、 Pi, j は 0または 1のいずれかを表している。また、 j 'は jと一致しない 0から N— 1の間の整数であって、対応する検査行列の列ベクトルの iに対応する成分が 1であるものすベてにわたる。

[0159] なお、検査行列が巡回行列のブロックからなる低密度パリティ検査符号 (擬似巡回型低密度パリティ検査符号)の場合、検査行列の規則性を利用すれば、（式 30)における加算部分と、（式 31)における最小値算出処理部分のインデックスとをパターン化することができ、 RAMアクセスのためのアドレス生成処理が簡単化できる。

[0160] 実施の形態 2.

次に、本発明の第 2の実施の形態について説明する。まず、第 1の実施の形態の説明で前述したチェック変数メッセージ生成部 12が算出する 4種類のデータの内の 1つである（s, t)の役割について説明する（sは 0から m—1の間の整数を表し、 t は 0から a— 1の間の整数を表して!/、る）。

[0161] データ（s, t)は、前述したように、 0から n— 1の間の整数、および 0から a— 1の間の整数の 2つの整数の組からなり、（式 7)で示した変数チェックメッセージ生成部 1 1が行う処理で、チェック一変数メッセージ生成部 12が出力した 2つのデータ L ^ωと

t, 1

L ^(s)とのどちらを加算するか決定するために必要になる。

t, 2

[0162] L ^(s)と L ^(s)とは、前述したように、（式 14)における集合 W ^(s)の要素の中で、その

t, 1 t, 2 t

値が最も小さいものと、 2番目に小さいものとをそれぞれ表すが、ここで (式 7)で示した変数—チェックメッセージ生成部 11での処理を、次の（式 32)に置き換えると、この演算で計算される値は、検査行列 (式 1)および (式 2)の選択に依存するものの、（式 7)が算出する値に比較的よく近似する。

[0163] [数 32]

(, )· ノ、P，(l,r) ©P₂( ） (i ) (i)

Z⁽ _r = F_la+r+X h「や一- (32)

j=0 i=0

[0164] すなわち、（式 14)における集合 W (^s)の要素の中でその値が最も小さいものと、 2番目に小さいものとを両方使用するのではなぐ 2番目に小さいもののみを使用することにより、チェック一変数メッセージ生成部 12において、 μ (s, t)を算出する必要がなくなる。

[0165] そのため、チェック一変数レジスタブロック 51における各レジスタ 61のビット幅の肖 IJ 減や、チヱックー変数演算器ブロック 62の構成の簡単化、および変数チヱック演算器ブロック 32の構成の簡単ィ匕を実現することができ、復号装置全体の装置規模を削減し、処理を簡単ィ匕することができる。

[0166] 図 10は、簡単ィ匕した変数チェック演算器ブロック 32の一構成例を示すブロック図である。

[0167] 図 10に示すように、簡単ィ匕した変数—チェック演算器ブロック 32は、正負反転装置 102と、カロ算機 101と、 XORゲート 103を含む。 XORゲート 103には、 Pと P とが

2 1 -in 入力される。正負反転装置 102には、 L2と XORゲート 103の出力が入力される。加算器 101には、 Z と正負反転装置 102の出力とが入力される。なお、図 10に示した

in

入出力データは、図 4において、同記号 (P 等)で示したデータと同様なため、説

1— m

明を省略する。 [0168] 以上のように、簡単ィ匕した変数チェック演算器ブロック 32は、入力 μ、およびを必要としないため、図 4に示した第 1の実施の形態の変数チェック演算器 32と比較して構成が簡単ィ匕されており、対応する変数一チェックレジスタブロック 21におけるレジスタ 31のビット幅を削減することができる。

[0169] 図 11は、簡単ィ匕したチェック—変数演算器ブロック 62の一構成例を示すブロック図である。

[0170] 図 11に示すように、簡単ィ匕したチェック一変数演算器ブロック 62は、セレクタ 113、比較器 111および 112を含む。 XORゲート 114には、 Ζの正負を示す情報 (Ζの最上位ビット）と Ρ とが入力される。比較器 111には、 Ζの絶対値 (Ζの最上位以外のビット）と L とが入力される。比較器 112には、 Zの絶対値と L とが入力される。セレクタ 113には、 Zの絶対値、 L 、L 、比較器 111の出力、および比較器 112の出力が入力される。

[0171] なお、図 11は、 Zを最上位ビット (Zの正負を示す情報）と、最上位以外のビットの絶対値）とに分割することを、白の菱形で示し、 Zの最上位ビットを XORゲート 75に入力し、 Zの最上位以外のビットを比較器 111、 112、セレクタ 113に入力している。

[0172] なお、図 11に示した入出力データは、図 7において、同記号 (P 等）で示したデータとそれぞれ同様なため、説明を省略する。

[0173] 以上のように、簡単ィ匕したチェック一変数演算器ブロック 62は、入力 μを必要としないため、図 7に示した第 1の実施の形態のチェック変数演算器ブロック 62と比較して構成が簡単ィ匕されており、対応するチェック一変数レジスタブロック 51におけるレジスタ 61のビット幅を削減することができる。

[0174] 以上に述べたように、この実施の形態によれば、チェック一変数レジスタブロック 51 におけるレジスタ 61のビット幅を削減するため、復号装置全体の装置規模を削減し、処理を簡単ィ匕することができる。

[0175] なお、次の (式 33)によって計算を行うことにより、（式 32)よりも計算精度が高ぐ ( 式 7)よりも簡単な処理でメッセージデータを算出することができる。

[0176] [数 33] , (ΙΓ

[0177] (式 33)における μ ' (i, j)は、 0から a— 1の間の整数を表す。チェック—変数演算器ブロック 62は、第 1の実施の形態と同様なタイミング (L として入力された前の段のしの値が、最も小さくなつたとき）で、 μ， (i, j)を出力する。ここで、 μ，（i, j)は

、第 1の実施の形態の（式 7)および (式 25)において、 μ (i, j)が 0から n— 1の間の整数と、 0から a— 1の間の整数との組を表していたのと比較して、情報量を減らしており、その分変数チェックメッセージデータの計算精度が下がる。

[0178] チェック一変数演算器ブロック 62、および変数チェック演算器ブロック 32の基本的な構成はそれぞれ第 1の実施の形態で示した図 7および図 4とそれぞれ同様であるが、チェック変数レジスタブロック 51における各レジスタ 61のビット幅を削減し、復号装置全体の装置規模を削減することができる。

[0179] 以上に述べたように、（式 33)を採用すれば、 μ (s, t)の選択によって、計算精度と装置規模とのトレードオフにおいて、計算精度と装置規模とのバランスを、 3種類 (第 1の実施の形態のように（s, t)を用いる力第 2の実施の形態のように， (i, j)を用いるか、または、 μを用いないか)から選択することができる。

実施例 1

[0180] 図 12は、本発明の復号装置 128を使用したデータ通信 (蓄積)装置の一構成例を示すブロック図である。

[0181] データ通信 (蓄積)装置は、データ送信装置 121とデータ受信装置 (受信装置） 12 5とを含む。そして、データ送信装置 121は、擬似巡回型低密度パリティ検査符号の符号化装置 122、フレーム同期をとるための制御と、変調器 124に合わせたデータへ変換するための同期制御 ·データ変換装置（同期制御データ変換装置） 123、および変調器 124を含む。変調器 124は、通信路、または記憶装置に情報を出力する。

[0182] データ受信装置 125は、通信路、または記憶装置力受信した情報を復調する復調器 126、復調器 126の出力データを復号装置 126の入力データに変換し、フレーム同期をとる処理を行う同期制御 ·データ変換装置 127、および本発明の復号装置 1 28を含む。

[0183] 数値例として検査行列の列ブロックの総数 nを 65、検査行列の行ブロックの総数 m を 8、巡回行列のサイズ aを 63とした時、フレーム長力 095ビットのビット列をフレーム単位とすることができる。

[0184] そして、（式 2)で示した検査行列中の各ブロックの行ベクトル (f f · · · , f

0 1 a

)の重みが 1以下であって（iは 0から 7の間の整数を表し、 jは 0から 64の間の整数を表している）、 65個の変数—チェックレジスタブロック 21がそれぞれ含む複数のレジスタ 31のうち、 1組のレジスタ 31間に設置される変数—チェック演算器ブロック 32の数を 2以下とする。そして、 8個のチェック一変数レジスタブロック 51がそれぞれ含む複数のレジスタ 61のうち、 1組のレジスタ 61間に設置されるチェック—変数演算器ブロック 62の数を 2以下とするように設定する。

[0185] すると、数百キロゲートの装置規模で、数百メガビット毎秒の処理を実現することができる。

産業上の利用可能性

[0186] 本発明は、衛星通信や移動体通信システム等における所要電力の低減や、アンテナの小型化などのシステム構成上の要件を満たすための誤り訂正技術として利用することができる。また、磁気記録などの記憶装置に関する信頼性向上のための誤り訂正技術として利用することができる。

Claims

請求の範囲

誤り訂正符号ィヒ方式における疑似巡回型低密度パリティ検査符号を復号し、復号結果である推定送信ビット列を出力する復号装置において、

複数のレジスタを有する所定の段数のフィードバックシフトレジスタを複数個含み、受信データ列を入力し、対数尤度比と事前値との和を含むデータである変数チェックメッセージと、推定送信ビット列とを生成して出力する変数チェックメッセージ生成手段と、

複数のレジスタを有する所定の段数のフィードバックシフトレジスタを複数個含み、前記変数チェックメッセージ生成手段が出力した変数チェックメッセージが入力されると、入力された前記変数チェックメッセージに応じて生成したデータを含むチエック一変数メッセージを出力するチェック一変数メッセージ生成手段と、

前記チェック変数メッセージ生成手段が出力したチェック変数メッセージが含む所定のデータに、予め決められた定数を乗じて前記変数チェックメッセージ生成手段に入力する正規化演算手段とを備え、

前記変数チェックメッセージ生成手段は、当該変数チェックメッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタに保存されたデータのうち、所定のデータに、前記チェック一変数メッセージ生成手段の出力に対応するデータを加算して次の段のレジスタに保存し、所定のタイミングで、前記レジスタが保存しているデータである変数チェックメッセージおよび推定送信ビット列を出力する変数チェック演算手段を含み、

前記チェック変数メッセージ生成手段は、当該チェック変数メッセージ生成手段が含むフィードバックシフトレジスタが有するレジスタに保存されたデータのうちの 2 つと、前記変数チェックメッセージ生成手段が出力したデータとのうち、値が最も小さいデータと、 2番目に小さいデータとを選択して次の段のレジスタに保存し、所定のタイミングで、前記レジスタが保存しているデータをチェック一変数メッセージとして出力するチェック変数演算手段を含み、

前記変数チェック演算手段は、前記変数チェックメッセージ生成手段が含むフイードバックシフトレジスタが有するレジスタ間にそれぞれ設置され、前記チェック変数演算手段は、前記チェック変数メッセージ生成手段が含むフイードバックシフトレジスタが有するレジスタ間にそれぞれ設置される

ことを特徴とする復号装置。

[2] 前記変数チェックメッセージ生成手段は、当該変数チェックメッセージ生成手段が含むフィードバックシフトレジスタの動作クロックに同期した第 1のクロックカウンタを含み、

前記チェック変数メッセージ生成手段は、当該チェック変数メッセージ生成手段が含むフィードバックシフトレジスタの動作クロックに同期した第 2のクロックカウンタを含み、

前記変数チェック演算手段は、前記変数チェックメッセージ生成手段が含むレジスタに保存されたデータの一部に加算するデータを、前記第 1のクロックカウンタの値に応じて選択し、

前記チェック一変数メッセージ生成手段のレジスタは、前記第 2のクロックカウンタがカウントした値を記'隐し、

前記チェック変数演算手段は、前記変数チェックメッセージ生成手段の出力に対応するデータが最も小さ、値となった時に、前記レジスタが記憶してヽる前記第 2 のクロックカウンタがカウントした値に対応する数値を出力して、次の段のレジスタに保存する

請求項 1記載の復号装置。

[3] 前記変数チェックメッセージ生成手段は、当該変数チェックメッセージ生成手段が含むフィードバックシフトレジスタの動作クロックに同期した第 1のクロックカウンタを含み、

前記変数チェック演算手段は、前記変数チェックメッセージ生成手段が含むフイードバックシフトレジスタが有するレジスタに保存されたデータの一部に加算するデータを前記第 1のクロックカウンタの値と、前記変数チェックメッセージ生成手段のレジスタに割り当てられた数値とに応じて選択し、

前記チェック変数演算手段は、前記変数チェックメッセージ生成手段の出力に対応するデータが最も小さ、値となった時に、前記レジスタが記憶してヽる前記第 2 のクロックカウンタがカウントした値と、前記変数チェックメッセージ生成手段のレジスタに割り当てられた数値との組を出力して、次の段の前記レジスタに保存する請求項 1記載の復号装置。

[4] 前記変数チェックメッセージ生成手段、および前記チェック一変数メッセージ生成手段は、前記変数チェックメッセージの生成および出力と、前記チェック一変数メッセージの生成および出力とをそれぞれ所定の回数繰り返し、

前記変数チェックメッセージ生成手段は、前記所定の回数変数チェックメッセージの生成を繰り返してから、推定送信ビット列を出力する

請求項 1から請求項 3のうちいずれか 1項記載の復号装置。

[5] 前記変数チェックメッセージ生成手段は、疑似巡回型低密度パリティ検査符号の検査行列を構成する巡回行列のサイズと同数の前記レジスタと、前記変数チェック演算手段とをそれぞれ含み、

前記チェック一変数メッセージ生成手段は、疑似巡回型低密度パリティ検査符号の検査行列を構成する巡回行列のサイズと同数の前記レジスタと前記チェック一変数演算手段とそれぞれを含む

請求項 1から請求項 4のうちいずれか 1項記載の復号装置。

[6] 誤り訂正符号ィヒ方式における疑似巡回型低密度パリティ検査符号を復号し、推定送信ビット列を出力する復号装置を備えた受信装置において、

受信した情報を復調して出力する復調器と、

前記復調器の出力データを前記復号装置に応じた形式の入力データに変換し、フレーム同期をとつて前記復号装置に出力する同期制御データ変換装置とを備え、前記復号装置は、

前記チェック変数メッセージ生成手段が出力したチェック変数メッセージが含む所定のデータに、予め決められた定数を乗じて前記変数チェックメッセージ生成手段に入力する正規化演算手段とを含み、

前記変数チェック演算手段は、前記変数チェックメッセージ生成手段が含むフイードバックシフトレジスタが有するレジスタ間にそれぞれ設置され、

前記チェック変数演算手段は、前記チェック変数メッセージ生成手段が含むフイードバックシフトレジスタが有するレジスタ間にそれぞれ設置される

ことを特徴とする受信装置。

前記変数チェックメッセージ生成手段は、検査行列の列ブロックの総数 nと同数の変数チェックレジスタブロックと、加算器と、

前記変数チェックレジスタブロックが含むレジスタのクロックに同期した第 1のクロックカウンタと、

を備え、

前記変数チェックレジスタブロックの出力は、前記変数チェックレジスタブロックに対応する検査行列の列ブロックに相当する、受信データ列の一部分に、前記加算器にて加算され、加算結果が出力とされ、

前記変数チェックレジスタブロックは、

前記検査行列を構成する巡回行列のサイズ aと同数の段数のレジスタと、前記レジスタ間にそれぞれ配置される複数の変数チヱック演算手段と、最後段のレジスタの出力を入力し、前記最後段のレジスタの出力を、初段のレジスタの入力に接続するか、前記加算器の入力に供給するか切り替える出力スィッチとを備え、前記変数チェックレジスタブロックには、検査行列の行ブロック数 mと同数の系統のデータ列が入力され、

前記変数チェックレジスタブロックへの入力を、前記変数チェック演算手段に入力するか否かを、前記検査行列によって予め定められた m個のそれぞれ力ビット力なるビット列によって定める結線スィッチを

さらに備え、

前記変数チェック演算手段は、前記第 1のカウンタのカウント値に基づき、入力したメッセージデータに加算するデータを選択し、前記変数チェック演算手段より前記レジスタに保存、更新される情報は、変数—チェックメッセージ (VCメッセージ）に相当するデータと、前記変数ーチック演算手段が計算したメッセージ部分のデータの正負を表す情報を含む請求項 1記載の復号装置。

前記チェック一変数メッセージ生成手段は、

検査行列の行ブロックの総数 mと同数のチヱックー変数レジスタブロックと、前記チェック一変数レジスタブロックが含むレジスタのクロックに同期したカウンタである第 2のクロックカウンタと、

を備え、

前記チェック変数レジスタブロックは、

検査行列を構成する巡回行列のサイズと同数の段数のレジスタと、

前記レジスタ間にそれぞれ設置されるチェック一変数演算手段と、

前記チェック変数レジスタブロックへの入力を、前記チェック変数演算手段に入力するか否かを、検査行列によって予め定められた、 n個の各々が aビットからなるビット列によって定める結線スィッチと、

最後段のレジスタの出力を、初段のレジスタの入力に接続するか、前記正規化演算手段に出力する力切り替える出力スィッチと、

を含み、

前記チェック変数レジスタブロックにお、て、前記チェック変数演算手段より前記レジスタに保存、更新される情報は、チェック—変数メッセージ (CVメッセージ）に相当するデータ、前記第 2のクロックカウンタの値、および、前記変数チェックメッセージ生成手段によって算出され、前記チェック一変数メッセージ生成手段に入力されたメッセージの硬判定結果に対するシンドロームをなす情報を含む、請求項 1記載の記載の復号装置。

受信データ列を入力し、対数尤度比と事前値との和を含むデータである変数ーチエックメッセージ (VCメッセージ）と、推定送信ビット列とを生成して出力する変数ーチエックメッセージ生成手段と、

前記変数チェックメッセージに応じて生成したデータを含むチェック変数メッセージ (CVメッセージ)を出力するチェック一変数メッセージ生成手段と、

を少なくとも含み、

前記変数チェックメッセージ生成手段は、

検査行列の列ブロックの総数 nと同数の変数チェックレジスタブロックと、加算器と、前記変数チェックレジスタブロックが含むレジスタのクロックに同期した第 1のクロックカウンタと、

を備え、

前記変数チェックレジスタブロックは、

前記変数チェックレジスタブロックへの入力を、前記変数チェック演算手段に入力するか否かを、前記検査行列によって予め定められた m個のそれぞれ力ビット力なるビット列によって定める結線スィッチ

をさらに備え、

前記変数チェック演算手段は、前記第 1のカウンタのカウント値に基づき、入力したメッセージデータに加算するデータを選択し、

前記変数チェック演算手段より前記レジスタに保存、更新される情報は、変数チェックメッセージに相当するデータと、前記変数チェック演算手段が計算したメッセージ部分のデータの正負を表す情報を含み、

前記チェック一変数メッセージ生成手段は、

を備え、前記チェック変数レジスタブロックは、

前記検査行列を構成する巡回行列のサイズと同数の段数のレジスタと、前記レジスタ間にそれぞれ設置されるチェック一変数演算手段と、

最後段のレジスタの出力を、初段のレジスタの入力にフィードバック接続するか、出力として出力する力切り替える出力スィッチと、

を含み、

前記チェック変数レジスタブロックにお、て、前記チェック変数演算手段より前記レジスタに保存、更新される情報は、チェック—変数メッセージ (CVメッセージ）に相当するデータ、前記第 2のクロックカウンタの値、および、前記変数チェックメッセージ生成手段によって算出され、前記チェック一変数メッセージ生成手段に入力されたメッセージの硬判定結果に対するシンドロームをなす情報を含む、復号装置。

[10] 前記変数チェック演算手段が、第 1番目の変数チェックレジスタブロックにおける第 r番目のレジスタと第 r+ 1番目のレジスタとの間に、検査行列 {h ^(0,1), h ^(1,1), h ^(2,1 · · · , 中に含まれる 1の数と同じ数だけ設置されている（ただし、 1は 0から n 1の間の整数を表し、 rは 0から a— 1の間の整数を表す）、請求項 7又は 9記載の復号装置。

[11] 前記チェック一変数演算手段が、第 s番目のチェック一変数レジスタブロックにおける第 t番目のレジスタと第 t+ 1番目のレジスタとの間に、行列 G (検査行列 Hに関して G^TH = 0、ただし、 G^Tは Gの転置行列)の {g ^(s'⁰⁾, g g (^s'²⁾, · · · , g ^(s'^n_1) }に含まれる 1の数と同じ数だけ設置されている（ただし、 sは 0から m— 1の間の整数を表し、 t は 0から a— 1の間の整数を表す）、請求項 8又は 9記載の復号装置。

[12] 前記変数チェック演算手段は、

cnt、 μと、チェック—変数メッセージに相当する第 1、第 2のデータ L、 L、 Ρ、 Ρ

1 2 2 1 -

、および Ζ を入力とし、

m m

(ただし、、 L、 L、および Pは、第 r番目のレジスタに保存されているメッセージデータの初期状態（時刻 0における値)を (a)と表した場合の、時刻 a—jにおけるメッセージデータ Z ⁽¹⁾ (j)を与える式 1 ) ι ^{(i )}

における μ (i, j)、 L (^s)、 L (^s)、および P (i, j)に対応し、 cntは、変数一チェック j, 1 j, 2 2

レジスタブロック毎に予め定められた 0から n—1の間の整数 1とクロックとに同期した力ゥンタの値に対応する 0力 a— 1の間の整数の組を表している。 )

cnt、 μを入力する比較器と、

L、Lを入力とし前記比較器の出力を選択制御信号として一方を出力するセレクタ

1 2

と、

P、 P

2 1 -inを入力する排他的論理和回路と、

前記セレクタの出力を受け、前記排他的論理和論理回路の出力に基づき前記セレクタの出力の極性を反転する正負反転装置と、

Z と前記正負反転回路の出力を加算し、加算結果を Z として出力する加算器 m 1— out

と、

を備え、

入力 Z および P に対し、次式

[_! cnt の時

Z _in + (— 1 ) ：し ₂ cn t二の時

Pl-out ~ ' 1-ίη で与えられる、 Z および P を出力し、前記レジスタを介して次の段の変数

1― out 1― out

チェック演算手段に、 Z および P としてそれぞれ供給する、請求項 7、 9、 10のうち

m 1— m

いずれか 1項に記載の記載の復号装置。

前記チェック—変数演算手段は、 Z、 cnt、 P 、 _μ 、L 、および L を入力し

2— m in 1— in 2— m

P と Zの正負を示す情報とを入力する排他的論理和回路と、

2— in

L と Zの絶対値とを入力する第 1の比較器と、

2— in

L と Zの絶対値とを入力する第 2の比較器と、

1—in

Zの絶対値、 L 、 L を入力し、前記第 1の比較器の出力を選択制御信号として

1— m 2— in

入力し、前記第 1の比較器の出力結果に応じて出力を切り替え、 L 、 L を出

丄一out 2— out 力する第 1のセレクタと、

cnt、 μ を入力し、前記第 2の比較器の出力を選択制御信号として入力され、第 2 m

の比較器の出力結果に応じて出力を切り替え、 μ を出力する第 2のセレクタと、

out

を備え、

zは、 z ^ωに対応し、

]- 1

cntは、 0から n— 1の間の整数と、クロックに同期したカウンタ値に対応する 0から a 1の間の整数との組を表し、

チェック—変数演算器ブロックは、入力 L 、L 、P およびに対し、以下

1— m 2— in 2— in m

の式で与えられる L 、L 、P およびを出力する、 ί_ηの時

ί_ηの

時

L!-in I Z Iくの時

I Z I — _in≤| Z K L₂一 _inの時

lL_{2 in} L₂— _in≤| Z |の時 P₂— _ίη Θ 1 | Z |〉0の時

out

P₂-_in Z≤0の時

i_nの時

請求項 8、 9、 11のうちいずれか 1項に記載の記載の復号装置。

[14] 請求項 12記載の記載の復号装置において、

前記変数チヱック演算手段において、前記比較器と前記セレクタは削除され、前記排他的論理和回路、前記正負反転装置、前記加算器を備え、

L、 P、 P 、および Z を入力とし、 Z および P を出力する復号装置。

2 2 1— m in 1— out 1― out

[15] 請求項 13記載の記載の復号装置において、

前記チェック変数演算手段にお、て、

前記第 2のセレクタは削除され、

前記排他的論理和回路、前記第 1、第 2の比較器、前記第 1のセレクタを備え、 Z、P 、L 、および L を入力し、 L 、L 、および P を出力する復

[16] 請求項 1乃至 5、および、請求項 7乃至 15のうちいずれか 1項記載の復号装置を備えた受信装置。