WO2007072551A1 - 電圧制御リングオシレータ - Google Patents

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WO2007072551A1
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Hirohito Higashi
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Fujitsu Limited
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Definitions

  • the present invention relates to a voltage controlled ring oscillator.
  • FIG. 14A is a diagram showing a configuration example of a voltage controlled ring oscillator.
  • the voltage controlled ring oscillator is a VCO (Voltage Controlled Oscillator).
  • the plurality of differential amplifiers 1401 are ring-connected.
  • the plurality of variable resistors 1402 are connected to the plurality of differential amplifiers 1401, respectively.
  • the plurality of current sources 1403 are connected to the plurality of differential amplifiers 1401, respectively.
  • the CR ring element 1404 has one differential amplifier 1401, a variable resistor 1402, and a current source 1403. For example, four CR ring elements 1404 are ring-connected.
  • FIG. 14B is a circuit diagram showing a configuration example of the CR ring element 1404 of FIG. 14A.
  • the CR ring element 1404 includes a bias unit 1431 and an oscillation unit 1432.
  • the MOS field effect transistor is simply referred to as a transistor.
  • the bias portion 1431 includes a P-channel transistor 1411 and an N-channel transistor 1412.
  • the oscillating unit 1432 receives a non-inverting input terminal 1+ and an inverting input terminal I as well as a differential signal, amplifies the differential signal, and outputs a non-inverting output terminal 0+ and an inverting output terminal O-force amplification.
  • the differential signal is output.
  • a differential signal is two signals that are 180 degrees out of phase with each other.
  • the N-channel transistor 1422 corresponds to the current source 1403 in FIG. 14A and forms a current mirror circuit with the transistor 1412. When the current II flows through the transistor 1412, the current Is flows through the transistor 1422.
  • a parasitic capacitance 1425b and a parasitic capacitance 1425a are connected to the non-inverting output terminal 0+ and the inverting output terminal 0-, respectively.
  • the non-inverting input terminal 1 + is connected to the gate of the N-channel transistor 1421a
  • the inverting input terminal I— is connected to the gate of the N-channel transistor 1421b.
  • P-channel transistors 1424a and 1423a are connected to transistor 1421a and constitute a load resistor.
  • P-channel transistors 1424b and 1423b are connected to transistor 1421b and form a load resistor.
  • the transistors 1423a and 1423b are variable resistors controlled by the voltage Vcntl.
  • the delay amount of the output signal is determined by the CR of the capacitor and the resistor.
  • the variable resistors 1423a and 1423b By changing the variable resistors 1423a and 1423b by the voltage Vcntl, the oscillation frequency of the ring oscillator can be controlled.
  • the voltage-controlled ring oscillator is connected to the oscillation unit 1432 that applies positive feedback by connecting multiple stages of CML (Current Mode Logic) type ring elements (CR delay elements) and the ring elements.
  • a bias unit 1431 for supplying a bias voltage.
  • the control voltage Vcntl is input to the bias unit 1431, and the bias unit 1431 outputs a bias voltage proportional to the voltage Vcntl.
  • This bias voltage controls the tail current source 1422 of the CML circuit and the load resistance transistors 1423a and 1423b.
  • Load resistor 1423a, but or 1423b is also a method of controlling only the tail current source 14 22, and constant irrespective of the amplitude of the oscillation frequency, if the method of controlling both is common.
  • FIG. 15 is a graph showing the relationship between the control voltage Vcntl and the oscillation frequency fosc. Since the control voltage Vcntl is controlled by sandwiching the transistor 1411 in the bias unit 1431, the control voltage Vcntl is influenced by the threshold voltage Vth of the transistor. In the transistor 1411, the source is connected to the power supply voltage Vdd, and the drain is connected to the gate of the transistor 1422. In the ring oscillator, this threshold voltage Vth interferes with the tuning range, and the tuning range must be secured with the remaining voltage (Vdd—Vth) obtained by subtracting the threshold voltage Vth from the power supply voltage Vdd! There is a problem.
  • the tuning range of the control voltage Vcn tl becomes the tuning range 1502.
  • the characteristic varies between the characteristic FAST and the characteristic SLOW due to process variations.
  • the characteristic TYP Typical is a characteristic whose threshold voltage Vth is a typical value.
  • Characteristic FAST is a characteristic when the threshold voltage Vth varies low.
  • Characteristic SLOW is a characteristic when the threshold voltage Vth varies high. Ring oscillators are greatly affected by process variations.
  • the minimum characteristic is determined by the most severe characteristic SLOW.
  • the gain becomes very high.
  • the VCO gain corresponds to the slope of the characteristic.
  • the sensitivity of the VCO itself becomes very high, so it reacts sensitively to power supply voltage fluctuations and control voltage Vcntl fluctuations. End up. This results in jitter, which degrades the performance of the PLL circuit when the VCO is used in a PLL (Phase Locked Loop) circuit.
  • a variable capacitor is formed by a fixed electrode and a movable electrode, and a capacitor having a predetermined capacitance is inserted between the fixed metal frame and the fixed electrode.
  • a capacitance-type weight detection device is disclosed that greatly reduces fluctuations in the offset value of the oscillation frequency and fluctuations in sensitivity due to stray capacitances that depend on environmental changes and changes over time.
  • Patent Document 2 and Patent Document 3 described below disclose a self-excited oscillation circuit having a CR oscillation unit using a variable capacitance diode.
  • Patent Document 4 a plurality of differential gain stages are connected in a ring shape through a resistive element, and a bandpass is provided between the input of each differential gain stage and a reference potential.
  • a ring oscillator to which each filter is connected is disclosed.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-201392
  • Patent Document 2 JP-A-7-169583
  • Patent Document 3 Japanese Patent Laid-Open No. 7-169584
  • Patent Document 4 Japanese Patent No. 3528203
  • the purpose of the present invention is to provide process variations, power supply voltage scaling, and high Z or VCO. It is to provide a voltage controlled ring oscillator that is less susceptible to noise due to gain.
  • a voltage-controlled ring oscillator having a plurality of ring-connected amplifiers and a plurality of variable capacitance elements that are connected to the plurality of amplifiers and whose capacitance is changed by voltage control. Is provided.
  • FIG. 1 is a diagram showing a configuration example of a high-speed IZO (input Z output) circuit according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration example of the VCO in FIG.
  • FIG. 3 is a cross-sectional view of a semiconductor chip showing a configuration example of the variable capacitor in FIG.
  • FIG. 4 is a circuit diagram showing a configuration example of the VCO in FIG.
  • FIG. 5 is a circuit diagram showing a configuration example of the CR ring element of FIG.
  • FIG. 6 is a graph showing the relationship between the voltage Vvar across the variable capacitor and the capacitor Cvar.
  • FIG. 7 is a graph showing the relationship between the control voltage Vcntl and the oscillation frequency fosc.
  • FIG. 8A is a block diagram showing a configuration example of a PLL circuit according to the second embodiment of the present invention.
  • FIG. 8B is a circuit diagram showing a configuration example of the VCO in FIG. 8A.
  • FIG. 8C is a circuit diagram showing a configuration example of the CR ring element of FIG. 8B.
  • FIG. 9A is a block diagram showing a configuration example of a PLL circuit according to a third embodiment of the present invention.
  • FIG. 9B is a circuit diagram showing a configuration example of the VCO in FIG. 9A.
  • FIG. 9C is a circuit diagram showing a configuration example of the CR ring element of FIG. 9B.
  • FIG. 9D is a diagram showing a configuration example of the load resistance unit in FIG. 9C.
  • FIG. 9E is a diagram showing another configuration example of the load resistance unit in FIG. 9C.
  • FIG. 9F is a diagram showing another configuration example of the load resistance unit in FIG. 9C.
  • FIG. 10A is a block diagram showing a configuration example of a PLL circuit according to a fourth embodiment of the present invention.
  • FIG. 10B is a circuit diagram showing a configuration example of the VCO in FIG. 10A.
  • FIG. 10C is a circuit diagram showing a configuration example of the CR ring element of FIG. 10B.
  • FIG. 10D is a diagram showing a configuration example of the load resistance unit in FIG. 10C.
  • FIG. 10E is a diagram showing another configuration example of the load resistance unit in FIG. 10C.
  • FIG. 10F is a diagram showing another configuration example of the load resistance unit in FIG. 10C.
  • FIG. 11A is a block diagram showing a configuration example of a PLL circuit according to a fifth embodiment of the present invention.
  • FIG. 11B is a circuit diagram showing a configuration example of the VCO in FIG. 11A.
  • FIG. 11C is a circuit diagram showing a configuration example of the CR ring element of FIG. 11B.
  • FIG. 11D is a diagram showing a configuration example of the load resistance unit in FIG. 11C.
  • FIG. 11E is a diagram showing a configuration example of the tail current source of FIG. 11C.
  • FIG. 12A is a block diagram showing a configuration example of a PLL circuit according to a sixth embodiment of the present invention.
  • FIG. 12B is a circuit diagram showing a configuration example of the VCO in FIG. 12A.
  • FIG. 12C is a circuit diagram showing a configuration example of the CR ring element of FIG. 12B.
  • FIG. 12D is a diagram showing a configuration example of the offset capacitor in FIG. 12C.
  • FIG. 12E is a diagram showing another configuration example of the offset capacitor in FIG. 12C.
  • FIG. 13 is a block diagram showing a configuration example of a PLL circuit according to a seventh embodiment of the present invention.
  • FIG. 14A is a diagram showing a configuration example of a voltage controlled ring oscillator.
  • FIG. 14B is a circuit diagram showing a configuration example of the CR ring element of FIG. 14A.
  • FIG. 15 is a graph showing the relationship between control voltage Vcntl and oscillation frequency f osc. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a diagram showing a configuration example of a high-speed IZO (input Z output) circuit according to the first embodiment of the present invention.
  • the driver ( ⁇ ) and the receiver (Rx) require a clock with a frequency that is half the data rate, and this clock is generated by the PLL circuit 110.
  • the PLL circuit 110 includes a phase detector 101, a charge pump 102, a loop filter (LPF) 103, a voltage control oscillator (VCO) 104, and a multiplier 105.
  • Phase detector 101 compares the reference clock RCLK with the output clock (feedback clock) from the multiplier 105 and outputs a pulse width corresponding to the phase error to the charge pump 102.
  • the charge pump 102 supplies a current corresponding to the pulse width to the LPF 103.
  • the LPF 103 is a low-pass filter and smoothes this error signal.
  • the VCO 104 oscillates according to the smoothed voltage Vcntl and outputs an I signal and a Q signal.
  • the I signal is a 0 ° and 180 ° differential signal
  • the Q signal is a 90 ° and 270 ° differential signal.
  • the multiplier 105 outputs a signal obtained by multiplying the frequency of one signal output from the VCO 104 by N times to the phase detector 101.
  • the PLL circuit 110 shifts to a locked state (steady state), and a stable synchronous clock (I signal and ICLK) that is N times the frequency of the reference clock RCLK. Q signal) can be obtained.
  • the phase interpolator 106 mixes the output signals of the VCO 104 and the digital filter 109 and outputs them to the decision latch 107.
  • the decision latch 107 latches the serial data Din and outputs it to the demultiplexer 108.
  • the demultiplexer 108 converts the data from a serial format to a parallel format and outputs data Dout.
  • the digital filter 109 filters the output data of the demultiplexer 108 and outputs it to the phase interpolator 106. Thereby, the latch timing of the decision latch 107 can be adjusted to an appropriate timing at which the data Din is stable.
  • VCO 104 used in the high-speed IZO circuit
  • an LC type VCO using LC resonance or a voltage control ring oscillator that positively feeds back a differential CML type amplifier is used.
  • a PLL circuit that aims to reduce costs without using an inductor and a special element uses a voltage-controlled ring oscillator.
  • FIG. 4 is a circuit diagram showing a configuration example of the VCO 104 in FIG.
  • the VCO 104 is a voltage control ring oscillator.
  • the plurality of differential amplifiers 401 are ring-connected. Multiple loads
  • the resistors 402 are fixed resistors connected to the plurality of differential amplifiers 401, respectively.
  • the plurality of current sources 403 are constant current sources connected to the plurality of differential amplifiers 401, respectively.
  • the CR ring element 404 includes one differential amplifier 401, a load resistor 402, and a current source 403. For example, four CR ring elements 404 are ring-connected.
  • the differential amplifier 401 inputs a differential signal, amplifies the differential signal, and outputs it.
  • Differential signals are two signals that are 180 degrees out of phase with each other.
  • the output differential signal of each differential amplifier 401 has a phase difference obtained by dividing one period by the number of differential amplifiers 401.
  • the second differential amplifier 401 from the right outputs differential signals of 0 ° and 180 ° as I signals.
  • the leftmost differential amplifier 401 outputs 90 ° and 270 ° differential signals as Q signals.
  • the differential amplifier 401 has a variable capacitance, and the capacitance is controlled by the control voltage Vcntl.
  • FIG. 5 is a circuit diagram showing a configuration example of the CR ring element 404 of FIG.
  • the CR ring element 40 4 has a CML type differential amplifier, which receives a differential signal from a non-inverting input terminal 1 + and an inverting input terminal I, amplifies the differential signal, and a non-inverting output terminal 0 + And inverted output terminal O—Outputs differential signal amplified by force.
  • a constant current Is flows through the current source 403.
  • a parasitic capacitance 503b and a parasitic capacitance 503a are connected to the non-inverting output terminal O + and the inverting output terminal O ⁇ , respectively.
  • the non-inverting input terminal 1 + is connected to the gate of the N-channel transistor 501a, and the inverting input terminal I— is connected to the gate of the N-channel transistor 501b.
  • the inverting output terminal O— is connected to the drain of the transistor 501a.
  • the non-inverting output terminal 0 + is connected to the drain of the transistor 501b.
  • the current source 403 is connected between the interconnection point of the sources of the transistors 5 Ola and 501b and the ground.
  • the load resistor 402a is connected between the drain of the transistor 501a and the power supply voltage.
  • the load resistor 402b is connected between the drain of the transistor 501b and the power supply voltage.
  • the variable capacitor 502a is connected between the drain of the transistor 501a and the control voltage Vcntl.
  • the variable capacitor 502b is connected between the drain of the transistor 501b and the control voltage Vcntl.
  • the variable capacitors 502a and 502b are on-chip varactors (varicaps). In the CR ring element 404, the delay amount of the output signal is determined by the capacitance and the resistance CR. By changing the variable capacitors 502a and 502b with the voltage Vcntl, the oscillation frequency of the ring oscillator can be controlled.
  • FIG. 3 is a cross-sectional view of a semiconductor chip showing each configuration example of the variable capacitors 502a and 502b in FIG.
  • the variable capacitors 502a and 502b are formed on the semiconductor chip.
  • the basic configuration of the variable capacitors 502a and 502b is based on the transistor configuration.
  • the P-type semiconductor substrate 301 is, for example, a silicon substrate.
  • N-type well 302 is formed on P-type substrate 301.
  • N + -type regions 303 and 305 correspond to the source and drain of the transistor and are formed on the surface of the N-type well 302 by ion implantation.
  • the region 307 corresponds to the channel region of the transistor and is formed on the surface of the N-type well 302 by ion implantation.
  • the dielectric layer 308 corresponds to the gate oxide film of the transistor, and is formed on the region 307 with a silicon oxide film.
  • Polysilicon 309 is formed on dielectric layer 308.
  • Contact portion 310 is formed on polysilicon 309 and connected to terminal 311.
  • the terminal 311 is connected to the drain of the transistor 501a or 501b in FIG.
  • Contact portion 304 is formed on N + type region 303.
  • Contact portion 306 is formed on N + type region 305.
  • the contact parts 304 and 306 are connected to the control voltage Vcntl.
  • FIG. 6 is a graph showing a relationship between the both-end voltage Vvar and the capacitance Cvar of the variable capacitors 502a and 502b in FIG.
  • Capacitance Cvar can be controlled by changing both-end voltage Vvar.
  • the range 601 from the power supply voltage Vdd to -Vdd can be used as the tuning range.
  • the both-end voltage Vvar can be controlled by the control voltage Vcntl and is not affected by the threshold voltage Vth as shown in Fig. 15! /.
  • FIG. 7 is a graph showing the relationship between the control voltage Vcntl and the oscillation frequency fosc.
  • the characteristics vary between the characteristics FAST and SLOW due to process variations.
  • the characteristic TYP Typical is a characteristic whose threshold voltage Vth is a typical value.
  • Characteristic FAST is the characteristic when the threshold voltage Vth varies low.
  • the characteristic SLOW is the characteristic when the threshold voltage Vth varies high.
  • a wide range 702 can be used as the tuning range of the control voltage Vcntl.
  • R (resistor) 1402 of CR ring element 1404 is made variable in an analog manner
  • C (capacitance) 502a and 502b of CR ring element 404 is made variable in an analog manner.
  • the variable capacitors 502a and 502b are realized by an on-chip varactor (varicap) having the structure shown in FIG. A varactor with this structure is shown in Figure 6.
  • the capacitance Cvar of the inductor can have a large variable range.
  • the C–V (capacitance one voltage) characteristic of the inductor is a stable first-order straight line proportional to the voltage Vvar.
  • the VCO gain is ideally linear in nature, but does not have to be perfectly linear assuming the PLL circuit is locked.
  • the important factors in the PLL circuit are the different factors of suppressing the gain of VC O while maximizing the tuning range 702.
  • the ring oscillator in Fig. 14A is not completely perfect because it is affected by the nonlinearity of the transistor.
  • the important characteristic of the varactor is that there is no influence of the threshold voltage Vth.
  • the VCO 104 is not affected by the threshold voltage Vth.
  • the range of the oscillation frequency fosc can be changed in proportion to the control voltage Vcntl from the LPF103.
  • the force to control via the bias unit 1431 is generally composed of a current mirror circuit. Current mirror circuits are sensitive to process variations, power supply voltage, and temperature fluctuations, so a significant difference in the VCO gain will inevitably appear.
  • the varactors 502a and 502b of the present embodiment have the advantage of being very strong in these characteristics.
  • the current mirror circuit has a lower copy accuracy as the voltage becomes lower, whereas the present embodiment can use the entire range of the power supply voltage as the tuning range even when the current mirror circuit is scaled to a lower voltage.
  • the tuning range in which the variable range force of the varactors 502a and 502b is also calculated can be easily calculated by manipulating the number of varactors 502a and 502b in parallel, so the required tuning range can be reduced with the minimum VCO gain. There is an advantage that it can be covered. As a result, a low VCO gain can be achieved compared to the circuit of FIG. 14B, and a PLL circuit with less jitter can be configured.
  • the bias section 1431 of FIG. 14B is not necessary.
  • the bias unit 1431 is a force mirror circuit.
  • the current mirror circuit uses a transistor 1412 having a large gate length and gate width in order to increase the drain-source resistance Rds of the transistor 1412. Therefore, the use area can be reduced by eliminating the bias portion 1431. Great effect.
  • the voltage-controlled ring oscillator that oscillates by applying positive feedback to the amplifier
  • the voltage is controlled in an analog manner by the on-chip varactor elements 502a and 502b.
  • the tuning voltage range of the VCO that is not affected by the voltage Vth can be expanded over a wide range.
  • FIG. 8A is a block diagram showing a configuration example of a PLL circuit according to the second embodiment of the present invention. This PLL circuit is the same as the PLL circuit 110 of FIG.
  • FIG. 8B is a circuit diagram showing a configuration example of VCO 104 in FIG. 8A. This VCO 104 is the same as the VCO in Figure 4.
  • FIG. 8C is a circuit diagram showing a configuration example of the CR ring element 404 in FIG. 8B. Differences of this embodiment from FIG. 5 will be described.
  • the N-channel transistor 801 corresponds to the current source 403 in FIG. 5, has a gate connected to the fixed voltage Vb, a source connected to the ground, and a drain connected to an interconnection point between the sources of the transistors 501a and 501b.
  • the CR ring element 404 is a CR delay element, and the resistors (R) 402a and 402b are fixed and the capacitors (C) 502a and 502b are variable.
  • the CR ring element 404 has a CML type differential amplifier, and uses pure resistors 402a and 402b that do not use transistors as loads.
  • the transistor 801 allows the tail current Is of the CML differential amplifier to flow as a current source.
  • the transistor 801 is oscillated by making the gate voltage Vb constant, applying a load to the pure resistors 402a and 402b, and using the linearity of the C–V characteristics of the variable capacitors 502a and 502b.
  • FIG. 9A is a block diagram showing a configuration example of a PLL circuit according to the third embodiment of the present invention. This PLL circuit is the same as the PLL circuit of FIG. 8A.
  • FIG. 9B is a circuit diagram showing a configuration example of the VCO 104 in FIG. 9A. This VCO 104 is the same as the VCO in FIG. 8B.
  • FIG. 9C is a circuit diagram showing a configuration example of the CR ring element 404 in FIG. 9B. Differences of this embodiment from FIG. 8C will be described.
  • the load resistors 901a and 901b are the load resistors 402 in FIG. It is provided instead of a and 402b.
  • FIG. 9D is a diagram illustrating a configuration example of the load resistance units 901a and 901b in FIG. 9C.
  • the load resistance units 901a and 901b are configured by P-channel transistors 902.
  • the transistor 902 has a gate connected to the fixed voltage Vbl, a source connected to the power supply voltage, and a drain force S transistor 501a or 501b connected to the drain.
  • FIG. 9E is a diagram showing another configuration example of the load resistance units 901a and 901b in FIG. 9C.
  • the load resistance units 901a and 901b are configured by P-channel transistors 903.
  • the transistor 903 is diode-connected. That is, the source of the transistor 903 is connected to the power supply voltage, and the gate and the drain are connected to the drain of the transistor 501a or 501b.
  • FIG. 9F is a diagram showing another configuration example of the load resistance units 901a and 901b in FIG. 9C.
  • the load resistance units 901a and 901b are constituted by P-channel transistors 904 and 905.
  • Transistor 904 corresponds to transistor 902 in FIG. 9D.
  • Transistor 905 corresponds to transistor 903 in FIG. 9E.
  • Transistors 904 and 905 are connected in parallel.
  • FIG. 9D shows a type in which the P-channel transistor 902 is directly biased.
  • Figure 9E shows a diode-connected transistor 903 that has a small gain and is strong against common fluctuations.
  • Figure 9F shows a symmetric load type that improves the linearity of the transistor by connecting a bias transistor 904 and a diode-connected transistor 905 in parallel.
  • FIG. 10A is a block diagram showing a configuration example of a PLL circuit according to the fourth embodiment of the present invention. This PLL circuit is the same as the PLL circuit of FIG. 8A.
  • FIG. 10B is a circuit diagram showing a configuration example of the VCO 104 in FIG. 10A.
  • the positions of the load resistor 402 and the current source 403 are reversed with respect to the VCO in FIG. 8B.
  • the current source 403 is connected between the power supply voltage and the differential amplifier 401.
  • the load resistor 402 is connected between the differential amplifier 401 and the ground.
  • FIG. 10C is a circuit diagram showing a configuration example of the CR ring element 404 in FIG. 10B.
  • P-channel transistor 1001 corresponds to current source 403 in Figure 10B and has its gate connected to a fixed voltage Vb. , The source is connected to the power supply voltage, and connected to the source interconnection of the drain force channel transistors 1007a and 1007b.
  • the gate of P-channel transistor 1007a is connected to non-inverting input terminal 1+.
  • the gate of the P-channel transistor 1007b is connected to the inverting input terminal I—.
  • the variable capacitor 502a is connected between the drain of the transistor 1007a and the control voltage Vcntl.
  • the variable capacitor 502b is connected between the drain of the transistor 1007b and the control voltage Vcntl.
  • the non-inverting output terminal 0 + is connected to the drain of the transistor 1007b.
  • the inverting output terminal O— is connected to the drain of the transistor 1007a.
  • the load resistance unit 1006a is connected between the drain of the transistor 1007a and the ground.
  • the load resistance unit 1006b is connected between the drain of the transistor 1007b and the ground.
  • the load resistance units 1006a and 1006b correspond to the load resistance 402 in FIG. 10B.
  • FIG. 10D is a diagram illustrating a configuration example of the load resistance units 1006a and 1006b in FIG. 10C.
  • the load resistance units 1006a and 1006b are configured by an N-channel transistor 1002.
  • the transistor 1002 has a gate connected to the fixed voltage Vbl, a source connected to the ground, and a drain connected to the drain of the transistor 1007a or 1007b.
  • FIG. 10E is a diagram showing another configuration example of the load resistance units 1006a and 1006b of FIG. 10C.
  • the load resistance units 1006a and 1006b are configured by an N-channel transistor 1003.
  • the transistor 1003 is diode-connected. That is, the transistor 1003 has a source connected to the ground and a gate and a drain connected to the drain of the transistor 1007a or 1007b.
  • FIG. 10F is a diagram showing another configuration example of the load resistance units 1006a and 1006b in FIG. 10C.
  • the load resistance units 1006a and 1006b are composed of N-channel transistors 1004 and 1005.
  • Transistor 1004 corresponds to transistor 1002 in FIG. 10D.
  • Transistor 1005 corresponds to transistor 1003 in FIG. 10E.
  • Transistors 1004 and 1005 are connected in parallel.
  • the present embodiment is an example in which the tail current Is is pulled from the power supply voltage side. Since this circuit is composed mainly of P-channel transistors, it has the demerit that the bandwidth is reduced compared to the circuit configuration of Fig. 9C, but has the advantage of good lZf noise characteristics. [0048] (Fifth embodiment)
  • FIG. 11A is a block diagram showing a configuration example of a PLL circuit according to the fifth embodiment of the present invention. This PLL circuit is the same as the PLL circuit of FIG. 8A.
  • FIG. 11B is a circuit diagram showing a configuration example of the VCO 104 in FIG. 11A. This VCO 104 is the same as the VCO in Figure 8B.
  • FIG. 11C is a circuit diagram showing a configuration example of the CR ring element 404 of FIG. 11B. The difference between this embodiment and Fig. 8C will be described.
  • the load resistor units 1103a and 1103b are variable resistors and are provided instead of the load resistors 402a and 402b in FIG. 8C.
  • the tail current source 1104 is a variable current source, and is provided instead of the transistor 801 in FIG. 8C.
  • FIG. 11D is a diagram showing a configuration example of the load resistance units 1103a and 1103b in FIG. 11C.
  • Transistor 1101 has a source interconnection connected to the power supply voltage and a drain interconnection connected to the drain of transistor 501a or 501b.
  • a voltage is externally supplied to the gates of the plurality of transistors 1101.
  • FIG. 11E is a diagram showing a configuration example of the tail current source 1104 of FIG. 11C.
  • the sources and drains of the plurality of N channel transistors 1102 are respectively connected in parallel.
  • the source interconnection point is connected to the ground, and the drain interconnection point is connected to the source of the transistor 501a or 501b.
  • a voltage is supplied to the gates of the plurality of transistors 1102 from the outside.
  • the amount of current of the tail current source 1104 can be changed by weighting the plurality of transistors 1102 and individually controlling the gate voltages from the outside.
  • the offset frequency can be controlled.
  • the center oscillation frequency of the VCO 104 can be changed.
  • the amount of current of the tail current source 1104 can be made variable together with the load resistance units 1103 a and 1103 b.
  • variable capacitors 502a and 502b are controlled by the control voltage Vcntl.
  • load resistance Gates of the transistors 1101a and 1103b of the resistors 1103a and 1103b and the transistor 1102 of the current source 1104 are controlled by a voltage independent of the control voltage Vcntl.
  • the load resistors 1103a and 1103b and the tail current source 1104 are also controlled by the external force to determine the center oscillation frequency of the VC O104.
  • the variable capacitors 502a and 502b are controlled by the feedback control voltage Vcntl to determine the oscillation frequency.
  • the gate of the transistor 1102 of the current source 1104 may be controlled by the control voltage Vcntl.
  • the current value of the current source 1104 can also be varied by an external force.
  • the on-resistance of the transistor 1101 can be made variable by connecting the transistors 1101 of the load resistance units 1103a and 1103b in parallel. With these controls, it is possible to freely select an offset frequency for the VCO 104.
  • FIG. 12A is a block diagram showing a configuration example of a PLL circuit according to the sixth embodiment of the present invention. This PLL circuit is the same as the PLL circuit of FIG. 8A.
  • FIG. 12B is a circuit diagram showing a configuration example of VCO 104 in FIG. 12A. This VCO 104 is the same as the VCO in Figure 8B.
  • FIG. 12C is a circuit diagram showing a configuration example of the CR ring element 404 in FIG. 12B. The difference between this embodiment and Fig. 9C will be described.
  • the offset capacitor 1201a is connected in parallel to the variable capacitor 502a, and the offset capacitor 1201b is connected in parallel to the variable capacitor 502b.
  • Tail current source 403 corresponds to transistor 801 in FIG. 9C.
  • FIG. 12D is a diagram illustrating a configuration example of the offset capacitors 1201a and 1201b in FIG. 12C.
  • the plurality of variable capacitors 1202 are connected in parallel.
  • the capacity of the capacitor 1202 may be controlled independently of the control voltage Vcntl or may be a fixed capacity.
  • FIG. 12E is a diagram showing another configuration example of the offset capacitors 1201a and 1201b in FIG. 12C.
  • the sources and drains of the plurality of P-channel transistors 1203 are connected in parallel to the variable capacitors 502a or 502b, respectively.
  • An external voltage independent of the control voltage Vcntl is supplied to the gates of the plurality of transistors 1203. Weight multiple transistors 1203 However, the external force can also change the capacitance value between the source and the drain of the transistor 1203 by individually controlling each gate voltage.
  • the offset frequency can be controlled. Offset capacity 12
  • the center oscillation frequency of the VCO 104 can be changed.
  • the offset frequency can be freely selected by connecting the offset capacitors 1201a and 1201b in parallel with the analog controllable variable capacitors 502a and 502b.
  • the offset capacitors 1201a and 1201b can be analog devices, transistors, or inductor devices.
  • the center oscillation frequency can be easily changed.
  • the means for changing the center oscillation frequency is to change the on-resistance as in the fifth embodiment, or to add a capacitor with an offset as in the sixth embodiment.
  • the transistors 1101 of the load resistance units 1103a and 1103b may be connected in parallel. In this case, in general, when the current of the tail current source 1104 is also controlled in accordance with the resistance values of the load resistor units 1103a and 1103b, the operating point does not change, so that stable operation can be realized.
  • the center frequency can also be changed by connecting the capacity capacities 1201a and 1201b to the variable capacities 502a and 502b.
  • the offset capacitors 1201a and 1201b may be a capacitor using a MOS structure that is not limited to an analog capacitor, or a capacitor using a varactor or wiring.
  • FIG. 13 is a block diagram showing a configuration example of a PLL circuit according to the seventh embodiment of the present invention. This PLL circuit power The differences from the PLL circuit in Fig. 8A are explained.
  • VCO104 generates and outputs a differential signal.
  • the VCO 104 generates and outputs a single-phase signal PCLK.
  • FIG. 2 is a circuit diagram showing a configuration example of the VCO 104 in FIG.
  • VCO104 is a voltage control relay. It is a ring oscillator.
  • a plurality of odd number of inverters (amplifiers) 201 are ring-connected.
  • the inverter 201 inverts and amplifies the input signal by 180 ° and outputs it.
  • the plurality of variable capacitors 202 are respectively connected between the outputs of the plurality of inverters 201 and the control voltage Vcntl.
  • the variable capacitor 202 has the same structure as that of FIG. 3, and the capacitance value changes according to the control voltage Vcntl. Since the inverter 201 has a transistor on-resistance, the VCO 104 has a CR ring element. As in the first to sixth embodiments, the oscillation frequency can be controlled by changing the variable capacitor 202.
  • This embodiment is a voltage-controlled ring oscillator in which inverters 201 are connected in odd stages and positive feedback is applied.
  • a variable capacitor (varactor element) 202 formed on the semiconductor chip By connecting a variable capacitor (varactor element) 202 formed on the semiconductor chip to the output of each inverter 201, the influence of the threshold voltage Vth can be eliminated and the tuning voltage range can be expanded.
  • the VCO gain can be lowered sufficiently and a PLL circuit with less jitter can be configured.
  • the tuning voltage range can be secured without being affected by the threshold voltage Vth in the low power supply voltage operation of the PLL circuit. It was confirmed by simulation that it can operate in the characteristic TYP process up to a low power supply voltage of 0.6V.
  • the circuit configuration is less susceptible to process variations, and the VCO gain can be suppressed to 1Z2 or less of the circuit in Fig. 14B, and noise that is strong against power supply voltage fluctuations can be reduced. .
  • suppressing the VCO gain to half means that the capacity of the LPF103 is half in the same loop parameter as seen from the PLL circuit, so the area used as the PLL circuit is also 1Z2 (half )become.
  • the oscillation frequency can be controlled without being affected by the threshold voltage of the transistor. This enables voltage control over a wide range, and stable oscillation can be performed even when the power supply voltage is lowered. In addition, stable oscillation that is not easily affected by process variations can be achieved. Further, since the gain can be reduced, noise can be reduced.

Abstract

 リング接続された複数のアンプ(401)と、複数のアンプにそれぞれ接続され、電圧制御により容量が変化する複数の可変容量素子(502a,502b)とを有する電圧制御リングオシレータが提供される。複数の負荷抵抗(402)及び複数のテール電流源(403)は、複数のアンプにそれぞれ接続される。

Description

明 細 書
電圧制御リングオシレータ
技術分野
[0001] 本発明は、電圧制御リングオシレータに関する。
背景技術
[0002] 図 14Aは、電圧制御リングオシレータの構成例を示す図である。電圧制御リングォ シレータは、 VCO (Voltage Controlled Oscillator)である。複数の差動アンプ 1401 は、リング接続される。複数の可変抵抗 1402は、それぞれ複数の差動アンプ 1401 に接続される。複数の電流源 1403は、それぞれ複数の差動アンプ 1401に接続され る。 CRリング素子 1404は、 1個の差動アンプ 1401、可変抵抗 1402及び電流源 14 03を有する。例えば、 4個の CRリング素子 1404がリング接続される。
[0003] 図 14Bは、図 14Aの CRリング素子 1404の構成例を示す回路図である。 CRリング 素子 1404は、バイアス部 1431及び発振部 1432を有する。以下、 MOS電界効果ト ランジスタを単にトランジスタという。バイアス部 1431は、 Pチャネルトランジスタ 1411 及び Nチャネルトランジスタ 1412を有する。
[0004] 発振部 1432は、非反転入力端子 1+及び反転入力端子 I一力も差動信号を入力し 、その差動信号を増幅し、非反転出力端子 0+及び反転出力端子 O—力 増幅した 差動信号を出力する。差動信号は、相互に位相が 180度反転した 2本の信号である 。 Nチャネルトランジスタ 1422は、図 14Aの電流源 1403に相当し、トランジスタ 141 2との間でカレントミラー回路を構成する。トランジスタ 1412に電流 IIが流れると、トラ ンジスタ 1422に電流 Isが流れる。非反転出力端子 0+及び反転出力端子 0—には 、それぞれ寄生容量 1425b及び寄生容量 1425aが接続されている。非反転入力端 子 1 +は Nチャネルトランジスタ 1421aのゲートに接続され、反転入力端子 I—は Nチ ャネルトランジスタ 1421bのゲートに接続される。 Pチャネルトランジスタ 1424a及び 1 423aは、トランジスタ 1421aに接続され、負荷抵抗を構成する。 Pチャネルトランジス タ 1424b及び 1423bは、トランジスタ 1421bに接続され、負荷抵抗を構成する。トラ ンジスタ 1423a及び 1423bは、電圧 Vcntlにより制御される可変抵抗である。 CRリン グ素子 1404は、容量及び抵抗の CRにより出力信号の遅延量が決まる。電圧 Vcntl により可変抵抗 1423a及び 1423bを変化させることにより、リングオシレータの発振 周波数を制御することができる。
[0005] 以上のように、電圧制御リングオシレータは、 CML (Current Mode Logic)型のリン グ素子 (CRの遅延素子)を複数段接続して正帰還をかける発振部 1432及びそのリ ング素子にバイアス電圧を供給するバイアス部 1431とから構成されて 、る。制御電 圧 Vcntlは、バイアス部 1431に入力され、電圧 Vcntlに比例したバイアス電圧をバイ ァス部 1431は出力する。このバイアス電圧は、 CML回路のテール電流源 1422と負 荷抵抗のトランジスタ 1423a, 1423bを制御する。負荷抵抗 1423a, 1423bだけ又 はテール電流源 1422だけ制御する方式もあるが、振幅を発振周波数によらず一定 にした 、場合は、両方を制御する方式が一般的である。
[0006] 図 15は、制御電圧 Vcntl及び発振周波数 foscの関係を示すグラフである。制御電 圧 Vcntlは、バイアス部 1431の中で、トランジスタ 1411を一段挟んで制御されるた め、トランジスタの閾値電圧 Vthの影響を受けることになる。トランジスタ 1411は、ソー スが電源電圧 Vddに接続され、ドレインがトランジスタ 1422のゲートに接続される。リ ングオシレータでは、この閾値電圧 Vthが同調範囲の妨げとなり、電源電圧 Vddから 閾値電圧 Vthを引いた残りの電圧 (Vdd— Vth)で同調範囲を確保しな 、と!/、けな!/、 という問題がある。仕様となる目標発振周波数 1501を実現するには、制御電圧 Vcn tlの同調範囲は同調範囲 1502になる。プロセスばらつき等により、特性は特性 FAS Tから特性 SLOWの間でばらつく。特性 TYP (Typical)は、閾値電圧 Vthが代表的 な値の特性である。特性 FASTは、閾値電圧 Vthが低くばらついたときの特性である 。特性 SLOWは、閾値電圧 Vthが高くばらついたときの特性である。リングオシレー タは、プロセスばらつきの影響を大きく受ける。
[0007] プロセスばらつき、電源電圧 Vddや温度等のばらつきを含めて、目標同調範囲 15 02を保証しょうとすると、一番帯域の厳しい特性 SLOWで特性のミニマムが決まり、 結果、特性 TYPでは VCOのゲインが非常に高くなるという問題がある。 VCOのゲイ ンは、特性の傾きに対応する。 VCOのゲインを高くすると、 VCO自身の感度が非常 に高くなるため、電源電圧変動や制御電圧 Vcntlの変動に対して、敏感に反応して しまう。これはジッタとなって、 VCOを PLL (Phase Locked Loop)回路に使用する場 合、 PLL回路の性能を悪くしてしまう。
[0008] また、テクノロジの進化に伴 、、電圧スケーリング (低電圧化)が進んで!/、る。リング オシレータでは、この電圧スケーリングも大変問題となる。電源電圧はスケーリングさ れていくが、トランジスタの閾値電圧 Vthはスケーリングされないため、同調範囲 150 2である Vdd— Vthは小さくなる方向に進むことになる。将来、 IV以下の電圧で回路 を構成する場合、既存の回路方式では同調範囲 1502が確保できないことが容易に 予想できる。
[0009] 上述のとおり、既存のリングオシレータでは、同調範囲 1502が Vdd— Vthで決まる ため、 VCOのゲインを高くすることで対処してきた。しかし、 VCOのゲインが高くなる ことは、同時にノイズ (ジッタ)が増えることを意味し、また将来の電源電圧スケーリン グに対し、更に設計が厳しくなることを促している。
[0010] また、下記の特許文献 1には、固定電極と可動電極とで可変コンデンサが形成され ており、固定用金属フレームと固定電極との間に所定の静電容量を有するコンデン サを挿入することにより、環境変化や経時変化に依存する浮遊容量による発振周波 数のオフセット値の変動や感度変動を大きく低減させる静電容量式重量検出装置が 開示されている。
[0011] また、下記の特許文献 2及び特許文献 3には、可変容量ダイオードを用いた CR発 振部を有する自励発振回路が開示されている。
[0012] また、下記の特許文献 4には、複数個の差動型ゲインステージが抵抗素子を介して リング状に接続され、各差動型ゲインステージの入力と基準電位との間にはバンドパ スフィルタがそれぞれ接続されるリング発振器が開示されている。
[0013] 特許文献 1:特開 2001— 201392号公報
特許文献 2 :特開平 7— 169583号公報
特許文献 3 :特開平 7— 169584号公報
特許文献 4:特許第 3528203号公報
発明の開示
[0014] 本発明の目的は、プロセスばらつき、電源電圧スケーリング及び Z又は VCOの高 ゲインによるノイズの影響を受け難い電圧制御リングオシレータを提供することである
[0015] 本発明の一観点によれば、リング接続された複数のアンプと、複数のアンプにそれ ぞれ接続され、電圧制御により容量が変化する複数の可変容量素子とを有する電圧 制御リングオシレータが提供される。
図面の簡単な説明
[0016] [図 1]図 1は、本発明の第 1の実施形態による高速 IZO (入力 Z出力)回路の構成例 を示す図である。
[図 2]図 2は、図 13の VCOの構成例を示す回路図である。
[図 3]図 3は、図 5の可変容量の構成例を示す半導体チップの断面図である。
[図 4]図 4は、図 1の VCOの構成例を示す回路図である。
[図 5]図 5は、図 4の CRリング素子の構成例を示す回路図である。
[図 6]図 6は、可変容量の両端電圧 Vvar及び容量 Cvarの関係を示すグラフである。
[図 7]図 7は、制御電圧 Vcntl及び発振周波数 foscの関係を示すグラフである。
[図 8A]図 8Aは、本発明の第 2の実施形態による PLL回路の構成例を示すブロック 図である。
[図 8B]図 8Bは、図 8Aの VCOの構成例を示す回路図である。
[図 8C]図 8Cは、図 8Bの CRリング素子の構成例を示す回路図である。
[図 9A]図 9Aは、本発明の第 3の実施形態による PLL回路の構成例を示すブロック 図である。
[図 9B]図 9Bは、図 9Aの VCOの構成例を示す回路図である。
[図 9C]図 9Cは、図 9Bの CRリング素子の構成例を示す回路図である。
[図 9D]図 9Dは、図 9Cの負荷抵抗部の構成例を示す図である。
[図 9E]図 9Eは、図 9Cの負荷抵抗部の他の構成例を示す図である。
[図 9F]図 9Fは、図 9Cの負荷抵抗部の他の構成例を示す図である。
[図 10A]図 10Aは、本発明の第 4の実施形態による PLL回路の構成例を示すブロッ ク図である。
[図 10B]図 10Bは、図 10Aの VCOの構成例を示す回路図である。 [図 10C]図 IOCは、図 10Bの CRリング素子の構成例を示す回路図である。
[図 10D]図 10Dは、図 10Cの負荷抵抗部の構成例を示す図である。
[図 10E]図 10Eは、図 10Cの負荷抵抗部の他の構成例を示す図である。
[図 10F]図 10Fは、図 10Cの負荷抵抗部の他の構成例を示す図である。
[図 11A]図 11Aは、本発明の第 5の実施形態による PLL回路の構成例を示すブロッ ク図である。
[図 11B]図 11Bは、図 11 Aの VCOの構成例を示す回路図である。
[図 11C]図 11Cは、図 11Bの CRリング素子の構成例を示す回路図である。
[図 11D]図 11Dは、図 11Cの負荷抵抗部の構成例を示す図である。
[図 11E]図 11Eは、図 11Cのテール電流源の構成例を示す図である。
[図 12A]図 12Aは、本発明の第 6の実施形態による PLL回路の構成例を示すブロッ ク図である。
[図 12B]図 12Bは、図 12Aの VCOの構成例を示す回路図である。
[図 12C]図 12Cは、図 12Bの CRリング素子の構成例を示す回路図である。
[図 12D]図 12Dは、図 12Cのオフセット容量の構成例を示す図である。
[図 12E]図 12Eは、図 12Cのオフセット容量の他の構成例を示す図である。
[図 13]図 13は、本発明の第 7の実施形態による PLL回路の構成例を示すブロック図 である。
[図 14A]図 14Aは、電圧制御リングオシレータの構成例を示す図である。
[図 14B]図 14Bは、図 14Aの CRリング素子の構成例を示す回路図である。
[図 15]図 15は、制御電圧 Vcntl及び発振周波数 f oscの関係を示すグラフである。 発明を実施するための最良の形態
(第 1の実施形態)
図 1は、本発明の第 1の実施形態による高速 IZO (入力 Z出力)回路の構成例を示 す図である。高速 ΙΖΟ回路の場合、ドライバ (Τχ)及びレシーバ (Rx)ではデータレ ートの半分の周波数のクロックが必要とされ、このクロックは PLL回路 110により生成 される。 PLL回路 110は、位相検出器 101、チャージポンプ 102、ループフィルタ(L PF) 103、電圧制御オシレータ (VCO) 104、及び遁倍器 105を有する。位相検出器 101は、リファレンスクロック RCLKと、遁倍器 105からの出力クロック(フィードバック クロック)とを比較し、その位相誤差に応じたパルス幅をチャージポンプ 102に出力す る。チャージポンプ 102は、このパルス幅に応じた電流を LPF103に流す。 LPF103 は、ローパスフィルタであり、この誤差信号を平滑化する。 VCO104は、この平滑化さ れた電圧 Vcntlに応じて発振し、 I信号及び Q信号を出力する。例えば、 I信号は 0° 及び 180° の差動信号であり、 Q信号は 90° 及び 270° の差動信号である。遁倍 器 105は、 VCO104が出力する 1つの信号の周波数を N倍にした信号を位相検出 器 101に出力する。その結果、位相検出器 101で検出される位相誤差が 0になると、 PLL回路 110はロック状態(定常状態)に移行し、リファレンスクロック RCLKの周波 数を N倍した安定した同期クロック (I信号及び Q信号)を得ることができる。
[0018] 位相インターポレータ 106は、 VCO104及びデジタルフィルタ 109の出力信号をミ キシングし、デシジョンラッチ 107に出力する。デシジョンラッチ 107は、シリアル形式 のデータ Dinをラッチし、デマルチプレクサ 108に出力する。デマルチプレクサ 108 は、データをシリアル形式からパラレル形式に変換し、データ Doutを出力する。デジ タルフィルタ 109は、デマルチプレクサ 108の出力データをフィルタリングし、位相ィ ンターポレータ 106に出力する。これにより、デシジョンラッチ 107のラッチタイミング を、データ Dinが安定した適切なタイミングに調整することができる。
[0019] 高速 IZO回路で用いられる VCO104は、 LC共振を用いた LC型 VCO又は差動 の CML型アンプを正帰還かける電圧制御リングオシレータが使われる。特に、 RF帯 の用途 (数 GHzオーバー)でな 、場合、又はインダクタと 、つた特殊素子を用いずに コスト削減を目的とした PLL回路は、電圧制御リングオシレータを用いる。
[0020] また、近年テクノロジの進化に伴 、、低電圧化が進んで!/、る。デジタル回路は、論 理閾値で回路動作が決まるため、低電圧仕様にマージンがあるものの、アナログ回 路では、この電圧スケーリングが様々な障害となって表れる。本実施形態は、高速 I ZO回路、低電圧仕様に用いられる VCO104、及び VCO104を用いた PLL回路 1 10等を適用範囲とする。
[0021] 図 4は、図 1の VCO104の構成例を示す回路図である。この VCO104は、電圧制 御リングオシレータである。複数の差動アンプ 401は、リング接続される。複数の負荷 抵抗 402は、それぞれ複数の差動アンプ 401に接続される固定抵抗である。複数の 電流源 403は、それぞれ複数の差動アンプ 401に接続される定電流源である。 CRリ ング素子 404は、 1個の差動アンプ 401、負荷抵抗 402及び電流源 403を有する。 例えば、 4個の CRリング素子 404がリング接続される。差動アンプ 401は、差動信号 を入力し、その差動信号を増幅して出力する。差動信号は、相互に位相が 180度反 転した 2本の信号である。各差動アンプ 401の出力差動信号は、 1周期を差動アンプ 401の数で割った位相差を有する。例えば、右から 2個目の差動アンプ 401は、 0° 及び 180° の差動信号を I信号として出力する。左端の差動アンプ 401は、 90° 及 び 270° の差動信号を Q信号として出力する。差動アンプ 401は、可変容量を有し、 制御電圧 Vcntlにより容量が制御される。
図 5は、図 4の CRリング素子 404の構成例を示す回路図である。 CRリング素子 40 4は、 CML型差動アンプを有し、非反転入力端子 1 +及び反転入力端子 I一から差 動信号を入力し、その差動信号を増幅し、非反転出力端子 0 +及び反転出力端子 O—力ゝら増幅した差動信号を出力する。電流源 403には、定電流 Isが流れる。非反 転出力端子 O +及び反転出力端子 O—には、それぞれ寄生容量 503b及び寄生容 量 503aが接続されている。非反転入力端子 1 +は Nチャネルトランジスタ 501aのゲ ートに接続され、反転入力端子 I—は Nチャネルトランジスタ 501bのゲートに接続さ れる。反転出力端子 O—は、トランジスタ 501aのドレインに接続される。非反転出力 端子 0 +は、トランジスタ 501bのドレインに接続される。電流源 403は、トランジスタ 5 Ola及び 501bのソースの相互接続点とグランドとの間に接続される。負荷抵抗 402a は、トランジスタ 501aのドレインと電源電圧との間に接続される。負荷抵抗 402bは、 トランジスタ 501bのドレインと電源電圧との間に接続される。可変容量 502aは、トラ ンジスタ 501aのドレインと制御電圧 Vcntlとの間に接続される。可変容量 502bは、ト ランジスタ 501bのドレインと制御電圧 Vcntlとの間に接続される。可変容量 502a及 び 502bは、オンチップバラクタ(バリキャップ)である。 CRリング素子 404は、容量及 び抵抗の CRにより出力信号の遅延量が決まる。電圧 Vcntlにより可変容量 502a及 び 502bを変化させることにより、リングオシレータの発振周波数を制御することができ る。 [0023] 図 3は、図 5の可変容量 502a及び 502bの各構成例を示す半導体チップの断面図 である。可変容量 502a及び 502bは、半導体チップ上に形成される。可変容量 502a 及び 502bの基本的構成は、トランジスタの構成をベースにしたものである。 P型半導 体基板 301は、例えばシリコン基板である。 N型ゥエル 302は、 P型基板 301上に形 成される。 N+型領域 303及び 305は、トランジスタのソース及びドレインに対応し、 N 型ゥエル 302の表面にイオン注入により形成される。領域 307は、トランジスタのチヤ ネル領域に対応し、 N型ゥエル 302の表面にイオン注入により形成される。誘電体層 308は、トランジスタのゲート酸ィ匕膜に対応し、領域 307上にシリコン酸ィ匕膜で形成さ れる。ポリシリコン 309は、誘電体層 308上に形成される。コンタクト部 310は、ポリシリ コン 309上に形成され、端子 311に接続される。端子 311は、図 5のトランジスタ 501 a又は 501bのドレインに接続される。コンタクト部 304は、 N+型領域 303上に形成さ れる。コンタクト部 306は、 N+型領域 305上に形成される。コンタクト部 304及び 306 は、制御電圧 Vcntlに接続される。
[0024] 図 6は、図 5の可変容量 502a, 502bの両端電圧 Vvar及び容量 Cvarの関係を示 すグラフである。両端電圧 Vvarを変化させることにより、容量 Cvarを制御することが できる。両端電圧 Vvarは、電源電圧 Vddから— Vddまでの範囲 601を同調範囲とし て利用することができる。両端電圧 Vvarは、制御電圧 Vcntlにより制御可能であり、 図 15のような閾値電圧 Vthの悪影響を受けな!/、。
[0025] 図 7は、制御電圧 Vcntl及び発振周波数 foscの関係を示すグラフである。プロセス ばらつき等により、特性は特性 FASTから特性 SLOWの間でばらつく。特性 TYP (T ypical)は、閾値電圧 Vthが代表的な値の特性である。特性 FASTは、閾値電圧 Vth が低くばらついたときの特性である。特性 SLOWは、閾値電圧 Vthが高くばらついた ときの特性である。仕様となる目標発振周波数 701を実現するには、制御電圧 Vcntl の同調範囲として広い範囲 702を使用することができる。
[0026] 図 14Aでは、 CRリング素子 1404の R (抵抗) 1402をアナログ的に可変にしていた のに対し、本実施形態は CRリング素子 404の C (容量) 502a, 502bをアナログ的に 可変にする。この可変容量 502a, 502bを実現しているのが、図 3に示す構造を有す るオンチップバラクタ (バリキャップ)である。この構造のバラクタによると、図 6に示すよ うに、ノ ラクタの両端の電圧 Vvarを可変にした場合、ノ ラクタ自身の容量 Cvarは大 きな可変範囲を持つことが可能となる。ノ ラクタの C—V (容量一電圧)特性は、電圧 Vvarに比例した安定した一次の直線となる。 VCOのゲインは、本来、線形であること が理想であるが、 PLL回路がロックした状態を仮定すると完全に線形である必要はな い。 PLL回路で重要となるのは上述の通り、同調範囲 702を最大限にとりつつ、 VC Oのゲインを抑えるという相異なるファクタである。補足ではあるが、図 14Aのリングォ シレータであってもトランジスタの非線形性の影響を受けるため、完全な一次直線と はならない。バラクタの特性で重要なのは、閾値電圧 Vthの影響が全くないことであ る。
[0027] このように CRリング(ディレイ)素子 404の抵抗 (R) 402a, 402bを固定し、容量(C) 502a, 502bを変動させることで、閾値電圧 Vthの影響を受けることなぐ VCO 104 の発振周波数 foscのレンジを LPF103からの制御電圧 Vcntlに比例して変えること が可能となる。図 14Bの回路では、バイアス部 1431を介して制御をする力 これは一 般的にカレントミラー回路で構成されている。カレントミラー回路は、プロセスばらつき 、電源電圧又は温度変動に敏感なため、どうしても VCOのゲインに顕著な差が現れ てしまう。本実施形態のバラクタ 502a, 502bは、これらの特性に非常に強いというメ リットを有する。また、カレントミラー回路は、低電圧になればなるほどコピーの精度が 悪くなるのに対して、本実施形態は低電圧にスケーリングされても電源電圧全ての範 囲を同調範囲として利用できる。更に、バラクタ 502a, 502bの可変範囲力も計算さ れる同調レンジというのはバラクタ 502a, 502bの並列個数を操作することで容易に 計算できるため、必要とされる同調レンジを最小限の VCOのゲインでカバーできると いうメリットがある。結果、図 14Bの回路に比べ、低い VCOのゲインが達成でき、ジッ タの少な 、PLL回路が構成できる。
[0028] 制御電圧 Vcntlで直接バラクタ 502a, 502bを制御できるため、図 14Bのバイアス 部 1431が必要ないというのも本実施形態の特徴である。バイアス部 1431は、カレン トミラー回路となる力 カレントミラー回路は、トランジスタ 1412のドレイン一ソース間 抵抗 Rdsを大きくするために、ゲート長及びゲート幅の大きいトランジスタ 1412を使う 。そのため、バイアス部 1431が無くなることにより、使用面積を小さくすることができる 効果が大きい。
[0029] 以上のように、本実施形態によれば、アンプを正帰還かけて発振させる電圧制御リ ングオシレータにおいて、オンチップのバラクタ素子 502a, 502bで電圧をアナログ 的に制御することで、閾値電圧 Vthの影響を受けることなぐ VCOの同調電圧レンジ を広範囲に広げることができる。
[0030] (第 2の実施形態)
図 8Aは、本発明の第 2の実施形態による PLL回路の構成例を示すブロック図であ る。この PLL回路は、図 1の PLL回路 110と同じである。
[0031] 図 8Bは、図 8Aの VCO 104の構成例を示す回路図である。この VCO104は、図 4 の VCOと同じである。
[0032] 図 8Cは、図 8Bの CRリング素子 404の構成例を示す回路図である。本実施形態が 図 5と異なる点を説明する。 Nチャネルトランジスタ 801は、図 5の電流源 403に対応 し、ゲートが固定電圧 Vbに接続され、ソースがグランドに接続され、ドレインがトランジ スタ 501a及び 501bのソースの相互接続点に接続される。この CRリング素子 404は 、 CRディレイ素子であり、抵抗 (R) 402a, 402bを固定にし、容量(C) 502a, 502b を可変にする。 CRリング素子 404は、 CML型差動アンプを有し、トランジスタを用い ない純抵抗 402a, 402bを負荷として使用する。
[0033] 以上のように、本実施形態によれば、トランジスタ 801は、電流源として、 CML型差 動アンプのテール電流 Isを流す。トランジスタ 801のゲート電圧 Vbを一定にし、かつ 負荷を純抵抗 402a, 402b〖こし、可変容量 502a, 502bの C—V特性の線形性を用 いることにより発振させる。
[0034] (第 3の実施形態)
図 9Aは、本発明の第 3の実施形態による PLL回路の構成例を示すブロック図であ る。この PLL回路は、図 8Aの PLL回路と同じである。
[0035] 図 9Bは、図 9Aの VCO104の構成例を示す回路図である。この VCO104は、図 8 Bの VCOと同じである。
[0036] 図 9Cは、図 9Bの CRリング素子 404の構成例を示す回路図である。本実施形態が 図 8Cと異なる点を説明する。負荷抵抗部 901a及び 901bは、図 8Cの負荷抵抗 402 a及び 402bの代わりに設けられる。
[0037] 図 9Dは、図 9Cの負荷抵抗部 901a及び 901bの各構成例を示す図である。負荷 抵抗部 901a及び 901bは、 Pチャネルトランジスタ 902により構成される。トランジスタ 902は、ゲートが固定電圧 Vblに接続され、ソースが電源電圧に接続され、ドレイン 力 Sトランジスタ 501a又は 501bのドレインに接続される。
[0038] 図 9Eは、図 9Cの負荷抵抗部 901a及び 901bの他の各構成例を示す図である。負 荷抵抗部 901a及び 901bは、 Pチャネルトランジスタ 903により構成される。トランジス タ 903は、ダイオード接続されている。すなわち、トランジスタ 903は、ソースが電源電 圧に接続され、ゲート及びドレインがトランジスタ 501a又は 501bのドレインに接続さ れる。
[0039] 図 9Fは、図 9Cの負荷抵抗部 901a及び 901bの他の各構成例を示す図である。負 荷抵抗部 901a及び 901bは、 Pチャネルトランジスタ 904及び 905により構成される。 トランジスタ 904は、図 9Dのトランジスタ 902に対応する。トランジスタ 905は、図 9E のトランジスタ 903に対応する。トランジスタ 904及び 905は、並列接続される。
[0040] 本実施形態は、負荷抵抗部 901a, 901bにトランジスタを用いた例である。図 9Dは 、 Pチャネルトランジスタ 902を直接バイアスするタイプである。図 9Eは、ゲインを少々 抑えてコモン変動に強くしているダイオード接続タイプのトランジスタ 903である。図 9 Fは、バイアストランジスタ 904とダイオード接続トランジスタ 905を並列に接続するこ とにより、トランジスタの線形性をよくするシンメトリック負荷タイプである。
[0041] (第 4の実施形態)
図 10Aは、本発明の第 4の実施形態による PLL回路の構成例を示すブロック図で ある。この PLL回路は、図 8Aの PLL回路と同じである。
[0042] 図 10Bは、図 10Aの VCO 104の構成例を示す回路図である。この VCO104は、 図 8Bの VCOに対し、負荷抵抗 402及び電流源 403の位置が逆になつている。電流 源 403は、電源電圧及び差動アンプ 401間に接続される。負荷抵抗 402は、差動ァ ンプ 401及びグランド間に接続される。
[0043] 図 10Cは、図 10Bの CRリング素子 404の構成例を示す回路図である。 Pチャネルト ランジスタ 1001は、図 10Bの電流源 403に対応し、ゲートが固定電圧 Vbに接続され 、ソースが電源電圧に接続され、ドレイン力 チャネルトランジスタ 1007a及び 1007b のソースの相互接続点に接続される。 Pチャネルトランジスタ 1007aのゲートは、非反 転入力端子 1+に接続される。 Pチャネルトランジスタ 1007bのゲートは、反転入力端 子 I—に接続される。可変容量 502aは、トランジスタ 1007aのドレイン及び制御電圧 Vcntl間に接続される。可変容量 502bは、トランジスタ 1007bのドレイン及び制御電 圧 Vcntl間に接続される。非反転出力端子 0 +は、トランジスタ 1007bのドレインに 接続される。反転出力端子 O—は、トランジスタ 1007aのドレインに接続される。負荷 抵抗部 1006aは、トランジスタ 1007aのドレイン及びグランド間に接続される。負荷抵 抗部 1006bは、トランジスタ 1007bのドレイン及びグランド間に接続される。負荷抵抗 部 1006a及び 1006bは、図 10Bの負荷抵抗 402に対応する。
[0044] 図 10Dは、図 10Cの負荷抵抗部 1006a及び 1006bの各構成例を示す図である。
負荷抵抗部 1006a及び 1006bは、 Nチャネルトランジスタ 1002により構成される。ト ランジスタ 1002は、ゲートが固定電圧 Vblに接続され、ソースがグランドに接続され 、ドレインがトランジスタ 1007a又は 1007bのドレインに接続される。
[0045] 図 10Eは、図 10Cの負荷抵抗部 1006a及び 1006bの他の各構成例を示す図であ る。負荷抵抗部 1006a及び 1006bは、 Nチャネルトランジスタ 1003により構成される 。トランジスタ 1003は、ダイオード接続されている。すなわち、トランジスタ 1003は、ソ ースがグランドに接続され、ゲート及びドレインがトランジスタ 1007a又は 1007bのド レインに接続される。
[0046] 図 10Fは、図 10Cの負荷抵抗部 1006a及び 1006bの他の各構成例を示す図であ る。負荷抵抗部 1006a及び 1006bは、 Nチャネルトランジスタ 1004及び 1005により 構成される。トランジスタ 1004は、図 10Dのトランジスタ 1002に対応する。トランジス タ 1005は、図 10Eのトランジスタ 1003に対応する。トランジスタ 1004及び 1005は、 並列接続される。
[0047] 本実施形態は、図 9Cと異なり、テール電流 Isを電源電圧側から引っ張った例にな る。この回路は、 Pチャネルトランジスタがメインで構成されるため、図 9Cの回路構成 に比べ、帯域が落ちるというデメリットを有するが、 lZfノイズ特性がよいというメリット がある。 [0048] (第 5の実施形態)
図 11Aは、本発明の第 5の実施形態による PLL回路の構成例を示すブロック図で ある。この PLL回路は、図 8Aの PLL回路と同じである。
[0049] 図 11Bは、図 11Aの VCO104の構成例を示す回路図である。この VCO104は、 図 8Bの VCOと同じである。
[0050] 図 11Cは、図 11Bの CRリング素子 404の構成例を示す回路図である。本実施形 態が図 8Cと異なる点を説明する。負荷抵抗部 1103a及び 1103bは、可変抵抗であ り、図 8Cの負荷抵抗 402a及び 402bの代わりに設けられる。テール電流源 1104は 、可変電流源であり、図 8Cのトランジスタ 801の代わりに設けられる。
[0051] 図 11Dは、図 11Cの負荷抵抗部 1103a及び 1103bの各構成例を示す図である。
複数の Pチャネルトランジスタ 1101のソース及びドレインは、それぞれ並列に接続さ れる。トランジスタ 1101は、ソースの相互接続点が電源電圧に接続され、ドレインの 相互接続点がトランジスタ 501a又は 501bのドレインに接続される。複数のトランジス タ 1101のゲートには、外部から電圧が供給される。複数のトランジスタ 1101を重み 付けし、外部カゝらその各ゲート電圧を個別に制御することにより、負荷抵抗部 1103a 及び 1103bの抵抗値を変化させることができる。
[0052] 図 11Eは、図 11Cのテール電流源 1104の構成例を示す図である。複数の Nチヤ ネルトランジスタ 1102のソース及びドレインは、それぞれ並列に接続される。トランジ スタ 1102は、ソースの相互接続点がグランドに接続され、ドレインの相互接続点がト ランジスタ 501a又は 501bのソースに接続される。複数のトランジスタ 1102のゲート には、外部から電圧が供給される。複数のトランジスタ 1102を重み付けし、外部から その各ゲート電圧を個別に制御することにより、テール電流源 1104の電流量を変化 させることがでさる。
[0053] 本実施形態によれば、オフセット周波数を制御することができる。負荷抵抗部 1103 a及び 1103bの抵抗値を外部から可変にすることにより、 VCO104の中心発振周波 数を変えることが可能となる。動作点を変えないようにするために、負荷抵抗部 1103 a, 1103bと併せてテール電流源 1104の電流の量も可変にできる。
[0054] 可変容量 502a, 502bは、制御電圧 Vcntlにより制御される。これに対し、負荷抵 抗部 1103a, 1103bのトランジスタ 1101及び電流源 1104のトランジスタ 1102のゲ ートは、制御電圧 Vcntlとは独立の電圧により制御される。 PLL回路の動作準備段 階に、負荷抵抗部 1103a, 1103b及びテール電流源 1104を外部力も制御し、 VC O104の中心発振周波数を決める。 PLL回路の動作中は、フィードバックされる制御 電圧 Vcntlにより可変容量 502a, 502bのみが制御され、発振周波数が決まる。なお 、電流源 1104のトランジスタ 1102のゲートは、制御電圧 Vcntlにより制御してもよい
[0055] 以上のように、テール電流源 1104のトランジスタ 1102を並列に接続することにより 、外部力も電流源 1104の電流値を可変にできる。また、負荷抵抗部 1103a及び 11 03bのトランジスタ 1101を並列に接続することにより、トランジスタ 1101のオン抵抗を 可変にできる。これらの制御により、 VCO104に対してオフセット周波数を自由に選 ぶことが可能となる。
[0056] (第 6の実施形態)
図 12Aは、本発明の第 6の実施形態による PLL回路の構成例を示すブロック図で ある。この PLL回路は、図 8Aの PLL回路と同じである。
[0057] 図 12Bは、図 12Aの VCO 104の構成例を示す回路図である。この VCO104は、 図 8Bの VCOと同じである。
[0058] 図 12Cは、図 12Bの CRリング素子 404の構成例を示す回路図である。本実施形 態が図 9Cと異なる点を説明する。オフセット容量 1201aは可変容量 502aに並列に 接続され、オフセット容量 1201bは可変容量 502bに並列に接続される。テール電流 源 403は、図 9Cのトランジスタ 801に対応する。
[0059] 図 12Dは、図 12Cのオフセット容量 1201a及び 1201bの各構成例を示す図である 。複数の可変容量 1202は、並列に接続される。容量 1202は、制御電圧 Vcntlとは 独立に容量値が制御されてもょ 、し、固定容量であってもよ 、。
[0060] 図 12Eは、図 12Cのオフセット容量 1201a及び 1201bの他の各構成例を示す図 である。複数の Pチャネルトランジスタ 1203のソース及びドレインは、それぞれ並列に 可変容量 502a又は 502bに接続される。複数のトランジスタ 1203のゲートには、制 御電圧 Vcntlとは独立な外部電圧が供給される。複数のトランジスタ 1203を重み付 けし、外部力もその各ゲート電圧を個別に制御することにより、トランジスタ 1203のソ ース及びドレイン間の容量値を変化させることができる。
[0061] 本実施形態によれば、オフセット周波数を制御することができる。オフセット容量 12
Ola及び 1201bの容量値を外部から可変にすることにより、 VCO104の中心発振周 波数を変えることが可能となる。
[0062] 以上のように、アナログ的に制御可能な可変容量 502a, 502bと並列にオフセット 容量 1201a, 1201bを接続することにより、オフセット周波数を自由に選択することが できる。オフセット容量 1201a及び 1201bは、アナログ容量素子、トランジスタの他、 ノ ラクタ素子でもよ ヽ。
[0063] 第 5及び第 6の実施形態によれば、容易に中心発振周波数を変えることが可能であ る。 PLL回路の仕様によっては、 VCOの中心発振周波数を変えたい用途も考えられ る。中心発振周波数を変える手段としては、第 5の実施形態のようにオン抵抗を変え ること、又は第 6の実施形態のように容量をオフセットで追加することである。オン抵抗 を可変にするには、負荷抵抗部 1103a, 1103bのトランジスタ 1101を並列に接続す ればよい。この場合、一般にテール電流源 1104の電流も負荷抵抗部 1103a, 1103 bの抵抗値に合わせて制御すると動作点が変わらな 、ため、安定した動作が実現で きる。すなわち、テール電流の半分の電流が各負荷抵抗部 1103a, 1103bに流れる ように負荷抵抗部 1103a, 1103bのトランジスタ 1101のオン/オフを制御する。また 、才フセッ卜容量 1201a, 1201bを可変容量 502a, 502b【こ対して並歹 U【こ接続するこ とでも、中心周波数を変えることができる。このオフセット容量 1201a, 1201bは、ァ ナログの容量素子だけでなぐ MOS構造を用いた容量素子、またバラクタや配線を 用いた容量等でも問題ない。
[0064] (第 7の実施形態)
図 13は、本発明の第 7の実施形態による PLL回路の構成例を示すブロック図であ る。この PLL回路力 図 8Aの PLL回路と異なる点を説明する。図 8Aでは、 VCO10 4は差動信号を生成して出力する。これに対して、図 13では、 VCO104は、単相信 号 PCLKを生成して出力する。
[0065] 図 2は、図 13の VCO 104の構成例を示す回路図である。 VCO104は、電圧制御リ ングオシレータである。複数かつ奇数個のインバータ(アンプ) 201がリング接続され る。インバータ 201は、入力信号を 180° 反転及び増幅して出力する。複数の可変 容量 202は、それぞれ複数のインバータ 201の出力及び制御電圧 Vcntl間に接続さ れる。可変容量 202は、図 3の構造と同じ構造を有し、制御電圧 Vcntlに応じて容量 値が変化する。インバータ 201はトランジスタのオン抵抗を有するので、 VCO104は CRリング素子を有することになる。第 1〜第 6の実施形態と同様に、可変容量 202を 変化させることにより、発振周波数を制御することができる。
[0066] 本実施形態は、インバータ 201を奇数段接続して正帰還をかけた電圧制御リング オシレータである。各インバータ 201の出力に、半導体チップ上に形成される可変容 量 (バラクタ素子) 202を接続することにより、閾値電圧 Vthの影響をなくし、同調電圧 レンジを広げることができる。
[0067] 以上のように、第 1〜第 7の実施形態によれば、電圧制御リングオシレータにおいて 閾値電圧 Vthの影響を全く受けることなぐ VCOの同調電圧レンジを広げることが可 能となる。仕様となる発振周波数レンジを可変容量の可変範囲でカバーすることによ り、 VCOのゲインを十分に下げることができ、ジッタの少ない PLL回路を構成すること ができる。
[0068] また、 PLL回路の低電源電圧動作において、閾値電圧 Vthの影響を受けることなく 、同調電圧範囲を確保することができる。低電源電圧 0. 6Vまで、特性 TYPのプロセ スで動作できることをシミュレーションにて確認することができた。
[0069] また、プロセスばらつきの影響が受けにくい回路構成になり、 VCOのゲインを図 14 Bの回路の 1Z2以下に抑えることが可能であり、電源電圧変動に強ぐノイズを小さく することができる。
[0070] また、 VCOのゲインを半分に抑えるということは、 PLL回路からみると同じループパ ラメータにおいて、 LPF103の容量が半分でいいことを意味するため、 PLL回路とし ての使用面積も 1Z2(半分)になる。
[0071] なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示し たものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはなら ないものである。すなわち、本発明はその技術思想、またはその主要な特徴力も逸脱 することなぐ様々な形で実施することができる。
産業上の利用可能性
可変容量素子の容量を電圧制御することにより、トランジスタの閾値電圧の影響なく 、発振周波数を制御することができる。これにより、広範囲の電圧制御が可能になり、 電源電圧が低電圧化した場合にも安定した発振を行うことができる。また、プロセスば らつきの影響を受け難ぐ安定した発振を行うことができる。また、ゲインを小さくする ことができるので、ノイズを小さくすることができる。

Claims

請求の範囲
[I] リング接続された複数のアンプと、
前記複数のアンプにそれぞれ接続され、電圧制御により容量が変化する複数の可 変容量素子と
を有することを特徴とする電圧制御リングオシレータ。
[2] 前記複数のアンプは、 CML型差動アンプであることを特徴とする請求項 1記載の 電圧制御リングオシレータ。
[3] さらに、前記複数のアンプにそれぞれ接続された複数の負荷抵抗と、
前記複数のアンプにそれぞれ接続された複数のテール電流源とを有することを特 徴とする請求項 2記載の電圧制御リングオシレータ。
[4] 前記テール電流源は定電流源であり、前記負荷抵抗は固定抵抗であることを特徴 とする請求項 3記載の電圧制御リングオシレータ。
[5] 前記負荷抵抗は、トランジスタを用いない純抵抗であることを特徴とする請求項 4記 載の電圧制御リングオシレータ。
[6] 前記負荷抵抗は、 Pチャネル電界効果トランジスタを用いて 、ることを特徴とする請 求項 4記載の電圧制御リングオシレータ。
[7] 前記負荷抵抗は、 Nチャネル電界効果トランジスタを用いて 、ることを特徴とする請 求項 4記載の電圧制御リングオシレータ。
[8] 前記テール電流源は可変電流源、又は前記負荷抵抗は可変抵抗であることを特 徴とする請求項 3記載の電圧制御リングオシレータ。
[9] さらに、前記複数の可変容量素子にそれぞれ並列に接続された複数のオフセット 容量素子を有することを特徴とする請求項 3記載の電圧制御リングオシレータ。
[10] 前記複数のアンプは奇数個のインバータであり、前記複数の可変容量素子はそれ ぞれ前記複数のインバータの出力に接続されることを特徴とする請求項 1記載の電 圧制御リングオシレータ。
[II] 前記テール電流源は、電界効果トランジスタを用いていることを特徴とする請求項 3 記載の電圧制御リングオシレータ。
[12] 前記負荷抵抗は、ゲート電圧が一定である Pチャネル電界効果トランジスタ、ダイォ ード接続された Pチャネル電界効果トランジスタ、又はゲート電圧が一定である Pチヤ ネル電界効果トランジスタとダイオード接続された Pチャネル電界効果トランジスタと が並列接続されたものであることを特徴とする請求項 6記載の電圧制御リングオシレ ータ。
[13] 前記テール電流源は、 Nチャネル電界効果トランジスタを用いて 、ることを特徴とす る請求項 12記載の電圧制御リングオシレータ。
[14] 前記負荷抵抗は、ゲート電圧が一定である Nチャネル電界効果トランジスタ、ダイォ ード接続された Nチャネル電界効果トランジスタ、又はゲート電圧が一定である Nチヤ ネル電界効果トランジスタとダイオード接続された Nチャネル電界効果トランジスタと が並列接続されたものであることを特徴とする請求項 7記載の電圧制御リングオシレ ータ。
[15] 前記テール電流源は、 Pチャネル電界効果トランジスタを用いて 、ることを特徴とす る請求項 14記載の電圧制御リングオシレータ。
[16] 前記テール電流源は、前記可変容量とは独立に電流を可変制御可能であり、複数 の電界効果トランジスタの並列接続を含むことを特徴とする請求項 8記載の電圧制御 リングオシレータ。
[17] 前記負荷抵抗は、前記可変容量とは独立に抵抗を可変制御可能であり、複数の電 界効果トランジスタの並列接続を含むことを特徴とする請求項 8記載の電圧制御リン グオシレータ。
[18] 前記オフセット容量素子は、前記可変容量とは独立に容量を可変制御可能である ことを特徴とする請求項 9記載の電圧制御リングオシレータ。
[19] 前記オフセット容量素子は、複数の電界効果トランジスタの並列接続を含むことを 特徴とする請求項 18記載の電圧制御リングオシレータ。
[20] 前記可変容量は、半導体チップ上に形成されていることを特徴とする請求項 1記載 の電圧制御リングオシレータ。
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