WO2007080672A1 - 半導体装置及び表示装置 - Google Patents

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Takuto Yasumatsu
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Sharp Kabushiki Kaisha
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    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a display device. More particularly, the present invention relates to a semiconductor device such as an active matrix substrate, a manufacturing method thereof, and a display device.
  • a semiconductor device is an electronic device that includes an active element that utilizes the electrical characteristics of a semiconductor, and is widely applied to, for example, audio equipment, communication equipment, computers, home appliances, and the like.
  • a TFT array substrate is known as a semiconductor device having a thin film transistor (hereinafter also referred to as “TFT”) on a substrate, and can be used as a constituent member of an active matrix liquid crystal display device or the like.
  • a pixel circuit portion and a driving circuit portion are formed on the same substrate by using polysilicon (hereinafter also referred to as Si) as a semiconductor material of a TFT.
  • Si polysilicon
  • the system-on-glass technology provided above is being utilized.
  • the TFT of the pixel circuit section hereinafter also referred to as “pixel switching TFT”
  • the TFT of the drive circuit section hereinafter also referred to as “driving circuit TFT”
  • driving circuit TFT the liquid crystal display device can be reduced in size, power consumption, and high reliability.
  • the required characteristics differ between the pixel switching TFT and the drive circuit TFT.
  • pixel switching TFTs are required to have a low off-current in order to suppress a decrease in contrast ratio and uneven image quality in the panel, while driver circuit TFTs require high-speed operation of the drive circuit.
  • low threshold voltage (VthM ⁇ , Vth variation reduction and high on-state current are required. Therefore, there is a structural difference between the pixel switching TFT and the driving circuit TFT that satisfy these required characteristics. It is necessary to make a difference.
  • a method for example, a method is known in which the thickness of the gate insulating film of the pixel switching TFT is made larger than the thickness of the gate insulating film of the driving circuit TFT.
  • a matrix circuit TFT pixel switching TFT
  • a peripheral circuit TFT driving circuit TFT
  • the gate insulating film of the peripheral circuit portion TFT is made of silicon oxide.
  • the gate insulating film of the matrix circuit portion TFT has the same structure as the gate insulating film of the peripheral circuit portion TFT, and the upper layer portion is silicon oxide or nitride. It has a single layer structure with silicon power.
  • the upper layer portion and the lower layer portion of the gate insulating film in the matrix circuit portion TFT it is impossible to continuously form the upper layer portion and the lower layer portion of the gate insulating film in the matrix circuit portion TFT, and the boundary between the upper layer portion and the lower layer portion cannot be formed. Since there are many traps on the surface, there is room for improvement in that the reliability of the TFT in the matrix circuit section is reduced if the lower layer of the gate insulating film has a single-layer structure that also has silicon oxide power. was there.
  • the lower layer portion of the gate insulating film since the upper layer portion of the gate insulating film is formed by sputtering or plasma CVD, the lower layer portion of the gate insulating film has a single layer structure made of silicon oxide, and therefore the upper layer portion of the gate insulating film. As a result of the plasma damage in the formation process, there is room for improvement in that the reliability of the TFT of the matrix circuit section is further reduced.
  • the matrix circuit TFT when the lower part of the gate insulating film is made of silicon nitride, a good interface cannot be formed between the gate insulating film and the semiconductor layer (polysilicon layer). However, there was room for improvement in terms of not being able to obtain good TFT characteristics.
  • the first and second gate insulating films having different thicknesses are formed by selectively removing a predetermined region of the insulating film by etching.
  • a method of manufacturing a semiconductor device for forming a field effect transistor is! Ru (e.g., see Patent Document 2.) while 0 tooth force, according to this manufacturing method, an insulating film to be etched is a single layer Due to the structure, when the above etching is performed by dry etching, the portion formed by etching is subjected to plasma damage, so there is room for improvement in that reliability may be lowered. there were.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-335573
  • Patent Document 2 JP 2005-72461 A
  • the present invention has been made in view of the above situation, and has a circuit element capable of achieving high performance and a circuit element capable of achieving high breakdown voltage on the same substrate, and It is an object of the present invention to provide a semiconductor device and a display device that can achieve high reliability.
  • the inventor has a structure in which a first semiconductor layer, a first gate insulating film (first insulating film), a first gate electrode (first conductive layer), and a third insulating film are laminated in this order.
  • Various studies were made on a method of manufacturing a semiconductor device having a second thin film transistor (second circuit element) having a structure laminated in this order on a substrate. The first gate insulating film and the second gate insulating film were formed. We focused on how to do this.
  • the first gate insulating film 4a made of silicon oxide (SiO 2), And second gate insulating film 9
  • the first insulating film 4a and the lower layer portion 4c of the second gate insulating film 9 can be formed in a common process, and the third insulating film 6a and the lower layer portion 6c of the second gate insulating film 9 can be formed.
  • the first gate electrode 5 is usually formed by dry etching a metal film or the like from the viewpoint of realizing miniaturization. . Therefore, in this process, the first gate insulating film 4 which also has an SiO force weak against plasma 4
  • the reliability of the first TFT 50a and the second TFT 50C decreases because a and the lower layer portion 4c of the second gate insulating film 9 are damaged by being exposed to plasma.
  • the third insulating film 6a made of SiN or the like and the upper layer portion 6c of the second gate insulating film 9 are usually plasma chemistry from the viewpoint of film thickness uniformity and step coverage. It is formed using a chemical vapor deposition (CVD) method. Therefore, it has been found that the lower layer 4c of the second gate insulating film 9 is also damaged by plasma in this process, and the reliability is lowered.
  • CVD chemical vapor deposition
  • the first gate insulating film 4a and the third insulating film 6a in the first TFT 50a are formed separately from each other, and the second gate in the second TFT 50C is formed.
  • the lower layer portion 4c and the upper layer portion 6c of the insulating film 9 are formed by separating the processes. Therefore, boron (B), sodium (Na), and the interface between the first gate insulating film 4a and the third insulating film 6a and the interface between the lower layer portion 4c and the upper layer portion 6c of the second gate insulating film 9
  • Mobile ions (impurities) such as phosphorus (P) and heavy metals are attached.
  • This impurity is annealed or the like in a later step, so that the impurities are contained in the first gate insulating film 4a and the lower layer portion 4c of the second gate insulating film 9, and thus in the first semiconductor layer 15a and the second semiconductor layer 15c.
  • the present inventor has paid attention to the structures of the first gate insulating film 4 a and the lower layer portion 4 c of the second gate insulating film 9. Then, it was found that SiN has high plasma resistance, and a method as shown in FIGS. 19 (a) to (c) was examined. Then, as shown in FIG. 19 (a), the structure of the first gate insulating film 4a and the lower layer portion 4c of the second gate insulating film 9 is a laminated structure in which the uppermost layer also has SiN force. In the steps shown in FIGS. 19B and 19C, it was found that the first gate insulating film 4a and the lower layer portion 4c of the second gate insulating film 9 can also protect plasma damage.
  • SiN also has a function of preventing (barrier) diffusion of impurities. Impurities adhering to the edge film 4a and the lower portion 4c of the second gate insulating film 9 are trapped on the film surface, so that the impurities can be trapped in the first gate insulating film 4a, In addition, it is possible to suppress diffusion in the lower layer 4c of the second gate insulating film 9 and thus in the first semiconductor layer 15a and the second semiconductor layer 15c, and to suppress a decrease in reliability of the first TFT 50a and the second TFT 50c. I found what I could do.
  • the lowermost layer 7a of the first gate insulating film 4a and the second gate As a material constituting the lowermost layer 7c of the lower layer portion 4c of the insulating film 9, a material that forms a high-quality interface with the first semiconductor layer 15a and the second semiconductor layer 15c (for example, SiO, etc.) apart from SiN. You can choose the 1st TFT50a
  • the reliability of the first TFT 50a and the second TFT 50c can be secured, and the performance of the first TFT 50a and the higher breakdown voltage of the second TFT 50C can be increased. As a result, these TFTs are provided on the same substrate.
  • mass production of semiconductor devices can be achieved.
  • the present invention can be applied not only to a TFT having a top gate structure but also to all semiconductor devices having two or more circuit elements such as a bottom gate structure, a dual gate structure, and a storage capacitor element on a substrate. The present inventors have found out what can be done and have come up with the idea that the above-mentioned problems can be solved brilliantly, and have reached the present invention.
  • the present invention provides a first circuit element having a structure in which a first semiconductor layer, a first insulating film, a first conductive layer, and a third insulating film are laminated in this order, a second semiconductor layer, a first semiconductor layer, A semiconductor device having, on a substrate, a second circuit element having a structure in which a second insulating film having a thickness larger than that of the insulating film and a second conductive layer are stacked in this order, wherein the first insulating film includes: The uppermost layer has a laminated structure such as silicon nitride, and the second insulating film includes a lower layer portion having a laminated structure of the first insulating film and a third insulating film structure on the first conductive layer.
  • a semiconductor device composed of an upper layer part hereinafter also referred to as “first semiconductor device” (for example, see FIG. 1) o
  • the present invention also provides a first circuit element having a structure in which a first semiconductor layer, a first insulating film, and a first conductive layer are laminated in this order, a second semiconductor layer, and a film more than the first insulating film.
  • a semiconductor device having, on a substrate, a second circuit element having a structure in which a second insulating film having a large thickness and a second conductive layer are laminated in this order, wherein the second insulating film has a silicon nitride as the uppermost layer.
  • Powerful lower layer When a semiconductor device comprising an upper portion having a structure of the first insulating film (hereinafter also referred to as a "second semiconductors devices”.) Is also (for example, see FIG. 2 (a).) 0
  • the present invention further includes a first circuit element having a structure in which a first conductive layer, a first insulating film, and a first semiconductor layer are stacked in this order, a second conductive layer, and a film more than the first insulating film.
  • the second insulating film has a silicon force structure
  • the second insulating film is also a semiconductor device (hereinafter also referred to as “third semiconductor device”) including a lower layer portion and an upper layer portion having the first insulating film structure. (For example, see Figure 3 (a).)
  • the present invention provides a first circuit element having a structure in which a first conductive layer, a first insulating film, and a first semiconductor layer are stacked in this order, and a film thickness larger than that of the second conductive layer and the first insulating film.
  • a lower layer portion having a structure hereinafter also referred to as "fourth semiconductor device".
  • the semiconductor device composed of an upper layer portion of the lowermost layer is also a silicon nitride force is even (for example, see FIG. 4 (a).) 0
  • the first semiconductor device of the present invention includes a first circuit element having a structure in which a first semiconductor layer, a first insulating film, a first conductive layer, and a third insulating film are stacked in this order, a second semiconductor layer, a first semiconductor layer,
  • the substrate has a second circuit element having a structure in which a second insulating film and a second conductive layer having a thickness larger than that of the insulating film are stacked in this order.
  • the first semiconductor device for example, (1) the first circuit element and the second circuit element are thin film transistors (TFT), (2) the first circuit element is a TFT, There is a form in which the circuit element is a storage capacitor element.
  • the first circuit element is the first TFT and the second circuit element is the second TFT
  • the gate insulating film (first insulating film) of the first TFT is the gate insulating film (second insulating film) of the second TFT. Therefore, the first circuit element can function as a high-performance TFT capable of realizing a higher speed operation than the second circuit element
  • the second circuit element It can function as a high voltage TFT with a breakdown voltage higher than that of a single circuit element.
  • the first circuit element is the third TFT and the second circuit element is the storage capacitor element, (1) Since the insulating film (gate insulating film of the third TFT) has a smaller film thickness than the second insulating film (insulating film of the storage capacitor element), the first circuit element is capable of realizing high-speed operation. It can function as a high-performance TFT, and the second circuit element can function as a high-voltage holding capacitor element with a high breakdown voltage.
  • the TFT in the first semiconductor device there are a top gate TFT, a dual gate TFT, and the like. From the viewpoint of miniaturization, a top gate TFT is preferable.
  • the first insulating film has a laminated structure in which the uppermost layer is made of silicon nitride (SiN) (see, for example, FIG. 1). O Since SiN has high plasma resistance, the first insulating film has a SiN layer.
  • the first conductive layer that does not cause plasma damage to the first insulating film can be formed by dry etching such as plasma etching (plasma ashing). In other words, the first conductive layer and thus the first circuit element can be miniaturized while maintaining the reliability of the first insulating film.
  • SiN also has the function of preventing the diffusion of impurities, so mobile ions (impurities) such as boron (B), sodium (Na), phosphorus (P), and heavy metals attached on the SiN layer of the first insulating film. ) Is trapped on the surface of the SiN layer as it is, so that impurities can be prevented from diffusing into the first insulating film and thus into the first semiconductor layer. Therefore, it is possible to suppress the deterioration of the reliability due to the fluctuation (shift) of the characteristics of the first circuit element (TFT or the like).
  • impurities such as boron (B), sodium (Na), phosphorus (P), and heavy metals attached on the SiN layer of the first insulating film.
  • the material constituting the lowermost layer of the first insulating film can be selected independently from the material (SiN) constituting the uppermost layer. That is, as a material constituting the lowermost layer of the first insulating film, a material that forms a good interface with the first semiconductor layer (for example, SiO or the like).
  • the second insulating film includes a lower layer portion having a laminated structure of the first insulating film and an upper layer portion including a structure of the third insulating film on the first conductive layer (for example, see FIG. 1).
  • the second insulating film Since the lower layer of the second insulating film has the same structure and number of layers as the first insulating film, that is, the uppermost layer has a stacked structure consisting of SiN, the second insulating film
  • the first conductive layer that does not cause plasma damage to the lower layer of the film can be formed by dry etching such as plasma etching, and the upper layer of the second insulating film can be formed by plasma CVD or the like. Therefore, the first conductive layer and thus the first circuit element can be miniaturized while maintaining the reliability of the second insulating film.
  • the material constituting the lowermost layer of the second insulating film is made independent of the material (SiN) constituting the uppermost layer of the lower layer portion.
  • SiN material constituting the uppermost layer of the lower layer portion.
  • the force that is formed in separate steps for the lower layer and the upper layer of the second insulating film Since SiN that constitutes the uppermost layer of the lower layer has a function of preventing the diffusion of impurities, the second insulating film Mobilized ions (impurities) adhering to the lower layer of the film are trapped on the surface of the SiN layer as they are, so that the impurities are prevented from diffusing into the lower layer of the second insulating film and thus into the second semiconductor layer. Can do. Therefore, it is possible to prevent the characteristics of the second TFT from changing (shifting) and reducing the reliability.
  • the lower layer portion of the second insulating film has a SiN force layer having a high dielectric constant, the physical thickness of the second insulating film can be increased. Withstand voltage can be increased.
  • the upper layer portion of the second insulating film includes the structure of the third insulating film on the first conductive layer, the patterning process, etc. when forming the upper layer portion of the second insulating film is reduced. As a result, the manufacturing process can be simplified.
  • the circuit element capable of achieving high performance and the circuit element capable of achieving high breakdown voltage can be provided on the same substrate while sufficiently ensuring reliability.
  • the semiconductor device can be mass-produced.
  • the structure of the lower layer portion of the first insulating film and the second insulating film may be, for example, a structure composed of three or more layers as long as it is a laminated structure, that is, a structure composed of two or more layers. 1st above
  • the material constituting the insulating film and the second insulating film other than the SiN x layer is not particularly limited, and silicon oxide (a material having a dielectric constant lower than that of SiO 2 SiO, SiOC, SiO 2, SiO 2)
  • TiO titanium dioxide
  • Tantalum oxide such as tantalum pentoxide (Ta 2 O 3), hafnium dioxide (HfO 2 dioxide)
  • the first insulating film and the lower layer of the second insulating film are the same.
  • It may include (integrated) layers formed in one process! /, And all layers constituting the first insulating film are the same as the layers constituting the lower layer of the second insulating film. It is preferable that it is formed in the step.
  • the structure of the upper layer portion of the third insulating film and the second insulating film may be a single layer structure or a laminated structure. Therefore, in these cases, the uppermost layer or the lowermost layer includes not only the uppermost layer or the lowermost layer in the laminated structure but also the case where the same layer in the single-layer structure is indicated.
  • the form of the upper layer part of the second insulating film (1) a form having the structure of the middle layer part of the third insulating film, (2) form having a structure of the lower part part of the third insulating film, (3) third insulating film
  • the form (4) is particularly preferred, with the form (2) and (3) being preferred.
  • the middle layer in the form of (1) need not include at least the uppermost layer and the lowermost layer, and may be composed of one layer or may be composed of two or more layers. May be.
  • the lower layer part in the form of (2) is composed of two or more layers as long as it includes at least the lowest layer of the third insulating film. Also good.
  • the upper layer in the form of (3) is composed of one or two layers as long as it includes at least the uppermost layer of the third insulating film. Also good.
  • the material of the third insulating film is silicon oxide (SiO 2), which has a dielectric constant lower than that of SiO.
  • SiN silicon nitride
  • Titanium dioxide TiO
  • dialuminum trioxide Al 2 O 3
  • tantalum pentoxide Ti 2 O 3
  • tantalum oxide hafnium dioxide (HfO zirconium dioxide (ZrO)), etc.
  • the silicon nitride (SiN) is not particularly limited.
  • SiN x layer formed by a plasma chemical vapor deposition (CVD) method is preferable because it has a high plasma resistance and a function of preventing impurity diffusion regardless of the value of X. Furthermore, even when the thickness of the SiN layer constituting the uppermost layer of the first insulating film and the lowermost layer of the second insulating film is, for example, lOnm, the effects of the present invention can be obtained. Can do. Since silicon oxynitride (SiNO) also has high plasma resistance, SiN is more preferable from the viewpoint of having higher plasma resistance than the force that can be suitably used as a substitute material for SiN.
  • SiNO silicon oxynitride
  • the first semiconductor device of the present invention has the first circuit element and the second circuit element as constituent elements on the substrate, the first semiconductor device has other constituent elements. There is no particular limitation.
  • polysilicon As a material constituting the first semiconductor layer and the second semiconductor layer, polysilicon (Si) is preferable from the viewpoint of low cost and mass productivity, and from the viewpoint of realizing high mobility, polysilicon is preferable. (P—Si), continuous grain boundary crystal (CG) silicon, and the like are more preferable.
  • the materials of the first semiconductor layer and the second semiconductor layer may be different, but are preferably the same from the viewpoint of simplifying the manufacturing process.
  • the first semiconductor layer and the second semiconductor layer are preferably formed by a low temperature process from the viewpoint of suppressing shrinkage of the glass substrate.
  • the shape of the first semiconductor layer and the second semiconductor layer is preferably an island shape, for example, a rectangular parallelepiped shape, a truncated pyramid shape such as a rectangular pyramid shape, an inverted truncated pyramid shape, A truncated cone shape and an elliptical truncated cone shape are mentioned.
  • the first conductive layer and the second conductive layer preferably include a metal from the viewpoint of suppressing phonon vibration in the first insulating film and the second insulating film, for example, aluminum.
  • a compound containing NiM (A1), Tantalum (Ta), Tungsten (W), Molybdenum (Mo) or the like, or a laminated structure of these metals is used.
  • the materials of the first conductive layer and the second conductive layer may be the same or different.
  • the structure of the first conductive layer and the second conductive layer may be a single layer structure or a laminated structure.
  • a substrate having an insulating property As the substrate, a substrate having an insulating property (insulating substrate) is preferable, and examples thereof include a glass substrate and a plastic substrate.
  • the lowermost layer preferably has silicon nitride or silicon oxide power. According to this, impurities adhering to the uppermost SiN layer of the lower layer of the second insulating film are removed from the SiN layer or SiO layer of the lowermost layer of the upper layer of the SiN layer and the second insulating film.
  • the lowermost layer of the third insulating film has silicon nitride or silicon oxide strength. According to this, impurities adhering to the SiN layer, which is the uppermost layer of the first insulating film, are removed from the SiN layer and the third insulating film (the first conductive layer in the portion disposed on the first insulating film). (The portion placed on the first insulating film without any intervening) Interface with the SiN layer or SiO layer which is the lowest layer
  • the reliability of the first circuit element can be improved, the reliability of the first semiconductor device of the present invention can be more sufficiently ensured.
  • the upper layer part of a 2nd insulating film it is more preferable that the lowest layer also has a silicon nitride force. Further, it is more preferable that the lowermost layer of the third insulating film has a silicon nitride force. According to these, since the film materials constituting the interface to which the impurities adhere are the same, the interface consistency is excellent, and it is difficult to generate charges.
  • the SiN layer, which is the uppermost layer of the first insulating film, and the SiN layer, which is the lowermost layer of the third insulating film, have the same formation method from the viewpoint of more effectively obtaining the effects of the present invention. It is preferable.
  • the SiN layer, which is the lowermost layer in the upper layer portion of the second insulating film, and the SiN layer, which is the uppermost layer in the lower layer portion have the same formation method from the viewpoint of obtaining the effects of the present invention more effectively.
  • the first insulating film and the second insulating film have an oxide silicon power at the lowermost layer.
  • the S iO layer must be able to form a high-quality interface with a semiconductor layer that also has silicon (Si) isotropic force.
  • the characteristics of the first circuit element and the second circuit element can be further improved.
  • a lower layer portion of the first insulating film and the second insulating film has a structure in which an oxide silicon layer and a silicon nitride layer force S are stacked in this order, and an upper layer portion of the second insulating film is A silicon nitride layer or an oxide silicon layer is preferable.
  • the first insulating film and the lower layer portion of the second insulating film have a structure in which SiO and SiN layers are laminated in this order, so that impurities can be
  • the SiN layer or SiN layer and SiO Since it is trapped at the interface with the layer, the signal of the first circuit element and the second circuit element
  • the SiO layer having excellent interface characteristics with the semiconductor layer having silicon (Si) isotropic force is the lowest.
  • the characteristics of the first circuit element and the second circuit element can be further improved. Furthermore, since the upper layer of the second insulating film is a SiN layer, the second conductive layer that does not cause plasma damage to the second insulating film can be formed by dry etching such as plasma etching. Therefore, it is possible to reduce the size of the second conductive layer and thus the second circuit element while maintaining the reliability of the second insulating film.
  • the lower layer portion of the first insulating film and the second insulating film has a structure in which an oxide silicon layer and a silicon nitride layer are stacked in this order.
  • the upper layer of the insulating film is more preferably a silicon nitride layer.
  • the first circuit element and the second circuit element are preferably thin film transistors. According to this, mass production of semiconductor devices having TFTs capable of achieving high performance and TFTs capable of achieving high breakdown voltage on the same substrate while ensuring sufficient reliability will be achieved. Can do.
  • the first circuit element is a thin film transistor of a driving circuit portion
  • the second circuit element is a thin film transistor of a pixel circuit portion.
  • high-speed operation of the drive circuit unit can be realized by using the first circuit element capable of improving performance as the TFT of the drive circuit unit. it can.
  • the second circuit element that can increase the breakdown voltage and reduce the off-current as the TFT of the pixel circuit portion, it is possible to suppress a decrease in contrast and a decrease in image quality in the panel.
  • the first circuit element or the second circuit element preferably has a contact hole penetrating the silicon nitride layer. Since the SiN layer has plasma resistance, in the contact etching process, the dry etching is stopped in the range from the lower surface to the upper surface of the SiN film, that is, the SiN film remains on the etching surface, and then the wet etching is performed. This makes it possible to form contact holes that do not cause plasma damage to the first semiconductor layer, etc. As a result, the reliability of the first circuit element or the second circuit element can be further ensured. Further, by using dry etching, the contact hole and thus the first circuit element or the second circuit element can be miniaturized.
  • the contact hole is a hole penetrating at least the gate insulating film of the first circuit element or the second circuit element.
  • the contact hole includes a semiconductor layer.
  • a conductive layer is formed.
  • the dry etching may be reactive ion etching, but is usually plasma etching.
  • the first circuit element is a thin film transistor and the second circuit element is a storage capacitor element. According to this, mass production of a semiconductor device having a TFT capable of achieving high performance while maintaining sufficient reliability and a storage capacitor element capable of achieving high breakdown voltage on the same substrate will be realized. Can be planned.
  • the first circuit element is a thin film transistor in a driving circuit section
  • the second circuit element is a storage capacitor element in a pixel circuit section.
  • a high-speed operation of the drive circuit unit can be realized by using the first circuit element capable of achieving high performance as the TFT of the drive circuit unit. Can do.
  • the use of the second circuit element capable of achieving a high withstand voltage as the storage capacitor element of the pixel circuit portion can suppress deterioration in image quality in the panel.
  • the present invention is also a method for manufacturing the first semiconductor device, wherein the manufacturing method is a method for manufacturing a semiconductor device in which the first insulating film and the lower layer portion of the second insulating film are formed in the same process. It is also a method. According to this, the manufacturing process can be simplified as compared with the method of forming the first insulating film and the lower layer portion of the second insulating film in separate processes.
  • the first insulating film and the lower layer of the second insulating film are preferably formed using a plasma CVD method.
  • the present invention further relates to a method for manufacturing the first semiconductor device, wherein the manufacturing method forms at least a part of the third insulating film and the upper layer portion of the second insulating film in the same step. It is also a method for manufacturing a semiconductor device. According to this, the manufacturing process can be simplified as compared with the method of forming at least a part of the third insulating film and the upper layer part of the second insulating film in separate processes. Note that at least part of the third insulating film and the upper layer of the second insulating film are formed by plasma CVD. It is preferable to form by using. From the viewpoint of simplifying the manufacturing process,
  • the first insulating film and the lower layer portion of the second insulating film are formed in the same step, and at least a part of the third insulating film and the upper layer portion of the second insulating film are formed in the same step.
  • the second semiconductor device of the present invention includes a first circuit element having a structure in which a first semiconductor layer, a first insulating film, and a first conductive layer are stacked in this order, a second semiconductor layer, and a film more than the first insulating film. And a second circuit element having a structure in which a second insulating film having a large thickness and a second conductive layer are stacked in this order on a substrate.
  • This is a semiconductor device composed of a powerful lower layer portion and an upper layer portion having the structure of the first insulating film (see, for example, FIG. 2 (a).) 0
  • the second semiconductor device of the present invention is a second insulating film.
  • the structure of the upper layer portion of the first insulating film and the second insulating film may be a single layer structure or a stacked layer structure.
  • the first insulating film and the second insulating film may include a layer formed (integrated) in the same process, and the first insulating film and the second insulating film
  • all the layers constituting the first insulating film are formed in the same process as the layers constituting the upper layer portion of the second insulating film. Is preferred.
  • the structure of the lower layer portion of the second insulating film may be a single layer structure, but is preferably a laminated structure. Since the lower layer of the second insulating film has a laminated structure, SiO or the like that forms a high-quality interface with the second semiconductor layer is selected as the material constituting the lowermost layer of the second insulating film (the lower layer). As a result, the second circuit element
  • the first conductive layer and the second conductive layer are preferably formed in the same process.
  • a preferred form of the second semiconductor device of the present invention is the same as the preferred form of the first semiconductor device of the present invention.
  • preferred modes of the second semiconductor device will be listed, but the detailed explanation thereof is preferred for the first semiconductor device of the present invention. Since it overlaps with the preferred form, it is omitted.
  • the first circuit element includes a third insulating film below the first semiconductor layer, and the lower layer portion of the second insulating film includes a structure of the third insulating film below the first conductive layer. It is preferable (for example, see FIG. 2 (b);). According to this, it is possible to simplify the manufacturing process by reducing the patterning process and the like when forming the lower layer portion of the second insulating film.
  • the structure of the third insulating film may be a single layer structure or a laminated structure.
  • the form of the lower layer part of the second insulating film is as follows: (1) a form having the structure of the middle part of the third insulating film, (2) form having a structure of the lower part of the third insulating film, (3) Forms with the structure of the upper layer of the insulating film, (4) Forms with the entire structure of the third insulating film, but reduction of the patterning process, etc. when forming the third insulating film As for the viewpoint power to be achieved, the form (4) is more preferable, while the form (2) and (3) are preferred.
  • the lowermost layer is preferably made of silicon nitride or silicon silicide. According to this, it is possible to trap impurities adhering to the SiN layer, which is the uppermost layer in the lower layer of the second insulating film, at the interface between the SiN layer or between the SiN layer and the SiO layer. In addition, the reliability of the second circuit element can be ensured more sufficiently.
  • the first insulating film and the second insulating film have an oxide silicon power at the lowermost layer.
  • a good quality interface can be formed with the first semiconductor layer and the second semiconductor layer, so that the characteristics of the first circuit element and the second circuit element can be further improved.
  • the first insulating film, the lower layer portion of the second insulating film, and the upper layer portion of the second insulating film preferably have a structure in which a silicon oxide layer and a silicon nitride layer are stacked in this order.
  • the characteristics of the first circuit element can be further improved.
  • the uppermost layer of the first insulating film has SiN force
  • the first conductive layer and the second conductive layer that do not cause damage to the first insulating film can be formed by dry etching.
  • the lowermost layer of the lower layer of the second insulating film is made of SiO force
  • the characteristics of the second circuit element can be further improved.
  • the top layer of the lower layer of the second insulating film has no SiN force.
  • the first semiconductor layer that does not cause plasma damage to the second insulating film can be formed by dry etching, and impurities are trapped on this SiN layer. The property can be further secured.
  • the uppermost layer of the upper layer of the second insulating film is made of SiN force, the first conductive layer and the second conductive layer that do not cause plasma damage to the second insulating film can be formed by dry etching.
  • the first circuit element and the second circuit element are preferably thin film transistors.
  • the first circuit element is a thin film transistor in a driving circuit portion
  • the second circuit element is a thin film transistor in a pixel circuit portion.
  • the first circuit element or the second circuit element preferably has a contact hole penetrating the silicon nitride layer.
  • the first circuit element is preferably a thin film transistor, and the second circuit element is preferably a storage capacitor element.
  • the first circuit element is a thin film transistor in a driving circuit section
  • the second circuit element is a storage capacitor element in a pixel circuit section.
  • the present invention further relates to a method of manufacturing the second semiconductor device, wherein the manufacturing method of the semiconductor device forms the first insulating film and the upper layer portion of the second insulating film in the same process. It is also a method.
  • the present invention further relates to a method for manufacturing the second semiconductor device, wherein the manufacturing method includes forming at least a part of the third insulating film and a lower layer portion of the second insulating film in the same process. It is also a manufacturing method.
  • the third semiconductor device of the present invention includes a first circuit element having a structure in which a first conductive layer, a first insulating film, and a first semiconductor layer are laminated in this order, a second conductive layer, and a film that is more than the first insulating film. Thickness is large
  • a semiconductor device having a second insulating film and a second circuit element having a structure in which a second semiconductor layer is laminated in this order on a substrate. has a con force becomes structure, the second insulating film, and the lower part is a semiconductor device comprising an upper portion having a structure of the first insulating film (e.g., see FIG.
  • the stacking order of the semiconductor layer, the insulating film, and the conductive layer is reversed, and the lower layer portion of the second insulating film (first except that the structure of the strike the upper portion of the second insulating film in a semiconductor device) is not necessarily specified, common to the first semiconductor device (e.g., FIGS. 1 and 3 (a) reference.) 0
  • the present invention According to the third semiconductor device, the lower layer portion of the second insulating film is laminated with respect to the second circuit element. Except for the operational effects achieved by having the structure, the same operational effects as the first semiconductor device can be obtained.
  • examples of the TFT in the third semiconductor device include a bottom gate TFT, a dual gate TFT, and the like, and a bottom gate TFT is preferable.
  • the structure of the upper layer portion of the first insulating film and the second insulating film may be a single layer structure, but is preferably a laminated structure. Since the first insulating film has a laminated structure, the first semiconductor layer is formed as a material constituting the uppermost layer of the first insulating film independently of the material (SiN) constituting the lowermost layer of the first insulating film. It is possible to select SiO etc. that forms a good interface with
  • the material constituting the lowermost layer of the upper layer portion of the second insulating film is used as the material constituting the uppermost layer of the second insulating film (upper layer portion). Separately from (SiN), select SiO etc. that forms a good interface with the second semiconductor layer.
  • the lowermost layer preferably has a silicon nitride force. This prevents the diffusion of mobile ions such as Na, which have the same strength as the glass substrate, and maintains the reliability of the second circuit elements such as TFTs.
  • a preferred form of the third semiconductor device of the present invention is the same as the preferred form of the first semiconductor device of the present invention.
  • the preferred form of the third semiconductor device is described below. Although the states are listed, the detailed description thereof is omitted because it overlaps with the preferred embodiment of the first semiconductor device of the present invention.
  • the first circuit element includes a third insulating film under the first conductive layer, and a lower layer portion of the second insulating film includes a structure of the third insulating film under the first conductive layer. Is preferable (for example, see FIG. 3 (b);). According to this, it is possible to simplify the manufacturing process by reducing the patterning process and the like when forming the lower layer portion of the second insulating film.
  • the structure of the third insulating film may be a single layer structure or a laminated structure.
  • the form of the lower layer part of the second insulating film is as follows: (1) a form having the structure of the middle part of the third insulating film, (2) form having a structure of the lower part of the third insulating film, (3) Forms with the structure of the upper layer of the insulating film, (4) Forms with the entire structure of the third insulating film, but reduction of the patterning process, etc. when forming the third insulating film As for the viewpoint power to be achieved, the form (4) is more preferable, while the form (2) and (3) are preferred.
  • the uppermost layer preferably has a silicon nitride force.
  • the uppermost layer has an oxide silicon power.
  • the uppermost layer has an oxide silicon force.
  • the upper layer portion of the first insulating film and the second insulating film has a structure in which a silicon nitride layer and a silicon oxide layer force S are stacked in this order, and the lower layer portion of the second insulating film is a silicon nitride layer. It is preferable that it exists.
  • the upper insulating layer of the first insulating film and the second insulating film has a structure in which a silicon nitride layer and a silicon oxide layer force S are stacked in this order, and the lower layer of the second insulating film is silicon oxide A layer is preferred.
  • the first circuit element and the second circuit element are preferably thin film transistors.
  • the first circuit element is a thin film transistor in a driving circuit portion
  • the second circuit element is a thin film transistor in a pixel circuit portion.
  • the first circuit element is preferably a thin film transistor
  • the second circuit element is preferably a storage capacitor element.
  • the first circuit element is a thin film transistor of a driving circuit unit
  • the second circuit element is The storage capacitor element of the pixel circuit portion is preferable.
  • the present invention is also a method of manufacturing the third semiconductor device, wherein the manufacturing method is for a semiconductor device in which the first insulating film and the upper layer portion of the second insulating film are formed in the same process. It is also a manufacturing method.
  • the present invention further relates to a method of manufacturing the third semiconductor device, wherein the manufacturing method includes forming at least a part of the third insulating film and a lower layer portion of the second insulating film in the same process. It is also a manufacturing method. According to these, it is possible to obtain the same operational effects as those of the first semiconductor device manufacturing method of the present invention.
  • the fourth semiconductor device of the present invention includes a first circuit element having a structure in which a first conductive layer, a first insulating film, and a first semiconductor layer are stacked in this order, a second conductive layer, and a film that is more than the first insulating film.
  • a semiconductor device having a second insulating film having a large thickness and a second circuit element having a structure in which second semiconductor layers are stacked in this order on a substrate, wherein the second insulating film includes is a semiconductor device composed of a lower layer portion having an insulating film structure and an upper layer portion in which the lowermost layer is made of silicon nitride (for example, see FIG. 4 (a);).
  • the fourth semiconductor device of the present invention in that the lowermost layer of the upper layer portion of the second insulating film is made of SiN, common to the upper Symbol third semiconductor device (e.g., Fig. 3 and 4 (a) reference.) 0
  • the same effect as that of the third semiconductor device can be obtained with respect to the second circuit element.
  • the TFT in the fourth semiconductor device includes a bottom gate TFT, a dual gate TFT, and the like, and a bottom gate TFT is preferable.
  • the structure of the first insulating film and the lower layer portion of the second insulating film may have a single layer structure, but preferably have a laminated structure. Since the first insulating film has a laminated structure, the first semiconductor is used as the material constituting the uppermost layer of the first insulating film even when it is necessary to provide a SiN layer in the first insulating film as will be described later. Select SiO etc. to form a good interface with the layer
  • the lower layer portion of the second insulating film has a laminated structure. Even if it is necessary to select SiO or the like as the material constituting the uppermost layer of the first insulating film, that is, the lowermost layer of the second insulating film, the lowermost layer of the second insulating film is also formed.
  • the structure of the upper layer portion of the second insulating film may be a single layer structure, but is preferably a laminated structure. Since the upper layer portion of the second insulating film has a laminated structure, the material constituting the uppermost layer of the second insulating film (the upper layer portion) is independent from the material (SiN) constituting the lower layer. As a result of being able to select SiO that forms a good interface with the second semiconductor layer, etc.
  • the first conductive layer and the second conductive layer are preferably formed in the same process.
  • a preferred form of the fourth semiconductor device of the present invention is the same as the preferred form of the first semiconductor device of the present invention.
  • preferred modes of the fourth semiconductor device will be listed, but a detailed description thereof is omitted because it overlaps with a preferred mode of the first semiconductor device of the present invention.
  • the first circuit element includes a third insulating film on the first semiconductor layer, and the upper layer portion of the second insulating film includes a structure of the third insulating film on the first semiconductor layer. It is preferable (for example, see FIG. 4 (b);). According to this, it is possible to simplify the manufacturing process by reducing the patterning process and the like when forming the upper layer portion of the second insulating film.
  • the structure of the third insulating film may be a single layer structure or a laminated structure.
  • the form of the upper layer part of the second insulating film is as follows: (1) a form having a middle layer structure of the third insulating film, (2) a form having a structure of a lower layer part of the third insulating film, (3 ) Forms that have the structure of the upper layer of the third insulating film, (4) Forms that have the entire structure of the third insulating film, but reduce the patterning process, etc. when forming the third insulating film In terms of the viewpoint power to be achieved, the form (4) is more preferable because the forms (2) and (3) are preferred.
  • the uppermost layer preferably has a silicon nitride force.
  • the uppermost layer should be made of silicon oxide. Is preferred.
  • the uppermost layer has an oxide silicon force.
  • the lower layer of the first insulating film and the second insulating film is a silicon nitride layer, and the upper layer of the second insulating film is a structure in which a silicon nitride layer and an oxide silicon layer are stacked in this order. It is preferable to have
  • the lower part of the first insulating film and the second insulating film is an oxide silicon layer, and the upper layer part of the second insulating film is formed by laminating a silicon nitride layer and an oxide silicon layer in this order. It is preferable to have a structure.
  • the first circuit element and the second circuit element are preferably thin film transistors.
  • the first circuit element is a thin film transistor in a driving circuit portion
  • the second circuit element is a thin film transistor in a pixel circuit portion.
  • the first circuit element is preferably a thin film transistor
  • the second circuit element is preferably a storage capacitor element.
  • the first circuit element is a thin film transistor in a driving circuit section
  • the second circuit element is a storage capacitor element in a pixel circuit section.
  • the present invention further relates to a method of manufacturing the fourth semiconductor device, wherein the manufacturing method of the semiconductor device forms the first insulating film and the lower layer portion of the second insulating film in the same process. It is also a method.
  • the present invention further relates to a method for manufacturing the fourth semiconductor device, wherein the manufacturing method includes forming at least a part of the third insulating film and the upper layer portion of the second insulating film in the same process. It is also a manufacturing method.
  • the present invention is also a display device including the first semiconductor device, the second semiconductor device, the third semiconductor device, or the fourth semiconductor device. Since the first semiconductor device, the second semiconductor device, the third semiconductor device, and the fourth semiconductor device of the present invention are excellent in reliability, It is possible to reduce the defect rate of the display device and improve the yield. In addition, since the TFT in the pixel circuit portion and the TFT in the peripheral circuit portion can be provided on the same substrate, a system-on-glass display device can be provided, and the display device can be reduced in size, reduced in power consumption, and increased. Reliability can be achieved. As the display device, a liquid crystal display device, an organic electoluminescence display device, or the like is suitable.
  • TFTs having different thicknesses of the gate insulating film without causing plasma damage to the gate insulating film and without diffusing impurities into the semiconductor layer are the same. Since it can be formed on the substrate, sufficient reliability can be secured, and higher performance and higher breakdown voltage can be achieved for each TFT.
  • FIG. 5 is a schematic cross-sectional view showing the configuration of the active matrix substrate (semiconductor device) according to Embodiment 1 of the present invention.
  • the active matrix substrate includes a top gate type N-channel TFT (first circuit element) 100a and a top gate type P channel TFT (first circuit element) having an offset structure for a drive circuit. ) 100b and top gate type N-channel TFT (second circuit element) 200 having a LDD (Lightly Doped Drain) structure for pixel switching on the glass substrate 10.
  • the gate insulating film (first insulating film) of the TFTs 100a and 100b has a two-layer structure of a silicon oxide (SiO 2) film 16 and a silicon nitride (SiN) film 17.
  • the gate insulating film (second insulating film) of TFT200 is SiO film 16, Si
  • a hydrogen noria and impurity diffusion preventing film 11 having SiN force, a buffer film 12 having SiO force, and amorphous silicon (a-Si ) Membrane 13 Form As shown in FIG. 6-1 (a), on a glass substrate 10, a hydrogen noria and impurity diffusion preventing film 11 having SiN force, a buffer film 12 having SiO force, and amorphous silicon (a-Si ) Membrane 13 Form.
  • the film thickness of the hydrogen noria and impurity diffusion preventing film 11 is 50 nm
  • the film thickness of the buffer film 12 is lOOnm
  • the film thickness of the a-Si film 13 is 50 nm.
  • the a-Si film 13 is crystallized by irradiating the laser beam 1 to form a polysilicon (p-Si) film 14.
  • p-Si polysilicon
  • (1) Solid Phase Crystallization (SPC) method or (2) a combination of SPC method and laser irradiation light may be used.
  • p-Sifi (first semiconductor layer) 15a, 15b and p-Si film 14 are patterned by patterning p-Si film 14 to each TFT size.
  • Si layer (second semiconductor layer) 15c is formed.
  • UV cleaning ultraviolet (UV) cleaning
  • O ozone (O) cleaning
  • An SiO film 16 and an SiN film 17 are formed.
  • the SiO film 16 and the SiN film 17 are formed.
  • the film 17 thickness is both 30 nm.
  • the gate electrode ( First conductive layer) 2 la and 21b are formed.
  • the material of the gate electrodes 21a and 21b for example, a compound containing aluminum (A1), tantalum (Ta), tungsten (W), molybdenum (Mo) or the like or a laminated structure of these metals is used.
  • Etching gas includes sulfur hexafluoride (SF) gas, carbon tetrafluoride (CF) gas or a mixture of these with oxygen (O) gas.
  • Gas can be used.
  • a SiN film 18 is formed as shown in FIG. 6-2 (a).
  • the thickness of the SiN film 18 is 60 nm.
  • the structure of the insulating film 18 a single-layer structure in which only the SiN film can be used as in the present embodiment, or a laminated structure composed of a 20 nm-thickness SiN film (lower layer) and a 20-nm-thickness SiO film (upper layer).
  • it consists only of SiO
  • Single layer structure consisting of SiO film (lower layer) and SiN film (upper layer) can also be used.
  • a gate electrode (second conductive layer) 21c is formed.
  • the material, film thickness, and formation method of the gate electrode 21c may be different from the gate electrodes 21a and 21b.
  • the gate electrode 21c may be the same as the source electrode.
  • an impurity 3 is implanted into the p-Si layers 15a to 15c. Specifically, phosphorus ions (P +) are implanted into the p-Si layers 15a and 15c, and boron ions (B +) are implanted into the p-Si layer 15b. Further, after removing the photoresist layer 19, a lower concentration of phosphorus (P +) is implanted into the p-Si layer 15c.
  • an offset region 22 and an n-type high concentration impurity region 23a are formed in the p-Si layer 15a in a self-aligned manner, and the offset region 22 and the p-type are formed in the p-Si layer 15b.
  • an n-type high-concentration impurity region 23a and an n-type low-concentration impurity region (LDD region) 23b are formed in the p-Si layer 15c.
  • annealing active annealing
  • an interlayer insulating film 25 is formed.
  • a material of the interlayer insulating film 25 SiN, SiO, or the like can be used.
  • the interlayer insulating film 2 SiN, SiO, or the like can be used.
  • SiO film 5 has a single layer structure of SiO film.
  • contact etching is performed. Specifically, first, as shown in FIG. 6-2 (e), after dry etching up to the SiN film 17, p-Si layers 15a to 15c are wet etched as shown in FIG. 6-2 (f). Thus, contact holes 27a to 27c are formed.
  • the manufacturing method of the present embodiment in the step of forming the gate electrodes 21a and 21b shown in FIG. 6-1 (f), a process of dry etching or ashing the metal film is performed. But however, at this time, since SiNj! L 7 having high plasma resistance is arranged in the uppermost layer, the SiO film 16 and the like are not damaged by etching or ashing. For similar reasons
  • the formation process of the SiN film 17 and the formation process of the SiN film 18 are performed separately, boron (B), sodium (Na), phosphorus (P), heavy metal, etc. are formed on the SiN film 17. Impurities adhere. However, since the SiN film 17 has a function of preventing (barrier) diffusion of impurities, this impurity is contained in the SiO film 16 and thus in the p-Si layer 15a in the active annealing process and the hydrogenation annealing process. Spread within ⁇ 15c
  • an active matrix substrate having high reliability can be manufactured.
  • FIG. 7 is a schematic cross-sectional view showing a configuration of an active matrix substrate (semiconductor device) according to Embodiment 2 of the present invention.
  • the active matrix substrate according to the present embodiment is the same as the active matrix substrate according to the first embodiment, except that the driving circuit TFTs 100a and 100b have a self-aligned structure. That is, as shown in FIG. 7, the active matrix substrate according to the present embodiment includes a top gate type N-channel TFT (first circuit element) 100a and a top gate type P-channel TFT (first circuit element) having a self-aligned structure for driving circuits. Circuit board) 100b, and a top gate type N-channel TFT (second circuit element) 200 having a LDD structure for pixel switching on the glass substrate 10. As shown in FIG. 7, the gate insulating film (first insulating film) of the TFTs 100a and 100b has a two-layer structure of a silicon oxide (SiO) film 16 and a silicon nitride (SiN) film 17.
  • SiO silicon oxide
  • SiN silicon nitride
  • the gate insulating film (second insulating film) of TFT200 is composed of SiO film 16, SiN film 17
  • the SiN film 18 has a three-layer structure.
  • impurity 3 is implanted into the ⁇ 31 layers 15 & and 15b.
  • phosphorus ions (P +) are implanted into the p-Si layer 15a
  • boron ions (B +) are implanted into the p-Si layer 15b.
  • n-type high-concentration impurity regions 23a are formed in the p-Si layer 15a in a self-aligned manner
  • p-type high-concentration impurity regions 24a are formed in the p-Si layer 15b in a self-aligned manner. Is done.
  • a SiN film 18 is formed as shown in FIG. In the present embodiment, the thickness of the SiN film 18 is 60 nm.
  • a single-layer structure in which only the SiN film can be used as in this embodiment a laminated structure composed of a 20 nm thick SiN film (lower layer) and a 20 nm thick SiO film (upper layer). Is preferred, but the simple substance consisting only of SiO.
  • a gate electrode (second conductive layer) 21c is formed.
  • the material, film thickness, and formation method of the gate electrode 20c may be different from the gate electrodes 21a and 21b, for example, the same as that of the source electrode.
  • phosphorus ions (P +) are implanted into the p-Si layer 15c. Further, after the photoresist layer 19 is removed, a lower concentration of P + ions is implanted into the p-Si layer 15c. As a result, an n-type high concentration impurity region 23a and an n-type LDD region 23b are formed in the p-Si layer 15c.
  • annealing active annealing
  • an interlayer insulating film 25 is formed.
  • a material for the interlayer insulating film 25 SiN, SiO, or the like can be used.
  • the interlayer insulating film 25 SiN, SiO, or the like can be used. In this embodiment, the interlayer insulating film 25
  • SiO film for example, a stack of SiN film (lower layer) and SiO film (upper layer)
  • annealing hydrogenation annealing
  • annealing is performed to hydrogenate the p-Si layers 15a to 15c and terminate dangling bonds (unbonded hands).
  • contact etching is performed. Specifically, first, as shown in FIG. 8 (f), after dry etching up to the SiN film 17, as shown in FIG. 8 (g), the p-Si layers 15a to 15c are etched. By contact etching, contact holes 27a to 27c are formed.
  • the source electrodes 28a to 28c are formed to complete the N-channel TFT 100a for driving circuit, the P-channel TFT 100B, and the TFT 200 for pixel switching.
  • the same effect as that of the first embodiment can be obtained by the SiN film 17.
  • FIG. 9 is a schematic cross-sectional view showing a configuration of an active matrix substrate (semiconductor device) according to Embodiment 3 of the present invention.
  • the active matrix substrate includes a self-aligned top gate type N-channel TFT (first circuit element) 100a and a top gate type P channel TFT (first circuit element) for the drive circuit.
  • 100b, top gate type N-channel TFT (second circuit element) 200 and the like are provided on the glass substrate 10.
  • the gate insulating film (first insulating film) of TFT1OOa, 100b is made of an oxide silicon (SiO) film 63 and silicon nitride.
  • the gate insulating film (second insulating film) of the TFT 200 has a four-layer structure of the SiO film 61, the SiN film 62, the SiO film 63, and the SiN film 64.
  • the SiO film 61 and the SiN film 62 covering the p-Si layer 15c are formed as shown in FIG.
  • UV cleaning ultraviolet (UV) cleaning
  • O 2 cleaning ozone (O 2) cleaning
  • a SiO film 63 and a SiN film 64 are formed.
  • the film 64 is continuously formed by a plasma chemical vapor deposition (CVD) method.
  • SiN film 64 are both 20 nm thick.
  • gate electrodes (first conductive layers) 21a and 21b and gate electrodes (second conductive layers) 21c are formed.
  • the p-Si layers 15a to 15c are doped with impurities 3. Specifically, phosphorus ions (P +) are implanted into the p-Si layers 15a and 15c, and boron ions (B +) are implanted into the p-Si layer 15b. As a result, n-type high-concentration impurity regions 23a are formed in the p-Si layers 15a and 15c in a self-aligned manner, and p-type high-concentration impurity regions 24a are formed in the p-Si layer 15b in a self-aligned manner. Formed. At this time, an LDD (Lightly Doped Drain) region may be formed together with the high concentration impurity region.
  • LDD Lightly Doped Drain
  • annealing active annealing
  • an interlayer insulating film 25 is formed.
  • a material for the interlayer insulating film 25 SiN, SiO, or the like can be used.
  • a laminated structure of a SiN film (lower layer) and a SiO film (upper layer) may be used.
  • annealing hydrogenation annealing
  • annealing is performed to hydrogenate the p-Si layers 15a to 15c and terminate dangling bonds (unbonded hands).
  • the SiN film 62 On the N film 62, impurities such as boron (B), sodium (Na), phosphorus (P), and heavy metal adhere. However, since the SiN film 62 has a function of preventing (barrier) the diffusion of impurities, the impurities are caused by the SiO film 6 in the active annealing process and the hydrogenation annealing process.
  • the inner diffusion can be suppressed in the p-Si layer 15c. Therefore, according to the manufacturing method of this embodiment, an active matrix substrate having high reliability can be manufactured.
  • FIG. 11 is a schematic cross-sectional view showing a configuration of an active matrix substrate (semiconductor device) according to Embodiment 4 of the present invention.
  • the active matrix substrate includes a top gate type N-channel TFT (first circuit element) 1 OOa and a top gate type P-channel TFT (first circuit) with a driver line cell line structure.
  • Element) 100b, a storage capacitor (Cs) element (second circuit element) 300, and the like are provided on the glass substrate 10.
  • the gate insulating film (first insulating film) of TFT100a, 1OOb is made of silicon oxide (SiO 2) film 16 and silicon nitride (SiN
  • the film 17 has a two-layer structure.
  • the insulating film (second insulating film) of the Cs element 300 has a three-layer structure of the SiO 2 film 16, the SiN film 17, and the SiN film 18.
  • impurity 3 is implanted into ⁇ 31 layers 15 & ⁇ 15 ( : specifically, phosphorus ions (P +) are implanted into the p-Si layers 15a and 15c, Boron ions (B +) are implanted into the p-Si layer 15b, so that an n-type high-concentration impurity region 23a is formed in the p-Si layer 15a in a self-aligned manner.
  • the p-type high-concentration impurity region 24a is formed in a self-aligned manner, and the p-Si layer 15c becomes the n-type high-concentration impurity region 23a as a whole.
  • a SiN film 18 is formed.
  • the thickness of the SiN film 18 is 60 nm.
  • the structure of the insulating film 18 is a single-layer structure in which only the SiN film can be used as in the present embodiment, a laminated structure including a SiN film (lower layer) having a thickness of 20 nm and a SiO film (upper layer) having a thickness of 20 nm. Is preferred, but SiO
  • conductive layer 31 is formed.
  • the material, film thickness and formation method of the storage capacitor wiring 31 may be different from the gate electrodes 21a and 2 lb, for example, the same as the source electrode! / ⁇ .
  • an interlayer insulating film 25 is formed.
  • a material for the interlayer insulating film 25 SiN, SiO, or the like can be used.
  • SiO film for example, a stack of SiN film (lower layer) and SiO film (upper layer)
  • annealing hydrogenation annealing
  • annealing is performed to hydrogenate the p-Si layers 15a to 15c and terminate dangling bonds (unbonded hands).
  • contact etching is performed. Specifically, first, as shown in FIG. 12 (e), dry etching is performed up to the SiN film 17, and then wet etching is performed up to the p-Si layers 15a to 15c as shown in FIG. 12 (f). Then, contact holes 27a and 27b are formed.
  • the source electrodes 28a and 28b are formed to complete the N-channel TFT 100a, the P-channel TFT 100B, and the Cs element 300 for the drive circuit. Also according to this embodiment, the SiN film 17 can obtain the same effects as those of the first embodiment.
  • FIG. 13 is a schematic cross-sectional view showing a configuration of an active matrix substrate (semiconductor device) according to Embodiment 5 of the present invention.
  • the active matrix substrate includes a bottom gate type N-channel TFT (first circuit element) 400a and a bottom gate type N-channel TFT (first circuit element) having a driver line self-alignment structure.
  • 400b and a bottom gate type N-channel TFT (second circuit element) 500 having a cell line structure for pixel switching are provided on a glass substrate 10.
  • the gate insulating film (first insulating film) of the TFTs 400a and 400b has a two-layer structure of a silicon nitride (SiN) film 18 and a silicon oxide (SiO 2) film 16.
  • the gate insulating film (second insulating film) of TFT500 is SiN film 17, SiN film 18 and SiO
  • the film 16 has a three-layer structure.
  • a gate electrode (second conductive layer) 21c is formed as shown in FIG. 14-1 (a).
  • a SiN film 17 is formed by a plasma chemical vapor deposition (CVD) method.
  • the thickness of the SiN film 17 is 30 nm.
  • gate electrodes (first conductive layers) 21a and 21b are formed.
  • the material, film thickness, and formation method of the gate electrodes 21a and 21b may be different from those of the gate electrode 21c.
  • SiN film 18, SiO film 16, and a-Si film 13 is formed.
  • Films are formed continuously by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • the film thickness of 6 is 30 nm, and the film thickness of the a-Si film 13 is 50 nm. Note that the SiN film 18 and the SiO film 16 may be replaced with, for example, only a 45 nm-thickness SiO film.
  • the a-Si film 13 is irradiated with the laser beam 1 and crystallized to form a polysilicon (p-Si) film 14.
  • p-Si polysilicon
  • (1) Solid Phase Crystallization (SPC) method or (2) a combination of SPC method and laser irradiation light may be used.
  • p-Si film 14 is patterned to the size of each TFT, so that p-Si layers (first semiconductor layers) 15a, 15b and p-Si Layer (second semiconductor layer) 15c is formed.
  • UV cleaning ultraviolet (UV) cleaning
  • O ozone (O) cleaning
  • the SiO film 61 and the SiN film 62 are formed.
  • the SiO film 61 and the SiN film 62 are formed.
  • the film 62 is continuously formed by plasma chemical vapor deposition (CVD). SiO film 61 and S The film thickness of the iN x film 62 is 30 nm.
  • the exposure to H plasma or H gas 2 may be performed after the SiO film 61 is formed.
  • Si layer 15a ⁇ 15c [Impurity impurity 3] Specifically, ⁇ —Si layers 15a and 15c are implanted with phosphorus ions ( ⁇ +), and p-Si layer 15b is implanted with boron ions ( ⁇ +). As a result, n-type high-concentration impurity regions 23a are formed in the p-Si layers 15a and 15c in a self-aligned manner, and p-type high-concentration impurity regions 24a are formed in the p-Si layer 15b in a self-aligned manner. It is formed.
  • annealing active annealing
  • an interlayer insulating film 25 having an SiO force is formed.
  • the p-Si layers 15a to 15c are hydrogenated, and dangling bonds (unbonded hands) are terminated (terminated).
  • N-channel TFT400a for driver circuit P-channel TFT400b, and pixel switching N-channel TFT500 is completed.
  • the SiN film 17 forming step and the SiN film 18 forming step are performed separately, boron (B), sodium (Na ), Phosphorus (P), heavy metals and other impurities adhere.
  • the SiN film 18 has a function of preventing (barrier) diffusion of impurities, this impurity is absorbed in the SiO film 16 and then in the p-type in the active annealing process or the hydrogenation annealing process. Suppresses diffusion in Si layers 15a-15c
  • ff3 ⁇ 4 can be.
  • an active matrix substrate having high reliability can be manufactured.
  • FIG. 15 is a schematic cross-sectional view showing a configuration of an active matrix substrate (semiconductor device) according to Embodiment 6 of the present invention.
  • the active matrix substrate according to the present embodiment has an N-channel TFT (first circuit element) 400a, N-channel TFT (first circuit element) having a driver line cell line structure.
  • Element) 400b and pixel switching self-aligned N-channel TFT (second circuit element) 500 have the same configuration as that of the active matrix substrate according to the fifth embodiment except that it is a dual gate type. That is, the manufacturing method of this embodiment is the same as the manufacturing method of Embodiment 5 except that it includes a step of forming the upper gate electrodes 41a to 41c. Therefore, an active matrix substrate having high reliability can also be manufactured by the manufacturing method of this embodiment.
  • the experiment was conducted. Specifically, a gate insulating film with a SiO layer strength of 70 nm was formed.
  • oxygen (O) plasma treatment inductively coupled plasma (ICP) condition: Bias400W) T
  • Vth threshold voltage
  • BTS bias temperature stress
  • the gate insulation film consisting of SiO layer is
  • Vth did not change before and after the BTS test as shown in Fig. 17 (b). This is because the upper SiN layer prevents the entire gate insulating film from being damaged by O plasma.
  • SiN has higher O plasma resistance than SiO.
  • FIG. 1 is a schematic cross-sectional view showing an example of the configuration of a first semiconductor device according to the present invention.
  • FIG. 2 (a) and (b) are schematic cross-sectional views showing an example of the configuration of a second semiconductor device according to the present invention.
  • FIG. 3 (a) and (b) are schematic cross-sectional views showing an example of the configuration of a third semiconductor device according to the present invention.
  • (a) and (b) are schematic cross-sectional views showing an example of the configuration of a fourth semiconductor device according to the present invention.
  • FIG. 5 is a schematic cross-sectional view showing a configuration of an active matrix substrate according to Embodiment 1 of the present invention.
  • FIG. 6-1 (a) to (f) are schematic cross-sectional views showing the first half of the manufacturing process of the active matrix substrate according to Embodiment 1 of the present invention.
  • FIG. 6-2] (a) to (g) are schematic cross-sectional views showing the latter half of the manufacturing process of the active matrix substrate according to Embodiment 1 of the present invention.
  • FIG. 7 is a schematic cross-sectional view showing a configuration of an active matrix substrate according to Embodiment 2 of the present invention.
  • FIGS. 8 (a) to 8 (h) are schematic cross-sectional views showing manufacturing steps of an active matrix substrate according to Embodiment 2 of the present invention.
  • FIG. 9 is a schematic cross-sectional view showing a configuration of an active matrix substrate according to Embodiment 3 of the present invention.
  • FIG. 10 (a) to (f) are schematic cross-sectional views showing a manufacturing process of an active matrix substrate according to Embodiment 3 of the present invention.
  • FIG. 11 is a schematic cross-sectional view showing a configuration of an active matrix substrate according to Embodiment 4 of the present invention. It is.
  • FIG. 12] (a) to (g) are schematic cross-sectional views showing a manufacturing process of an active matrix substrate according to Embodiment 4 of the present invention.
  • FIG. 13 is a schematic cross-sectional view showing a configuration of an active matrix substrate according to Embodiment 5 of the present invention.
  • FIG. 14-1] (a) to (h) are schematic cross-sectional views showing the first half of the manufacturing process of the active matrix substrate according to Embodiment 5 of the present invention.
  • FIG. 14-2 (a) to (c) are schematic cross-sectional views showing the latter half of the manufacturing process of the active matrix substrate according to Embodiment 5 of the present invention.
  • FIG. 15 is a schematic cross-sectional view showing a configuration of an active matrix substrate according to Embodiment 6 of the present invention.
  • (B) shows the TFT subjected to O plasma treatment before and after the BTS test.
  • FIG. 17 (a) shows a TFT BTS test consisting of a two-layer structure consisting of a SiO layer (lower layer) and a SiN layer (upper layer).
  • FIG. 5 is a diagram showing changes in Vth characteristics before and after the BTS test.
  • the solid line in the figure is B
  • Vth characteristic before the TS test is shown, and the broken line shows the Vth characteristic after the BTS test.
  • FIG. 18 (a) to (d) are schematic cross-sectional views showing a conventional method of manufacturing a semiconductor device.
  • FIG. 19 (a) to (d) are schematic cross-sectional views showing an example of a method of manufacturing a semiconductor device according to the present invention.
  • Second gate electrode Second conductive layer
  • Second gate insulating film (second insulating film)
  • Gate electrode (second conductive layer)
  • LDD region n-type low-concentration impurity region
  • Source electrode Retention capacitance wiring (second conductive layer)
  • b Third insulating film (lower layer, middle layer, upper layer or whole)
  • c Second gate insulating film (second insulating film)

Abstract

本発明は、高性能化を図ることができる回路素子と高耐圧化を図ることができる回路素子とを同一の基板上に有し、かつ高信頼性化を図ることができる半導体装置及び表示装置を提供する。本発明の半導体装置は、第１半導体層、第１絶縁膜、第１導電層及び第３絶縁膜がこの順に積層された構造を有する第１回路素子と、第２半導体層、第１絶縁膜よりも膜厚が大きい第２絶縁膜及び第２導電層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、上記第１絶縁膜は、最上層が窒化シリコンからなる積層構造を有し、上記第２絶縁膜は、第１絶縁膜の積層構造を有する下層部と、第１導電層上の第３絶縁膜の構造を含む上層部とから構成されるものである。

Description

明 細 書
半導体装置及び表示装置
技術分野
[0001] 本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、ァクテ イブマトリクス基板等の半導体装置、その製造方法及び表示装置に関するものである 背景技術
[0002] 半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例 えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。 中でも、基板上に薄膜トランジスタ (以下「TFT」ともいう。）を備える半導体装置として 、 TFTアレイ基板が知られており、アクティブマトリクス駆動方式の液晶表示装置等の 構成部材として利用されて ヽる。
[0003] ところで、近年、アクティブマトリクス駆動方式の液晶表示装置では、 TFTの半導体 材料としてポリシリコン (以下 Si」ともいう。）を用いることにより、画素回路部と駆 動回路部とを同一の基板上に設けるシステムオングラス技術が活用されつつある。こ の技術を活用すれば、画素回路部の TFT (以下「画素スイッチング用 TFT」ともいう。 )と駆動回路部の TFT (以下「駆動回路用 TFT」ともいう。 )とを一体的に形成すること により、液晶表示装置の小型化、低消費電力化及び高信頼性を実現することができ る。し力しながら、画素スイッチング用 TFTと駆動回路用 TFTとでは、要求される特 性が異なる。すなわち、画素スイッチング用 TFTには、コントラスト比の低下やパネル 内の画質の不均一を抑制するために低いオフ電流が要求されるのに対し、駆動回路 用 TFTには、駆動回路の高速動作を実現するために低閾値電圧 (VthM匕、 Vthバ ラツキ低減や高いオン電流が要求される。したがって、これらの要求特性を満たすベ ぐ画素スイッチング用 TFTと駆動回路用 TFTとの間で、構造上の差異を設ける等 の必要がある。
[0004] このような方法としては、例えば、画素スイッチング用 TFTのゲート絶縁膜の膜厚を 駆動回路用 TFTのゲート絶縁膜の膜厚よりも大きくする方法が知られている。例えば 、半導体層とゲート電極との間に 2層構造のゲート絶縁膜を有するマトリクス回路部 T FT (画素スイッチング用 TFT)と、 1層構造のゲート絶縁膜を有する周辺回路部 TFT (駆動回路用 TFT)とが同一の基板上に形成された薄膜半導体装置が開示されてい る（例えば、特許文献 1参照。 ) oこの薄膜半導体装置においては、周辺回路部 TFT のゲート絶縁膜は、酸ィ匕シリコン又は窒化シリコン力もなる単層構造を有し、マトリクス 回路部 TFTのゲート絶縁膜は、下層部が周辺回路部 TFTのゲート絶縁膜と同一の 構造を有し、上層部が酸ィ匕シリコン又は窒化シリコン力もなる単層構造を有する。し 力しながら、この構成によれば、マトリクス回路部 TFTにおいて、ゲート絶縁膜の上層 部及び下層部の 2層を連続成膜することが不可能であり、該上層部と下層部との界 面にはトラップが多く存在するため、ゲート絶縁膜の下層部が酸ィ匕シリコン力もなる単 層構造を有する場合には、マトリクス回路部 TFTの信頼性が低下してしまうという点 で改善の余地があった。また、ゲート絶縁膜の上層部は、スパッタ又はプラズマ CVD 法により形成されるため、ゲート絶縁膜の下層部は、酸ィ匕シリコンカゝらなる単層構造を 有する場合に、ゲート絶縁膜の上層部の形成工程においてプラズマ損傷を受ける結 果、マトリクス回路部 TFTの信頼性がより低下してしまうという点で改善の余地があつ た。一方、マトリクス回路部 TFTにおいて、ゲート絶縁膜の下層部が窒化シリコンから なる場合には、ゲート絶縁膜と半導体層（ポリシリコン層）との間で良質な界面を形成 することができな 、ため、良好な TFT特性を得ることができな ヽと 、う点で改善の余 地があった。
[0005] また、ゲート絶縁膜を構成する絶縁膜を形成した後、該絶縁膜の所定の領域をエツ チングで選択的に除去することでゲート絶縁膜の厚さが異なる第 1及び第 2の電界効 果型トランジスタを形成する半導体装置の製造方法が開示されて!ヽる (例えば、特許 文献 2参照。 ) 0し力しながら、この製造方法によれば、エッチングされる絶縁膜が単 層構造を有するため、上記エッチングをドライエッチングで行った場合に、エッチング で除去して形成された部分がプラズマダメージを受けるため、信頼性を低下させてし まうことがあるという点で改善の余地があった。
[0006] したがって、従来の製造方法では、画素スイッチング用 TFT及び駆動回路用 TFTを 同一の基板上に作製する場合、 V、ずれかの TFTがゲート絶縁膜に劣化やダメージ を受けてしまい、信頼性が低くなるため、現在も量産化できていない。
特許文献 1：特開平 5— 335573号公報
特許文献 2：特開 2005 - 72461号公報
発明の開示
発明が解決しょうとする課題
[0007] 本発明は、上記現状に鑑みてなされたものであり、高性能化を図ることができる回路 素子と高耐圧化を図ることができる回路素子とを同一の基板上に有し、かつ高信頼 性ィ匕を図ることができる半導体装置及び表示装置を提供することを目的とするもので ある。
課題を解決するための手段
[0008] 本発明者は、第 1半導体層、第 1ゲート絶縁膜 (第 1絶縁膜)、第 1ゲート電極 (第 1導 電層)及び第 3絶縁膜がこの順に積層された構造を有する第 1薄膜トランジスタ (第 1 回路素子)と、第 2半導体層、第 1ゲート絶縁膜よりも膜厚が大きい第 2ゲート絶縁膜（ 第 2絶縁膜)及び第 2ゲート電極 (第 2導電層）がこの順に積層された構造を有する第 2薄膜トランジスタ (第 2回路素子)とを基板上に有する半導体装置の製造方法につ いて種々検討したところ、上記第 1ゲート絶縁膜及び第 2ゲート絶縁膜を形成する方 法に着目した。
[0009] そして、例えば、図 18 (a)〜（d)に示すように、第 1半導体層 15a及び第 2半導体層 1 5c上に、酸化シリコン (SiO )からなる第 1ゲート絶縁膜 4a、及び、第 2ゲート絶縁膜 9
2
の下層部 4cを形成する工程（図 18 (a) )と、第 1ゲート電極 5を形成する工程（図 18 ( b) )と、窒化シリコン (SiN )等力もなる第 3絶縁膜 (第 3絶縁膜の一部すなわち下層 部、中層部又は上層部であってもよい。） 6a及び第 2ゲート絶縁膜 9の上層部 6cを形 成する工程（図 18 (c) )と、第 2ゲート電極 8を形成する工程（図 18 (d) )とをこの順に 含む方法について検討した。この方法によれば、第 1絶縁膜 4aと第 2ゲート絶縁膜 9 の下層部 4cとを共通の工程で形成することができ、第 3絶縁膜 6aと第 2ゲート絶縁膜 9の下層部 6cとを共通の工程で形成することができることから、図 18 (d)に示すように 、 SiOの単層力もなる第 1ゲート絶縁膜 4aと、 SiO力もなる下層部 4c及び SiN等か
2 2
らなる上層部 6cの 2層構造を有する第 2ゲート絶縁膜 9とを簡便に形成することがで きる。
[0010] しかしながら、この方法によれば、図 18 (b)に示す工程において、第 1ゲート電極 5は 、通常、微細化を実現する観点から、金属膜等をドライエッチングすることで形成され る。したがって、この工程において、プラズマに弱い SiO力もなる第 1ゲート絶縁膜 4
2
a、及び、第 2ゲート絶縁膜 9の下層部 4cは、プラズマに曝されて損傷を受けるため、 第 lTFT50a及び第 2TFT50Cの信頼性が低下してしまうことを見いだした。また、図 18 (c)に示す工程において、 SiN等からなる第 3絶縁膜 6a及び第 2ゲート絶縁膜 9 の上層部 6cは通常、膜厚均一性及び段差被覆性等の観点から、プラズマ化学的気 相成長（CVD)法を用いて形成される。したがって、この工程においても、第 2ゲート 絶縁膜 9の下層部 4cはプラズマ損傷を受け、信頼性が低下してしまうことを見いだし た。
[0011] 更に、図 18 (a)〜（c)に示すように、第 lTFT50aにおける第 1ゲート絶縁膜 4aと第 3 絶縁膜 6aとは工程を分離して形成され、第 2TFT50Cにおける第 2ゲート絶縁膜 9の 下層部 4cと上層部 6cとは工程を分離して形成される。したがって、第 1ゲート絶縁膜 4aと第 3絶縁膜 6aとの界面、及び、第 2ゲート絶縁膜 9の下層部 4cと上層部 6cとの 界面には、ホウ素（B)、ナトリウム (Na)、リン (P)、重金属等の可動イオン (不純物）が 付着している。この不純物は、後の工程でァニール等されることにより、第 1ゲート絶 縁膜 4a、及び、第 2ゲート絶縁膜 9の下層部 4c内ひいては第 1半導体層 15a及び第 2半導体層 15c内に拡散するため、第 lTFT50a及び第 2TFT50Cの信頼性が更に 低下してしまうことを見 、だした。
[0012] そこで、本発明者は、第 1ゲート絶縁膜 4a、及び、第 2ゲート絶縁膜 9の下層部 4cの 構造に着目した。そして、 SiNが高いプラズマ耐性を有することを見いだし、図 19 (a )〜（c)に示すような方法について検討した。そして、図 19 (a)に示すように、第 1ゲ ート絶縁膜 4a、及び、第 2ゲート絶縁膜 9の下層部 4cの構造を最上層が SiN力もな る積層構造とすることにより、図 19 (b)及び (c)に示す工程において、第 1ゲート絶縁 膜 4a、及び、第 2ゲート絶縁膜 9の下層部 4cをプラズマ損傷力も守ることができること を見いだした。
[0013] また、 SiNは不純物の拡散を防止 (バリア)する機能も有することから、第 1ゲート絶 縁膜 4a、及び、第 2ゲート絶縁膜 9の下層部 4c上に付着した不純物は膜表面で捕獲 (トラップ)されることにより、後のァニール工程等において、不純物が第 1ゲート絶縁 膜 4a、及び、第 2ゲート絶縁膜 9の下層部 4c内ひいては第 1半導体層 15a及び第 2 半導体層 15c内に拡散することを抑制することができ、第 lTFT50a及び第 2TFT50 cの信頼性の低下を抑制することができることを見いだした。更に、第 1ゲート絶縁膜 4 a、及び、第 2ゲート絶縁膜 9の下層部 4cの構造を積層構造とすることにより、第 1ゲ ート絶縁膜 4aの最下層 7a、及び、第 2ゲート絶縁膜 9の下層部 4cの最下層 7cを構 成する材料として、 SiNとは別に、第 1半導体層 15a及び第 2半導体層 15cと良質な 界面を形成する材料 (例えば、 SiO等。）を選択することができるため、第 lTFT50a
2
及び第 2TFT50cの良好な特性を確保することができることを見 ヽだした。
[0014] 以上により、第 lTFT50a及び第 2TFT50cの信頼性を確保しつつ、第 lTFT50aの 高性能化及び第 2TFT50Cの高耐圧化を図ることができる結果、これらの TFTを同 一の基板上に有する半導体装置の量産化を図ることができることを見いだした。また 、本発明は、トップゲート構造の TFTのみならず、ボトムゲート構造、デュアルゲート 構造の TFT、及び、保持容量素子等の回路素子を 2以上基板上に有する半導体装 置全般に適用することができることを見いだし、上記課題をみごとに解決することがで きることに想到し、本発明に到達したものである。
[0015] すなわち、本発明は、第 1半導体層、第 1絶縁膜、第 1導電層及び第 3絶縁膜がこの 順に積層された構造を有する第 1回路素子と、第 2半導体層、第 1絶縁膜よりも膜厚 が大きい第 2絶縁膜及び第 2導電層がこの順に積層された構造を有する第 2回路素 子とを基板上に有する半導体装置であって、上記第 1絶縁膜は、最上層が窒化シリ コンカゝらなる積層構造を有し、上記第 2絶縁膜は、第 1絶縁膜の積層構造を有する下 層部と、第 1導電層上の第 3絶縁膜の構造を含む上層部とから構成される半導体装 置 (以下「第 1半導体装置」ともいう。）である (例えば、図 1参照。 ) o
[0016] 本発明はまた、第 1半導体層、第 1絶縁膜及び第 1導電層がこの順に積層された構 造を有する第 1回路素子と、第 2半導体層、第 1絶縁膜よりも膜厚が大きい第 2絶縁 膜及び第 2導電層がこの順に積層された構造を有する第 2回路素子とを基板上に有 する半導体装置であって、上記第 2絶縁膜は、最上層が窒化シリコン力 なる下層部 と、第 1絶縁膜の構造を有する上層部とから構成される半導体装置 (以下「第 2半導 体装置」ともいう。）でもある (例えば、図 2 (a)参照。 )0
[0017] 本発明は更に、第 1導電層、第 1絶縁膜及び第 1半導体層がこの順に積層された構 造を有する第 1回路素子と、第 2導電層、第 1絶縁膜よりも膜厚が大きい第 2絶縁膜、 及び、第 2半導体層がこの順に積層された構造を有する第 2回路素子とを基板上に 有する半導体装置であって、上記第 1絶縁膜は、最下層が窒化シリコン力 なる構造 を有し、上記第 2絶縁膜は、下層部と、第 1絶縁膜の構造を有する上層部とから構成 される半導体装置 (以下「第 3半導体装置」ともいう。）でもある (例えば、図 3 (a)参照 。）。
[0018] 本発明はそして、第 1導電層、第 1絶縁膜及び第 1半導体層がこの順に積層された 構造を有する第 1回路素子と、第 2導電層、第 1絶縁膜よりも膜厚が大きい第 2絶縁 膜、及び、第 2半導体層がこの順に積層された構造を有する第 2回路素子とを基板 上に有する半導体装置であって、上記第 2絶縁膜は、第 1絶縁膜の構造を有する下 層部と、最下層が窒化シリコン力もなる上層部とから構成される半導体装置 (以下「第 4半導体装置」ともいう。）でもある (例えば、図 4 (a)参照。 )0
[0019] まず、本発明の第 1半導体装置について詳述する。
本発明の第 1半導体装置は、第 1半導体層、第 1絶縁膜、第 1導電層及び第 3絶縁 膜がこの順に積層された構造を有する第 1回路素子と、第 2半導体層、第 1絶縁膜よ りも膜厚が大きい第 2絶縁膜及び第 2導電層がこの順に積層された構造を有する第 2 回路素子とを基板上に有するものである。上記第 1半導体装置の好適な形態として は、例えば、（1)第 1回路素子及び第 2回路素子が薄膜トランジスタ (TFT)である形 態、（2)第 1回路素子が TFTであり、第 2回路素子が保持容量素子である形態が挙 げられる。（1)の場合、第 1回路素子を第 1TFTとし、第 2回路素子を第 2TFTとする と、第 1TFTのゲート絶縁膜 (第 1絶縁膜)は、第 2TFTのゲート絶縁膜 (第 2絶縁膜） よりも膜厚が小さいことから、第 1回路素子は、第 2回路素子よりも高速な動作を実現 することができる高性能な TFTとして機能することができ、第 2回路素子は、第 1回路 素子よりも絶縁破壊電圧が大きい高耐圧な TFTとして機能することができる。また、 ( 2)の場合、第 1回路素子を第 3TFTとし、第 2回路素子を保持容量素子とすると、第 1絶縁膜 (第 3TFTのゲート絶縁膜)は、第 2絶縁膜 (保持容量素子の絶縁膜)よりも 膜厚が小さいことから、第 1回路素子は、高速な動作を実現することができる高性能 な TFTとして機能することができ、第 2回路素子は、絶縁破壊電圧が大きい高耐圧な 保持容量素子として機能することができる。
なお、上記第 1半導体装置内の TFTとしては、 トップゲート構造の TFT、デュアルゲ ート構造の TFT等が挙げられ、微細化の観点からは、トップゲート構造の TFTが好 適である。
上記第 1絶縁膜は、最上層が窒化シリコン (SiN )からなる積層構造を有する（例え ば、図 1参照。 ) o SiNは高いプラズマ耐性を有することから、上記第 1絶縁膜が SiN 層を最上層として有することにより、第 1絶縁膜にプラズマ損傷を与えることなぐ第 1 導電層をプラズマエッチング (プラズマアツシング)等のドライエッチングで形成するこ とができる。すなわち、第 1絶縁膜の信頼性を保持しつつ、第 1導電層ひいては第 1 回路素子の微細化を図ることができる。また、 SiNは不純物の拡散を防止する機能 も有することから、第 1絶縁膜の SiN層上に付着したホウ素 (B)、ナトリウム (Na)、リ ン (P)、重金属等の可動イオン (不純物）はそのまま SiN層の表面で捕獲（トラップ） される結果、不純物が第 1絶縁膜ひいては第 1半導体層内に拡散することを抑制す ることができる。したがって、第 1回路素子 (TFT等)の特性が変動 (シフト）し、信頼性 が低下するのを抑制することができる。更に、上記第 1絶縁膜が積層構造を有するこ とにより、上記第 1絶縁膜の最下層を構成する材料を、最上層を構成する材料 (SiN )とは別個独立に選択することができる。すなわち、上記第 1絶縁膜の最下層を構成 する材料として、第 1半導体層と良質な界面を形成する材料 (例えば、 SiO等。）を
2 選択することにより、第 1回路素子について良好なドレイン電圧 (I )対ゲート電圧 (V
d g
)特性 (トランスファ特性)等を確保することができる。更に、上記第 1絶縁膜が最上層 として SiN層を有することから、第 1導電層上に層間絶縁膜 (SiN膜)が設けられた 場合に、層間絶縁膜の応力によってプラズマ損傷に似た損傷を受けることを低減す ることができる。そして、上記第 1絶縁膜が誘電率の高い SiN力 なる層を有すること により、実効酸化膜厚（Equivalent Oxide Thickness： EOT)を低減することがで きるため、第 1回路素子の更なる高性能化を図ることができる。 [0021] 上記第 2絶縁膜は、第 1絶縁膜の積層構造を有する下層部と、第 1導電層上の第 3 絶縁膜の構造を含む上層部とから構成される (例えば、図 1参照。 ) o上記第 2絶縁膜 の下層部は、第 1絶縁膜の積層構造と積層の数及び順序が同一の構造、すなわち 最上層が SiNカゝらなる積層構造を有することから、第 2絶縁膜の下層部にプラズマ 損傷を与えることなぐ第 1導電層をプラズマエッチング等のドライエッチングで形成 することができ、第 2絶縁膜の上層部をプラズマ CVD法等で形成することができる。 したがって、第 2絶縁膜の信頼性を保持しつつ、第 1導電層ひいては第 1回路素子の 微細化を図ることができる。また、上記第 2絶縁膜の下層部が積層構造を有すること により、上記第 2絶縁膜の最下層を構成する材料を、該下層部の最上層を構成する 材料 (SiN )とは別個独立に選択することができる。すなわち、上記第 2絶縁膜の最 下層を構成する材料として、第 2半導体層と良質な界面を形成する材料 (例えば、 Si O等。）を選択することにより、第 2回路素子について良好なトランスファ特性等を確
2
保することができる。更に、上記第 2絶縁膜の下層部と上層部とは別々の工程で形成 される力 該下層部の最上層を構成する SiNは不純物の拡散を防止する機能を有 することから、第 2絶縁膜の下層部上に付着した可動イオン (不純物）はそのまま SiN 層の表面で捕獲（トラップ)される結果、不純物が第 2絶縁膜の下層部内ひいては第 2半導体層に拡散することを抑制することができる。したがって、第 2TFTの特性が変 動 (シフト)し、信頼性が低下するのを抑制することができる。そして、上記第 2絶縁膜 の下層部が誘電率の高い SiN力 なる層を有することにより、第 2絶縁膜の物理的 な膜厚を増加させることができるため、第 2回路素子の更なる高耐圧化を図ることが できる。更には、上記第 2絶縁膜の上層部が第 1導電層上の第 3絶縁膜の構造を含 むことから、上記第 2絶縁膜の上層部の形成する際のパター-ング工程等の削減を 図ることにより、製造工程の簡略ィ匕を図ることができる。
したがって、本発明の第 1半導体装置によれば、信頼性を充分に確保しつつ、高性 能化を図ることができる回路素子と高耐圧化を図ることができる回路素子とを同一の 基板上に有する半導体装置の量産化を図ることができる。
[0022] 上記第 1絶縁膜、及び、第 2絶縁膜の下層部の構造は、積層構造すなわち 2以上の 層からなる構造である限り、例えば 3以上の層からなる構造であってもよい。上記第 1 絶縁膜及び第 2絶縁膜中の SiNx層以外の層を構成する材料としては特に限定され ず、酸化シリコン（SiO SiOよりも誘電率が低い材料として SiOF、 SiOC等、 SiO
2 2 2 よりも誘電率が高い材料として、二酸化チタン (TiO )、三酸ィ匕ニアルミニウム (Al O
2 2 3
)、五酸化二タンタル (Ta O )等の酸化タンタル、二酸化ハフニウム（HfO 二酸化
2 5 2 ジルコニウム (ZrO )等が挙げられる。上記第 1絶縁膜と第 2絶縁膜の下層部とは、同
2
一の工程で形成された (一体化された)層を含んで!/、てもよく、第 1絶縁膜を構成する 全ての層が、第 2絶縁膜の下層部を構成する層とそれぞれ同一の工程で形成された ものであることが好ましい。
[0023] これに対し、上記第 3絶縁膜、及び、第 2絶縁膜の上層部の構造は、単層構造であつ てもよく、積層構造であってもよい。したがって、これらについては、最上層又は最下 層とは、積層構造における一番上の層又は一番下の層である場合に加え、単層構 造における同一の層を指す場合も含む。第 2絶縁膜の上層部の形態としては、 (1) 第 3絶縁膜の中層部の構造を有する形態、（2)第 3絶縁膜の下層部の構造を有する 形態、（3)第 3絶縁膜の上層部の構造を有する形態、（4)第 3絶縁膜の全体の構造 を有する形態が挙げられるが、第 3絶縁膜の形成する際のパターニング工程等の削 減を図る観点力もは、（2)及び (3)の形態が好ましぐ（4)の形態が特に好ましい。な お、（1)の形態における中層部とは、少なくとも最上層及び最下層を含んでいなけれ ばよく、 1層で構成されるものであってもよぐ 2層以上で構成されるものであってもよ い。（2)の形態における下層部とは、少なくとも第 3絶縁膜の最下層を含んでいれば よぐ 1層で構成されるものであってもよぐ 2層以上で構成されるものであってもよい。
(3)の形態における上層部とは、少なくとも第 3絶縁膜の最上層を含んでいればよぐ 1層で構成されるものであってもよぐ 2層以上で構成されるものであってもよい。
[0024] 上記第 3絶縁膜の材料としては、酸化シリコン (SiO )、 SiOよりも誘電率が低 、材料
2 2
として SiOF、 SiOC等、 SiOよりも誘電率が高い材料として、窒化シリコン（SiN )、
2
二酸化チタン (TiO )、三酸化二アルミニウム (Al O )、五酸化二タンタル (Ta O )
2 2 3 2 5 等の酸化タンタル、二酸化ハフニウム（HfO 二酸化ジルコニウム（ZrO )等が挙
2 2 げられる。
[0025] 上記窒化シリコン (SiN )としては特に限定されないが、四窒化三ケィ素（Si N )等
3 4 が好適に用いられる。また、プラズマ化学的気相成長（CVD)法で形成した SiNx層 は、 Xの値に関わらず高いプラズマ耐性及び不純物拡散防止機能を有することから 好適である。更に、第 1絶縁膜の最上層、及び、第 2絶縁膜の下層部の最上層を構 成する SiN層の膜厚は、例えば lOnmである場合にも、本発明の作用効果を得るこ とができる。なお、シリコンォキシナイトライド (SiNO)もまた、高いプラズマ耐性を有 することから、 SiNの代替材料として好適に用いることができる力 より高いプラズマ 耐性を有する観点から、 SiNがより好ましい。
[0026] 本発明の第 1半導体装置は、上記第 1回路素子及び第 2回路素子を構成要素として 基板上に有するものである限り、その他の構成要素を有して 、ても有して 、なくてもよ ぐ特に限定されるものではない。
[0027] 上記第 1半導体層及び第 2半導体層を構成する材料としては、廉価性及び量産性の 観点から、シリコン (Si)が好ましぐ中でも、高移動度を実現する観点から、ポリシリコ ン (P— Si)、連続粒界結晶（CG)シリコン等がより好ましい。なお、第 1半導体層及び 第 2半導体層の材料は、異なっていてもよいが、製造工程の簡略ィ匕を図る観点から は、同一であることが好ましい。上記第 1半導体層及び第 2半導体層は、ガラス基板 の収縮を抑制する観点から、低温プロセスで形成されることが好ましい。上記第 1半 導体層及び第 2半導体層の形状は、島状であることが好ましぐ上記島状としては、 例えば、直方体形状、四角錐台形状等の角錐台形状、逆角錐台形状、円錐台形状 、楕円錐台形状が挙げられる。
[0028] 上記第 1導電層及び第 2導電層は、第 1絶縁膜及び第 2絶縁膜の内部におけるフォ ノン振動を抑える観点から、金属を含んで構成されることが好ましぐ例えば、アルミ ニゥム (A1)、タンタル (Ta)、タングステン (W)、モリブデン（Mo)等を含んだ化合物 又はそれらの金属の積層構造が用いられる。なお、上記第 1導電層及び第 2導電層 の材料は、同一であってもよぐ異なっていてもよい。また、上記第 1導電層及び第 2 導電層の構造は、単層構造であってもよぐ積層構造であってもよい。
上記基板としては、絶縁性を有する基板 (絶縁基板)が好ましぐ例えばガラス基板、 プラスチック基板が挙げられる。
[0029] 本発明の第 1半導体装置における好ましい形態について以下に詳しく説明する。 上記第 2絶縁膜の上層部は、最下層が窒化シリコン又は酸ィ匕シリコン力もなることが 好ましい。これによれば、上記第 2絶縁膜の下層部の最上層である SiN層上に付着 した不純物を、該 SiN層と第 2絶縁膜の上層部の最下層である SiN層又は SiO層
2 との界面〖こトラップすることができる。したがって、第 2回路素子の信頼性を向上させ ることができるため、本発明の第 1半導体装置の信頼性をより充分に確保することが できる。また、第 3絶縁膜は、最下層が窒化シリコン又は酸ィ匕シリコン力もなることが好 ましい。これによれば、上記第 1絶縁膜の最上層である SiN層上に付着した不純物 を、該 SiN層と第 3絶縁膜 (第 1絶縁膜上に配置された部分のうち、第 1導電層を介さ ずに第 1絶縁膜上に配置された部分)の最下層である SiN層又は SiO層との界面
2
にトラップすることができる。したがって、第 1回路素子の信頼性を向上させることがで きるため、本発明の第 1半導体装置の信頼性をより充分に確保することができる。 なお、第 2絶縁膜の上層部は、最下層が窒化シリコン力もなることがより好ましい。ま た、第 3絶縁膜は、最下層が窒化シリコン力もなることがより好ましい。これらによれば 、不純物が付着する界面を構成する膜材料が同一であるため、界面の整合性に優 れ、電荷を発生しにくくすることができる。
[0030] 上記第 1絶縁膜の最上層である SiN層と第 3絶縁膜の最下層である SiN層とは、本 発明の作用効果をより効果的に得る観点から、形成方法が同一であることが好ましい 。また、上記第 2絶縁膜の上層部の最下層である SiN層と下層部の最上層である Si N層とは、本発明の作用効果をより効果的に得る観点から、形成方法が同一である ことが好ましい。
[0031] 上記第 1絶縁膜及び第 2絶縁膜は、最下層が酸ィ匕シリコン力もなることが好ましい。 S iO層は、シリコン (Si)等力もなる半導体層と良質な界面を形成することができること
2
から、第 1回路素子及び第 2回路素子の特性をより向上させることができる。
[0032] 上記第 1絶縁膜、及び、第 2絶縁膜の下層部は、酸ィ匕シリコン層及び窒化シリコン層 力 Sこの順に積層された構造を有し、上記第 2絶縁膜の上層部は、窒化シリコン層又は 酸ィ匕シリコン層であることが好ましい。上記第 1絶縁膜、及び、第 2絶縁膜の下層部は 、 SiO及び SiN層がこの順に積層された構造を有することにより、不純物が第 1絶縁
2
膜では SiN層上にトラップされており、第 2絶縁膜では、 SiN層間又は SiN層と SiO 層との間の界面にトラップされていることから、第 1回路素子及び第 2回路素子の信
2
頼性を更に確保することができる。また、これにより、第 1絶縁膜及び第 2絶縁膜の双 方において、シリコン (Si)等力もなる半導体層との界面特性に優れる SiO層が最下
2 層に形成されていることから、第 1回路素子及び第 2回路素子の特性を更に向上させ ることができる。更に、上記第 2絶縁膜の上層部が SiN層であることにより、第 2絶縁 膜にプラズマ損傷を与えることなぐ第 2導電層をプラズマエッチング等のドライエッチ ングで形成することができる。したがって、第 2絶縁膜の信頼性を保持しつつ、第 2導 電層ひいては第 2回路素子の微細化を図ることができる。
なお、上述したのと同様の理由により、上記第 1絶縁膜、及び、第 2絶縁膜の下層部 は、酸ィ匕シリコン層及び窒化シリコン層がこの順に積層された構造を有し、上記第 2 絶縁膜の上層部は、窒化シリコン層であることがより好ましい。
[0033] 上記第 1半導体装置は、第 1回路素子及び第 2回路素子が薄膜トランジスタであるこ とが好ましい。これによれば、信頼性を充分に確保しつつ、高性能化を図ることがで きる TFTと高耐圧化を図ることができる TFTとを同一の基板上に有する半導体装置 の量産化を図ることができる。
[0034] 上記第 1回路素子は、駆動回路部の薄膜トランジスタであり、上記第 2回路素子は、 画素回路部の薄膜トランジスタであることがより好ましい。このような第 1半導体装置（ アクティブマトリクス基板）によれば、高性能化を図ることができる第 1回路素子を駆動 回路部の TFTとして用いることにより、駆動回路部の高速動作を実現することができ る。また、高耐圧化を図ることができるとともにオフ電流の低減が可能な第 2回路素子 を画素回路部の TFTとして用いることにより、コントラストの低下やパネル内の画質の 低下を抑えることができる。
[0035] 上記第 1回路素子及び第 2回路素子が薄膜トランジスタである場合、上記第 1回路素 子又は第 2回路素子は、窒化シリコン層を貫通するコンタクトホールを有することが好 ましい。上記 SiN層はプラズマ耐性を有することから、コンタクトエッチング工程にお いて SiN膜の下面から上面の範囲内、すなわち SiN膜がエッチング表面に残って いる状態でドライエッチングを止め、その後をウエットエッチングで行うことにより、第 1 半導体層等にプラズマ損傷を与えることなぐコンタクトホールを形成することができる 結果、第 1回路素子又は第 2回路素子の信頼性を更に充分に確保することができる 。また、ドライエッチングを用いることにより、コンタクトホールひいては第 1回路素子又 は第 2回路素子の微細化を図ることもできる。
[0036] なお、本明細書において、コンタクトホールとは、少なくとも第 1回路素子又は第 2回 路素子のゲート絶縁膜を貫通する穴のことであり、通常、コンタクトホールの内部には 、半導体層に接続され、導電性を有する層が形成されている。また、ドライエッチング とは、反応性イオンエッチングのことであってもよいが、通常、プラズマエッチングのこ とである。
[0037] 上記第 1半導体装置は、第 1回路素子が薄膜トランジスタであり、第 2回路素子が保 持容量素子であることが好ましい。これによれば、信頼性を充分に確保しつつ、高性 能化を図ることができる TFTと高耐圧化を図ることができる保持容量素子とを同一の 基板上に有する半導体装置の量産化を図ることができる。
[0038] 上記第 1回路素子は、駆動回路部の薄膜トランジスタであり、上記第 2回路素子は、 画素回路部の保持容量素子であることが好ましい。このような第 1半導体装置 (ァクテ イブマトリクス基板）によれば、高性能化を図ることができる第 1回路素子を駆動回路 部の TFTとして用いることにより、駆動回路部の高速動作を実現することができる。ま た、高耐圧化を図ることができる第 2回路素子を画素回路部の保持容量素子として用 いることにより、パネル内の画質の低下を抑えることができる。
[0039] 本発明はまた、上記第 1半導体装置の製造方法であって、上記製造方法は、第 1絶 縁膜と第 2絶縁膜の下層部とを同一の工程で形成する半導体装置の製造方法でも ある。これによれば、第 1絶縁膜と第 2絶縁膜の下層部とを別々の工程で形成する方 法に比べて、製造工程を簡略ィ匕することができる。なお、上記第 1絶縁膜と第 2絶縁 膜の下層部とは、プラズマ CVD法を用いて形成されることが好ま ヽ。
[0040] 本発明は更に、上記第 1半導体装置の製造方法であって、上記製造方法は、第 3絶 縁膜の少なくとも一部と第 2絶縁膜の上層部とを同一の工程で形成する半導体装置 の製造方法でもある。これによれば、第 3絶縁膜の少なくとも一部と第 2絶縁膜の上層 部とを別々の工程で形成する方法に比べて、製造工程を簡略ィ匕することができる。な お、上記第 3絶縁膜の少なくとも一部と第 2絶縁膜の上層部とは、プラズマ CVD法を 用いて形成されることが好ましい。また、製造工程をより簡略ィ匕する観点から、上記第
1絶縁膜と第 2絶縁膜の下層部とが同一の工程で形成され、かつ上記第 3絶縁膜の 少なくとも一部と第 2絶縁膜の上層部とが同一の工程されることがより好ましい。
[0041] 次に、本発明の第 2半導体装置について詳述する。
本発明の第 2半導体装置は、第 1半導体層、第 1絶縁膜及び第 1導電層がこの順に 積層された構造を有する第 1回路素子と、第 2半導体層、第 1絶縁膜よりも膜厚が大 きい第 2絶縁膜及び第 2導電層がこの順に積層された構造を有する第 2回路素子と を基板上に有する半導体装置であって、上記第 2絶縁膜は、最上層が窒化シリコン 力 なる下層部と、第 1絶縁膜の構造を有する上層部とから構成される半導体装置で ある (例えば、図 2 (a)参照。 )0本発明の第 2半導体装置は、第 2絶縁膜の下層部の 最上層が窒化シリコン力もなる点で、上記第 1半導体装置と共通する (例えば、図 1及 び 2 (a)参照。；)。したがって、本発明の第 2半導体装置によれば、第 2回路素子に関 し、第 1半導体装置と同様の作用効果を得ることができる。
[0042] 上記第 1絶縁膜、及び、第 2絶縁膜の上層部の構造は、単層構造であってもよぐ積 層構造であってもよい。上記第 1絶縁膜と第 2絶縁膜の上層部とは、同一の工程で形 成された (一体化された)層を含んでいてもよぐ上記第 1絶縁膜、及び、第 2絶縁膜 の上層部の構造が積層構造である場合には、第 1絶縁膜を構成する全ての層が、第 2絶縁膜の上層部を構成する層とそれぞれ同一の工程で形成されたものであること が好ましい。
[0043] これに対し、上記第 2絶縁膜の下層部の構造は、単層構造であってもよいが、積層 構造であることが好ましい。上記第 2絶縁膜の下層部が積層構造を有することにより、 第 2絶縁膜 (の下層部)の最下層を構成する材料として、第 2半導体層と良質な界面 を形成する SiO等を選択することができる結果、第 2回路素子について良好なトラン
2
スファ特性等を確保することができる。
なお、上記第 1導電層と第 2導電層とは、同一の工程で形成されることが好ましい。
[0044] 本発明の第 2半導体装置における好ましい形態としては、本発明の第 1半導体装置 における好ましい形態と同様である。以下、上記第 2半導体装置における好ましい形 態を列挙するが、その詳細な説明については、本発明の第 1半導体装置における好 ましい形態と重複することから、省略する。
[0045] 上記第 1回路素子は、第 1半導体層下に、第 3絶縁膜を有し、上記第 2絶縁膜の下 層部は、第 1導電層下の第 3絶縁膜の構造を含むことが好ましい (例えば、図 2 (b)参 照。；)。これによれば、上記第 2絶縁膜の下層部を形成する際のパター-ング工程等 を削減することにより、製造工程の簡略ィ匕を図ることができる。
なお、上記第 3絶縁膜の構造は、単層構造であってもよぐ積層構造であってもよい。 また、第 2絶縁膜の下層部の形態としては、（1)第 3絶縁膜の中層部の構造を有する 形態、（2)第 3絶縁膜の下層部の構造を有する形態、（3)第 3絶縁膜の上層部の構 造を有する形態、（4)第 3絶縁膜の全体の構造を有する形態が挙げられるが、第 3絶 縁膜の形成する際のパター-ング工程等の削減を図る観点力もは、（2)及び (3)の 形態が好ましぐ（4)の形態がより好ましい。
[0046] 上記第 1絶縁膜、及び、第 2絶縁膜の上層部は、最下層が窒化シリコン又は酸ィ匕シリ コンカもなることが好ましい。これによれば、第 2絶縁膜の下層部の最上層である SiN 層上に付着した不純物を、 SiN層間又は SiN層と SiO層との間の界面にトラップ することができ、第 1回路素子及び第 2回路素子の信頼性をより充分に確保すること ができる。
[0047] 上記第 1絶縁膜及び第 2絶縁膜は、最下層が酸ィ匕シリコン力もなることが好ましい。こ れにより、第 1半導体層及び第 2半導体層と良質な界面を形成することができることか ら、第 1回路素子及び第 2回路素子の特性をより向上させることができる。
[0048] 上記第 1絶縁膜、及び、第 2絶縁膜の下層部、並びに、第 2絶縁膜の上層部は、酸 化シリコン層及び窒化シリコン層がこの順に積層された構造を有することが好ましい。 第 1絶縁膜の最下層が SiO力 なることにより、シリコン (Si)等力もなる第 1半導体層
2
と良質な界面を形成することができることから、第 1回路素子の特性を更に向上させる ことができる。また、第 1絶縁膜の最上層が SiN力 なることにより、第 1絶縁膜にブラ ズマ損傷を与えることなぐ第 1導電層及び第 2導電層をドライエッチングで形成する ことができる。更に、第 2絶縁膜の下層部の最下層が SiO力 なることにより、 Si等か
2
らなる第 2半導体層と良質な界面を形成することができることから、第 2回路素子の特 性を更に向上させることができる。更に、第 2絶縁膜の下層部の最上層が SiN力もな ることにより、第 2絶縁膜にプラズマ損傷を与えることなぐ第 1半導体層をドライエツ チングで形成することができるとともに、不純物がこの SiN層上にトラップされることか ら、第 2回路素子の信頼性を更に確保することができる。そして、第 2絶縁膜の上層 部の最上層が SiN力らなることにより、第 2絶縁膜にプラズマ損傷を与えることなぐ 第 1導電層及び第 2導電層をドライエッチングで形成することができる。
[0049] 上記第 2半導体装置は、第 1回路素子及び第 2回路素子が薄膜トランジスタであるこ とが好ましい。
上記第 1回路素子は、駆動回路部の薄膜トランジスタであり、上記第 2回路素子は、 画素回路部の薄膜トランジスタであることが好ま U、。
上記第 1回路素子及び第 2回路素子が薄膜トランジスタである場合、上記第 1回路素 子又は第 2回路素子は、窒化シリコン層を貫通するコンタクトホールを有することが好 ましい。
上記第 2半導体装置は、第 1回路素子が薄膜トランジスタであり、第 2回路素子が保 持容量素子であることが好まし 、。
上記第 1回路素子は、駆動回路部の薄膜トランジスタであり、上記第 2回路素子は、 画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第 1半導体装置と同様の作用効果を得ることができる。
[0050] 本発明は更に、上記第 2半導体装置の製造方法であって、上記製造方法は、第 1絶 縁膜と第 2絶縁膜の上層部とを同一の工程で形成する半導体装置の製造方法でも ある。
本発明は更に、上記第 2半導体装置の製造方法であって、上記製造方法は、第 3絶 縁膜の少なくとも一部と第 2絶縁膜の下層部とを同一の工程で形成する半導体装置 の製造方法でもある。
これらによれば、本発明の第 1半導体装置の製造方法と同様の作用効果を得ること ができる。
[0051] 次に、本発明の第 3半導体装置について詳述する。
本発明の第 3半導体装置は、第 1導電層、第 1絶縁膜及び第 1半導体層がこの順に 積層された構造を有する第 1回路素子と、第 2導電層、第 1絶縁膜よりも膜厚が大き い第 2絶縁膜、及び、第 2半導体層がこの順に積層された構造を有する第 2回路素 子とを基板上に有する半導体装置であって、上記第 1絶縁膜は、最下層が窒化シリ コン力 なる構造を有し、上記第 2絶縁膜は、下層部と、第 1絶縁膜の構造を有する 上層部とから構成される半導体装置である (例えば、図 3 (a)参照。 )0本発明の第 3 半導体装置は、第 1回路素子及び第 2回路素子において、半導体層、絶縁膜及び 導電層の積層順序が上下反対であること、及び、第 2絶縁膜の下層部 (第 1半導体 装置における第 2絶縁膜の上層部に当たる）の構造が必ずしも特定されていないこと 以外は、第 1半導体装置と共通する (例えば、図 1及び 3 (a)参照。 )0したがって、本 発明の第 3半導体装置によれば、上記第 2回路素子に関し、第 2絶縁膜の下層部が 積層構造を有することにより奏される作用効果を除き、第 1半導体装置と同様の作用 効果を得ることができる。
なお、上記第 3半導体装置内の TFTとしては、 ボトムゲート構造の TFT、デュアルゲ ート構造の TFT等が挙げられ、ボトムゲート構造の TFTが好適である。
[0052] 上記第 1絶縁膜、及び、第 2絶縁膜の上層部の構造は、単層構造であってもよいが、 積層構造であることが好ましい。上記第 1絶縁膜が積層構造を有することにより、第 1 絶縁膜の最上層を構成する材料として、第 1絶縁膜の最下層を構成する材料 (SiN )とは別個独立に、第 1半導体層と良質な界面を形成する SiO等を選択することがで
2
きる結果、第 1回路素子について良好なトランスファ特性等を確保することができる。 また、上記第 2絶縁膜の上層部が積層構造を有することにより、第 2絶縁膜 (の上層 部)の最上層を構成する材料として、第 2絶縁膜の上層部の最下層を構成する材料 ( SiN )とは別個独立に、第 2半導体層と良質な界面を形成する SiO等を選択するこ
2
とができる結果、第 2回路素子についても良好なトランスファ特性等を確保することが できる。
上記第 2絶縁膜の下層部は、最下層が窒化シリコン力もなることが好ましい。これによ り、ガラス基板等力 なる基板力もの Na等の可動イオンの拡散を防止し、 TFT等の 第 2回路素子の信頼性を保つことができる。
[0053] 本発明の第 3半導体装置における好ましい形態としては、本発明の第 1半導体装置 における好ましい形態と同様である。以下、上記第 3半導体装置における好ましい形 態を列挙するが、その詳細な説明については、本発明の第 1半導体装置における好 ましい形態と重複することから、省略する。
[0054] 上記第 1回路素子は、第 1導電層下に、第 3絶縁膜を有し、上記第 2絶縁膜の下層 部は、第 1導電層下の第 3絶縁膜の構造を含むことが好ましい (例えば、図 3 (b)参照 。；)。これによれば、上記第 2絶縁膜の下層部を形成する際のパター-ング工程等を 削減することにより、製造工程の簡略ィ匕を図ることができる。
なお、上記第 3絶縁膜の構造は、単層構造であってもよぐ積層構造であってもよい。 また、第 2絶縁膜の下層部の形態としては、（1)第 3絶縁膜の中層部の構造を有する 形態、（2)第 3絶縁膜の下層部の構造を有する形態、（3)第 3絶縁膜の上層部の構 造を有する形態、（4)第 3絶縁膜の全体の構造を有する形態が挙げられるが、第 3絶 縁膜の形成する際のパター-ング工程等の削減を図る観点力もは、（2)及び (3)の 形態が好ましぐ（4)の形態がより好ましい。
[0055] 上記第 2絶縁膜の下層部は、最上層が窒化シリコン力もなることが好ましい。
上記第 2絶縁膜の下層部は、最上層が酸ィ匕シリコン力もなることが好ましい。
上記第 1絶縁膜及び第 2絶縁膜は、最上層が酸ィ匕シリコン力もなることが好ましい。 上記第 1絶縁膜、及び、第 2絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層 力 Sこの順に積層された構造を有し、上記第 2絶縁膜の下層部は、窒化シリコン層であ ることが好ましい。
上記第 1絶縁膜、及び、第 2絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層 力 Sこの順に積層された構造を有し、上記第 2絶縁膜の下層部は、酸ィ匕シリコン層であ ることが好ましい。
上記第 3半導体装置は、第 1回路素子及び第 2回路素子が薄膜トランジスタであるこ とが好ましい。
上記第 1回路素子は、駆動回路部の薄膜トランジスタであり、上記第 2回路素子は、 画素回路部の薄膜トランジスタであることが好ま U、。
上記第 3半導体装置は、第 1回路素子が薄膜トランジスタであり、第 2回路素子が保 持容量素子であることが好まし 、。
上記第 1回路素子は、駆動回路部の薄膜トランジスタであり、上記第 2回路素子は、 画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第 1半導体装置と同様の作用効果を得ることができる。
[0056] 本発明はまた、上記第 3半導体装置の製造方法であって、上記製造方法は、第 1絶 縁膜と、第 2絶縁膜の上層部とを同一の工程で形成する半導体装置の製造方法でも ある。
本発明は更に、上記第 3半導体装置の製造方法であって、上記製造方法は、第 3絶 縁膜の少なくとも一部と第 2絶縁膜の下層部とを同一の工程で形成する半導体装置 の製造方法でもある。これらによれば、本発明の第 1半導体装置の製造方法と同様 の作用効果を得ることができる。
[0057] 次に、本発明の第 4半導体装置について詳述する。
本発明の第 4半導体装置は、第 1導電層、第 1絶縁膜及び第 1半導体層がこの順に 積層された構造を有する第 1回路素子と、第 2導電層、第 1絶縁膜よりも膜厚が大き い第 2絶縁膜、及び、第 2半導体層がこの順に積層された構造を有する第 2回路素 子とを基板上に有する半導体装置であって、上記第 2絶縁膜は、第 1絶縁膜の構造 を有する下層部と、最下層が窒化シリコン力 なる上層部とから構成される半導体装 置である（例えば、図 4 (a)参照。；)。
本発明の第 4半導体装置は、第 2絶縁膜の上層部の最下層が SiNからなる点で、上 記第 3半導体装置と共通する (例えば、図 3及び 4 (a)参照。 )0したがって、本発明の 第 4半導体装置によれば、上記第 2回路素子に関し、第 3半導体装置と同様の作用 効果を得ることができる。
なお、上記第 4半導体装置内の TFTとしては、 ボトムゲート構造の TFT、デュアルゲ ート構造の TFT等が挙げられ、ボトムゲート構造の TFTが好適である。
[0058] 上記第 1絶縁膜の構造、及び、第 2絶縁膜の下層部は、単層構造であってもよいが、 積層構造であることが好ましい。上記第 1絶縁膜が積層構造を有することにより、後述 するように第 1絶縁膜内に SiN層を設ける必要がある場合にも、第 1絶縁膜の最上 層を構成する材料として、第 1半導体層と良質な界面を形成する SiO等を選択する
2
ことができる結果、第 1回路素子について良好なトランスファ特性等を確保することが できる。また、上記第 2絶縁膜の下層部が積層構造を有することにより、前述したよう に第 1絶縁膜の最上層すなわち第 2絶縁膜の下層部の最上層を構成する材料として SiO等を選択する必要がある場合にも、第 2絶縁膜の下層部の最下層を構成する
2
材料として SiNを選択することができる結果、積層膜中の SiNがガラス基板等力ゝらな る基板力もの Na等の可動イオンの拡散を防止し、 TFT等の第 2回路素子の信頼性 を確保することができる。
[0059] 上記第 2絶縁膜の上層部の構造は、単層構造であってもよいが、積層構造であること が好ましい。上記第 2絶縁膜の上層部が積層構造を有することにより、第 2絶縁膜 (の 上層部)の最上層を構成する材料として、最下層を構成する材料 (SiN )とは別個独 立に、第 2半導体層と良質な界面を形成する SiO等を選択することができる結果、第
2
2回路素子についても良好なトランスファ特性等を確保することができる。
なお、上記第 1導電層と第 2導電層とは、同一の工程で形成されることが好ましい。
[0060] 本発明の第 4半導体装置における好ましい形態としては、本発明の第 1半導体装置 における好ましい形態と同様である。以下、上記第 4半導体装置における好ましい形 態を列挙するが、その詳細な説明については、本発明の第 1半導体装置における好 ましい形態と重複することから、省略する。
[0061] 上記第 1回路素子は、第 1半導体層上に、第 3絶縁膜を有し、上記第 2絶縁膜の上 層部は、第 1半導体層上の第 3絶縁膜の構造を含むことが好ましい (例えば、図 4 (b) 参照。；)。これによれば、上記第 2絶縁膜の上層部を形成する際のパター-ング工程 等を削減することにより、製造工程の簡略ィ匕を図ることができる。
なお、上記第 3絶縁膜の構造は、単層構造であってもよぐ積層構造であってもよい。 また、上記第 2絶縁膜の上層部の形態としては、（1)第 3絶縁膜の中層部の構造を有 する形態、（2)第 3絶縁膜の下層部の構造を有する形態、（3)第 3絶縁膜の上層部 の構造を有する形態、（4)第 3絶縁膜の全体の構造を有する形態が挙げられるが、 第 3絶縁膜の形成する際のパター-ング工程等の削減を図る観点力もは、（2)及び（ 3)の形態が好ましぐ（4)の形態がより好ましい。
[0062] 上記第 1絶縁膜、及び、第 2絶縁膜の下層部は、最上層が窒化シリコン力 なること が好ましい。
上記第 1絶縁膜、及び、第 2絶縁膜の下層部は、最上層が酸ィ匕シリコン力 なること が好ましい。
上記第 1絶縁膜及び第 2絶縁膜は、最上層が酸ィ匕シリコン力もなることが好ましい。 上記第 1絶縁膜、及び、第 2絶縁膜の下層部は、窒化シリコン層であり、上記第 2絶 縁膜の上層部は、窒化シリコン層及び酸ィ匕シリコン層がこの順に積層された構造を 有することが好ましい。
上記第 1絶縁膜、及び、第 2絶縁膜の下層部は、酸ィ匕シリコン層であり、上記第 2絶 縁膜の上層部は、窒化シリコン層及び酸ィ匕シリコン層がこの順に積層された構造を 有することが好ましい。
上記第 4半導体装置は、第 1回路素子及び第 2回路素子が薄膜トランジスタであるこ とが好ましい。
上記第 1回路素子は、駆動回路部の薄膜トランジスタであり、上記第 2回路素子は、 画素回路部の薄膜トランジスタであることが好ま U、。
上記第 4半導体装置は、第 1回路素子が薄膜トランジスタであり、第 2回路素子が保 持容量素子であることが好まし 、。
上記第 1回路素子は、駆動回路部の薄膜トランジスタであり、上記第 2回路素子は、 画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第 1半導体装置と同様の作用効果を得ることができる。
[0063] 本発明は更に、上記第 4半導体装置の製造方法であって、上記製造方法は、第 1絶 縁膜と第 2絶縁膜の下層部とを同一の工程で形成する半導体装置の製造方法でも ある。
本発明は更に、上記第 4半導体装置の製造方法であって、上記製造方法は、第 3絶 縁膜の少なくとも一部と第 2絶縁膜の上層部とを同一の工程で形成する半導体装置 の製造方法でもある。
これらによれば、本発明の第 1半導体装置の製造方法と同様の作用効果を得ること ができる。
[0064] 本発明はそして、上記第 1半導体装置、第 2半導体装置、第 3半導体装置又は第 4 半導体装置を含んで構成される表示装置でもある。本発明の第 1半導体装置、第 2 半導体装置、第 3半導体装置及び第 4半導体装置は信頼性に優れて 、ることから、 表示装置の不良率の低減や歩留まりの向上が可能となる。また、画素回路部の TFT と周辺回路部の TFTとを同一の基板上に設けることができることから、システムオング ラス表示装置を提供することができ、表示装置の小型化、低消費電力化及び高信頼 性を実現することができる。上記表示装置としては、液晶表示装置や有機エレクト口 ルミネセンス表示装置等が好適である。
発明の効果
[0065] 本発明の半導体装置によれば、ゲート絶縁膜にプラズマ損傷を与えることなぐまた、 ゲート絶縁膜や半導体層内に不純物を拡散させることなぐゲート絶縁膜の膜厚が異 なる TFTを同一基板上に形成することができることから、信頼性を充分に確保するこ とができるとともに、 TFT毎に高性能化及び高耐圧化を図ることができる。
発明を実施するための最良の形態
[0066] 以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施 形態のみに限定されるものではない。
[0067] (実施形態 1)
図 5は、本発明の実施形態 1に係るアクティブマトリクス基板 (半導体装置)の構成を 示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図 5に示すように、駆動回路用オフセ ット構造のトップゲート型 Nチャネル TFT (第 1回路素子） 100a及びトップゲート型 P チャネル TFT (第 1回路素子） 100b、並びに、画素スイッチング用 LDD (Lightly D oped Drain)構造のトップゲート型 Nチャネル TFT (第 2回路素子） 200等をガラス 基板 10上に有するものである。図 5に示すように、 TFT100a、 100bのゲート絶縁膜 (第 1絶縁膜)は、酸化シリコン (SiO )膜 16及び窒化シリコン (SiN )膜 17の 2層構
2
造を有する。これに対し、 TFT200のゲート絶縁膜 (第 2絶縁膜)は、 SiO膜 16、 Si
2
N膜 17及び SiN膜 18の 3層構造を有する。
以下、図 6— 1 (a)〜 (f )及び 6— 2 (a)〜 (g)を用いて、本実施形態に係るアクティブ マトリクス基板の製造工程を説明する。
[0068] まず、図 6—1 (a)に示すように、ガラス基板 10上に、 SiN力もなる水素ノリア及び不 純物拡散防止膜 11、 SiO力もなる緩衝膜 12、アモルファスシリコン (a— Si)膜 13を 形成する。なお、水素ノリア及び不純物拡散防止膜 11の膜厚は 50nmとし、緩衝膜 12の膜厚は lOOnmとし、 a— Si膜 13の膜厚は 50nmとする。
[0069] 次に、図 6— 1 (b)に示すように、 a— Si膜 13にレーザ光 1を照射して結晶化すること により、ポリシリコン (p— Si)膜 14とする。なお、この結晶化には、（1)固相成長（Soli d Phase Crystallization； SPC)法や、（2) SPC法とレーザ照射光とを組み合わ せた方法を用いてもよい。
次に、図 6— 1 (c)〖こ示すように、 p— Si膜 14を各 TFTのサイズにパター-ングするこ とにより、 p-Sifi (第 1半導体層） 15a, 15b及び p— Si層（第 2半導体層） 15cを形 成する。
[0070] 次に、不純物及び有機膜を除去するため、紫外線 (UV)洗浄、オゾン (O )洗浄、フ
3 ッ化水素酸 (HF)洗浄、水洗浄又はアルカリ洗浄等を行う。続いて、図 6— 1 (d)に示 すように、水素（H )プラズマ又は Hガス 2に暴露した後、図 6— 1 (e)に示すように、
2 2
SiO膜 16及び SiN膜 17を形成する。本実施形態では、 SiO膜 16及び SiN膜 17
2 2
は、プラズマ化学的気相成長（CVD)法で連続成膜する。なお、 SiO膜 16及び SiN
2
膜 17の膜厚はともに 30nmとする。
[0071] 次に、スパッタ法又は CVD法等を用いて、金属膜を堆積した後、エッチングガスを用 いてパター-ングすることにより、図 6— 1 (f)に示すように、ゲート電極 (第 1導電層） 2 la、 21bを形成する。なお、ゲート電極 21a、 21bの材料としては、例えば、アルミ- ゥム (A1)、タンタル (Ta)、タングステン (W)、モリブデン (Mo)等を含んだ化合物又 はそれらの金属の積層構造を用いることができる。また、エッチングガスとしては、六 フッ化硫黄 (SF )ガス、四フッ化炭素 (CF )ガス又はこれらと酸素 (O )ガスとの混合
6 4 2
ガスを用いることができる。
[0072] 次に、不純物及び有機膜を除去するため、 UV洗浄、 O洗浄、 HF洗浄、水洗浄又
3
はアルカリ洗浄等を行った後、図 6— 2 (a)に示すように、 SiN膜 18を形成する。本 実施形態では、 SiN膜 18の膜厚は 60nmとする。なお、この絶縁膜 18の構造として は、本実施形態のような SiN膜のみ力もなる単層構造、膜厚 20nmの SiN膜 (下層） 及び膜厚 20nmの SiO膜 (上層）からなる積層構造が好ましいが、 SiOのみからなる
2 2
単層構造、 SiO膜 (下層)及び SiN膜 (上層)からなる積層構造等も用いることもでき
2 る。
[0073] 次に、図 6— 2 (b)に示すように、ゲート電極 (第 2導電層） 21cを形成する。ゲート電 極 21cの材料、膜厚及び形成方法は、ゲート電極 21a、 21bと異なっていてもよぐ例 えば、ソース電極と同一であってもよい。
[0074] 次に、図 6— 2 (c)に示すように、ゲート電極 21cを被覆するようなフォトレジスト層 19 を形成した後、 p— Si層 15a〜 15cに不純物 3を注入する。具体的には、 p— Si層 15 a及び 15cにはリンイオン（P+)を注入し、 p— Si層 15bにはホウ素イオン（B+)を注入 する。また、フォトレジスト層 19を除去した後、 p— Si層 15cには、更に低濃度のリンィ オン（P+)を注入する。これにより、 p— Si層 15aには、オフセット（offset)領域 22及 び n型の高濃度不純物領域 23aが自己整合的に形成され、 p— Si層 15bには、オフ セット領域 22及び p型の高濃度不純物領域 24aが自己整合的に形成され、 p— Si層 15cには、 n型の高濃度不純物領域 23a及び n型の低濃度不純物領域 (LDD領域） 23bが形成される。
続いて、ァニール (活性ィ匕ァニール)を行うことにより、注入した不純物を活性ィ匕させ る。
[0075] 次に、図 6— 2 (d)に示すように、層間絶縁膜 25を形成する。なお、層間絶縁膜 25の 材料としては、 SiN、 SiO等を用いることができる。本実施形態では、層間絶縁膜 2
2
5は、 SiO膜の単層構造とするが、例えば SiN膜 (下層）及び SiO膜 (上層）の積層
2 2 構造としてもよい。続いて、ァニール (水素化ァニール）を行うことにより、 p— Si層 15a
〜 15cを水素化し、ダングリングボンド (未結合手)をターミネート（終端化）させる。
[0076] 次に、コンタクトエッチングを行う。具体的には、まず、図 6— 2 (e)に示すように、 SiN 膜 17までドライエッチングした後、図 6— 2 (f)に示すように、 p— Si層 15a〜15cまで ウエットエッチングすることにより、コンタクトホール 27a〜27cを形成する。
[0077] 最後に、図 6— 2 (g)に示すように、ソース電極 28a〜28cを形成することにより、駆動 回路用 Nチャネル TFT100a、駆動回路用 Pチャネル TFTlOOb及び画素スィッチン グ用 Nチャネル TFT200が完成する。
[0078] 本実施形態の製造方法によれば、図 6— 1 (f)に示すゲート電極 21a、 21bを形成す る工程において、金属膜をドライエッチング又はアツシングする処理を行う。しかしな がら、このとき、高プラズマ耐性を有する SiNj!l 7が最上層に配置されているため、 SiO膜 16等はエッチングやアツシングによるダメージを受けない。同様の理由により
2
、図 6— 2 (e)のコンタクトエッチング工程においても、 SiO膜 16等がプラズマダメー
2
ジを受けることを低減することができる。また、 SiN膜 17の形成工程と SiN膜 18の形 成工程とは分離して行われるため、 SiN膜 17上には、ホウ素（B)、ナトリウム (Na)、 リン (P)、重金属等の不純物が付着する。し力しながら、 SiN膜 17は不純物の拡散 を防止 (バリア)する機能を有することから、活性ィ匕ァニール工程や水素化ァニール 工程等において、この不純物が SiO膜 16内ひいては p— Si層 15a〜15c内に拡散
2
することを抑帘 Uすることができる。
したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリ タス基板を作製することができる。
[0079] (実施形態 2)
図 7は、本発明の実施形態 2に係るアクティブマトリクス基板 (半導体装置)の構成を 示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、駆動回路用 TFT100a、 100bがセル ファライン構造を有すること以外は、実施形態 1に係るアクティブマトリクス基板と同様 である。すなわち、本実施形態に係るアクティブマトリクス基板は、図 7に示すように、 駆動回路用セルファライン構造のトップゲート型 Nチャネル TFT (第 1回路素子） 100 a及びトップゲート型 Pチャネル TFT (第 1回路素子） 100b、並びに、画素スィッチン グ用 LDD構造のトップゲート型 Nチャネル TFT (第 2回路素子） 200等をガラス基板 10上に有するものである。図 7に示すように、 TFT100a、 100bのゲート絶縁膜 (第 1 絶縁膜)は、酸化シリコン (SiO )膜 16及び窒化シリコン (SiN )膜 17の 2層構造を有
2
する。これに対し、 TFT200のゲート絶縁膜 (第 2絶縁膜)は、 SiO膜 16、 SiN膜 17
2
及び SiN膜 18の 3層構造を有する。
以下、図 6— l (a)〜(f)及び図 8 (a)〜(h)を用いて、本実施形態に係るアクティブマ トリタス基板の製造工程を説明する。
[0080] まず、実施形態 1における図 6— l (a)〜(f)と同様の工程を行う。
次に、図 8 (&)に示すょぅに、 ー31層15&、 15bに不純物 3を注入する。具体的には 、 p— Si層 15aにはリンイオン（P+)を注入し、 p— Si層 15bにはホウ素イオン（B+)を 注入する。これにより、 p— Si層 15aには、 n型の高濃度不純物領域 23aが自己整合 的に形成され、 p— Si層 15bには、 p型の高濃度不純物領域 24aが自己整合的に形 成される。
[0081] 次に、不純物及び有機膜を除去するため、 UV洗浄、 O洗浄、 HF洗浄、水洗浄又
3
はアルカリ洗浄等を行った後、図 8 (b)に示すように、 SiN膜 18を形成する。本実施 形態では、 SiN膜 18の膜厚は 60nmとする。なお、この絶縁膜 18の構造としては、 本実施形態のような SiN膜のみ力もなる単層構造、膜厚 20nmの SiN膜 (下層）及 び膜厚 20nmの SiO膜 (上層）からなる積層構造が好ましいが、 SiOのみからなる単
2 2
層構造、 SiO膜 (下層)及び SiN膜 (上層)からなる積層構造等も用いることもできる
2
[0082] 次に、図 8 (c)に示すように、ゲート電極 (第 2導電層） 21cを形成する。ゲート電極 20 cの材料、膜厚及び形成方法は、ゲート電極 21a、 21bと異なっていてもよぐ例えば ソース電極と同一であってもよい。
[0083] 次に、図 8 (d)に示すように、ゲート電極 20cを被覆するフォトレジスト層 19を形成した 後、 p— Si層 15cにリンイオン (P+)を注入する。また、フォトレジスト層 19を除去した 後、 p— Si層 15cには、更に低濃度の P+イオンを注入する。これにより、 p— Si層 15c には、 n型の高濃度不純物領域 23a及び n型の LDD領域 23bが形成される。
続いて、ァニール (活性ィ匕ァニール)を行うことにより、注入した不純物を活性ィ匕させ る。
[0084] 次に、図 8 (e)に示すように、層間絶縁膜 25を形成する。なお、層間絶縁膜 25の材 料としては、 SiN、 SiO等を用いることができる。本実施形態では、層間絶縁膜 25
2
は、 SiO膜の単層構造とするが、例えば SiN膜 (下層）及び SiO膜 (上層）の積層
2 2 構造としてもよい。
続いて、ァニール（水素化ァニール）を行うことにより、 p— Si層 15a〜15cを水素化し 、ダングリングボンド (未結合手)をターミネート（終端化)させる。
[0085] 続いて、コンタクトエッチングを行う。具体的には、まず、図 8 (f)に示すように、 SiN 膜 17までドライエッチングした後、図 8 (g)に示すように、 p— Si層 15a〜15cまでゥェ ットエッチングすることにより、コンタクトホール 27a〜27cを形成する。
[0086] 最後に、図 8 (h)に示すように、ソース電極 28a〜28cを形成することにより、駆動回 路用 Nチャネル TFT100a、 Pチャネル TFTlOOb及び画素スイッチング用 TFT200 が完成する。
本実施形態によっても、 SiN膜 17により、実施形態 1と同様の作用効果を得ることが できる。
[0087] (実施形態 3)
図 9は、本発明の実施形態 3に係るアクティブマトリクス基板 (半導体装置)の構成を 示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図 9に示すように、駆動回路用セルフ ァライン構造のトップゲート型 Nチャネル TFT (第 1回路素子） 100a及びトップゲート 型 Pチャネル TFT (第 1回路素子） 100b、並びに、トップゲート型 Nチャネル TFT (第 2回路素子） 200等をガラス基板 10上に有するものである。図 9に示すように、 TFT1 OOa、 100bのゲート絶縁膜 (第 1絶縁膜)が酸ィ匕シリコン (SiO )膜 63及び窒化シリコ
2
ン (SiN )膜 64の 2層構造を有する。これに対し、 TFT200のゲート絶縁膜 (第 2絶縁 膜）は、 SiO膜 61、 SiN膜 62、 SiO膜 63及び SiN膜 64の 4層構造を有する。
2 x 2
以下、図 6— 1 (a)〜（e)及び図 10 (a)〜 (f)を用いて、本実施形態に係るアクティブ マトリクス基板の製造工程を説明する。
[0088] まず、実施形態 1における図 6— 1 (a)〜( と同様の工程を行う。
次に、 SiO膜 16及び SiN膜 17上にフォトレジスト層を形成した後、 4層構造のゲー
2
ト絶縁膜とするところ以外をウエットエッチングで除去することにより、図 10 (a)に示す ように、 p— Si層 15cを被覆する SiO膜 61及び SiN膜 62を形成する。
2
[0089] 次に、不純物及び有機膜を除去するため、紫外線 (UV)洗浄、オゾン (O )洗浄、フ
3 ッ化水素酸 (HF)洗浄、水洗浄又はアルカリ洗浄等を行う。続いて、図 10 (b)に示す ように、 SiO膜 63及び SiN膜 64を形成する。本実施形態では、 SiO膜 63及び SiN
2 2
膜 64は、プラズマ化学的気相成長 (CVD)法で連続成膜する。なお、 SiO膜 63及
2 び SiN膜 64の膜厚はともに 20nmとする。なお、本実施形態では、 SiO膜 63及び S
2
IN膜 64の 2層構造とした力 SiO膜 63のみ力もなる単層構造であってもよい。
2 [0090] 次に、図 10 (c)に示すように、スパッタ法又は CVD法等を用いて、金属膜を堆積した 後、エッチングガスを用いてパター-ングすることにより、図 10 (c)に示すように、ゲー ト電極 (第 1導電層） 21a、 21b及びゲート電極 (第 2導電層） 21cを形成する。
[0091] 次に、図 10 (d)に示すよう〖こ、 p— Si層 15a〜15c〖こ不純物 3を注入する。具体的に は、 p— Si層 15a及び 15cにはリンイオン（P+)を注入し、 p— Si層 15bにはホウ素ィォ ン (B+)を注入する。これにより、 p— Si層 15a及び 15cには、 n型の高濃度不純物領 域 23aが自己整合的に形成され、 p— Si層 15bには、 p型の高濃度不純物領域 24a が自己整合的に形成される。なお、このとき、高濃度不純物領域とともに、 LDD (Lig htly Doped Drain)領域を形成してもよい。
続いて、ァニール (活性ィ匕ァニール)を行うことにより、注入した不純物を活性ィ匕させ る。
[0092] 次に、図 10 (e)に示すように、層間絶縁膜 25を形成する。なお、層間絶縁膜 25の材 料としては、 SiN、 SiO等を用いることができる。本実施形態では、 SiO膜の単層構
2 2 造としたが、例えば SiN膜 (下層）及び SiO膜 (上層）の積層構造としてもよい。
2
続いて、ァニール（水素化ァニール）を行うことにより、 p— Si層 15a〜15cを水素化し 、ダングリングボンド (未結合手)をターミネート（終端化)させる。
[0093] 最後に、図 10 (f )に示すように、コンタクトエッチング及びソース電極 28a〜28cの形 成等を行うことにより、駆動回路用の Nチャネル TFT100a、 Pチャネル TFTlOOb及 び画素スイッチング用の Nチャネル TFT200が完成する。
[0094] 本実施形態の製造方法によれば、図 10 (c)に示すゲート電極 21a〜21cを形成する 工程において、金属膜をドライエッチング又はアツシングする処理を行う。しかしなが ら、このとき、高プラズマ耐性を有する SiN膜 64が最上層に配置されているため、 Si O膜 63等はエッチングやアツシングによるダメージを受けない。また、 TFT200にお
2
いて、 SiN膜 62の形成工程と SiO膜 63の形成工程とは分離して行われるため、 Si
2
N膜 62上には、ホウ素（B)、ナトリウム (Na)、リン (P)、重金属等の不純物が付着す る。し力しながら、 SiN膜 62は不純物の拡散を防止 (バリア)する機能を有することか ら、活性ィ匕ァニール工程や水素化ァニール工程等において、この不純物が SiO膜 6
2
1内ひ 、ては p - Si層 15c内に拡散することを抑制することができる。 したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリ タス基板を作製することができる。
[0095] (実施形態 4)
図 11は、本発明の実施形態 4に係るアクティブマトリクス基板 (半導体装置)の構成を 示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図 11に示すように、駆動回路用セル ファライン構造のトップゲート型 Nチャネル TFT (第 1回路素子） 1 OOa及びトップゲー ト型 Pチャネル TFT (第 1回路素子） 100b、並びに、保持容量 (Cs)素子 (第 2回路素 子） 300等をガラス基板 10上に有するものである。図 11に示すように、 TFT100a、 1 OObのゲート絶縁膜 (第 1絶縁膜)が酸ィ匕シリコン (SiO )膜 16及び窒化シリコン (SiN
2
)膜 17の 2層構造を有する。これに対し、 Cs素子 300の絶縁膜 (第 2絶縁膜)は、 Si O膜 16、 SiN膜 17及び SiN膜 18の 3層構造を有する。
2
以下、図 6— 1 (a)〜 (f)及び図 12 (a)〜 (g)を用いて、本実施形態に係るアクティブ マトリクス基板の製造工程を説明する。
[0096] まず、実施形態 1における図 6— l (a)〜(f)と同様の工程を行う。
次に、図 12 (a)に示すように、 ー31層15&〜15(：に不純物3を注入する。具体的に は、 p— Si層 15a、 15cにはリンイオン（P+)を注入し、 p— Si層 15bにはホウ素イオン (B+)を注入する。これにより、 p— Si層 15aには、 n型の高濃度不純物領域 23aが自 己整合的に形成され、 p— Si層 15bには、 p型の高濃度不純物領域 24aが自己整合 的に形成される。また、 p— Si層 15cは、全体が n型の高濃度不純物領域 23aとなる。 続いて、ァニール (活性ィ匕ァニール)を行うことにより、注入した不純物を活性ィ匕させ る。
[0097] 次に、不純物及び有機膜を除去するため、紫外線 (UV)、オゾン洗浄、フッ酸 (HF) 洗浄、水洗浄又はアルカリ洗浄等を行った後、図 12 (b)に示すように、 SiN膜 18を 形成する。本実施形態では、 SiN膜 18の膜厚は 60nmとする。なお、この絶縁膜 18 の構造としては、本実施形態のような SiN膜のみ力もなる単層構造、膜厚 20nmの S iN膜 (下層）及び膜厚 20nmの SiO膜 (上層）からなる積層構造が好ましいが、 SiO
2
のみ力もなる単層構造、 SiO膜 (下層)及び SiN膜 (上層）からなる積層構造等も用
2 2 いることちでさる。
[0098] 次に、スパッタ法又は CVD法等を用いて、金属膜を堆積した後、エッチングガスを用 いてパター-ングすることにより、図 12 (c)に示すように、保持容量配線 (第 2導電層） 31を形成する。保持容量配線 31の材料、膜厚及び形成方法は、ゲート電極 21a、 2 lbと異なって 、てもよく、例えばソース電極と同一であってもよ!/ヽ。
[0099] 次に、図 12 (d)に示すように、層間絶縁膜 25を形成する。なお、層間絶縁膜 25の材 料としては、 SiN、 SiO等を用いることができる。本実施形態では、層間絶縁膜 25
2
は、 SiO膜の単層構造とするが、例えば SiN膜 (下層）及び SiO膜 (上層）の積層
2 2 構造としてもよい。
続いて、ァニール（水素化ァニール）を行うことにより、 p— Si層 15a〜15cを水素化し 、ダングリングボンド (未結合手)をターミネート（終端化)させる。
[0100] 続いて、コンタクトエッチングを行う。具体的には、まず、図 12 (e)に示すように、 SiN 膜 17までドライエッチングした後、図 12 (f)に示すように、 p— Si層 15a〜15cまでゥ エツトエッチングすることにより、コンタクトホール 27a及び 27bを形成する。
[0101] 最後に、図 12 (g)に示すように、ソース電極 28a及び 28bを形成することにより、駆動 回路用 Nチャネル TFT100a、 Pチャネル TFTlOOb及び Cs素子 300が完成する。 本実施形態によっても、 SiN膜 17により、実施形態 1と同様の作用効果を得ることが
X
できる。
[0102] (実施形態 5)
図 13は、本発明の実施形態 5に係るアクティブマトリクス基板 (半導体装置)の構成を 示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図 13に示すように、駆動回路用セル ファライン構造のボトムゲート型 Nチャネル TFT (第 1回路素子) 400a及びボトムゲー ト型 Nチャネル TFT (第 1回路素子） 400b、並びに、画素スイッチング用セルファライ ン構造のボトムゲート型 Nチャネル TFT (第 2回路素子） 500等をガラス基板 10上に 有するものである。図 13に示すように、 TFT400a、 400bのゲート絶縁膜 (第 1絶縁 膜)は、窒化シリコン (SiN )膜 18、酸化シリコン (SiO )膜 16の 2層構造を有するの
2
に対し、 TFT500のゲート絶縁膜 (第 2絶縁膜）は、 SiN膜 17、 SiN膜 18及び SiO
2 膜 16の 3層構造を有する。
以下、図 14— 1 (a)〜 (h)及び 14— 2 (a)〜（c)を用いて、本実施形態に係るァクティ ブマトリクス基板の製造工程を説明する。
[0103] まず、ガラス基板 10上に、スパッタ法又は CVD法等を用いて、金属膜を堆積した後
、エッチングガスを用いてパター-ングすることにより、図 14— 1 (a)に示すように、ゲ ート電極 (第 2導電層） 21cを形成する。
[0104] 次に、図 14—1 (b)に示すように、プラズマ化学的気相成長（CVD)法で、 SiN膜 17 を形成する。本実施形態では、 SiN膜 17の膜厚は 30nmとする。
次に、図 14— 1 (c)に示すように、ゲート電極 (第 1導電層） 21a、 21bを形成する。ゲ ート電極 21a、 21bの材料、膜厚及び形成方法は、ゲート電極 21cと異なっていても よい。
[0105] 次に、図 14 1 (d)に示すように、 SiN膜 18、 SiO膜 16及びアモルファスシリコン（a
2
— Si)膜 13を形成する。 SiN膜 18、 SiO膜 16、及び a— Si膜 13は、プラズマ化学
2
的気相成長 (CVD)法で連続成膜する。本実施形態では、 SiN膜 18及び SiO膜 1
2
6の膜厚はともに 30nmとし、 a— Si膜 13の膜厚は、 50nmとする。なお、 SiN膜 18 及び SiO膜 16は、例えば、膜厚 45nmの SiO膜のみに置き換えてもよい。
2 2
[0106] 次に、図 14— 1 (e)に示すように、 a— Si膜 13にレーザ光 1を照射して結晶化すること により、ポリシリコン (p— Si)膜 14とする。なお、この結晶化には、（1)固相成長（Soli d Phase Crystallization； SPC)法や、（2) SPC法とレーザ照射光とを組み合わ せた方法を用いてもよい。
次に、図 14— 1 (f)に示すように、 p— Si膜 14を各 TFTのサイズにパター-ングする ことにより、 p— Si層（第 1半導体層） 15a、 15b及び p— Si層（第 2半導体層） 15cを形 成する。
[0107] 次に、不純物及び有機膜を除去するため、紫外線 (UV)洗浄、オゾン (O )洗浄、フ
3 ッ化水素酸 (HF)洗浄、水洗浄又はアルカリ洗浄等を行う。続いて、図 14 1 (g)に 示すように、水素（H )プラズマ又は Hガス 2に暴露した後、図 14 1 (h)に示すよう
2 2
に、 SiO膜 61及び SiN膜 62を形成する。本実施形態では、 SiO膜 61及び SiN膜
2 2
62は、プラズマ化学的気相成長（CVD)法で連続成膜する。なお、 SiO膜 61及び S iNx膜 62の膜厚はとも〖こ 30nmとする。
なお、 Hプラズマ又は Hガス 2への暴露は、 SiO膜 61の形成後に行ってもよい。
2 2 2
[0108] 次に、図 14— 2 (a)に示すように、 SiN膜 62上にフォトレジスト層 68を形成した後、 p
Si層 15a〜 15c【こ不純物 3を注人する。具体的【こ ίま、 ρ— Si層 15a、 15c【こ ίまリンィ オン（Ρ+)を注入し、 p— Si層 15bにはホウ素イオン（Β+)を注入する。これにより、 p— Si層 15a、 15cには、 n型の高濃度不純物領域 23aが自己整合的に形成され、 p— Si 層 15bには、 p型の高濃度不純物領域 24aが自己整合的に形成される。
続いて、ァニール (活性ィ匕ァニール)を行うことにより、注入した不純物を活性ィ匕させ る。
[0109] 次に、図 14— 2 (b)に示すように、 SiO力もなる層間絶縁膜 25を形成する。続いて、
2
ァニール（水素化ァニール）を行うことにより、 p— Si層 15a〜15cを水素化し、ダング リングボンド (未結合手)をターミネート（終端化)させる。
[0110] 最後に、図 14— 2 (c)に示すように、コンタクトエッチング及びソース電極 28a〜28c の形成等を行うことにより、駆動回路用の Nチャネル TFT400a、 Pチャネル TFT400 b及び画素スイッチング用の Nチャネル TFT500が完成する。
[0111] 本実施形態の製造方法によれば、 SiN膜 17の形成工程と SiN膜 18の形成工程と は分離して行われるため、 SiN膜 17上には、ホウ素（B)、ナトリウム (Na)、リン (P)、 重金属等の不純物が付着する。し力しながら、 SiN膜 18は不純物の拡散を防止 (バ リア)する機能を有することから、活性ィ匕ァニール工程や水素化ァニール工程等にお いて、この不純物が SiO膜 16内ひいては p— Si層 15a〜15c内に拡散することを抑
2
ff¾することができる。
したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリ タス基板を作製することができる。
[0112] (実施形態 6)
図 15は、本発明の実施形態 6に係るアクティブマトリクス基板 (半導体装置)の構成を 示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図 15に示すように、駆動回路用セル ファライン構造の Nチャネル TFT (第 1回路素子） 400a, Nチャネル TFT (第 1回路 素子） 400b、及び、画素スイッチング用セルファライン構造の Nチャネル TFT (第 2 回路素子） 500が、デュアルゲート型であること以外は、実施形態 5に係るアクティブ マトリクス基板と同様の構成を有する。すなわち、本実施形態の製造方法は、上層ゲ ート電極 41a〜41cを形成する工程を含むこと以外は、実施形態 5の製造方法と同 様である。したがって、本実施形態の製造方法によっても、高い信頼性を有するァク ティブマトリクス基板を作製することができる。
[0113] (実験)プラズマ耐性比較試験
本実験では、酸化シリコン（SiO )と窒化シリコン（SiN )とのプラズマ耐性を比較する
2
実験を行った。具体的には、膜厚 70nmの SiO層力もなるゲート絶縁膜を成膜した
2
後、酸素（O )プラズマ処理 (誘導結合プラズマ (ICP)条件: Bias400W)を施した T
2
FTについて、 BTS (bias temperature stress)試験（BTS条件： 150°C、 + 20V 、 30分間)前後の閾値電圧 (Vth)特性の変化を調べた。一方、膜厚 50nmの SiO
2 層（下層）及び膜厚 40nmの SiN層（上層）の 2層構造力もなるゲート絶縁膜 (EOT 70nm)を有する TFTについても、同様の試験を行った。その結果を図 16及び 17 に示す。
[0114] Oプラズマ処理を施さなかった TFTについては、図 16 (a)及び 17 (a)に示すように
2
、ゲート絶縁膜が SiO層からなるもの、並びに、 SiO層及び SiN層の 2層構造から
2 2
なるものともに、 BTS試験の前後で Vthの変化は見られなかった。しかしながら、 O
2 プラズマ処理を施した TFTについては、ゲート絶縁膜が SiO層からなるものは、図 1
2
6 (b)に示すように、 Vthが BTS試験の前後で負方向にシフトしていた。これは、 SiO
2 は Biasを掛けた Oプラズマに弱ぐゲート絶縁膜が Oプラズマ処理工程でプラズマ
2 2
損傷を受けて劣化したためであると考えられる。一方、 SiO層及び SiN 2
2 層の 層構 造からなるものは、図 17 (b)に示すように、 Vthが BTS試験の前後で変化していなか つた。これは、上層の SiN層がゲート絶縁膜の全体を Oプラズマによる損傷から防
2
御したためと考えられる。なお、本実験では、 SiN層の膜厚は 40nmであった力 10 nmや 20nmである場合 (ゲート絶縁膜の EOT 70nm)にも、同様の結果が得られ た。
以上により、 SiNは、 SiOよりも高い Oプラズマ耐性を有することが分力つた。
2 2 [0115] なお、本願は、 2006年 1月 12曰に出願された曰本国特許出願 2006— 005402号 を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するも のである。該出願の内容は、その全体が本願中に参照として組み込まれている。
[0116] 本願明細書における「以上」、「以下」は、当該数値を含むものである。すなわち、「以 上」とは、不少（当該数値及び当該数値以上)を意味するものである。
図面の簡単な説明
[0117] [図 1]本発明に係る第 1半導体装置の構成の一例を示す断面模式図である。
[図 2] (a)及び (b)は、本発明に係る第 2半導体装置の構成の一例を示す断面模式 図である。
[図 3] (a)及び (b)は、本発明に係る第 3半導体装置の構成の一例を示す断面模式 図である。
圆 4] (a)及び (b)は、本発明に係る第 4半導体装置の構成の一例を示す断面模式 図である。
[図 5]本発明の実施形態 1に係るアクティブマトリクス基板の構成を示す断面模式図 である。
[図 6-1] (a)〜 (f)は、本発明の実施形態 1に係るアクティブマトリクス基板の製造工程 の前半を示す断面模式図である。
[図 6-2] (a)〜 (g)は、本発明の実施形態 1に係るアクティブマトリクス基板の製造ェ 程の後半を示す断面模式図である。
[図 7]本発明の実施形態 2に係るアクティブマトリクス基板の構成を示す断面模式図 である。
[図 8] (a)〜 (h)は、本発明の実施形態 2に係るアクティブマトリクス基板の製造工程を 示す断面模式図である。
[図 9]本発明の実施形態 3に係るアクティブマトリクス基板の構成を示す断面模式図 である。
[図 10] (a)〜 (f)は、本発明の実施形態 3に係るアクティブマトリクス基板の製造工程 を示す断面模式図である。
[図 11]本発明の実施形態 4に係るアクティブマトリクス基板の構成を示す断面模式図 である。
[図 12] (a)〜 (g)は、本発明の実施形態 4に係るアクティブマトリクス基板の製造工程 を示す断面模式図である。
圆 13]本発明の実施形態 5に係るアクティブマトリクス基板の構成を示す断面模式図 である。
[図 14-1] (a)〜 (h)は、本発明の実施形態 5に係るアクティブマトリクス基板の製造ェ 程の前半を示す断面模式図である。
[図 14-2] (a)〜（c)は、本発明の実施形態 5に係るアクティブマトリクス基板の製造ェ 程の後半を示す断面模式図である。
圆 15]本発明の実施形態 6に係るアクティブマトリクス基板の構成を示す断面模式図 である。
[図 16] (a)は、 SiO層力もなる TFTの BTS試験前後の閾値電圧 (Vth)特性の変化
2
を示す図であり、（b)は、 Oプラズマ処理を施した該 TFTについて、 BTS試験前後
2
の Vth特性の変化を示す図である。なお、図中の実線は、 BTS試験前の Vth特性を 示し、破線は、 BTS試験後の Vth特性を示す。
[図 17] (a)は、 SiO層（下層）及び SiN層（上層）の 2層構造からなる TFTの BTS試
2
験前後の Vth特性の変化を示す図である。 (b)は、 Oプラズマ処理を施した TFTに
2
ついて、 BTS試験前後の Vth特性の変化を示す図である。なお、図中の実線は、 B
TS試験前の Vth特性を示し、破線は、 BTS試験後の Vth特性を示す。
[図 18] (a)〜 (d)は、従来の半導体装置の製造方法を示す断面模式図である。
[図 19] (a)〜 (d)は、本発明に係る半導体装置の製造方法の一例を示す断面模式図 である。
符号の説明
1 :レーザ光
2 :水素（H )プラズマ又は Hガス
2 2
3 :不純物
4a :第 1ゲート絶縁膜 (第 1絶縁膜）
4c：第 2ゲート絶縁膜 (第 2絶縁膜)の下層部 :第 1ゲート電極 (第 1導電層）
a:第 3絶縁膜 (その下層部、中層部、上層部又は全体)c：第 2ゲート絶縁膜 (第 2絶縁膜)の上層部
a：第 1ゲート絶縁膜 (第 1絶縁膜)の最下層
c：第 2ゲート絶縁膜 (第 2絶縁膜)の下層部の最下層 ：第 2ゲート電極 (第 2導電層）
a:第 1ゲート電極 (第 1導電層）
c：第 2ゲート電極 (第 2導電層）
：第 2ゲート絶縁膜 (第 2絶縁膜）
0:ガラス基板 (基板）
1：水素バリア及び不純物拡散防止膜
2:緩衝膜
3：アモルファスシリコン（a - Si)膜
4:ポリシリコン (p— Si)膜
5a、 15b :p— Si層（第 1半導体層）
5c:P— Si層 (第 2半導体層）
6、 61、 63:酸ィ匕シリコン（SiO )膜
2
7、 18、 62、 64:窒ィ匕シリコン（SiN )膜
9、 68:フォ卜レジス卜層
1a, 21b:ゲート電極 (第 1導電層）
1c:ゲート電極 (第 2導電層）
2：オフセット (offset)領域
3a： n型の高濃度不純物領域
3b： n型の低濃度不純物領域 (LDD領域）
4a： p型の高濃度不純物領域
5:層間絶縁膜
7a〜27c：コンタクトホール
8a〜28c:ソース電極 ：保持容量配線 (第 2導電層）
:金属膜
a〜41c：上層ゲート電極
a:第 1TFT (第 1回路素子）
c:第 2TFT (第 2回路素子）
a：第 1ゲート絶縁膜 (第 1絶縁膜）
b:第 3絶縁膜 (その下層部、中層部、上層部又は全体)c：第 2ゲート絶縁膜 (第 2絶縁膜）
：第 2ゲート絶縁膜 (第 2絶縁膜)の下層部
：第 2ゲート絶縁膜 (第 2絶縁膜)の上層部
0a, 400a：駆動回路用 Nチャネル TFT (第 1回路素子)0b, 400b:駆動回路用 Pチャネル TFT (第 1回路素子)0、 500:画素スイッチング用 TFT (第 2回路素子）0：保持容量素子 (第 2回路素子）
0:SiN膜
0:SiO膜

Claims

請求の範囲
[1] 第 1半導体層、第 1絶縁膜、第 1導電層及び第 3絶縁膜がこの順に積層された構造を 有する第 1回路素子と、第 2半導体層、第 1絶縁膜よりも膜厚が大きい第 2絶縁膜及 び第 2導電層がこの順に積層された構造を有する第 2回路素子とを基板上に有する 半導体装置であって、
該第 1絶縁膜は、最上層が窒化シリコン力もなる積層構造を有し、
該第 2絶縁膜は、第 1絶縁膜の積層構造を有する下層部と、第 1導電層上の第 3絶 縁膜の構造を含む上層部とから構成されることを特徴とする半導体装置。
[2] 前記第 2絶縁膜の上層部は、最下層が窒化シリコン力 なることを特徴とする請求項 1記載の半導体装置。
[3] 前記第 2絶縁膜の上層部は、最下層が酸ィ匕シリコン力 なることを特徴とする請求項 1記載の半導体装置。
[4] 前記第 1絶縁膜及び第 2絶縁膜は、最下層が酸ィ匕シリコン力もなることを特徴とする 請求項 1記載の半導体装置。
[5] 前記第 1絶縁膜、及び、第 2絶縁膜の下層部は、酸ィ匕シリコン層及び窒化シリコン層 力 の順に積層された構造を有し、
前記第 2絶縁膜の上層部は、窒化シリコン層であることを特徴とする請求項 1記載の 半導体装置。
[6] 前記第 1絶縁膜、及び、第 2絶縁膜の下層部は、酸ィ匕シリコン層及び窒化シリコン層 力 の順に積層された構造を有し、
前記第 2絶縁膜の上層部は、酸化シリコン層であることを特徴とする請求項 1記載の 半導体装置。
[7] 前記半導体装置は、第 1回路素子及び第 2回路素子が薄膜トランジスタであることを 特徴とする請求項 1記載の半導体装置。
[8] 前記第 1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第 2回路素子は、画素回路部の薄膜トランジスタであることを特徴とする請求項
7記載の半導体装置。
[9] 前記第 1回路素子又は第 2回路素子は、窒化シリコン層を貫通するコンタクトホール を有することを特徴とする請求項 1記載の半導体装置。
[10] 前記半導体装置は、第 1回路素子が薄膜トランジスタであり、第 2回路素子が保持容 量素子であることを特徴とする請求項 1記載の半導体装置。
[11] 前記第 1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第 2回路素子は、画素回路部の保持容量素子であることを特徴とする請求項 10 記載の半導体装置。
[12] 請求項 1記載の半導体装置の製造方法であって、
該製造方法は、第 1絶縁膜と第 2絶縁膜の下層部とを同一の工程で形成することを 特徴とする半導体装置の製造方法。
[13] 請求項 1記載の半導体装置の製造方法であって、
該製造方法は、第 3絶縁膜の少なくとも一部と第 2絶縁膜の上層部とを同一の工程で 形成することを特徴とする半導体装置の製造方法。
[14] 第 1半導体層、第 1絶縁膜及び第 1導電層がこの順に積層された構造を有する第 1 回路素子と、第 2半導体層、第 1絶縁膜よりも膜厚が大きい第 2絶縁膜及び第 2導電 層がこの順に積層された構造を有する第 2回路素子とを基板上に有する半導体装置 であって、
該第 2絶縁膜は、最上層が窒化シリコン力もなる下層部と、第 1絶縁膜の構造を有す る上層部とから構成されることを特徴とする半導体装置。
[15] 前記第 1回路素子は、第 1半導体層下に、第 3絶縁膜を有し、
前記第 2絶縁膜の下層部は、第 1半導体層下の第 3絶縁膜の構造を含むことを特徴 とする請求項 14記載の半導体装置。
[16] 前記第 1絶縁膜、及び、第 2絶縁膜の上層部は、最下層が窒化シリコン力 なること を特徴とする請求項 14記載の半導体装置。
[17] 前記第 1絶縁膜、及び、第 2絶縁膜の上層部は、最下層が酸ィ匕シリコン力 なること を特徴とする請求項 14記載の半導体装置。
[18] 前記第 1絶縁膜及び第 2絶縁膜は、最下層が酸ィ匕シリコン力もなることを特徴とする 請求項 14記載の半導体装置。
[19] 前記第 1絶縁膜、及び、第 2絶縁膜の下層部、並びに、第 2絶縁膜の上層部は、酸 化シリコン層及び窒化シリコン層がこの順に積層された構造を有することを特徴とす る請求項 14記載の半導体装置。
[20] 前記半導体装置は、第 1回路素子及び第 2回路素子が薄膜トランジスタであることを 特徴とする請求項 14記載の半導体装置。
[21] 前記第 1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第 2回路素子は、画素回路部の薄膜トランジスタであることを特徴とする請求項
20記載の半導体装置。
[22] 前記第 1回路素子又は第 2回路素子は、窒化シリコン層を貫通するコンタクトホール を有することを特徴とする請求項 14記載の半導体装置。
[23] 前記半導体装置は、第 1回路素子が薄膜トランジスタであり、第 2回路素子が保持容 量素子であることを特徴とする請求項 14記載の半導体装置。
[24] 前記第 1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第 2回路素子は、画素回路部の保持容量素子であることを特徴とする請求項 23 記載の半導体装置。
[25] 請求項 14記載の半導体装置の製造方法であって、
該製造方法は、第 1絶縁膜と第 2絶縁膜の上層部とを同一の工程で形成することを 特徴とする半導体装置の製造方法。
[26] 請求項 15記載の半導体装置の製造方法であって、
該製造方法は、第 3絶縁膜の少なくとも一部と第 2絶縁膜の下層部とを同一の工程で 形成することを特徴とする半導体装置の製造方法。
[27] 第 1導電層、第 1絶縁膜及び第 1半導体層がこの順に積層された構造を有する第 1 回路素子と、第 2導電層、第 1絶縁膜よりも膜厚が大きい第 2絶縁膜、及び、第 2半導 体層がこの順に積層された構造を有する第 2回路素子とを基板上に有する半導体装 置であって、
該第 1絶縁膜は、最下層が窒化シリコン力もなる構造を有し、
該第 2絶縁膜は、下層部と、第 1絶縁膜の構造を有する上層部とから構成されること を特徴とする半導体装置。
[28] 前記第 1回路素子は、第 1導電層下に、第 3絶縁膜を有し、 前記第 2絶縁膜の下層部は、第 1導電層下の第 3絶縁膜の構造を含むことを特徴と する請求項 27記載の半導体装置。
[29] 前記第 2絶縁膜の下層部は、最上層が窒化シリコン力もなることを特徴とする請求項 27記載の半導体装置。
[30] 前記第 2絶縁膜の下層部は、最上層が酸ィ匕シリコン力もなることを特徴とする請求項
27記載の半導体装置。
[31] 前記第 1絶縁膜及び第 2絶縁膜は、最上層が酸ィ匕シリコン力もなることを特徴とする 請求項 27記載の半導体装置。
[32] 前記第 1絶縁膜、及び、第 2絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層 力 の順に積層された構造を有し、
前記第 2絶縁膜の下層部は、窒化シリコン層であることを特徴とする請求項 27記載 の半導体装置。
[33] 前記第 1絶縁膜、及び、第 2絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層 力 の順に積層された構造を有し、
前記第 2絶縁膜の下層部は、酸ィ匕シリコン層であることを特徴とする請求項 27記載 の半導体装置。
[34] 前記半導体装置は、第 1回路素子及び第 2回路素子が薄膜トランジスタであることを 特徴とする請求項 27記載の半導体装置。
[35] 前記第 1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第 2回路素子は、画素回路部の薄膜トランジスタであることを特徴とする請求項
34記載の半導体装置。
[36] 前記半導体装置は、第 1回路素子が薄膜トランジスタであり、第 2回路素子が保持容 量素子であることを特徴とする請求項 27記載の半導体装置。
[37] 前記第 1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第 2回路素子は、画素回路部の保持容量素子であることを特徴とする請求項 36 記載の半導体装置。
[38] 請求項 27記載の半導体装置の製造方法であって、
該製造方法は、第 1絶縁膜と、第 2絶縁膜の上層部とを同一の工程で形成することを 特徴とする半導体装置の製造方法。
[39] 請求項 28記載の半導体装置の製造方法であって、
該製造方法は、第 3絶縁膜の少なくとも一部と第 2絶縁膜の下層部とを同一の工程で 形成することを特徴とする半導体装置の製造方法。
[40] 第 1導電層、第 1絶縁膜及び第 1半導体層がこの順に積層された構造を有する第 1 回路素子と、第 2導電層、第 1絶縁膜よりも膜厚が大きい第 2絶縁膜、及び、第 2半導 体層がこの順に積層された構造を有する第 2回路素子とを基板上に有する半導体装 置であって、
該第 2絶縁膜は、第 1絶縁膜の構造を有する下層部と、最下層が窒化シリコンからな る上層部とから構成されることを特徴とする半導体装置。
[41] 前記第 1回路素子は、第 1半導体層上に、第 3絶縁膜を有し、
前記第 2絶縁膜の上層部は、第 1半導体層上の第 3絶縁膜の構造を含むことを特徴 とする請求項 40記載の半導体装置。
[42] 前記第 1絶縁膜、及び、第 2絶縁膜の下層部は、最上層が窒化シリコン力 なること を特徴とする請求項 40記載の半導体装置。
[43] 前記第 1絶縁膜、及び、第 2絶縁膜の下層部は、最上層が酸ィ匕シリコン力 なること を特徴とする請求項 40記載の半導体装置。
[44] 前記第 1絶縁膜及び第 2絶縁膜は、最上層が酸ィ匕シリコンカゝらなることを特徴とする 請求項 40記載の半導体装置。
[45] 前記第 1絶縁膜、及び、第 2絶縁膜の下層部は、窒化シリコン層であり、
該第 2絶縁膜の上層部は、窒化シリコン層及び酸ィ匕シリコン層がこの順に積層された 構造を有することを特徴とする請求項 40記載の半導体装置。
[46] 前記第 1絶縁膜、及び、第 2絶縁膜の下層部は、酸ィ匕シリコン層であり、
該第 2絶縁膜の上層部は、窒化シリコン層及び酸ィ匕シリコン層がこの順に積層された 構造を有することを特徴とする請求項 40記載の半導体装置。
[47] 前記半導体装置は、第 1回路素子及び第 2回路素子が薄膜トランジスタであることを 特徴とする請求項 40記載の半導体装置。
[48] 前記第 1回路素子は、駆動回路部の薄膜トランジスタであり、 前記第 2回路素子は、画素回路部の薄膜トランジスタであることを特徴とする請求項 47記載の半導体装置。
[49] 前記半導体装置は、第 1回路素子が薄膜トランジスタであり、第 2回路素子が保持容 量素子であることを特徴とする請求項 40記載の半導体装置。
[50] 前記第 1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第 2回路素子は、画素回路部の保持容量素子であることを特徴とする請求項 49 記載の半導体装置。
[51] 請求項 40記載の半導体装置の製造方法であって、
該製造方法は、第 1絶縁膜と第 2絶縁膜の下層部とを同一の工程で形成することを 特徴とする半導体装置の製造方法。
[52] 請求項 41記載の半導体装置の製造方法であって、
該製造方法は、第 3絶縁膜の少なくとも一部と第 2絶縁膜の上層部とを同一の工程で 形成することを特徴とする半導体装置の製造方法。
[53] 請求項 1、 14、 27又は 40記載の半導体装置を含んで構成されることを特徴とする表 示装置。
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