WO2008020555A1 - Dispositif de test et procédé de test - Google Patents

Dispositif de test et procédé de test Download PDF

Info

Publication number
WO2008020555A1
WO2008020555A1 PCT/JP2007/065449 JP2007065449W WO2008020555A1 WO 2008020555 A1 WO2008020555 A1 WO 2008020555A1 JP 2007065449 W JP2007065449 W JP 2007065449W WO 2008020555 A1 WO2008020555 A1 WO 2008020555A1
Authority
WO
WIPO (PCT)
Prior art keywords
test
under test
data
memory
read
Prior art date
Application number
PCT/JP2007/065449
Other languages
English (en)
French (fr)
Inventor
Hiroshi Kanasugi
Original Assignee
Advantest Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corporation filed Critical Advantest Corporation
Priority to JP2008529848A priority Critical patent/JPWO2008020555A1/ja
Publication of WO2008020555A1 publication Critical patent/WO2008020555A1/ja
Priority to US12/366,648 priority patent/US8006146B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Definitions

  • the present invention relates to a memory test apparatus and a test method.
  • the present invention relates to a test apparatus and a test method for testing a plurality of memories under test in parallel.
  • This application is related to the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a semiconductor memory test apparatus has been designed so that a plurality of memories under test can be tested in parallel for the purpose of increasing test efficiency. Specifically, the semiconductor memory test apparatus writes test data to each of the plurality of memories under test, and outputs the written test data from each of the plurality of memories under test. Then, the quality of each memory under test is determined by determining whether each of the output test data matches the expected value data.
  • the memory under test is a flash memory
  • the time required for testing the plurality of memories under test is not the same due to the occurrence of read / write errors.
  • various functions are provided for the memory under test for which the test failure has been determined, such as controlling the subsequent test not to be performed so as not to interfere with the test of other memory under test. To improve efficiency.
  • a conventional test apparatus has a circuit (hereinafter referred to as an input / output circuit) that controls input / output of test data to / from the memory under test in association with each of a plurality of memories under test.
  • an input / output circuit controls input / output of test data to / from the memory under test in association with each of a plurality of memories under test.
  • an object of the present invention is to provide a test apparatus that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a plurality of devices under test, the data supplying test data to the plurality of devices under test in parallel
  • a supply unit a write control unit that controls the test data to be written in parallel to the plurality of devices under test; a read control unit that sequentially reads the test data from each of the plurality of devices under test;
  • the test apparatus further includes a data input / output unit connected to each data input / output terminal of each of the plurality of devices under test and transmitting / receiving data to / from each of the data input / output terminals.
  • the unit may supply test data in parallel to the plurality of devices under test via the data input / output unit.
  • the write control unit supplies a write enable signal in parallel to the plurality of devices under test in synchronization with the supply of the test data, and supplies the test data to the plurality of devices under test in parallel.
  • the writing and reading control unit supplies a read enable signal exclusively to each of the plurality of devices under test, and the test data from each of the plurality of devices under test via the data input / output unit. May be read sequentially.
  • the test apparatus further includes a command supply unit that supplies a read command instructing reading of the test data written to each of the plurality of devices under test in parallel to the plurality of devices under test. It's okay.
  • the plurality of devices under test may be a plurality of memories under test.
  • the test apparatus is provided corresponding to each of a comparison unit that compares the test data sequentially read from each of the memories under test with an expected value, and each of the plurality of memories under test.
  • a selection unit may be further provided that selects based on the signal and writes the comparison result output from the comparison unit to the selected storage unit.
  • the data input / output unit may be bus-connected to data input / output terminals of the plurality of memories under test.
  • Each of the plurality of memories under test outputs a plurality of the test data for one memory block in response to one read command
  • the read control unit includes the plurality of test data. Supply a read command to the memory under test in parallel and supply the read enable signal to each of the memory under test in turn!
  • the test data may be read in parallel.
  • Each of the plurality of storage units includes a defective block storage unit that stores the pass / fail information of each of the plurality of memory blocks included in the corresponding memory under test, and for each of the plurality of memories under test
  • the write control unit reads the pass / fail information of the memory block according to the write address from each of the plurality of defective block storage units, and writes the write address.
  • the memory block corresponding to the When the pass / fail information is read from the defective block storage unit, writing to the memory under test may be prohibited by masking the write enable signal for the corresponding memory under test.
  • Each of the plurality of defective block storage units is a data area corresponding to a different address in a defective block memory that receives an input of a memory address and reads / writes the pass / fail information with respect to the memory address.
  • the selection unit changes a memory address supplied to the defective block memory based on whether the read control unit supplies the read enable signal to the memory under test. Write the comparison result in the data area corresponding to the memory under test! /.
  • the write control unit sequentially writes the memory addresses storing the pass / fail information for each of the plurality of memories under test. It may be supplied to the defective block memory and the pass / fail information may be read sequentially.
  • the data input / output unit corresponds to each of the memories under test, and any one of the plurality of test device side input / output terminals of the data input / output unit has the test device side input / output terminal corresponding to the memory under test.
  • a setting register for setting whether the memory to be tested is connected to the test memory, and the comparison unit is configured to select one of the plurality of memories to be tested as being connected to the memory to be tested.
  • a test apparatus for testing a plurality of memories under test, each of the plurality of memories under test being one memory block for one read command or write command.
  • a defective block storage unit for storing pass / fail information of each of the plurality of memory blocks included in the memory under test, and the plurality of pieces of memory under test.
  • a data input / output unit that is bus-connected to each data input / output terminal of the test memory and exchanges data with each of the data input / output terminals, and the plurality of memories under test via the data input / output unit
  • a data supply unit for supplying test data in parallel to the test data
  • a write control unit for writing the test data in parallel to the plurality of memories under test by supplying a write enable signal to the plurality of memories under test in parallel in synchronization with the supply of the plurality of memories under test.
  • the write enable signal for the corresponding memory under test is masked and the target block is masked.
  • a test device that prohibits writing to the test memory is provided.
  • test data is supplied in parallel to each data input / output terminal of the plurality of devices under test, The test data is written in parallel to the devices under test, and the test data is sequentially read out from each of the plurality of devices under test.
  • a test method for testing a plurality of memories under test that read or write data for one memory block in response to one read command or write command.
  • the quality information of each of the plurality of memory blocks of the memory under test is stored, the quality information of the memory block corresponding to the write address is read, and the memory according to the write address is read.
  • the pass / fail information indicating that the block is defective is read, writing to the corresponding memory under test is prohibited, and test data is supplied in parallel to the plurality of memories under test, and the plurality of devices under test are read out.
  • a test method in which writing of test data is prohibited in the test memory, and the test data is written in parallel to the memory under test.
  • FIG. 1 is a diagram of a connection circuit around the memory under test 100-;! ⁇ 2.
  • FIG. 2 shows a configuration of the comparison unit 24, the first adjustment unit 32, and the second adjustment unit 34 according to the present embodiment. An example is shown.
  • FIG. 3 is an example of functional configurations of a sense controller 140 and a fail storage unit 150.
  • FIG. 4 Timing chart of processing to write test data to memory under test 100—;! ⁇ 2
  • FIG. 5 Timing chart for processing to read test data from memory under test 100 — ;! ⁇ 2
  • FIG. 7 is a diagram of a peripheral circuit of the memory under test 100 —;!-2 in a modification of the present embodiment.
  • FIG. 1 shows an overall configuration of a test apparatus 10 according to the present embodiment.
  • the test apparatus 10 supplies a test data by connecting one data input / output unit 160 and a memory under test 100 — ;! ⁇ 2 through a bus, so that the memory under test 100 — ;! ⁇ 2 is connected in parallel. test.
  • Each of the memories under test 100-1 and -2 is, for example, a semiconductor memory or a SoC (system-on-chip) with a memory function added, and is a flash memory as an example. If an error occurs in a block with flash memory, writing to that block takes more time than usual and may not complete normally.
  • test apparatus 10 solves the problems caused by the parallel test as described above, and efficiently tests a plurality of memories under test.
  • the test apparatus 10 includes a timing generator 110, a pattern generator 120, a waveform shaper 130, a sense controller 140, a fail storage unit 150, and a data input / output unit 160.
  • the timing generator 110 Based on the test rate signal output from the pattern generator 120, the timing generator 110 generates a periodic clock indicating one cycle of the test and supplies it to the waveform shaper 130. Further, the timing generator 110 outputs a strobe signal to the sense controller 140. This strobe signal is a signal that controls the timing of comparing the output pattern output from the memory under test 100 — ;! ⁇ 2 with the expected value pattern.
  • the pattern generator 120 generates a test pattern to be supplied to the memory under test 100 — ;! ⁇ 2 and supplies it to the waveform shaper 130.
  • the pattern generator 120 senses commands for writing test data to the memory under test 100 — ;! ⁇ 2 and commands for reading test data from the memory under test 100 — ;! ⁇ 2. Outputs to controller 140.
  • the waveform shaper 130 shapes the test pattern waveform based on the supplied periodic clock and the test pattern, and outputs the waveform to the data input / output unit 160 and the drivers 170 — !!-2.
  • the sense controller 140 compares the test data acquired from the data input / output unit 160 with the expected value pattern acquired from the pattern generator 120. And sense control On the condition that one test data does not match the expected value, the processor 140 detects a write failure in the memory under test that has output the test data, and writes the detection result to the fail storage unit 150.
  • the fail storage unit 150 determines whether or not each of the plurality of blocks constituting the memory under test 100 — ;! ⁇ 2 is a defective block including a predetermined number or more of data errors.
  • the data input / output unit 160 is bus-connected to the data input / output terminals of the memory under test 100 — !!-2, and exchanges data with the data input / output terminals.
  • Each of the drivers 170— ;! to 2 is provided in correspondence with the memory under test 100— ;! to 2, respectively.
  • Each of the drivers 170— ;! to 2 reads / writes the memory under test 100— ;! to 2 by outputting a write enable signal or a read enable signal to the corresponding memory under test.
  • the input signal output from the waveform shaper 130 is amplified based on the reference voltage (VI) by the driver in the data input / output unit 160 and input to the memory under test 100—;
  • the output from the memory under test 100— ;! to 2 is compared with the reference voltage (VO) by the comparator in the data input / output unit 160, and the expected value pattern output from the pattern generator 120 and the sense controller. Compared at 140. If a failure is detected in the memory under test as a result of the comparison, pass / fail information indicating that is recorded in the fail storage unit 150.
  • the fail storage unit 150 is provided corresponding to each of the memory under test 100— ;! to 2, and stores the comparison result between the read test data and the expected value data. Have ⁇ 2.
  • Each of the storage units 155— ;! to 2 may be provided as data areas corresponding to different addresses in the single fail recording unit 150.
  • Each of the storage units 155 1;! To 2 stores pass / fail information of the corresponding memory under test.
  • each of the storage units 155— ;! to 2 may store pass / fail information for each storage cell of the corresponding memory under test, or pass / fail of each of the plurality of memory blocks included in the corresponding memory under test. Information may be stored.
  • the sense controller 140 detects a defect in a certain block of one memory under test based on the pass / fail information stored in the fail storage unit 150, the sense controller 140 masks the test of the one memory under test and masks the other memory under test. Only test memory test Make it.
  • FIG. 2 is a diagram of a connection circuit around the memory under test 100-;!-2.
  • the waveform shaper 130 includes a data supply unit 132, a write control unit 135 — ;! ⁇ 2, a command supply unit 136, and a read control unit 138 — ;! ⁇ 2.
  • the data supply unit 132 supplies test data in parallel to the memory under test 100 — ;! ⁇ 2 via the data input / output unit 160. That is, the data supply unit 132 supplies only one set of test data to the memory under test 100— ;! to 2, and the data input / output unit 160 transmits the supplied test data to the memory under test 100—. ; Outputs to any of signal lines connected to!
  • the write control unit 135-;! ⁇ 2 cooperate to function as the write control unit according to the present invention.
  • the write control unit 135-1 is provided corresponding to the memory under test 100-1, and supplies a write enable signal to the memory under test 100-1 in synchronization with the supply of the test data.
  • Write test data to Mori 100-1 The write control unit 135-2 is provided corresponding to the memory under test 100-2. In parallel with the write control unit 135-1, the write control unit 135-2 is synchronized with the test data supply in the memory under test 100-2. A write enable signal is supplied. As a result, the write control unit 135 — ;! ⁇ 2 can write test data to the memory under test 100 — ;! ⁇ 2 in parallel.
  • each of the write control units 135 — ;! ⁇ 2 reads the pass / fail information of the memory block corresponding to the write address from each of the storage units 155 — !!-2.
  • Each of the write control units 135 — ;! ⁇ 2 is read when the pass / fail information indicating that the memory block corresponding to the write address is defective is read from the write control unit 135 —;!-2. Then, write to the memory under test is prohibited by masking the write enable signal for the corresponding memory under test. As a result, the time required for the test can be shortened by stopping the subsequent writing of the memory block in which a defect is once detected.
  • the command supply unit 136 reads the test data written in each of the memories under test 100-;! ⁇ 2 in parallel with the memory under test 100-;! ⁇ 2 Supply. The read command is realized by, for example, pulse input to the CLE terminal and data input to the input / output terminal via the data input / output unit 160.
  • Read control unit 138—;!-2 cooperate to function as a read control unit according to the present invention. That is, the read control unit 138-1 is provided corresponding to the memory under test 100-1, sequentially supplies a read enable signal to the memory under test 100-1, and passes through the data input / output unit 160. Then, test data is also read out sequentially for each of the memories under test 100 — ;! ⁇ 2.
  • the read control unit 138-2 is provided corresponding to the memory under test 100-2, and by supplying a read enable signal sequentially to the memory under test 100-2, the data input / output unit 160 is controlled. The test data is read sequentially from the memory under test 100-2.
  • reading by the reading control unit 138 1 and reading by the reading control unit 138-2 are alternately performed for each memory cell or data unit.
  • the test data is read in units of memory blocks.
  • the read control unit 138 — ;! ⁇ 2 supplies a read command to each of the memories under test 1100 — ;! ⁇ 2 in parallel, and a read enable signal for each memory under test in turn.
  • the data input / output unit 160 is bus-connected to the data input / output terminals of the memory under test 100-1 and the memory under test 100-2. Then, the data input / output unit 160 outputs the test data supplied with the data supply unit 132 or the data received from the command supply unit 136 to these data input / output terminals. The data input / output unit 160 also outputs test data output from the memory under test 100— ;! to 2 to the sense controller 140.
  • Each of the drivers 170— ;! to 2 is provided corresponding to each of the memories under test 100— ;! to 2.
  • the driver 170-1 adjusts the write enable signal output from the write control unit 135-1 to a predetermined voltage level based on the reference voltage (VI) of the input signal, and writes to the memory under test 100-1 Apply to the enable signal input terminal (WE).
  • the driver 170-1 adjusts the read enable signal output from the read control unit 138-1 to a predetermined voltage level based on the reference voltage (VI), and reads the read enable signal of the memory under test 100-1. Applied to the signal input terminal (RE).
  • the driver 170-1 adjusts the command signal output from the command supply unit 136 to a predetermined voltage level based on the reference voltage (VI) and applies it to the CLE terminal of the memory under test 100-1. To do. Similarly, the driver 170-2 adjusts the write enable signal output from the write control unit 135-2 to a predetermined voltage level based on the reference voltage (VI), and the memory under test 100-1 Applied to the terminal (WE). In addition, the driver 170-2 adjusts the read enable signal output from the read control unit 138-2 to a predetermined voltage level based on the reference voltage (VI), and sets the terminal (RE ). The driver 170-2 adjusts the command signal output from the command supply unit 136 to a predetermined voltage level based on the reference voltage (VI) and applies it to the CLE terminal of the memory under test 100-2. To do.
  • FIG. 3 is an example of functional configurations of the sense controller 140 and the fail storage unit 150.
  • the sense controller 140 includes a comparison unit 300 and a selection unit 310.
  • the comparison unit 300 acquires the test data sequentially read from each of the memory under test 100 — ;! ⁇ 2 via the data input / output terminals IO;! ⁇ IOn. Further, the comparison unit 300 acquires expected value data corresponding to the test data from the pattern generator 120. The comparison unit 300 compares the acquired test data with the expected value data, and outputs the comparison result to the selection unit 310.
  • the selection unit 310 sets the storage unit corresponding to the memory under test to which the read control unit 138-;!-2 has supplied the read enable signal as a read enable signal. Based on the selection, the comparison result output from the comparison unit 300 is written into the selected storage unit. Further, the selection unit 310 ignores the comparison result output from the comparison unit 300 for the defective block and does not write it to the fail storage unit 150. Specifically, the selection section 310 has an AND gate 320-1 and an AND gate 330-1 provided corresponding to each input / output terminal for the memory under test 100-1.
  • the AND gate 320-1 negates the read enable signal (logical value 0 when enabled) and the block pass / fail information (logical value 1 when defective) for the block to be written.
  • the AND gate 330-1 outputs a logical product of the signal output from the AND gate 320-1 and the comparison result acquired from the comparison unit 300 to the storage unit 155-1.
  • the selection unit 310 has an AND gate 320-2 and an AND gate 330-2 provided corresponding to each input / output terminal for the memory under test 100-2. and Gate 320-2 determines whether the block to be written is negated with a read enable signal (logic value 0 when enabled) and negated pass / fail information (logic value 1 when defective). Output logical product. In other words, when a read enable signal is output and the block is not defective, a logical value 1 is output. Then, the AND gate 330-2 outputs a logical product of the signal output from the AND gate 320-2 and the comparison result acquired from the comparison unit 300 to the storage unit 155-2.
  • the storage unit 155-1 includes a defective cell storage unit 340-1, an OR gate 345-1, and a defective block storage unit 355-1.
  • the defective cell storage unit 340-1 stores a defect generated in the memory under test 100-1 for each bit.
  • the OR gate 345-1 generates pass / fail information for each of a plurality of memory blocks of the memory under test 100-1 by calculating a logical sum of the pass / fail information stored in the defective cell storage unit 340-1. Output to the defective block storage unit 355-1 and the selection unit 310.
  • the defective block storage unit 355-1 stores pass / fail information of each of the plurality of memory blocks included in the memory under test 100-1.
  • the storage unit 155-2 has a defective cell storage unit 340-2, an OR gate 345-2, and a defective block storage unit 355-2.
  • the defective cell storage unit 340-2 stores a defect generated in the memory under test 100-2 for each bit.
  • the OR gate 345-2 generates pass / fail information for each of the plurality of memory blocks included in the memory under test 100-2 by calculating a logical sum of pass / fail information stored in the defective cell storage unit 340-2.
  • the data is output to the bad block storage unit 355-2 and the selection unit 310.
  • the defective block storage unit 355-2 stores pass / fail information of each of the plurality of memory blocks included in the memory under test 100-2.
  • each of the bad block storage units 355 —;!-2 may be provided as data areas corresponding to different addresses in a single bad block memory 350.
  • the defective block memory 350 receives a memory address and reads / writes pass / fail information to / from the memory address. For example, when writing pass / fail information, the memory address is determined based on the address in the memory under test 100-1 output by the data supply unit 132 and the read enable signal. That is, the selection unit 310 changes the address supplied from the data supply unit 132 based on which memory under test the read control unit 138 — !-2 supplies the read enable signal to.
  • Memory under test 1 By supplying to 001, the comparison result is written into the data area corresponding to the memory under test.
  • the memory address is determined based on the address in the memory under test 100-1 output by the data supply unit 132 and the write enable signal. That is, the write control unit 135— ;! to 2 supplies a write enable signal for each of the memories under test 100— ;! to 2 to set the appropriate data area storing the pass / fail information.
  • the memory address is sequentially supplied to the defective block memory 350, and the pass / fail information is sequentially read.
  • the bad block storage unit 355 1 can store pass / fail information on all the blocks in the memory under test 100-1, and the bad block storage unit 355-2 is stored in the memory under test 100—.
  • the defect information can be stored for all the two blocks.
  • the defective block storage unit 3551 may be able to store the pass / fail information of only a part of the blocks (for example, half of the blocks) of the memory under test 100-1.
  • the write control unit 135-1 changes the address output to the defective block storage unit 355 — !!-2, and stores the defect information for the block at the head side address of the memory under test 100-1. It may be switched whether to store defect information for the block of the rear address or the tail address. With such a configuration, it is possible to reduce the necessary capacity of the defective block storage unit 355;
  • FIG. 4 is a timing chart of the process of writing test data into the memory under test 100 — !!-2.
  • the command supply unit 136 supplies a write command to the memory under test 100-;! ⁇ 2 in order to write test data to the memory under test 100-;! ⁇ 2.
  • the data supply unit 132 supplies the data input / output terminals to the data input / output terminals of the memory under test 100 — ;! ⁇ 2 and writes data in the third to fifth cycles. Supply the target data to the data I / O terminals of the memory under test 100—;! ⁇ 2.
  • the write control unit 135 —;!-2 supplies a write enable signal to the memory under test 100 —;!-2 in each cycle.
  • the signal at the RB pin changes to a logic 0 in the sixth cycle.
  • the memory under test is in the process of writing until the logical value changes to 1 again. If a block is defective, this signal may remain at a logical value of 0 and not return to 1, which is the cause of the difference in test time for each memory under test.
  • FIG. 5 is a timing chart of the process of reading test data from the memory under test 100 — ;! ⁇ 2.
  • the command supply unit 136 supplies a read command to the memory under test 100-;! ⁇ 2 in order to read out test data from the memory under test 100-;! ⁇ 2.
  • the read control unit 138-1 supplies a read enable signal to the memory under test 100-1. The test data output in response to this is fetched from the memory under test 100-1 by the data supply unit 132.
  • the read control unit 138-2 supplies a read enable signal to the memory under test 100-2. The test data output in response to this is fetched from the memory under test 100-2 by the data supply unit 132.
  • test data is fetched from the memory under test 100-1 in the fifth cycle, and test data is fetched from the memory under test 100-2 in the sixth cycle. Thereafter, test data is alternately fetched from the memory under test 100-1 and the memory under test 100-2.
  • the acquired test data is stored in the storage unit appropriately selected by the selection unit 310, and it is distinguished from which device under test it is output.
  • FIG. 6 shows a signal waveform when writing is prohibited to a block in which a defect is detected.
  • the pass / fail information read from the defective block storage unit 355 for the block is a logical value of one.
  • the corresponding write control unit 135 does not output a write enable signal.
  • the data supply unit 132 supplies commands to the input / output terminals in the 0th cycle, addresses in the 1st and 2nd cycles, and data in the 3rd to 5th cycles.
  • the write enable signal is not supplied, the corresponding device under test 100-1 does not store any data.
  • the signal at the RB pin is also maintained in the standby state (logic value 1).
  • the block is read from the defective block storage unit 355.
  • the information is logical 0.
  • the corresponding write control unit 135 outputs a write enable signal.
  • commands, addresses and data are sequentially supplied from the data supply unit 132 to the input / output terminals. Therefore, the memory under test 100-2 stores the data supplied from the data supply unit 132 in accordance with the write enable signal.
  • the write control unit 135 — !! ⁇ 2 determines whether or not to write based on the pass / fail information read from the bad block storage unit 355. It is possible to prevent subsequent writing.
  • test data taken from a plurality of memories under test via a common signal line Can be stored separately from the memory under test. This eliminates the need to analyze data after the test is completed, thereby improving the efficiency of the test. Further, the test apparatus 10 according to the present embodiment prevents an increase in test time by prohibiting subsequent writing to a block in which a defect has been detected once. As a result, it is possible to prevent only a part of the plurality of memories under test to be tested in parallel from taking a long time for the test and reducing the efficiency of the entire test.
  • FIG. 7 is a diagram of peripheral circuits of the memory under test 100 —;!-2 in a modification of the present embodiment.
  • the correspondence between the signal output from the memory under test and the signal input to the sense controller 140 can be flexibly changed, so that the number of input / output signal pins and the pin arrangement differ.
  • the purpose is to enable testing of various types of memory under test.
  • the data input / output unit 160 includes a connection selector 700 and a setting register 710.
  • the setting register 710 corresponds to each memory under test according to the setting of the administrator or the like, and among the plurality of test apparatus side input / output terminals (here, m) of the data input / output unit 160, Set whether the I / O terminal on the test equipment is connected to the memory under test 100-1 or memory under test 100-2.
  • the connection selector 700 selects the I / O terminal on the test equipment side connected to the memory under test to be read out according to the read enable signal received from the read control unit 138 — ;! ⁇ 2.
  • the signal input from the selected input / output terminals of the test equipment is supplied to the sense controller 140.
  • the sense controller 140 For each of the memories 100— ;! to 2, the test data read through the input / output terminal of the test equipment that is set to be connected to the memory under test is compared with the expected value data. As a result, when any of the test data does not match the expected value data, the pass / fail information indicating that the memory under test is defective can be output to the fail storage unit 150.

Description

明 細 書
試験装置、および試験方法
技術分野
[0001] 本発明は、メモリの試験装置および試験方法に関する。特に本発明は、複数の被 試験メモリを並行に試験する試験装置および試験方法に関する。本出願は、下記の 日本出願に関連する。文献の参照による組み込みが認められる指定国については、 下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする
1. 特願 2006— 221186 出願曰 2006年 8月 14曰
背景技術
[0002] 従来、試験の効率を高めることを目的として、半導体メモリ試験装置は、複数の被 試験メモリを並行に試験することが出来るように設計されている。具体的には、半導 体メモリ試験装置は、複数の被試験メモリのそれぞれに対して試験データを書き込み 、書き込んだその試験データを複数の被試験メモリのそれぞれから出力させる。そし て、出力させた試験データのそれぞれが期待値データと一致するか否かを判断する ことによって、それぞれの被試験メモリの良否を判定する。
[0003] ここで、被試験メモリがフラッシュメモリである場合においては、読み書きのエラー発 生によって、これら複数の被試験メモリの試験に要する時間は同一とはならない。こ のため、試験のフェイルが確定した被試験メモリについては、以降の試験を行わない ように制御して他の被試験メモリの試験を妨害しないようにするなど、様々な機能が 設けられ、試験の効率化が図られている。
[0004] なお、現時点で先行技術文献の存在を認識して!/、な!/、ので、先行技術文献に関 する記載を省略する。
発明の開示
発明が解決しょうとする課題
[0005] 従来の試験装置は、複数の被試験メモリのそれぞれに対応付けて、当該被試験メ モリに対する試験データの入出力を制御する回路（以下、入出力回路）を有してレ、る 場合がある。この場合、複数の被試験メモリのそれぞれ力 試験データを並列に読み 出して、被試験メモリ毎に良否を判定できる。し力、しながら、このような構成において は、同時に試験できる被試験メモリの数は、入出力回路の数によって制限される。同 時に試験できる被試験メモリの数を増加させようとすれば、入出力回路も多く必要と なり、試験装置の設備規模が増大してしまう場合がある。
[0006] 一方で、試験の種類によっては、複数の被試験メモリのそれぞれに対して同一の試 験データを同時に書込めばよい場合も多い。このような場合には、 1つの入出力回路 力、ら出力される試験データを、単にバス接続された複数の被試験メモリに供給すれ ば充分である。この場合、必要な入出力回路の数は被試験メモリの数によらず一定 であり、試験装置の設備規模の増大を防止できる。し力、しながら、このような構成にお いては、読み出された試験データが何れの被試験メモリから出力されたものであるの かを判別する必要がある。このため、従来は、試験終了後に全てのデータを収集し解 析することによって、何れの試験データが何れの被試験メモリから読み出されたもの であるの力、を判断している。この処理には時間力 Sかかる場合があり、試験の効率を低 下させる恐れがあった。
[0007] そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目 的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより 達成される。また従属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0008] 上記課題を解決するために、本発明の第 1形態においては、複数の被試験デバィ スを試験する試験装置であって、前記複数の被試験デバイスに試験データを並列に 供給するデータ供給部と、前記複数の被試験デバイスに対して前記試験データを並 列に書き込むべく制御する書込制御部と、前記複数の被試験デバイスのそれぞれか ら前記試験データを逐次読み出す読出制御部と、を備える試験装置を提供する。
[0009] 試験装置は、前記複数の被試験デバイスのそれぞれのデータ入出力端子に接続 され、それぞれの前記データ入出力端子との間でデータを授受するデータ入出力部 を更に備え、前記データ供給部は前記データ入出力部を介して前記複数の被試験 デバイスに試験データを並列に供給してもよい。 [0010] 前記書込制御部は、前記試験データの供給と同期して前記複数の被試験デバイス にライトイネーブル信号を並列に供給し、前記複数の被試験デバイスに対して前記 試験データを並列に書き込み、前記読出制御部は、前記複数の被試験デバイスの それぞれに対して排他的にリードィネーブル信号を供給し、前記データ入出力部を 介して前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出し てよい。
[0011] 試験装置は、前記複数の被試験デバイスに対して並列に、前記複数の被試験デ バイスのそれぞれに書き込んだ前記試験データの読み出しを指示する読出コマンド を供給するコマンド供給部を更に備えてよい。
[0012] 前記複数の被試験デバイスは、複数の被試験メモリであってよい。また、試験装置 は、それぞれの前記被試験メモリから逐次読み出された前記試験データを期待値と 比較する比較部と、前記複数の被試験メモリのそれぞれに対応して設けられ、前記 比較部が出力する比較結果を格納する複数の記憶部と、前記複数の記憶部のうち、 前記読出制御部が前記リードィネーブル信号を供給した前記被試験メモリに対応す る前記記憶部を前記リードィネーブル信号に基づ!/、て選択し、選択した前記記憶部 に前記比較部が出力する比較結果を書き込む選択部とを更に備えてよい。
[0013] 前記データ入出力部は、前記複数の被試験メモリのデータ入出力端子にバス接続さ れてよい。
[0014] 前記複数の被試験メモリのそれぞれは、一の前記読出コマンドに対して 1メモリブ口 ック分の複数の前記試験データを出力するものであり、前記読出制御部は、前記複 数の被試験メモリに対して読出コマンドを並列に供給し、それぞれの前記被試験メモ リに対して順に前記リードィネーブル信号を供給して!/、き、前記複数の被試験メモリ 力も 1メモリブロック分の前記試験データを並行して読み出してよい。
[0015] 前記複数の記憶部のそれぞれは、対応する前記被試験メモリが有する複数のメモ リブロックのそれぞれの良否情報を記憶する不良ブロック記憶部を有し、前記複数の 被試験メモリに対して前記試験データを並列に書き込む場合にお!/、て、前記書込制 御部は、複数の前記不良ブロック記憶部のそれぞれから書込アドレスに応じたメモリ ブロックの良否情報を読み出し、書込アドレスに応じたメモリブロックが不良である旨 の良否情報が前記不良ブロック記憶部から読み出された場合に、対応する前記被試 験メモリに対する前記ライトイネーブル信号をマスクして当該被試験メモリに対する書 き込みを禁止してよい。
[0016] 前記複数の不良ブロック記憶部のそれぞれは、メモリアドレスの入力を受けて当該 メモリアドレスに対して前記良否情報の読み書きを行う不良ブロックメモリ内の、互い に異なるアドレスに対応するデータ領域として設けられ、前記選択部は、前記読出制 御部がレ、ずれの前記被試験メモリに対して前記リードィネーブル信号を供給したか に基づいて前記不良ブロックメモリに供給するメモリアドレスを変更して、当該被試験 メモリに対応する前記データ領域に前記比較結果を書き込んでよ!/、。
[0017] 前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において 、前記書込制御部は、前記複数の被試験メモリのそれぞれについて、前記良否情報 を記憶したメモリアドレスを順次前記不良ブロックメモリに供給して当該良否情報を順 次読み出してよい。
[0018] 前記データ入出力部は、それぞれの前記被試験メモリに対応して、前記データ入 出力部が有する複数の試験装置側入出力端子のうちいずれの前記試験装置側入 出力端子が当該被試験メモリに接続されているかを設定するための設定レジスタを 有し、前記比較部は、前記複数の被試験メモリのそれぞれについて、当該被試験メ モリが接続されていると設定されたいずれかの前記試験装置側入出力端子を介して 読み出された前記試験データが期待値と一致しない場合に、当該被試験メモリが不 良であることを示す前記良否情報を出力してよい。
[0019] 本発明の第 2形態においては、複数の被試験メモリを試験する試験装置であって、 前記複数の被試験メモリのそれぞれは、一の読出コマンドまたは書込コマンドに対し て 1メモリブロック分のデータを読み出しまたは書き込みするものであり、前記複数の 被試験メモリのそれぞれについて、当該被試験メモリが有する複数のメモリブロックの それぞれの良否情報を記憶する不良ブロック記憶部と、前記複数の被試験メモリの それぞれのデータ入出力端子にバス接続され、それぞれの前記データ入出力端子 との間でデータを授受するデータ入出力部と、前記データ入出力部を介して前記複 数の被試験メモリに試験データを並列に供給するデータ供給部と、前記試験データ の供給と同期して前記複数の被試験メモリにライトイネーブル信号を並列に供給する ことにより、前記複数の被試験メモリに対し前記試験データを並列に書き込む書込制 御部とを備え、前記複数の被試験メモリに対して前記試験データを並列に書き込む 場合において、前記書込制御部は、複数の前記不良ブロック記憶部のそれぞれから 書込アドレスに応じたメモリブロックの良否情報を読み出し、
前記書込アドレスに応じたメモリブロックが不良である旨の良否情報が前記不良ブ ロック記憶部から読み出された場合に、対応する前記被試験メモリに対する前記ライ トイネーブル信号をマスクして当該被試験メモリに対する書き込みを禁止する試験装 置を提供する。
[0020] 本発明の第 3形態においては、複数の被試験デバイスを試験する方法であって、 前記複数の被試験デバイスのそれぞれのデータ入出力端子に、試験データを並列 に供給し、前記複数の被試験デバイスに対して前記試験データを並列に書き込み、 前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出す、試験 方法を提供する。
[0021] 本発明の第 4形態においては、一の読出コマンドまたは書込コマンドに対して 1メモ リブロック分のデータを読み出しまたは書き込みする複数の被試験メモリを試験する 試験方法であって、前記複数の被試験メモリのそれぞれについて、当該被試験メモリ が有する複数のメモリブロックのそれぞれの良否情報を記憶し、書込アドレスに応じ たメモリブロックの良否情報を読み出し、前記書込アドレスに応じたメモリブロックが不 良である旨の良否情報が読み出された場合に、対応する前記被試験メモリに対する 書き込みを禁止し、前記複数の被試験メモリに試験データを並列に供給して、前記 複数の被試験メモリのうち書込みが禁止されてレ、なレ、前記被試験メモリに対し前記 試験データを並列に書き込む、試験方法を提供する。
発明の効果
[0022] 本発明によれば、複数の被試験メモリを並行して効率的に試験できる。
図面の簡単な説明
[0023] [図 1]被試験メモリ 100—；!〜 2の周辺の接続回路の図である。
[図 2]本実施形態に係る比較部 24、第 1調整部 32および第 2調整部 34の構成の一 例を示す。
[図 3]センスコントローラ 140およびフェイル記憶部 150の機能構成の一例である。
[図 4]被試験メモリ 100— ;!〜 2に試験データを書込む処理のタイミングチャートである
〇
[図 5]被試験メモリ 100—；!〜 2から試験データを読出す処理のタイミングチャートであ
[図 6]不良の検出されたブロックに対し書込みが禁止された場合の信号波形を示す。
[図 7]本実施の形態の変形例における、被試験メモリ 100—；!〜 2の周辺回路の図で ある。
符号の説明
[0024] 10···試験装置、 100···被試験メモリ、 110···タイミング発生器、 120· "パターン 発生器、 130···波形成形器、 132···データ供給部、 135···書込制御部、 136··· コマンド供給部、 138···読出制御部、 140···センスコントローラ、 150· "フェイル 記憶部、 155···記憶部、 160···データ入出力部、 170···ドライノく、 300· "比較 部、 310· · '選択部、 320· ··アンドゲート、 330· ··アンドゲート、 340· ··不良セル 記憶部、 350· ··不良ブロックメモリ、 355· ··不良ブロック記憶部、 700· · ·接続用セ レクタ、 710· · ·設定レジスタ
発明を実施するための最良の形態
[0025] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲にかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0026] 図 1は、本実施の形態に係る試験装置 10の全体構成を示す。この試験装置 10は、 1つのデータ入出力部 160と被試験メモリ 100—；!〜 2とをバス接続して試験データを 供給することで、被試験メモリ 100—；!〜 2を並行して試験する。被試験メモリ 100— 1 〜2のそれぞれは、例えば半導体メモリ又はメモリ機能を付加した SoC (システム-ォ ン 'チップ）等であり、一例としてはフラッシュメモリである。フラッシュメモリのあるブロッ クにエラーが生じると、そのブロックに対する書込みには通常よりも多くの時間を要し 、正常終了しない場合がある。 [0027] 従って、あるブロックに不良が生じたと判断するためには、データを一旦書き込んだ 上で、正常な書込みにおいては継続しえない長期間に渡り書込状態が継続すること を確認する必要がある。このため、エラーの生じた被試験メモリの試験には、正常な 被試験メモリの試験よりも長時間を要し、被試験メモリ毎に試験時間が異なってくる。 本実施形態のように、複数の被試験メモリに対しバス接続して試験データを並行して 供給する場合には、例え一方の正常な被試験メモリの試験が終了した場合であって も、他方のエラーの生じた被試験メモリの試験終了を待機しなければならず、効率が 悪い場合がある。
[0028] また、データ入出力部 160と被試験メモリ 100—；!〜 2とはバス接続されているので 、データ入出力部 160に入力される試験データが何れのメモリから出力されたもので あるかを区別する必要がある。本実施の形態に係る試験装置 10は、このように並行 試験によって生じる課題を解決して、複数の被試験メモリを効率的に試験することを 目白勺とする。
[0029] 試験装置 10は、タイミング発生器 110と、パターン発生器 120と、波形成形器 130 と、センスコントローラ 140と、フェイル記憶部 150と、データ入出力部 160とを備える 。タイミング発生器 110は、パターン発生器 120から出力されるテストレート信号に基 づいて、試験の 1サイクルを示す周期クロックを生成して波形成形器 130に供給する 。また、タイミング発生器 110は、ストローブ信号をセンスコントローラ 140に対して出 力する。このストローブ信号は、被試験メモリ 100—；!〜 2から出力される出力パター ンを期待値パターンと比較するタイミングを制御する信号である。パターン発生器 12 0は、被試験メモリ 100—；!〜 2に供給する試験パターンを生成して波形成形器 130 に供給する。また、パターン発生器 120は、被試験メモリ 100—；!〜 2に試験データを 書き込むためのコマンド、および、被試験メモリ 100—；!〜 2から試験データを読み出 すためのコマンドを、センスコントローラ 140に対し出力する。
[0030] 波形成形器 130は、供給を受けた周期クロックおよび試験パターンに基づいて、試 験パターンの波形を成形してデータ入出力部 160およびドライバ 170—；!〜 2に出力 する。センスコントローラ 140は、データ入出力部 160から取得した試験データを、パ ターン発生器 120から取得した期待値パターンと比較する。そして、センスコントロー ラ 140は、一の試験データが期待値と一致しないことを条件として、当該試験データ を出力した被試験メモリに対する書込不良を検出し、その検出結果をフェイル記憶部 150に書き込む。フェイル記憶部 150は、被試験メモリ 100—；!〜 2を構成する複数 のブロックのそれぞれにつ!/、て、そのブロックが所定の数以上のデータエラーを包含 する不良ブロックか否力、を記憶する。
[0031] データ入出力部 160は、被試験メモリ 100—；!〜 2のデータ入出力端子にバス接続 され、そのデータ入出力端子との間でデータを授受する。ドライバ 170— ;!〜 2のそれ ぞれは、被試験メモリ 100—；!〜 2のそれぞれに対応して設けられる。そして、ドライバ 170— ;!〜 2のそれぞれは、対応する被試験メモリに対してライトイネ一ブル信号また はリードィネーブル信号を出力することにより、被試験メモリ 100—；!〜 2を読み書き する。
[0032] 波形成形器 130から出力された入力信号は、データ入出力部 160内のドライバに よって基準電圧 (VI)に基づいて増幅され、被試験メモリ 100—；!〜 2に入力される。 また、被試験メモリ 100—；!〜 2からの出力は、データ入出力部 160内のコンパレータ によって基準電圧 (VO)と比較され、パターン発生器 120から出力された期待値バタ ーンとセンスコントローラ 140において比較される。比較の結果、被試験メモリに不良 が検出された場合には、その旨を示す良否情報がフェイル記憶部 150に記録される
〇
[0033] フェイル記憶部 150は、被試験メモリ 100—；!〜 2のそれぞれに対応して設けられ、 読み出された試験データと期待値データとの比較結果を記憶する記憶部 155—；!〜 2を有する。なお、記憶部 155— ;!〜 2のそれぞれは、単一のフェイル記録部 150内 で互いに異なるアドレスに対応するデータ領域として設けられてもよい。記憶部 155 一；!〜 2のそれぞれは、対応する被試験メモリの良否情報を記憶する。例えば、記憶 部 155— ;!〜 2のそれぞれは、対応する被試験メモリの各記憶セル毎に良否情報を 記憶してもよいし、対応する被試験メモリが有する複数のメモリブロックのそれぞれの 良否情報を記憶してもよい。また、センスコントローラ 140は、フェイル記憶部 150に 記憶された良否情報に基づき、一方の被試験メモリのあるブロックに不良を検出する と、当該一方の被試験メモリの試験をマスクして他の被試験メモリの試験のみを行わ せる。
[0034] 図 2は、被試験メモリ 100—；!〜 2の周辺の接続回路の図である。波形成形器 130 は、データ供給部 132と、書込制御部 135— ;!〜 2と、コマンド供給部 136と、読出制 御部 138— ;!〜 2とを有する。データ供給部 132は、データ入出力部 160を介して被 試験メモリ 100—；!〜 2に試験データを並列に供給する。即ち、データ供給部 132は 、被試験メモリ 100—；!〜 2に対して一組の試験データのみを供給し、データ入出力 部 160は、供給を受けた試験データを、被試験メモリ 100—；!〜 2の何れにもバス接 続された信号線に対して出力する。
[0035] 書込制御部 135— ;!〜 2は、協働して、本発明に係る書込制御部として機能する。
即ち、書込制御部 135— 1は、被試験メモリ 100— 1に対応して設けられ、試験デー タの供給と同期して被試験メモリ 100— 1にライトイネーブル信号を供給し、被試験メ モリ 100— 1に対し試験データを書込む。また、書込制御部 135— 2は、被試験メモリ 100— 2に対応して設けられ、書込制御部 135— 1と並列に、試験データの供給と同 期して被試験メモリ 100— 2にライトイネーブル信号を供給する。この結果、書込制御 部 135—；!〜 2は、被試験メモリ 100—；!〜 2に対し試験データを並列に書込むことが できる。
[0036] この場合において、書込制御部 135— ;!〜 2のそれぞれは、記憶部 155— ;!〜 2の それぞれから書込みアドレスに応じたメモリブロックの良否情報を読み出す。そして、 書込制御部 135— ;!〜 2のそれぞれは、その書込みアドレスに応じたメモリブロックが 不良である旨の良否情報が書込制御部 135—；!〜 2から読み出された場合に、対応 する被試験メモリに対するライトイネーブル信号をマスクしてその被試験メモリに対す る書き込みを禁止する。これにより、一旦不良が検出されたメモリブロックについては その後の書き込みを停止して試験の所要時間を短縮できる。また、コマンド供給部 1 36は、被試験メモリ 100—；!〜 2に対して並列に、被試験メモリ 100—；!〜 2のそれぞ れに書込んだ試験データの読出を指示する読出コマンドを供給する。読出コマンド は、例えば、 CLE端子へのパルス入力と、データ入出力部 160を介した入出力端子 に対するデータ入力とによって実現される。
[0037] 読出制御部 138— ;!〜 2は、協働して、本発明に係る読出制御部として機能する。 即ち、読出制御部 138— 1は、被試験メモリ 100— 1に対応して設けられ、被試験メ モリ 100— 1に対して逐次リードィネーブル信号を供給し、データ入出力部 160を介 して被試験メモリ 100—；!〜 2のそれぞれ力も試験データを逐次読み出す。また、読 出制御部 138— 2は、被試験メモリ 100— 2に対応して設けられ、被試験メモリ 100— 2に対して逐次リードィネーブル信号を供給することにより、データ入出力部 160を介 して被試験メモリ 100— 2から試験データを逐次読み出す。例えば、読出制御部 138 1による読出と読出制御部 138— 2による読出とはメモリセルやデータ単位毎に交 互に行われる。被試験メモリ 100— ;!〜 2のそれぞれ力 一の読出コマンドに対して 1 メモリブロック分の複数の試験データを出力するものである場合、試験データの読出 はメモリブロック単位で行われる。例えば、読出制御部 138—；!〜 2は、被試験メモリ 1 00— ;!〜 2のそれぞれに対して読出コマンドを並列に供給し、それぞれの被試験メモ リに対して順にリードィネーブル信号を供給していき、被試験メモリ 100—；!〜 2から 1 メモリブロック分の試験データを並行して読み出す。
[0038] データ入出力部 160は、被試験メモリ 100— 1および被試験メモリ 100— 2のデータ 入出力端子にバス接続される。そして、データ入出力部 160は、データ供給部 132 力も供給を受けた試験データ、又は、コマンド供給部 136から受けたデータを、これら のデータ入出力端子に対して出力する。また、データ入出力部 160は、被試験メモリ 100—；!〜 2から出力される試験データを、センスコントローラ 140に対して出力する
〇
[0039] ドライバ 170—；!〜 2のそれぞれは、被試験メモリ 100—；!〜 2のそれぞれに対応し て設けられる。ドライバ 170— 1は、書込制御部 135— 1から出力されたライトイネ一 ブル信号を、入力信号の基準電圧 (VI)に基づいて所定の電圧レベルに調整し、被 試験メモリ 100— 1のライトイネーブル信号入力用の端子 (WE)に印加する。また、ド ライバ 170— 1は、読出制御部 138— 1から出力されたリードィネーブル信号を、基準 電圧（VI)に基づいて所定の電圧レベルに調整し、被試験メモリ 100— 1のリードイネ 一ブル信号入力用の端子 (RE)に印加する。また、ドライバ 170— 1は、コマンド供給 部 136から出力されたコマンドの信号を、基準電圧 (VI)に基づいて所定の電圧レべ ルに調整し、被試験メモリ 100— 1の CLE端子に印加する。 [0040] 同様に、ドライバ 170— 2は、書込制御部 135— 2から出力されたライトイネーブル 信号を、基準電圧 (VI)に基づいて所定の電圧レベルに調整し、被試験メモリ 100— 1の端子 (WE)に印加する。また、ドライバ 170— 2は、読出制御部 138— 2から出力 されたリードィネーブル信号を、基準電圧 (VI)に基づいて所定の電圧レベルに調整 し、被試験メモリ 100— 2の端子 (RE)に印加する。また、ドライバ 170— 2は、コマン ド供給部 136から出力されたコマンドの信号を、基準電圧 (VI)に基づいて所定の電 圧レベルに調整し、被試験メモリ 100— 2の CLE端子に印加する。
[0041] 図 3は、センスコントローラ 140およびフェイル記憶部 150の機能構成の一例である 。センスコントローラ 140は、比較部 300と、選択部 310とを有する。比較部 300は、 被試験メモリ 100—；!〜 2のそれぞれからデータ入出力端子 IO；!〜 IOnを介して逐次 読み出された試験データを取得する。また、比較部 300は、それらの試験データに 対応する期待値データをパターン発生器 120から取得する。比較部 300は、取得し た試験データを期待値データと比較して、比較結果を選択部 310に対し出力する。
[0042] 選択部 310は、記憶部 155—；!〜 2のうち、読出制御部 138—；!〜 2がリードイネ一 ブル信号を供給した被試験メモリに対応する記憶部をリードィネーブル信号に基づ いて選択し、選択した記憶部に対し、比較部 300が出力する比較結果を書き込む。 また、選択部 310は、不良の発生したブロックについて比較部 300から出力された比 較結果は無視してフェイル記憶部 150に書込まない。具体的には、選択部 310は、 被試験メモリ 100— 1につ!/、て、それぞれの入出力端子に対応して設けられたアンド ゲート 320— 1およびアンドゲート 330— 1を有する。アンドゲート 320— 1は、書き込 み対象のブロックについて、リードィネーブル信号 (イネ一ブル時に論理値 0を採る） の否定と、そのブロックの良否情報（不良時に論理値 1を採る）の否定との論理積を 出力する。即ち、リードィネーブル信号が出力され、かつそのブロックが不良でない 場合には論理値 1が出力される。そして、アンドゲート 330— 1は、アンドゲート 320— 1から出力された信号と、比較部 300から取得した比較結果との論理積を記憶部 15 5— 1に対し出力する。
[0043] 同様に、選択部 310は、被試験メモリ 100— 2について、それぞれの入出力端子に 対応して設けられたアンドゲート 320— 2およびアンドゲート 330— 2を有する。アンド ゲート 320— 2は、書き込み対象のブロックについて、リードィネーブル信号（イネ一 ブル時に論理値 0を採る）の否定と、そのブロックの良否情報（不良時に論理値 1を採 る）の否定との論理積を出力する。即ち、リードィネーブル信号が出力され、かつその ブロックが不良でない場合には論理値 1が出力される。そして、アンドゲート 330— 2 は、アンドゲート 320— 2から出力された信号と、比較部 300から取得した比較結果と の論理積を記憶部 155— 2に対し出力する。
[0044] 記憶部 155— 1は、不良セル記憶部 340— 1と、オアゲート 345— 1と、不良ブロック 記憶部 355— 1とを有する。不良セル記憶部 340— 1は、被試験メモリ 100— 1に生じ た不良をビット毎に格納する。オアゲート 345— 1は、不良セル記憶部 340— 1に格 納された良否情報の論理和を算出することにより、被試験メモリ 100— 1が有する複 数のメモリブロックのそれぞれの良否情報を生成して、不良ブロック記憶部 355— 1 および選択部 310に出力する。不良ブロック記憶部 355— 1は、被試験メモリ 100— 1が有する複数のメモリブロックのそれぞれの良否情報を記憶する。
[0045] 同様に、記憶部 155— 2は、不良セル記憶部 340— 2と、オアゲート 345— 2と、不 良ブロック記憶部 355— 2とを有する。不良セル記憶部 340— 2は、被試験メモリ 100 ー2に生じた不良をビット毎に格納する。オアゲート 345— 2は、不良セル記憶部 340 —2に格納された良否情報の論理和を算出することにより、被試験メモリ 100— 2が 有する複数のメモリブロックのそれぞれの良否情報を生成して、不良ブロック記憶部 3 55— 2および選択部 310に出力する。不良ブロック記憶部 355— 2は、被試験メモリ 100— 2が有する複数のメモリブロックのそれぞれの良否情報を記憶する。
[0046] 図示のように、不良ブロック記憶部 355— ;!〜 2のそれぞれは、単一の不良ブロック メモリ 350内の互いに異なるアドレスに対応するデータ領域として設けられてもよい。 この不良ブロックメモリ 350は、メモリアドレスの入力を受けて当該メモリアドレスに対し て良否情報の読み書きを行うものである。例えば、良否情報の書込み時において、こ のメモリアドレスは、データ供給部 132によって出力される被試験メモリ 100— 1内の アドレスと、リードィネーブル信号とに基づいて定められる。即ち、選択部 310は、読 出制御部 138—；!〜 2が何れの被試験メモリに対してリードィネーブル信号を供給し たかに基づいて、データ供給部 132から供給されるアドレスを変更して被試験メモリ 1 00 1に供給することで、その被試験メモリに対応するデータ領域に比較結果を書き 込む。
[0047] また、良否情報の読出時において、このメモリアドレスは、データ供給部 132によつ て出力される被試験メモリ 100— 1内のアドレスと、ライトイネーブル信号とに基づい て定められる。即ち、書込制御部 135—；!〜 2は、被試験メモリ 100—；!〜 2のそれぞ れについて、これらに対するライトイネーブル信号を供給することにより、良否情報を 記憶した適切なデータ領域のメモリアドレスを順次不良ブロックメモリ 350に供給して その良否情報を順次読み出す。
[0048] なお、好ましくは、不良ブロック記憶部 355 1は被試験メモリ 100— 1の全てのブ ロックについてその良否情報を記憶可能であり、不良ブロック記憶部 355— 2は被試 験メモリ 100— 2の全てのブロックについてその不良情報を記憶可能である。これに より、被試験メモリ 100のアドレス空間全体に対し離散的に試験を行う場合であっても 、不良の検出されたブロックは除外して効率的な試験が実現できる。これに代えて、 不良ブロック記憶部 355 1は、被試験メモリ 100— 1の一部のブロック（例えば半分 のブロック）のみについてその良否情報を記憶可能であってもよい。この場合、書込 制御部 135— 1は、不良ブロック記憶部 355—；!〜 2に出力するアドレスを変更して、 被試験メモリ 100— 1の先頭側アドレスのブロックについての不良情報を記憶するの 力、、又は、後尾側アドレスのブロックについての不良情報を記憶するのかを切り替え てもよい。このような構成とすることで、不良ブロック記憶部 355— ;!〜 2の必要容量を 削減して試験装置 10の設備規模を縮小させることができる。
[0049] 図 4は、被試験メモリ 100— ;!〜 2に試験データを書込む処理のタイミングチャート である。第 0サイクルにおいてコマンド供給部 136は被試験メモリ 100—；!〜 2に対し 試験データを書き込むために、書込コマンドを被試験メモリ 100—；!〜 2に対し供給 する。第 1および第 2サイクルにおいて、データ供給部 132は、データを書込むアドレ スを被試験メモリ 100—；!〜 2のデータ入出力端子に対し供給し、第 3から第 5サイク ノレにおいて、書込み対象となるデータを被試験メモリ 100— ;!〜 2のデータ入出力端 子に対し供給する。これと並行して、書込制御部 135— ;!〜 2は、各サイクルにおい てライトイネーブル信号を被試験メモリ 100—；!〜 2に対し供給する。以上の処理が完 了すると、第 6サイクルにおいて、 RBピンの信号が論理値 0に変化する。論理値が再 度 1に変化するまでは被試験メモリが書込み処理の継続中である。なお、ブロックに 不良が生じるとこの信号は論理値 0のまま 1に戻らない場合があり、これが、被試験メ モリ毎に試験時間が異なる要因となっている。
[0050] 図 5は、被試験メモリ 100—；!〜 2から試験データを読出す処理のタイミングチャート である。第 0サイクルにおいて、コマンド供給部 136は被試験メモリ 100—；!〜 2から 試験データを読み出すために、読出コマンドを被試験メモリ 100—；!〜 2に対し供給 する。第 3サイクルにおいて、読出制御部 138— 1は、リードィネーブル信号を被試験 メモリ 100— 1に対し供給する。これに応じて出力される試験データは、データ供給 部 132によって被試験メモリ 100— 1から取り込まれる。第 4サイクルにおいて、読出 制御部 138— 2は、リードィネーブル信号を被試験メモリ 100— 2に対し供給する。こ れに応じて出力される試験データは、データ供給部 132によって被試験メモリ 100— 2から取り込まれる。同様に、第 5サイクルにおいては被試験メモリ 100— 1から試験 データが取り込まれ、第 6サイクルにおいては被試験メモリ 100— 2から試験データが 取り込まれる。以降、被試験メモリ 100— 1および被試験メモリ 100— 2から試験デー タが交互に取り込まれる。取り込まれた試験データは、上述のように、選択部 310によ つて適切に選択された記憶部に記憶され、いずれの被試験デバイスから出力された ものであるのかが区別される。
[0051] 図 6は、不良の検出されたブロックに対し書込みが禁止された場合の信号波形を示 す。被試験メモリ 100— 1のあるブロックについて不良が検出されると、そのブロックに ついて不良ブロック記憶部 355から読み出された良否情報は論理値 1となる。この場 合、対応する書込制御部 135は、ライトイネーブル信号を出力しない。データ供給部 132は、通常時と同様に、第 0サイクルにおいてコマンドを、第 1および第 2サイクルに おいてアドレスを、第 3から第 5サイクルにおいてデータを入出力端子に対し供給す る。し力、しながら、ライトイネーブル信号が供給されないので、対応する被試験デバイ ス 100— 1は何らデータを記憶しない。このため、 RBピンの信号も待機状態（論理値 1)のまま維持される。一方で、ブロック内に不良の検出されていない被試験メモリ 10 0— 2について、そのブロックについて不良ブロック記憶部 355から読み出される良否 情報は論理値 0となる。この場合、対応する書込制御部 135は、ライトイネーブル信 号を出力する。データ供給部 132からは通常通り、コマンドとアドレスおよびデータと が順次入出力端子に対し供給される。したがって、被試験メモリ 100— 2は、ライトイ ネーブル信号に応じ、データ供給部 132から供給されるデータを記憶する。
このように、書込制御部 135—；!〜 2は、不良ブロック記憶部 355から読み出した良 否情報に基づき書込みをすべきか判断するので、不良の生じたブロックについては 不良が判明した時点でその後の書込みを行わないようにすることができる。
[0052] 以上、図 1から図 6を参照して説明したように、本実施の形態に係る試験装置 10に よれば、複数の被試験メモリから共通の信号線を介して取り込まれた試験データを、 何れの被試験メモリから読み出されたものであるかを区別して記憶することができる。 これにより、試験終了後にデータを解析する作業を不要とし、試験を効率化できる。 また、本実施の形態に係る試験装置 10は、不良が一旦検出されたブロックに対して はその後の書き込みを禁止することで、試験時間の増大を防止する。この結果、並行 して試験する複数の被試験メモリの一部のみが試験に長時間を要して試験全体の効 率を低下させることを防止できる。
[0053] 図 7は、本実施の形態の変形例における、被試験メモリ 100—；!〜 2の周辺回路の 図である。本変形例は、被試験メモリから出力される信号と、センスコントローラ 140に 入力される信号との対応付けを柔軟に変更可能とすることで、入出力信号ピンの数 やピン配列の異なる様々な種類の被試験メモリを試験可能とすることを目的とする。
[0054] 本変形例に係るデータ入出力部 160は、図 2に図示するデータ入出力部 160とは 異なり、接続用セレクタ 700と、設定レジスタ 710とを有する。設定レジスタ 710は、管 理者等の設定に応じ、それぞれの被試験メモリに対応して、データ入出力部 160が 有する複数の試験装置側入出力端子（ここでは m個）のうち 、ずれの試験装置側入 出力端子が被試験メモリ 100— 1または被試験メモリ 100— 2に接続されているのか を設定する。接続用セレクタ 700は、読出制御部 138—；!〜 2から受けたリードイネ一 ブル信号に応じ、読出の対象となって!/、る被試験メモリに接続された試験装置側入 出力端子を選択し、選択したそれら試験装置側入出力端子から入力した信号をセン スコントローラ 140に対し供給する。これを受けて、センスコントローラ 140は、被試験 メモリ 100—；!〜 2のそれぞれについて、当該被試験メモリが接続されていると設定さ れた試験装置側入出力端子を介して読み出された試験データを期待値データと比 較する。これにより、何れかの試験データが期待値データと一致しない場合に、その 被試験メモリが不良であることを示す良否情報をフェイル記憶部 150に対し出力でき 以上、本変形例によれば、様々なピン配列の被試験メモリに対して効率的な試験を 可能とすることで、試験装置の汎用性を高めることができる。
[0055] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。
[0056] 上記説明から明らかなように、本発明によれば、複数の被試験メモリを並行して効 率的に試験できる。

Claims

請求の範囲
[1] 複数の被試験デバイスを試験する試験装置であって、
前記複数の被試験デバイスに試験データを並列に供給するデータ供給部と、 前記複数の被試験デバイスに対して前記試験データを並列に書き込むべく制御す る書込制御部と、
前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出す読出制 御部と、
を備える試験装置。
[2] 前記複数の被試験デバイスのそれぞれのデータ入出力端子に接続され、それぞれ の前記データ入出力端子との間でデータを授受するデータ入出力部を更に備え、 前記データ供給部は前記データ入出力部を介して前記複数の被試験デバイスに 試験データを並列に供給する請求項 1に記載の試験装置。
[3] 前記書込制御部は、前記試験データの供給と同期して前記複数の被試験デバイス にライトイネーブル信号を並列に供給し、前記複数の被試験デバイスに対して前記 試験データを並列に書き込み、
前記読出制御部は、前記複数の被試験デバイスのそれぞれに対して排他的にリー ドィネーブル信号を供給し、前記データ入出力部を介して前記複数の被試験デバィ スのそれぞれから前記試験データを逐次読み出す
請求項 2に記載の試験装置。
[4] 前記複数の被試験デバイスに対して並列に、前記複数の被試験デバイスのそれぞ れに書き込んだ前記試験データの読み出しを指示する読出コマンドを供給するコマ ンド供給部を更に備える、請求項 3に記載の試験装置。
[5] 前記複数の被試験デバイスは、複数の被試験メモリである請求項 1に記載の試験 装置。
[6] 前記複数の被試験デバイスは、複数の被試験メモリであり、
それぞれの前記被試験メモリから逐次読み出された前記試験データを期待値と比 較する比較部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、前記比較部が出力する 比較結果を格納する複数の記憶部と、
前記複数の記憶部のうち、前記読出制御部が前記リードィネーブル信号を供給し た前記被試験メモリに対応する前記記憶部を前記リードィネーブル信号に基づ!/、て 選択し、選択した前記記憶部に前記比較部が出力する比較結果を書き込む選択部 と
を更に備える請求項 4に記載の試験装置。
[7] 前記データ入出力部は、前記複数の被試験メモリのデータ入出力端子にバス接続さ れる、請求項 6に記載の試験装置。
[8] 前記複数の被試験メモリのそれぞれは、一の前記読出コマンドに対して 1メモリブ口 ック分の複数の前記試験データを出力するものであり、
前記読出制御部は、前記複数の被試験メモリに対して読出コマンドを並列に供給 し、それぞれの前記被試験メモリに対して順に前記リードィネーブル信号を供給して
V、き、前記複数の被試験メモリから 1メモリブロック分の前記試験データを並行して読 み出す
請求項 7に記載の試験装置。
[9] 前記複数の記憶部のそれぞれは、対応する前記被試験メモリが有する複数のメモ リブロックのそれぞれの良否情報を記憶する不良ブロック記憶部を有し、
前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において 、前記書込制御部は、
複数の前記不良ブロック記憶部のそれぞれから書込アドレスに応じたメモリブロック の良否情報を読み出し、
書込アドレスに応じたメモリブロックが不良である旨の良否情報が前記不良ブロック 記憶部から読み出された場合に、対応する前記被試験メモリに対する前記ライトイネ 一ブル信号をマスクして当該被試験メモリに対する書き込みを禁止する
請求項 8に記載の試験装置。
[10] 前記複数の不良ブロック記憶部のそれぞれは、メモリアドレスの入力を受けて当該 メモリアドレスに対して前記良否情報の読み書きを行う不良ブロックメモリ内の、互い に異なるアドレスに対応するデータ領域として設けられ、 前記選択部は、前記読出制御部がいずれの前記被試験メモリに対して前記リード ィネーブル信号を供給したかに基づレ、て前記不良ブロックメモリに供給するメモリアド レスを変更して、当該被試験メモリに対応する前記データ領域に前記比較結果を書 き込む
請求項 9に記載の試験装置。
[11] 前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において 、前記書込制御部は、前記複数の被試験メモリのそれぞれについて、前記良否情報 を記憶したメモリアドレスを順次前記不良ブロックメモリに供給して当該良否情報を順 次読み出す請求項 10に記載の試験装置。
[12] 前記データ入出力部は、それぞれの前記被試験メモリに対応して、前記データ入 出力部が有する複数の試験装置側入出力端子のうちいずれの前記試験装置側入 出力端子が当該被試験メモリに接続されているかを設定するための設定レジスタを 有し、
前記比較部は、前記複数の被試験メモリのそれぞれについて、当該被試験メモリが 接続されて!/、ると設定された!/、ずれかの前記試験装置側入出力端子を介して読み 出された前記試験データが期待値と一致しない場合に、当該被試験メモリが不良で あることを示す前記良否情報を出力する
請求項 9に記載の試験装置。
[13] 複数の被試験メモリを試験する試験装置であって、
前記複数の被試験メモリのそれぞれは、一の読出コマンドまたは書込コマンドに対 して 1メモリブロック分のデータを読み出しまたは書き込みするものであり、
前記複数の被試験メモリのそれぞれにつ!/、て、当該被試験メモリが有する複数のメ モリブロックのそれぞれの良否情報を記憶する不良ブロック記憶部と、
前記複数の被試験メモリのそれぞれのデータ入出力端子にバス接続され、それぞ れの前記データ入出力端子との間でデータを授受するデータ入出力部と、
前記データ入出力部を介して前記複数の被試験メモリに試験データを並列に供給 するデータ供給部と、
前記試験データの供給と同期して前記複数の被試験メモリにライトイネーブル信号 を並列に供給することにより、前記複数の被試験メモリに対し前記試験データを並列 に書き込む書込制御部と
を備え、
前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において 、前記書込制御部は、
複数の前記不良ブロック記憶部のそれぞれから書込アドレスに応じたメモリブロック の良否情報を読み出し、
前記書込アドレスに応じたメモリブロックが不良である旨の良否情報が前記不良ブ ロック記憶部から読み出された場合に、対応する前記被試験メモリに対する前記ライ トイネーブル信号をマスクして当該被試験メモリに対する書き込みを禁止する 試験装置。
[14] 複数の被試験デバイスを試験する方法であって、
前記複数の被試験デバイスのそれぞれのデータ入出力端子に、試験データを並 列に供給し、
前記複数の被試験デバイスに対して前記試験データを並列に書き込み、 前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出す、 試験方法。
[15] 一の読出コマンドまたは書込コマンドに対して 1メモリブロック分のデータを読み出し または書き込みする複数の被試験メモリを試験する試験方法であって、
前記複数の被試験メモリのそれぞれにつ!/、て、当該被試験メモリが有する複数のメ モリブロックのそれぞれの良否情報を記憶し、
書込アドレスに応じたメモリブロックの良否情報を読み出し、
前記書込アドレスに応じたメモリブロックが不良である旨の良否情報が読み出され た場合に、対応する前記被試験メモリに対する書き込みを禁止し、
前記複数の被試験メモリに試験データを並列に供給して、前記複数の被試験メモリ のうち書込みが禁止されてレ、なレ、前記被試験メモリに対し前記試験データを並列に 書き込む、
試験方法。
PCT/JP2007/065449 2006-08-14 2007-08-07 Dispositif de test et procédé de test WO2008020555A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008529848A JPWO2008020555A1 (ja) 2006-08-14 2007-08-07 試験装置、および試験方法
US12/366,648 US8006146B2 (en) 2006-08-14 2009-02-06 Test apparatus and test method for testing a plurality of devices under test

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-221186 2006-08-14
JP2006221186 2006-08-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/366,648 Continuation US8006146B2 (en) 2006-08-14 2009-02-06 Test apparatus and test method for testing a plurality of devices under test

Publications (1)

Publication Number Publication Date
WO2008020555A1 true WO2008020555A1 (fr) 2008-02-21

Family

ID=39082080

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/065449 WO2008020555A1 (fr) 2006-08-14 2007-08-07 Dispositif de test et procédé de test

Country Status (5)

Country Link
US (1) US8006146B2 (ja)
JP (1) JPWO2008020555A1 (ja)
KR (1) KR20090036144A (ja)
TW (1) TWI345786B (ja)
WO (1) WO2008020555A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101138199B1 (ko) * 2008-06-02 2012-05-10 가부시키가이샤 어드밴티스트 시험용 웨이퍼 유닛 및 시험 시스템
KR101214035B1 (ko) * 2008-09-04 2012-12-20 가부시키가이샤 어드밴티스트 시험 장치, 송신 장치, 수신 장치, 시험 방법, 송신 방법, 및 수신 방법
US8429470B2 (en) * 2010-03-10 2013-04-23 Micron Technology, Inc. Memory devices, testing systems and methods
US9443614B2 (en) * 2013-12-30 2016-09-13 Qualcomm Incorporated Data pattern generation for I/O testing
JP6415092B2 (ja) * 2014-04-25 2018-10-31 キヤノン株式会社 ストレージデバイスへのデータの書き込みを禁止する情報処理装置及び方法
US20160313370A1 (en) * 2014-07-28 2016-10-27 Intel Corporation Semiconductor device tester with dut data streaming
KR102468381B1 (ko) * 2021-01-12 2022-11-16 중앙대학교 산학협력단 병렬 스토리지 장치를 위한 저장매체 검사 장치 및 방법과 이를 위한 컴퓨터 프로그램
CN115453326A (zh) * 2022-09-29 2022-12-09 北京华峰测控技术股份有限公司 测试机、测试控制装置及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62192274A (ja) * 1986-02-17 1987-08-22 Sekisui Chem Co Ltd 硬質部材の連結方法
JP2000100196A (ja) * 1998-09-21 2000-04-07 Advantest Corp メモリ試験装置
JP2000137996A (ja) * 1998-10-29 2000-05-16 Ando Electric Co Ltd メモリｉｃテストシステム
WO2002097822A1 (fr) * 2001-05-25 2002-12-05 Advantest Corporation Dispositif d'essai de semiconducteurs
JP2007157303A (ja) * 2005-12-08 2007-06-21 Advantest Corp 試験装置および試験方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0644030B2 (ja) 1984-03-14 1994-06-08 株式会社日立製作所 半導体試験装置
JP3240709B2 (ja) * 1992-10-30 2001-12-25 株式会社アドバンテスト メモリ試験装置
JPH0778499A (ja) * 1993-09-10 1995-03-20 Advantest Corp フラッシュメモリ試験装置
JPH08214228A (ja) * 1995-02-07 1996-08-20 Matsushita Electric Ind Co Ltd 副画面水平圧縮回路
JPH10257243A (ja) * 1997-03-11 1998-09-25 Ricoh Co Ltd データ処理装置
JP3558252B2 (ja) 1997-11-10 2004-08-25 株式会社アドバンテスト 半導体メモリ試験装置
US6452411B1 (en) * 1999-03-01 2002-09-17 Formfactor, Inc. Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses
JP5248723B2 (ja) * 2001-01-12 2013-07-31 株式会社アドバンテスト 多出力任意波形発生器及びミクスドｌｓｉテスタ
JP2002236149A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 半導体集積回路の試験装置及び試験方法
US6754868B2 (en) * 2001-06-29 2004-06-22 Nextest Systems Corporation Semiconductor test system having double data rate pin scrambling
US7003697B2 (en) * 2001-07-02 2006-02-21 Nextest Systems, Corporation Apparatus having pattern scrambler for testing a semiconductor device and method for operating same
US6885961B2 (en) * 2002-02-28 2005-04-26 Teradyne, Inc. Hybrid tester architecture
US7472326B2 (en) * 2002-05-06 2008-12-30 Nextest Systems Corporation Semiconductor test system having multitasking algorithmic pattern generator
JP2006048767A (ja) 2004-07-30 2006-02-16 Elpida Memory Inc 半導体メモリ試験装置
US7743304B2 (en) * 2006-02-17 2010-06-22 Verigy (Singapore) Pte. Ltd. Test system and method for testing electronic devices using a pipelined testing architecture
US7404122B2 (en) * 2006-05-31 2008-07-22 Agilent Technologies, Inc. Mapping logic for loading control of crossbar multiplexer select RAM
US7421632B2 (en) * 2006-05-31 2008-09-02 Verigy (Singapore) Pte. Ltd. Mapping logic for controlling loading of the select ram of an error data crossbar multiplexer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62192274A (ja) * 1986-02-17 1987-08-22 Sekisui Chem Co Ltd 硬質部材の連結方法
JP2000100196A (ja) * 1998-09-21 2000-04-07 Advantest Corp メモリ試験装置
JP2000137996A (ja) * 1998-10-29 2000-05-16 Ando Electric Co Ltd メモリｉｃテストシステム
WO2002097822A1 (fr) * 2001-05-25 2002-12-05 Advantest Corporation Dispositif d'essai de semiconducteurs
JP2007157303A (ja) * 2005-12-08 2007-06-21 Advantest Corp 試験装置および試験方法

Also Published As

Publication number Publication date
US8006146B2 (en) 2011-08-23
TW200814076A (en) 2008-03-16
TWI345786B (en) 2011-07-21
JPWO2008020555A1 (ja) 2010-01-07
US20100042878A1 (en) 2010-02-18
KR20090036144A (ko) 2009-04-13

Similar Documents

Publication Publication Date Title
WO2008020555A1 (fr) Dispositif de test et procédé de test
US20080229163A1 (en) Test apparatus, test method and machine readable medium storing a program therefor
KR100432791B1 (ko) 메모리 시험방법 및 메모리 시험장치
US7441166B2 (en) Testing apparatus and testing method
US7911861B2 (en) Semiconductor memory device and method of testing semiconductor memory device
US20050210186A1 (en) Semiconductor device
JP2006512698A (ja) 直接アクセスモードによって埋め込みｄｒａｍ回路を試験するための回路および方法
JPH10199294A (ja) モニタ・モードおよびテスタ・モードを備えた内蔵自己検査回路を有する集積回路メモリ素子およびその動作方法
WO2007114373A1 (ja) テスト方法、テストシステムおよび補助基板
US7805644B2 (en) Multiple pBIST controllers
US8046648B1 (en) Method and apparatus for controlling operating modes of an electronic device
JP3072531B2 (ja) 集積回路試験装置のパターンメモリ回路
US7518918B2 (en) Method and apparatus for repairing embedded memory in an integrated circuit
US20140244864A1 (en) Semiconductor memory device capable of testing signal integrity
TW487920B (en) Apparatus for testing memories with redundant storage elements
US20180308560A1 (en) Data processing
US20080082874A1 (en) FBM generation device and FBM generation method
US20030033557A1 (en) Semiconductor memory testing device
US20110055644A1 (en) Centralized mbist failure information
JP2934608B2 (ja) 半導体メモリ試験方法及びその装置
US20020049943A1 (en) Semiconductor test system
US8117004B2 (en) Testing module, testing apparatus and testing method
JP4874391B2 (ja) 試験装置
JP5047283B2 (ja) 試験装置
JP4922506B2 (ja) 半導体メモリ試験装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07792118

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2008529848

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 1020097004094

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: RU

122 Ep: pct application non-entry in european phase

Ref document number: 07792118

Country of ref document: EP

Kind code of ref document: A1