WO2008022901A2 - Procede de fabrication collective de modules electroniques 3d - Google Patents

Procede de fabrication collective de modules electroniques 3d Download PDF

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Definitions

  • the field of the invention is that of the manufacture of 3D electronic modules.
  • An electronic module 3 D comprises a stack of electronic slices whose interconnection is carried out in three dimensions by using the faces of the stack to make the connections between the slices.
  • a wafer 50 generally comprises one or more active or passive components 11 which have electrical connection elements 2, the components being embedded in an electrically insulating resin 6.
  • the connection elements 2 of the components are connected to connection pads 2 'carried by an electrically insulating substrate 4.
  • One or more electrically conductive tracks 3 carried by the insulating substrate 4 connect these components together or connect them to connection elements electric slices between them.
  • the wafers are electrically interconnected by conductors located on the lateral faces of the stack, that is to say on the edges 7 of the wafers.
  • One method is to directly connect the pads of the component to those of the insulating substrate by sending ultrasound.
  • the energy sent is proportional to the number of pads to be connected.
  • the energy required for the connection sometimes causes the component to break.
  • One solution to reduce this energy is to heat the substrate which then softens and absorbs some of the ultrasonic energy sent which makes the connection very difficult.
  • the substrate tends to bend because the coefficient of expansion of the components is different from that of the substrate. typically 4 times lower.
  • the slices thus obtained are electrically tested one by one so as to eliminate slices having a defective component before being stacked so as to obtain a 3D electronic module.
  • the object of the invention is to overcome these disadvantages for producing 3D modules that do not include defective components.
  • the principle of the invention is to maintain a good continuity of material between the component and the substrate during manufacture to avoid differences in expansion during the connection and / or polymerization step, while allowing a collective electrical test to be carried out .
  • the stacking step for producing 3D electronic modules is performed only with slices with valid components.
  • the subject of the invention is a method for manufacturing n electronic modules, n being an integer greater than 1, a module comprising a stack of K electronic slots, a wafer i, i ranging from 1 to K comprising on an insulating substrate.
  • the manufacturing is collective and comprises: a first step consisting of each slice i, in: A1 ) a step of manufacturing a batch of n slices i on the same thin thin plate of thickness e s comprising silicon, covered on one side of electrical connection pads called test pads and a thin electrically insulating layer of thickness e ,, forming the insulating substrate and provided with at least one silicon electronic component comprising connection pads connected to the test pads through the adite insulating layer, the components being coated with an insulating resin of thickness e r , filling the spaces between the components, then separated from each other by first grooves of a width L1 and a depth P1 such that e , + e r ⁇ P1 ⁇ e ⁇ + e r + e s , the connection pads of the components being connected to tracks that are flush with the grooves, B1) a step of
  • D1) a step of electrical test of the components of the plate by the test pads, and marking of the valid and / or defective components
  • E1) a step of transfer to an adhesive film valid slices each comprising a valid component connected to the test pads, the insulating resin, an insulating layer, at least one track, the slices being separated by second grooves of width L2 where the connection tracks of the valid components are flush, a second step of:
  • This method makes it possible to isolate the slices in order to test them collectively at the plate, to reconstitute another plate with valid components and to make these third grooves sufficiently wide so as to obtain clearly defined sections of conducting tracks at the plate. level of these grooves.
  • the stack of step A2 is made on a support and comprises after step C2 of metallization, a step of cutting this support at the level of the third grooves in order to obtain the n 3D electronic modules.
  • the electronic component can be an active component or a passive component or a MEMS (acronym for the English expression Micro Electro Mechanical System).
  • FIG. 1 already described schematically represents a sectional view of an electronic wafer of a 3D module, according to the state of the art
  • FIG. 2 schematically represents a sectional view of the first step of the collective manufacturing process of modules. 3D according to the invention
  • Figure 3 schematically shows a sectional view of the second step of mounting the components of the method according to the invention
  • Figure 4 schematically shows a sectional view of the third step of cutting first grooves of the method according to the invention
  • FIG. 5 diagrammatically represents a sectional view of the fourth surfacing step of the process according to the invention
  • FIG. 1 already described schematically represents a sectional view of an electronic wafer of a 3D module, according to the state of the art
  • FIG. 2 schematically represents a sectional view of the first step of the collective manufacturing process of modules. 3D according to the invention
  • Figure 3 schematically shows a sectional view of the second step of mounting the components of the method according to the invention
  • Figure 4 schematically shows a sectional view of the third step of
  • FIG. 6 schematically represents a sectional view of the fifth etching step of the silicon wafer of FIG. according to the invention
  • FIG. 7 schematically represents a sectional view of the sixth electrical test step of the process components.
  • FIG. 8 schematically represents a sectional view of the seventh step of reconstituting a new plate comprising only valid components of the method according to the invention
  • FIG. 9 schematically represents a sectional view of the eighth step of stacking the reconstituted plates of the method according to the invention
  • FIG. 10 schematically represents a sectional view of the ninth step of cutting second grooves of the method according to the invention
  • FIG. 11 schematically represents a sectional view.
  • Figure 12 schematically shows a sectional view of the eleventh step of etching the side faces of the n modules of the method according to the invention. From one figure to another, the same elements are identified by the same references.
  • a 3D electronic module comprises a stack of K electronic slots 50; a wafer i, i ranging from 1 to K comprises on an insulating substrate 4 at least one electronic component 11.
  • a component typically has a thickness between 50 microns and 500 microns.
  • the component may be an active component such as a chip (diode, transistor, integrated circuit, etc.) or a conventional passive component such as a capacitor. It can also be a passive component etched in silicon, known by the term MEMS acronym for the English expression Micro ElectroMechanical System providing sensor type functions, actuator, switch, etc: a MEMS is arranged in a cavity protected by a cap.
  • K slices are electrically interconnected by conductors located on the side faces of the stack.
  • K is for example equal to 4 but typically varies between 2 and 100.
  • the invention relates to the manufacture of n modules comprising only valid components (n between 2 and 100 depending on the size thereof), this production being collective. It comprises a step of manufacturing a batch of n slices i on the same plate, this step being repeated K times, then a step of stacking K plates, formation of grooves in the thickness of the stack intended for connecting the slices together, to obtain the n 3D modules.
  • a batch of n slices i is obtained at the end of several substeps described in relation with FIGS. 2 to 8.
  • the same thin flat plate of thickness e s comprising silicon is coated on one side bumps 20 electrically connecting said test pads and a thin electrically insulating layer of thickness e, of a few microns, forming the insulating substrate 4 and provided with at least n silicon electronic components 11 whose connection pads 2 or bosses connected to connection pads 2 'are connected to the test pads through said insulating layer ( Figures 2 and 3).
  • the insulating thin layer 4 is for example photo-etchable insulating resin.
  • the components 1 1 are carried on the insulating substrate, the active face towards the substrate according to a method called “Flip Chip” by melting their bosses or by “Stud Bumping”; this Bumping Stud process involves welding gold balls through a well-known thermosonic process for bonding gold wires.
  • the components 11 are coated with an insulating resin 6 of thickness e r , filling the spaces between the components 11 and between the components 11 and the insulating layer 4 ( Figure 3).
  • the thickness e is typically between 5 and 20 .mu.m and e r between 50 and 500 .mu.m.
  • the thickness of the plate 10 is of the order of a few hundred microns. Passive components are possibly already in the plate in the upper part thereof at about 10-20 ⁇ m deep.
  • This plate 10 provides continuous support for manufacturing the batch of n slices i. This is for example a circular plate with a diameter of about 25 cm.
  • the components are then separated from each other by first grooves 30 with a width L1 and a depth P1 such that ; these grooves cut in the insulating resin 6 are for example obtained by sawing ( Figure 4).
  • L1 is typically between 25 and 75 ⁇ m.
  • the connection pads 2 of the components are connected to electrical interconnection elements of the component such as tracks 3 which are flush at these grooves 30. In the figures the tracks are at the test pads 20; they can also be at the connection pads 2 '.
  • the method further comprises a step of thinning the plate provided with its components by heterogeneous surfacing of the component-side plate, i.e. by surfacing applied non-selectively to both components. and optionally to the resin 6 coating them; this surfacing obtained for example by polishing is indicated by an arrow in Figure 5.
  • plate is designated or "wafer” in English, the entire structure obtained As the manufacturing process. This collective surfacing can be performed before the realization of the first grooves. The surfacing is carried out by mechanical or chemical abrasion. The thickness of the plate with its components is then decreased.
  • An adhesive support 40 is deposited on the component side 11, on the face possibly surfaced and the original silicon wafer 10 is removed by etching for example, so as to reveal the test pads 20 ( Figure 6).
  • This adhesive support may be an adhesive sheet such as for example a polyvinyl chloride sheet, commonly called drum skin which can be peeled off without particular treatment by peeling for example: it makes it possible to avoid the adhesive gluing of the components which requires treatment heat to polymerize the glue and chemical acid treatment to remove it.
  • the plate has a thickness of about 100 microns, more generally between 50 microns and 200 microns.
  • test pads 20 The components of the plate are then electrically tested by means of the test pads 20, and marked according to whether they are valid or defective; the test is indicated by arrows in Figure 7. This marking may simply consist of setting aside the defective wafers.
  • valid slice designates the element comprising a valid component 11 "connected to test pads 20 and to at least one conductive track 3, the resin 6, the insulating layer 4. In this way, the test is performed in such a way that rather than individually on each module obtained. Tested and valid slices are detached from the adhesive backing
  • the plates are stacked on each other for example by means of adhesives.
  • the stack is made on an adhesive support 42 or drum skin, with a thickness of about 25 microns.
  • These second grooves are preferably of the same dimensions, but not necessarily.
  • Third grooves 32 are then formed over the entire thickness of the stack plumb with the grooves 31 over a width L3 ( Figure 10) greater than L2, less than L1 so that the tracks 3 are flush on the wall of these third grooves.
  • the transverse dimension L3 of the grooves 32 is greater than L2 and preferably greater than L1, firstly to compensate for any shifts during the stacking of K "Known Good Wafer” and secondly for the tracks 3 connected to one another. the connection pads of the components are flush at these grooves.
  • L3 has been between, for example, 50 ⁇ m to 100 ⁇ m.
  • the wall of the grooves 32 is then metallized with a metal layer 33 (FIG. 11) by chemical and / or electrochemical deposition or vacuum cathode sputtering, short-circuiting all the tracks leading to the wall of the holes.
  • the optional adhesive support 42 is cut in the extension of the holes 32 in order to obtain the n electronic modules. This cutting is for example performed by sawing.
  • a step of etching the n modules makes it possible to isolate groups of tracks to form the interconnection diagram of the slots with each other (FIG. 12).
  • the n 3D modules 100 are obtained, an example of which is represented in FIG. 12.
  • This etching is advantageously carried out collectively: for this purpose, modules are stacked (for example one hundred) against two reference edges formed by a square, prior to this engraving.

Abstract

L'invention concerne Ia fabrication collective de n modules 3D. Elle comprend une étape de fabrication d'un lot de n tranches i sur une même plaque, d'épaisseur es comprenant du silicium, recouverte sur une face de plots de test (20) puis d'une couche isolante (4) d'épaisseur e, formant le substrat isolant et munie d'au moins un composant électronique (11 ) connecté aux plots de test (20) à travers ladite couche isolante, les composants étant séparés les uns des autres par des premières rainures (30) d'une largeur L1, les plots de connexion des composants (2) étant connectés à des pistes (3) qui affleurent au niveau des rainures (30), B1) une étape de dépôt d'un support adhésif (40) sur la face côté composants, C1 ) une étape de retrait de la plaque de silicium (10) de manière à faire apparaître les plots de test (20), D1 ) une étape de test électrique des composants de la plaque par les plots de test (20), et de marquage des composants valides (11 '), E1 ) une étape de report sur un film adhésif (41) des tranches (50) comportant chacune un composant valide (11 '), les tranches étant séparées par des deuxièmes rainures (31) au niveau desquelles affleurent les pistes de connexion (3) des composants valides (11 '). Cette étape répétée K fois, est suivie d'une étape d'empilement des K plaques, de formation de trous métallisés dans l'épaisseur de l'empilement et destinés à la connexion des tranches entre elles, puis de découpe de l'empilement pour obtenir les n modules 3D.

Description

PROCEDE DE FABRICATION COLLECTIVE DE MODULES ELECTRONIQUES 3D
Le domaine de l'invention est celui de la fabrication de modules électroniques 3D.
Un module électronique 3 D comprend un empilement de tranches électroniques dont l'interconnexion s'effectue en trois dimensions en utilisant les faces de l'empilement pour réaliser les connexions entre les tranches. Une tranche 50 dont un exemple est représenté figure 1 , comprend généralement un ou plusieurs composants 11 actifs ou passifs qui ont des éléments de connexion électrique 2, les composants étant enrobés dans une résine 6 électriquement isolante. Les éléments de connexion 2 des composants sont reliés à des plots de connexion 2' portés par un substrat électriquement isolant 4. Une ou plusieurs pistes 3 électriquement conductrices portées par le substrat isolant 4 relient ces composants entre eux ou les relient à des éléments de connexion électrique des tranches entre elles. Les tranches sont reliées électriquement entre elles par des conducteurs situés sur les faces latérales de l'empilement, c'est-à-dire sur les bords 7 des tranches.
Il existe plusieurs méthodes pour connecter les plots 2 du composant à ceux 2' du substrat. Une méthode consiste à connecter directement les plots du composant sur ceux du substrat isolant en envoyant des ultra-sons. L'énergie envoyée est proportionnelle au nombre de plots à connecter. Pour des composants comportant un grand nombre de plots, l'énergie nécessaire pour la connexion provoque parfois une cassure du composant. Une solution pour réduire cette énergie consiste à chauffer le substrat qui alors s'amollit et absorbe une partie de l'énergie ultrasonore envoyée ce qui rend la connexion très difficile. En outre, lors de l'enrobage des composants par polymérisation réalisée à environ 150°, le substrat tend à se courber car le coefficient de dilation des composants est différent de celui du substrat. typiquement 4 fois inférieur.
Les tranches ainsi obtenues sont testées électriquement une par une de manière à éliminer les tranches comportant un composant défectueux avant d'être empilées de manière à obtenir un module électronique 3D. Le but de l'invention est de pallier ces inconvénients pour réaliser des modules 3D ne comportant pas de composants défectueux.
Le principe de l'invention est de conserver une bonne continuité de matériau entre le composant et le substrat pendant la fabrication pour éviter les différences de dilatation pendant l'étape de connexion et/ou de polymérisation, tout en permettant de réaliser un test électrique collectif. De cette façon l'étape d'empilement permettant de réaliser des modules électroniques 3D n'est réalisée qu'avec des tranches comportant des composants valides.
Plus précisément l'invention a pour objet un procédé de fabrication de n modules électroniques, n étant un entier supérieur à 1 , un module comportant un empilement de K tranches électroniques, une tranche i, i variant de 1 à K comprenant sur un substrat isolant au moins un composant électronique, les K tranches étant reliées électriquement entre elles par des conducteurs situés sur les faces latérales de l'empilement, caractérisé en ce que la fabrication est collective et comprend : une première étape consistant pour chaque tranche i, en : A1) une étape de fabrication d'un lot de n tranches i sur une même plaque mince plane d'épaisseur es comprenant du silicium, recouverte sur une face de plots de connexion électrique dits plots de test puis d'une couche mince électriquement isolante d'épaisseur e,, formant le substrat isolant et munie d'au moins un composant électronique en silicium comportant des plots de connexion connecté aux plots de test à travers ladite couche isolante, les composants étant enrobés d'une résine isolante d'épaisseur er, remplissant les espaces entre les composants, puis séparés les uns des autres par des premières rainures d'une largeur L1 et d'une profondeur P1 telle que e,+er<P1 < eι+er+es , les plots de connexion des composants étant connectés à des pistes qui affleurent au niveau des rainures, B1) une étape de dépôt d'un support adhésif sur la face côté composants, C1) une étape de retrait de la plaque de silicium de manière à faire apparaître les plots de test,
D1) une étape de test électrique des composants de la plaque par les plots de test, et de marquage des composants valides et/ou défectueux, E1) une étape de report sur un film adhésif des tranches valides comportant chacune un composant valide connecté à des plots de test, de Ia résine isolante, une couche isolante, au moins une piste, les tranches étant séparées par des deuxièmes rainures de largeur L2 au niveau desquelles affleurent les pistes de connexion des composants valides, une deuxième étape consistant à :
A2) empiler et assembler les K lots obtenus à l'issue de la première étape, de manière à superposer les deuxièmes rainures, sensiblement les unes sur les autres, B2) former des troisièmes rainures dans les empilements au niveau des deuxièmes rainures sur une largeur L3 > L2,
C2) interconnecter les tranches entres elles au niveau de la paroi desdits trous.
Ce procédé permet d'isoler les tranches afin de les tester de manière collective au niveau de la plaque, de reconstituer une autre plaque avec des composants valides et de réaliser ces troisièmes rainures suffisamment larges de façon à obtenir des sections de pistes conductrices bien nettes au niveau de ces rainures.
Il permet ainsi de réaliser de manière collective des modules 3D ne comportant pas de composants défectueux.
De préférence, il comprend préalablement à l'étape de dépôt d'un support adhésif sur la face côté composants, une étape d'amincissement de la plaque par surfaçage de la face de la plaque comportant les composants. Avantageusement L2<L1. Selon une caractéristique de l'invention l'empilement de l'étape A2 est réalisé sur un support et il comprend après l'étape C2 de métallisation, une étape de découpe de ce support au niveau des troisièmes rainures en vue d'obtenir les n modules électroniques 3D.
Le composant électronique peut être un composant actif ou un composant passif ou un MEMS (acronyme de l'expression anglo-saxonne Micro Electro Mechanical System).
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit, faite à titre d'exemple non limitatif et en référence aux dessins annexés dans lesquels : Ia figure 1 déjà décrite représente schématiquement une vue en coupe d'une tranche électronique d'un module 3D, selon l'état de la technique, la figure 2 représente schématiquement une vue en coupe de la première étape du procédé de fabrication collective de modules 3D selon l'invention, la figure 3 représente schématiquement une vue en coupe de la deuxième étape de montage des composants du procédé selon l'invention, la figure 4 représente schématiquement une vue en coupe de la troisième étape de découpe de premières rainures du procédé selon l'invention, la figure 5 représente schématiquement une vue en coupe de la quatrième étape de surfaçage du procédé selon l'invention, la figure 6 représente schématiquement une vue en coupe de la cinquième étape d'attaque chimique de la plaque de silicium du procédé selon l'invention, la figure 7 représente schématiquement une vue en coupe de la sixième étape de test électrique des composants du procédé selon l'invention, la figure 8 représente schématiquement une vue en coupe de la septième étape de reconstitution d'une nouvelle plaque ne comportant que des composants valides du procédé selon l'invention, la figure 9 représente schématiquement une vue en coupe de la huitième étape d'empilement des plaques reconstituées du procédé selon l'invention, la figure 10 représente schématiquement une vue en coupe de la neuvième étape de découpe de secondes rainures du procédé selon l'invention, la figure 1 1 représente schématiquement une vue en coupe de la dixième étape de métallisation des secondes rainures du procédé selon l'invention, la figure 12 représente schématiquement une vue en coupe de la onzième étape de gravure des faces latérales des n modules du procédé selon l'invention. D'une figure à l'autre, les mêmes éléments sont repérés par les mêmes références.
Un module électronique 3D comporte un empilement de K tranches électroniques 50 ; une tranche i, i variant de 1 à K comprend sur un substrat isolant 4 au moins un composant électronique 11. Un composant a typiquement une épaisseur comprise entre 50 μm et 500 μm. Le composant peut être un composant actif tel qu'une puce (diode, transistor, circuit intégré, ...) ou un composant passif classique tel qu'un condensateur. Ce peut être également un composant passif gravé dans le silicium, connu sous le terme MEMS acronyme de l'expression anglo-saxonne Micro ElectroMechanical System assurant des fonctions de type capteur, actuateur, commutateur, etc : un MEMS est agencé dans une cavité protégée par un capot.
Les K tranches sont reliées électriquement entre elles par des conducteurs situés sur les faces latérales de l'empilement. K est par exemple égal à 4 mais varie typiquement entre 2 et 100.
L'invention concerne la fabrication de n modules ne comportant que des composants valides ( n compris entre 2 et 100 selon la dimension de ceux-ci), cette fabrication étant collective. Elle comprend une étape de fabrication d'un lot de n tranches i sur une même plaque, cette étape étant répétée K fois, puis une étape d'empilement des K plaques, de formation de rainures dans l'épaisseur de l'empilement destinés à la connexion des tranches entre elles, pour obtenir les n modules 3D. Un lot de n tranches i est obtenu à l'issue de plusieurs sous- étapes décrites en relation avec les figures 2 à 8.
Une même plaque 10 mince plane d'épaisseur es comprenant du silicium est recouverte sur une face de plots 20 de connexion électrique dits plots de test puis d'une couche mince électriquement isolante d'épaisseur e, de quelques μm, formant le substrat isolant 4 et munie d'au moins n composants électroniques 11 en silicium dont les plots de connexion 2 ou bossages connectés à des plots de connexion 2' sont connectés aux plots de test à travers ladite couche isolante (figures 2 et 3). La couche mince isolante 4 est par exemple en résine isolante photogravable. Les composants 1 1 sont reportés sur le substrat isolant, face active vers le substrat selon une méthode dite « Flip Chip » par fusion de leurs bossages ou par « Stud Bumping » ; ce procédé de Stud Bumping consiste à souder des boules en or grâce à un procédé thermosonique bien connu pour le collage des fils en or. Les composants 11 sont enrobés d'une résine isolante 6 d'épaisseur er, remplissant les espaces entre les composants 11 et entre les composants 11 et la couche isolante 4 (figure 3).
L'épaisseur e, est typiquement comprise entre 5 et 20 μm et er entre 50 et 500 μm. L'épaisseur de la plaque 10 est de l'ordre de quelques centaines de μm. Des composants passifs sont éventuellement déjà dans la plaque dans la partie supérieure de celle-ci à environ 10-20 μm de profondeur. Cette plaque 10 assure un support continu de fabrication du lot de n tranches i. Il s'agit par exemple d'une plaque circulaire d'un diamètre d'environ 25 cm. En vue du test électrique de chaque composant, les composants sont alors séparés les uns des autres par des premières rainures 30 d'une largeur L1 et d'une profondeur P1 telle que
Figure imgf000008_0001
; ces rainures découpées dans la résine isolante 6 sont par exemple obtenues par sciage (figure 4). On a typiquement L1 compris entre 25 et 75 μm. Les plots 2 de connexion des composants sont reliés à des éléments d'interconnexion électrique du composant tels que des pistes 3 qui affleurent au niveau de ces rainures 30. Sur les figures les pistes sont au niveau des plots de test 20 ; elles peuvent être également au niveau des plots de connexion 2'.
De préférence, le procédé comprend en outre une étape consistant à amincir la plaque munie de ses composants par un surfaçage hétérogène de la plaque côté composants, c'est-à-dire par un surfaçage appliqué de façon non sélective à la fois aux composants 11 et éventuellement à la résine 6 les enrobant ; ce surfaçage obtenu par exemple par polissage est indiqué par une flèche sur la figure 5. De manière générale on désigne par plaque ou « wafer » en anglais, l'ensemble de la structure obtenue au fur et à mesure du procédé de fabrication. Ce surfaçage collectif peut être réalisé avant la réalisation des premières rainures. Le surfaçage est réalisé par abrasion mécanique ou chimique. L'épaisseur de la plaque avec ses composants est alors diminuée. Un support adhésif 40 est déposé côté composants 11 , sur Ia face éventuellement surfaçée et la plaque de silicium 10 d'origine est supprimée par attaque chimique par exemple, de manière à faire apparaître les plots de test 20 (figure 6). Ce support adhésif peut être une feuille adhésive comme par exemple une feuille en chlorure de polyvinyle, couramment appelée peau de tambour qui peut être décollée sans traitement particulier par pelage par exemple : elle permet d'éviter le collage par colle des composants qui nécessite un traitement thermique pour polymériser la colle et un traitement chimique par acide pour le retirer. A l'issue de cette étape la plaque a une épaisseur d'environ 100 μm, plus généralement comprise entre 50 μm et 200 μm.
Les composants de la plaque sont alors électriquement testés au moyen des plots de test 20, et marqués selon qu'ils sont valides ou défectueux ; le test est indiqué par des flèches sur la figure 7. Ce marquage peut simplement consister à mettre de côté les tranches défectueuses. On désigne par tranche valide l'élément comportant un composant valide 1 1 ' connecté à des plots de test 20 et à au moins une piste conductrice 3, la résine 6, la couche isolante 4. De cette façon, le test est réalisé de manière collective plutôt qu'individuellement sur chaque module obtenu. Les tranches testées et valides sont détachées du support adhésif
40 de la plaque et reportées sur un autre substrat 41 tel qu'un autre film adhésif du type de celui décrit précédemment, de manière à reconstituer une deuxième plaque dite « Known Good Wafer », ne comportant que des composants valides 1 1 ' (figure 8). Les tranches sont reportées sur le substrat 41 de manière à ménager un espace inter-tranches minimal pour placer le maximum de tranches par unité de surface : ces espaces de séparation forment des rainures 31 de largeur L2 avec de préférence L2<L1 au niveau desquelles affleurent les pistes 3 reliées aux plots de connexion des composants 2. Il n'y a pas de dépôt de résine dans ces rainures 31. La fabrication collective de ce iot de n tranches 50 est répétée K fois en vue d'obtenir les K plaques de « Known Good Wafer ».
Une deuxième étape comportant des sous-étapes décrites en relation avec les figures 9 à 12 consiste à empiler les K lots de « Known Good Wafer » obtenus à l'issue de la première étape, comme illustré figure 9 avec K = 4« de manière à superposer les deuxièmes rainures 31 de chaque lot, sensiblement les unes sur les autres. Les plaques sont empilées les unes sur les autres par exemple au moyen d'adhésifs. De préférence l'empilement est réalisé sur un support adhésif 42 ou peau de tambour, d'une épaisseur d'environ 25 μm. Ces deuxièmes rainures sont de préférence de mêmes dimensions, mais pas nécessairement. Des troisièmes rainures 32 sont alors formées sur toute l'épaisseur de l'empilement à l'aplomb des rainures 31 sur une largeur L3 (figure 10) supérieure à L2, inférieure à L1 de manière à ce que les pistes 3 affleurent sur la paroi de ces troisièmes rainures. Ces rainures sont par exemple obtenues par sciage. La dimension transverse L3 des rainures 32 est supérieure à L2 et de préférence supérieure à L1 , d'une part pour compenser les éventuels décalages lors de l'empilement des K « Known Good Wafer » et d'autre part pour que les pistes 3 reliées aux plots de connexion des composants affleurent au niveau de ces rainures. On a L3 compris entre par exemple de 50 μm à 100 μm.
La paroi des rainures 32 est alors métallisée avec une couche métallique 33 (figure 11) par dépôt chimique et/ou électrochimique ou par pulvérisation cathodique sous vide, mettant en court-circuit l'ensemble des pistes aboutissant sur la paroi des trous. L'éventuel support adhésif 42 est découpé dans le prolongement des trous 32 en vue d'obtenir les n modules électroniques. Cette découpe est par exemple effectuée par sciage.
Une étape de gravure des n modules par exemple par laser permet d'isoler des groupes de pistes pour former le schéma d'interconnexion des tranches entre elles (figure 12). A l'issue de cette étape, on obtient les n modules 3D 100 dont un exemple est représenté figure 12. Cette gravure est avantageusement effectuée collectivement : à cet effet des modules sont empilés (par exemple une centaine) contre 2 bords de référence formés par une équerre, préalablement à cette gravure.

Claims

REVENDICATIONS
1 , Procédé de fabrication de n modules électroniques (100), n étant un entier supérieur à 1 , un module comportant un empilement de K tranches électroniques (50), une tranche i, i variant de 1 à K comprenant sur un substrat isolant (4) au moins un composant électronique (11 ), les K tranches étant reliées électriquement entre elles par des conducteurs situés sur les faces latérales de l'empilement, caractérisé en ce que la fabrication est collective et comprend : une première étape consistant pour chaque tranche i, en : A1) une étape de fabrication d'un lot de n tranches i sur une même plaque mince (10) plane d'épaisseur es comprenant du silicium, recouverte sur une face de plots de connexion électrique (20) dits plots de test puis d'une couche mince électriquement isolante (4) d'épaisseur e,, formant le substrat isolant et munie d'au moins un composant électronique (11) en silicium comportant des plots de connexion (2) connecté aux plots de test (20) à travers ladite couche isolante, les composants étant enrobés d'une résine isolante (6) d'épaisseur er, remplissant les espaces entre les composants, puis séparés les uns des autres par des premières rainures (30) d'une largeur L1 et d'une profondeur P1 telle que e,+er<P1 < e,+er+es , les plots de connexion des composants (2) étant connectés à des pistes (3) qui affleurent au niveau des rainures (30), B1) une étape de dépôt d'un support adhésif (40) sur la face côté composants,
C1) une étape de retrait de la plaque de silicium (10) de manière à faire apparaître les plots de test (20), D1) une étape de test électrique des composants de la plaque par les plots de test (20), et de marquage des composants valides (11') et/ou défectueux, E1) une étape de report sur un film adhésif (41) des tranches (50) comportant chacune un composant valide (11 !) connecté à des plots de test (20) et à au moins une piste (3), de la résine isolante (6), une couche isolante (4), les tranches étant séparées par des deuxièmes rainures (31) de largeur L2 au niveau desquelles affleurent les pistes de connexion (3) des composants valides (11*), une deuxième étape consistant à :
A2) empiler et assembler les K lots obtenus à l'issue de la première étape, de manière à superposer les deuxièmes rainures (31), sensiblement les unes sur les autres, B2) former des troisièmes rainures (32) dans les empilements au niveau des deuxièmes rainures sur une largeur L3 > L2,
C2) interconnecter les tranches entre elles au niveau de la paroi des troisièmes rainures (32).
2. Procédé selon la revendication précédente, caractérisé en ce que L2<L1.
3. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend préalablement à l'étape de dépôt d'un support adhésif sur la face côté composants, une étape d'amincissement par surfaçage de la face de la plaque comportant les composants.
4. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que l'étape C2 comprend les étapes consistant à :
- métalliser la paroi des troisièmes rainures au moyen d'une couche métallique (33)
- former dans ladite couche métallique un schéma d'interconnexion des tranches entre elles.
5. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que l'empilement de l'étape A2 est réalisé sur un support
(42).
6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le composant électronique (11) est un composant actif ou passif ou un MEMS.
7. Procédé selon la revendication précédente, caractérisé en ce que le composant actif est une puce.
8. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce qu'au moins un composant passif est situé dans la plaque (10) ou sur la plaque.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110044524A (zh) * 2018-01-16 2019-07-23 意法半导体股份有限公司 有自测试能力的微机电压阻式压力传感器及对应制造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2923081B1 (fr) * 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface
FR2943176B1 (fr) 2009-03-10 2011-08-05 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
CN102023236A (zh) * 2009-09-11 2011-04-20 中芯国际集成电路制造(上海)有限公司 测试结构及测试方法
US8012802B2 (en) * 2010-02-04 2011-09-06 Headway Technologies, Inc. Method of manufacturing layered chip package
US9064977B2 (en) 2012-08-22 2015-06-23 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9093457B2 (en) 2012-08-22 2015-07-28 Freescale Semiconductor Inc. Stacked microelectronic packages having patterned sidewall conductors and methods for the fabrication thereof
US9190390B2 (en) 2012-08-22 2015-11-17 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US8518741B1 (en) 2012-11-07 2013-08-27 International Business Machines Corporation Wafer-to-wafer process for manufacturing a stacked structure
US9299670B2 (en) 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
KR102444269B1 (ko) * 2013-09-27 2022-09-16 택토텍 오와이 전기기계의 구조를 제작하기 위한 방법 및 그 방법을 수행하기 위한 배열
US9025340B2 (en) 2013-09-30 2015-05-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with in-trench package surface conductors and methods of their fabrication
US9036363B2 (en) 2013-09-30 2015-05-19 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with parallel conductors and intra-conductor isolator structures and methods of their fabrication
US9263420B2 (en) 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US9305911B2 (en) 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
US10388607B2 (en) 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
FR3048123B1 (fr) 2016-02-19 2018-11-16 3D Plus Procede d'interconnexion chip on chip miniaturisee d'un module electronique 3d
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
FR3053158B1 (fr) * 2016-06-22 2018-11-16 3D Plus Procede de fabrication collective de modules electroniques 3d configures pour fonctionner a plus d'1 ghz
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
KR102521991B1 (ko) * 2018-03-15 2023-04-13 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스 패키지 제작 프로세스들을 위한 평탄화
RU2745338C1 (ru) * 2020-08-05 2021-03-24 Общество с ограниченной ответственностью "Маппер" Способ соединения кремниевых пластин микроэлектромеханических систем с изоляционным слоем диоксида кремния между ними
CN113793811B (zh) * 2021-11-16 2022-02-15 湖北三维半导体集成创新中心有限责任公司 芯片堆叠结构的连接方法
US20230217598A1 (en) * 2021-12-30 2023-07-06 X Display Company Technology Limited Transfer printing high-precision devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041620A2 (fr) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Methode de transfere de les substrats ultra-minces et application dans la fabrication d'un dispositif de multi-couches minces
JP2001210782A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器
JP2001332685A (ja) * 2000-05-24 2001-11-30 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2403688A1 (fr) 1977-09-16 1979-04-13 Thomson Csf Dispositif attenuateur reglable
FR2456388A1 (fr) 1979-05-10 1980-12-05 Thomson Brandt Microboitier de circuit electronique, et circuit hybride comportant un tel microboitier
FR2485262A1 (fr) 1980-06-19 1981-12-24 Thomson Csf Boitier d'encapsulation resistant a de fortes pressions externes
FR2485796A1 (fr) 1980-06-24 1981-12-31 Thomson Csf Resistance electrique chauffante et tete d'imprimante thermique comportant de telles resistances chauffantes
FR2525815B1 (fr) 1982-04-27 1985-08-30 Inf Milit Spatiale Aeronaut Substrat composite a haute conduction thermique et application aux boitiers de dispositifs semi-conducteurs
FR2527039A1 (fr) 1982-05-14 1983-11-18 Inf Milit Spatiale Aeronaut Dispositif de protection d'un dispositif electronique contre les tensions engendrees par un champ electromagnetique
FR2538618B1 (fr) 1982-12-28 1986-03-07 Inf Milit Spatiale Aeronaut Boitier pour composant electronique comportant un element fixant l'humidite
FR2547113B1 (fr) 1983-06-03 1986-11-07 Inf Milit Spatiale Aeronaut Boitier d'encapsulation de composant electronique, durci vis-a-vis des radiations
FR2550009B1 (fr) 1983-07-29 1986-01-24 Inf Milit Spatiale Aeronaut Boitier de composant electronique muni d'un condensateur
US5237204A (en) 1984-05-25 1993-08-17 Compagnie D'informatique Militaire Spatiale Et Aeronautique Electric potential distribution device and an electronic component case incorporating such a device
FR2591801B1 (fr) 1985-12-17 1988-10-14 Inf Milit Spatiale Aeronaut Boitier d'encapsulation d'un circuit electronique
FR2614134B1 (fr) 1987-04-17 1990-01-26 Cimsa Sintra Procede de connexion d'un composant electronique pour son test et son montage, et dispositif de mise en oeuvre de ce procede
FR2666190B1 (fr) 1990-08-24 1996-07-12 Thomson Csf Procede et dispositif d'encapsulation hermetique de composants electroniques.
US5847448A (en) 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
FR2674680B1 (fr) 1991-03-26 1993-12-03 Thomson Csf Procede de realisation de connexions coaxiales pour composant electronique, et boitier de composant comportant de telles connexions.
FR2688629A1 (fr) 1992-03-10 1993-09-17 Thomson Csf Procede et dispositif d'encapsulation en trois dimensions de pastilles semi-conductrices.
FR2688630B1 (fr) 1992-03-13 2001-08-10 Thomson Csf Procede et dispositif d'interconnexion en trois dimensions de boitiers de composants electroniques.
FR2691836B1 (fr) 1992-05-27 1997-04-30 Ela Medical Sa Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant.
KR100310220B1 (ko) * 1992-09-14 2001-12-17 엘란 티본 집적회로장치를제조하기위한장치및그제조방법
FR2696871B1 (fr) 1992-10-13 1994-11-18 Thomson Csf Procédé d'interconnexion 3D de boîtiers de composants électroniques, et composants 3D en résultant.
FR2709020B1 (fr) 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
FR2719967B1 (fr) 1994-05-10 1996-06-07 Thomson Csf Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés.
JP2000252411A (ja) 1999-03-03 2000-09-14 Mitsui High Tec Inc スタックド半導体装置及びその製造方法
FR2802706B1 (fr) 1999-12-15 2002-03-01 3D Plus Sa Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
FR2805082B1 (fr) 2000-02-11 2003-01-31 3D Plus Sa Procede d'interconnexion en trois dimensions et dispositif electronique obtenu par ce procede
FR2812453B1 (fr) 2000-07-25 2004-08-20 3D Plus Sa Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions , dispositif ainsi obtenu et procede d'obtention de celui- ci
JP4361670B2 (ja) * 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
FR2832136B1 (fr) 2001-11-09 2005-02-18 3D Plus Sa Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte
FR2857157B1 (fr) 2003-07-01 2005-09-23 3D Plus Sa Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
FR2875672B1 (fr) 2004-09-21 2007-05-11 3D Plus Sa Sa Dispositif electronique avec repartiteur de chaleur integre
FR2884049B1 (fr) 2005-04-01 2007-06-22 3D Plus Sa Sa Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion
FR2894070B1 (fr) 2005-11-30 2008-04-11 3D Plus Sa Sa Module electronique 3d
FR2895568B1 (fr) 2005-12-23 2008-02-08 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041620A2 (fr) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Methode de transfere de les substrats ultra-minces et application dans la fabrication d'un dispositif de multi-couches minces
JP2001210782A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器
JP2001332685A (ja) * 2000-05-24 2001-11-30 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110044524A (zh) * 2018-01-16 2019-07-23 意法半导体股份有限公司 有自测试能力的微机电压阻式压力传感器及对应制造方法
US11054327B2 (en) 2018-01-16 2021-07-06 Stmicroelectronics S.R.L. Microelectromechanical piezoresistive pressure sensor with self-test capability and corresponding manufacturing process
CN110044524B (zh) * 2018-01-16 2021-11-26 意法半导体股份有限公司 有自测试能力的微机电压阻式压力传感器及对应制造方法

Also Published As

Publication number Publication date
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