WO2009095996A1 - 半導体記憶装置 - Google Patents

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WO2009095996A1
WO2009095996A1 PCT/JP2008/051299 JP2008051299W WO2009095996A1 WO 2009095996 A1 WO2009095996 A1 WO 2009095996A1 JP 2008051299 W JP2008051299 W JP 2008051299W WO 2009095996 A1 WO2009095996 A1 WO 2009095996A1
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transistor
memory cell
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PCT/JP2008/051299
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French (fr)
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Fujio Masuoka
Shintaro Arai
Original Assignee
Unisantis Electronics (Japan) Ltd.
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • the present invention relates to a semiconductor memory device and a manufacturing method thereof.
  • a columnar semiconductor layer is formed on the surface of a semiconductor substrate, and an SGT (vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • SGT vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • Transistor was proposed (patent document 1: Unexamined-Japanese-Patent No. 2-188966).
  • the drain, gate, and source are arranged in the vertical direction, the occupied area can be greatly reduced as compared with the conventional planar transistor.
  • FIG. 60 (a) plan view and (b) bird's-eye view.
  • a columnar silicon layer 703 is formed on the intersection of the word line 701 and the bit line 702, and the selection transistor Qm7 is formed using this columnar silicon layer. Further, the capacitive element Cm7 is formed above the selection transistor. Therefore, a memory cell exists at the intersection of the bit line and the word line, forming a cross-point cell.
  • the bit line is formed by the N + diffusion layer 702, and the word line 701 is formed by polysilicon.
  • the columnar silicon layer 703 is formed by epitaxially growing a gate insulating film and a silicon film in a contact hole formed from the upper part of the word line, and constitutes a selection transistor Qm7.
  • a capacitive element Cm7 similar to that of the conventional stacked DRAM is formed on the selection transistor Qm7.
  • the memory cell area is as small as 4F 2 , but there are the following problems. Since the bit line is formed by the N + diffusion layer 702, it has a very high resistance compared to a metal film such as tungsten generally used in DRAMs having cell sizes of 6F 2 and 8F 2 .
  • the bit line in order to realize a cell size of 4F 2 in this SGT-DRAM, the bit line must be formed with the minimum dimension (F). Therefore, as the miniaturization progresses, the DRAM operation speed increases due to the increase in bit line resistance. The decrease will be large, and it will be difficult to achieve the DRAM operation speed required in the future.
  • Patent Document 2 An SGT-DRAM that takes this problem into consideration is shown in Patent Document 2.
  • the SGT-DRAM of Patent Document 2 will be described with reference to FIG. 61 (a) plan view and (b) sectional view. Referring to the plan view of FIG. 61A and the cross-sectional view of FIG. 61B, in this DRAM cell, since the capacitor contact 805 is drawn laterally from the top of the columnar silicon layer 803, the cell size is disclosed in Patent Document 1. large, on the order of 8F 2.
  • the bit line 802 can be formed of tungsten polycide (a laminated film of tungsten silicide and polysilicon), the resistance is lower than that of the N + diffusion layer, and the DRAM operating speed due to the increase in bit line resistance in Patent Document 1 It is possible to suppress the decrease.
  • this conventional example has the following problems. Similar to Patent Document 1, the columnar silicon layer 803 is formed by forming a contact hole above the gate electrode and growing silicon from a bit line which is tungsten polycide in the contact hole. Since this silicon becomes polysilicon after the heat treatment for forming the transistor, many defects such as silicon grain boundaries occur in the columnar silicon layer.
  • bit line As a means for increasing the resistance of the bit line as described above, it is conceivable to reduce the length of the bit line by reducing the number of memory cells connected to the bit line.
  • a bit line is formed of a low-resistance metal film, and usually about 256 or 512 memory cells are connected to one bit line.
  • the number of memory cells connected to one bit line can be reduced to about 32 or 64, it is possible to suppress a decrease in operation speed even if a high resistance bit line is used.
  • the number of memory cells connected to the bit line is reduced to reduce the size of the DRAM cell array, the peripheral area and the extra area are increased, so that the chip area is greatly increased.
  • the bit line has a low resistance, and a sufficient yield can be secured. It is essential.
  • a method of using a low resistance material for the bit line as in Patent Document 2 and secondly, the bit line is backed by a low resistance wiring layer. There is a method of reducing the resistance substantially.
  • a method of backing the second bit line with a low resistance wiring layer is used as a method for reducing the resistance of the bit line.
  • the high resistance bit line formed by the diffusion layer is lined with a lower resistance wiring layer in the memory cell array to substantially reduce the resistance, and the increase in the extra area is minimized.
  • a memory cell structure is provided.
  • the semiconductor memory device is configured using a vertical transistor having a structure in which a drain, a gate, and a source are arranged in a direction perpendicular to a columnar silicon layer, and a gate electrode surrounds the columnar semiconductor layer.
  • the semiconductor memory device includes a first bit line configured by a first layer and connected to a sense amplifier, and a sense amplifier configured by a layer different from the first layer.
  • a second bit line having a lower resistance than the first bit line is formed, and the vertical transistors are formed in a line on the first bit line, and The gate electrode of the type transistor forms a word line wired in a direction perpendicular to the first bit line, and the vertical transistor is a first transistor for selecting a memory cell. And a second transistor for connecting the first bit line and the second bit line, and the second transistor is turned on during the memory operation, whereby the first transistor The bit line is backed by the second bit line, and the first bit line and the second bit line form a bit line having a substantially low resistance.
  • a semiconductor memory device is characterized in that, in the first aspect, the first transistor and the second transistor have the same structure and layout.
  • a semiconductor memory device is the semiconductor memory device according to the first aspect or the second aspect, wherein the memory cell array of the semiconductor device is configured such that the word lines and the bit lines are orthogonal to each other.
  • This is a cross-point cell array in which memory cells are formed at the intersections between the bit lines and the bit lines.
  • a semiconductor memory device is the semiconductor memory device according to any one of the first to third aspects, wherein the memory cell of the semiconductor device includes one first transistor and one capacitor. It is characterized by including a dynamic memory.
  • a first contact is formed on the first transistor, and the first contact is A second contact is formed on the second transistor.
  • the second contact is formed below the capacitive element formed on the second transistor.
  • the second contact is connected to the capacitive element formed on the second transistor.
  • the first contact is formed so as not to contact the second bit line between the second bit lines.
  • the semiconductor memory device according to the sixth aspect of the present invention is not substantially used in the fifth aspect in order to maintain the regularity of the capacitive element in the memory cell array on the second transistor.
  • a dummy capacitive element is formed.
  • a first contact is formed on the first transistor, and the first contact is A second contact is formed on the second transistor.
  • the second contact is a contact hole formed in an electrode of the capacitive element formed on the second transistor. It is drawn out to the upper part of the capacitor element and is connected to a second bit line made of a wiring layer formed in an upper layer of the capacitor element.
  • a semiconductor memory device is the semiconductor memory device according to the first aspect, wherein the first bit line and the second bit line are not the second transistor but are entirely formed of a diffusion layer and are surrounded by It is characterized by being connected by a columnar semiconductor layer in which no gate electrode is formed.
  • a semiconductor memory device is the semiconductor memory device according to the first aspect, wherein the first bit line and the second bit line are directly connected not by the second transistor but by a contact. It is characterized by.
  • a semiconductor memory device is characterized in that, in the first aspect, the first layer is formed on a bulk silicon substrate.
  • a backing cell is inserted into the memory cell array for every 16 or 32 memory cells connected on the bit line, and the N + diffusion layer is inserted in the backing cell.
  • the substantial bit line resistance is reduced by lining the high resistance bit line formed by the above with a lower resistance bit line.
  • the layout of the backing cell has a layout or structure different from that of a normal memory cell in the memory cell array, due to the influence of variations in dimensions and shape due to lithography and etching, There is a concern that the characteristics of the memory cells adjacent to the backing cell may vary from the characteristics of the other memory cells.
  • the backing cell has the same layout and structure as a normal memory cell.
  • the memory cell that substantially reduces the bit line resistance without affecting the characteristics of adjacent memory cells. Propose structure.
  • FIG. 1 shows an equivalent circuit of a memory cell array and some peripheral circuits of a conventional cross point type SGT-DRAM. Memory cells are formed at the intersections of all bit lines BL and word lines WL. The bit line is connected to a sense amplifier SA that is a peripheral circuit, and the word line is connected to a word driver WD that is a peripheral circuit.
  • SA sense amplifier
  • WD word driver
  • a normal memory cell MC includes one capacitive element Cm that accumulates charges and a selection transistor Qm that transfers charges. Data is stored by accumulating charges in the capacitive element Cm, and the data stored in the capacitive element Cm is read to the bit line BL when the word line WL that is the gate electrode of the selection transistor Qm is turned on. The read signal is amplified by a sense amplifier connected to the bit line.
  • FIG. 3 shows an equivalent circuit of the memory cell array and some peripheral circuits of the SGT-DRAM in this embodiment.
  • the bit line BLa1 formed by the high resistance N + diffusion layer is backed by the low resistance bit line BLb1 formed of metal or the like, the resistance of the bit line is substantially reduced.
  • the bit line is backed by a backing cell formed in the backing cell portion DA1 in the memory cell array.
  • FIG. 4 shows an equivalent circuit of the normal memory cell MC1 and the backing cell DC1 in this embodiment.
  • a normal memory cell MC1 includes one capacitive element Cm1 that accumulates charges and a select transistor Qm1 that transfers charges. The operation is the same as in FIG.
  • the backing cell DC1 includes a backing transistor Qd1 that connects a high-resistance bit line BLa1 and a low-resistance bit line BLb1 formed by an N + diffusion layer.
  • a specific voltage is applied to the word line DWL1 of the backing transistor Qd1 during the memory operation, and the transistor Qd1 is turned on during the memory operation. Therefore, since the high resistance bit line BLa1 and the low resistance bit line BLb1 are connected through the backing transistor Qd1, the bit line is substantially reduced in resistance.
  • FIG. 5 shows a plan view of the memory cell array in this embodiment.
  • a normal memory cell portion and a backing cell portion DA1 are shown.
  • FIG. 6 is a cross-sectional view taken along the line AA ′, which is a cross-section across the normal memory cell portion and the backing cell portion in the plan view of FIG. 5, and
  • FIG. 8 shows a cross-sectional structure taken along the line CC ′ as the backing cell portion.
  • a plan view of a memory cell will be described with reference to FIGS.
  • a high-resistance bit line BLa1 made of the lower diffusion layer 103 is wired in the horizontal direction.
  • a select transistor Qm1 for accessing the memory cell is formed on the lower diffusion layer 103.
  • a gate insulating film 107 and a gate electrode 108 are formed around the columnar silicon layer 104 constituting the selection transistor Qm1, and a word line WL1 including a gate wiring 108a extending from the gate electrode is wired in the vertical direction.
  • a capacitive contact 109 is formed on the columnar silicon layer 104 constituting the selection transistor Qm1, and the capacitive contact 109 is connected to the capacitive element Cm1.
  • the backing transistor Qd1 is formed on the lower diffusion layer 103.
  • a gate insulating film 107 and a gate electrode 108 are formed around the columnar silicon layer 124 constituting the backing transistor Qd1, and a backing word line DWL1 including a gate wiring 128a extending from the gate electrode is vertically arranged.
  • a bit line contact 129 is formed on the columnar silicon layer 124 forming the backing transistor Qd1, and the bit line contact 129 is connected to a low resistance bit line 113BLb1 formed of a metal film.
  • the low-resistance bit line BLb1 is wired in the horizontal direction so as to avoid the capacitor contact 109 formed in the normal memory cell portion.
  • the high-resistance bit line BLa1 made of the lower diffusion layer 103 is backed by the low-resistance bit line BLb1 via the backing transistor Qd1.
  • the backing cell section the layout and structure of transistors and capacitors are exactly the same as those of ordinary memory cells. Therefore, the characteristics of the selection transistors and capacitors in adjacent memory cells are changed by forming the backing cells. do not do. Therefore, the resistance can be reduced by backing the bit line with a minimum area addition of the backing cell area alone.
  • a lower diffusion layer (first layer) 103 which is a high-resistance bit line BLa1 is formed on the buried oxide film 101.
  • a select transistor Qm ⁇ b> 1 for accessing the memory cell is formed on the lower diffusion layer 103.
  • a gate insulating film 107 and a gate electrode 108 are formed around the columnar silicon layer 104 constituting the selection transistor Qm1, and a word line WL is formed by a gate wiring 108a extending from the gate electrode.
  • An upper diffusion layer 105 is formed on the columnar silicon layer 104 constituting the selection transistor Qm1, and a capacitor contact 109 is formed on the upper diffusion layer. In addition, the capacitor contact 109 is connected to the capacitor element Cm1.
  • the capacitive element Cm1 includes a lower electrode 110, a capacitive insulating film 111, and an upper electrode 112.
  • the backing transistor Qd1 is formed on the lower diffusion layer 103.
  • a gate insulating film 107 and a gate electrode 108 are formed around the columnar silicon layer 124 constituting the backing transistor Qd1, and a backing word line DWL1 is formed by a gate wiring 128a extending from the gate electrode.
  • An upper diffusion layer 105 is formed on the upper part of the columnar silicon layer 124 that forms the backing transistor Qd 1, and a bit line contact 129 is formed on the upper diffusion layer 105.
  • the bit line contact 129 is connected to a low resistance bit line 113BLb1 formed of a metal film (second layer).
  • a dummy capacitive element Cd1 is formed on the bit line in order to maintain the regularity of the layout of the capacitive element.
  • FIG. 4 is a cross-sectional view taken along the line BB ′ that is a normal memory cell portion.
  • an SOI substrate in which an SOI layer is formed to a thickness of about 200 nm on the buried oxide film 101 is used.
  • a mask layer 120 of a silicon nitride film is formed on the SOI layer, and the columnar silicon layer 104 for the select transistor and the backing columnar silicon layer 124 are formed by patterning and etching by lithography. Note that the columnar silicon layer 104 for the select transistor and the columnar silicon layer 124 of the backing portion are formed with exactly the same layout and structure.
  • the planar silicon layer 102a is formed at a thickness of about 50 nm on the bottom of the columnar semiconductor.
  • planar silicon layer 102a is separated by etching to form a linear silicon layer 102.
  • an impurity is implanted into the planar silicon layer 102 by ion implantation or the like to form an N + lower diffusion layer 103 which is a high resistance bit line BLa1.
  • the silicon nitride film 120 prevents impurities from being introduced into the upper part of the columnar silicon layer.
  • the gate conductive film 108b is formed until the columnar silicon layers are embedded.
  • the gate conductive film 108b and the gate insulating film 107 on the columnar silicon layer are polished by CMP to planarize the gate upper surface.
  • CMP the silicon nitride film mask 120 on the columnar silicon layer is used as a CMP stopper.
  • the CMP polishing amount can be controlled with good reproducibility.
  • the gate conductive film 108b is etched back to form a gate electrode on the side wall of the columnar silicon layer.
  • an etching condition having a high selectivity with respect to the silicon nitride film mask 120 is used.
  • a silicon nitride film sidewall 115 is formed on the gate by forming a silicon nitride film and etching back. Since the film thickness of the silicon nitride film sidewall 115 is the film thickness of the gate electrode, the film thickness of the silicon nitride film and the etch back amount are adjusted so that the desired gate film thickness is obtained, and the final silicon The nitride film sidewall thickness is adjusted.
  • a resist or a multilayer resist is applied, and a gate wiring pattern such as a word line is formed by a resist 116 by lithography.
  • the gate conductive film and the gate insulating film are etched using the resist 116 as a mask to form the gate electrode 108 and the gate wiring (108a, 128a).
  • the silicon nitride film 120 and the silicon nitride sidewalls 115 on the top of the columnar silicon layer are removed by wet etching or dry etching.
  • N + lower diffusion layer 105 is formed by introducing impurities such as P and As into the upper portion of the columnar silicon layer by impurity implantation or the like.
  • a silicon oxide film which is an interlayer film is formed, and a bit line contact 129 is formed on the upper side of the columnar silicon layer 124 for backing.
  • bit line 113 is formed by lithography and etching.
  • the bit line 113 is connected to the bit line contact 129 and is formed between the capacitor contacts so as not to contact the capacitor contact formed in the next process.
  • a capacitor contact 109 is formed on the columnar silicon layer 104 of a normal memory cell.
  • a capacitive element composed of the lower electrode 110, the insulating film 111, and the upper electrode 112 is formed by a method similar to that used in a conventional stacked DRAM.
  • dummy capacitor elements are formed in order to maintain the regularity of the capacitor elements in the memory cell array.
  • the layout of the columnar silicon layer and the capacitive element is the same as that of the normal memory cell portion even in the backing cell portion. For this reason, since the selection transistor and the capacitor of the memory cell adjacent to the backing cell portion are not affected at all by the formation of the backing cell portion, the bit line can be formed with a minimum additional area only for the area of the backing cell. Can be reduced in resistance.
  • FIG. 24A shows a schematic diagram of the bit line resistance in the conventional structure
  • FIG. 24B shows a schematic diagram of the bit line resistance when this embodiment is used.
  • the ON resistance of the backing selection transistor is Rd.
  • the number of memory cells connected per bit line is m ⁇ n.
  • the bit line resistance from the sense amplifier (SA) to the farthest memory cell is m ⁇ Ra.
  • SA sense amplifier
  • the bit line resistance m ⁇ Ra is very high, and a bit is required to satisfy the relationship of Rmax> m ⁇ Ra. It is necessary to greatly reduce the number of memory cells connected to the line.
  • the relation Ra >> Rb between the resistance Ra of the high resistance bit line formed by the diffusion layer and the resistance Rb of the low resistance bit line formed by metal.
  • the charge read from the capacitive element reaches the sense amplifier through the low resistance bit line, and therefore the bit line resistance from the sense amplifier (SA) to the farthest memory cell is approximately (m ⁇ 1) It becomes about * Rb + Rd + Ra / 2. Since it is Ra that can be adjusted with a small side effect as a circuit configuration in the values of m ⁇ Rb, Rd, and Ra / 2 in this equation, the value of Ra, that is, the value of n is set in order for the above relational expression to hold. It is necessary to adjust to an optimal value. Increasing the value of n improves the area efficiency of the memory cell, but increases the bit line resistance. Decreasing the value of n decreases the area efficiency of the memory cell, but decreases the bit line resistance. For this reason, it is necessary to optimize the value of n in consideration of the trade-off between the use efficiency of the memory cell and the bit line resistance. Such an optimization method is the same not only in this embodiment but also in other embodiments described below.
  • the memory cell located on the outermost periphery of the memory cell array is a backing cell. This is because the memory cell located at the outermost periphery is not used as a memory cell because its characteristics are different from that of the memory cell inside the cell array due to irregular layout.
  • the outermost memory cell which has been conventionally arranged as a dummy pattern and has been an increase factor of the chip area, can be used effectively.
  • the high resistance bit line is backed down by forming a low resistance bit line layer dedicated to the memory cell array.
  • the first bit line common to the peripheral circuit section is used.
  • An SGT-memory cell structure for backing a high-resistance bit line formed by a diffusion layer using a single-layer wiring will be described.
  • the transistor layout and structure of the backing cell are the same as those of a normal memory cell.
  • the capacitive element is not formed in the backing cell portion, the layout of the capacitive element is not good in the backing cell portion. Become a rule.
  • the layout and structure of the capacitive element of the memory cell adjacent to the backing cell is By optimizing the (optical proximity correction) and adjusting the etching conditions, it is possible to match with other memory cells.
  • the equivalent circuit of the memory cell array and the memory cell and the mechanism for lowering the bit line resistance by the backing are the same as in the first embodiment.
  • FIG. 25 shows a plan view of the memory cell array in the present embodiment.
  • a normal memory cell portion and a backing cell portion DA2 are shown.
  • 26 is a cross-sectional structure taken along the line AA ′, which is a cut surface crossing the normal memory cell portion and the backing cell portion in the plan view of FIG. 25, and
  • FIG. 28 shows a cross-sectional structure taken along the line CC ′ as the cell portion for backing.
  • a plan view of a memory cell will be described with reference to FIGS.
  • a high-resistance bit line BLa2 made of the lower diffusion layer 203 is wired in the horizontal direction.
  • a select transistor Qm2 for accessing the memory cell is formed on the lower diffusion layer (first layer) 203.
  • a gate insulating film 207 and a gate electrode 208 are formed around the columnar silicon layer 204 constituting the selection transistor Qm2, and a word line WL2 including a gate wiring 208a extending from the gate electrode is wired in the vertical direction.
  • a first contact 209 is formed on the top of the columnar silicon layer 204 constituting the selection transistor Qm2, and the first contact 209 is formed on the lower diffusion layer 203 in the backing cell portion DA2 connected to the capacitive element Cm2.
  • a backing transistor Qd2 is formed.
  • a gate insulating film 207 and a gate electrode 208 are formed around the columnar silicon layer 224 constituting the backing transistor Qd2, and a backing word line DWL2 including a gate wiring 228a extending from the gate electrode is wired in the vertical direction.
  • a first contact 209 is formed on the top of the columnar silicon layer 224 forming the backing transistor Qd2, and the first contact 209 is formed in a contact hole 216 formed in the upper electrode of the capacitor.
  • the second contact is connected to the contact 215, and the second contact is connected to a low-resistance bit line 213BLb2 formed of a first layer wiring (second layer).
  • the high resistance bit line BLa2 made of the N + diffusion layer 203 is backed by the low resistance bit line BLb2 formed by the first layer wiring via the backing transistor Qd2.
  • the layout and structure of the transistor are exactly the same as those of a normal memory cell. Therefore, the characteristic variation of the selection transistor of the adjacent memory cell due to the formation of the backing cell does not occur.
  • the layout of the capacitive element of the memory cell adjacent to the backing cell portion is affected by the irregular layout of the capacitive element.
  • the layout and structure of the capacitive element can be adjusted by optimizing OPC (optical proximity correction) and adjusting the etching conditions.
  • OPC optical proximity correction
  • FIG. A lower diffusion layer 203 which is a high resistance bit line BLa2 is formed on the buried oxide film 201.
  • a select transistor Qm2 for accessing the memory cell is formed on the lower diffusion layer 203.
  • a gate insulating film 207 and a gate electrode 208 are formed around the columnar silicon layer 204 constituting the selection transistor Qm2, and a word line WL is formed by a gate wiring 208a extending from the gate electrode.
  • An upper diffusion layer 205 is formed on the columnar silicon layer 204 constituting the selection transistor Qm2, and a first contact 209 is formed on the upper diffusion layer.
  • the first contact 209 is connected to the capacitive element Cm2.
  • the capacitive element Cm2 includes a lower electrode 210, a capacitive insulating film 211, and an upper electrode 212.
  • the backing transistor Qd2 is formed on the lower diffusion layer 203.
  • a gate insulating film 207 and a gate electrode 208 are formed around the columnar silicon layer 224 constituting the backing transistor Qd2, and a backing word line DWL2 is formed by a gate wiring 228a extending from the gate electrode.
  • An upper diffusion layer 205 is formed on the upper part of the columnar silicon layer 224 that forms the backing transistor Qd 2, and a first contact 209 is formed on the upper diffusion layer 205.
  • the first contact 209 is connected to the first wiring layer 213 which is a low resistance bit line through a contact hole 216 formed in the upper electrode 212 of the capacitor.
  • FIG. 6 is a cross-sectional view taken along the line BB ′, which is a normal memory cell portion.
  • a silicon oxide film as an interlayer film is formed, and a first contact 209 is formed on the upper part of the columnar silicon layer 204 and the upper part of the columnar silicon layer 224 for backing in a normal memory cell portion. To do.
  • a capacitive element Cm2 including a lower electrode 210, an insulating film 211, and an upper electrode 212 is formed by a method similar to that used in a conventional stacked DRAM.
  • the capacitive element Cm2 is not formed on the columnar silicon layer 224 of the backing portion.
  • a contact hole 216 is formed on the upper electrode on the columnar silicon layer of the backing portion.
  • the second contact 215 is formed on the backing columnar silicon layer so as to penetrate the contact hole 216 formed in the upper electrode.
  • a first wiring layer 213 that is a low-resistance bit line is formed on the second contact 215. As shown in FIG.
  • bit line is backed not by a transistor but by a columnar silicon layer formed by a high concentration N + diffusion layer.
  • the bit line is backed using a columnar silicon layer in which the surrounding gate electrode and gate insulating film are removed by etching and impurities are doped at a high concentration. For this reason, it is possible to connect a bit line having a lower resistance and a bit line having a lower resistance than those in the first and second embodiments, which are backed by a transistor.
  • FIG. 34 shows an equivalent circuit of the memory cell array of SGT-DRAM and some peripheral circuits in this embodiment.
  • the bit line BLa3 formed by the high resistance N + diffusion layer is backed by the lower resistance bit line BLb3, so that the resistance of the bit line is substantially reduced.
  • the bit line is backed by a backing cell formed in the backing cell portion DA3 in the memory cell array.
  • FIG. 35 shows an equivalent circuit of the normal memory cell MC3 and the backing cell DC3 in this embodiment.
  • the normal memory cell MC3 includes one capacitive element Cm3 that accumulates charges and a select transistor Qm3 that transfers charges.
  • the operation is the same as in FIG.
  • the backing cell DC3 is composed of a columnar silicon layer Qd3 doped with high-concentration impurities that connects the high-resistance bit line BLa3 and the low-resistance bit line BLb3 formed by the N + diffusion layer.
  • the word line of the backing transistor is not necessary, so that the circuit configuration can be simplified.
  • FIG. 36 shows a plan view of the memory cell array in the present embodiment.
  • a normal memory cell portion and a backing cell portion DA3 are shown.
  • FIG. 37 shows a cross-sectional structure taken along the line AA ′ that cuts across the normal memory cell portion and the backing cell portion in the plan view of FIG. 38
  • FIG. 38 shows a normal memory cell portion along BB ′.
  • FIG. 39 shows a cross-sectional structure taken along the line CC ′ as the backing cell portion.
  • a plan view of the memory cell will be described with reference to FIGS.
  • a high-resistance bit line BLa3 made of the lower diffusion layer 303 is wired in the horizontal direction.
  • a select transistor Qm3 for accessing the memory cell is formed on the lower diffusion layer 303.
  • a gate insulating film 307 and a gate electrode 308 are formed around the columnar silicon layer 304 constituting the selection transistor Qm3, and a word line WL3 including a gate wiring 308a extending from the gate electrode is wired in the vertical direction.
  • a capacitor contact 309 is formed on the columnar silicon layer 304 constituting the selection transistor Qm3, and the capacitor contact 309 is connected to the capacitor element Cm3.
  • a backing columnar silicon layer Qd3 is formed on the lower diffusion layer 303.
  • the gate insulating film and gate electrode formed around the backing columnar silicon layer Qd3 are removed by etching, and the entire columnar silicon layer Qd3 is doped with high-concentration N + impurities.
  • a bit line contact 329 is formed on the backing columnar silicon layer Qd3, and the bit line contact 329 is connected to a low resistance bit line 313BLb3 formed of a metal film. As described above, since the high resistance bit line BLa3 made of the N + diffusion layer 303 is backed by the low resistance bit line BLb3 via the backing columnar silicon layer Qd3, as in the first and second embodiments.
  • the resistance of the connecting portion for backing can be lowered as compared with the case of being connected by a transistor.
  • the layout and structure of the columnar silicon layer and the capacitive element are exactly the same as those of a normal memory cell. Therefore, the characteristics of the selection transistor and the capacitive element of the adjacent memory cell due to the formation of the backing cell are changed. Does not occur.
  • FIG. A lower diffusion layer 303 which is a high resistance bit line BLa3 is formed on the buried oxide film 301.
  • a select transistor Qm3 for accessing the memory cell is formed on the lower diffusion layer (first layer) 303.
  • a gate insulating film 307 and a gate electrode 308 are formed around the columnar silicon layer 304 constituting the selection transistor Qm3, and a word line WL3 is formed by a gate wiring 308a extending from the gate electrode.
  • An upper diffusion layer 305 is formed on the top of the columnar silicon layer 304 constituting the selection transistor Qm3, and a capacitor contact 309 is formed on the upper diffusion layer. Further, the capacitor contact 309 is connected to the capacitor element Cm3.
  • the capacitive element Cm3 includes a lower electrode 310, a capacitive insulating film 311, and an upper electrode 312.
  • the backing columnar silicon layer Qd3 is formed on the lower diffusion layer 303.
  • the gate insulating film and the gate electrode around the backing columnar silicon layer Qd3 are removed by etching, and the entire columnar silicon layer Qd3 is doped with high-concentration N + impurities.
  • a bit line contact 329 is formed on the columnar silicon layer 324, and the bit line contact 329 is connected to a low resistance bit line 313BLb3 formed of a metal film (second layer).
  • a dummy capacitive element Cd3 is formed on the bit line in order to maintain the regularity of the layout of the capacitive element.
  • FIG. 6 is a cross-sectional view taken along the line BB ′ of the memory cell portion.
  • an impurity such as P or As is introduced into the columnar silicon layer by impurity implantation or the like to form an N + lower diffusion layer 305.
  • the back columnar silicon layer 324 is additionally implanted if necessary so that the whole is doped with a high concentration of N + impurities.
  • the layout of the columnar silicon layer and the capacitive element in the backing cell portion is exactly the same as that in the normal memory cell portion. Therefore, the selection transistor and the capacitor element of the memory cell adjacent to the backing cell portion are not affected at all by the formation of the backing cell portion, so that the bit line of the memory cell array is not increased unnecessarily.
  • Low resistance can be achieved by backing.
  • the high resistance bit line 303 and the low resistance bit line 313 are connected by a columnar silicon layer formed by a high concentration N + diffusion layer, the first embodiment and the second embodiment.
  • the bit line can be lined with a lower resistance.
  • the peripheral circuit configuration is simplified. be able to.
  • the memory cell located on the outermost periphery of the memory cell array is a backing cell. This is because the memory cell located at the outermost periphery is not used as a memory cell because its characteristics are different from that of the memory cell inside the cell array due to irregular layout.
  • the outermost memory cell which has been conventionally arranged as a dummy pattern and has been an increase factor of the chip area, can be used effectively.
  • FIG. 42 shows a plan view of the memory cell array in the present embodiment. In the plan view, a normal memory cell portion and a backing cell portion DA4 are shown.
  • FIG. 43 shows a cross-sectional structure taken along the line AA ′, which is a cross section across the normal memory cell portion and the backing cell portion in the plan view of FIG. 42, and
  • FIG. 45 shows a cross-sectional structure taken along the line CC ′ as the backing cell portion.
  • a plan view of the memory cell will be described with reference to FIGS.
  • a high-resistance bit line BLa4 made of the lower diffusion layer 403 is wired in the horizontal direction.
  • a select transistor Qm4 for accessing the memory cell is formed on the lower diffusion layer 403.
  • a gate insulating film 407 and a gate electrode 408 are formed around the columnar silicon layer 404 constituting the selection transistor Qm4, and a word line WL4 including a gate wiring 408a extending from the gate electrode is wired in the vertical direction.
  • a capacitor contact 409 is formed on the columnar silicon layer 404 constituting the selection transistor Qm4, and the capacitor contact 409 is connected to the capacitor element Cm4.
  • the columnar silicon layer for backing is not formed on the lower diffusion layer 403, but the bit line contact 429 is directly connected to the lower diffusion layer 403, and the lower diffusion layer 403 and the metal are connected by the bit line contact 429.
  • a low resistance bit line 413BLb4 formed of a film is connected.
  • the connecting portion of the backing is formed by the bit line contact 429 formed of a metal film such as tungsten, the connecting portion of the bit line backing can be formed with low resistance.
  • the layout of the columnar silicon layer becomes irregular in the backing cell portion, which may affect the selection transistor characteristics of adjacent memory cells. However, if variation in characteristics can be suppressed by layout correction by OPC and optimization of etching conditions, the bit line can be lined up very easily and with low resistance.
  • a lower diffusion layer (first layer) 403 that is a high-resistance bit line BLa4 is formed on the buried oxide film 401.
  • a select transistor Qm4 for accessing the memory cell is formed on the lower diffusion layer 403.
  • a gate insulating film 407 and a gate electrode 408 are formed around the columnar silicon layer 404 constituting the selection transistor Qm4, and a word line WL4 is formed by a gate wiring 408a extending from the gate electrode.
  • An upper diffusion layer 405 is formed on the top of the columnar silicon layer 404 constituting the selection transistor Qm4, and a capacitor contact 409 is formed on the upper diffusion layer. Further, the capacitive contact 409 is connected to the capacitive element Cm4.
  • the capacitive element Cm4 includes a lower electrode 410, a capacitive insulating film 411, and an upper electrode 412.
  • the bit line contact 429 is formed directly on the lower diffusion layer 403, and the bit line contact 429 is formed of a metal film (second layer). Connected to the low resistance bit line 413BLb4.
  • a dummy capacitive element Cd4 is formed on the low resistance bit line 413 in order to maintain the regularity of the layout of the capacitive element.
  • the manufacturing method of this example is the same as that of Example 1.
  • the high resistance bit line 403 and the low resistance bit line 413 are backed by a low resistance bit line contact, it is possible to back the bit line with very low resistance. Further, in the first and second embodiments, it is necessary to always apply a constant voltage to the word line DWL for the backing transistor. However, in this embodiment, the peripheral circuit configuration is simplified because it is not necessary. be able to. In addition, when the characteristic variation of the cell adjacent to the backing cell part DA4 cannot be suppressed only by adjusting the OPC or the etching conditions, for example, by deleting the capacitor contact in the adjacent cell, the dummy cell that does not actually function is changed. can do.
  • the backing of the bit line is performed by a contact as in the fourth embodiment.
  • the regularity of the columnar silicon layer is not maintained in the cell portion for backing, there is a concern about the characteristic variation of the selection transistor formed by the columnar silicon layer adjacent to the backing cell portion.
  • the backing since the backing can be performed while maintaining the regularity of the columnar silicon layer, the backing can be formed without affecting the characteristics of the selection transistor.
  • the equivalent circuit of this embodiment is the same as that of the fourth embodiment.
  • FIG. 46 shows a plan view of the memory cell array in this embodiment.
  • 47 shows a cross-sectional structure taken along line AA ′ in the plan view of FIG. 46
  • FIG. 48 shows a cross-sectional structure taken along line BB ′
  • FIG. 49 shows a cross-sectional structure taken along line CC ′.
  • a plan view of a memory cell will be described with reference to FIGS.
  • a high resistance bit line BLa5 made of the lower diffusion layer 503 is wired in the horizontal direction.
  • a selection transistor Qm5 for accessing the memory cell is formed on the lower diffusion layer 503.
  • a gate insulating film 507 and a gate electrode 508 are formed around the columnar silicon layer 504 constituting the selection transistor Qm5, and a word line WL5 including a gate wiring 508a extending from the gate electrode is wired in the vertical direction.
  • a capacitor contact 509 is formed on the columnar silicon layer 504 constituting the selection transistor Qm5, and the capacitor contact 509 is connected to the capacitor element Cm5.
  • the backing is performed by a bit line contact 529 formed on the lower diffusion layer.
  • the bit line contact 529 is formed between the columnar silicon layers so as not to affect the arrangement of the columnar silicon layers.
  • the bit line contact 529 is formed on the lower diffusion layer 503, and the lower diffusion layer 503 and the low resistance bit line 513BLb5 formed of a metal film are connected by the bit line contact 529. Since the bit line contact 529 is formed of a metal such as tungsten, the backing of the bit line can be formed with low resistance.
  • FIG. 47 A lower diffusion layer 503 which is a high-resistance bit line BLa5 is formed on the buried oxide film 501.
  • a select transistor Qm5 for accessing the memory cell is formed on the lower diffusion layer (first layer) 503.
  • a gate insulating film 507 and a gate electrode 508 are formed around the columnar silicon layer 504 constituting the selection transistor Qm5, and a word line WL5 is formed by a gate wiring 508a extending from the gate electrode.
  • An upper diffusion layer 505 is formed on the columnar silicon layer 504 constituting the selection transistor Qm5, and a capacitor contact 509 is formed on the upper diffusion layer. Further, the capacitor contact 509 is connected to the capacitor element Cm5.
  • the capacitive element Cm5 includes a lower electrode 510, a capacitive insulating film 511, and an upper electrode 512.
  • a bit line contact 529 is directly formed on the lower diffusion layer 503, and the bit line contact 529 is connected to the low resistance bit line 513BLb5 formed of a metal film (second layer). Connected.
  • the manufacturing method of this example is the same as that of Example 1.
  • the bit line 503 and the low-resistance bit line 513 are backed by a low-resistance bit line contact, the bit line can be backed with very low resistance. Further, in the first and second embodiments, it is necessary to always apply a constant voltage to the word line DWL for the backing transistor, but in this embodiment, it is not necessary, so the peripheral circuit configuration is simplified. be able to. Furthermore, since the backing bit line contact can be formed without the need to change the arrangement of the columnar silicon layer and the capacitor, the backing can be formed without affecting the characteristics of the selection transistor and the capacitor.
  • This example shows the structure and manufacturing method of a memory cell when the present invention is carried out using a bulk silicon substrate.
  • a case where a bulk silicon substrate is used is shown based on Example 1, but similarly, Examples 2 to 5 can be similarly formed using a bulk silicon substrate. is there.
  • FIG. 50 shows a plan view of the memory cell array in the present embodiment.
  • a normal memory cell portion and a backing cell portion DA6 are shown.
  • FIG. 51 shows a cross-sectional structure of AA ′, which is a cut surface crossing the normal memory cell portion and the backing cell portion in the plan view of FIG. 50
  • FIG. 52 shows a cross section of BB ′, which is a normal memory cell portion.
  • FIG. 53 shows a cross-sectional structure taken along the line CC ′ as the lining cell portion.
  • a plan view of a memory cell will be described with reference to FIGS.
  • a high-resistance bit line BLa6 made of a lower diffusion layer 603 is wired in the horizontal direction.
  • a select transistor Qm6 for accessing the memory cell is formed on the lower diffusion layer 603.
  • a gate insulating film 607 and a gate electrode 608 are formed around the columnar silicon layer 604 constituting the selection transistor Qm6, and a word line WL6 including a gate wiring 608a extending from the gate electrode is wired in the vertical direction.
  • a capacitor contact 609 is formed on the columnar silicon layer 604 constituting the selection transistor Qm6, and the capacitor contact 609 is connected to the capacitor element Cm6.
  • a backing transistor Qd6 is formed on the lower diffusion layer 603.
  • a gate insulating film 607 and a gate electrode 608 are formed around the columnar silicon layer 624 constituting the backing transistor Qd6, and a backing word line DWL6 including a gate wiring 628a extending from the gate electrode is wired in the vertical direction.
  • a bit line contact 629 is formed on the columnar silicon layer 624 forming the backing transistor Qd6, and the bit line contact 629 is connected to a low resistance bit line 613BLb6 formed of a metal film.
  • the low-resistance bit line BLb6 is wired in the horizontal direction so as to avoid the capacitor contact 609 formed in the normal memory cell portion.
  • the high-resistance bit line BLa6 made of the N + diffusion layer 602 is backed by the low-resistance bit line BLb6 via the backing transistor Qd6.
  • the backing cell section the layout and structure of transistors and capacitors are exactly the same as those of ordinary memory cells. Therefore, the characteristics of the selection transistors and capacitors in adjacent memory cells are changed by forming the backing cells. do not do. Therefore, the resistance can be reduced by backing the bit line with a minimum area addition of the backing cell area alone.
  • a lower diffusion layer (first layer) 603 which is a high-resistance bit line BLa6 is formed on the silicon substrate 600.
  • a select transistor Qm6 for accessing the memory cell is formed on the lower diffusion layer 603.
  • a gate insulating film 607 and a gate electrode 608 are formed around the columnar silicon layer 604 constituting the selection transistor Qm6, and a word line WL6 is formed by a gate wiring 608a extending from the gate electrode.
  • An upper diffusion layer 605 is formed on the columnar silicon layer 604 constituting the selection transistor Qm6, and a capacitor contact 609 is formed on the upper diffusion layer. Further, the capacitive contact 609 is connected to the capacitive element Cm6.
  • the capacitive element Cm6 includes a lower electrode 610, a capacitive insulating film 611, and an upper electrode 612.
  • the backing transistor Qd6 is formed on the lower diffusion layer 603.
  • a gate insulating film 607 and a gate electrode 608 are formed around the columnar silicon layer 624 constituting the backing transistor Qd6, and a backing word line DWL6 is formed by a gate wiring 628a extending from the gate electrode.
  • An upper diffusion layer 605 is formed on the top of the columnar silicon layer 624 that forms the backing transistor Qd6, and a bit line contact 629 is formed on the upper diffusion layer 605.
  • the bit line contact 629 is connected to a low resistance bit line 613BLb6 formed of a metal film (second layer).
  • a dummy capacitive element Cd6 is formed on the bit line in order to maintain the regularity of the layout of the capacitive element.
  • FIG. 4 is a cross-sectional view taken along the line BB ′ that is a normal memory cell portion.
  • a mask layer 620 of a silicon nitride film is formed on a bulk silicon substrate 600, and the columnar silicon layer 604 for the select transistor and the backing columnar silicon layer 624 are patterned and etched by lithography. Form. Note that the select transistor columnar silicon layer 604 and the columnar silicon layer 624 of the backing portion are formed with exactly the same layout and structure.
  • a line-shaped groove 601a is formed on the surface of the silicon substrate by etching to form a line-shaped silicon layer 602.
  • a silicon oxide film 630 is formed so as to embed a columnar silicon layer.
  • the silicon oxide film is planarized by CMP.
  • the silicon nitride film 620 on the columnar silicon layer can be used as a CMP stopper.
  • the silicon oxide film is etched back until it becomes the same height as the silicon substrate to form an element isolation 601.
  • impurities are implanted into the surface of the silicon substrate by ion implantation or the like to form an N + lower diffusion layer 603 that is a high-resistance bit line BLa6. Further, the silicon nitride film 620 prevents impurities from being introduced into the upper part of the columnar silicon layer.
  • bit line can be backed up in the same manner as when an SOI substrate is used.
  • the first bit line formed of the diffusion layer formed on the buried oxide film is connected to the select transistor of the memory cell. It is backed by a second bit line having a lower resistance than that of the first bit line via a transistor for bit line backing having the same structure.
  • a semiconductor memory device capable of reducing resistance is provided.
  • the bit line can be backed with lower resistance by using a columnar silicon layer from which the gate electrode formed in the periphery is removed in order to back up the bit line.
  • a semiconductor device is provided.
  • a semiconductor device capable of backing the bit line with lower resistance and more easily by using a contact for backing the bit line is provided.
  • FIG. 3 is an equivalent circuit diagram of a memory cell array and peripheral circuits of the SGT-DRAM of the present invention. It is an equivalent circuit diagram of the memory cell of the SGT-DRAM of the present invention. It is a top view which shows the memory cell array of SGT-DRAM of this invention. It is sectional drawing which shows the memory cell array of SGT-DRAM of this invention. It is sectional drawing which shows the memory cell array of SGT-DRAM of this invention. It is sectional drawing which shows the memory cell array of SGT-DRAM of this invention. It is sectional drawing which shows the memory cell array of SGT-DRAM of this invention. It is sectional drawing which shows the memory cell array of SGT-DRAM of this invention.
  • FIG. 3 is an equivalent circuit diagram of a memory cell array and peripheral circuits of the SGT-DRAM of the present invention. It is an equivalent circuit diagram of the memory cell of the SGT-DRAM of the present invention. It is a top view which shows the memory cell array of SGT-DRAM of this invention. It is sectional drawing which shows the memory cell array of SGT-DRAM of this invention. It is sectional drawing which shows the memory cell array of SGT-DRAM of this invention.
  • 600 Bulk silicon substrates 101, 201, 301, 401: Embedded oxide film 601: STI 102, 602: linear silicon layer 102a: planar silicon layer 103, 603: lower diffusion layers 104, 204, 304, 404, 504, 604: columnar silicon layers 124, 224, 324, 624 for select transistors: backing transistors Columnar silicon layers 105, 205, 305, 405, 505, 605: Columnar silicon layer upper diffusion layers 107, 207, 307, 407, 507, 607: Gate insulating films 108, 208, 308, 408, 508, 608, 701 : Gate electrodes 108a, 208a, 308a, 408a, 508a, 608a: Memory cell portion word lines 128a, 228a, 328a, 628a,: Backing cell portion word lines 108b: Gate conductive films 109, 309, 409, 509, 609: Capacitance contacts 129, 329 429, 5

Abstract

　縦型トランジスタであるＳＧＴを用いて構成される４Ｆ2メモリセルにおいては、ビット線が柱状シリコン層下部の拡散層により形成されるため高抵抗であり、メモリの動作速度が遅くなる問題点がある。 　本発明によれば、縦型トランジスタであるＳＧＴを用いて構成される４Ｆ2メモリセルにおいて、メモリセルと同様の構造を持つビット線裏打ち用セルをメモリセルアレイ内に挿入し、ビット線裏打ち用セルにおいて拡散層により形成される第１のビット線と第１のビット線より低抵抗な第２のビット線を裏打ちすることにより、メモリセルアレイの面積の増大を抑えつつ、ビット線を低抵抗化することを特徴とする半導体記憶装置が提供される。

Description

半導体記憶装置
　本発明は半導体記憶装置及びその製造方法に関する。
　ＬＳＩの高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（特許文献１：特開平２－１８８９６６）。ＳＧＴにおいてはドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
　ＳＧＴを用いてＤＲＡＭを形成する場合、クロスポイント型のメモリセルアレイを構成することができるため、理論的には４Ｆ2のセルサイズを実現することができる。したがって、６Ｆ2または８Ｆ2のセルサイズを持つ従来のプレーナー型トランジスタを用いたＤＲＡＭに比べて大幅にセルサイズを縮小することが可能である。このため、ＳＧＴを用いたＤＲＡＭ（以下、ＳＧＴ－ＤＲＡＭと示す）は高集積化が最重要課題であるＤＲＡＭやキャッシュ用メモリの大容量化が必要とされるＣＰＵ等の混載メモリとして非常に有望である。特許文献１及び特許文献２にＳＧＴ－ＤＲＡＭの従来例が示されている。以下にこれらの従来例について説明する。
　特許文献１のＳＧＴ－ＤＲＡＭを図６０の（ａ）平面図及び（ｂ）鳥瞰図を用いて説明する。図６０（ａ）の平面図を参照すると、ワード線７０１とビット線７０２の交点上に柱状シリコン層７０３が形成され、この柱状シリコン層を用いて選択トランジスタＱｍ７が形成される。また、選択トランジスタの上部に容量素子Ｃｍ７が形成される。したがって、ビット線とワード線との交点にメモリセルが存在し、クロスポイント型セルを構成している。図６０（ｂ）の鳥瞰図を参照すると、ビット線はＮ＋拡散層７０２によって形成され、ワード線７０１はポリシリコンによって形成される。柱状シリコン層７０３はワード線の上部から形成されたコンタクトホールの中にゲート絶縁膜及びシリコン膜をエピタキシャル成長させることによって形成され、選択トランジスタＱｍ７を構成する。また、選択トランジスタＱｍ７の上部には従来のスタック型ＤＲＡＭと同様の容量素子Ｃｍ７が形成される。この従来例においては、メモリセル面積は４Ｆ2と小さいが、以下のような問題点がある。ビット線はＮ＋拡散層７０２により形成されているため、従来の６Ｆ2及び８Ｆ2のセルサイズを持つＤＲＡＭで一般的に使用されているタングステン等の金属膜に比べると非常に高抵抗である。特にこのＳＧＴ－ＤＲＡＭにおいて４Ｆ2のセルサイズを実現するためには、ビット線は最小寸法（Ｆ）で形成されなくてはならないため、微細化が進むにつれてビット線抵抗の増加によるＤＲＡＭ動作速度の低下が大きくなり、今後要求されるＤＲＡＭの動作速度を達成することは困難になる。
　この問題点について考慮されたＳＧＴ－ＤＲＡＭが特許文献２に示されている。特許文献２のＳＧＴ－ＤＲＡＭを図６１の（ａ）平面図及び（ｂ）断面図を用いて説明する。図６１（ａ）の平面図及び（ｂ）の断面図を参照すると、このＤＲＡＭセルにおいては容量コンタクト８０５が柱状シリコン層８０３の上部から横に引き出されているため、セルサイズは特許文献１より大きく、８Ｆ2程度になる。しかし、ビット線８０２はタングステンポリサイド（タングステンシリサイドとポリシリコンの積層膜）によって形成することができるのでＮ＋拡散層より低抵抗であり、特許文献１におけるビット線抵抗の増加に起因するＤＲＡＭ動作速度低下を抑制することが可能である。
　しかし、この従来例においては以下のような問題点がある。特許文献１と同様に、柱状シリコン層８０３はゲート電極の上部にコンタクトホールを形成し、コンタクトホールの中にタングステンポリサイドであるビット線からシリコンを成長させることにより形成される。このシリコンはトランジスタ形成用の熱処理後にポリシリコンになるため、柱状シリコン層にシリコンのグレイン境界などの欠陥が多数生じる。ＤＲＡＭの歩留まりはトランジスタの欠陥によって生じる接合リークに非常な敏感なため、上記の製造方法においては、十分な歩留まりを確保するのは困難である。したがって、特許文献２のＳＧＴ－ＤＲＡＭにおいては、ビット線は低抵抗化することができるが、十分な歩留まりを確保するのが難しいため、実用化することは困難である。
　上記のようなビット線の高抵抗化に対する手段として、ビット線に接続されるメモリセル数を減らして、ビット線の長さを縮小することが考えられる。現在使用されているプレーナー型トランジスタを用いたＤＲＡＭにおいては、ビット線は低抵抗な金属膜で形成され、通常１本のビット線に２５６個や５１２個程度のメモリセルが接続される。例えば、一本のビット線に接続されるメモリセルを３２個や６４個程度に減らすことができれば、高抵抗なビット線を用いても動作速度の低下を抑えることは可能である。しかし、ビット線に接続されるメモリセルの数を減らしてＤＲＡＭセルアレイのサイズを小さくすると、周辺回路や余分な面積が増えるため、チップ面積が大幅に増大してしまう。
特開平７－９９３１１号公報 特開平７－２４４４１４号公報
　上記の問題点より、ＳＧＴ－ＤＲＡＭを実用化させるためには、メモリセルサイズが４Ｆ2程度に小さく、ビット線が低抵抗であり、なおかつ十分な歩留まりを確保できるメモリセル構造を実現することが必須である。
　ビット線を低抵抗化するための手段として、第１に特許文献２のようにビット線に低抵抗な材料を使用する方法と、第２にビット線を低抵抗な配線層によって裏打ちすることによって実質的に低抵抗化する方法がある。本発明においては、ビット線を低抵抗化するための方法として、第２のビット線を低抵抗な配線層によって裏打ちする方法を用いている。
　本発明においては、拡散層により形成される高抵抗なビット線をメモリセルアレイ内でより低抵抗な配線層で裏打ちすることにより実質的に低抵抗化し、なおかつ余分な面積の増加を最小限に抑えたメモリセル構造を提供する。
　本発明の第１の態様に係る半導体記憶装置は、ドレイン、ゲート、ソースが柱状シリコン層の垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造を有する縦型トランジスタを用いて構成された半導体記憶装置であって、メモリセルアレイ部においては、第１の層により構成されセンスアンプに接続される第１のビット線、及び、前記第１の層とは別の層により構成され前記センスアンプに接続される第２のビット線であって前記第１のビット線より低抵抗な第２のビット線が形成され、第１のビット線上には前記縦型トランジスタが一列に形成され、前記縦型トランジスタのゲート電極は前記第１のビット線と垂直方向に配線されるワード線を形成しており、前記縦型トランジスタは、メモリセルを選択するための第１のトランジスタ及び前記第１のビット線と前記第２のビット線とを接続するための第２のトランジスタを含み、メモリ動作中は上記第２のトランジスタがオンになっていることにより、前記第１のビット線は前記第２のビット線により裏打ちされ、前記第１のビット線及び前記第２のビット線が実質的に低抵抗なビット線を形成していることを特徴とする。
　本発明の第２の態様に係る半導体記憶装置は、上記第１の態様において、前記第１のトランジスタ及び第２のトランジスタが同一の構造及びレイアウトを持つことを特徴とする。
　本発明の第３の態様に係る半導体記憶装置は、上記第１の態様又は第２の態様において、前記半導体装置のメモリセルアレイが、ワード線とビット線が互いに直交するように構成され、ワード線とビット線との交点にメモリセルが形成されるクロスポイント型セルアレイであることを特徴とする。
　本発明の第４の態様に係る半導体記憶装置は、上記第１の態様乃至第３の態様のいずれかにおいて、前記半導体装置のメモリセルが１個の第１のトランジスタ及び１個の容量素子を含むダイナミックメモリであることを特徴とする。
　本発明の第５の態様に係る半導体記憶装置は、上記第１の態様乃至第４の態様のいずれかにおいて、前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子より下層に形成された第２のビット線に接続されており、第２のビット線の間に第１のコンタクトが第２のビット線と接触しないように形成されていることを特徴とする。
　本発明の第６の態様に係る半導体記憶装置は、上記第５の態様において、前記第２のトランジスタ上にはメモリセルアレイ内における容量素子の規則性を保持するために、実質的には使用されないダミーの容量素子が形成されていることを特徴とする。
　本発明の第７の態様に係る半導体記憶装置は、上記第１の態様乃至第４の態様のいずれかにおいて、前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子の電極に形成されたコンタクトホールを通って容量素子の上部に引き出され、容量素子の上層に形成される配線層よりなる第２のビット線と接続されることを特徴とする。
　本発明の第８の態様に係る半導体記憶装置は、上記第１の態様において、第１のビット線と第２のビット線とは第２のトランジスタではなく、全体が拡散層より構成され周囲にゲート電極が形成されていない柱状半導体層により接続されていることを特徴とする。
　本発明の第９の態様に係る半導体記憶装置は、上記第１の態様において、第１のビット線と第２のビット線とが、第２のトランジスタではなく、コンタクトによって直接接続されていることを特徴とする。
　本発明の第１０の態様に係る半導体記憶装置は、上記第１の態様において、前記第１の層がバルクシリコン基板上に形成されることを特徴とする。
　本発明においては、上記の課題を解決する手段として、ビット線上に接続される１６個や３２個のメモリセルごとに、メモリセルアレイ内に裏打ち用セルを挿入して、裏打ち用セルにおいてＮ＋拡散層により形成される高抵抗なビット線をより低抵抗なビット線で裏打ちすることによって実質的なビット線抵抗を低減している。しかし、上記のような裏打ち用セルを用いる場合において、裏打ち用セルのレイアウトがメモリセルアレイ内の通常のメモリセルと異なるレイアウトや構造であると、リソグラフィーやエッチングによる寸法や形状の変動の影響によって、裏打ち用セルに隣接するメモリセルの特性がそれ以外のメモリセルの特性から変動してしまうことが懸念される。したがって、裏打ち用セルは、通常のメモリセルと極力同じレイアウト及び構造を持つことが望ましい。本発明においては、通常のメモリセルと極力同じレイアウト及び構造を持つ裏打ち用セルを形成することによって、隣接するメモリセルの特性に影響を与えずに、実質的なビット線抵抗を低減するメモリセル構造を提案する。
　本実施例においては、裏打ち用セル部の選択トランジスタ及び容量素子のレイアウト及び構造が通常のメモリセルと同一であるため、裏打ち用セル部に隣接するメモリセルの特性が裏打ち用セル部を形成することによる特性変動などの影響を受けないＳＧＴ－ＤＲＡＭについて示す。
　図１に従来のクロスポイント型ＳＧＴ－ＤＲＡＭのメモリセルアレイ及び一部の周辺回路の等価回路を示す。メモリセルはすべてのビット線ＢＬ及びワード線ＷＬの交点に形成されている。ビット線は周辺回路であるセンスアンプＳＡに接続され、ワード線は周辺回路であるワードドライバーＷＤに接続される。図２にビット線ＢＬとワード線ＷＬの交点に形成されるメモリセルの等価回路を示す。通常のメモリセルＭＣは電荷を蓄積する１個の容量素子Ｃｍと電荷を転送する選択トランジスタＱｍよりなる。容量素子Ｃｍに電荷が蓄積されることでデータが記憶され、容量素子Ｃｍに記憶されたデータは、選択トランジスタＱｍのゲート電極であるワード線ＷＬがオンされることでビット線ＢＬに読み出され、読み出された信号はビット線に接続されたセンスアンプにより増幅される。
　図３に本実施例におけるＳＧＴ－ＤＲＡＭのメモリセルアレイ及び一部の周辺回路の等価回路を示す。この等価回路においては、高抵抗なＮ＋拡散層により形成されるビット線ＢＬａ１が、金属等により形成された低抵抗なビット線ＢＬｂ１により裏打ちされているため、実質的にビット線が低抵抗化される。ビット線はメモリセルアレイ内の裏打ち用セル部ＤＡ１に形成される裏打ち用セルにより裏打ちされる。
　図４に本実施例における通常のメモリセルＭＣ１及び裏打ち用セルＤＣ１の等価回路を示す。通常のメモリセルＭＣ１は電荷を蓄積する１個の容量素子Ｃｍ１と電荷を転送する選択トランジスタＱｍ１よりなる。動作は図２の場合と同様である。裏打ち用セルＤＣ１はＮ＋拡散層により形成される高抵抗なビット線ＢＬａ１と低抵抗なビット線ＢＬｂ１とを接続する裏打ち用トランジスタＱｄ１よりなる。裏打ち用トランジスタＱｄ１のワード線ＤＷＬ１にはメモリ動作時には特定の電圧が印加され、メモリ動作時にはトランジスタＱｄ１はオンになっている。このため、裏打ち用トランジスタＱｄ１を通って高抵抗ビット線ＢＬａ１と低抵抗ビット線ＢＬｂ１は接続されるため、ビット線は実質的に低抵抗化される。
　図５に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ち用セル部ＤＡ１が示されている。また、図６に図５の平面図における通常のメモリセル部及び裏打ち用セル部を横切る切断面であるＡ－Ａ'の断面構造、図７に通常のメモリセル部であるＢ－Ｂ'における断面構造、図８に裏打ち用セル部であるＣ－Ｃ'における断面構造を示す。
　まず図５及び図６を参照してメモリセルの平面図について説明する。埋め込み酸化膜１０１上には下部拡散層１０３よりなる高抵抗なビット線ＢＬａ１が横方向に配線される。
　通常のメモリセル部においては、下部拡散層１０３上にはメモリセルにアクセスするための選択トランジスタＱｍ１が形成される。選択トランジスタＱｍ１を構成する柱状シリコン層１０４の周囲にはゲート絶縁膜１０７及びゲート電極１０８が形成され、ゲート電極から延在するゲート配線１０８ａよりなるワード線ＷＬ１が縦方向に配線される。選択トランジスタＱｍ１を構成する柱状シリコン層１０４の上部には容量コンタクト１０９が形成され、容量コンタクト１０９は容量素子Ｃｍ１に接続される。
　裏打ち用セル部ＤＡ１においては、下部拡散層１０３上に裏打ち用トランジスタＱｄ１が形成される。裏打ち用トランジスタＱｄ１を構成する柱状シリコン層１２４の周囲にはゲート絶縁膜１０７及びゲート電極１０８が形成され、ゲート電極から延在するゲート配線１２８ａによりなる裏打ち用ワード線ＤＷＬ１が縦方向に配線される。裏打ち用トランジスタＱｄ１を形成する柱状シリコン層１２４の上部にはビット線コンタクト１２９が形成され、ビット線コンタクト１２９は金属膜で形成される低抵抗なビット線１１３ＢＬｂ１に接続される。なお低抵抗なビット線ＢＬｂ１は通常のメモリセル部に形成される容量コンタクト１０９を避けるように横方向に配線される。このように、裏打ち用トランジスタＱｄ１を経由して、下部拡散層１０３よりなる高抵抗なビット線ＢＬａ１は低抵抗なビット線ＢＬｂ１によって裏打ちされる。
　裏打ち用セル部においては、トランジスタ及び容量素子のレイアウト及び構造は通常のメモリセルと全く同じであるので、裏打ち用セルを形成することによる隣接するメモリセルの選択トランジスタや容量素子の特性変動は発生しない。よって、裏打ち用セル面積のみの最低限の面積追加でビット線を裏打ちして低抵抗化することができる。
　続いて、図６、図７、及び図８を参照して、断面構造について説明する。
　埋め込み酸化膜１０１上に高抵抗なビット線ＢＬａ１である下部拡散層（第１の層）１０３が形成される。図６及び図７に示された通常のメモリセル部においては、下部拡散層１０３上にはメモリセルにアクセスするための選択トランジスタＱｍ１が形成される。選択トランジスタＱｍ１を構成する柱状シリコン層１０４の周囲にはゲート絶縁膜１０７及びゲート電極１０８が形成され、ゲート電極から延在するゲート配線１０８ａによりワード線ＷＬが形成される。選択トランジスタＱｍ１を構成する柱状シリコン層１０４の上部には上部拡散層１０５が形成され、上部拡散層上には容量コンタクト１０９が形成される。また、容量コンタクト１０９は容量素子Ｃｍ１に接続される。容量素子Ｃｍ１は下部電極１１０、容量絶縁膜１１１、及び上部電極１１２により構成される。
　図６及び図８に示された裏打ち用セル部ＤＡ１においては、下部拡散層１０３上に裏打ち用トランジスタＱｄ１が形成される。裏打ち用トランジスタＱｄ１を構成する柱状シリコン層１２４の周囲にはゲート絶縁膜１０７及びゲート電極１０８が形成され、ゲート電極から延在するゲート配線１２８ａにより裏打ち用ワード線ＤＷＬ１が形成される。裏打ち用トランジスタＱｄ１を形成する柱状シリコン層１２４の上部には上部拡散層１０５が形成され、上部拡散層１０５の上部にはビット線コンタクト１２９が形成される。また、ビット線コンタクト１２９は金属膜（第２の層）で形成される低抵抗なビット線１１３ＢＬｂ１に接続される。ビット線上には容量素子のレイアウトの規則性を保つために、ダミーの容量素子Ｃｄ１が形成される。
　以下に本実施例を製造するための製造方法の一例を図９～図２２を参照して説明する。各図において（ａ）はメモリセルアレイの平面図、（ｂ）はセルアレイ内の通常のメモリセル部及び裏打ち用セル部を横切る切断面Ａ－Ａ'における断面図、（ｃ）はメモリセルアレイ内の通常のメモリセル部であるＢ－Ｂ’における断面図である。
　図９に示されるように、埋め込み酸化膜１０１上にＳＯＩ層が膜厚２００ｎｍ程度形成されたＳＯＩ基板を用いる。ＳＯＩ層上にシリコン窒化膜のマスク層１２０を成膜して、選択トランジスタ用柱状シリコン層１０４及び裏打ち部柱状シリコン層１２４をリソグラフィーによるパターニング及びエッチングすることにより形成する。なお、選択トランジスタ用柱状シリコン層１０４及び裏打ち部の柱状シリコン層１２４は全く同じレイアウト及び構造にて形成される。エッチング後に、柱状半導体底部に平面状シリコン層１０２ａが５０ｎｍ程度の膜厚で形成されるようにする。
　図１０に示されるように、平面状シリコン層１０２ａをエッチングにより分離して、ライン状シリコン層１０２を形成する。
　図１１に示されるように、イオン注入等により平面状シリコン層１０２に不純物を注入し、高抵抗なビット線ＢＬａ１であるＮ＋下部拡散層１０３を形成する。このときに、不純物は埋め込み酸化膜１０１まで到達し、さらに不純物は柱状シリコン層の底部を覆うように分布するように注入条件を調整することが好ましい。また、シリコン窒化膜１２０により柱状シリコン層上部には不純物が導入されないようにする。
　図１２に示されるように、ゲート絶縁膜１０７を成膜後、ゲート導電膜１０８ｂを柱状シリコン層間を埋め込むまで成膜する。
　図１３に示されるように、ＣＭＰによりゲート導電膜１０８ｂ、柱状シリコン層上部のゲート絶縁膜１０７を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部のシリコン窒化膜マスク１２０をＣＭＰのストッパーとして使用する。シリコン窒化膜マスク１２０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。
　図１４に示されるように、ゲート長を決定するために、ゲート導電膜１０８ｂをエッチバックして、柱状シリコン層側壁のゲート電極を形成する。このとき、シリコン窒化膜マスクの膜減りを最小限に抑えるために、シリコン窒化膜マスク１２０に対して選択比の高いエッチング条件を使用する。
　図１５に示されるように、シリコン窒化膜を成膜して、エッチバックすることにより、ゲートの上部にシリコン窒化膜サイドウォール１１５を形成する。シリコン窒化膜サイドウォール１１５の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚及びエッチバック量を調整して、最終的なシリコン窒化膜サイドウォール膜厚を調整する。
　図１６に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりワード線などのゲート配線パターンをレジスト１１６により形成する。
　図１７に示されるように、レジスト１１６をマスクとして、ゲート導電膜及びゲート絶縁膜エッチングし、ゲート電極１０８及びゲート配線（１０８ａ、１２８ａ）を形成する。
　図１８に示されるように、柱状シリコン層上部のシリコン窒化膜１２０及びシリコン窒化膜サイドウォール１１５をウェットエッチまたはドライエッチにより除去する。
　図１９に示されるように、不純物注入等により柱状シリコン層の上部にＰやＡｓなどの不純物を導入し、Ｎ＋下部拡散層１０５を形成する。
　図２０に示されるように、層間膜であるシリコン酸化膜を成膜し、裏打ち用柱状シリコン層１２４の上部にビット線コンタクト１２９を形成する。
　図２１に示されるように、金属膜よりなる低抵抗なビット線材料を成膜し、リソグラフィー及びエッチングによりビット線１１３を形成する。ビット線１１３はビット線コンタクト１２９に接続され、次工程で形成される容量コンタクトと接触しないように、容量コンタクト間に形成される。
　図２２に示されるように、層間絶縁膜であるシリコン酸化膜を成膜後、容量コンタクト１０９を、通常のメモリセルの柱状シリコン層１０４上部に形成する。
　図２３に示されるように、従来のスタック型ＤＲＡＭに用いられているのと同様な方法で、下部電極１１０及び絶縁膜１１１、上部電極１１２よりなる容量素子を形成する。裏打ち部においては、メモリセルアレイ内の容量素子の規則性を保つために、ダミーの容量素子を形成しておく。
　上記のように本実施例においては、裏打ち用セル部においても柱状シリコン層及び容量素子のレイアウトは通常のメモリセル部と全く同じである。このため、裏打ち用セル部に隣接するメモリセルの選択トランジスタ及び容量素子は裏打ち用セル部を形成したことによる影響を全く受けないので、裏打ち用セルの面積のみの最低限の追加面積でビット線を裏打ちして低抵抗化することができる。
　本実施例を用いたＤＲＡＭが安定して動作するためには、実質的なビット線抵抗をセンスアンプの能力から見積もられるビット線抵抗の最大値（Ｒｍａｘ）以下に抑える必要がある。図２４（ａ）に従来構造におけるビット線抵抗、図２４（ｂ）に本実施例を用いた場合のビット線抵抗の模式図を示す。図２４（ｂ）においてはｎ個のメモリセル毎に裏打ちを行っていると仮定すると、ｎ個のメモリセルあたりの高抵抗ビット線（ＢＬａ１）の抵抗値をＲａ＝Ｒａ１＝Ｒａ２＝・・・Ｒａｍ、低抵抗ビット線（ＢＬｂ１）の抵抗値をＲｂ＝Ｒｂ１＝Ｒｂ２・・・Ｒｂｍ、裏打ち用選択トランジスタのオン抵抗をＲｄとしている。また、ビット線あたりに接続されるメモリセルの個数をｍ×ｎ個としている。
　まず、図２４（ａ）に示す従来構造においては、センスアンプ（ＳＡ）から見た最も遠いメモリセルまでのビット線抵抗はｍ×Ｒａとなる。通常のＤＲＡＭにおいては、ビット線にはメモリセルが２５６個程度接続されることが多いため、ビット線抵抗ｍ×Ｒａは非常に高抵抗になり、Ｒｍａｘ＞ｍ×Ｒａの関係を満たすにはビット線に接続されるメモリセル数を大幅に減らす必要がある。
　次に、図２４（ｂ）に示す本実施例においては、拡散層により形成される高抵抗ビット線の抵抗Ｒａと金属により形成される低抵抗ビット線の抵抗Ｒｂの間にＲａ≫Ｒｂの関係が成り立つので、容量素子から読み出された電荷は低抵抗ビット線を通ってセンスアンプに到達するため、センスアンプ（ＳＡ）から見た最も遠いメモリセルまでのビット線抵抗は、およそ（ｍ－１）×Ｒｂ＋Ｒｄ＋Ｒａ／２程度となる。この式におけるｍ×Ｒｂ、Ｒｄ及びＲａ／２の値において回路構成として副作用を小さくして調整できるのはＲａであるため、上記の関係式が成り立つためにはＲａの値、つまりｎの値を最適な値に調整する必要がある。ｎの値を大きくすればメモリセルの面積効率は改善するがビット線抵抗は増加し、ｎの値を小さくすればメモリセルの面積効率は悪化するがビット線抵抗は減少する。このため、ｎの値はメモリセルの使用効率とビット線抵抗のトレードオフを考慮して最適化する必要がある。このような最適化の方法は本実施例のみではなく以下に示す他の実施例でも同様である。
　本実施例において、メモリセルアレイの最外周に位置するメモリセルは裏打ち用セルとすることが望ましい。これは、最外周に位置するメモリセルは、レイアウトの不規則性のため、セルアレイ内部のメモリセルとは特性ずれてしまうので、通常はメモリセルとしては使用しない。最外周に位置するメモリセルを裏打ち用セルとして使用することによって、従来はダミーパターンとして配置され、チップ面積の増加要因となっていた最外周のメモリセルを有効に使用することができる。
　実施例１では、高抵抗なビット線はメモリセルアレイ内専用の低抵抗なビット線層を形成することによって裏打ちして低抵抗化しているが、本実施例においては、周辺回路部と共通な第１層配線を用いて、拡散層により形成される高抵抗なビット線を裏打ちするＳＧＴ－メモリセル構造について示す。本実施例においては、メモリセルアレイ内専用のビット線層を形成する必要がないため製造工程数を削減することができる。
　なお、本実施例においては、裏打ち用セルのトランジスタのレイアウトおよび構造は通常のメモリセルと同一であるが、容量素子が裏打ち用セル部に形成されないため、容量素子のレイアウトは裏打ちセル部において不規則になる。このため、裏打ち用セルに隣接するメモリセルの容量素子の特性が他のメモリセルと比べて変動する可能性があるが、裏打ち用セルに隣接するメモリセルの容量素子のレイアウト及び構造を、ＯＰＣ（光学近接補正）の最適化やエッチング条件の調整によって、他のメモリセルと同等に合わせこむことが可能である。
　本実施例メモリセルアレイとメモリセルの等価回路、及び裏打ちによるビット線低抵抗化のメカニズムは実施例１の場合と同様である。
　図２５に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ちセル部ＤＡ２が示されている。また、図２６に図２５の平面図における通常のメモリセル部及び裏打ちセル部を横切る切断面であるＡ－Ａ'の断面構造、図２７に通常のメモリセル部であるＢ－Ｂ'における断面構造、図２８に裏打ち用セル部であるＣ－Ｃ'における断面構造を示す。
　まず図２５及び図２６を参照してメモリセルの平面図について説明する。埋め込み酸化膜２０１上には下部拡散層２０３よりなる高抵抗なビット線ＢＬａ２が横方向に配線される。
　通常のメモリセル部においては、下部拡散層（第１の層）２０３上にはメモリセルにアクセスするための選択トランジスタＱｍ２が形成される。選択トランジスタＱｍ２を構成する柱状シリコン層２０４の周囲にはゲート絶縁膜２０７及びゲート電極２０８が形成され、ゲート電極から延在するゲート配線２０８ａよりなるワード線ＷＬ２が縦方向に配線される。選択トランジスタＱｍ２を構成する柱状シリコン層２０４の上部には第１のコンタクト２０９が形成され、第１のコンタクト２０９は容量素子Ｃｍ２に接続される裏打ち用セル部ＤＡ２においては、下部拡散層２０３上に裏打ち用トランジスタＱｄ２が形成される。裏打ち用トランジスタＱｄ２を構成する柱状シリコン層２２４の周囲にはゲート絶縁膜２０７及びゲート電極２０８が形成され、ゲート電極から延在するゲート配線２２８ａによりなる裏打ち用ワード線ＤＷＬ２が縦方向に配線される。裏打ち用トランジスタＱｄ２を形成する柱状シリコン層２２４の上部には第１のコンタクト２０９が形成され、第１のコンタクト２０９は容量素子の上部電極に形成されるコンタクトホール２１６内に形成される第２のコンタクト２１５に接続され、第２のコンタクトは第１層配線（第２の層）で形成される低抵抗なビット線２１３ＢＬｂ２に接続される。上記のように、裏打ち用トランジスタＱｄ２を経由して、Ｎ＋拡散層２０３よりなる高抵抗なビット線ＢＬａ２は第１層配線により形成される低抵抗なビット線ＢＬｂ２によって裏打ちされる。
　裏打ち用セル部においては、トランジスタのレイアウト及び構造は通常のメモリセルと全く同じであるので、裏打ち用セルを形成することによる隣接するメモリセルの選択トランジスタの特性変動は発生しない。また、容量素子の上部電極２１２にコンタクトホール２１６を形成しなければならないため、裏打ち用セル部に隣接するメモリセルの容量素子のレイアウトは、容量素子のレイアウトが不規則であることによる影響を受ける。しかし、容量素子のレイアウト及び構造をＯＰＣ（光学近接補正）の最適化やエッチング条件の調整によって、合わせこむことが可能である。なお、本実施例においては、低抵抗なビット線は第１層配線２１３により形成されるため、実施例１のようなメモリセル内専用のビット線層を形成する必要がなくなるので、製造工程数を削減することが可能である。
　続いて、図２６、図２７、及び図２８を参照して、断面構造について説明する。
　埋め込み酸化膜２０１上に高抵抗なビット線ＢＬａ２である下部拡散層２０３が形成される。
　図２６及び図２７に示された通常のメモリセル部においては、下部拡散層２０３上にはメモリセルにアクセスするための選択トランジスタＱｍ２が形成される。選択トランジスタＱｍ２を構成する柱状シリコン層２０４の周囲にはゲート絶縁膜２０７及びゲート電極２０８が形成され、ゲート電極から延在するゲート配線２０８ａによりワード線ＷＬが形成される。選択トランジスタＱｍ２を構成する柱状シリコン層２０４の上部には上部拡散層２０５が形成され、上部拡散層上には第１のコンタクト２０９が形成される。また、第１のコンタクト２０９は容量素子Ｃｍ２に接続される。容量素子Ｃｍ２は下部電極２１０、容量絶縁膜２１１、及び上部電極２１２により構成される。
　図２６及び図２８に示された裏打ち用セル部ＤＡ２においては、下部拡散層２０３上に裏打ち用トランジスタＱｄ２が形成される。裏打ち用トランジスタＱｄ２を構成する柱状シリコン層２２４の周囲にはゲート絶縁膜２０７及びゲート電極２０８が形成され、ゲート電極から延在するゲート配線２２８ａにより裏打ち用ワード線ＤＷＬ２が形成される。裏打ち用トランジスタＱｄ２を形成する柱状シリコン層２２４の上部には上部拡散層２０５が形成され、上部拡散層２０５の上部には第１のコンタクト２０９が形成される。また、第１のコンタクト２０９は、容量素子の上部電極２１２に形成されたコンタクトホール２１６を通って、低抵抗なビット線である第１配線層２１３に接続される。
　以下に本実施例を製造するための製造方法の一例を図２９～図３３を参照して説明する。本実施例においては、第１のコンタクト形成までは実施例１と同一の製造工程であるので、実施例１の図２０以降の製造工程について以下に示す。以下の図において、（ａ）はメモリセルアレイの平面図、（ｂ）はセルアレイ内の通常のメモリセル部及び裏打ち用セル部を横切る切断面Ａ－Ａ'における断面図、（ｃ）はメモリセルアレイ内の通常のメモリセル部であるＢ－Ｂ’における断面図である。
　図２９に示されるように、層間膜であるシリコン酸化膜を成膜し、通常のメモリセル部の柱状シリコン層２０４の上部、及び裏打ち用柱状シリコン層２２４の上部に第１のコンタクト２０９を形成する。
　図３０に示されるように、従来のスタック型ＤＲＡＭに用いられているのと同様な方法で、下部電極２１０および絶縁膜２１１、上部電極２１２よりなる容量素子Ｃｍ２を形成する。裏打ち部の柱状シリコン層２２４上には容量素子Ｃｍ２は形成しない。
　図３１に示されるように、裏打ち部の柱状シリコン層上の上部電極上にコンタクトホール２１６を形成する。
　図３２に示されるように、裏打ち部柱状シリコン層上に第２のコンタクト２１５を上部電極に形成されたコンタクトホール２１６を貫通するように形成する。
　図３３に示されるように、第２のコンタクト上２１５に低抵抗なビット線である第１配線層２１３を形成する。
　本実施例においては、ビット線の裏打ちをトランジスタではなく、高濃度のＮ＋拡散層で形成された柱状シリコン層によって行っているＳＧＴ－ＤＲＡＭの構造について示す。
　本実施例においては、周囲のゲート電極及びゲート絶縁膜がエッチングによって除去され高濃度に不純物がドープされた柱状シリコン層を用いてビット線は裏打ちされる。このため、トランジスタを用いて裏打ちされる実施例１と実施例２の場合より低い抵抗で高抵抗なビット線と低抵抗なビット線を接続することができる。
　図３４に本実施例におけるＳＧＴ－ＤＲＡＭのメモリセルアレイ及び一部の周辺回路の等価回路を示す。この等価回路においては、高抵抗なＮ＋拡散層により形成されるビット線ＢＬａ３が、より低抵抗なビット線ＢＬｂ３により裏打ちされているため、実質的にビット線が低抵抗化される。ビット線はメモリセルアレイ内の裏打ち用セル部ＤＡ３に形成される裏打ち用セルにより裏打ちされる。
　図３５に本実施例における通常のメモリセルＭＣ３及び裏打ち用セルＤＣ３の等価回路を示す。通常のメモリセルＭＣ３は電荷を蓄積する１個の容量素子Ｃｍ３と電荷を転送する選択トランジスタＱｍ３よりなる。動作は図２の場合と同様である。裏打ち用セルＤＣ３はＮ＋拡散層により形成される高抵抗なビット線ＢＬａ３と低抵抗なビット線ＢＬｂ３とを接続する高濃度な不純物でドープされた柱状シリコン層Ｑｄ３よりなる。これまでの実施例と異なり、裏打ち用トランジスタのワード線は必要ないため、回路構成を簡略化することができる。
　図３６に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ちセル部ＤＡ３が示されている。また、図３７に図３８の平面図における通常のメモリセル部及び裏打ち用セル部を横切る切断面であるＡ－Ａ'の断面構造、図３８に通常のメモリセル部であるＢ－Ｂ'における断面構造、図３９に裏打ち用セル部であるＣ－Ｃ'における断面構造を示す。
　まず図３６及び図３７を参照してメモリセルの平面図について説明する。埋め込み酸化膜３０１上には下部拡散層３０３よりなる高抵抗なビット線ＢＬａ３が横方向に配線される。
　通常のメモリセル部においては、下部拡散層３０３上にはメモリセルにアクセスするための選択トランジスタＱｍ３が形成される。選択トランジスタＱｍ３を構成する柱状シリコン層３０４の周囲にはゲート絶縁膜３０７及びゲート電極３０８が形成され、ゲート電極から延在するゲート配線３０８ａよりなるワード線ＷＬ３が縦方向に配線される。選択トランジスタＱｍ３を構成する柱状シリコン層３０４の上部には容量コンタクト３０９が形成され、容量コンタクト３０９は容量素子Ｃｍ３に接続される。
　裏打ち用セル部ＤＡ３においては、下部拡散層３０３上に裏打ち用柱状シリコン層Ｑｄ３が形成される。裏打ち用柱状シリコン層Ｑｄ３の周囲に形成されたゲート絶縁膜及びゲート電極はエッチングによって除去され、柱状シリコン層Ｑｄ３全体が高濃度なＮ＋不純物によりドープされている。裏打ち用柱状シリコン層Ｑｄ３の上部にはビット線コンタクト３２９が形成され、ビット線コンタクト３２９は金属膜で形成される低抵抗ビット線３１３ＢＬｂ３に接続される。上記のように、裏打ち用柱状シリコン層Ｑｄ３を経由して、Ｎ＋拡散層３０３よりなる高抵抗なビット線ＢＬａ３は低抵抗なビット線ＢＬｂ３によって裏打ちされるため、実施例１及び実施例２のようにトランジスタによって接続される場合よりも裏打ちのための接続部の抵抗を下げることができる。
　裏打ち用セル部においては、柱状シリコン層及び容量素子のレイアウト及び構造は通常のメモリセルと全く同じであるので、裏打ち用セルを形成することによる隣接するメモリセルの選択トランジスタや容量素子の特性変動は発生しない。
　続いて、図３７、図３８、及び図３９を参照して、断面構造について説明する。
　埋め込み酸化膜３０１上に高抵抗なビット線ＢＬａ３である下部拡散層３０３が形成される。
　図３７及び図３８に示された通常のメモリセル部においては、下部拡散層（第１の層）３０３上にはメモリセルにアクセスするための選択トランジスタＱｍ３が形成される。選択トランジスタＱｍ３を構成する柱状シリコン層３０４の周囲にはゲート絶縁膜３０７及びゲート電極３０８が形成され、ゲート電極から延在するゲート配線３０８ａによりワード線ＷＬ３が形成される。選択トランジスタＱｍ３を構成する柱状シリコン層３０４の上部には上部拡散層３０５が形成され、上部拡散層上には容量コンタクト３０９が形成される。また、容量コンタクト３０９は容量素子Ｃｍ３に接続される。容量素子Ｃｍ３は下部電極３１０、容量絶縁膜３１１、及び上部電極３１２により構成される。
　図３７及び図３９に示された裏打ち用セル部ＤＡ３においては、下部拡散層３０３上に裏打ち用柱状シリコン層Ｑｄ３が形成される。裏打ち用柱状シリコン層Ｑｄ３の周囲のゲート絶縁膜及びゲート電極はエッチングによって除去され、柱状シリコン層Ｑｄ３の全体が高濃度なＮ＋不純物によりドープされている。柱状シリコン層３２４の上部にはビット線コンタクト３２９が形成され、ビット線コンタクト３２９は金属膜（第２の層）で形成される低抵抗ビット線３１３ＢＬｂ３に接続される。ビット線上には容量素子のレイアウトの規則性を保つために、ダミーの容量素子Ｃｄ３が形成される。
　以下に本実施例を製造するための製造方法の一例を図４０、図４１を参照して説明する。本実施例においては、ゲート電極及びゲート配線形成工程までは実施例１と同一の製造工程であるので、図１８以降の製造工程について以下に示す。各図において（ａ）はメモリセルアレイの平面図、（ｂ）はセルアレイ内の通常のメモリセル部及び裏打ち用セル部を横切る切断面Ａ－Ａ'における断面図、（ｃ）はセルアレイ内の通常のメモリセル部であるＢ－Ｂ’における断面図である。
　図４０に示されるように、ゲート電極及びゲート配線形成後、裏打ち用柱状シリサイド部のみをレジストで覆い、ドライエッチングにより柱状シリコン層３２４の周囲に形成されるゲート電極及びゲート配線を除去する。
　図４１に示されるように、通常のメモリセルでは不純物注入等により柱状シリコン層にＰやＡｓなどの不純物を導入し、Ｎ＋下部拡散層３０５を形成する。裏打ち用柱状シリコン層３２４については、全体が高濃度のＮ＋不純物でドープされるように、必要であれば追加注入を行う。
　以降の工程については、実施例１と同一である。
　上記のように、本実施例においても実施例１と同様に、裏打ち用セル部においても柱状シリコン層及び容量素子のレイアウトは通常のメモリセル部と全く同じである。このため、裏打ち用セル部に隣接するメモリセルの選択トランジスタ及び容量素子は裏打ち用セル部を形成したことによる影響を全く受けないので、メモリセルアレイ内において不必要な面積の増加なしでビット線の裏打ちによる低抵抗化を実現することができる。
　また、本実施例においては、高抵抗なビット線３０３及び低抵抗なビット線３１３が、高濃度なＮ＋拡散層により形成される柱状シリコン層で接続されるため、実施例１や実施例２の場合より低い抵抗でビット線の裏打ちが可能である。
　さらに、実施例１や実施例２においては裏打ち用トランジスタ用のワード線ＤＷＬ１に常に一定電圧を印加しておく必要があったが、本実施例においては必要ないため、周辺回路構成を簡略化することができる。
　本実施例において、メモリセルアレイの最外周に位置するメモリセルは裏打ち用セルとすることが望ましい。これは、最外周に位置するメモリセルは、レイアウトの不規則性のため、セルアレイ内部のメモリセルとは特性ずれてしまうので、通常はメモリセルとしては使用しない。最外周に位置するメモリセルを裏打ち用セルとして使用することによって、従来はダミーパターンとして配置され、チップ面積の増加要因となっていた最外周のメモリセルを有効に使用することができる。
　本実施例においては、ビット線の裏打ちをコンタクトで行っている場合の構造について示す。
　本実施例においては、裏打ち用セル部には柱状シリコン層は形成されないため、裏打ち用セル部に隣接する通常のメモリセルの特性は変動することが予想される。しかし、ＯＰＣによるレイアウト補正やエッチング条件の最適化によって特性の変動を抑制することができれば、非常に容易に、しかも低抵抗でビット線を裏打ちすることが可能である。なお、本実施例の等価回路は実施例３と同様である。
　図４２に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ちセル部ＤＡ４が示されている。また、図４３に図４２の平面図における通常のメモリセル部及び裏打ち用セル部を横切る切断面であるＡ－Ａ'の断面構造、図４４に通常のメモリセル部であるＢ－Ｂ'における断面構造、図４５に裏打ち用セル部であるＣ－Ｃ'における断面構造を示す。
　まず図４２及び図４３を参照してメモリセルの平面図について説明する。埋め込み酸化膜４０１上には下部拡散層４０３よりなる高抵抗なビット線ＢＬａ４が横方向に配線される。
　通常のメモリセル部においては、下部拡散層４０３上にはメモリセルにアクセスするための選択トランジスタＱｍ４が形成される。選択トランジスタＱｍ４を構成する柱状シリコン層４０４の周囲にはゲート絶縁膜４０７及びゲート電極４０８が形成され、ゲート電極から延在するゲート配線４０８ａよりなるワード線ＷＬ４が縦方向に配線される。選択トランジスタＱｍ４を構成する柱状シリコン層４０４の上部には容量コンタクト４０９が形成され、容量コンタクト４０９は容量素子Ｃｍ４に接続される。
　裏打ち用セル部ＤＡ４においては、下部拡散層４０３上に裏打ち用柱状シリコン層は形成されずに、ビット線コンタクト４２９が直接下部拡散層４０３に接続され、ビット線コンタクト４２９によって下部拡散層４０３と金属膜で形成される低抵抗ビット線４１３ＢＬｂ４とが接続される。上記のように、裏打ちの接続部はタングステンなどの金属膜で形成されるビット線コンタクト４２９によって形成されるため、低抵抗でビット線裏打ちの接続部を形成することができる。
　本実施例の裏打ち用セル部においては、柱状シリコン層のレイアウトは裏打ちセル部において不規則になるので、隣接するメモリセルの選択トランジスタ特性に影響を与える可能性がある。しかし、ＯＰＣによるレイアウト補正やエッチング条件の最適化によって特性の変動を抑制することができれば、非常に容易に、しかも低抵抗でビット線を裏打ちすることが可能である。
　続いて、図４３、図４４、及び図４５を参照して、断面構造について説明する。
　埋め込み酸化膜４０１上に高抵抗なビット線ＢＬａ４である下部拡散層（第１の層）４０３が形成される。
　図４３及び図４４に示された通常のメモリセル部においては、下部拡散層４０３上にはメモリセルにアクセスするための選択トランジスタＱｍ４が形成される。選択トランジスタＱｍ４を構成する柱状シリコン層４０４の周囲にはゲート絶縁膜４０７及びゲート電極４０８が形成され、ゲート電極から延在するゲート配線４０８ａによりワード線ＷＬ４が形成される。選択トランジスタＱｍ４を構成する柱状シリコン層４０４の上部には上部拡散層４０５が形成され、上部拡散層上には容量コンタクト４０９が形成される。また、容量コンタクト４０９は容量素子Ｃｍ４に接続される。容量素子Ｃｍ４は下部電極４１０、容量絶縁膜４１１、及び上部電極４１２により構成される。
　図４３及び図４５に示された裏打ち用セル部ＤＡ４においては、下部拡散層４０３上にはビット線コンタクト４２９が直接形成され、ビット線コンタクト４２９は金属膜（第２の層）で形成される低抵抗ビット線４１３ＢＬｂ４に接続される。低抵抗ビット線４１３上には容量素子のレイアウトの規則性を保つために、ダミーの容量素子Ｃｄ４が形成される。
　なお、本実施例の製造方法は実施例１と同一である。
　本実施例においては、高抵抗なビット線４０３及び低抵抗なビット線４１３が、低抵抗なビット線コンタクトによって裏打ちされるため、非常に低抵抗でビット線の裏打ちが可能である。さらに、実施例１や実施例２においては裏打ち用トランジスタ用のワード線ＤＷＬに常に一定電圧を印加しておく必要があったが、本実施例においては必要ないため、周辺回路構成を簡略化することができる。
　なお、裏打ち用セル部ＤＡ４に隣接するセルの特性変動をＯＰＣやエッチング条件の調整だけでは抑制できない場合には、例えば、隣接するセルにおける容量コンタクトを削除するなどによって、実際には機能しないダミーセルにすることができる。
　本実施例においては、実施の形態４と同様にビット線の裏打ちをコンタクトで行っている場合の構造について示す。
　実施の形態４においては、裏打ち用セル部において柱状シリコン層の規則性が保たれていないため、裏打ちセル部に隣接する柱状シリコン層によって形成される選択トランジスタの特性変動が懸念される。本実施例においては、柱状シリコン層の規則性を保ったまま裏打ちを行うことができるため、選択トランジスタの特性に影響を与えることなく、裏打ちを形成することができる。
　なお、本実施例の等価回路は実施例４と同様である。
　図４６に本実施例におけるメモリセルアレイの平面図を示す。また、図４７に図４６の平面図におけるＡ－Ａ'の断面構造、図４８にＢ－Ｂ'における断面構造、図４９にＣ－Ｃ'における断面構造を示す。
　まず図４６及び図４７を参照してメモリセルの平面図について説明する。埋め込み酸化膜５０１上には下部拡散層５０３よりなる高抵抗なビット線ＢＬａ５が横方向に配線される。
　下部拡散層５０３上にはメモリセルにアクセスするための選択トランジスタＱｍ５が形成される。選択トランジスタＱｍ５を構成する柱状シリコン層５０４の周囲にはゲート絶縁膜５０７及びゲート電極５０８が形成され、ゲート電極から延在するゲート配線５０８ａよりなるワード線ＷＬ５が縦方向に配線される。選択トランジスタＱｍ５を構成する柱状シリコン層５０４の上部には容量コンタクト５０９が形成され、容量コンタクト５０９は容量素子Ｃｍ５に接続される。
　本実施例においては、裏打ちは下部拡散層上に形成されるビット線コンタクト５２９によって行われる。また、ビット線コンタクト５２９は柱状シリコン層の配置に影響を与えないように、柱状シリコン層の間に形成される。上記ビット線コンタクト５２９は下部拡散層５０３上に形成され、ビット線コンタクト５２９によって下部拡散層５０３と金属膜で形成される低抵抗ビット線５１３ＢＬｂ５とが接続される。ビット線コンタクト５２９はタングステン等の金属によって形成されるため、低抵抗でビット線の裏打ちを形成することができる。
　続いて、図４７、図４８、及び図４９を参照して、断面構造について説明する。
　埋め込み酸化膜５０１上に高抵抗なビット線ＢＬａ５である下部拡散層５０３が形成される。
　図４７及び図４８に示された通常のメモリセル部においては、下部拡散層（第１の層）５０３上にはメモリセルにアクセスするための選択トランジスタＱｍ５が形成される。選択トランジスタＱｍ５を構成する柱状シリコン層５０４の周囲にはゲート絶縁膜５０７及びゲート電極５０８が形成され、ゲート電極から延在するゲート配線５０８ａによりワード線ＷＬ５が形成される。選択トランジスタＱｍ５を構成する柱状シリコン層５０４の上部には上部拡散層５０５が形成され、上部拡散層上には容量コンタクト５０９が形成される。また、容量コンタクト５０９は容量素子Ｃｍ５に接続される。容量素子Ｃｍ５は下部電極５１０、容量絶縁膜５１１、及び上部電極５１２により構成される。
　図４９に示された裏打ち部においては、下部拡散層５０３上にはビット線コンタクト５２９が直接形成され、ビット線コンタクト５２９は金属膜（第２の層）で形成される低抵抗ビット線５１３ＢＬｂ５に接続される。なお、本実施例の製造方法は実施例１と同一である。
　本実施例においては、高抵抗なビット線５０３及び低抵抗なビット線５１３が、低抵抗なビット線コンタクトによって裏打ちされるため、非常に低抵抗でビット線の裏打ちが可能である。また、実施例１や実施例２においては裏打ち用トランジスタ用のワード線ＤＷＬに常に一定電圧を印加しておく必要があったが、本実施例においては必要ないため、周辺回路構成を簡略化することができる。
　さらに、裏打ち用のビット線コンタクトは柱状シリコン層や容量素子の配置を変更する必要なく形成することができるため、選択トランジスタや容量素子の特性に影響を与えることなく裏打ちを形成することができる。
　本実施例は、バルクシリコン基板を用いて本発明を実施する場合のメモリセルの構造及び製造方法を示す。なお、以下においては実施例１を元にして、バルクシリコン基板を用いる場合を示しているが、同様に実施例２から実施例５についても同様にバルクシリコン基板を用いて形成することが可能である。
　図５０に本実施例におけるメモリセルアレイの平面図を示す。平面図には通常のメモリセル部及び裏打ち用セル部ＤＡ６が示されている。また、図５１に図５０の平面図における通常のメモリセル部及び裏打ち用セル部を横切る切断面であるＡ－Ａ'の断面構造、図５２に通常のメモリセル部であるＢ－Ｂ'における断面構造、図５３に裏打ち用セル部であるＣ－Ｃ'における断面構造を示す。
　まず図５０及び図５１を参照してメモリセルの平面図について説明する。シリコン基板６００上には下部拡散層６０３よりなる高抵抗なビット線ＢＬａ６が横方向に配線される。
　通常のメモリセル部においては、下部拡散層６０３上にはメモリセルにアクセスするための選択トランジスタＱｍ６が形成される。選択トランジスタＱｍ６を構成する柱状シリコン層６０４の周囲にはゲート絶縁膜６０７及びゲート電極６０８が形成され、ゲート電極から延在するゲート配線６０８ａよりなるワード線ＷＬ６が縦方向に配線される。選択トランジスタＱｍ６を構成する柱状シリコン層６０４の上部には容量コンタクト６０９が形成され、容量コンタクト６０９は容量素子Ｃｍ６に接続される。
　裏打ち用セル部ＤＡ６においては、下部拡散層６０３上に裏打ち用トランジスタＱｄ６が形成される。裏打ち用トランジスタＱｄ６を構成する柱状シリコン層６２４の周囲にはゲート絶縁膜６０７及びゲート電極６０８が形成され、ゲート電極から延在するゲート配線６２８ａによりなる裏打ち用ワード線ＤＷＬ６が縦方向に配線される。裏打ち用トランジスタＱｄ６を形成する柱状シリコン層６２４の上部にはビット線コンタクト６２９が形成され、ビット線コンタクト６２９は金属膜で形成される低抵抗なビット線６１３ＢＬｂ６に接続される。なお低抵抗なビット線ＢＬｂ６は通常のメモリセル部に形成される容量コンタクト６０９を避けるように横方向に配線される。このように、裏打ち用トランジスタＱｄ６を経由して、Ｎ＋拡散層６０２よりなる高抵抗なビット線ＢＬａ６は低抵抗なビット線ＢＬｂ６によって裏打ちされる。
　裏打ち用セル部においては、トランジスタ及び容量素子のレイアウト及び構造は通常のメモリセルと全く同じであるので、裏打ち用セルを形成することによる隣接するメモリセルの選択トランジスタや容量素子の特性変動は発生しない。よって、裏打ち用セル面積のみの最低限の面積追加でビット線を裏打ちして低抵抗化することができる。
　続いて、図５１、図５２、及び図５３を参照して、断面構造について説明する。
　シリコン基板６００上に高抵抗なビット線ＢＬａ６である下部拡散層（第１の層）６０３が形成される。図５１及び図５２に示された通常のメモリセル部においては、下部拡散層６０３上にはメモリセルにアクセスするための選択トランジスタＱｍ６が形成される。選択トランジスタＱｍ６を構成する柱状シリコン層６０４の周囲にはゲート絶縁膜６０７及びゲート電極６０８が形成され、ゲート電極から延在するゲート配線６０８ａによりワード線ＷＬ６が形成される。選択トランジスタＱｍ６を構成する柱状シリコン層６０４の上部には上部拡散層６０５が形成され、上部拡散層上には容量コンタクト６０９が形成される。また、容量コンタクト６０９は容量素子Ｃｍ６に接続される。容量素子Ｃｍ６は下部電極６１０、容量絶縁膜６１１、及び上部電極６１２により構成される。
　図５１及び図５３に示された裏打ち用セル部ＤＡ６においては、下部拡散層６０３上に裏打ち用トランジスタＱｄ６が形成される。裏打ち用トランジスタＱｄ６を構成する柱状シリコン層６２４の周囲にはゲート絶縁膜６０７及びゲート電極６０８が形成され、ゲート電極から延在するゲート配線６２８ａにより裏打ち用ワード線ＤＷＬ６が形成される。裏打ち用トランジスタＱｄ６を形成する柱状シリコン層６２４の上部には上部拡散層６０５が形成され、上部拡散層６０５の上部にはビット線コンタクト６２９が形成される。また、ビット線コンタクト６２９は金属膜（第２の層）で形成される低抵抗なビット線６１３ＢＬｂ６に接続される。ビット線上には容量素子のレイアウトの規則性を保つために、ダミーの容量素子Ｃｄ６が形成される。
　以下に本実施例を製造するための製造方法の一例を図５４～図５９を参照して説明する。各図において（ａ）はメモリセルアレイの平面図、（ｂ）はセルアレイ内の通常のメモリセル部及び裏打ち用セル部を横切る切断面Ａ－Ａ'における断面図、（ｃ）はメモリセルアレイ内の通常のメモリセル部であるＢ－Ｂ’における断面図である。
　図５４に示されるように、バルクシリコン基板６００上にシリコン窒化膜のマスク層６２０を成膜して、選択トランジスタ用柱状シリコン層６０４及び裏打ち部柱状シリコン層６２４をリソグラフィーによるパターニング及びエッチングすることにより形成する。なお、選択トランジスタ用柱状シリコン層６０４及び裏打ち部の柱状シリコン層６２４は全く同じレイアウト及び構造にて形成される。
　図５５に示されるように、シリコン基板表面にライン状の溝６０１ａをエッチングにより形成して、ライン状シリコン層６０２を形成する。
　図５６に示されるように、シリコン酸化膜６３０を、柱状シリコン層を埋め込むように成膜する。
　図５７に示されるように、シリコン酸化膜をＣＭＰによって平坦化する。このとき、柱状シリコン層上部のシリコン窒化膜６２０をＣＭＰのストッパーとして用いることができる。
　図５８に示されるように、シリコン酸化膜をシリコン基板と同一高さになるまでエッチバックして、素子分離６０１を形成する。
　図５９に示されるように、イオン注入等によりシリコン基板表面に不純物を注入し、高抵抗なビット線ＢＬａ６であるＮ＋下部拡散層６０３を形成する。また、シリコン窒化膜６２０により柱状シリコン層上部には不純物が導入されないようにする。
　これ以降の工程に関しては、実施例１と同様であるので省略する。
　上記のように、バルクシリコン基板を用いた場合においても、ＳＯＩ基板を用いた場合と同様な方法でビット線を裏打ちすることができる。
　以上に説明したように、本発明によれば、ＳＧＴを用いて構成された半導体記憶装置において、埋め込み酸化膜上に形成された拡散層よりなる第１のビット線は、メモリセルの選択トランジスタと同一の構造であるビット線裏打ち用のトランジスタを経由して、第１のビット線より低抵抗な第２のビット線に裏打ちされることにより、面積の増加を最小限に抑えつつ、ビット線の低抵抗化が可能な半導体記憶装置が提供される。
　また、本発明の他の実施例においては、ビット線を裏打ちするために、周囲に形成されたゲート電極を除去した柱状シリコン層を用いることにより、より低抵抗でビット線を裏打ちすることのできる半導体装置が提供される。
　さらに、本発明の他の実施例においては、ビット線を裏打ちするために、コンタクトを用いることにより、より低抵抗かつ容易にビット線を裏打ちすることのできる半導体装置が提供される。
従来のＳＧＴ－ＤＲＡＭのメモリセルアレイ及び周辺回路の等価回路図である。 従来のＳＧＴ－ＤＲＡＭのメモリセルの等価回路図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイ及び周辺回路の等価回路図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルの等価回路図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す平面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明のＳＧＴ－ＤＲＡＭにおけるビット線抵抗を従来のＳＧＴ－ＤＲＡＭと比較して説明するための模式図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す平面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイ及び周辺回路の等価回路図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルの等価回路図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す平面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す平面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す平面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す平面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明のＳＧＴ－ＤＲＡＭのメモリセルアレイを示す断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 従来のＳＧＴ－ＤＲＡＭである。 従来のＳＧＴ－ＤＲＡＭである。
符号の説明
６００：バルクシリコン基板
１０１、２０１、３０１、４０１：埋め込み酸化膜
６０１：ＳＴＩ
１０２、６０２：ライン状シリコン層
１０２ａ：平面状シリコン層
１０３、６０３：下部拡散層
１０４、２０４、３０４、４０４、５０４、６０４：選択トランジスタ用柱状シリコン層
１２４、２２４、３２４、６２４：裏打ち用トランジスタ用柱状シリコン層
１０５、２０５、３０５、４０５、５０５、６０５：柱状シリコン層上部拡散層
１０７、２０７、３０７、４０７、５０７、６０７：ゲート絶縁膜
１０８、２０８、３０８、４０８、５０８、６０８、７０１：ゲート電極
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ：メモリセル部ワード線
１２８ａ、２２８ａ、３２８ａ、６２８ａ、：裏打ち用セル部ワード線
１０８ｂ：ゲート導電膜
１０９、３０９、４０９、５０９、６０９：容量コンタクト
１２９、３２９、４２９、５２９、６２９：ビット線コンタクト
２０９：第１のコンタクト
２１５：第２のコンタクト
２１６：容量素子上部電極のコンタクトホール
１１０、２１０、３１０、４１０、５１０、６１０：容量素子下部電極
１１１、２１１、３１１、４１１、５１１、６１１：容量素子絶縁膜
１１２、２１２、３１２、４１２、５１２、６１２：容量素子上部電極
１１３、２１３、３１３、４１３、５１３、６１３：低抵抗ビット線
１２０、６２０：シリコン窒化膜
１１５：シリコン窒化膜サイドウォール
１１６：ワード線パターン用レジスト
７０１、８０１：ワード線
７０２、８０２：ビット線
７０３、８０３：柱状シリコン層
８０４：容量ノード配線
８０５：容量コンタクト
ＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４、ＤＡ６：裏打ち用セル部
ＤＣ１、ＤＣ２、ＤＣ３、ＤＣ４、ＤＣ６：裏打ち用セル
ＭＣ１、ＭＣ３：メモリセル
Ｑｍ、Ｑｍ１、Ｑｍ２、Ｑｍ３、Ｑｍ４、Ｑｍ５、Ｑｍ６、Ｑｍ７、Ｑｍ８：選択トランジスタ
Ｑｄ１、Ｑｄ２、Ｑｄ６：裏打ち用トランジスタ
Ｃｍ、Ｃｍ１、Ｃｍ２、Ｃｍ３、Ｃｍ４、Ｃｍ５、Ｃｍ６、Ｃｍ７、Ｃｍ８：容量素子
Ｃｄ１、Ｃｄ３、Ｃｄ４、Ｃｄ６：ダミー容量素子
ＷＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６：ワード線
ＤＷＬ１、ＤＷＬ２、ＤＷＬ６：裏打ちセル用ワード線
ＢＬ、ＢＬａ１、ＢＬａ２、ＢＬａ３、ＢＬａ４、ＢＬａ５、ＢＬａ６：高抵抗ビット線
ＢＬｂ１、ＢＬｂ２、ＢＬｂ３、ＢＬｂ４、ＢＬｂ５、ＢＬｂ６：低抵抗ビット線

Claims (10)

  1. 　ドレイン、ゲート、ソースが柱状シリコン層の垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造を有する縦型トランジスタを用いて構成された半導体記憶装置であって、メモリセルアレイ内においては、第１の層により構成されセンスアンプに接続される第１のビット線、及び、前記第１の層とは別の層により構成され前記センスアンプに接続される第２のビット線であって前記第１のビット線より低抵抗な第２のビット線が形成され、第１のビット線上には前記縦型トランジスタが一列に形成され、前記縦型トランジスタのゲート電極は前記第１のビット線と垂直方向に配線されるワード線を形成しており、前記縦型トランジスタは、メモリセルを選択するための第１のトランジスタ及び前記第１のビット線と前記第２のビット線とを接続するための第２のトランジスタを含み、メモリ動作中は前記第２のトランジスタがオンになっていることにより、前記第１のビット線は前記第２のビット線により裏打ちされ、前記第１のビット線及び前記第２のビット線が実質的に低抵抗なビット線を形成していることを特徴とする半導体記憶装置。
  2. 　前記第１のトランジスタ及び第２のトランジスタは同一の構造及びレイアウトを持つことを特徴とする請求項１に記載の半導体記憶装置。
  3. 　前記半導体装置のメモリセルアレイは、ワード線とビット線が互いに直交するように構成され、ワード線とビット線との交点にメモリセルが形成されるクロスポイント型セルアレイであることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
  4. 　前記半導体装置のメモリセルは１個の第１のトランジスタ及び１個の容量素子を含むダイナミックメモリであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体記憶装置。
  5. 　前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子より下層に形成された第２のビット線に接続されており、第２のビット線の間に第１のコンタクトが第２のビット線と接触しないように形成されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
  6. 　前記第２のトランジスタ上にはメモリセルアレイ内における容量素子の規則性を保持するために、実質的には使用されないダミーの容量素子が形成されていることを特徴とする請求項５に記載の半導体記憶装置。
  7. 　前記第１のトランジスタ上には第１のコンタクトが形成され、第１のコンタクトはその上部に形成された容量素子に接続され、前記第２のトランジスタ上には第２のコンタクトが形成され、前記第２のコンタクトはその上部に形成された容量素子の電極に形成されたコンタクトホールを通って容量素子の上部に引き出され、容量素子の上層に形成される配線層よりなる第２のビット線と接続されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
  8. 　前記請求項１の半導体記憶装置において、第１のビット線と第２のビット線とは第２のトランジスタではなく、全体が拡散層より構成され周囲にゲート電極が形成されていない柱状半導体層により接続されていることを特徴とする半導体記憶装置。
  9. 　前記請求項１の半導体記憶装置において、第１のビット線と第２のビット線とは、第２のトランジスタではなく、コンタクトによって直接接続されていることを特徴とする半導体記憶装置。
  10. 　前記第１の層はバルクシリコン基板上に形成されることを特徴とする請求項１に記載の半導体記憶装置。
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