CN103069553A - 半导体基板、绝缘栅极型场效应晶体管以及半导体基板的制造方法 - Google Patents
半导体基板、绝缘栅极型场效应晶体管以及半导体基板的制造方法 Download PDFInfo
- Publication number
- CN103069553A CN103069553A CN2011800413526A CN201180041352A CN103069553A CN 103069553 A CN103069553 A CN 103069553A CN 2011800413526 A CN2011800413526 A CN 2011800413526A CN 201180041352 A CN201180041352 A CN 201180041352A CN 103069553 A CN103069553 A CN 103069553A
- Authority
- CN
- China
- Prior art keywords
- layer
- crystallizing layer
- atom
- crystallizing
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 243
- 239000004065 semiconductor Substances 0.000 title claims abstract description 184
- 230000005669 field effect Effects 0.000 title claims abstract description 109
- 238000000034 method Methods 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000013078 crystal Substances 0.000 claims abstract description 41
- 125000004429 atom Chemical group 0.000 claims description 168
- 230000014509 gene expression Effects 0.000 claims description 76
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 68
- 230000004888 barrier function Effects 0.000 claims description 60
- 238000002425 crystallisation Methods 0.000 claims description 45
- 230000008025 crystallization Effects 0.000 claims description 45
- 239000012212 insulator Substances 0.000 claims description 26
- 230000008878 coupling Effects 0.000 claims description 24
- 238000010168 coupling process Methods 0.000 claims description 24
- 238000005859 coupling reaction Methods 0.000 claims description 24
- 239000004744 fabric Substances 0.000 claims description 15
- 238000013461 design Methods 0.000 claims description 12
- 230000012010 growth Effects 0.000 claims description 10
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical group [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000002156 mixing Methods 0.000 claims description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 3
- 229910052725 zinc Chemical group 0.000 claims description 3
- 125000004432 carbon atom Chemical group C* 0.000 claims description 2
- 239000000370 acceptor Substances 0.000 abstract description 49
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 39
- 230000000694 effects Effects 0.000 description 37
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 36
- 239000011248 coating agent Substances 0.000 description 31
- 238000000576 coating method Methods 0.000 description 31
- 239000012535 impurity Substances 0.000 description 24
- 230000007935 neutral effect Effects 0.000 description 21
- 239000000203 mixture Substances 0.000 description 18
- 230000008859 change Effects 0.000 description 17
- 239000002800 charge carrier Substances 0.000 description 17
- 230000005684 electric field Effects 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 238000002474 experimental method Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 229910045601 alloy Inorganic materials 0.000 description 10
- 239000000956 alloy Substances 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000003574 free electron Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 230000009471 action Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 229920006395 saturated elastomer Polymers 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 5
- 230000005764 inhibitory process Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000001174 ascending effect Effects 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 4
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 4
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 230000009931 harmful effect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Chemical group 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000005574 cross-species transmission Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004050 hot filament vapor deposition Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 238000005728 strengthening Methods 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- RGGPNXQUMRMPRA-UHFFFAOYSA-N triethylgallium Chemical compound CC[Ga](CC)CC RGGPNXQUMRMPRA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 238000005480 shot peening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 230000005428 wave function Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体基板，其具有基底基板、第1结晶层、第2结晶层以及绝缘层，基底基板、第1结晶层、第2结晶层以及绝缘层依照基底基板、第1结晶层、第2结晶层、绝缘层的顺序设置，第1结晶层和第2结晶层之间或基底基板和第1结晶层之间还具有第3结晶层，所述第2结晶层包含与构成所述第1结晶层的结晶晶格匹配或准晶格匹配，并且禁带幅宽比构成所述第1结晶层的结晶还大的结晶；所述第3结晶层包含与构成所述第1结晶层的结晶晶格匹配或准晶格匹配，并且禁带幅宽比构成所述第1结晶层的结晶还大的结晶；所述第3结晶层包含成为施体或受体的第1原子，在所述第3结晶层包含成为施体的第1原子时，所述第2结晶层包含成为受体的第2原子，在所述第3结晶层包含成为受体的第1原子时，所述第2结晶层包含成为施体的第2原子。第1结晶层可以作为场效应晶体管中的通道层使用，绝缘层可以作为场效应晶体管中的栅极绝缘层使用。
Description
技术领域
本发明涉及一种半导体基板、绝缘栅极型场效应晶体管、以及半导体基板的制造方法。
背景技术
作为能进一步提高高电子迁移率晶体管(HEMT：High ElectronMobility Transistor)的电子迁移率及电子密度的结构，有假晶形高电子迁移率晶体管(P-HEMT)结构。另外，肖脱基(Schottky)栅极结构或pn结栅极结构的P-HEMT可产生高迁移率特性，而被大量利用在高频通信元件中。
专利文献1及专利文献2公开了P-HEMT用的外延生长基板。在该文献公开的外延生长基板中，采用InGaAs层作为应变通道层，采用AlGaAs层作为前侧及后侧的电子供应层。此外，专利文献3披露了绝缘体-化合物半导体的界面结构。该界面结构包含化合物半导体、配置于该化合物半导体表面上的间隔层、以及配置于该间隔层上的绝缘层，该间隔层为具有比该化合物半导体的带隙更宽的带隙的半导体物质。
专利文献4披露了具备通道层2、n型障蔽层4、p型基底层6、栅电极16、源极电极12和漏极电极14的GaN异质结构场效应晶体管。通道层2由i-GaN层形成，例如由组成式AlxGa1-xN(0≤x≤1)表示。n型障蔽层4例如由组成式AlyGa1-yN(0≤y≤1、x＜y)表示，由n-AlGaN层形成在通道层2上向通道供应电子。p型基底层6由p-GaN层选择性地形成在障蔽层4上，例如由组成式AlxGa1-xN(0≤x≤1)表示。专利文献5披露由包含形成于基板1上的氮化物的半导体组成的异质结场效型晶体管，其为包括位于基板1上的通道层3、与通道层3相接而位于通道层3上的障蔽层8、以及位于障蔽层8上的栅电极5的异质结场效型晶体管。在该异质结场效型晶体管中，在栅电极5和通道层3之间的至少栅电极下的区域配置作为包含受体原子的半导体的p型半导体层7。
专利文献1：日本特开2004-207471号公报
专利文献2：日本特开2004-207473号公报
专利文献3：日本特开平10-275806号公报
专利文献4：日本专利第4041075号公报
专利文献5：日本专利2004-273486号公报
发明内容
通过在专利文献1或专利文献2中记载的P-HEMT结构，可以得到高电子迁移率以及高2维电子气体浓度。为了得到更高的栅极耐压等良好的晶体管性能，优选实现如专利文献3那样的MIS(金属-绝缘体-半导体)型的栅极结构。
但是，如果采用MIS型栅极结构，则无法避免在绝缘体-半导体界面形成界面能级，并且，绝缘体-半导体界面的界面能级不同于半导体-半导体界面(异质界面)的界面能级，很难减小其密度。界面能级可能会降低通道中载流子的电场控制性，从而导致由于充放电而造成的动作速度降低。此外，也可能成为界面再键结等造成载流子消失的要因。此外，界面能级可能成为载流子迁移率降低等晶体管性能劣化的要因。本发明的目的就在于提供一种可以在绝缘栅极型(MIS型)的P-HEMT结构中提高通道层的载流子迁移率，且降低界面能级的影响从而实现良好的晶体管性能的技术。
为了解决上述的课题，本发明的第1方式提供一种半导体基板，其具有基底基板、第1结晶层、第2结晶层以及绝缘层，所述基底基板、第1结晶层、第2结晶层以及绝缘层依照基底基板、第1结晶层、第2结晶层、绝缘层的顺序设置，所述半导体基板还具有位于第1结晶层和第2结晶层之间或是基底基板和第1结晶层之间的第3结晶层，所述第2结晶层包含与构成所述第1结晶层的结晶晶格匹配或准晶格匹配，并且禁带幅宽比构成所述第1结晶层的结晶还大的结晶；所述第3结晶层包含与构成所述第1结晶层的结晶晶格匹配或准晶格匹配，并且禁带幅宽比构成所述第1结晶层的结晶还大的结晶；第3结晶层包含成为施体或受体的第1原子，在第3结晶层包含成为施体的第1原子时，第2结晶层包含成为受体的第2原子，在第3结晶层包含成为受体的第1原子时，第2结晶层包含成为施体的第2原子。
第1结晶层可以是能够应用于场效应晶体管的通道层的层，绝缘层可为能够应用于场效应晶体管的栅极绝缘层的层。此时，在场效应晶体管为N通道型时，第3结晶层中的第1原子成为施体，在场效应晶体管为P通道型时，第3结晶层中的第1原子成为受体。
所述半导体基板还可具有第4结晶层，此时，在第3结晶层位于第1结晶层和第2结晶层之间时，第4结晶层位于基底基板和第1结晶层之间，在第3结晶层位于基底基板和第1结晶层之间时，第4结晶层位于第1结晶层和第2结晶层之间。作为第4结晶层，包含与构成所述第1结晶层的结晶晶格匹配或准晶格，并且禁带幅宽比构成所述第1结晶层的结晶还大的结晶，而且，第4结晶层还可以包含第1原子。
第1原子的片浓度N1和第2原子的片浓度N2，优选能满足数学式1的关系。
[数学式1]
N0min+SF min×N2＜N1＜N0max+SFmax×N2
其中，N0min及N0max分别是在第2结晶层未掺杂第2原子的情况下场效应晶体管的阈值电压成为设计值时的第1原子的片浓度N0(单位为[atoms/cm2]，以下有时在单位标记中表示为“cm-2”。)的最小值及最大值，SFmin及SFmax分别是表示场效应晶体管的层结构的结构因子SF[无单位]的最小值及最大值。
在场效应晶体管为N通道型时，作为N0，可以例举数学式5，在场效应晶体管为P通道型时，作为N0，可以例举数学式6。
[数学式5]
[数学式6]
其中，W[V]是场效应晶体管的栅电极的功函数，Vt[V]是场效应晶体管的阈值电压。Cf[V]是通道材料物性的修正值，具体地说，相当于场效应晶体管的栅极电压为Vt时的通道位置的费米能级与真空能级之差。在场效应晶体管为N通道型时，Cf几乎与电子亲和力一致。在场效应晶体管的通道为量子井时，Cf与从基底能级开始至真空能级为止的电位大致一致。在场效应晶体管为P通道型时，Cf为大致与电离势一致的电位差。Cf随结晶层的组成而异。
(d/ε)1是绝缘层的电性膜厚[cm]，(d/ε)2是绝缘层的第2结晶层侧的界面和第2结晶层的第2原子的掺杂中心位置之间的电性膜厚[cm]，(d/ε)3是第2结晶层的第2原子的掺杂中心位置和第1结晶层的中心位置之间的电性膜厚[cm]。所谓“电性膜厚”是指以层的实际膜厚d[cm]除以相对介电常数ε[无单位]而得到的值。在层叠相对介电常数不同的多个层时，多个层叠的电性膜厚为各层的电性膜厚(各层的膜厚di除以相对介电常数εi之值(di/εi))的各层之和∑(di/εi)。所谓“第2结晶层的第2原子的掺杂中心位置”是指赋予在第2结晶层中存在的第2原子的深度方向密度分布的重心的深度位置。例如在第2原子均匀分布于第2结晶层中时，“掺杂中心位置”为第2结晶层的厚度方向的膜厚×1/2的位置。“第1结晶层的中心位置”是第1结晶层的厚度方向的膜厚×1/2的位置。
ε0是真空介电常数[F/cm]，q是元电荷[C]。Const[atoms/cm2]是常数，但随着结晶层的各设计条件不同而变化。具体地说，在未掺杂第2原子时，阈值电压Vt相当于成为W-Cf的N1。通常，在通道层和基底基板之间形成缓冲层。在该缓冲层的通道侧附近，在缓冲层形成电场从而关闭通道载流子。Const是相当于刚好抵销该电场的第1原子的片浓度。通常的化合物半导体如后述，在2.3×1011至1.4×1012[atoms/cm2]程度的范围内变化。也就是说，No在Const变化的范围内变化，N0min是对应于Const最小时的N0，N0max是对应于Const最大时的N0。此外，在无法设计适当的缓冲层时，可以使用由实验求出的值作为N0。在该状态下，可以将实验求出的第1原子的片浓度N0exp设定为N0exp＝N0＝N0min＝N0max。
作为SF，可以例举数学式7。在设场效应晶体管的阈值电压Vt为固定时，根据第2原子的片浓度N2而增加第1原子的片浓度N1。SF是近似第1原子的片浓度N1的增加量相对于第2原子的片浓度N2的比值(dN1/dN2)的因子。由于是dN1/dN2比值的近似式，因此，可以在某种程度的范围内近似dN1/dN2比值，例如在SF±10％的范围内近似dN1/dN2是妥当的。也就是说，可以设定为SFmin＝SF×0.9、SFmax＝SF×1.1。
[数学式7]
(d/ε)1、(d/ε)2及(d/ε)3如前所述。
包含于第2结晶层中的第2原子的片浓度N2，优选满足N2＞1×1012(cm-2)的数学式2。或是在以有效电性膜厚为数学式3所定义的(d/ε)E时，优选满足N2×(d/ε)E＞1×105(cm-1)的数学式4。在此，有效电性膜厚(d/ε)E通过数学式3定义。
[数学式3]
(d/ε)1、(d/ε)2及(d/ε)3如前所述。
此外，第2原子的片浓度N2可通过以下的考察而赋予上限。在通过第2结晶层和绝缘层构成MOS界面时，MOS界面的费米能级的移位Δ[eV]以Δ＝q/ε0×(d/ε)E×N2近似。于是，在场效应晶体管为N通道型时(传导的主要载流子为电子时)，如果增大受体(第2原子)的片浓度N2，则MOS界面的电位提高，费米能级仅移位Δ[eV]。在该状态下，虽然相对于电子电位增大，但是相对于空穴则电位降低。也就是说，如果增大N2，则激发电子的栅极电压(也就是阈值电压)和激发空穴的栅极电压之差变小。
在晶体管的栅极电压为阈值电压时，优选不产生空穴。也就是说，优选第2结晶层为耗尽层。具体地说，第2结晶层的价电子带上端和第1结晶层的传导带下端之差最好为正。例如在第2结晶层为Al0.24Ga0.76As而第1结晶层为In0.3Ga0.7As的状态下，费米能级移位量最好是1.5eV以下，最好是(d/ε)E×N2≤8×105[cm-1]。此外，在第2结晶层为GaAs而第1结晶层为In0.4Ga0.6As的状态下，第2结晶层的价电子带上端和第1结晶层的传导带下端之差变得更小。第2结晶层的禁带幅宽以大为佳，通常作为第2结晶层，使用禁带幅宽大于GaAs层的材料，因此，使费米能级移位量成为1.2eV以下为更佳。在该状态下，最好是(d/ε)E×N2≤6.65×105[cm-1]。
此外，pn结构的电场优选在绝缘破坏电场以下。夹持于通道层(第1结晶层)和栅极绝缘膜(绝缘层)之间的禁带幅宽大的层的合计膜厚大小，取决于基于第2原子的掺杂而引起的费米能级移位和晶体管的相互传导的综合调整(trade-off)。为了维持场效应晶体管的特性，在不降低载流子迁移率的程度内，合计膜厚小者为佳，优选为30nm以下，更优选为20nm以下。在GaAs层的情况下，绝缘破坏电场强度为0.4MV/cm，AlGaAs层的绝缘破坏电场高于GaAs层。按照膜厚为20nm且绝缘破坏电场为0.4MV/cm的条件来计算，则施加的电压为0.8V，费米能级移位量以低于0.8V程度为佳。此时，优选是(d/ε)E×N2≤4.4×105[cm-1]。
可列举由InxGa1-xAs(0≤x≤1)表示的结晶作为第1结晶层、由InkAlmGa1-k-m AsnP1-n(0≤k≤1、0≤m≤1、0≤k+m≤1、0≤n≤1)表示的结晶作为第2结晶层。在该状态下，基底基板最好是GaAs或InP基板。
作为第1结晶层，可列举包含能够与GaAs晶格匹配或准晶格匹配的以InxGa1-xAs(0≤x≤1)表示的结晶的层，作为第2结晶层，可列举包含以AlmGa1-mAs(0≤m≤1)表示的结晶的层。或者，作为第1结晶层，可列举包含能够与GaAs晶格匹配或准晶格匹配的以InxGa1-xAs(0≤x≤1)表示的结晶的层，作为第2结晶层，可以列举包含以InkAlmGa1-k-m P(0≤k≤1、0≤m≤1、0≤k+m≤1)表示的结晶的层。在第2结晶层包含以InkAlmGa1-k-mP表示的结晶，且场效应晶体管为N通道型时，第2结晶层优选包含具有自然超晶格的以InkAlmGa1-k-mP(0≤k≤1、0≤m≤1、0≤k+m≤1)表示的结晶。在第2结晶层包含以InkAlmGa1-k-mP表示的结晶构成的层或包含具有自然超晶格的以InkAlmGa1-k-mP表示的结晶的层时，第2结晶层更优选为包含In kGa1-kP(0≤k≤1)表示的结晶的层。在这些情况下，基底基板最好是GaAs基板。
在此，所谓“具有自然超晶格”是指在由In原子、Al原子和Ge原子混合形成的特定结晶面中，具有交替形成In浓度高于平均混合比的面和Ga浓度或Al浓度高于平均混合比的面的状态。此外，也指在各个面与平均混合比的偏离越大秩序化的程度越强之意。
此外，作为第1结晶层，可以列举包含能够与GaN晶格匹配或准晶格匹配的InyGa1-yN(0≤y≤1)表示的结晶的层；作为第2结晶层，可以列举包含以InpAlqGa1-p-qN(0≤p≤1、0≤q≤1、0≤p+q≤1)表示的结晶的层。在该情况下，基底基板最好是GaN基板。
在场效应晶体管为N通道型时，可列举C原子或Zn原子作为第2原子。也可使绝缘层和第2结晶层相接而形成。在该状态下，优选在绝缘层的全部或一部分区域中，与第2结晶层相接的区域存在氧化铝。
在本发明的第2方式提供一种绝缘栅极型场效应晶体管，其具有第1方式的半导体基板，并且以半导体基板中的第1结晶层作为通道层，以半导体基板中的绝缘层作为栅极绝缘层，具有形成于栅极绝缘层的上面或上方的栅电极。此外，在本说明书中所谓形成于“～的上面”，是指与～相接地形成于～上的状态，对应于由英语所表现时的“on”。此外，所谓形成于“～的上方”，是指形成于～的更加上方并与～分离的状态，对应于由英语所表现时的“above”。
第2结晶层可以仅形成在栅电极的下方。或者第2结晶层的包含第2原子的区域可以仅形成在栅电极的下方。在该状态下，能够使绝缘栅极型场效应晶体管以增强型工作。作为将第2原子导入第2结晶层的导入方法，可列举热扩散法、离子注入法。
本发明的第3方式，提供一种半导体基板的制造方法，其是第1方式的半导体基板的制造方法，包括：在基底基板的上面或上方，通过外延生长成长法形成第1结晶层的步骤；在第1结晶层的上面或上方，通过外延生长成长法形成第2结晶层的步骤；在第2结晶层掺杂第2原子的步骤；以及在第2结晶层的上面或上方形成绝缘层的步骤。第2原子可以是Zn，在该状态下，掺杂第2原子的步骤最好是通过热扩散法掺杂Zn的步骤。
附图说明
图1表示半导体基板100的剖面。
图2表示半导体基板200的剖面。
图3表示绝缘栅极型场效应晶体管300的剖面。
图4是通过实验求出的绝缘栅极型场效应晶体管300的栅极电容相对于栅极电压的关系(C-V特性)的图形。
图5表示在假设绝缘栅极型场效应晶体管300的MOS界面不存在界面能级的理想状态进行模拟时的C-V特性。
图6表示栅极电压为0V时，模拟电子密度的深度曲线的图。
图7表示栅极电压为+1.2V时，模拟电子密度的深度曲线的图。
图8是在每个能级模拟片电子密度相对于栅极电压变化的图。
图9(a)是描绘改变栅极电压时MOS界面的费米能级的计算值的图。图9(b)表示GaAs的界面能级密度和其能阶之间的关系图。
图10是描绘改变栅极电压时半导体基板400的MOS界面的费米能级的计算值的图。
图11描绘改变栅极电压时半导体基板500的MOS界面的费米能级的计算值的图。
图12表示半导体基板550的剖面。
图13表示绝缘栅极型场效应晶体管560的剖面。
图14是通过SplitCV法测定绝缘栅极型场效应晶体管560的载流子迁移率和电荷密度的关系的实验图形。
图15是通过SplitCV法测定其他绝缘栅极型场效应晶体管的载流子迁移率和电荷密度的关系的实验图形。
图16是描绘改变层614的杂质浓度时半导体基板600的MOS界面的费米能级的计算值的图。
图17是描绘在半导体基板600构成MOS结构的状态下通道的片电子密度的计算值与栅极电压的关系的图。
图18是描绘图17的第2通道“AlGaAs通道”的片电子密度为1×1011cm-2时第1通道“InGaAs通道”的片电子密度的计算值与受体片浓度的关系的图。
图19是描绘改变层614的Al组成时MOS结构的通道的片电子密度的计算值与栅极电压的关系的图。
图20是描绘改变层614的Al组成时MOS界面的费米能级的计算值与栅极电压的关系的图。
图21是描绘改变层614的Al组成时费米能级相对于MOS界面的AlGaAs层的GaAs层换算中间间隙能级的计算值与栅极电压的关系的图。
图22是描绘将表4的掺杂量转换成片浓度的施体片浓度N1和受体片浓度N2的关系的图。
图23是描绘相对于半导体基板700、750、760的MOS界面传导带下端的费米能级的计算值ΔEn与栅极电压的关系的图。
图24是描绘半导体基板700、750、760的MOS结构的通道的片电子密度的计算值与栅极电压的关系的图。
图25是描绘在图24中第2通道“AlGaAs通道”的片电子密度为1×1011cm-2时的第1通道“InGaAs通道”的片电子密度的图。
图26是描绘在半导体基板910、920、930、940的MOS界面的费米能级的计算值与栅极电压的关系图。
图27表示栅极电压为1.0V时，模拟半导体基板910的电子密度的深度曲线的图。
图28表示栅极电压为1.0V时，模拟半导体基板920的电子密度的深度曲线的图。
图29表示栅极电压为1.0V时，模拟半导体基板930的电子密度的深度曲线的图。
图30表示栅极电压为1.0V时，模拟半导体基板940的电子密度的深度曲线的图。
图31是描绘在半导体基板910、920、930、940的MOS结构的通道的片电子密度的计算值与栅极电压的关系图。
图32是描绘在图31中第2通道“InGaP通道”的片电子密度为1×1011cm-2时的第1通道“InGaAs通道”的片电子密度的图。
图33表示绝缘栅极型场效应晶体管800的剖面。
图34表示绝缘栅极型场效应晶体管800的制造过程的一例的剖面图。
图35表示绝缘栅极型场效应晶体管800的制造过程的一例的剖面图。
图36表示绝缘栅极型场效应晶体管800的制造过程的一例的剖面图。
具体实施方式
图1表示半导体基板100的剖面例。半导体基板100具有基底基板102、第1结晶层104、绝缘层106、第2结晶层108和第3结晶层110。基底基板102、第1结晶层104、绝缘层106和第2结晶层108依照基底基板102、第1结晶层104、第2结晶层108、绝缘层106的顺序设置。本例的第3结晶层110，位于基底基板102和第1结晶层104之间。此外，第3结晶层110也可位于第1结晶层104和第2结晶层108之间。
基底基板102只要能够在其上形成P-HEMT用的外延生长层，就可以选择任意的材料及结构。也就是说，作为基底基板102的材料，可以选择GaAs、InP、GaN、SiC、Si、蓝宝石(Al2O3)等，作为基底基板102的结构，可选择单结晶、多结晶或非结晶(非晶质)。在选择InGaAs作为P-HEMT结构的通道层、选择GaAs或AlGaAs作为与通道层异质接合的结晶层时，作为基底基板102适合使用GaAs单结晶基板。此外，在选择GaN或AlGaN来作为结晶层时，作为基底基板102适合使用GaN基板、SiC基板、Si基板或蓝宝石基板。
第1结晶层104可以应用在场效应晶体管的通道层。将第1结晶层104应用于场效应晶体管的通道层时，构成N通道型或P通道型的通道。在N通道型的通道中，自由电子作为载流子担任传导的作用，在P通道型的通道中，以空穴作为载流子担任传导的作用。基底基板102为GaAs时，可以例举InxGa1-xAs(0≤x≤1)作为第1结晶层104。基底基板102为InP时，可以例举InxGa1-xAs(0≤x≤1)作为第1结晶层104。基底基板102为GaN、SiC、Si或蓝宝石时，可以例举InyGa1-yAs(0≤y≤1)作为第1结晶层104。
绝缘层106可以应用在场效应晶体管的栅极绝缘层。绝缘层106只要可以应用在场效应晶体管的栅极绝缘层，其材料及结构可为任意。例如作为绝缘层106的材料，可列举Al2O3、HfO2、SiO2、Si3N4等，作为绝缘层106的结构，可列举单结晶、多结晶或非结晶(非晶质)。其中，由尽可能地使得栅极绝缘膜的实效膜厚变薄的观点来看，绝缘层106最好是Al2O3、HfO2等高介电常数材料。
作为绝缘层106的制膜方法，可列举真空蒸镀法、溅镀法、热CVD(Thermal Chemical Vapor Deposition：热化学气相沉积)法、PCVD(Plasma Chemical Vapor Deposition：等离子化学气相沉积)法、CATCVD(Catalytic Chemical Vapor Deposition：催化性化学气相沉积)法、MOCVD(Metal Organic Chemical Vapor Deposition：有机金属化学气相沉积)法、MBE(Molecular Beam Epitaxy：分子线外延生长)法等，但是从减低界面能级的观点来看，优选ALD(Atomic Layer Deposition：原子层沉积)法。作为各结晶层的制膜方法，可列举MOCVD法、MBE法，但是从生产性的优势性观点来看，优选MOCVD(Metal Organic Chemical VaporDeposition：有机金属化学气相沉积)法。
第2结晶层108包含与构成第1结晶层104的结晶晶格匹配或准晶格匹配，并且禁带幅宽大于构成第1结晶层104的结晶的结晶。第2结晶层108包含成为掺杂物的第2原子。第1结晶层104被应用于N通道型场效应晶体管的通道层时，第2结晶层108包含受体作为第2原子。此外，第1结晶层104被应用于P通道型的场效应晶体管的通道层时，第2结晶层108包含施体原子作为第2原子。
第3结晶层110包含与构成第1结晶层104的结晶晶格匹配或准晶格匹配，并且禁带幅宽大于构成第1结晶层104的结晶的结晶。第3结晶层110包含成为掺杂物的第1原子。第1结晶层104被应用于N通道型的场效应晶体管的通道层时，第3结晶层110包含施体原子作为第1原子。此外，第1结晶层104被应用于P通道型的场效应晶体管的通道层时，第3结晶层110包含受体原子作为第1原子。作为构成受体的第2原子或第1原子(受体原子)，可列举C、Zn、Mg。作为构成施体的第2原子或第1原子(施体原子)，可列举Si、S、Ge、Te、Se。
受体原子被掺杂于第2结晶层108或第3结晶层110时，在300K左右的通常使用的温度下，形成负的固定空间电荷。施体原子被掺杂于第2结晶层108或第3结晶层110时，在300K左右的通常使用的温度下，形成正的固定空间电荷。通过在第2结晶层108掺杂受体原子，可形成固定空间电荷，通过该固定空间电荷可调制栅极绝缘层及其邻接的半导体界面附近的电位。只要形成此种固定空间电荷，则第2结晶层108不一定需要进行p型传导。若在第2结晶层108掺杂施体原子，该施体原子被活化而形成固定空间电荷，但是，相同于前面的叙述，只要形成固定空间电荷，则第2结晶层108不一定需要进行n型传导。
第1原子的片浓度N1和第2原子的片浓度N2满足数学式1的关系。
(数学式1)
N0min+SF min×N2＜N1＜N0max+SFmax×N2
其中，N0min及N0max是分别为在第2结晶层108未掺杂第2原子的情况下使场效应晶体管的阈值电压成为设计值时的第1原子的片浓度N0的最小值及最大值，SFmin及SFmax分别为表示场效应晶体管的层结构的结构因子SF的最小值及最大值。
包含于第2结晶层108的第2原子，最好接近绝缘层106一侧而分布。其对应于减小电性膜厚(d/ε)2。绝缘层106的第2结晶层108侧的界面(MOS界面)和第1结晶层104的距离及绝缘层106(栅极绝缘膜)的厚度，影响晶体管的互导。MOS界面和第1结晶层104的距离越小互导越大，因此，希望该距离尽可能缩小。但是，在该距离缩小时，掺杂第2原子的效果也减少。于是，掺杂于第2结晶层108的杂质原子的量，最好尽可能增多。但是，杂质的掺杂量也有限度，因此，在掺杂杂质原子的效果和晶体管的互导之间存在权衡。MOS界面和第1结晶层104的距离，最好是30nm以下。绝缘层106(栅极绝缘膜)的厚度与从绝缘层106开始至第1结晶层104为止的结晶层的膜厚之间的关系，考虑到其他的设计限制，优选尽可能地增大所述有效电性膜厚。
基底基板102为GaAs且第1结晶层104为InxGa1-xAs(0≤x≤1)时，作为第2结晶层108，可以例举InkAlmGa1-k-mAsnP1-n(0≤k≤1、0≤m≤1、0≤k+m≤1、0≤n≤1)。基底基板102为InP且第1结晶层104为InxGa1-xAs(0≤x≤1)时，作为第2结晶层108，可以例举InkAlmGa1-k-mAsnP1-n(0≤k≤1、0≤m≤1、0≤k+m≤1、0≤n≤1)。基底基板102为GaN、SiC、Si或蓝宝石、且第1结晶层104为InyGa1-yN(0≤y≤1)时，作为第2结晶层108可以例举InpAlqGa1-p-qN(0≤p≤1、0≤q≤1、0≤p+q≤1)。
基底基板102为GaAs时，第1结晶层104最好是能够与GaAs晶格匹配或准晶格匹配的InxGa1-xAs(0≤x≤1)，第2结晶层108最好是AlmGa1-mAs(0≤m≤1)。或者在基底基板102为GaAs的状态下，第1结晶层104最好是能够与GaAs晶格匹配或准晶格匹配的InxGa1-xAs(0≤x≤1)，第2结晶层108最好是InkAlmGa1-k-mP(0≤k≤1、0≤m≤1、0≤k+m≤1)。第2结晶层108为InkAlmGa1-k-mP(0≤k≤1、0≤m≤1、0≤k+m≤1)，场效应晶体管为N通道型的状态下，第2结晶层108最好是具有自然超晶格的InkAlmGa1-k-mP(0≤k≤1、0≤m≤1、0≤k+m≤1)，特别是InkGa1-kP(0≤k≤1)。
在半导体基板100中，在将半导体基板100使用于场效应晶体管时，将显示传导型相反于在第1结晶层104传导的载流子的传导型的杂质原子导入带隙宽于发挥通道层功能的第1结晶层104的第2结晶层108。因此，可以减小在通过栅极电压调制在绝缘栅极型场效应晶体管结构的通道层的载流子密度之际由MOS界面能级造成的不良影响。能够减小由MOS界面能级造成的不良影响的机理，详细叙述于后。此外，有时将“载流子密度”表记为“载流子浓度”。
[实施例]
制作图2所示的半导体基板200。半导体基板200中，在基底基板102之上，依序形成缓冲层202、掺杂层204、第1间隔层206、第2间隔层208、第1结晶层104、第3间隔层210、第4间隔层212、掺杂层214、无掺杂层215、第2通道层216、蚀刻阻挡抑制层218以及接点层220。
基底基板102使用GaAs单结晶基板。在基底基板102之上，以合计800nm以上的厚度形成作为缓冲层202的无掺杂Al0.25Ga0.75As层和无掺杂GaAs层。在缓冲层202之上，以5nm的厚度形成作为掺杂层204的n型Al0.24Ga0.76As层。以Si原子作为n型掺杂物，杂质浓度调整为2.0×1018cm-3。在掺杂层204之上，以4nm的厚度形成作为第1间隔层206的无掺杂Al0.24Ga0.76As层。在第1间隔层206之上，以5nm的厚度形成作为第2间隔层208的无掺杂GaAs层。
在第2间隔层208之上，以7.5nm的厚度形成作为第1结晶层104的无掺杂In0.3Ga0.7As层。在第1结晶层104之上，以5nm的厚度形成作为第3间隔层210的无掺杂GaAs层。在第3间隔层210之上，以2nm的厚度形成作为第4间隔层212的无掺杂Al0.24Ga0.76As层。在第4间隔层212之上，形成作为掺杂层214的6nm厚度的n型Al0.24Ga0.76As层。该n型Al0.24Ga0.76As层以Si原子作为n型掺杂物，调整杂质浓度为2×1018atoms/cm-3(以下有时标记为“cm-3”)。在掺杂层214之上，形成作为无掺杂层215的2nm厚度的无掺杂Al0.24Ga0.76As层。在无掺杂层215之上，以10nm的厚度形成作为第2通道层216的无掺杂GaAs层。
在第2通道层216之上，以10nm的厚度形成作为蚀刻阻挡抑制层218的n型In0.48Ga0.52P层。以Si原子作为n型掺杂物，调整杂质浓度成为1×1018cm-3。最后，在蚀刻阻挡抑制层218之上，以100nm的厚度形成作为接点层220的n型GaAs层。以Si原子作为n型掺杂物，调整杂质浓度成为5×1018cm-3。
AlGaAs层、InGaAs层、以及GaAs层由MOCVD(Metal OrganicChemical Vapor Deposition：有机金属化学气相沉积)法形成。作为Al原子、In原子、Ga原子和As原子的原料气体，使用TMA(三甲基铝)、TMI(三甲基铟)、TMG(三甲基镓)、及三氢化砷(AsH3)。作为P原子的原料气体，使用磷化氢(PH3)。作为Si原子的原料气体，使用二硅烷(Si2H6)。依上述方法制成半导体基板200。
试制图3所示的绝缘栅极型场效应晶体管300。绝缘栅极型场效应晶体管300是根据图2的半导体基板200制作的。通过蚀刻除去形成栅电极302的区域(栅电极形成区域)的接点层220及蚀刻阻挡抑制层218。然后，全面以12nm的厚度形成作为绝缘层106的Al2O3层。Al2O3层由ALD法形成。在栅电极形成区域的绝缘层106之上，形成栅电极302。除去形成源极电极304及漏极电极306的区域的绝缘层106，形成源极电极304及漏极电极306。源极电极304及漏极电极306是以夹持栅电极302并分别与栅电极302下的通道呈电结合的方式形成的。栅电极302通过真空蒸镀法形成Ti/Pt/Au层叠膜，并通过移除法对该层叠膜进行图案化而形成。源极电极304及漏极电极306通过真空蒸镀法形成AuGe/Ni/Au层叠膜，并通过移除法对该层叠膜进行图案化而形成。
此外，在绝缘栅极型场效应晶体管300形成2个通道。一个是形成在作为第1结晶层104的无掺杂In0.3Ga0.7As层的第1通道。另一个是形成在第2通道层216的无掺杂GaAs层的第2通道。
图4是通过实验求出栅极电容相对于绝缘栅极型场效应晶体管300的栅极电压的关系(C-V特性)图。线312表示以1kHz测定频率、栅极电压由-2V扫描至+2V时的C-V特性，线314表示以1kHz测定频率、栅极电压由+2V扫描至-2V时的C-V特性。线316表示以1MHz测定频率、栅极电压由-2V扫描至+2V时的C-V特性，线318表示以1MHz测定频率、栅极电压由+2V开始扫描至-2V时的C-V特性。得知在栅极电压小于0V左右的区域中，并无观测到由于测定频率引起的C-V特性的不同(频率分散)，通过栅极电压可良好地调制载流子密度。但是，在栅极电压大于0V程度的区域，发生频率分散，在高频(1MHz)几乎无法观测到由于栅极电压的变化而引起的载流子密度的调制。
另一方面，图5表示假设在绝缘栅极型场效应晶体管300的MOS界面不存在界面能级的状态进行模拟的C-V特性。其中，设定绝缘层106的Al2O3层的带隙能为6.0eV、相对介电常数为7。栅电极302的功函数设定为4.83eV。使基底基板102(GaAs单结晶基板)与缓冲层202(无掺杂Al0.25Ga0.75As层与无掺杂GaAs层的层叠结构)界面中的能带隙中央附近喷丸强化(pinning)为0V。模拟器使用一次元薛丁格-帕松(Schrodinger-Poisson)法。即波函数以薛丁格方程式、载流子浓度以费米-狄拉克统计(Fermi-Dirac statistics)、能带电位(band potential)以帕松方程式记述，而解出其自身不一致性(self-inconsistency)，并求得能带电位的曲线(profile)与载子浓度的曲线。
如果比较图4的实验数据和图5的模拟数据，则判断在栅极电压小于0V左右的区域中，实验数据和模拟数据的一致性良好，但是，在栅极电压大于0V程度的区域，实验数据和模拟数据并不一致。
图6及图7是模拟4个量子能级的电子密度的深度曲线(电子密度曲线)的图，图6表示栅极电压为0V时，图7表示栅极电压为+1.2V时。此外，有时候将电子密度表记为“电子密度”。在图6及图7，也同时表示传导带下端的能阶的深度曲线(Ec)。4个量子能级，也就是能级1、能级2、能级3及能级4的各能级的电子密度曲线的基准线表示电子密度为0，同时表示各能级的能阶。电子密度的单位刻度(1×1018cm-3)的长度表示于图式的左上部分。能阶参考纵轴右侧的刻度。纵轴右侧的刻度是以MOS界面的费米能级作为基准的能阶，单位是电子能量(eV)。
能级1是最低能阶，依能级2、能级3、能级4的顺序能阶变高。在图6及图7，深度与各层对应如下：深度0至
对应于绝缘层106，深度120至对应于第2通道层216，深度220至
对应于无掺杂层215及掺杂层214，深度300至
对应于第4间隔层212，深度320至
对应于第3间隔层210，深度370至
对应于第1结晶层104，深度445至
对应于第2间隔层208，深度495至
对应于第1间隔层206，深度535至
对应于掺杂层204，比
更深的区域对应于缓冲层202。
参考图6，可知栅极电压为0V时，处于能级1的状态的自由电子是蓄积在深度370至
的第1结晶层104(第1通道)。另一方面，处于能级2、能级3及能级4的状态的自由电子密度几乎无增加。
参考图7，可知栅极电压为1.2V时，处于能级1的状态的自由电子蓄积在第1结晶层104(第1通道)，同时处于能级2的状态的自由电子蓄积在深度120至
的第2结晶层216(第2通道)。
图8是就第1通道(在图中，表记为“InGaAs通道”)和第2通道(在图中，表记为“GaAs通道”)模拟片电子密度的变化相对于栅极电压的变化的图。随着栅极电压由-0.8V左右开始变大，第1通道(InGaAs通道)的电子密度增加。栅极电压成为0.5V左右时，第1通道(InGaAs通道)的电子密度呈饱和，同时，第2通道(GaAs通道)的电子密度开始增加。整体的电子密度随着栅极电压的增加而单纯增加。在将本发明的半导体基板使用于绝缘栅极型场效应晶体管时，在晶体管的通道，利用半导体的异质结，“InGaAs通道”成为担任主要传导的通道，“GaAs通道”是通常寄生通道。也就是说，“InGaAs通道”呈饱和的电子密度愈高愈佳，“GaAs通道”的电子密度呈增加的栅极电压越大越好。
根据图5至图8所示的模拟可以考虑以下的模型。也就是说，随着栅极电压增加，首先在第1通道(第1结晶层104)开始蓄积自由电子，直到栅极电压达到至0.5V程度为止，第1通道(第1结晶层104)的自由电子密度增加(图5的C-V特性中用圆322表示)。若超过0.5V左右还增加栅极电压，则在第2通道(第2通道层216)也蓄积自由电子(图5的C-V特性中以圆324表示的状态)。以此种模型为前提解释图4的C-V特性(实测值)时，栅极电压小于0.5V左右，在第1通道(第1结晶层104)传导载流子的状态下，频率分散变小，可正常地调制载流子。栅极电压大于0.5V程度，在第1通道(第1结晶层104)及第2通道(第2通道层216)传导载流子的状态下，频率分散变大，显示典型的界面能级密度变高的扭转特性，无法正常地调制载流子。
作为第1通道的第1结晶层104(InGaAs层)的载流子调制良好而另一方面作为第2通道的第2通道层216(GaAs层)的载流子调制不良的理由，本发明人考察如下。
图9(a)是描绘改变栅极电压时MOS界面的费米能级的计算值的图。在此，MOS界面是第2通道层216和绝缘层106的界面。图9(a)的纵轴以ΔEn(eV)表示来自传导带下端的能量差。栅极电压越低MOS界面的费米能级越低。另一方面，图9(b)表示在GaAs的界面能级密度和其能阶的关系。在图9(b)中，纵轴以ΔEn(eV)表示来自传导带下端的能量差，横轴以对数刻度(值为任意)表示界面能级密度。一般而言，随着能量接近电荷中性能级，界面能级密度降低，在电荷中性能级，界面能级密度最小。此外，“电荷中性能级”是半导体的隙内能级，位于价电子带上端附近的类施体能级和传导带下端附近的类受体能级之间，为价电子带性质与传导带性质各半的边界能级。
图9(a)和图9(b)是结合纵轴的尺度，且使传导带下端的能级一致的配置。在第1结晶层104(InGaAs层)进行载流子调制时，栅极电压的范围是在图9(a)中“InGaAs”表示的范围，在第2通道层216(GaAs层)进行载流子调制时的栅极电压的范围，是图9(a)由“GaAs”表示的范围。对应“InGaAs”所示范围的ΔEn(以传导带下端作为基准的MOS界面的费米能级)，比对应“GaAs”所示的范围的ΔEn更接近电荷中性能级，界面能级密度也小。也就是说，第1结晶层104的通道调制与第2通道层216的载流子调制相比，能够在对界面能级密度的影响更小的状态下动作，与第2通道层216相比，第1结晶层104能够良好地调制载流子的原因，可以说是使MOS界面的费米能级在更接近电荷中性能级的状态进行动作所致。
在试作的绝缘栅极型场效应晶体管300中，在调制InGaAs通道时的MOS界面的费米能级，由传导带下端移位至价电子带上端侧的更深位置，得到所谓能够得到频率分散小的C-V特性的理想结果。这有助于绝缘栅极型场效应晶体管300的阈值电压Vt成为比较大的负值。
在N通道型的绝缘栅极型场效应晶体管的情况下，阈值电压Vt为正的正常关断的晶体管在应用上是重要的。使阈值电压成为正值时，在调制InGaAs通道时的MOS界面的费米能级上升至传导带下端侧，因此，场效应晶体管的特性劣化。具体地说，在晶体管的动作中，界面能级的影响变大。此外，降低在GaAs通道的电子密度开始增加时的InGaAs通道的电子密度。即使场效应晶体管的阈值电压Vt为正值，也希望MOS界面的费米能级更加移位至价电子带上端侧。
本案发明人基于以上的发现而完成本件发明。也就是说，为使MOS界面的费米能级接近电荷中性能级而重点研究了第1结晶层104和绝缘层106之间的外延生长层结构。然而，为了使晶体管的MOS动作良好，而制作界面能级密度小的栅极绝缘膜虽然最重要，但是完全消除界面能级是困难的。特别是带端附近的尾态部的能级密度，与电荷中性能级附近的能级密度差异更大而无法忽略。于是，作为界面能级密度小的MOS界面的形成技术以外的对策，准备减低目前存在的界面能级影响的技术，在MOS型P-HEMT进行实用化方面极为重要。
表1表示本发明的一实施例的半导体基板400的层结构。表1所示的各层按层号码的升序排列，形成于GaAs基板上而成为半导体基板400。半导体基板400是使用在N通道型场效应晶体管的半导体基板。
表1
层402是无掺杂GaAs层和无掺杂Al025Ga075As层的层叠结构。层402的合计膜厚是500nm。层402可以发挥作为缓冲层的功能。此外，图2的半导体基板200及图3的绝缘栅极型场效应晶体管300的缓冲层202的厚度和层402的厚度不同，但是，对于本发明效果的影响可以忽略。
层404是掺杂第1原子的厚度5nm的Al0.24Ga0.76As层。层404是第3结晶层或第4结晶层的一例。层404的禁带幅宽大于第1结晶层104，包含施体原子作为第1原子。施体原子的掺杂浓度是4.85×1018cm-3。层404可以发挥例如作为调整晶体管的阈值的阈值调整层的功能。也就是说，可以对应层416的受体原子的掺杂量，调整层404的施体原子的掺杂量，使得晶体管的阈值成为一定。在本实施例，调整层404和层416的掺杂量使晶体管的阈值电压成为+0.2V。
层406和层414是厚度2nm的无掺杂Al0.24Ga0.76As层，层408和层412是厚度5nm的无掺杂GaAs层。层406、层414、层408和层412可以发挥作为间隔层的功能。层410是厚度7.5nm的无掺杂In0.3Ga0.7As层。层410是第1结晶层104的一例。
层416是掺杂第2原子的厚度6nm的Al0.24Ga0.76As层。层416是第2结晶层108的一例。层416包含受体原子作为第2原子。受体原子的掺杂浓度是5.0×1018cm-3。
层418是2nm的无掺杂的Al0.24Ga0.76As层。层420是厚度12nm的Al2O3层。层420是绝缘层106的一例。层420的带隙能为6.0eV，相对介电常数为7。
图10是描绘改变栅极电压时半导体基板400的MOS界面的费米能级的计算值之图。在该计算中，假设在作为绝缘膜的层420的表面为栅极金属。栅极金属的功函数设定为4.83eV。此外，在该计算中，调整基底基板表面的带隙中央附近成为0V。可知栅极电压为0V至1.2V程度时，ΔEn(与MOS界面的以传导带下端为基准的栅电极的费米能级的能量差)为-1至-0.3eV程度。
另一方面，表2表示与表1所示的半导体基板400比较的半导体基板500的层结构。与半导体基板400相同，表2所示的各层以层号码的升序排列形成于GaAs基板上而成为半导体基板500。半导体基板500是使用在N通道型场效应晶体管的半导体基板。
[表2]
在半导体基板500中，代替半导体基板400的层416而形成比较结晶层502。比较结晶层502并非是包含于层416的受体原子，而是包含施体原子。包含比较结晶层502的构成是现有的P-HEMT结构中的一般层构成。在比较结晶层502中掺杂浓度为4.35×1017cm-3的施体原子。此外，掺杂于层404的施体原子的浓度设定为4.35×1017cm-3，调整场效应晶体管的阈值电压为+0.2V。
图11是描绘改变栅极电压时半导体基板500的MOS界面的费米能级的计算值之图。计算的诸条件与图10的情况相同。可知栅极电压为0V至1.2V程度时，ΔEn是-0.7至0.0eV程度。
如果将图10和图11加以比较，可知半导体基板400的ΔEn比半导体基板500(现有技术)的ΔEn低0.3eV左右。此现象表示比起半导体基板500(现有技术)，半导体基板400在MOS界面的费米能级比较接近电荷中性能级，表示通过使用半导体基板400，可比现有技术减小界面能级的影响。也就是说，在场效应晶体管工作时，栅极电压改变之际，费米能级是向界面能级密度小的区域移动，结果，可以进一步减小由于界面能级而捕集的电荷量的变化。也就是说，即使使用相同的MOS界面，也可以减小场效应晶体管动作时的不良影响。
接着，说明其他实施例。制作图12所示的半导体基板550。使用GaAs单结晶基板作为基底基板102。在基底基板102之上，以合计800nm的厚度形成作为缓冲层202的无掺杂Al0.25Ga0.75As层和无掺杂的GaAs层。在缓冲层202上以5nm厚度形成n型Al0.24Ga0.76As层作为掺杂层204。n型掺杂物为Si原子，调整杂质浓度成为2.31×1018cm-3。在掺杂层204之上，以4nm的厚度形成作为第1间隔层206的无掺杂Al0.24Ga0.76As层。在第1间隔层206之上，以6nm的厚度形成作为第2间隔层208的无掺杂GaAs层。
在第2间隔层208之上，以5.5nm的厚度形成无掺杂In0.4Ga0.6As层作为第1结晶层104。在第1结晶层104之上，以6nm的厚度形成无掺杂GaAs层作为第3间隔层210。在第3间隔层210之上，以4nm的厚度形成作为第4间隔层212的无掺杂Al0.24Ga0.76As层。在第4间隔层212之上，以10nm的厚度形成作为掺杂层214的n型Al0.24Ga0.76As层。以n型掺杂物为Si原子，调整杂质浓度成为3×1018cm-3。在掺杂层214之上，以10nm的厚度形成无掺杂Al0.24Ga0.76As层作为无掺杂层216。
在掺杂层216之上，以10nm的厚度形成n型In0.24Ga0.76P层作为蚀刻阻挡抑制层218。以n型掺杂物为Si原子，调整杂质浓度成为3×1018cm-3。最后，在蚀刻阻挡抑制层218之上，以100nm的厚度形成作为接点层220的n型GaAs层。以n型掺杂物为Si原子，调整杂质浓度成为5×1018cm-3。
AlGaAs层、InGaAs层、GaAs层和InGaP层通过MOCVD法形成。作为Al原子、In原子、Ga原子和As原子的原料气体，使用了TMA(三甲基铝)、TMI(三甲基铟)、TMG(三甲基镓)、TEG(三乙基镓)及三氢化砷(AsH3)。作为P原子的原料气体，使用磷化氢(PH3)。作为Si原子的原料气体，使用二硅烷(Si2H6)。依照以上方法制成半导体基板550。
使用半导体基板550试制图13所示的绝缘栅极型场效应晶体管560。通过蚀刻除去形成栅电极302的区域(栅电极形成区域)的接点层220及蚀刻阻挡抑制层218。然后，全面以12nm的厚度形成作为绝缘层106的Al2O3层。Al2O3层通过ALD法形成。在栅电极形成区域的绝缘层106之上，形成栅电极302。除去形成源极电极304及漏极电极306的区域的绝缘层106，形成源极电极304及漏极电极306。源极电极304及漏极电极306以夹持栅电极302并分别与栅电极302的通道呈电结合的方式形成。栅电极302通过真空蒸镀法形成Ti/Pt/Au层叠膜，通过移除法对该层叠膜进行图案化而形成。源极电极304及漏极电极306通过真空蒸镀法形成AuGe/Ni/Au层叠膜，通过剥离法对该层叠膜图案化而形成。
图14及图15通过实验求出以SplitCV法测定的绝缘栅极型场效应晶体管560的载流子迁移率和电荷密度之间的关系的实验图形。但是，图15的绝缘栅极型场效应晶体管，在绝缘栅极型场效应晶体管560的栅极区域的无掺杂层216和绝缘层106之间，以10nm的厚度残留蚀刻阻挡抑制层218的n型In0.48Ga0.52P层。第1结晶层104的In组成x显示为0.3。在该情况下，使用绝缘栅极型场效应晶体管300。SplitCV法通过MOSFET的CV测定，从测得的电容算出通道的电荷量，从用IV测定求出的电流，通过基于gradual channel近似的解析方法，算出载流子迁移率的方法。通过SplitCV法算出的迁移率影响在界面能级捕集的电荷，因此，一般是评价为比基于空穴测定(Van der Pauw法)的迁移率过小的值。在图14及图15的实验中，设绝缘栅极型场效应晶体管的栅极长为100μm，栅极幅宽为200μm。测定时的漏极电压为0.05V，栅极电压是以0.05V的节距在-2V至+2V的范围变化。
在第1结晶层104的In组成x为0.4时，与在图14的无掺杂层216的AlGaAs层之上形成栅极绝缘层106的结构中的最大迁移率为4800cm-2/Vs相比，在图15的蚀刻阻挡抑制层218的n型InGaP层上形成栅极绝缘层106时，可得到最大迁移率为7700cm-2/Vs的高值。在第1结晶层104的In组成x为0.3的状态下，也得到相同的倾向。该splitCV迁移率的不同被推测为起因于接触栅极绝缘层106的半导体层的不同。也就是说，在直接接触栅极绝缘层106形成MOS界面的半导体材料为InGaP层的状态下，与GaAs层或AlGaAs层的情况比较，表示可以形成SplitCV的迁移率高的MOS界面。也就是说，在栅极绝缘层106上InGaP层直接接触的MOS结构，在绝缘栅极型场效应晶体管中显示合适的迁移率特性。
此外，说明其他的实施例。表3表示本发明的其他实施例的半导体基板600的层结构。与半导体基板400相同，表3所示的各层按照层号码的升序排列形成于GaAs基板上而成为半导体基板600。半导体基板600是使用在N通道型场效应晶体管的半导体基板。
[表3]
层602是厚度4nm的n型Al0.24Ga0.76As层。施体原子的掺杂浓度调整为使场效应晶体管的阈值电压成为0.2V。根据受体原子掺杂至层616的掺杂浓度，施体原子的掺杂浓度调整于1.2×1018至1.1×1019cm-3的范围内。表4表示对于层616的p型掺杂浓度和对于层602的n型掺杂浓度的对应。层604是厚度2nm的无掺杂Al0.24Ga0.76As层。层606是厚度2nm的无掺杂GaAs层。层608是厚度7.5nm的无掺杂In0.3Ga0.7As层。层610是厚度2nm的无掺杂GaAs层。层612是厚度6nm的无掺杂Al0.24Ga0.76As层。层614是厚度4nm的p型Al0.24Ga0.76As层。受体原子的掺杂浓度是5×1017至1.6×1019cm-3，将片浓度设定为2×1011至6.4×1012cm-2的范围。层616是厚度12nm的绝缘层(Al2O3)。绝缘层的相对介电常数设定为7。层602是第3结晶层之例，层608是第1结晶层104之例。层614是第2结晶层108之例，层616是绝缘层106之例。层402与半导体基板400的层402相同。
[表4]
图16是描绘改变层614的杂质浓度时半导体基板600的MOS界面的费米能级的计算值的图。计算的诸条件与图10的情况相同。纵轴是ΔEn(以传导带下端为基准的费米能级)，横轴是N2×(d/ε)E。其中，N2是包含于层614的受体原子的片浓度。(d/ε)E是有关层616、层614至层608的各绝缘层的所述有效电性膜厚。在同一图中，表示在0V至1.6V的范围改变栅极电压Vg的计算结果。在任何栅极电压中，N2×(d/ε)E超过1×105(cm-1)则ΔEn的移位变得显著。ΔEn越低MOS界面的费米能级越接近电荷中性能级，因此，最好是N2×(d/ε)E超过1×105(cm-1)。此外，N2×(d/ε)E超过1×105(cm-1)的条件对应于大约N2＞1×1012(cm-2)。于是，包含于层614的杂质原子的片浓度N2，最好满足N2＞1×1012(cm-2)的公式。
图17是在半导体基板600构成MOS结构时，描绘通道的片电子密度的计算值与栅极电压的关系图。各计算值在改变层614的杂质浓度的情况下求出。计算的诸条件相同于图16。图中记载了层614的杂质浓度。纵轴是MOS结构的通道的片电子密度，横轴是栅极电压。相同于图8，栅极电压，从0.2V附近开始，第1通道的“InGaAs通道”的片电子密度增加，随着栅极电压的上升而一起增加。此外，在栅极电压变高时，第2通道的“AlGaAs通道”的片电子密度开始增加，即发生所谓“Spillover”。相同于图8，相对于栅极电压提高第2通道的“AlGaAs通道”的片电子密度时，第1通道的“InGaAs通道”的片电子密度的变化降低。以下称此种现象为电子密度的“饱和”。
“AlGaAs通道”与图8的“GaAs通道”相同，是形成在作为栅极绝缘膜下的层614的p-Al0.24Ga0.76As层附近的寄生通道。在关于本发明的绝缘栅极型场效应晶体管中，在晶体管的通道利用半导体的异质结，“InGaAs通道”成为担任主要传导的通道，“AlGaAs通道”为通常寄生通道。也就是说，在第2通道的“AlGaAs通道”的片电子密度提高的栅极电压中，优选“InGaAs通道”的片电子密度高(以抑制“spillover”为佳)。
随着层614的受体杂质浓度增加，使“AlGaAs通道”的片电子密度提高的栅极电压移位至正侧。同时第1通道的“InGaAs通道”的片电子密度的变化开始减小的片电子密度增加。在场效应晶体管中，一般而言，比起第1通道电子的电子迁移率，第2通道的电子迁移率相当低。也就是说，对应于保持互导高的电流为止。
图18是通过相同于图17的计算，描绘第2通道“AlGaAs通道”的片电子密度为1×1011[cm-2]时的第1通道“InGaAs通道”的片电子密度之计算值与层614之受体片浓度的关系图。得知随着层614的受体浓度增加，在第2通道“AlGaAs通道”的片电子密度为1×1011[cm-2]时的第1通道“InGaAs通道”的片电子密度增加，作为晶体管基板优选在层614具有许多受体。
也就是说，在关于本发明的绝缘栅极场效应晶体管基板中，通过在层614具有受体，可提高晶体管动作中之MOS界面的电位，减低界面能级的影响，同时，抑制寄生通道的发生，提高晶体管的工作电流密度。
此外，在图17中，在层614的受体密度p为1.2×1019cm-3、1.6×1019cm-3的结构中，片电子密度相对于栅极电压的第1通道“InGaAs通道”的变化量(dNs/dVg)降低。由于在层614的受体密度p为8×1018cm-3时并未看到dNs/dVg的降低，因此，在表3的层结构中，层614的受体密度p优选在8×1018cm-3附近。该层614的高受体浓度造成的电子密度变化量的降低，是因为以层614的受体密度形成的电场增加使得第1通道“InGaAs通道”中的电子平均位置多少移位至基板侧是主要原因。此外，“InGaAs通道”中的电子密度上升的恶化，是由于通道下的层602的n型杂质掺杂层的n-Al0.24Ga0.76As的电位降低，而且载流子更靠近基板侧的缘故。在实用的半导体基板的设计时，必须考虑元件所要求的性能而适度地设计这些条件。
图19是改变层614的Al组成时，将MOS结构的通道中的片电子密度的计算值以与栅极电压的关系的形式而绘制的图。计算的诸条件与图17同。但是，设层614的p型Al0.24Ga0.76As层的杂质浓度为4×1018cm-3，设层602的n型Al0.24Ga0.76As层的杂质浓度为3.47×1018cm-3，使层614和层612的AlGaAs层的Al组成变化为0.24、0.34、0.44。
通过提高Al组成，将使寄生通道的第2通道“AlGaAs通道”的电子密度升高的栅极电压移位至正侧，同时，使第1通道“InGaAs通道”的电子密度变化量开始降低的电子密度增加。也就是说，通过提高层614和层612的AlGaAs层的Al组成，抑制寄生通道，结果显示可以提高第1通道的“InGaAs通道”中的电子密度，可应用于绝缘栅极场效应晶体管。
图20是改变层614的Al组成时，描绘MOS界面的费米能级的计算值与栅极电压的关系图。使用在图19计算的半导体基板的结构，与图11同，计算在改变栅极电压时的MOS界面的费米能级和作为层614的AlGaAs层的传导带下端的能量差。计算的诸条件与图19相同。通过增加成为层614的AlGaAs层的Al组成，使得MOS界面的费米能级，对于AlGaAs层的传导带下端能级相对地降低。由此得知：可得到图19所示的第1通道“InGaAs通道”的电子密度的栅极电压依存性。
图21是改变层614的Al组成时，描绘费米能级相对于MOS界面的AlGaAs层的GaAs层换算的中间间隙能级的计算值与栅极电压的关系图。以在MOS界面的AlGaAs层接合GaAs层时的GaAs层的禁带中心能阶为基准，描绘在图20计算的MOS界面的费米能级的能量。得知Al组成的增加并未造成在接合GaAs层的状态下的GaAs层的禁带中心能阶作为基准的费米能量的差异。虽不了解AlGaAs层的MOS界面的电荷中性能级以及界面能级密度的能量依存性等MOS界面特性的细节，但是，正如前面的叙述，由于在晶体管动作中的MOS界面的费米能量降低而接近电荷中性能级，因此，增加AlGaAs层的Al组成，有可能效果小。也就是说，不仅通过提高AlGaAs层的Al组成，通过在本发明的内容的AlGaAs掺杂受体杂质、也就是与形成负的固定空间电荷互相组合，可提供更加适当的绝缘栅极场效应晶体管用基板。由上可知，第2结晶层的禁带幅宽与第3结晶层及第4结晶层比较，优选相同或更大。
正如以上的说明，例如在所述的场效应晶体管为N通道型时，通过在栅极绝缘层106和通道层的第1结晶层104之间接近栅极绝缘层侧形成负的固定空间电荷，相对于电子提高MOS界面的电位，可以提供适当的绝缘栅极型场效应晶体管用基板。负的固定空间电荷，可以通过掺杂在室温下充分地活化的成为受体的第2原子而形成。此时，在第3结晶层110掺杂成为施体的第1原子。施体原子最好掺杂在通道层的附近。为了设定晶体管的阈值电压成为目的的值，第1原子的片浓度N1根据所述第2原子的片浓度N2而设定。
图22是将表4的掺杂量转换成片浓度而描绘施体片浓度N1和受体片浓度N2的关系图。场效应晶体管的阈值电压Vt固定为0.2V。绝缘层106的厚度为6nm时的施体片浓度N1也同样地进行计算及描绘。在Vt为一定的条件下，施体片浓度N1相对于受体片浓度N2几乎呈直线增加。此时的施体片浓度N1的增加和N2的增加的比值dN1/dN2，推测近似于数学式7。
[数学式7]
实际比较图22的dN1/dN2和数学式7的值时，如表5所示极为一致。
[表5]
如果将数学式7的值作为表示场效应晶体管的层结构的“结构因子SF”，将场效应晶体管的阈值电压Vt设定为固定时的施体片浓度N1，能近似于
N1＝N0+结构因子SF×N2[cm-2]。
N0是在第2结晶层中无掺杂第2原子的情况下，场效应晶体管的阈值电压成为设计值的Vt的第1原子的片浓度。
此时，由于SF是dN1/dN2的近似值，则如表5所示，能够确保足够的精度，因此，实际的dN1/dN2处于SF的1±0.1倍的范围。于是，通过设
N0+SF×0.9×N2＜N1＜N0+SF×1.1×N2[cm-2]，
可以提供满足本案发明的目的的晶体管用基板的结构。
此外，进行详细的检讨，结果得知在表3的结构中，当所述场效应晶体管为N通道型时，N0通过数学式5而赋值，当所述场效应晶体管为P通道型时，N0通过数学式6而赋值。
[数学式5]
[数学式6]
其中，W[V]是场效应晶体管的栅电极的功函数，Vt[V]是场效应晶体管的阈值电压。Cf[V]是通道材料物性的修正值，具体地说，相当于场效应晶体管的栅极电压成为Vt时的通道位置的费米能级和真空能级之差。当场效应晶体管为N通道型时，Cf与电子亲和力大致一致。在场效应晶体管的通道为量子井时，Cf与从基底能级开始至真空能级为止的电位大致一致。在场效应晶体管为P通道型时，Cf与电离势的电位差大致一致。Cf随结晶层的组成而异。
Cf可以包含由被栅极绝缘层和半导体层间的界面能级形成的空间电荷而产生的在栅极绝缘层的电位差。具体地说，修正值Cf中也可以包含：在对栅电极赋予相当于场效应晶体管的阈值电压的电压的状态下的栅极绝缘层的电位差。此种电位差通过栅极绝缘层和半导体层的界面能级形成的空间电荷所产生。以下考量此时的栅极绝缘层相对于界面能级密度N0的影响。
通过本案发明的应用，可以调整在场效应晶体管工作时的MOS界面的费米能级的位置。在场效应晶体管工作时，MOS界面的费米能级的位置最好接近于电荷中性能级。如果MOS界面的费米能级与电荷中性能级一致，则由于MOS界面的界面能级而造成的空间电荷的影响为零。在场效应晶体管为N通道型时，使栅极电压比阈值电压Vt更靠近正侧而使电流增加时，MOS界面的费米能级移位至MOS界面的半导体的传导带下端侧。因此，在栅极电压为阈值电压Vt时，MOS界面的费米能级最好设定在电荷中性能级附近或价电子带的更上端侧。
现在，假设在栅极电压为阈值电压Vt时的MOS界面的费米能级设定在高于电荷中性能级0.3eV的价电子带上端侧。作为实用上的现实的界面能级密度是3×1011cm-2左右以下。此时，对于形成在MOS界面的N0的影响减少大约4×1010cm-2。在P通道型时，能阶的讨论为相反，但是，对于N0的影响与N通道型相同而呈减少的方向。
MOS界面的半导体的带隙设定为Eg时，在N通道型的状态下，在栅极电压为阈值电压Vt时的MOS界面的费米能级和电荷中性能级的差异，最好设定在+Eg/8至-Eg/3程度。此外，更加理想是设定在0至-Eg/4。在符号为负的状态下，表示价电子带上端侧的方向，在正的状态下，表示传导带下端侧的方向。P通道型时，最好与N通道型的情况相同地进行设定，以使费米能级比电荷中性能级更成为传导带下端侧。电荷中性能级也可与大致禁带的中央能级置换。
Const[atoms/cm2]虽为常数，但是，与结晶层的诸设计条件密切相关，例如依赖于在比通道层更靠近基底基板侧形成的缓冲层的设计条件。具体地说，在不掺杂第2原子的状态下，阈值电压Vt相当于成为W-Cf的N1。通常在通道层和基底基板之间形成缓冲层。通过在该缓冲层掺杂第2原子，而在缓冲层的通道侧附近形成空乏层，在缓冲层形成电场而关闭通道载流子。Const相当于恰好抵销该电场的第1原子的片浓度。掺杂于缓冲层的第2原子的浓度，通常调整为使Const的值成为4.7×1011(cm2)左右的浓度。最好是不要缩小缓冲层的该电场，因此，导入至缓冲层的第2原子的浓度，最好是不要成为先前的通常浓度的1/2以下。可以通过提高该第2原子的浓度强化该电场，由更浅的接合结构可制成更薄的缓冲层，可以有助于由在微细化时的短通道效果的抑制、薄膜化而达成低成本化。另一方面，如果提高缓冲层的第2原子浓度，则有可能发生侧栅极的效果、扭曲的发生、缓冲层耐破坏压的降低等问题。现状的缓冲层的空乏层为500nm以上，被认为可以薄膜化成1/3程度的厚度。在该状态下，掺杂于缓冲层的第2原子的浓度变为通常浓度的3倍左右。于是，Const最好是2.3×1011至1.4×1012[cm-2]。此外，在可以设计适当的缓冲层时，也可以采用实验求出的值作为N0。该情况下，可以将实验求出的第1原子的片浓度N0exp设定为N0exp＝N0＝N0min＝N0max。
进一步进行详细的检讨的结果，得知：成为场效应晶体管的通道层的第1结晶层104，能够以InxGa1-xAs(0.2≤x＜0.45)与GaAs准晶格匹配的条件，Cf(V)可通过下式取得近似。
Cf＝-1.69x2+1.66x+4.33
其中，x为通道的In组成。
常数Const如前所述，依存于所述缓冲层的设计。常数Const考虑短通道效果、夹断特性、漏极电导、扭曲的发生、侧栅极效果、电流OFF(截止)时的残留栅极电容等电场晶体管的诸特性的同时，根据经验进行优化研究而决定的极为重要的设计因子。在表3假定的缓冲层，将所述的常数Const设定为4.7×1011(cm-2)左右。常数Const优选在如前所述的2.3×1011至1.4×1012(cm-2)的范围。此外，常数Const从夹断特性、漏极电导考虑需要某程度的大小。由于扭曲的发生、残留栅极电容等，常数Const的上限被限制，最好是3×1011至1×1012(cm-2)的范围。此外，根据长年制造pHEMT用的外延生长基板的经验，常数Const最好是4×1011至7×1011(cm-2)。
表6表示本发明的其他实施例的半导体基板700的层结构。与半导体基板400相同，表5所示的各层按层号码的升序排列形成于GaAs基板上而成为半导体基板700。半导体基板700是用在N通道型场效应晶体管上的半导体基板。
[表6]
半导体基板700在具有成为第1结晶层104的一例的层410、成为第2结晶层108的一例的层416、以及成为第3结晶层的一例的层404的半导体基板400的层结构中，具有附加作为第4结晶层的一例的层716的层结构。
层402与半导体基板400中的层402相同。层704是掺杂施体原子的厚度5nm的Al0.24Ga0.76As层。施体原子的掺杂浓度是1.125×1018cm-3。层704是第3结晶层的一例。
层706及层714是厚度2nm的无掺杂Al0.24Ga0.76As层，层708及层712是厚度2nm的无掺杂GaAs层。层706、层714、层708及层712可作为间隔层而发挥功能。层710是厚度7.5nm的无掺杂In0.3Ga0.7As层。层710是第1结晶层104的一例。
层716是掺杂施体原子的厚度5nm的Al0.24Ga0.76As层。施体原子的掺杂浓度是2.251×1018cm-3。层716是第4结晶层的一例。层716位于与第1结晶层104对应的层710和与第2结晶层108对应的层720之间，禁带幅宽大于与第1结晶层104对应的层710。
层718是厚度10nm的无掺杂Al0.24Ga0.76As层。层720是掺杂受体原子的厚度2nm的Al0.24Ga0.76As层。层720是第2结晶层108的一例。层720的受体原子的掺杂浓度设定为1.0×1019cm-3。层722是厚度5nm的无掺杂Al0.24Ga0.76As层。层724是厚度12nm的Al2O3层。层724是绝缘层106的一例。层724的带隙能为6.0eV，相对介电常数为7。
通过具有层716，可以防止对应于第3结晶层的层704的过度的高掺杂浓度，使得对应于第1结晶层104的层710周边的能带弯曲接近于对称形。因此，可以防止载流子电子向第4结晶层的层704渗出，能够防止场效应晶体管的特性恶化。
在进行改变栅极电压时的半导体基板700的MOS界面的费米能级的计算时，进一步对作为比较例的半导体基板750以及作为其他的实施例的半导体基板760同样地计算该费米能级。在半导体基板750中，设表3的层720为厚度2nm的无掺杂Al0.24Ga0.76As层，设定施体原子对层716的掺杂浓度为6.00×1017cm-3，设定施体原子对层704的掺杂浓度为3.00×1017cm-3，调整使Vt成为0.2V。在半导体基板760中，设定为削除作为表3的层722的厚度5nm的无掺杂Al0.24Ga0.76As层的结构。此时，设定施体原子对层716的掺杂浓度为2.120×1018cm-3，设定施体原子对层704的掺杂浓度为1.060×1018cm-3，进行调整使Vt成为0.2V。
图23是描绘相对于半导体基板700、750、760的MOS界面传导带下端的费米能级的计算值ΔEn与栅极电压的关系的图。半导体基板700是对半导体基板600的层结构追加包含成为施体的第1原子的第4结晶层的结构。图中的计算结果以虚线表示。没有包含作为受体的第2原子的第2结晶层的比较例的半导体基板750的计算结果，用图中的实线表示。得知：由于受体的第2原子的第2结晶层，使在MOS界面的费米能级ΔEn在负侧移位0.2eV以上。半导体基板760是削除位于半导体基板700的层722的厚度5nm的无掺杂Al0.24Ga0.76As层的结构，包含成为受体的第2原子的第2结晶层直接形成在起到栅极绝缘层功能作用的层724上的结构。图中的计算结果以点线表示。判断在MOS界面的费米能级ΔEn从半导体基板700进一步向负侧移位，通过使包含成为受体的第2原子的第2结晶层形成在具有栅极绝缘层功能的层724的附近，可得到更大的效果。这可以通过数学式5的(d/ε)2值变小、有效电性膜厚(d/ε)E增加进行说明。
图24是描绘半导体基板700、750、760的MOS结构的通道的片电子密度的计算值与栅极电压的关系的图。半导体基板700的结果以虚线表示，半导体基板750的结果以实线表示，半导体基板760的结果以点线表示。相对于半导体基板750的结果，半导体基板700的结果为：InGaAs通道的电子密度相对于栅极电压Vg的变化变小的饱和浓度提高，AlGaAs通道的电子密度降低，半导体基板700适合于作为晶体管用基板。此外，半导体基板760的结果比半导体基板700更适合作为晶体管用基板。
图25是描绘在图24中第2通道“AlGaAs通道”的片电子密度为1×1011cm-2时的第1通道“InGaAs通道”的片电子密度的图。根据包含作为受体的第2原子的第2结晶层的效果以及由于降低(d/ε)2造成的有效电性膜厚增加，可知在第2通道“AlGaAs通道”的片电子密度成为1×1011cm-2时的第1通道“InGaAs通道”的片电子密度增加。
根据包含成为受体的第2原子的第2结晶层的效果，抑制了“AlGaAs通道”的发生，“InGaAs”通道的“饱和”现象发生的最大电子密度Ns提高。此外，通过缩小(d/ε)2可抑制“AlGaAs通道”发生的效果。此外，相对于栅极电压，电子密度Ns的变化变大。这是由于缩小(d/ε)2可减小从栅电极到通道之间的距离，从而改善调制效率的缘故。在场效应晶体管中最好是与互导Gm的增加相关联。
由图23、图24、图25可知，在半导体基板700、半导体基板760的层结构中也能够使MOS界面的费米能级接近电荷中性能级，可以减低起因于界面能级的MOS动作时的不良影响。此外，由于能够进一步提高包含于第2结晶层的成为受体的第2原子的片浓度N2，从而增加效果成为可能。
如以上说明，由于在作为栅极绝缘层的绝缘层106和作为通道层的第1结晶层104之间，配置与通道传导型相反传导型的第2结晶层108，所以可在MOS界面的费米能级靠近电荷中性能级使MOS动作，其结果可以减低MOS界面的界面能级的影响。从而，得以提高在第1结晶层104的载流子迁移率，提高绝缘栅极型场效应晶体管的性能。
在上述实施例中，虽仅表示场效应晶体管为N通道型的情况，但是在P通道型的情况下也可得到相同的效果。但是，在场效应晶体管为P通道型时，在层404、层602、层704、及层716包含成为受体的原子，在层416、层614、及层720中包含成为施体的原子。
对以上的实施方式进行了说明，但是，本发明并非限定于上述的实施方式，可以进行变更。例如，在第2结晶层108为InkGa1-kP(0≤k≤1)时，可以将InkGa1-kP(0≤k≤1)视为具有自然超晶格。这里的所谓“InGaP层具有自然超晶格”是指在由In原子和Ga原子的混合而形成的特定结晶面中，具有In浓度高于平均混合比的面和Ga浓度高于平均混合比的面交替形成的状态。此外，在各个面与平均混合比的偏差越大，秩序化程度越强。通过具有自然超晶格，在InGaP层产生压电电荷，得到与在MOS界面侧掺杂成为受体的原子且在通道侧掺杂成为施体的原子的效果。于是，可以由自然超晶格，增大MOS界面的费米能级接近电荷中性能级的效果。此时，场效应晶体管最好是N通道型。
表7、表8、表9及表10分别表示本发明的其他比较例或实施例的半导体基板910、920、930、940的各层结构。相同于半导体基板600，表7、表8、表9及表10所示的各层按层号码的降序排列形成于GaAs基板上，作为半导体基板910、920、930、940。半导体基板910、920、930、940是用于N通道型场效应晶体管的半导体基板。
[表7]
[表8]
[表9]
[表10]
这里，设InGaP层为具有自然超晶格而进行了模拟。由于具有自然超晶格使InGaP层产生压电电荷。这个虽然是偶极子力矩，但是由于在InGaP层的上面形成负的固定空间电荷，在下面形成正的固定空间电荷，而能够模拟压电电荷。固定空间电荷的面密度是1×1012cm-2。另外，实际上，本计算忽略在InGaP层具有自然超晶格时带隙和电子亲合力发生的变化。
图26是使用表7至表10的各半导体基板910至940的结构，相同于图11，计算相对于栅极电压，由MOS界面费米能级的MOS界面的无掺杂InGaP层的传导带下端开始的能量差的结果。计算的诸条件与图19相同。图中的“i-InGaP”或“公知结构”是表示使用表7的半导体基板910的结果，“o-InGaP”或“ordered InGaP”是表示使用表8的半导体基板920的结果，“P+InGaP”是表示使用表9的半导体基板930的结果，“p+o-InGaP”、“ordered+P+InGaP”或“P+ordered-InGaP”是表示使用表10的半导体基板940的结果。在以下，图27至图32也同样。但是，图27至图32的全部例子的罗马字母及记号不区别大写、小写、半角、全角。此外也不区别-__(下划线)、空格。
图27至图30是模拟在Vg＝1V时的MOS结构的电子密度的深度曲线的图。图27表示半导体基板910的MOS结构的状态，图28表示半导体基板920的MOS结构的状态，图29表示半导体基板930的MOS结构的状态，图30表示半导体基板940的MOS结构的状态。在各图，表示3个量子能级的电子密度及传导带下端的能量深度曲线。得知通过InGaP层进行秩序化，而以InGaP层的传导带下端作为基准的MOS界面的费米能级降低。通过在InGaP层掺杂受体杂质，仍然得到以InGaP层的传导带下端作为基准的MOS界面的费米能级下降的与半导体基板600相同的结果。此外，还得知通过秩序化和掺杂受体杂质的组合，可得到更加大的效果。
图31是计算使用具备所述MOS结构的半导体基板形成成为第1通道的“InGaAs通道”以及成为形成于InGaP层的第2通道的“InGaP通道”的电子密度的栅极偏压依附性的结果。其他计算的细节与图19相同。通过InGaP层的秩序化和受体的掺杂以及其组合，使成为第2通道的“InGaP通道”发生的栅极电压移位至正侧，“InGaAs通道”的“饱和”栅极电压移位至正侧，同时提高“饱和”的电子密度。
图32是计算在“InGaP通道”的电子密度成为1×1011cm-2时的“InGaAs通道”的电子密度的结果。如上所述，MOS界面的半导体层成为InGaP层，表示适合通过使用GaAs层、AlGaAs层形成绝缘栅极场效应晶体管。此外，通过此次的实施例，以InGaP的秩序化、受体杂质的掺杂，可以提供适合的半导体基板。
说明以上的实施方式，但是，本件发明并非限定于所述的实施方式，可以进行变更。例如第2结晶层108可以通过在外延生长成长中掺杂杂质原子而形成，在该情况下，可以通过离子注入法或外延再生长法，形成分别连接在源极电极304和漏极电极306的源极区域及漏极区域。但是，第2结晶层108不需要在半导体基板的整个面形成。
图33表示绝缘栅极型场效应晶体管800的剖面。绝缘栅极型场效应晶体管800具有基底基板102、第4结晶层801、第1结晶层104、第2结晶层108、绝缘层106、半导体层802、接点层804、栅电极806、源极电极808及漏极电极810。基底基板102及第1结晶层104与半导体基板100相同。绝缘层106是栅极绝缘层，第2结晶层108仅形成在栅电极806的下部。在源极电极808及漏极电极810的下面未形成第2结晶层108，因此，可以降低与源极电极808及漏极电极810和栅电极806下面的通道的存取电阻。此状况在绝缘栅极型场效应晶体管800于增强(enhance)型的状态工作时更为有用。若使第2结晶层108在栅电极806的下部以相等于栅电极区域或者更加狭窄的区域形成时，第2结晶层108存在的区域成为晶体管的真性通道区域，可以将源极或漏极电极和栅电极之间以及栅电极的无第2结晶层部分的载流子浓度设定成比真性通道区域高。因此，能够更加降低该部分的电阻，能够更加降低源极及漏极电极和晶体管的真性通道区域间的存取电阻。此外，最好在基底基板102和第4结晶层801之间形成缓冲层。
在绝缘栅极型场效应晶体管800为N通道型时，作为掺杂于第2结晶层108的杂质原子优选是Zn。Zn可以通过离子注入或热扩散而导入，因此，适合仅在栅极下形成第2结晶层108的结构。
图34至第36图是表示绝缘栅极型场效应晶体管800的制造过程的一例的剖面图。如图34所示，在基底基板102之上，依序使第4结晶层801、第1结晶层104及半导体层802外延生长成长。也可以在基底基板102和第4结晶层801之间形成缓冲层。半导体层802是掺杂杂质而成为第2结晶层108的结晶层。此外，在半导体层802之上，形成遮罩层820。
如图35所示，加工遮罩层820，在形成栅电极806的区域形成开口。接着，以遮罩层820作为遮罩，对开口内部的半导体层802进行Zn离子注入。此外，可以使用气相法通过热扩散对开口内部的半导体层802进行掺杂Zn，来取代Zn的离子注入。半导体层802的掺杂了Zn的区域成为第2结晶层108。
如第36图所示，除去遮罩层820而形成接点层804及绝缘层106。然后形成栅电极806、源极电极808和漏极电极810，而得以制成绝缘栅极型场效应晶体管800。
附图标记
100...半导体基板
102...基底基板
103...第2结晶层
104...第1结晶层
106...绝缘层
108...第2结晶层
110...第3结晶层
200...半导体基板
202...缓冲层
204...掺杂层
206...第1间隔层
208...第2间隔层
210...第3间隔层
212...第4间隔层
214...掺杂层
215...无掺杂层
216...第2通道层
218...蚀刻阻挡抑制层
220...接点层
300...绝缘栅极型场效应晶体管
302...栅电极
304...源极电极
306...漏极电极
400...半导体基板
500...半导体基板
502...比较结晶层
550...半导体基板
560...绝缘栅极型场效应晶体管
600...半导体基板
700...半导体基板
750...半导体基板
760...半导体基板
800...绝缘栅极型场效应晶体管
801...第4结晶层
802...半导体层
804...接点层
806...栅电极
808...源极电极
810...漏极电极
820...遮罩层
910...半导体基板
920...半导体基板
930...半导体基板
940...半导体基板
Claims (22)
1.一种半导体基板，其特征在于，具有基底基板、第1结晶层、第2结晶层和绝缘层，
所述基底基板、所述第1结晶层、所述第2结晶层及所述绝缘层依照所述基底基板、所述第1结晶层、所述第2结晶层、所述绝缘层的顺序设置，
所述半导体基板还具有位于所述第1结晶层和所述第2结晶层之间、或所述基底基板和所述第1结晶层之间的第3结晶层；
所述第2结晶层包含与构成所述第1结晶层的结晶晶格匹配或准晶格匹配，并且禁带幅宽比构成所述第1结晶层的结晶还大的结晶；
所述第3结晶层包含与构成所述第1结晶层的结晶晶格匹配或准晶格匹配，并且禁带幅宽比构成所述第1结晶层的结晶还大的结晶；
所述第3结晶层包含成为施体或受体的第1原子，
在所述第3结晶层包含成为施体的第1原子时，所述第2结晶层包含成为受体的第2原子，
在所述第3结晶层包含成为受体的第1原子时，所述第2结晶层包含成为施体的第2原子。
2.根据权利要求第1项所述的半导体基板，其中，
所述第1结晶层是能够应用于场效应晶体管的通道层的层，
所述绝缘层是能够应用于所述场效应晶体管的栅极绝缘层的层，
在所述场效应晶体管为N通道型时，所述第3结晶层中的所述第1原子成为施体，
在所述场效应晶体管为P通道型时，所述第3结晶层中的所述第1原子成为受体。
3.根据权利要求第1项所述的半导体基板，其中，还具有第4结晶层，
在所述第3结晶层位于所述第1结晶层和所述第2结晶层之间时，所述第4结晶层位于所述基底基板和所述第1结晶层之间；
在所述第3结晶层位于所述基底基板和所述第1结晶层之间时，所述第4结晶层位于所述第1结晶层和所述第2结晶层之间；
所述第4结晶层包含与构成所述第1结晶层的结晶晶格匹配或准晶格匹配，并且禁带幅宽比构成所述第1结晶层的结晶还大的结晶，
所述第4结晶层包含所述第1原子。
4.根据权利要求第2项所述的半导体基板，其中，
所述第1原子的片浓度N1和所述第2原子的片浓度N2满足数学式1的关系：
数学式1
N0min+SF min×N2＜N1＜N0max+SFmax×N2
其中，N0min及N0max分别是在所述第2结晶层没有掺杂所述第2原子的情况下所述场效应晶体管的阈值电压成为设计值时的所述第1原子的片浓度N0的最小值及最大值，SFmin及SFmax分别是表示所述场效应晶体管的层结构的结构因子SF的最小值及最大值。
5.根据权利要求第1项所述的半导体基板，其中，
在所述第2原子的片浓度为N2时，满足数学式2的关系：
数学式2
N2＞1×1012(cm-2)。
6.根据权利要求第1项所述的半导体基板，其中，
以有效电性膜厚作为由数学式3定义的(d/ε)E，以所述第2原子的片浓度为N2时，满足数学式4的关系：
数学式3
其中，(d/ε)1是所述绝缘层的电性膜厚[cm]，(d/ε)2是所述绝缘层的所述第2结晶层侧的界面和所述第2结晶层的所述第2原子的掺杂中心位置之间的电性膜厚[cm]，(d/ε)3是所述第2结晶层的所述第2原子的掺杂中心位置和所述第1结晶层的中心位置之间的电性膜厚[cm]，电性膜厚是指层的实际膜厚d[cm]除以相对介电常数ε[无单位]而得到的值；
数学式4
N2×(d/ε)E＞1×105(cm-1)。
7.根据权利要求第2项所述的半导体基板，其中，
所述第1结晶层包含InxGa1-xAs表示的结晶，其中，0≤x≤1，
所述第2结晶层包含以InkAlm Ga1-k-m Asn P1-n表示的结晶，其中，0≤k≤1、0≤m≤1、0≤k+m≤1、0≤n≤1。
8.根据权利要求第7项所述的半导体基板，其中，
所述基底基板是GaAs或InP基板。
9.根据权利要求第7项所述的半导体基板，其中，
所述第1结晶层包含能够与GaAs晶格匹配或准晶格匹配的以InxGa1-xAs表示的结晶，其中，0≤x≤1，
所述第2结晶层包含以AlmGa1-mAs表示的结晶，0≤m≤1。
10.根据权利要求第7项所述的半导体基板，其中，
所述第1结晶层包含能够与GaAs晶格匹配或准晶格匹配的以InxGa1-xAs表示的结晶，其中，0≤x≤1，
所述第2结晶层包含以InkAlmGa1-k-mP表示的结晶，其中，0≤k≤1、0≤m≤1、0≤k+m≤1。
11.根据权利要求第10项所述的半导体基板，其中，
所述场效应晶体管是N通道型，
所述第2结晶层包含具有自然超晶格的以InkAlmGa1-k-mP表示的结晶，其中，0≤k≤1、0≤m≤1、0≤k+m≤1。
12.根据权利要求第10项所述的半导体基板，其中，
所述第2结晶层包含以InkGa1-kP表示的结晶，其中，0≤k≤1。
13.根据权利要求第9项或第10项所述的半导体基板，其中，
所述基底基板是GaAs基板。
14.根据权利要求第1项所述的半导体基板，其中，
所述第1结晶层包含能够与GaN晶格匹配或准晶格匹配的以InyGa1-yN表示的结晶，其中，0≤y≤1，
所述第2结晶层包含以InpAlqGa1-p-qN表示的结晶，其中，0≤p≤1、0≤q≤1、0≤p+q≤1。
15.根据权利要求第14项所述的半导体基板，其中，
所述基底基板是GaN基板。
16.根据权利要求第2项所述的半导体基板，其中，
所述场效应晶体管是N通道型的，
所述第2原子是C原子或Zn原子。
17.根据权利要求第1项所述的半导体基板，其中，
所述绝缘层和所述第2结晶层相接而形成。
18.根据权利要求第17项所述的半导体基板，其中，
在作为所述绝缘层的全部或一部分区域中，在与所述第2结晶层相接的区域存在氧化铝。
19.一种绝缘栅极型场效应晶体管，是具有权利要求第1项所述的半导体基板，并以所述半导体基板中的所述第1结晶层作为通道层，以所述半导体基板中的所述绝缘层作为栅极绝缘层，具有形成于所述栅极绝缘层的上面或上方的栅电极。
20.根据权利要求第19项所述的绝缘栅极型场效应晶体管，其中，
所述第2结晶层仅形成在所述栅电极的下方，或所述第2结晶层的包含所述第2原子的区域仅形成在所述栅电极的下方。
21.一种半导体基板的制造方法，是权利要求第1项所述的半导体基板的制造方法，包括：
在所述基底基板的上面或上方，通过外延生长成长法形成所述第1结晶层的步骤；
在所述第1结晶层的上面或上方，通过外延生长成长法形成所述第2结晶层的步骤；
在所述第2结晶层掺杂所述第2原子的步骤；以及
在所述第2结晶层的上面或上方形成所述绝缘层的步骤。
22.根据权利要求第21项所述的半导体基板的制造方法，其中，
所述第2原子是Zn；
掺杂所述第2原子的步骤是通过热扩散法掺杂所述Zn的步骤。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010-195176 | 2010-08-31 | ||
| JP2010195176 | 2010-08-31 | ||
| PCT/JP2011/004845 WO2012029292A1 (ja) | 2010-08-31 | 2011-08-30 | 半導体基板、絶縁ゲート型電界効果トランジスタおよび半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103069553A true CN103069553A (zh) | 2013-04-24 |
| CN103069553B CN103069553B (zh) | 2015-08-19 |
Family
ID=45772416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201180041352.6A Expired - Fee Related CN103069553B (zh) | 2010-08-31 | 2011-08-30 | 半导体基板、绝缘栅极型场效应晶体管以及半导体基板的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8803197B2 (zh) |
| JP (1) | JP2012074689A (zh) |
| KR (1) | KR20130092548A (zh) |
| CN (1) | CN103069553B (zh) |
| TW (1) | TWI501354B (zh) |
| WO (1) | WO2012029292A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6120828B2 (ja) | 2012-03-28 | 2017-04-26 | 旭化成株式会社 | 多孔膜及び多層多孔膜 |
| JP2015109422A (ja) * | 2013-10-22 | 2015-06-11 | 株式会社半導体エネルギー研究所 | 半導体装置の評価方法 |
| US20160005871A1 (en) * | 2014-07-04 | 2016-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN107406966B (zh) | 2015-03-03 | 2020-11-20 | 株式会社半导体能源研究所 | 氧化物半导体膜、包括该氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置 |
| US9673311B1 (en) * | 2016-06-14 | 2017-06-06 | Semiconductor Components Industries, Llc | Electronic device including a multiple channel HEMT |
| CN112941490B (zh) * | 2021-01-28 | 2023-08-01 | 湘能华磊光电股份有限公司 | Led外延量子阱生长方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324813A (ja) * | 2001-02-21 | 2002-11-08 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ構造電界効果トランジスタ |
| WO2004059744A1 (ja) * | 2002-12-25 | 2004-07-15 | Sumitomo Chemical Company, Limited | 化合物半導体エピタキシャル基板及びその製造方法 |
| CN101484986A (zh) * | 2006-05-31 | 2009-07-15 | 住友化学株式会社 | 化合物半导体外延基板及其制造方法 |
| CN101752389A (zh) * | 2009-10-16 | 2010-06-23 | 中国科学院上海技术物理研究所 | 一种Al2O3/AlN/GaN/AlN MOS-HEMT器件及制作方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581452B2 (ja) * | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
| US6359294B1 (en) | 1997-03-04 | 2002-03-19 | Motorola, Inc. | Insulator-compound semiconductor interface structure |
| JP3107051B2 (ja) * | 1998-07-10 | 2000-11-06 | 日本電気株式会社 | 電界効果トランジスタ、及びその製造方法 |
| JP2000208754A (ja) * | 1999-01-13 | 2000-07-28 | Sony Corp | 高電荷移動度トランジスタおよびその製造方法 |
| JP2004006461A (ja) * | 2002-05-31 | 2004-01-08 | Nec Corp | 半導体装置 |
| JP4717319B2 (ja) | 2002-12-25 | 2011-07-06 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
| US6963090B2 (en) | 2003-01-09 | 2005-11-08 | Freescale Semiconductor, Inc. | Enhancement mode metal-oxide-semiconductor field effect transistor |
| JP4610858B2 (ja) | 2003-02-12 | 2011-01-12 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
| JP2004273486A (ja) * | 2003-03-05 | 2004-09-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4041075B2 (ja) | 2004-02-27 | 2008-01-30 | 株式会社東芝 | 半導体装置 |
| JP5397825B2 (ja) | 2007-05-18 | 2014-01-22 | サンケン電気株式会社 | 電界効果半導体装置 |
| JP2010050280A (ja) | 2008-08-21 | 2010-03-04 | Toyota Motor Corp | 窒化物半導体装置 |
| US20100148153A1 (en) * | 2008-12-16 | 2010-06-17 | Hudait Mantu K | Group III-V devices with delta-doped layer under channel region |
| CN102301452A (zh) * | 2009-01-28 | 2011-12-28 | 住友化学株式会社 | 半导体基板的制造方法及半导体基板 |
-
2011
- 2011-08-30 KR KR1020137001478A patent/KR20130092548A/ko not_active Application Discontinuation
- 2011-08-30 JP JP2011187829A patent/JP2012074689A/ja active Pending
- 2011-08-30 CN CN201180041352.6A patent/CN103069553B/zh not_active Expired - Fee Related
- 2011-08-30 WO PCT/JP2011/004845 patent/WO2012029292A1/ja active Application Filing
- 2011-08-31 TW TW100131229A patent/TWI501354B/zh not_active IP Right Cessation
-
2013
- 2013-02-26 US US13/777,543 patent/US8803197B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324813A (ja) * | 2001-02-21 | 2002-11-08 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ構造電界効果トランジスタ |
| WO2004059744A1 (ja) * | 2002-12-25 | 2004-07-15 | Sumitomo Chemical Company, Limited | 化合物半導体エピタキシャル基板及びその製造方法 |
| CN101484986A (zh) * | 2006-05-31 | 2009-07-15 | 住友化学株式会社 | 化合物半导体外延基板及其制造方法 |
| CN101752389A (zh) * | 2009-10-16 | 2010-06-23 | 中国科学院上海技术物理研究所 | 一种Al2O3/AlN/GaN/AlN MOS-HEMT器件及制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130092548A (ko) | 2013-08-20 |
| JP2012074689A (ja) | 2012-04-12 |
| TWI501354B (zh) | 2015-09-21 |
| CN103069553B (zh) | 2015-08-19 |
| US20130168738A1 (en) | 2013-07-04 |
| TW201222735A (en) | 2012-06-01 |
| WO2012029292A1 (ja) | 2012-03-08 |
| US8803197B2 (en) | 2014-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11322599B2 (en) | Enhancement mode III-nitride devices having an Al1-xSixO gate insulator | |
| US8072002B2 (en) | Field effect transistor | |
| US11594413B2 (en) | Semiconductor structure having sets of III-V compound layers and method of forming | |
| Higashiwaki et al. | AlN/GaN insulated-gate HFETs using cat-CVD SiN | |
| CN107731902B (zh) | 第iii族氮化物常关晶体管的层结构 | |
| US20170104091A1 (en) | Nitride semiconductor device and manufacturing method thereof | |
| WO2011118098A1 (ja) | 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置 | |
| CN103069553B (zh) | 半导体基板、绝缘栅极型场效应晶体管以及半导体基板的制造方法 | |
| CN101971308A (zh) | 半导体器件 | |
| CN104009075A (zh) | 半导体装置 | |
| US20160005846A1 (en) | Semiconductor device and method of manufacturing the same | |
| US11444190B2 (en) | Electronic device including a high electron mobility transistor including a gate electrode and a gate interconnect and a method of using the same | |
| CN103531624A (zh) | 应力控制的hemt | |
| JPWO2011118099A1 (ja) | 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置 | |
| US9269801B2 (en) | Normally-off-type heterojunction field-effect transistor | |
| JP2020524399A (ja) | 高電子移動度トランジスタ | |
| CN103098188B (zh) | 半导体基板及绝缘栅极型场效电子晶体管 | |
| CN113284947A (zh) | 半导体晶体管外延结构、其制备方法及半导体晶体管 | |
| Pu et al. | Influence of metal-insulator-semiconductor gate structure on normally-off p-GaN heterojunction field-effect transistors | |
| US9991372B2 (en) | Device with channel having varying carrier concentration | |
| CN106206709A (zh) | 半导体装置 | |
| Meng | High Mobility III-V Semiconductor Devices with Gate Dielectrics and Passivation Layers Grown by Atomic Layer Deposition |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150819 Termination date: 20190830 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |